KR20190106258A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 제1 적층물; 상기 제1 적층물과 제1 방향으로 이웃한 제2 적층물; 상기 제1 방향과 교차된 제2 방향으로 도출된 복수의 돌출부들 및 상기 복수의 돌출부들 사이에 정의된 적어도 하나의 오목부를 포함하는 제1 절연막; 및 상기 제1 적층물과 상기 제2 적층물의 사이에 위치되고, 상기 제1 절연막의 상기 적어도 하나의 오목부로 삽입되어 양측의 돌출부들 중 적어도 하나와 접촉하는 제2 절연막을 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 적층물; 상기 제1 적층물과 제1 방향으로 이웃한 제2 적층물; 상기 제1 방향과 교차된 제2 방향으로 도출된 복수의 돌출부들 및 상기 복수의 돌출부들 사이에 정의된 적어도 하나의 오목부를 포함하는 제1 절연막; 및 상기 제1 적층물과 상기 제2 적층물의 사이에 위치되고, 상기 제1 절연막의 상기 적어도 하나의 오목부로 삽입되어 양측의 돌출부들 중 적어도 하나와 접촉하는 제2 절연막을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 제1 도전막들 및 제1 절연막들을 포함하는 제1 적층물; 상기 제1 적층물 과 제1 방향으로 이웃하고, 교대로 적층된 제2 도전막들 및 제2 절연막들을 포함하는 제2 적층물; 상기 제1 방향과 교차된 제2 방향으로 확장되고 상기 제1 적층물을 관통하는 제1 라인 패턴 및 상기 제2 방향으로 확장되고 상기 제2 적층물을 관통하는 제2 라인 패턴을 포함하는 제1 슬릿 절연 구조; 상기 제1 라인 패턴과 상기 제2 라인 패턴의 사이로 삽입되고, 상기 제1 및 제2 라인 패턴들 중 적어도 하나와 접촉하는 제2 슬릿 절연 구조; 및 상기 제1 적층물과 상기 제2 적층물의 사이에 위치되고, 상기 제1 슬릿 절연 구조와 상기 제2 슬릿 절연 구조에 의해 고립된 더미 적층물을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 적층물; 상기 제1 적층물과 제1 방향으로 이웃한 제2 적층물; 상기 제1 절연막은 상기 제1 방향으로 확장된 라인 패턴 및 상기 라인 패턴으로부터 상기 제2 방향으로 돌출된 돌출부들을 포함하고, 상기 돌출부들 사이에 정의된 적어도 하나의 오목부가 정의된 제1 슬릿 절연 구조; 상기 제1 적층물과 상기 제2 적층물의 사이에 위치되고, 상기 제1 절연막의 상기 적어도 하나의 오목부로 삽입되어 양측의 돌출부들 중 적어도 하나와 접촉하는 제2 슬릿 절연 구조; 및 상기 오목부 내에 위치되고, 상기 제1 및 제2 슬릿 절연 구조들에 의해 고립된 더미 적층물을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계; 상기 적층물을 관통하는 제1 절연막을 형성하는 단계; 상기 제1 절연막을 노출시키고 상기 적층물을 관통하는 제1 개구부를 형성하는 단계; 상기 제1 개구부를 통해 상기 제1 물질막들을 제3 물질막들로 대체하는 단계; 및 상기 제1 개구부 내에 제2 절연막을 형성하는 단계를 포함하고, 상기 제1 절연막 및 상기 제2 절연막 중 하나는 복수의 돌출부들 및 상기 복수의 돌출부들 사이의 적어도 하나의 오목부를 포함하고, 상기 제1 절연막 및 상기 제2 절연막 중 나머지 하나는 상기 적어도 하나의 오목부로 삽입되어 양측의 돌출부들 중 적어도 하나와 접촉할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계; 상기 적층물을 관통하고, 제1 방향으로 확장된 제1 라인 패턴들을 포함하는 제1 슬릿 절연 구조를 형성하는 단계; 상기 적층물을 관통하고, 이웃한 제1 라인 패턴들의 사이로 삽입되어 양측의 제1 라인 패턴들 중 적어도 하나를 노출시키는 제1 개구부를 형성하는 단계; 상기 제1 개구부를 통해 상기 제1 물질막들을 제3 물질막들로 대체하는 단계; 및 상기 제1 개구부 내에 제2 절연막을 형성하는 단계를 포함할 수 있다.
안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한, 반도체 장치를 제조함에 있어서, 공정의 난이도를 낮추고 절차를 간소화하고 비용을 절감할 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 레이아웃이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 레이아웃이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 6a 내지 도 8a 및 도 6b 내지 도 8b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 9a 내지 도 11a 및 도 9b 내지 도 11b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다. 도 1a 및 도 1b는 레이아웃이고, 도 1c는 도 1a 및 도 1b의 A-A' 단면도이고, 도 1d는 도 1a 및 도 1b의 B-B' 단면도이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 제1 적층물(ST1), 제2 적층물(ST2), 제1 절연막(11) 및 제2 절연막(12)을 포함한다.
제1 적층물(ST1) 및 제2 적층물(ST2) 각각은 복수의 막들이 적층된 구조로서, 게이트 전극을 포함하는 게이트 구조일 수 있다. 또한, 제1 적층물(ST1)과 제2 적층물(ST2)은 제1 방향(I)으로 이웃하여 위치될 수 있다.
제1 절연막(11) 및 제2 절연막(12)은 상호 연결된 절연 구조로서, 슬릿 절연 구조일 수 있다. 제1 절연막(11) 및 제2 절연막(12)은 제1 적층물(ST1)과 제2 적층물(ST2)의 사이에 위치될 수 있고, 제1 적층물(ST1)과 제2 적층물(ST2)을 상호 분리시킬 수 있다. 제1 절연막(11)과 제2 절연막(12)은 산화막 등의 절연 물질을 포함하며, 별도의 공정으로 형성된 막일 수 있다. 예를 들어, 제1 절연막(11)을 형성한 후에 제2 절연막(12)을 형성하거나, 제2 절연막(12)을 형성한 후에 제1 절연막(11)을 형성할 수 있다. 따라서, 제1 절연막(11)과 제2 절연막(12) 간에 계면이 존재할 수 있다.
제1 절연막(11)은 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 돌출된 복수의 돌출부들(11A) 및 복수의 돌출부들(11A) 사이에 정의된 적어도 하나의 오목부를 포함한다. 예를 들어, 제1 절연막(11)은 제1 방향(I)으로 확장된 라인 패턴(11B) 및 라인 패턴(11B)으로부터 제2 방향(Ⅱ)으로 돌출된 돌출부들(11A)을 포함한다.
제1 절연막(11)은 내부에 보이드(V)를 포함할 수 있다. 보이드(V)는 절연 물질이 채워지지 않은 빈 공간으로, 하나의 제1 절연막(11)이 적어도 하나의 보이드(V)를 포함할 수 있다. 보이드(V)는 돌출부(11A) 내에 위치하거나, 라인 패턴(11B) 내에 위치하거나, 돌출부(11A)와 라인 패턴(11B)에 걸쳐 위치할 수 있다.
제2 절연막(12)은 제1 절연막(11)의 적어도 하나의 오목부로 삽입되고, 양측의 돌출부들(11A) 중 적어도 하나와 접촉할 수 있다. 여기서, 제2 절연막(12)은 제2 방향(Ⅱ)으로 확장된 라인 패턴일 수 있고, 제1 적층물(ST1)과 제2 적층물(ST2)의 경계에 위치될 수 있다.
제2 절연막(12)은 양측의 돌출부들(11A) 중 적어도 하나와 접촉한다. 제2 절연막(12)의 중심(C2)과 오목부의 중심(C1)은 상호 일치하거나, 제1 방향(I)으로 오프셋될 수 있다. 또한, 제2 절연막(12)이 오목부에 비해 넓은 폭(W2>W3)을 가질 수 있다. 따라서, 제2 절연막(12)의 중심(C2)의 위치, 제2 절연막(12)의 폭(W2) 등에 따라, 제2 절연막(12)은 양측의 돌출부들(11A)과 접촉하거나, 일측의 돌출부(11A)만 접할 수 있다.
도 1a는 중심(C1)과 중심(C2)이 실질적으로 일치하고 제2 절연막(12)이 오목부에 비해 넓은 폭(W2>W3)을 갖고, 제2 절연막(12)이 양측의 돌출부들(11A)과 접하는 실시예에 대해 도시하였다. 여기서, 돌출부들(11A)과 제2 절연막(12)은 제1 방향(I)으로 소정 폭(W4) 중첩될 수 있다. 따라서, 제2 절연막(12)이 제1 절연막(11) 내의 보이드(V)와 접촉하지 않도록, 폭(W14)을 조절할 필요가 있다. 예를 들어, 설계 단계의 레이아웃에서 돌출부(11A)와 제2 절연막(12)이 중첩되는 폭의 값(X)과 실제 공정에서의 변형(variation)에 따라 돌출부(11A)와 제2 절연막(12)이 중첩되는 폭의 값(Y)을 고려하여, 돌출부들(11A)의 폭(W1)을 결정한다. 이러한 경우, 돌출부들(11A)의 폭(W1)은 조건(W1≥(X+Y)*2)을 만족하도록 결정될 수 있다.
또한, 제2 절연막(12)은 오목부의 일부만 채우도록 위치될 수 있다. 다시 말해, 돌출부들(11A)의 제2 방향(Ⅱ) 길이(L1)에 비해 제2 절연막(12)과 돌출부들(11A)이 중첩된 길이(L2)가 짧을 수 있다. 이러한 경우, 제2 절연막(12)과 라인 패턴(11B)의 사이에 갭(gap)이 존재하게 된다. 따라서, 라인 패턴(11B) 내에 보이드(V)가 존재하더라도 제2 절연막(12)이 보이드(V)와 접하는 것을 방지할 수 있다. 단, 중첩된 길이(L2)가 짧게 레이아웃을 디자인할 경우, 실제 공정에서의 변형(variation)으로 인해 제1 절연막(11)과 제2 절연막(12)이 연결되지 않을 수 있다. 이러한 점을 고려할 때, 돌출부들(11A)과 제2 절연막(12)의 중첩 비율(L1/L2)은 20% 이상일 수 있다.
도 1a 및 도 1c를 참조하면, 제1 적층물(ST1), 제2 적층물(ST2), 제1 절연막(11) 및 제2 절연막(12)은 종횡비가 큰 구조를 가질 수 있다. 제1 적층물(ST1)은 교대로 적층된 제1 도전막들(13) 및 제1 절연막들(14)을 포함할 수 있고, 제2 적층물(ST2)은 복수의 막들이 적층된 제2 도전막들(15) 및 제2 절연막들(16)을 포함할 수 있다. 여기서, 제1 및 제2 도전막들(13, 15)은 선택 트랜지스터, 메모리 셀 등의 게이트 전극일 수 있고, 폴리실리콘, 텅스텐 등의 도전 물질을 포함할 수 있다.
제1 절연막(11) 및 제2 절연막(12)은 제1 적층물(ST1)과 제2 적층물(ST2) 중 적어도 하나를 관통할 수 있다. 예를 들어, 제1 및 제2 절연막들(11, 12)은 제1 방향(I) 및 제2 방향(Ⅱ)과 교차된 제3 방향(Ⅲ)으로 제1 적층물(ST1)과 제2 적층물(ST2) 중 적어도 하나를 관통할 수 있다. 여기서, 제3 방향(Ⅲ)은 적층 방향일 수 있다.
또한, 제1 절연막(11)의 오목부는 제1 적층물(ST1)과 제2 적층물(ST2)의 경계에 위치되고, 제2 절연막(12)의 일측(S1)에 위치된 돌출부(11A)는 제1 적층물(ST1)을 관통하고, 제2 절연막(12)의 타측(S2)에 위치된 돌출부(11A)는 제2 적층물(ST2)을 관통할 수 있다. 제2 절연막(12)은 제1 적층물(ST1)과 제2 적층물(ST2)의 경계에 위치되고, 제1 절연막(11)과 연결될 수 있다.
따라서, 제1 적층물(ST1)과 제2 적층물(ST2)은 제1 및 제2 절연막들(11, 12)에 의해 상호 분리된다. 예를 들어, 제1 적층물(ST1)의 제1 도전막들(13)과 제2 적층물(ST2)의 제2 도전막들(15) 중 동일한 레벨에 위치된 제1 도전막(13)과 제2 도전막(15)이, 제1 및 제2 절연막들(11, 12)에 의해 전기적으로 분리된다.
도 1a 및 도 1d를 참조하면, 제1 절연막(11)의 오목부 내에 더미 적층물(DST)이 위치된다. 예를 들어, 제2 절연막(12)과 라인 패턴(11B) 사이의 갭을 채우도록 더미 적층물(DST)이 위치될 수 있다.
더미 적층물(DST)은 교대로 적층된 제3 도전막들(17) 및 제3 절연막들(18)을 포함할 수 있다. 여기서, 제3 도전막들(17)은 제1 및 제2 도전막들(13, 15)과 대응되는 레벨에 위치될 수 있다. 또한, 제3 도전막들(17)은 제1 및 제2 도전막들(13, 15)과 동일한 물질을 포함할 수 있고, 폴리실리콘, 텅스텐 등의 도전 물질을 포함할 수 있다.
더미 적층물(DST)은 제1 및 제2 절연막들(11, 12)에 의해 고립될 수 있다. 따라서, 동일한 레벨에 위치된 제1 도전막(13)과 제3 도전막(17)은 제1 및 제2 절연막들(11, 12)에 의해 전기적으로 분리된다. 또한, 동일한 레벨에 위치된 제2 도전막(15)과 제3 도전막(17)은 제1 및 제2 절연막들(11, 12)에 의해 전기적으로 분리된다.
한편, 제1 및 제2 절연막들(11, 12)이 종횡비가 큰 구조를 갖는 경우, 하부로 갈수록 폭이 감소할 수 있다. 예를 들어, 제1 및 제2 절연막들(11, 12)은 경사진 측벽을 가질 수 있으며, 하부로 갈수록 면적이 감소할 수 있다. 이러한 경우, 제1 및 제2 절연막들(11, 12)은 레벨에 따라 상이한 레이아웃을 갖게 된다. 도 1a는 상대적으로 높은 레벨에서 제1 및 제2 절연막들(11, 12)의 레이아웃을 나타내고, 도 1b는 상대적으로 낮은 레벨에서 제1 절연막(11)의 레이아웃을 나타낸다. 이하에서는 설명의 편의를 위해, 도 1a의 레이아웃이 제1 절연막(11)의 상부를 나타내고, 도 1b의 레이아웃이 제1 절연막(11)의 하부를 나타낸다고 가정하여 설명하도록 한다.
도 1a 및 도 1b를 참조하면, 제1 절연막(11)의 하부는 하부 돌출부들(11A') 및 하부 돌출부들(11A')의 사이에 정의된 하부 오목부를 포함한다. 또한, 제1 절연막(11)은 하부 돌출부들(11A')을 상호 연결시키는 하부 라인 패턴(11B')을 포함할 수 있다.
하부 돌출부들(11A')은 제1 폭(W1')을 가지며, 상부 돌출부(11A)에 비해 작은 값(W1'<W1)을 가진다. 하부 오목부는 제3 폭(W3')을 가지며, 상부 오목부에 비해 큰 값(W3'>W3)을 갖는다. 제2 절연막(12)의 하부는 제2 폭(W2')을 가지며, 제2 절연막(12)의 상부에 비해 작은 값(W2'<W2)을 갖는다. 예를 들어, 제2 절연막(12)의 상부면은 상부 오목부에 비해 넓은 폭(W2>W3)을 갖고, 제2 절연막(12)의 하부면은 하부 오목부에 비해 좁은 폭(W2'<W3')을 가질 수 있다.
이러한 구조에 따르면, 상대적으로 높은 레벨에서는 제1 절연막(11)과 제2 절연막(12)이 제1 방향(I)으로 직접 접하지만(도 1a), 상대적으로 낮은 레벨에서는 제1 절연막(11)과 제2 절연막(12)이 제1 방향(I)으로 이격된다(도 1b). 즉, 제1 절연막(11)의 하부 측벽과 제2 절연막(12)의 하부 측벽 사이에 소정 폭(W5)의 갭(G)이 존재한다. 이러한 경우, 갭(G)을 통해 제1 내지 제3 도전막들(13, 15, 17)이 상호 연결될 수 있다. 즉, 더미 적층물(DST)을 통해 제1 적층물(ST1)과 제2 적층물(ST2)이 전기적으로 연결될 수 있다. 따라서, 갭(G)을 통해 제1 내지 제3 도전막들(13, 15, 17)이 연결되는 것을 방지하기 위한, 추가적인 구조가 요구된다.
이를 위해, 본 발명의 일 실시예에서는, 제2 절연막(12)의 측벽에 돌출 패턴들(P)을 형성한다. 도 1c를 참조하면, 제1 절연막(11)과 제2 절연막(12)의 측벽 간에 갭(G)이 존재하며, 갭(G) 내에는 제2 절연막(12)의 측벽으로부터 돌출된 돌출 패턴들(P)이 위치된다. 돌출 패턴들(P)은 제1 내지 제3 도전막들(13, 15, 17)과 대응하는 높이에 위치된다. 또한, 돌출 패턴들(P)은 양 측의 제1 절연막(11)을 향해 돌출되고, 제1 절연막(11)과 직접 접한다. 따라서, 돌출 패턴들(P)에 의해 제1 도전막들(13)과 제3 도전막들(17)을 상호 분리시키고, 제2 도전막들(15)과 제3 도전막들(17)을 상호 분리시킬 수 있다. 즉, 제1 절연막(11)의 하부와 제2 절연막(12)의 하부 사이에 유격이 존재하더라도, 제1 적층물(ST1)과 제2 적층물(ST2)을 전기적으로 분리시킬 수 있다.
여기서, 적층된 돌출 패턴들(P)의 사이에는 절연 패턴들(19)이 개재될 수 있다. 따라서, 갭(G)은 교대로 적층된 돌출 패턴들(P) 및 절연 패턴들(19)로 채워질 수 있다. 여기서, 절연 패턴들(19)은 산화막 등의 절연 물질을 포함할 수 있다. 또한, 절연 패턴들(19)은 제1 절연막들(14) 및 제2 절연막들(16)에 대응되는 레벨에 위치되며, 동일한 레벨의 제1 및 제2 절연막들(14, 16)과 절연 패턴들(19)은 상호 연결된 하나의 막일 수 있다.
또한, 제2 절연막(12)의 일측(S1)에 존재하는 갭G)과 타측(S2)에 존재하는 갭(G)이 실질적으로 동일한 폭을 갖는 경우, 제2 절연막(12)의 양측에 대칭 구조로 돌출 패턴들(P)이 형성될 수 있다. 예를 들어, 오목부의 중심(C1)과 제2 절연막(12)의 중심(C2)이 일치하는 경우, 양 측(S1, S2)의 갭(G)이 실질적으로 동일한 폭을 가질 수 있다. 또한, 제2 절연막(12)의 양측에 동일한 개수의 돌출 패턴들(P)이 형성되거나, 양측에 형성된 돌출 패턴들(P)이 실질적으로 동일한 폭을 가질 수 있다. 따라서, 제2 절연막(12)의 양 측벽에 대칭 구조로 돌출 패턴들(P)이 형성될 수 있다.
한편, 도 1a에서는 제2 절연막(12)이 오목부를 일부만 채우는 경우에 대해 도시하였으나, 제2 절연막(12)이 오목부를 완전히 채우는 것도 가능하다. 즉, 돌출부들(11A)과 제2 절연막(12)의 중첩 비율(L1/L2)이 100% 이상인 것도 가능하다.
중첩 비율(L1/L2)이 100% 이상일 경우, 제2 절연막(12)이 라인 패턴(11B) 내의 보이드(V)가 접하게 될 가능성이 있다. 따라서, 보이드(V)가 형성되는 높이와 제1 및 제2 절연막(11, 12)의 레벨에 따른 폭 감소율을 고려하여 중첩 비율(L1/L2)을 디자인함으로써, 제2 절연막(12)과 보이드(V)가 접하지 않는 한도 내에서 중첩 비율(L1/L2)을 증가시킬 수 있다.
제1 및 제2 절연막들(11, 12)이 종횡비가 큰 구조를 갖는 경우, 제1 및 제2 절연막들(11, 12)은 하부로 갈수록 폭이 감소하게 된다. 또한, 트렌치 내에 절연 물질을 증착하여 제1 절연막(11)을 형성하는 경우, 제1 절연막(11)의 상부면으로부터 소정 레벨 하향된 위치에 보이드(V)가 존재하게 된다. 따라서, 제1 및 제2 절연막들(11, 12)의 상부에서 중첩 비율(L1/L2)이 100% 이상이더라도, 소정 레벨 이하에서는 제1 및 제2 절연막들(11, 12)이 제2 방향(Ⅱ)으로 상호 이격될 수 있다. 즉, 보이드(V)에 대응되는 레벨에서는 제1 및 제2 절연막들(11, 12)이 상호 이격될 수 있다. 따라서, 제2 절연막(12)이 오목부를 완전히 채우더라도, 제2 절연막(12)과 보이드(V)가 접하는 것을 방지할 수 있다. 이러한 점을 고려할 때, 돌출부들(11A)과 제2 절연막(12)의 중첩 비율(L1/L2)은 120% 이하일 수 있다.
전술한 바와 같은 구조에 따르면, 제1 절연막(11)의 오목부 내로 제2 절연막(12)을 삽입시킨 형태로 제1 절연막(11)과 제2 절연막(12)을 연결시킴으로써, 제1 적층물(ST1)과 제2 적층물(ST2)을 용이하게 분리시킬 수 있다. 특히, 제1 절연막(11)과 제2 절연막(12)이 완전히 교차된 크로스 형태를 연결시키는 것에 비해서, 제1 절연막(11)과 제2 절연막(12)이 중첩되는 면적을 감소시킬 수 있다.
또한, 제1 및 제2 절연막들(11, 12)이 종횡비가 큰 구조를 갖고, 그로 인해 상대적으로 낮은 레벨에서 제1 절연막(11)과 제2 절연막(12) 간에 소정 간격(W5)의 갭이 발생하더라도, 돌출 패턴들(P)에 의해 제1 적층물(ST1)과 제2 적층물(ST2)을 전기적으로 분리시킬 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다. 도 2a는 제1 및 제2 절연막들(11, 12)의 상부 레이아웃이고, 도 2b는 제1 및 제2 절연막들(11, 12)의 하부 레이아웃이고, 도 2c는 도 2a 및 도 2b의 A-A' 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a 내지 도 2c를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 제1 적층물(ST1), 제2 적층물(ST2), 제1 절연막(21) 및 제2 절연막(22)을 포함한다. 제1 적층물(ST1)은 교대로 적층된 제1 도전막들(23) 및 제1 절연막들(24)을 포함할 수 있고, 제2 적층물(ST2)은 교대로 적층된 제2 도전막들(25) 및 제2 절연막들(26)을 포함할 수 있다. 또한, 제1 절연막(21)의 오목부 내에 더미 적층물(DST)이 위치될 수 있고, 더미 적층물(DST)은 교대로 적층된 제3 도전막들 및 제3 절연막들을 포함할 수 있다.
본 실시예에 따르면, 제2 절연막(22)의 중심(C2)은 제1 절연막(21)의 중심(C1)으로부터 제1 방향(I) 오프셋되어 위치될 수 있다. 이러한 경우, 제2 절연막(22)의 일측(S1)에서의 중첩 폭(W4a)과 타측(S2)에서의 중첩 폭(W4B)이 상이한 값을 갖게 된다. 여기서, 중첩 폭(W4A, W4B)은 돌출 패턴(P)의 개수, 폭 등에 영향을 준다. 예를 들어, 중첩 폭(W4B)이 클수록 제1 절연막(21)과 제2 절연막(22) 간의 갭(G2)이 좁아지므로, 돌출 패턴들(P)의 개수 및 폭이 감소된다. 또한, 중첩 폭(W4A)이 좁을수록 제1 절연막(21)과 제2 절연막(22) 간의 갭(G1)이 넓어지므로, 돌출 패턴들(P)의 개수 및 폭이 증가된다. 따라서, 제2 절연막(22)은 양측(S1, S2)에 비대칭으로 배열된 돌출 패턴들(P)을 포함할 수 있다.
한편, 중첩 폭(W4A)이 좁아질수록 제1 절연막(21)과 제2 절연막(22) 간의 갭(G1)이 넓어지는 반면, 돌출 패턴들(P)의 최대 폭(T)은 제한되어 있다. 따라서, 갭(G1)이 돌출 패턴(P)의 최대 폭(T)보다 넓은 경우, 제1 절연막(21)과 돌출 패턴들(P)의 사이에 더미 도전 패턴들(DC)이 개재될 수 있다. 더미 도전 패턴들(DC)은 제1 도전막들(23), 제2 도전막들(25) 및 돌출 패턴들(P)과 동일한 레벨에 위치될 수 있다.
여기서, 더미 도전 패턴들(DC)은 도전 물질을 포함하며, 제1 및 제2 도전막들(23, 25)과 동일한 물질로 형성될 수 있다. 따라서, 제2 절연막(22)의 일측(S1)에서, 더미 도전 패턴들(DC)에 의해 제1 도전막들(23)과 더미 적층물(DST)의 제3 도전막들(도 1d의 "17" 참조)이 연결될 수 있다. 그러나, 제2 절연막(22)의 타측(S2)에서는 더미 도전 패턴(DC)이 존재하지 않기 때문에. 제2 도전막들(25)과 더미 적층물(DST)의 제3 도전막들(도 1d의 "17" 참조)이 상호 절연된다. 이를 통해, 제1 도전막들(23)과 제2 도전막들(25)은 전기적으로 분리될 수 있다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 레이아웃이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a 내지 도 3d를 참조하면, 제1 적층물(ST1)과 제2 적층물(ST2)은 상호 연결된 제1 및 제2 절연막들(31~61, 32~62)에 의해 상호 분리될 수 있고, 더미 적층물(DST)은 제1 및 제2 절연막들(31~61, 32~62)에 의해 고립될 수 있다. 여기서, 제1 절연막(31~61)은 제1 슬릿 절연 구조이고 제2 절연막(32~62)은 제2 슬릿 절연 구조일 수 있다.
도 3a를 참조하면, 제1 절연막(31)은 제1 방향(I)으로 확장된 라인 패턴(31B) 및 라인 패턴(31B)으로부터 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 확장된 돌출부들(31A)을 포함한다. 이웃한 돌출부들(31A)의 사이에는 오목부가 정의되고, 오목부는 이웃한 제1 적층물(ST1)과 제2 적층물(ST2)의 경계에 위치될 수 있다.
제2 절연막(32)은 제2 방향(Ⅱ)으로 확장된 라인 패턴일 수 있고, 이웃한 제1 적층물(ST1)과 제2 적층물(ST2)의 경계에 위치될 수 있다. 제2 절연막(32)은 영역에 따라 상이한 폭을 가질 수 있다. 예를 들어, 제2 절연막(32)의 끝단(32A)은 나머지 영역(32B)에 비해 넓을 폭(W6>W7)을 가질 수 있다. 이러한 경우, 끝단(32A)이 제1 절연막(31)과 양측의 돌출부들(31A)과 직접 접하게 된다. 즉, 제2 절연막(32) 중 돌출부들(31A)과 중첩된 제1 영역(32A)은 돌출부들(31A)과 비중첩된 제2 영역(32B)에 비해 넓은 폭을 갖게 된다. 이와 같이 끝단(32A)의 폭을 증가시킴으로써, 제1 절연막(31)과 제2 절연막(32)을 보다 용이하게 연결시킬 수 있다.
또한, 나머지 영역(32B)은 오목부에 비해 좁은 폭(W7<W3)을 가질 수 있다. 이러한 경우, 끝단(32A)만 돌출부들(31A)과 직접 연결되고 나머지 영역(32B)은 돌출부들(31A)과 직접 연결되지 않는다. 따라서, 제1 절연막(31)과 제2 절연막(32)의 중첩 면적을 감소시킬 수 있다. 즉, 제1 절연막(31)과 제2 절연막(32)이 중첩되는 면적을 최소화하면서, 제1 절연막(31)과 제2 절연막(32)을 연결시킬 수 있다.
한편, 제1 및 제2 절연막들(31, 32)은 종횡비가 큰 구조를 가질 수 있으며, 하부로 갈수록 면적이 감소될 수 있다. 따라서, 제1 절연막(31)의 하부와 제2 절연막(32)의 하부가 서로 연결되지 않을 수 있다. 그러나, 앞서 도 1c 및 도 2b를 참조하여 설명한 바와 같이, 제1 절연막(31)이 하부 측벽에 돌출 패턴들을 포함하게 되므로, 돌출 패턴들에 의해 제1 적층물(ST1)과 제2 적층물(ST2)이 상호 분리될 수 있다.
도 3b를 참조하면, 제1 절연막(41)은 제1 방향(I)으로 확장된 라인 패턴(41B) 및 라인 패턴(41B)으로부터 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 확장된 돌출부들(41A)을 포함한다. 제2 절연막(42)은 제2 방향(Ⅱ)으로 확장된 라인 패턴일 수 있고, 제2 절연막(42)의 끝단(42A)은 나머지 영역(42B)에 비해 넓은 폭(W6>W7)을 가질 수 있다.
각각의 돌출부들(41A)은 제2 절연막(42)의 끝단(42A)을 감싸도록 꺾어진 형태를 가질 수 있다. 예를 들어, 각각의 돌출부들(41A)은 제2 방향(Ⅱ)으로 확장된 영역(41AA)과 제1 방향(I)으로 꺾어진 끝단(41AB)을 포함한다. 따라서, 끝단(41AB)은 제2 절연막(42)의 나머지 영역(42B)과 접할 수 있다.
도 3c를 참조하면, 제1 절연막(31)은 제1 방향(I)으로 확장된 라인 패턴(51B), 라인 패턴(51B)으로부터 제2 방향(Ⅱ)으로 확장된 제1 돌출부들(51A) 및 라인 패턴(51B)으로부터 제1 돌출부들(51A)과 반대 방향으로 돌출된 적어도 하나의 제2 돌출부(51C)를 포함한다. 이웃한 제1 돌출부들(51A)의 사이에는 오목부가 정의되고, 오목부는 이웃한 제1 적층물(ST1)과 제2 적층물(ST2)의 경계에 위치될 수 있다. 또한, 제2 돌출부(51C)는 제1 적층물(ST1)과 제2 적층물(ST2)의 경계에 위치될 수 있다. 제2 돌출부(51C)는 오목부에 비해 좁은 폭(W9<W8)을 갖거나, 오목부와 실질적으로 동일한 폭(W8=W9)을 가질 수 있다.
제2 절연막(52)은 제2 방향(Ⅱ)으로 확장된 라인 패턴일 수 있고, 제1 돌출부들(51A)의 사이로 삽입되어 양측의 제1 돌출부들(51A) 중 적어도 하나와 접촉할 수 있다. 또한, 제2 절연막(52)은 끝단이 나머지 영역에 비해 넓은 폭을 가질 수 있으며, 나머지 영역이 제2 돌출부들(51C)에 비해 넓은 폭(W10>W9)을 가질 수 있다. 제2 절연막(52)의 중심은 제2 돌출부(51C)의 중심과 일치하거나, 제1 방향(I)으로 오프셋 될 수 있다.
도 3d를 참조하면, 제1 절연막(61)은 제2 방향(Ⅱ)으로 확장된 제1 및 제2 라인 패턴들(61)을 포함한다. 예를 들어, 제1 절연막(61)은 제1 적층물(ST1)을 관통하는 제1 라인 패턴(61AA) 및 제2 적층물(ST2)을 관통하는 제2 라인 패턴(61AB)을 포함한다.
제2 절연막(62)은 제1 적층물(ST1)과 제2 적층물(ST2)의 사이에 위치되고, 제1 라인 패턴(61AA)과 제2 라인 패턴(61AB)의 사이로 삽입된다. 따라서, 제2 절연막(62)은 양측의 제1 라인 패턴(61AA)과 제2 라인 패턴(61AB) 중 적어도 하나와 접촉할 수 있다. 또한, 제2 절연막(62)은 끝단이 확장된 구조를 가질 수 있다.
제2 절연막(62)은 제3 라인 패턴(62A) 및 제4 라인 패턴(62B)을 포함할 수 있다. 제3 라인 패턴(62A)은 제2 방향(Ⅱ)으로 확장되고, 제1 및 제2 라인 패턴들(61AA, 61AB) 중 적어도 하나의 일측 끝단과 중첩될 수 있다. 제4 라인 패턴(62B)은 제2 방향(Ⅱ)으로 확장되고, 제1 및 제2 라인 패턴들(61AA, 61AB) 중 적어도 하나의 타측 끝단과 중첩될 수 있다. 여기서, 제3 라인 패턴(62A)과 제4 라인 패턴(62B)의 사이에는 더미 적층물(DST)이 위치될 수 있고, 더미 적층물(DST)은 제1 내지 제4 라인 패턴들(61AA, 61AB, 62A, 62B)에 의해 고립될 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 레이아웃이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 복수의 메모리 블록들(MB1, MB2)을 포함하고, 각각의 메모리 블록들(MB1, MB2)은 셀 영역(CA) 및 콘택 영역(CT)을 포함한다. 여기서, 셀 영역(CA)은 메모리 스트링들을 포함하는 메모리 셀 어레이가 위치되는 영역이다. 콘택 영역(CT)은 메모리 스트링들을 구동하기 위한 바이어스를 인가하기 위한 영역으로, 콘택 플러그, 배선 등의 인터커넥션 구조가 위치된다. 콘택 영역(CT)은 셀 영역(CA)의 양측에 위치되거나, 일측에 한해 위치될 수 있다.
각각의 메모리 블록들(MB1, MB2)은 적층물을 포함하며, 적층물은 교대로 적층된 도전막들 및 절연막들을 포함한다. 여기서, 도전막들은 워드라인, 선택 라인 등일 수 있다. 그런데, 프로그램/리드/소거 등의 동작을 수행하기 위해서는 제1 메모리 블록(MB1)의 제1 적층물(ST1)과 제2 메모리 블록(MB2)의 제2 적층물(ST2)을 전기적으로 분리해야한다. 예를 들어, 메모리 블록 단위로 데이터를 소거하는 경우, 제1 메모리 블록(MB1)의 제1 적층물(ST1)에 포함된 제1 도전막들과 제2 메모리 블록(MB2)의 제2 적층물(ST2)에 포함된 제2 도전막들을 상호 절연시켜야 한다. 따라서, 이들을 상호 절연시키기 위해, 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)의 경계(B)에 슬릿 절연 구조가 위치될 수 있다. 또한, 슬릿 절연 구조는 앞서 설명한 제1 및 제2 절연막들(31~61, 32~62)을 포함할 수 있다.
참고로, 본 발명의 일 실시예에 따른 제1 및 제2 절연막(31~61, 32~62)이 슬릿 절연 구조로 한정되는 것은 아니며, 적어도 두개의 절연막이 연결되는 구조에는 모두 적용 가능하다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이하에서는, 메모리 셀의 형성 방법에 대해 설명하도록 한다.
도 5a를 참조하면, 배선 구조, 주변 회로 등의 하부 구조물이 형성된 기판 상에, 제1 물질막(71) 및 제2 물질막들(72)을 교대로 형성한다. 여기서, 제1 물질막들(71)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제2 물질막들(72)은 적층된 게이트 전극들을 상호 절연시키기 위한 것일 수 있다.
제1 물질막들(71)은 제2 물질막들(72)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제1 물질막들(71)은 질화물 등을 포함하는 희생막이고, 제2 물질막들(72)은 산화물 등을 포함하는 절연막일 수 있다. 다른 예로, 제1 물질막들(71)은 폴리실리콘, 텅스텐, 금속 등을 포함하는 도전막이고, 제2 물질막들(72)은 산화물 등을 포함하는 절연막일 수 있다. 또 다른 예로, 제1 물질막들(71)은 도프드 폴리실리콘 등을 포함하는 도전막이고, 제2 물질막들(72)은 언도프드 폴리실리콘 등을 포함하는 희생막일 수 있다. 이하에서는 제1 물질막들(71)이 희생막이고 제2 물질막들(72)이 절연막인 경우에 대해 설명하도록 한다.
이어서, 제1 및 제2 물질막들(71, 72)을 관통하는 채널 구조(CH)를 형성한다. 채널 구조(CH)는 제1 및 제2 물질막들(71, 72)을 관통하는 채널막(74) 및 채널막(74)의 측벽을 감싸는 메모리막(73)을 포함할 수 있다. 또한, 채널 구조(CH)는 채널막(74)의 내부를 채우는 코어막(75)을 더 포함할 수 있다. 예를 들어, 메모리막(73)은 터널절연막, 데이터 저장막 및 전하차단막을 포함할 수 있고, 데이터 저장막은 플로팅 게이트, 전하트랩물질, 폴리실리콘, 질화물, 나노 닷, 가변 저항 물질, 상변화 물질, 가변 저항 물질 등을 포함할 수 있다.
이어서, 제1 및 제2 물질막들(71, 72)을 관통하는 제1 개구부(OP1)를 형성한다. 여기서, 제1 개구부(OP1)는 이웃한 메모리 블록들의 경계에 위치된 슬릿일 수 있다. 제1 개구부(OP1)는 제1 물질막들(71) 또는 제2 물질막들(72)을 제3 물질 패턴(76A)으로 대체하기 위한 통로로서 사용된다. 따라서, 제1 개구부(OP1)는 제1 물질막들(71)을 전부 노출시키거나, 제2 물질막들(72)을 전부 노출시키는 깊이로 형성될 수 있다.
도 5b를 참조하면, 제1 개구부(OP1)를 통해 노출된 제1 물질막들(71)을 제거하여 제2 개구부(OP2)를 형성한다. 제2 개구부(OP2)를 통해 채널 구조(CH)가 노출될 수 있다. 이어서, 제2 개구부들(OP2)을 채우도록 제3 물질막(76)을 형성한다. 이때, 제3 물질막(76)은 제1 개구부(OP1)의 내면을 따라 형성될 수 있다. 예를 들어, 제3 물질막(76)은 도전막일 수 있으며, 텅스텐 등의 금속을 포함할 수 있다.
도 5c를 참조하면, 제2 개구부들(OP2) 내에 각각 위치된 제3 물질 패턴들(76A)을 형성한다. 예를 들어, 제3 물질막(76) 중 제1 개구부(OP1) 내에 형성된 영역을 식각하여 제3 물질 패턴들(76A)을 형성한다. 또한, 제2 개구부들(OP2) 중 제1 개구부(OP1)와 인접한 영역이 재오픈되도록, 제2 개구부들(OP2) 내의 제3 물질 패턴들(76A)을 일부 두께 식각한다. 이를 통해, 적층된 제3 물질 패턴들(76A)을 상호 분리시킬 수 있다.
이어서, 제1 개구부(OP1) 내에 제2 절연막(78)을 형성한다. 여기서, 제2 절연막(78)은 제2 슬릿 절연 구조일 수 있다. 또한, 제2 절연막(78)은 측벽에 형성된 돌출 패턴들(P)을 포함할 수 있다.
도 6a 내지 도 8a 및 도 6b 내지 도 8b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 각 번호의 a도는 레이아웃이고, 각 번호의 b도는 a도의 A-A' 단면도이다. 이하에서는, 제1 절연막과 제2 절연막의 형성 방법에 대해 설명하도록 한다.
도 6a 및 도 6b는 앞서 설명한 도 5a에 대응되는 공정 단계일 수 있다. 도 6a 및 도 6b를 참조하면, 배선 구조, 주변 회로 등의 하부 구조물이 형성된 기판 상에, 제1 물질막(71) 및 제2 물질막들(72)을 교대로 형성한다.
이어서, 제1 및 제2 물질막들(71, 72)을 관통하는 제1 절연막(77)을 형성한다. 제1 절연막(77)은 제1 슬릿 절연 구조일 수 있다. 예를 들어, 제1 절연막(77)은 복수의 돌출부들(77A) 및 돌출부들(77A)의 사이에 정의된 적어도 하나의 오목부를 포함할 수 있다. 또한, 제1 절연막(77)은 돌출부들(77A)을 연결시키는 라인 패턴(77B)을 포함할 수 있다. 제1 절연막(77)은 도 5a를 참조하여 설명한 채널 구조(CH)를 형성하기 전에 형성되거나, 채널 구조(CH)를 형성한 후에 형성될 수 있다.
이어서, 제1 및 제2 물질막들(71, 72)을 관통하는 제1 개구부(OP1)를 형성한다. 제1 개구부(OP1)는 제1 절연막(77)의 오목부로 삽입되어 양측의 돌출부들(77A) 중 적어도 하나의 측벽을 노출시킬 수 있다. 여기서, 제1 개구부(OP1)는 이웃한 메모리 블록들의 경계에 위치된 슬릿일 수 있다. 이를 통해, 제1 및 제2 물질막들(71, 72)이 제1 적층물(ST1), 제2 적층물(ST2) 및 더미 적층물(DST)로 패터닝될 수 있다.
제1 개구부(OP1)는 제1 및 제2 물질막들(71, 72)을 식각하여 형성되는데, 제1 개구부(OP1)와 제1 절연막(77)이 중첩되는 영역에서는 단일막인 제1 절연막(77)을 식각하여 형성된다. 그런데, 단일막은 적층막들에 비해 식각율이 높기 때문에, 중첩 영역이 상대적으로 더 깊게 식각된다. 다시 말해, 제1 개구부(OP1)가 불균일한 깊이를 갖게 될 뿐만 아니라, 중첩 영역에서는 하부 구조물이 노출되는 펀치(punch)가 유발될 수 있다.
이러한 문제점을 해결하기 위해, 본 발명의 일 실시예에서는, 제1 절연막(77)과 완전히 교차되지 않도록, 다시 말해, 중첩 영역의 면적을 최소화하도록, 제1 개구부(OP1)를 형성한다.
또한, 하부로 갈수록 단면적이 감소하는 형태로 제1 개구부(OP1)를 형성함으로써, 제1 개구부(OP1)의 상부에 한해 제1 절연막(77)을 노출시키도록 한다. 다시 말해, 제1 개구부(OP1)의 하부에서는 제1 절연막(77)이 노출되지 않도록, 제1 개구부(OP1)의 하부와 제1 절연막(77)의 사이에 제1 및 제2 물질막들(71, 72)을 잔류시킨다. 이러한 경우, 제1 개구부(OP1)를 형성하는 과정에서 하부에 잔류하는 제1 및 제2 물질막들(71, 72)이 식각 정지 구조(ES)로서 역할을 하게 된다. 따라서, 펀치를 방지할 수 있다.
도 7a 및 도 7b는 앞서 설명한 도 5b에 대응되는 공정 단계일 수 있다. 도 7a 및 도 7b를 참조하면, 제1 개구부(OP1)를 통해 노출된 제1 물질막들(71)을 선택적으로 제거한다. 이때, 먼저 형성된 제1 절연막(77)이 지지체로서 역할을 하게 된다.
이를 통해, 제1 적층물(ST1), 제2 적층물(ST2) 및 더미 적층물(DST)에 포함된 제1 물질막들(71)이 제거되고, 제2 개구부들(OP2)이 형성될 수 있다. 이때, 식각 정지 구조(ES)에 포함된 제1 물질막들(71) 또한 제거되고, 해당 영역에도 제2 개구부들(OP2)이 형성될 수 있다. 식각 정지 구조(ES)는 다른 적층물에 비해 좁은 폭을 가지므로, 식각 정지 구조(ES)의 제2 개구부들(OP2)은 상대적으로 좁은 폭을 갖는다.
이어서, 제2 개구부들(OP2)을 채우도록 제3 물질막(76)을 형성한다. 이때, 제3 물질막(76)은 제1 개구부(OP1)의 내면을 따라 형성될 수 있다.
도 8a 및 도 8b는 앞서 설명한 도 5c에 대응되는 공정 단계일 수 있다. 도 8a 및 도 8b를 참조하면, 제3 물질막(76)을 식각하여 제2 개구부들(OP2) 내에 제3 물질 패턴들(76A)을 각각 형성한다. 또한, 적층된 제3 물질 패턴들(76A)이 상호 분리되도록, 제2 개구부들(OP2) 내의 제3 물질 패턴들(76A)을 일부 두께 식각한다. 이 과정에서, 상대적으로 좁은 폭을 갖는 식각 정지 구조(ES) 내의 제3 물질 패턴들(76A)은 완전히 제거된다. 따라서, 식각 정지 구조(ES)의 제2 개구부들(OP2)은 재오픈된다.
이어서, 제1 개구부(OP1) 내에 제2 절연막(78)을 형성한다. 이때, 식각 정지 구조(ES)의 제2 개구부들(OP2) 내에도 절연 물질이 채워진다. 따라서, 제2 절연막(78)은 하부 측벽에 형성된 돌출 패턴들(P)을 포함할 수 있다.
전술한 바와 같은 제조 방법에 따르면, 기 형성된 제1 절연막(77)에 연결되는 제2 절연막(78)을 형성함에 있어서, 제1 절연막(77)과 제2 절연막(78)의 중첩 면적을 최소화할 수 있다. 따라서, 제2 절연막(78)을 형성하는 과정에서 제1 절연막(77) 내의 보이드가 노출되거나, 펀치가 유발되는 것을 방지할 수 있다.
한편, 제1 절연막(77) 및 제2 절연막(78)의 형태는 앞서 설명한 다양한 실시예를 참조하여 변경될 수 있다. 또한, 본 실시예서는 제1 절연막(77)을 형성한 후에 제2 절연막(78)을 형성하는 경우에 대해 설명하였으나, 제2 절연막(78)을 형성한 후에 제1 절연막(77)을 형성하는 것 또한 가능하다.
도 9a 내지 도 11a 및 도 9b 내지 도 11b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 각 번호의 a도는 레이아웃이고 각 번호의 b도는 a도의 A-A' 단면도이다. 이하에서는, 제1 절연막과 제2 절연막의 형성 방법에 대해 설명하도록 한다.
도 9a 및 도 9b를 참조하면, 제1 물질막(71) 및 제2 물질막들(72)을 교대로 형성한 후, 제1 절연막(77)을 형성한다. 이어서, 제1 및 제2 물질막들(71, 72)을 관통하는 제1 개구부(OP1)를 형성한다.
여기서, 제1 개구부(OP1)는 제1 절연막(77)의 오목부로 삽입되어 양측의 돌출부들(77A) 중 적어도 하나의 측벽을 노출시킬 수 있다. 이때, 제1 개구부(OP1)가 일측으로 치우쳐 형성될 수 있다. 이러한 경우, 제1 개구부(OP1)의 양측에 상이한 높이로 식각 정지 구조들(ES1, ES2)이 형성되거나, 일측에 한해 식각 정지 구조(ES1)가 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 제1 개구부(OP1)를 통해 노출된 제1 물질막들(71)을 선택적으로 제거하여 제2 개구부들(OP2)을 형성한다. 이때, 제1 적층물(ST1) 및 제2 적층물(ST2)에 포함된 제1 물질막들(71) 뿐만 아니라, 더미 적층물(DST), 식각 정지 구조들(ES1, ES2)에 포함된 제1 물질막들(71)도 제거된다. 이어서, 제2 개구부들(OP2)을 채우도록 제3 물질막(76)을 형성한다. 이때, 제3 물질막(76)은 제1 개구부(OP1)의 내면을 따라 형성될 수 있다. 또한, 제3 물질막(76)은 제1 적층물(ST1), 제2 적층물(ST2), 더미 적층물(DST) 및 식각 정지 구조들(ES1, ES2)의 제2 개구부들(OP2)을 채울 수 있다.
도 11a 및 도 11b를 참조하면, 제3 물질막(76)을 식각하여 제2 개구부들(OP2) 내에 제3 물질 패턴들(76A)을 형성한다. 이어서, 제2 개구부들(OP2) 내의 제3 물질 패턴들(76A)을 일부 두께 식각한다. 이때, 상대적으로 좁은 폭을 갖는 제2 식각 정지 구조(ES2)에 포함된 제3 물질 패턴들(76A)은 완전히 제거되는 반면, 상대적으로 넓은 폭을 갖는 제1 식각 정지 구조(ES1)에 포함된 제3 물질 패턴들(76A)은 상대적으로 넓은 폭을 갖기 때문에 완전히 제거되지 않을 수 있다. 따라서, 제1 식각 정지 구조(ES1) 내에 더미 도전 패턴들(DC)이 잔류될 수 있다.
이어서, 제1 개구부(OP1) 내에 제2 절연막(78)을 형성한다. 이때, 제1 및 제2 식각 정지 구조(ES1, ES2)의 제2 개구부들(OP2) 내에도 절연물질이 채워지므로, 제2 절연막(78)의 측벽에 돌출 패턴들(P)이 형성될 수 있다. 제2 절연막(78)의 양 측벽에 위치된 돌출 패턴들(P)은 비대칭 구조를 가질 수 있다. 예를 들어, 돌출 패턴들(P)의 개수가 상이하거나, 폭이 상이할 수 있다.
전술한 바와 같은 제조 방법에 따르면, 제2 절연막(78)의 일측에 더미 도전 패턴(DC)이 잔류되며, 더미 도전 패턴(DC)에 의해 제1 적층물(ST1)에 포함된 제3 물질 패턴들(76A)과 더미 적층물(DST)에 포함된 제3 물질 패턴들(76A)이 상호 연결될 수 있다. 그러나, 제2 절연막(78)의 타측과 제1 절연막(77) 간에는 더미 도전 패턴(DC)이 잔류하지 않는다. 따라서, 더미 적층물(DST)에 포함된 제3 물질 패턴들(76A)과 제2 적층물(ST2)에 포함된 제3 물질 패턴들(76A)은 상호 연결되지 않는다. 즉, 제1 적층물(ST1)의 제3 물질 패턴들(76A)과 제2 적층물(ST2)의 제3 물질 패턴들(76A)을 상호 절연시킬 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200)는 앞서 도 1a 내지 도 11b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 11b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200)는 제1 적층물; 상기 제1 적층물과 제1 방향으로 이웃한 제2 적층물; 상기 제1 방향과 교차된 제2 방향으로 도출된 복수의 돌출부들 및 상기 복수의 돌출부들 사이에 정의된 적어도 하나의 오목부를 포함하는 제1 절연막; 및 상기 제1 적층물과 상기 제2 적층물의 사이에 위치되고, 상기 제1 절연막의 상기 적어도 하나의 오목부로 삽입되어 양측의 돌출부들 중 적어도 하나와 접촉하는 제2 절연막을 포함하도록 구성될 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200')는 앞서 도 1a 내지 도 11b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 11b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200')는 제1 적층물; 상기 제1 적층물과 제1 방향으로 이웃한 제2 적층물; 상기 제1 방향과 교차된 제2 방향으로 도출된 복수의 돌출부들 및 상기 복수의 돌출부들 사이에 정의된 적어도 하나의 오목부를 포함하는 제1 절연막; 및 상기 제1 적층물과 상기 제2 적층물의 사이에 위치되고, 상기 제1 절연막의 상기 적어도 하나의 오목부로 삽입되어 양측의 돌출부들 중 적어도 하나와 접촉하는 제2 절연막을 포함하도록 구성될 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 14는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 앞서 도 1a 내지 도 11b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 11b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(2100)는 제1 적층물; 상기 제1 적층물과 제1 방향으로 이웃한 제2 적층물; 상기 제1 방향과 교차된 제2 방향으로 도출된 복수의 돌출부들 및 상기 복수의 돌출부들 사이에 정의된 적어도 하나의 오목부를 포함하는 제1 절연막; 및 상기 제1 적층물과 상기 제2 적층물의 사이에 위치되고, 상기 제1 절연막의 상기 적어도 하나의 오목부로 삽입되어 양측의 돌출부들 중 적어도 하나와 접촉하는 제2 절연막을 포함하도록 구성될 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 13을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 15는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(3500)는 앞서 도 1a 내지 도 11b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 11b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(3500)는 제1 적층물; 상기 제1 적층물과 제1 방향으로 이웃한 제2 적층물; 상기 제1 방향과 교차된 제2 방향으로 도출된 복수의 돌출부들 및 상기 복수의 돌출부들 사이에 정의된 적어도 하나의 오목부를 포함하는 제1 절연막; 및 상기 제1 적층물과 상기 제2 적층물의 사이에 위치되고, 상기 제1 절연막의 상기 적어도 하나의 오목부로 삽입되어 양측의 돌출부들 중 적어도 하나와 접촉하는 제2 절연막을 포함하도록 구성될 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11, 21, 31, 41, 51, 61, 77: 제1 절연막
12, 22, 32, 42, 52, 62, 78: 제2 절연막
11A: 돌출부 11B: 라인 패턴
13, 23: 제1 도전막 14, 24: 제1 절연막
15, 25: 제2 도전막 16, 26: 제2 절연막
17: 제3 도전막 18: 제3 절연막
19, 29: 절연 패턴 71: 제1 물질막
72: 제2 물질막 73: 메모리막
74: 채널막 75: 코어막
76: 제3 물질막 76A: 제3 물질 패턴
CH: 채널 구조 ST1: 제1 적층물
ST2: 제2 적층물 DST: 더미 적층물
DC: 더미 도전 패턴 P: 돌출 패턴
ES: 식각 정지 구조

Claims (32)

  1. 제1 적층물;
    상기 제1 적층물과 제1 방향으로 이웃한 제2 적층물;
    상기 제1 방향과 교차된 제2 방향으로 도출된 복수의 돌출부들 및 상기 복수의 돌출부들 사이에 정의된 적어도 하나의 오목부를 포함하는 제1 절연막; 및
    상기 제1 적층물과 상기 제2 적층물의 사이에 위치되고, 상기 제1 절연막의 상기 적어도 하나의 오목부로 삽입되어 양측의 돌출부들 중 적어도 하나와 접촉하는 제2 절연막
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 절연막은 상기 오목부에 비해 넓은 폭을 갖는
    반도체 장치.
  3. 제1항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막은 경사진 측벽을 갖고, 상기 제2 절연막의 상부면은 상기 오목부에 비해 넓은 폭을 갖고, 상기 제2 절연막의 하부면은 상기 오목부에 비해 좁은 폭을 갖는
    반도체 장치.
  4. 제3항에 있어서,
    상기 제2 절연막은 측벽에 돌출 패턴들을 포함하고, 상기 돌출 패턴들은 상기 양측의 돌출부들을 향해 돌출된
    반도체 장치.
  5. 제1항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막은 경사진 측벽을 갖고, 상기 제2 절연막의 상부는 상기 양측의 돌출부들과 접하고, 상기 제2 절연막의 하부와 상기 양측의 돌출부들 중 적어도 하나의 사이에 갭이 존재하는
    반도체 장치.
  6. 제1항에 있어서,
    상기 오목부 내에 위치되고, 상기 제1 및 제2 절연막들에 의해 고립된 더미 적층물
    을 더 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 더미 적층물의 상부는 상기 제1 및 제2 절연막들에 의해 고립되고, 상기 더미 적층물의 하부는 상기 제1 및 제2 적층물들 중 하나와 연결된
    반도체 장치.
  8. 제1항에 있어서,
    상기 제1 적층물은 제1 메모리 블록에 속하고, 상기 제2 적층물을 제2 메모리 블록에 속하고, 상기 제1 적층물과 상기 제2 적층물은 상기 제1 및 제2 절연막들에 의해 상호 분리된
    반도체 장치.
  9. 제1항에 있어서,
    상기 제1 적층물은 교대로 적층된 제1 도전막들 및 제1 절연막들을 포함하고, 상기 제2 적층물은 교대로 적층된 제2 도전막들 및 제2 절연막들을 포함하고, 동일한 레벨에 위치된 제1 도전막과 제2 도전막은 상기 제1 및 제2 절연막들에 의해 상호 분리된
    반도체 장치.
  10. 제1항에 있어서,
    상기 제1 절연막은 상기 제1 방향으로 확장된 라인 패턴 및 상기 라인 패턴으로부터 상기 제2 방향으로 돌출된 상기 돌출부들을 포함하는
    반도체 장치.
  11. 제1항에 있어서,
    상기 제2 절연막 중 상기 돌출부들과 중첩된 제1 영역은 상기 돌출부들과 비중첩된 제2 영역에 비해 넓은 폭을 갖는
    반도체 장치.
  12. 제11항에 있어서,
    상기 돌출부들은 상기 제2 절연막의 제1 영역을 감싸도록 꺾어진 형태를 갖는
    반도체 장치.
  13. 제1항에 있어서,
    상기 제1 절연막은 상기 제1 방향으로 확장된 라인 패턴 및 상기 라인 패턴으로부터 상기 제2 방향으로 돌출된 제1 돌출부들 및 상기 라인 패턴으로부터 상기 제1 돌출부들과 반대 방향으로 돌출된 적어도 하나의 제2 돌출부
    를 포함하는 반도체 장치.
  14. 제1항에 있어서,
    상기 제1 절연막은 보이드를 포함하는
    반도체 장치.
  15. 교대로 적층된 제1 도전막들 및 제1 절연막들을 포함하는 제1 적층물;
    상기 제1 적층물 과 제1 방향으로 이웃하고, 교대로 적층된 제2 도전막들 및 제2 절연막들을 포함하는 제2 적층물;
    상기 제1 방향과 교차된 제2 방향으로 확장되고 상기 제1 적층물을 관통하는 제1 라인 패턴 및 상기 제2 방향으로 확장되고 상기 제2 적층물을 관통하는 제2 라인 패턴을 포함하는 제1 슬릿 절연 구조;
    상기 제1 라인 패턴과 상기 제2 라인 패턴의 사이로 삽입되고, 상기 제1 및 제2 라인 패턴들 중 적어도 하나와 접촉하는 제2 슬릿 절연 구조; 및
    상기 제1 적층물과 상기 제2 적층물의 사이에 위치되고, 상기 제1 슬릿 절연 구조와 상기 제2 슬릿 절연 구조에 의해 고립된 더미 적층물
    을 포함하는 반도체 장치.
  16. 제15항에 있어서,
    상기 제1 슬릿 절연 구조는,
    상기 제1 라인 패턴과 상기 제2 라인 패턴을 상호 연결시키고 상기 제1 방향으로 확장된 제3 라인 패턴을 포함하는
    반도체 장치.
  17. 제15항에 있어서,
    상기 제1 슬릿 절연 구조는,
    상기 제1 라인 패턴과 상기 제2 라인 패턴을 상호 연결시키고 상기 제1 방향으로 확장된 제3 라인 패턴 및 상기 제3 라인 패턴으로부터 상기 제1 및 제2 라인 패턴들과 반대 방향으로 확장된 제4 라인 패턴을 포함하는
    반도체 장치.
  18. 제15항에 있어서,
    상기 제2 슬릿 절연 구조는
    상기 제2 방향으로 확장되고, 상기 제1 및 제2 라인 패턴들 중 적어도 하나의 일측 끝단과 중첩된 제3 라인 패턴; 및
    상기 제2 방향으로 확장되고, 상기 제1 및 제2 라인 패턴들 중 적어도 하나의 타측 끝단과 중첩된 제4 라인 패턴을 포함하는
    반도체 장치.
  19. 제18항에 있어서,
    상기 더미 적층물은 상기 제2 라인 패턴과 상기 제3 라인 패턴의 사이에 위치된
    반도체 장치.
  20. 제1 적층물;
    상기 제1 적층물과 제1 방향으로 이웃한 제2 적층물;
    상기 제1 절연막은 상기 제1 방향으로 확장된 라인 패턴 및 상기 라인 패턴으로부터 상기 제2 방향으로 돌출된 돌출부들을 포함하고, 상기 돌출부들 사이에 정의된 적어도 하나의 오목부가 정의된 제1 슬릿 절연 구조;
    상기 제1 적층물과 상기 제2 적층물의 사이에 위치되고, 상기 제1 절연막의 상기 적어도 하나의 오목부로 삽입되어 양측의 돌출부들 중 적어도 하나와 접촉하는 제2 슬릿 절연 구조; 및
    상기 오목부 내에 위치되고, 상기 제1 및 제2 슬릿 절연 구조들에 의해 고립된 더미 적층물
    을 포함하는 반도체 장치.
  21. 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계;
    상기 적층물을 관통하는 제1 절연막을 형성하는 단계;
    상기 제1 절연막을 노출시키고 상기 적층물을 관통하는 제1 개구부를 형성하는 단계;
    상기 제1 개구부를 통해 상기 제1 물질막들을 제3 물질막들로 대체하는 단계; 및
    상기 제1 개구부 내에 제2 절연막을 형성하는 단계를 포함하고,
    상기 제1 절연막 및 상기 제2 절연막 중 하나는 복수의 돌출부들 및 상기 복수의 돌출부들 사이의 적어도 하나의 오목부를 포함하고, 상기 제1 절연막 및 상기 제2 절연막 중 나머지 하나는 상기 적어도 하나의 오목부로 삽입되어 양측의 돌출부들 중 적어도 하나와 접촉하는
    반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 제1 개구부를 형성하는 단계는,
    하부로 갈수록 단면적이 감소하는 형태로 상기 제1 개구부를 형성하고, 상기 제1 개구부의 하부와 상기 제1 절연막의 사이에 잔류하는 적층물에 의해 식각이 정지되는
    반도체 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 제1 물질막들을 상기 제3 물질막들로 대체하는 단계는,
    상기 개구부를 통해 상기 제1 물질막들을 제거하여 제2 개구부들을 형성하는 단계;
    상기 제2 개구부들을 채우도록 제3 물질막을 형성하는 단계; 및
    상기 제3 물질막을 일부 식각하여, 상기 제2 개구부들 내에 각각 위치된 제3 물질 패턴들을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 제3 물질막을 일부 식각할 때, 상기 잔류하는 적층물 내의 제3 물질막이 완전히 제거되는
    반도체 장치의 제조 방법.
  25. 제21항에 있어서,
    상기 제2 절연막은 측벽에 돌출 패턴들을 포함하는
    반도체 장치의 제조 방법.
  26. 제21항에 있어서,
    상기 제1 및 제2 절연막들에 의해, 상기 적층물을 상기 제2 절연막의 일측에 위치된 제1 적층물, 상기 제2 절연막의 타측에 위치된 제2 적층물 및 상기 제1 및 제2 절연막들에 의해 고립된 더미 적층물로 분리하는
    반도체 장치의 제조 방법.
  27. 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계;
    상기 적층물을 관통하고, 제1 방향으로 확장된 제1 라인 패턴들을 포함하는 제1 슬릿 절연 구조를 형성하는 단계;
    상기 적층물을 관통하고, 이웃한 제1 라인 패턴들의 사이로 삽입되어 양측의 제1 라인 패턴들 중 적어도 하나를 노출시키는 제1 개구부를 형성하는 단계;
    상기 제1 개구부를 통해 상기 제1 물질막들을 제3 물질막들로 대체하는 단계; 및
    상기 제1 개구부 내에 제2 절연막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  28. 제27항에 있어서,
    상기 제1 개구부를 형성하는 단계는,
    하부로 갈수록 단면적이 감소하는 형태로 상기 제1 개구부를 형성하고, 상기 개구부의 하부와 상기 제1 슬릿 절연 구조의 사이에 잔류하는 적층물에 의해 식각이 정지되는
    반도체 장치의 제조 방법.
  29. 제28항에 있어서,
    상기 제1 물질막들을 상기 제3 물질막들로 대체하는 단계는,
    상기 개구부를 통해 상기 제1 물질막들을 제거하여 제2 개구부들을 형성하는 단계;
    상기 제2 개구부들을 채우도록 제3 물질막을 형성하는 단계; 및
    상기 제3 물질막을 식각하여, 상기 제2 개구부들 내에 각각 위치된 제3 물질 패턴들을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  30. 제29항에 있어서,
    상기 제3 물질막을 식각할 때, 상기 잔류하는 적층물 내의 제3 물질막이 완전히 제거되는
    반도체 장치의 제조 방법.
  31. 제27항에 있어서,
    상기 제2 절연막은 측벽에 돌출 패턴들을 포함하는
    반도체 장치의 제조 방법.
  32. 제27항에 있어서,
    상기 제1 및 제2 절연막들에 의해, 상기 적층물을 상기 제2 슬릿 절연 구조의 일측에 위치된 제1 적층물, 상기 제2 슬릿 절연 구조의 타측에 위치된 제2 적층물 및 상기 제1 및 제2 슬릿 절연 구조들에 의해 고립된 더미 적층물로 분리하는
    반도체 장치의 제조 방법.
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