KR20220168000A - 반도체 장치 및 그 제조 방법 - Google Patents

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방병찬
박진택
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Abstract

본 기술은 반도체 장치 및 이의 제조 방법에 관한 것으로, 반도체 장치는 교대로 적층된 복수의 층간 절연막들과 복수의 게이트 도전막들을 포함하는 적층체; 상기 적층체를 수직하게 관통하여 셀 영역 상에 형성된 채널 플러그; 및 상기 적층체를 수직하게 관통하여 콘택 영역 상에 형성된 복수의 지지 구조물들을 포함하며, 상기 복수의 지지 구조물들은 라인 타입의 제1 지지 구조물과 홀 타입의 제2 지지 구조물을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 안정적인 구조 및 개선된 특성을 가지는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치는 교대로 적층된 복수의 층간 절연막들과 복수의 게이트 도전막들을 포함하는 적층체; 상기 적층체를 수직하게 관통하여 셀 영역 상에 형성된 채널 플러그; 및 상기 적층체를 수직하게 관통하여 콘택 영역 상에 형성된 복수의 지지 구조물들을 포함하며, 상기 복수의 지지 구조물들은 라인 타입의 제1 지지 구조물과 홀 타입의 제2 지지 구조물을 포함한다.
본 발명의 실시 예에 따른 반도체 장치는 교대로 적층된 복수의 층간 절연막들과 복수의 게이트 도전막들을 포함하는 적층체; 상기 적층체를 수직하게 관통하여 셀 영역 상에 형성된 제1 및 제2 채널 플러그; 상기 적층체를 수직하게 관통하여 콘택 영역 상에 형성된 복수의 지지 구조물들; 및 상기 적층체 상부 및 상기 복수의 지지 구조물 상부에 배치된 보조 지지 구조물을 포함한다.
본 발명의 실시 예에 따른 반도체 장치의 제조 방법은 셀 영역 및 콘택 영역을 포함하는 기판 상에 복수의 층간 절연막 및 복수의 희생막이 교대로 적층된 적층체를 형성하는 단계; 상기 콘택 영역 상의 상기 적층체를 식각하여 상기 적층체를 관통하는 콘택 플러그 형성용 제1 홀들과 제1 지지 구조물 형성용 트렌치들 및 제2 지지 구조물 형성용 제2 홀들을 함께 형성하는 단계; 상기 제1 홀들 내에 베리어막 및 게이트용 도전막을 채워 콘택 플러그들을 형성하는 단계; 상기 적층체 상부에 상기 트렌치들의 일부 및 상기 제2 홀들의 일부와 중첩되는 복수의 오픈 영역들을 포함하는 보조 지지 구조물을 형성하는 단계; 상기 보조 지지 구조물의 상기 복수의 오픈 영역들을 통해 노출되는 상기 트렌치들 및 상기 제2 홀들 내부에 잔류하는 상기 베리어막 및 상기 게이트용 도전막을 제거하는 단계; 및 상기 트렌치들 및 상기 제2 홀들 내부에 절연막을 채워 상기 제1 지지 구조물들 및 상기 제2 지지 구조물을 형성하는 단계를 포함한다.
본 기술에 따르면, 안정된 구조를 갖는 반도체 장치를 제조할 수 있으며, 이에 따라 반도체 장치의 특성이 개선될 수 있다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 블록도들이다.
도 2는 주변회로 구조를 개략적으로 나타내는 단면도이다.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 반도체 장치를 설명하기 위한 반도체 장치의 평면도 및 단면도이다.
도 4 내지 도 11은 본 발명의 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도 및 평면도이다.
도 12a 및 도 12b는 본 발명의 다른 실시 예에 따른 반도체 장치를 설명하기 위한 반도체 장치의 평면도이다.
도 13은 본 발명의 실시 예에 따른 반도체 장치에 포함된 메모리 블록들을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 15는 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 16은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 17은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 블록도들이다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시 예들에 따른 반도체 장치들 각각은 기판(SUB) 상에 배치된 주변회로 구조(PC) 및 셀 어레이(CAR)를 포함할 수 있다.
기판(SUB)은 단결정 반도체막일 수 있다. 예를 들어, 기판(SUB)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
셀 어레이(CAR)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 다수의 셀 스트링들을 포함할 수 있다. 셀 스트링들 각각은 비트라인, 소스라인, 워드라인들 및 셀렉트 라인들에 전기적으로 연결된다. 셀 스트링들 각각은 직렬로 연결된 메모리 셀들 및 선택 트랜지스터들을 포함할 수 있다. 선택 라인들 각각은 그에 대응하는 선택 트랜지스터의 게이트 전극으로 이용되고, 워드 라인들 각각은 그에 대응하는 메모리 셀의 게이트 전극으로 이용된다.
주변회로 구조(PC)는 셀 어레이(CAR)와 전기적으로 연결되는 NMOS 트랜지스터들 및 PMOS 트랜지스터들, 레지스터(resistor), 및 캐패시터(capacitor)를 포함할 수 있다. NMOS 및 PMOS 트랜지스터들, 레지스터, 및 캐패시터는 로우 디코더, 컬럼 디코더, 페이지 버퍼 및 제어 회로를 구성하는 소자들로 이용될 수 있다.
도 1a에 도시된 바와 같이, 주변회로 구조(PC)는 셀 어레이(CAR)에 중첩되지 않는 기판(SUB)의 일부 영역 상에 배치될 수 있다.
또는, 도 1b에 도시된 바와 같이, 주변회로 구조(PC)는 셀 어레이(CAR)와 기판(SUB) 사이에 배치될 수 있다. 이 경우, 주변회로 구조(PC)는 셀 어레이(CAR)에 중첩되므로, 셀 어레이(CAR)와 주변회로 구조(PC)가 차지하는 기판(SUB)의 면적을 줄일 수 있다.
도 2는 주변회로 구조를 개략적으로 나타내는 단면도이다.
도 2에 도시된 주변회로 구조(PC)는 도 1a에 도시된 주변회로 구조에 포함되거나, 도 1b에 도시된 주변회로 구조에 포함될 수 있다.
도 2를 참조하면, 주변회로 구조(PC)는 주변 게이트 전극들(PG), 주변 게이트 절연막(PGI), 정션들(Jn), 주변 회로 배선들(PCL) 및 주변 콘택 플러그들(PCP)을 포함할 수 있다. 주변회로 구조(PC)는 기판(SUB) 상에 형성된 주변회로 절연막(PIL)으로 덮일 수 있다.
주변 게이트 전극들(PG) 각각은 주변회로 구조(PC)의 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극들로 이용될 수 있다. 주변 게이트 절연막(PGI)은 주변 게이트 전극들(PEG) 각각과 기판(SUB) 사이에 배치된다.
정션들(Jn)은 기판(SUB)의 활성영역 내부에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 주변 게이트 전극들(PG) 각각의 양측에 배치되어 소스 정션 또는 드레인 정션으로 이용된다. 기판(SUB)의 활성영역은 기판(SUB) 내부에 형성된 소자분리막(isolation layer: ISO)에 의해 구획될 수 있다. 소자분리막(ISO)은 절연물로 형성된다.
주변회로 배선들(PCL)은 주변회로 구조(PC)의 회로를 구성하는 트랜지스터들, 레지스터 및 캐패시터에 주변 콘택 플러그들(PCP)을 통해 전기적으로 연결될 수 있다.
주변회로 절연막(PIL)은 다층으로 적층된 절연막들을 포함할 수 있다.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 반도체 장치를 설명하기 위한 반도체 장치의 평면도 및 단면도이다.
도 3a를 참조하면, 반도체 장치의 셀 어레이(도 1a 및 도 1b의 CAR)는 셀 영역(Cell)과 콘택 영역(CT)을 포함할 수 있다. 셀 영역(Cell) 상에는 다수의 채널 플러그들(CP1, CP2)이 규칙적으로 배열될 수 있다. 또한 셀 영역(Cell)의 중앙부에는 다수의 채널 플러그들(CP1, CP2) 사이로 배치된 라인 형태의 제1 수직 구조체(VS1)가 배열되고, 셀 영역(Cell)의 양단부에는 제2 수직 구조체(VS2)들이 배열될 수 있다. 다수의 채널 플러그들(CP1, CP2)은 제2 수직 구조체(VS2)들 사이에 배열될 수 있다. 다수의 채널 플러그들(CP1, CP2) 각각은 채널막(112)과 채널막(112)을 감싸는 메모리막(111)을 포함하여 구성될 수 있다. 제1 수직 구조체(VS1) 및 제2 수직 구조체(VS2)는 절연막이며, 예를 들어 산화막으로 형성될 수 있다.
콘택 영역(CT) 상에는 다수의 콘택 플러그들(CT1, CT2)이 규칙적으로 배열될 수 있다. 또한 콘택 영역(CT) 상에는 적어도 하나 이상의 지지 구조물(119) 및 제2 수직 구조체(VS2)가 다수의 콘택 플러그들(CT1, CT2) 사이의 공간에 배열될 수 있다. 지지 구조물(119)은 제1 수직 구초체(VS1)과 동일 물질로 형성될 수 있다. 지지 구조물(119)은 절연막이며, 예를 들어 산화막으로 형성될 수 있다. 지지 구조물(119)은 라인 타입의 제1 지지 구조물(119A) 및 제2 지지 구조물(119B)과 홀 타입의 제3 지지 구조물(119C)들을 포함할 수 있다. 제1 지지 구조물(119A)의 폭(X1)은 제2 지지 구조물(119B)의 폭(X2)보다 넓을 수 있다. 즉, 지지 구조물(119)은 폭이 서로 상이한 라인 타입의 지지 구조물들 및 홀 타입의 지지 구조물들을 포함할 수 있다. 라인 타입의 제1 지지 구조물(119A) 및 제2 지지 구조물(119B)과 홀 타입의 제3 지지 구조물(119C)들은 제2 수직 구조체(VS2)와 서로 평행하게 배치되어, 서로 교차 및 중첩되지 않는다.
도 3b를 참조하면, A-A' 단면은 셀 영역(Cell)의 단면이며, B-B' 단면은 콘택 영역(CT)의 단면이다.
반도체 장치의 셀 영역(Cell) 상에는 소스 라인막(101)과 소스 라인막(101) 상에 적층된 적층체(105, 123), 적층체(105, 123)를 수직 방향으로 관통하여 소스 라인막(101)과 접촉하는 채널 플러그들(CP1, CP2), 적층체(105, 123)의 양단부에 수직하게 배치되어 소스 라인막(101)과 접촉하는 제2 수직 구조체(VS2)들, 및 채널 플러그들(CP1, CP2) 사이에 배치된 적층체(105, 123)의 일부를 관통하여 배치된 제1 수직 구조체(VS1)를 포함하여 구성될 수 있다.
소스 라인막(101)은 도프트 반도체막일 수 있으며, 예를 들어 n형 불순물이 도핑된 반도체막일 수 있다. 일 실시 예로서, 소스 라인막(101)은 도 1a에 도시된 기판(SUB)의 표면에 불순물을 주입하여 형성되거나, 기판(SUB) 상에 적어도 하나의 도프트 실리콘막을 증착하여 형성될 수 있다. 일 실시 예로서, 소스 라인막(101)은 도 1b에 도시된 주변회로 구조(PC) 상에 절연막을 형성한 후, 절연막 상에 적어도 하나의 도프트 실리콘막을 증착하여 형성될 수 있다.
적층체(105, 123)는 복수의 게이트 도전막들(123)과 층간 절연막(105)이 교대로 적층된 구조이며, 적층체(105, 123)의 최하단과 최상단은 층간 절연막(105)이 배치된 구조이다. 게이트 도전막들(123) 중 최하단에 배치된 적어도 하나 이상의 게이트 도전막은 소스 선택 라인(SSL)이며, 게이트 도전막들(123) 중 최상단에 배치된 적어도 하나 이상의 게이트 도전막은 드레인 선택 라인(DSL)이며, 나머지 게이트 도전막들은 워드 라인(WL)일 수 있다.
채널 플러그들(CP1, CP2)은 적층체(105, 123)를 관통하여 수직하게 배열될 수 있으며, 채널막(112) 및 채널막(112)을 감싸는 메모리막(111)을 포함하여 구성될 수 있다.
제1 수직 구조체(VS1)는 채널 플러그들(CP1, CP2) 사이에 배치된 적층체(105, 123) 중 최상단부에 배치되며 드레인 선택 라인(DSL)으로 활용되는 적어도 하나의 게이트 도전막(123)을 관통하도록 배치될 수 있다. 즉, 제1 수직 구조체(VS1)는 제1 채널 플러그(CP1)와 연결되는 드레인 선택 라인(DSL)용 게이트 도전막(123)과 제2 채널 플러그(CP2)와 연결되는 드레인 선택 라인(DSL)용 게이트 도전막(123)을 전기적으로 분리한다.
반도체 장치의 콘택 영역(CT) 상에는 소스 라인막(101), 콘택 패드막(103), 소스 라인막(101)과 콘택 패드막(103) 사이에 배치된 분리막(102), 소스 라인막(101)과 분리막(102) 및 콘택 패드막(103) 상에 적층된 적층체(105, 123), 적층체(105, 123)를 수직 방향으로 관통하여 콘택 패드막(103)과 접촉하는 콘택 플러그들(CT1, CT2), 적층체(105, 123)를 수직 방향으로 관통하여 소스 라인막(101)과 접촉하는 제2 수직 구조체(VS2) 및 적어도 하나 이상의 지지 구조물(119)을 포함하여 구성될 수 있다.
소스 라인막(101) 및 콘택 패드막(103)은 동일 레이어(layer) 상에 형성되며, 소스 라인막(101)가 콘택 패드막(103) 사이에 배치된 분리막(102)에 의해 소스 라인막(101)과 콘택 패드막(103)은 전기적으로 분리된다. 분리막(102)은 절연막으로 형성될 수 있으며, 예를 들어 산화막으로 형성될 수 있다. 콘택 패드막(103)은 도 1a 및 도 1b에 도시된 주변회로 구조(PC)와 전기적으로 연결될 수 있다.
콘택 플러그들(CT1, CT2) 각각은 콘택 플러그용 도전막(116) 및 콘택 플러그용 도전막(116)을 감싸는 베리어막(115)을 포함하여 구성될 수 있다. 베리어막(115)은 지지 구조물(119)들의 측벽에도 형성될 수 있다.
도 3c 및 도 3d는 앞서 설명한 도 3a 및 도 3b에 도시된 반도체 장치의 콘택 영역(CT)의 적층체(105, 123) 상에 보조 지지 구조물(117)이 배치된 구조를 설명하기 위한 반도체 장치의 평면도 및 단면도이다.
도 3c 및 도 3d를 참조하면, 보조 지지 구조물(117)은 반도체 장치의 콘택 영역(CT)에 형성된 적층체(105, 123) 및 지지 구조물(119) 상에 배치될 수 있다. 보조 지지 구조물(117)은 복수의 오픈 영역(OP)을 가지며, 복수의 오픈 영역(OP)은 지지 구조물(119)과 중첩될 수 있다. 예를 들어, 복수의 오픈 영역(OP)은 제1 지지 구조물(119A), 제2 지지 구조물(119B) 및 제3 지지 구조물들(119C)과 중첩되도록 배치될 수 있다. 복수의 오픈 영역(OP)은 대쉬(dash) 타입을 가질 수 있다. 보조 지지 구조물(117)은 메쉬(mesh) 구조로 형성될 수 있다. 복수의 오픈 영역(OP)은 매트릭스 구조로 배치될 수 있다. 복수의 오픈 영역(OP)들 중 적어도 하나의 오픈 영역(OP)이 제1 지지 구조물(119A)과 중첩되도록 배치될 수 있다. 복수의 오픈 영역(OP)들 중 적어도 하나의 오픈 영역(OP)이 제2 지지 구조물(119B)과 중첩되도록 배치될 수 있다. 복수의 제3 지지 구조물들(119C) 중 적어도 하나의 제3 지지 구조물(119C)은 하나의 오픈 영역(OP)이 중첩될 수 있다. 즉, 하나의 오픈 영역(OP)에 적어도 하나의 제3 지지 구조물(119C)이 중첩될 수 있다.
보조 지지 구조물(117)은 반도체 장치의 셀 영역 상에 형성되는 제1 수직 구조체(도 3a 및 도 3b의 VS1)를 형성하기 위한 마스크 패턴과 동일 물질일 수 있다.
상술한 본원 발명의 일 실시 예에 따른 반도체 장치는 적층체(105, 123)를 지지하기 위한 지지 구조물(119)을 콘택 영역(CT)에 배치하되, 지지 구조물(119)을 라인 타입 및 홀 타입 구조로 형성함으로써, 후속 공정 시 발생하는 열에 의해 지지 구조물(119)이 팽창되어 한쪽 방향으로 기울어지는 문제점을 억제할 수 있다. 또한 지지 구조물(119) 상에 보조 지지 구조물(117)을 형성하여 지지 구조물(119)의 상부가 팽창되는 것을 억제할 수 있다.
도 4 내지 도 11은 본 발명의 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도 및 평면도이다.
도 4를 참조하면, 반도체 장치의 셀 영역(Cell) 및 콘택 영역(CT) 상에 소스 라인막(101)을 형성한다. 소스 라인막(101)은 도프트 반도체막일 수 있으며, 예를 들어 n형 불순물이 도핑된 반도체막일 수 있다. 일 실시 예로서, 소스 라인막(101)은 도 1a에 도시된 기판(SUB)의 표면에 불순물을 주입하여 형성하거나, 기판(SUB) 상에 적어도 하나의 도프트 실리콘막을 증착하여 형성할 수 있다. 일 실시 예로서, 소스 라인막(101)은 도 1b 에 도시된 주변회로 구조(PC) 상에 절연막을 형성한 후, 절연막 상에 적어도 하나의 도프트 실리콘막을 증착하여 형성할 수 있다.
이 후, 콘택 영역(CT) 상에 형성된 일부 소스 라인막(101)을 식각하여 콘택 패드막이 형성될 영역을 형성한다. 콘택 패드막이 형성될 영역은 도 1a 및 도 1b에 도시된 주변회로 구조(PC)와 전기적으로 연결되는 영역으로 정의될 수 있다. 이 후, 소스 라인막(101)이 식각되어 제거된 부분에 콘택 패드막(103)를 형성한다. 콘택 패드막(103)과 소스 라인막(101) 사이에 분리막(102)을 형성하여 콘택 패드막(103)과 소스 라인막(101)을 전기적으로 분리한다. 분리막(102)은 절연막 예를 들어 산화막으로 형성할 수 있다.
이 후, 셀 영역(Cell) 및 콘택 영역(CT) 상에 제1 물질막들(105) 및 제2 물질막들(107)이 교대로 적층된 적층체(105, 107)를 형성한다. 제2 물질막들(107)은 워드라인, 선택 라인, 패드 등의 도전막들을 형성하기 위한 것이고, 제1 물질막들(105)은 적층된 도전막들을 상호 절연시키기 위한 것일 수 있다.
제1 물질막들(105)은 제2 물질막들(107)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제1 물질막들(105)은 산화물 등의 절연 물질을 포함하고, 제2 물질막들(107)은 질화물 등의 희생 물질을 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 셀 영역(Cell) 및 콘택 영역(CT)의 적층체(105, 107) 상에 제1 마스크 패턴(109)을 형성한다. 제1 마스크 패턴(109)은 셀 영역(Cell)에서 채널 플러그가 형성될 부분이 제1 개구부(OP1)를 갖도록 형성한다.
도 6a 및 도 6b를 참조하면, 제1 마스크 패턴을 베리어로 적층체(105, 107)를 식각하여 적층체(105, 107)를 관통하는 제1 홀들(H1)을 형성한다. 이때, 콘택 영역(CT)은 제1 마스크 패턴에 의해 식각이 방지되어 홀이 형성되지 않는다.
이 후, 제1 마스크 패턴을 제거한다.
이 후, 제1 홀들(H1) 내부에 채널막(112) 및 채널막(112)을 감싸는 메모리막을 포함하여 구성되는 채널 플러그들(CP1, CP2)을 형성한다. 예를 들어 제1 홀들(H1)의 측벽에 메모리막(111)을 형성한다. 메모리막(111)은 전하 차단막, 데이터 저장막 및 터널절연막 중 적어도 하나를 포함할 수 있고, 데이터 저장막은 실리콘 등의 플로팅 게이트, 질화물 등의 전하트랩물질, 상변화물질, 나노 닷 등을 포함할 수 있다. 이 후, 제1 홀들(H1)을 중심 영역까지 채널막(112)을 완전히 채워 채널 플러그들(CP1, CP2)을 형성한다. 다른 실시 예로써, 채널막(112)을 제1 홀들(H1)의 중심 영역이 오픈된 구조로 형성하고, 오픈된 중심 영역 내에 갭필막을 형성할 수 있다.
이 후, 셀 영역(Cell)의 채널 플러그들(CP1, CP2)과 적층체(105, 107) 상부, 및 콘택 영역(CT)의 적층체(105, 107) 상부에 제2 마스크 패턴(113)을 형성한다. 제2 마스크 패턴(113)은 콘택 영역(CT)에서 콘택 플러그가 형성될 부분과 지지 구조물이 형성될 부분이 제2 개구부들(OP21 내지 OP24)을 갖도록 형성한다. 예를 들어 콘택 플러그에 대응되는 제2 개구부(OP21)은 홀 타입을 가질 수 있으며, 지지 구조물에 대응되는 제2 개구부들(OP22, OP23)은 라인 타입 및 홀 타입을 가질 수 있다. 라인 타입의 제2 개구부들(OP22, OP23)의 폭(X1, X2)은 서로 상이할 수 있다.
본 발명의 실시 예에서는 지지 구조물이 라인 형태 및 사각형 구조의 홀 타입으로 형성되는 것을 일 예로 설명하나, 이에 한정되지 않고, 예를 들어 원형, 타원형, 마름모 등과 같이 다양한 패턴으로 형성될 수 있다.
도 7을 참조하면, 제2 마스크 패턴을 베리어로 콘택 영역(CT) 상의 적층체(105, 107)를 식각하여 적층체(105, 107)를 관통하는 제2 홀들(H2) 및 제3 홀들(H3), 라인 형태의 제1 및 제2 트렌치들(T1, T2)을 형성한다. 이때, 셀 영역(Cell)은 제2 마스크 패턴에 의해 식각이 방지된다. 제1 및 제2 트렌치들(T1, T2)의 폭은 서로 상이할 수 있다.
이 후, 제2 마스크 패턴을 제거할 수 있다.
이 후, 제2 홀들(H2)의 측벽에 베리어막(115)을 형성하고, 제2 홀들(H2)의 내부를 콘택 플러그용 도전막(116)으로 채워 콘택 패드막(103)과 연결되는 콘택 플러그들(CT1, CT2)을 형성한다. 이때, 제3 홀들(H3), 라인 형태의 제1 및 제2 트렌치들(T1, T2)의 내부에도 베리어막(115) 및 콘택 플러그용 도전막(116)이 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 셀 영역(Cell)의 채널 플러그들(CP1, CP2)과 적층체(105, 107) 상부, 및 콘택 영역(CT)의 콘택 플러그들(CT1, CT2)과 적층체(105, 107) 상부에 보조 지지 구조물(117)을 형성한다. 보조 지지 구조물(117)은 제1 수직 구조체를 형성하기 위한 제3 마스크 패턴으로 활용될 수 있다. 보조 지지 구조물(117)은 셀 영역(Cell)에서 채널 플러그들(CP1, CP2) 사이의 영역 및 콘택 영역(CT)의 지지 구조물이 형성될 영역 중 일부 영역이 오픈되는 제3 개구부(OP3)를 갖도록 형성된다. 즉, 보조 지지 구조물(117)은 채널 플러그들(CP1, CP2) 사이의 제1 수직 구조체가 형성될 영역과 지지 구조물이 형성될 영역의 일부가 오픈되는 제3 개구부(OP3)를 갖도록 형성된다. 제1 수직 구조체가 형성될 영역의 제3 개구부(OP3)는 도 8b와 같이 라인 형태로 형성될 수 있다.
콘택 영역(CT) 상에 형성된 보조 지지 구조물(117)은 메쉬(mesh) 구조로 형성될 수 있다. 즉, 콘택 영역(CT) 상의 제3 개구부들(OP3)은 매트릭스 구조로 배치될 수 있다. 콘택 영역(CT) 상의 제3 개구부들(OP3) 각각은 대쉬(dash) 타입을 가질 수 있다. 콘택 영역(CT) 상의 제3 개구부들(OP3) 각각은 제1 지지 구조물이 형성될 제1 트렌치(T1), 제2 지지 구조물이 형성될 제2 트렌치(T2), 및 제3 지지 구조물이 형성될 제3 홀(H3)과 중첩되도록 배치될 수 있다. 콘택 영역(CT) 상의 제3 개구부들(OP3) 중 적어도 하나는 제1 트렌치(T1)의 일부 또는 전체와 중첩되도록 배치될 수 있으며, 콘택 영역(CT) 상의 제3 개구부들(OP3) 중 적어도 하나는 제2 트렌치(T2)의 일부 또는 전체와 중첩되도록 배치될 수 있으며, 콘택 영역(CT) 상의 제3 개구부들(OP3) 중 적어도 하나는 복수의 제3 홀들(H3) 중 적어도 하나의 일부 또는 전체와 중첩되도록 배치될 수 있다. 즉, 하나의 제3 개구부(OP3)에 적어도 하나의 제3 홀들(H3)이 중첩될 수 있다.
도 9를 참조하면, 보조 지지 구조물(117)을 마스크 패턴으로 하여 셀 영역(Cell)의 채널 플러그들(CP1, CP2) 사이에 형성된 적층체(105, 107)의 상단부 일부를 식각하여 제1 슬릿을 형성하고, 제1 슬릿 내에 절연막을 채워 제1 수직 구조체(VS1)를 형성한다. 제1 수직 구조체(VS1)는 적층체(105, 107) 중 드레인 선택 라인이 형성될 최상단에 배치된 적어도 하나 이상의 제2 물질막(107)을 관통하도록 형성된다.
이 후, 콘택 영역(CT)에서 보조 지지 구조물(117)의 제3 개구부(도 8a 및 도 8b의 OP3)를 통해 노출되는 제1 트렌치, 제2 트렌치, 및 제3 홀 내에 형성된 콘택 플러그용 도전막(116) 및 베리어막(115)을 제거한다. 이 후, 제1 트렌치, 제2 트렌치, 및 제3 홀 내부에 절연막을 채워 제1 지지 구조물(119A), 제2 지지 구조물(119B), 및 제3 지지 구조물들(119C)을 형성한다.
상술한 콘택 플러그용 도전막(116) 및 베리어막(115)의 제거 공정은 보조 지지 구조물(117)을 마스크 패턴으로 하여 셀 영역(Cell)에 제1 슬릿을 형성하기 위한 식각 공정 후 수행될 수 있으며, 상술한 제1 트렌치, 제2 트렌치, 및 제3 홀 내부에 절연막을 채우는 공정은 제1 슬릿 내에 절연막을 채우는 공정과 함께 수행될 수 있다. 제1 수직 구조체(VS1) 및 지지 구조물(119)들은 산화막으로 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 셀 영역(Cell) 및 콘택 영역(CT) 상부의 보조 지지 구조물(117) 상부에 제4 마스크 패턴(121)을 형성한다. 제4 마스크 패턴(121)은 셀 영역(Cell)에서 채널 플러그들(CP1, CP2)이 배치된 영역의 양단부 및 콘택 영역(CT)의 지지 구조물(119)들 사이의 영역이 오픈되는 제4 개구부(OP4)를 갖도록 형성된다. 즉, 제4 마스크 패턴(121)은 채널 플러그들(CP1, CP2)이 배치된 영역의 양단부에 제2 수직 구조체가 형성될 영역과 지지 구조물(119)들 사이에 제2 수직 구조체가 형성될 영역이 오픈되는 제4 개구부(OP4)를 갖도록 형성된다. 제2 수직 구조체들이 형성될 영역의 제4 개구부(OP4)들은 도 10b와 같이 라인 형태로 형성될 수 있으며, 서로 평행하거나 수직하게 배치될 수 있다. 또한 제4 개구부(OP4)들은 실시 예에 따라 다양한 형태로 형성될 수 있다.
이 후, 제4 마스크 패턴(121)을 베리어로 셀 영역(Cell)의 채널 플러그들(CP1, CP2)이 배치된 영역의 양단부에 형성된 보조 지지 구조물(117) 및 적층체(도 9의 105, 107), 및 콘택 영역(CT)의 지지 구조물(119)들 사이에 형성된 보조 지지 구조물(117) 및 적층체(도 9의 105, 107)를 식각하여 제2 슬릿(SI2)들을 형성한다. 제2 슬릿들(SI2)은 적층체(도 9의 105, 107)를 식각하여 제1 물질막(105) 및 제2 물질막(도 9의 107)의 측벽을 노출시킨다.
이 후, 제2 슬릿(SI2)을 통해 측벽이 노출된 제2 물질막들(도 9의 107)을 제거하고, 제2 물질막들(도 9의 107)이 제거된 공간에 게이트 도전막들(123)을 형성한다. 게이트 도전막들(123) 중 최하단부에 배치된 적어도 하나 이상의 게이트 도전막(123)은 하부 선택 라인(소스 선택 라인)이며, 최상단부에 배치되며 제1 수직 구조체(VS1)에 의해 분리되는 적어도 하나의 이상의 게이트 도전막(123)은 상부 선택 라인(드레인 선택 라인)이며, 나머지 게이트 도전막(123)들은 워드 라인이다.
도 11을 참조하면, 제2 슬릿들을 절연막으로 채워 제2 수직 구조체(VS2)들을 형성한다. 제2 수직 구조체(VS2)들은 산화막으로 형성될 수 있다.
상술한 바와 같이 본원 발명의 실시 예에 따른 반도체 장치의 제조 방법에 따르면, 지지 구조물(119)을 제1 수직 구조체(VS1)와 동일한 물질 즉, 산화막으로 형성함으로써, 후속 공정 시 발생하는 열에 의해 지지 구조물(119)이 산화 및 팽창되는 문제점을 억제할 수 있다. 또한 지지 구조물(119)을 라인 타입 및 홀 타입으로 형성하여 지지 구조물(119)이 한쪽 방향으로 기울어지는 문제점을 억제할 수 있다. 또한 지지 구조물(119) 상에 보조 지지 구조물(117)을 형성하여 지지 구조물(119)의 상부가 팽창되는 것을 억제할 수 있다.
도 12a 및 도 12b는 본 발명의 다른 실시 예에 따른 반도체 장치를 설명하기 위한 반도체 장치의 평면도이다.
도 12a를 참조하면, 돌출부(P)들을 포함하는 라인 형태의 지지 구조물(119D)과 홀 타입의 지지 구조물(119C)을 배치할 수 있다. 돌출부(P)들을 포함하는 라인 형태의 지지 구조물(119D)은 열에 의해 지지 구조물(119D)을 구성하는 절연막이 일 방향으로 팽창하는 것을 억제할 수 있다. 또한 홀 타입의 지지 구조물(119C)들은 도면과 같이 제2 수직 구조체(VS2)와 인접하게 일열로 배치할 수 있으며, 추가적으로 콘택 플러그들(CT1과 CT1 사이, CT2와 CT2) 사이의 공간에도 배치할 수 있다.
또한 다른 실시 예로써 홀 타입의 지지 구조물(119C)들은 사각형 외의 다른 형태 예를 들어 원형, 타원형, 십자가형(+) 등 다양한 형태로 형성되어 배치될 수 있다.
도 12b를 참조하면, 돌출부(P)들을 포함하는 라인 형태의 지지 구조물들(119D, 119E)를 인접하게 배치할 수 있다. 이때, 서로 인접한 라인 형태의 지지 구조물들(119D, 119E) 각각의 돌출부(P)는 서로 마주보지 않도록 배치할 수 있다.
도 13은 본 발명의 실시 예에 따른 반도체 장치에 포함된 메모리 블록들을 설명하기 위한 도면이다.
반도체 장치는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1~BLm)이 연장된 방향(Y)을 따라 서로 이격되어 배열될 수 있다. 예를 들면, 제1 내지 제z 메모리 블록들(BLK1~BLKz)은 제2 방향(Y)을 따라 서로 이격되어 배열될 수 있으며, 제3 방향(Z)을 따라 적층된 다수의 메모리 셀들을 포함할 수 있다. 이때 제1 내지 제z 메모리 블록들(BLK1~BLKz)은 슬릿을 이용하여 서로 이격될 수 있다.
복수의 메모리 블록들(BLK1~BLKz) 각각은 앞서 설명한 도 3a 및 도 3b 또는 도 12a 및 도 12b와 같이 복수의 채널 플러그들, 콘택 플러그들 및 지지 구조물을 포함하여 구성될 수 있다.
도 14는 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 14를 참조하면, 본 발명의 일 실시 예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 도 1a, 도 1b, 도 2, 도 3a 내지 도 3d, 또는 도 12a, 또는 도 12b 참조하여 설명한 반도체 장치일 수 있으며, 도 4 내지 도 11을 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 15는 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 15를 참조하면, 본 발명의 일 실시 예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 메모리 장치(1200')는 앞서 도 1a, 도 1b, 도 2, 도 3a 내지 도 3d, 또는 도 12a, 또는 도 12b 참조하여 설명한 반도체 장치일 수 있으며, 도 4 내지 도 11을 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 16은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 16을 참조하면, 본 발명의 일 실시 예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 메모리 장치(2100)는 앞서 도 1a, 도 1b, 도 2, 도 3a 내지 도 3d, 또는 도 12a, 또는 도 12b 참조하여 설명한 반도체 장치일 수 있으며, 도 4 내지 도 11을 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 15를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 17은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 17을 참조하면, 본 발명의 일 실시 예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 메모리 장치(3500)는 앞서 도 1a, 도 1b, 도 2, 도 3a 내지 도 3d, 또는 도 12a, 또는 도 12b 참조하여 설명한 반도체 장치일 수 있으며, 도 4 내지 도 11을 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
101 : 소스 라인막 102 : 분리막
103 : 콘택 패드막 105 : 제1 물질막, 층간 절연막
107 : 제2 물질막 109 : 제1 마스크 패턴
111 : 메모리막 112 : 채널막
CP1, CP2 : 채널 플러그 113 : 제2 마스크 패턴
115 : 베리어막 116 : 콘택 플러그용 도전막
CT1, CT2: 콘택 플러그 117 : 보조 지지 구조물
VS1 : 제1 수직 구조체 119 : 지지 구조물
121 : 제4 마스크 패턴 123 : 게이트 도전막
VS2 : 제2 수직 구조체

Claims (20)

  1. 교대로 적층된 복수의 층간 절연막들과 복수의 게이트 도전막들을 포함하는 적층체;
    상기 적층체를 수직하게 관통하여 셀 영역 상에 형성된 채널 플러그; 및
    상기 적층체를 수직하게 관통하여 콘택 영역 상에 형성된 복수의 지지 구조물들을 포함하며,
    상기 복수의 지지 구조물들은 라인 타입의 제1 지지 구조물과 홀 타입의 제2 지지 구조물을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 콘택 영역 상의 상기 적층체, 상기 제1 지지 구조물 및 상기 제2 지지 구조물 상에 형성된 보조 지지 구조물을 더 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 보조 지지 구조물은 복수의 오픈 영역들을 포함하며, 상기 복수의 오픈 영역들은 대쉬 타입인 반도체 장치.
  4. 제 3 항에 있어서,
    상기 복수의 오픈 영역들은 매트릭스 구조로 배열된 반도체 장치.
  5. 제 2 항에 있어서,
    상기 보조 지지 구조물은 메쉬 구조를 가지는 반도체 장치.
  6. 제 2 항에 있어서,
    상기 셀 영역의 중앙부에 상기 적층체 중 상부 일부를 관통하는 라인 형태의 수직 구조체를 더 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 보조 지지 구조물은 상기 셀 영역으로 연장되며, 상기 수직 구조체가 오픈되는 오픈 영역을 가지는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 수직 구조체는 상기 적층체 중 적어도 하나의 드레인 선택 라인용 게이트 도전막을 관통하는 반도체 장치.
  9. 교대로 적층된 복수의 층간 절연막들과 복수의 게이트 도전막들을 포함하는 적층체;
    상기 적층체를 수직하게 관통하여 셀 영역 상에 형성된 제1 및 제2 채널 플러그;
    상기 적층체를 수직하게 관통하여 콘택 영역 상에 형성된 복수의 지지 구조물들; 및
    상기 적층체 상부 및 상기 복수의 지지 구조물 상부에 배치된 보조 지지 구조물을 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 복수의 지지 구조물들은 라인 타입의 제1 지지 구조물과 홀 타입의 제2 지지 구조물을 포함하는 반도체 장치.
  11. 제 9 항에 있어서,
    상기 보조 지지 구조물은 복수의 오픈 영역들을 포함하는 메쉬 구조로 형성된 반도체 장치.
  12. 제 11 항에 있어서,
    상기 복수의 오픈 영역들 각각은 대쉬 구조를 가지는 반도체 장치.
  13. 제 9 항에 있어서,
    상기 셀 영역의 중앙부에 상기 적층체 중 상부 일부를 관통하는 라인 형태의 수직 구조체를 더 포함하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 보조 지지 구조물은 상기 수직 구조체를 노출시키는 오픈 영역을 포함하는 반도체 장치.
  15. 셀 영역 및 콘택 영역을 포함하는 기판 상에 복수의 층간 절연막 및 복수의 희생막이 교대로 적층된 적층체를 형성하는 단계;
    상기 콘택 영역 상의 상기 적층체를 식각하여 상기 적층체를 관통하는 콘택 플러그 형성용 제1 홀들과 제1 지지 구조물 형성용 트렌치들 및 제2 지지 구조물 형성용 제2 홀들을 함께 형성하는 단계;
    상기 제1 홀들 내에 베리어막 및 게이트용 도전막을 채워 콘택 플러그들을 형성하는 단계;
    상기 적층체 상부에 상기 트렌치들의 일부 및 상기 제2 홀들의 일부와 중첩되는 복수의 오픈 영역들을 포함하는 보조 지지 구조물을 형성하는 단계;
    상기 보조 지지 구조물의 상기 복수의 오픈 영역들을 통해 노출되는 상기 트렌치들 및 상기 제2 홀들 내부에 잔류하는 상기 베리어막 및 상기 게이트용 도전막을 제거하는 단계; 및
    상기 트렌치들 및 상기 제2 홀들 내부에 절연막을 채워 상기 제1 지지 구조물들 및 상기 제2 지지 구조물을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 보조 지지 구조물을 형성하는 단계는 상기 복수의 오픈 영역들 각각이 대쉬 타입을 갖도록 형성하는 반도체 장치의 제조 방법.
  17. 제 15 항에 있어서,
    상기 보조 지지 구조물을 형성하는 단계는 상기 보조 지지 구조물이 상기 셀 영역 상의 상기 적층체 상부로 연장되어 상기 셀 영역 상의 일부를 노출시키도록 형성하는 반도체 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 트렌치들 및 상기 제2 홀들 내부에 잔류하는 상기 베리어막 및 상기 게이트용 도전막을 제거하는 단계 이전에,
    상기 보조 지지 구조물을 통해 노출되는 상기 셀 영역 상의 상기 적층체의 상단부를 일부 식각하여 슬릿을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 제1 지지 구조물들 및 상기 제2 지지 구조물을 형성하는 단계에서 상기 절연막을 상기 슬릿 내부에 채워 수직 구조체를 형성하는 반도체 장치의 제조 방법.
  20. 제 15 항에 있어서,
    상기 제1 지지 구조물들은 라인 형태로 형성되며, 상기 제1 지지 구조물들 각각의 폭은 서로 상이한 반도체 장치의 제조 방법.
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