CN115483214A - 半导体装置和制造半导体装置的方法 - Google Patents

半导体装置和制造半导体装置的方法 Download PDF

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Abstract

本公开涉及半导体装置和制造半导体装置的方法。所述半导体装置包括：层叠结构，所述层叠结构包括交替堆叠的多个层间绝缘层和多个栅极导电层；沟道插塞，所述沟道插塞至少部分地穿过单元区域上的所述层叠结构；以及多个支撑结构，所述多个支撑结构至少部分地穿过接触区域上的所述层叠结构。

Description

半导体装置和制造半导体装置的方法
技术领域
本公开涉及一种电子装置，更具体地，涉及一种半导体装置和制造该半导体装置的方法。
背景技术
非易失性存储元件是即使切断电源也能维持存储的数据的存储元件。近年来，随着在衬底上在单层中形成存储单元的二维非易失性存储元件的集成度的改进达到极限，已经提出了在衬底上竖直地堆叠存储单元的三维非易失性存储元件。
三维非易失性存储元件包括交替堆叠的层间绝缘层和栅电极以及穿过层间绝缘层和栅电极的沟道层，并且存储单元沿着沟道层堆叠。为了改进具有这种三维结构的非易失性存储元件的可靠性，已经开发了各种结构和制造方法。
发明内容
根据本公开的实施方式，一种半导体装置可以包括：层叠结构，所述层叠结构包括交替堆叠的多个层间绝缘层和多个栅极导电层；沟道插塞，所述沟道插塞至少部分地穿过单元区域上的所述层叠结构；以及多个支撑结构，所述多个支撑结构至少部分地穿过接触区域上的所述层叠结构。所述多个支撑结构包括线型的第一支撑结构和孔型的第二支撑结构。
根据本公开的实施方式，一种半导体装置可以包括：层叠结构，所述层叠结构包括交替堆叠的多个层间绝缘层和多个栅极导电层；第一沟道插塞和第二沟道插塞，所述第一沟道插塞和所述第二沟道插塞通过竖直地穿过所述层叠结构的一部分或全部而形成在单元区域上；多个支撑结构，所述多个支撑结构通过竖直地穿过所述层叠结构的一部分或全部而形成在接触区域上；以及辅助支撑结构，所述辅助支撑结构设置在所述层叠结构和所述多个支撑结构上。
根据本公开的实施方式，一种制造半导体装置的方法可以包括：形成层叠结构，在所述层叠结构中，多个层间绝缘层和多个牺牲层交替地堆叠在包括单元区域和接触区域的衬底上；蚀刻所述接触区域上的所述层叠结构以一起形成用于形成穿过所述层叠结构的一部分或全部的接触插塞的第一孔、用于形成第一支撑结构的沟槽和用于形成第二支撑结构的第二孔；通过用屏障层和导电层填充所述第一孔来形成接触插塞；用所述屏障层和所述导电层填充所述沟槽和所述第二孔；在所述层叠结构上形成辅助支撑结构，所述辅助支撑结构包括与所述沟槽的一部分和所述第二孔的一部分重叠的多个开口区域；移除保留在通过所述辅助支撑结构的所述多个开口区域暴露的所述沟槽和所述第二孔中的用于栅极的所述屏障层和所述导电层；以及通过用绝缘层填充所述沟槽和所述第二孔来形成所述第一支撑结构和所述第二支撑结构。
附图说明
图1A和图1B是示意性地示出根据本公开的实施方式的半导体装置的框图。
图2是示意性地示出外围电路结构的横截面图。
图3A、图3B、图3C和图3D是根据本公开的实施方式的半导体装置的平面图和横截面图。
图4、图5A、图5B、图6A、图6B、图7、图8A、图8B、图9、图10A、图10B和图11是示出根据本公开的实施方式的制造半导体装置的方法的横截面图和平面图。
图12A和图12B是示出根据本公开的另一实施方式的半导体装置的平面图。
图13是示出根据本公开的实施方式的包括在半导体装置中的存储块的图示。
图14是示出根据本公开的实施方式的存储系统的配置的框图。
图15是示出根据本公开的实施方式的存储系统的配置的框图。
图16是示出根据本公开的实施方式的计算系统的配置的框图。
图17是示出根据本公开的实施方式的计算系统的框图。
具体实施方式
根据本说明书或本申请中公开的概念的实施方式的具体结构或功能描述仅被示出以描述根据本公开的概念的实施方式。根据本公开的概念的实施方式可以以各种形式来执行，并且不应被解释为限于本说明书或申请中描述的实施方式。
在下文中，将参照附图详细描述本公开的实施方式。
本公开的实施方式提供一种具有稳定结构和改进特性的半导体装置以及制造该半导体装置的方法。
根据本技术，可以制造具有稳定结构的半导体装置，并且因此可以改进半导体装置的特性。
图1A和图1B是示意性地示出根据本公开的实施方式的半导体装置的框图。
参照图1A和图1B，根据本公开的实施方式的半导体装置中的每一个可以包括设置在衬底SUB上的外围电路结构PC和单元阵列CAR。
衬底SUB可以是单晶半导体层。例如，衬底SUB可以是体硅衬底、绝缘体上硅衬底、锗衬底、绝缘体上锗衬底、硅-锗衬底或者通过选择性外延生长方法形成的外延薄层。
单元阵列CAR可以包括多个存储块。存储块中的每一个可以包括多个单元串。单元串中的每一个电连接到位线、源极线、字线和选择线。单元串中的每一个可以包括串联连接的存储单元和选择晶体管。选择线中的每一个被用作与其对应的选择晶体管的栅电极，并且字线中的每一个被用作与其对应的存储单元的栅电极。
外围电路结构PC可以包括电连接到单元阵列CAR的NMOS晶体管和PMOS晶体管、电阻器和电容器。NMOS晶体管和PMOS晶体管、电阻器和电容器可以用作配置行解码器、列解码器、页缓冲器和控制电路的元件。
如图1A所示，外围电路结构PC可以设置在衬底SUB的不与单元阵列CAR重叠的部分区域上。
替代地，如图1B所示，外围电路结构PC可以设置在单元阵列CAR和衬底SUB之间。在这种情况下，由于外围电路结构PC与单元阵列CAR重叠，因此可以减小由单元阵列CAR和外围电路结构PC占据的衬底SUB的面积。
图2是示意性地示出外围电路结构的横截面图。
图2所示的外围电路结构PC可以被包括在图1A所示的外围电路结构中，或者可以被包括在图1B所示的外围电路结构中。
参照图2，外围电路结构PC可以包括外围栅电极PEG、外围栅绝缘层PGI、结Jn、外围电路线PCL和外围接触插塞PCP。外围电路结构PC可以用形成在衬底SUB上的外围电路绝缘层PIL覆盖。
外围栅电极PEG中的每一个可以用作外围电路结构PC的NMOS晶体管和PMOS晶体管的栅电极。外围栅绝缘层PGI设置在外围栅电极PEG中的每一个与衬底SUB之间。
结Jn是通过将n型或p型杂质植入到衬底SUB的有源区中而限定的区域，结Jn设置在外围栅电极PEG中的每一个的两侧，并且用作源结或漏结。该衬底SUB的有源区可以由形成在该衬底SUB中的分隔层ISO所分隔。分隔层ISO由绝缘材料形成。
外围电路线PCL可通过外围接触插塞PCP电连接到构成外围电路结构PC的电路的晶体管、电阻器和电容器。
外围电路绝缘层PIL可以包括以多层堆叠的绝缘层。
图3A至图3D是根据本公开的实施方式的半导体装置的平面图和横截面图。
参照图3A，半导体装置的图1A和图1B的单元阵列CAR可以包括单元区域Cell和接触区域CT。多个沟道插塞CP1和CP2可以规则地布置在单元区域Cell上。另外，设置在多个沟道插塞CP1和CP2之间的线形的第一竖直结构VS1可以布置在单元区域Cell的中心部分中，并且第二竖直结构VS2可以设置在单元区域Cell的两端处。多个沟道插塞CP1和CP2可以布置在第二竖直结构VS2之间。多个沟道插塞CP1和CP2中的每一个可以包括沟道层112和围绕沟道层112的存储层111。第一竖直结构VS1和第二竖直结构VS2可以是绝缘层，并且可以由例如氧化物层形成。
多个接触插塞CT1和CT2可以规则地布置在接触区域CT上。另外，至少一个支撑结构119和第二竖直结构VS2可布置在接触区域CT上的多个接触插塞CT1和CT2之间的空间中。支撑结构119可以由与第一竖直结构VS1相同的材料形成。支撑结构119可以是绝缘层，并且可以由例如氧化物层形成。支撑结构119可以包括线型的第一支撑结构119A和第二支撑结构119B以及孔型的第三支撑结构119C。第一支撑结构119A的宽度X1可以比第二支撑结构119B的宽度X2宽。也就是说，支撑结构119可以包括具有不同宽度的线型的支撑结构和孔型的支撑结构。线型的第一支撑结构119A和第二支撑结构119B以及孔型的第三支撑结构119C被设置成平行于第二竖直结构VS2并且彼此不相交和重叠。
参照图3B，横截面A-A’为单元区域的横截面，而横截面B-B’为接触区域CT的横截面。
在半导体装置的单元区域Cell上，可以包括并配置源极线层101、堆叠在源极线层101上的层叠结构SS、通过在竖直方向上穿过层叠结构SS的一部分或全部而接触源极线层101的沟道插塞CP1和CP2、竖直地设置在层叠结构SS的两端上并接触源极线层101的第二竖直结构VS2、以及通过穿过层叠结构SS的设置在沟道插塞CP1和CP2之间的部分而设置的第一竖直结构VS1。
源极线层101可以是掺杂半导体层。例如，源极线层101可以是掺杂有n型杂质的半导体层。作为实施方式，源极线层101可以通过将杂质植入图1A所示的衬底SUB的表面中而形成，或者可以通过在衬底SUB上沉积至少一层掺杂硅层而形成。作为实施方式，源极线层101可通过在图1B所示的外围电路结构PC上形成绝缘层，然后在绝缘层上沉积至少一层掺杂硅层来形成。
层叠结构SS可以包括多个栅极导电层123和层间绝缘层105交替地堆叠在其中的结构，并且在一些实施方式中，具有其中层间绝缘层105设置在层叠结构SS的最下端和最上端处的结构。设置在栅极导电层123的最下端处的至少一个栅极导电层可以是源极选择线SSL，设置在栅极导电层123的最上端处的至少一个栅极导电层是漏极选择线DSL，并且其余的栅极导电层可以是字线WL。
沟道插塞CP1和CP2可以通过穿过层叠结构SS而竖直地布置，并且可以包括沟道层112和围绕沟道层112的存储层111。
第一竖直结构VS1可以设置成穿过用作漏极选择线DSL的至少一个栅极导电层123，并且设置在被设置在沟道插塞CP1和CP2之间的层叠结构SS的最上部分处。也就是说，第一竖直结构VS1将用于连接到第一沟道插塞CP1的漏极选择线DSL的栅极导电层123与用于连接到第二沟道插塞CP2的漏极选择线DSL的栅极导电层123电分离。
在半导体装置的接触区域CT上，可以包括和配置源极线层101、接触焊盘层103、设置在源极线层101和接触焊盘层103之间的绝缘层102、堆叠在绝缘层102和接触焊盘层103上的层叠结构SS、通过在竖直方向上穿过层叠结构SS的一部分或全部而与接触焊盘层103接触的接触插塞CT1和CT2、通过在竖直方向上穿过层叠结构SS的一部分或全部而接触源极线层101的第二竖直结构VS2、以及至少一个支撑结构119。
源极线层101和接触焊盘层103形成在同一层上，并且源极线层101和接触焊盘层103通过设置在源极线层101和接触焊盘层103之间的绝缘层102彼此电分离。绝缘层102可以由绝缘层例如氧化物层形成。接触焊盘层103可以电连接到图1A和图1B中所示的外围电路结构PC。
接触插塞CT1和CT2中的每一个可包括用于接触插塞的导电层116和围绕用于接触插塞的导电层116的屏障层115。屏障层115也可以形成在支撑结构119的侧壁上。
图3C和图3D是半导体装置的平面图和横截面图，示出了其中辅助支撑结构117设置在上述图3A和图3B所示的半导体装置的接触区域CT的层叠结构SS上的结构。
参照图3C和图3D，辅助支撑结构117可以设置在形成在半导体装置的接触区域CT中的层叠结构SS和支撑结构119上。辅助支撑结构117可以具有多个开口区域OP，并且多个开口区域OP可以与支撑结构119重叠。例如，多个开口区域OP可以被设置成与第一支撑结构119A、第二支撑结构119B和第三支撑结构119C重叠。多个开口区域OP可以具有挡板(dash)结构。辅助支撑结构117可以形成为网状结构。多个开口区域OP可以被设置成矩阵结构。多个开口区域OP之中的至少一个开口区域OP可以被设置成与第一支撑结构119A重叠。多个开口区域OP之中的至少一个开口区域OP可以被设置成与第二支撑结构119B重叠。多个第三支撑结构119C中的至少一个第三支撑结构119C可以与一个开口区域OP重叠。也就是说，至少一个第三支撑结构119C可以与一个开口区域OP重叠。
辅助支撑结构117可以包括与用于形成在半导体装置的单元区域上形成的图3A和图3B的第一竖直结构VS1的掩模图案相同的材料。
在根据上述本公开的实施方式的半导体装置中，用于支撑层叠结构SS的支撑结构119可以设置在接触区域CT中，并且支撑结构119由线型和孔型的结构形成。因此，在一些实施方式中，可以抑制支撑结构119由于在随后的工艺期间产生的热而在一个方向上膨胀和倾斜的问题。另外，在一些实施方式中，通过在支撑结构119上形成辅助支撑结构117，可以抑制支撑结构119的上部分的膨胀。
图4至图11是示出根据本公开的实施方式的制造半导体装置的方法的横截面图和平面图。
参照图4，在半导体装置的单元区域Cell和接触区域CT上形成源极线层101。源极线层101可以是掺杂半导体层，例如，掺杂有n型杂质的半导体层。作为实施方式，可以通过将杂质植入图1A所示的衬底SUB的表面中，或者通过在衬底SUB上沉积至少一层掺杂硅层，来形成源极线层101。作为实施方式，源极线层101可通过在图1B所示的外围电路结构PC上形成绝缘层，然后在绝缘层上沉积至少一层掺杂硅层来形成。
之后，蚀刻形成在接触区域CT上的源极线层101的一部分，以形成待在其中形成接触焊盘层的区域。待在其中形成接触焊盘层的区域可以被定义为电连接到图1A和图1B中所示的外围电路结构PC的区域。此后，在蚀刻并移除源极线层101的部分中形成接触焊盘层103。绝缘层102形成在接触焊盘层103和源极线层101之间，以将接触焊盘层103和源极线层101电分离。绝缘层102可以由绝缘层例如氧化物层形成。
此后，在单元区域Cell和接触区域CT上形成其中第一材料层105和第二材料层107交替地层叠的层叠物105和107。第二材料层107可以用于形成诸如字线、选择线和焊盘的导电层，并且第一材料层105可以用于使层叠的导电层彼此绝缘。
第一材料层105由相对于第二材料层107具有高蚀刻选择性的材料形成。例如，第一材料层105可以包括诸如氧化物的绝缘材料，并且第二材料层107可以包括诸如氮化物的牺牲材料。
参照图5A和图5B，在单元区域Cell和接触区域CT的层叠物105和107上形成第一掩模图案109。第一掩模图案109形成为使得在单元区域Cell中待形成沟道插塞的部分具有第一开口OP1。
参照图6A和图6B，通过使用第一掩模图案作为屏障来蚀刻层叠物105和107，以形成穿过层叠物105和107的一部分或全部的第一孔H1。此时，接触区域CT由于第一掩模图案而没有被蚀刻，因此没有形成孔。
此后，移除第一掩模图案。
此后，在第一孔H1中形成包括沟道层112和围绕沟道层112的存储层的沟道插塞CP1和CP2。例如，在第一孔H1的侧壁上形成存储层111。存储层111可以包括电荷阻挡层、数据存储层和隧道绝缘层中的至少一种，并且数据存储层可以包括诸如硅的浮置栅极、诸如氮化物的电荷捕获材料、相变材料、纳米点等。此后，通过用沟道层112完全填充第一孔H1直到中心区域来形成沟道插塞CP1和CP2。作为另一实施方式，沟道层112可形成为这样的结构，在该结构中第一孔H1的中心区域是打开的，并且间隙填充层可形成在打开的中心区域中。
之后，在单元区域Cell的沟道插塞CP1和CP2及层叠物105和107上并在接触区域CT的层叠物105和107上形成第二掩模图案113。第二掩模图案113形成为使得在接触区域CT中待形成接触插塞的部分和待形成支撑结构的部分具有第二开口OP21至OP24。例如，对应于接触插塞的第二开口OP21可具有孔型，而对应于支撑结构的第二开口OP22和OP23可具有线型。线型的第二开口OP22和OP23的宽度X1和X2可以彼此不同。
在本公开的实施方式中，描述了其中支撑结构形成为线形并且四边形结构为孔型的示例，但是本公开不限于此，并且支撑结构可以形成为各种图案，诸如圆形、椭圆形、菱形等。
参照图7，使用第二掩模图案作为屏障来蚀刻接触区域CT上的层叠物105和107，以形成穿过层叠物105和107的一部分或全部的第二孔H2和第三孔H3以及线形的第一沟槽T1和第二沟槽T2。此时，通过第二掩模图案防止或减轻单元区域Cell被蚀刻。第一沟槽T1和第二沟槽T2的宽度可以彼此不同。
此后，可以移除第二掩模图案。
此后，在第二孔H2的侧壁上形成屏障层115，并且通过用接触插塞的导电层116填充第二孔H2的内部来形成连接到接触焊盘层103的接触插塞CT1和CT2。此时，用于接触插塞的屏障层115和导电层116可以形成在第三孔H3以及线形的第一沟槽T1和第二沟槽T2内部。
参照图8A和图8B，在单元区域Cell的沟道插塞CP1和CP2以及层叠物105和107上并且在接触区域CT的接触插塞CT1和CT2以及层叠物105和107上形成辅助支撑结构117。辅助支撑结构117可以用作用于形成第一竖直结构的第三掩模图案。辅助支撑结构117形成为具有第三开口OP3，在该第三开口中，在单元区域Cell中的沟道插塞CP1和CP2之间的区域与待形成接触区域CT的支撑结构之处的区域之间的部分区域被打开。也就是说，辅助支撑结构117形成为具有第三开口OP3，穿过该第三开口，待形成沟道插塞CP1和CP2之间的第一竖直结构之处的区域以及待形成支撑结构之处的区域的一部分被打开。待形成第一竖直结构之处的区域的第三开口OP3可以形成为线形，如图8B所示。
形成在接触区域CT上的辅助支撑结构117可以形成为网状结构。也就是说，接触区域CT上的第三开口OP3可以设置成矩阵结构。接触区域CT上的第三开口OP3中的每一个可以具有挡板结构。接触区域CT上的第三开口OP3中的每一个可以设置成与待形成第一支撑结构之处的第一沟槽T1、待形成第二支撑结构之处的第二沟槽T2、以及待形成第三支撑结构之处的第三孔H3重叠。接触区域CT上的第三开口OP3中的至少一个可以设置成与第一沟槽T1的一部分或全部重叠，接触区域CT上的第三开口OP3中的至少一个可以设置成与第二沟槽T2的一部分或全部重叠，并且接触区域CT上的第三开口OP3中的至少一个可以设置成与多个第三孔H3中的至少一个的一部分或全部重叠。也就是说，至少一个第三孔H3可与一个第三开口OP3重叠。
参照图9，使用辅助支撑结构117作为掩模图案蚀刻形成在单元区域Cell的沟道插塞CP1和CP2之间的层叠物105和107的上端的一部分以形成第一狭缝，并在第一狭缝中填充绝缘层以形成第一竖直结构VS1。第一竖直结构VS1形成为穿过设置在层叠物105和107的待形成漏极选择线的最上端处的至少一个第二材料层107。
此后，在接触区域CT中，移除在穿过辅助支撑结构117的图8A和图8B的第三开口OP3暴露的第一沟槽、第二沟槽和第三孔中形成的用于接触插塞的导电层116和屏障层115。此后，在第一沟槽、第二沟槽和第三孔中填充绝缘层，以形成第一支撑结构119A、第二支撑结构119B和第三支撑结构119C。
可以在使用辅助支撑结构117作为掩模图案在单元区域Cell中形成第一狭缝的蚀刻工艺之后执行上述移除用于接触插塞的导电层116和屏障层115的工艺。另外，在第一沟槽、第二沟槽和第三孔中填充绝缘层的工艺可以与在第一狭缝中填充绝缘层的工艺一起执行。第一竖直结构VS1和支撑结构119可以由氧化物层形成。
参照图10A和图10B，在单元区域Cell和接触区域CT上的辅助支撑结构117上形成第四掩模图案121。第四掩模图案121形成为具有第四开口OP4，穿过该第四开口，沟道插塞CP1和CP2在单元区域Cell中的设置区域的两端以及接触区域CT的支撑结构119之间的区域被打开。也就是说，第四掩模图案121形成为具有第四开口OP4，穿过该第四开口，在沟道插塞CP1和CP2的设置区域的两端处的待形成第二竖直结构的区域以及支撑结构119之间的待形成第二竖直结构的区域被打开。将形成第二竖直结构的区域的第四开口OP4可以形成为如图10B所示的线形，并且可以设置成彼此平行或垂直。另外，根据实施方式，第四开口OP4可以形成为各种形状。
此后，蚀刻在单元区域Cell的沟道插塞CP1和CP2的设置区域的两端处形成的图9的辅助支撑结构117和层叠物105和107以及在接触区域CT的支撑结构119之间形成的图9的辅助支撑结构117和层叠物105和107，以形成第二狭缝SI2。第二狭缝SI2蚀刻图9的层叠物105和107以暴露图9的第一材料层105和第二材料层107的侧壁。
此后，移除图9的第二材料层107，该第二材料层的侧壁穿过第二狭缝SI2被暴露，并在移除图9的第二材料层107的空间中形成栅极导电层123。设置在栅极导电层123的最下端处的至少一个栅极导电层123是下选择线(源极选择线)，设置在最上端处并由第一竖直结构VS1分离的至少一个栅极导电层123是上选择线(漏极选择线)，并且其余的栅极导电层123是字线。
参照图11，通过用绝缘层填充第二狭缝形成第二竖直结构VS2。第二竖直结构VS2可以由氧化物层形成。
如上所述，根据制造根据本公开的实施方式的半导体装置的方法，由于支撑结构119由与第一竖直结构VS1相同的材料形成，即由氧化物层形成，所以可以抑制支撑结构119通过后续工艺期间产生的热被氧化和膨胀的问题。另外，通过将支撑结构119形成为线型和孔型，可以抑制支撑结构119在一个方向上倾斜的问题。另外，在一些实施方式中，通过在支撑结构119上形成辅助支撑结构117，可以抑制支撑结构119的上部分的膨胀。
图12A和图12B是半导体装置的平面图，示出了根据本公开的另一实施方式的半导体装置。
参照图12A，可设置包括突起P的线形的支撑结构119D和孔型的支撑结构119C。在实施方式中，包括突起P的线形的支撑结构119D可以抑制构成支撑结构119D的绝缘层由于热而在一个方向上的膨胀。另外，孔型的支撑结构119C可如图中所示与第二竖直结构VS2相邻地设置成一排，并且另外可设置在接触插塞之间的空间中(即，在接触插塞CT1与CT1之间以及在接触插塞CT2与CT2之间)。
另外，作为另一实施方式，孔型的支撑结构119C可以以除了四边形形状之外的各种形状形成和设置，例如圆形形状、椭圆形形状和十字形形状(+)。
参照图12B，包括突起P的线形的支撑结构119D和119E可以相邻地设置。此时，线形的相邻支撑结构119D和119E中的每一个的突起P可以被设置成不面对彼此。
图13是示出根据本公开的实施方式的包括在半导体装置中的存储块的图示。
半导体装置可以包括多个存储块BLK1至BLKz。存储块BLK1至BLKz可以被布置成沿着位线BLK至BLM延伸的方向Y彼此间隔开。例如，第一存储块BLK1至第Z存储块BLKz可被布置成沿第二方向Y彼此间隔开，并可包括沿第三方向Z堆叠的多个存储单元。此时，第一存储块BLK1至第Z存储块BLKz可使用狭缝彼此间隔开。
多个存储块BLK1至BLKz中的每一个可以包括多个沟道插塞、接触插塞和支撑结构，如图3A和图3B或图12A和图12B所示。
图14是示出根据本发明的实施方式的存储系统的配置的框图。
参照图14，根据本公开的实施方式的存储系统1000包括存储装置1200和控制器1100。
存储装置1200用于存储具有各种数据类型的数据信息，例如文本、图形和软件代码。存储装置1200可以是参照图1A、图1B、图2、图3A至图3D、图12A或图12B描述的半导体装置，并且可以根据参照图4至图11描述的制造方法来制造。由于存储装置1200的结构和制造存储装置1200的方法与上述相同，因此将省略其详细描述。
控制器1100连接到主机和存储装置1200，并且被配置为响应于来自主机的请求而访问存储装置1200。例如，控制器1100被配置为控制存储装置1200的读取、写入、擦除和后台操作等。
控制器1100包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、错误校正码电路1140、存储接口1150等。
这里，RAM 1110可以用作CPU 1120的操作存储器、存储装置1200和主机之间的高速缓存存储器、存储装置1200和主机之间的缓冲存储器等。作为参考，RAM1110可以用静态随机存取存储器(SRAM)、只读存储器(ROM)等来代替。
CPU 1120被配置为控制所述控制器1100的整体操作。例如，CPU 1120被配置为操作固件，例如存储在RAM 1110中的闪存转换层(FTL)。
主机接口1130被配置为执行与主机的对接。例如，控制器1100通过各种接口协议中的至少一种与主机通信，所述接口协议例如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围部件互连(PCI)协议、PCI Express(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机系统接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议和私有协议。
ECC电路1140被配置为使用错误校正码(ECC)检测和校正被包括在从存储装置1200读取的数据中的错误。
存储接口1150被配置为执行与存储装置1200的对接。例如，存储接口1150包括NAND接口或NOR接口。
作为参考，控制器1100还可以包括用于临时存储数据的缓冲存储器(未示出)。这里，缓冲存储器可以用于临时存储通过主机接口1130被传输到外部的数据，或者临时存储通过存储接口1150从存储装置1200传输的数据。此外，控制器1100还可包括ROM，该ROM存储用于与主机接合的代码数据。
如上所述，由于根据本公开的实施方式的存储系统1000包括具有改进的集成度和改进的特性的存储装置1200，所以也可以改进存储系统1000的集成度和特性。
图15是示出根据本公开的实施方式的存储系统的配置的框图。以下，将省略与上述描述重复的描述。
参照图15，根据本公开的实施方式的存储系统1000’包括存储装置1200’和控制器1100。另外，控制器1100包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140、存储接口1150等。
存储装置1200’可以是非易失性存储器。存储装置1200’可以是上面参照图1A、图1B、图2、图3A至图3D、图12A或图12B描述的半导体装置，并且可以根据参照图4至图11描述的制造方法来制造。由于存储装置1200’的结构和制造存储装置1200’的方法与上述相同，因此将省略其详细描述。
另外，存储装置1200’可以是由多个存储器芯片配置的多芯片封装。多个存储器芯片被划分为多个组，并且多个组被配置为通过第一至第k沟道CH1至CHk与控制器1100通信。另外，属于一个组的存储器芯片被配置为通过公共沟道与控制器1100通信。作为参考，存储系统1000’可以被修改，使得一个存储器芯片连接到一个沟道。
如上所述，由于根据本公开的实施方式的存储系统1000’包括具有改进的集成度和改进的特性的存储装置1200’，所以也可以改进存储系统1000’的集成度和特性。具体地，通过将存储装置1200’配置在多芯片封装中，可以增加存储系统1000’的数据存储容量，并且可以提高驱动速度。
图16是示出根据本公开的实施方式的计算系统的配置的框图。以下，将省略与上述描述重复的描述。
参照图16，根据本公开的实施方式的计算系统2000包括存储装置2100、CPU2200、RAM 2300、用户接口2400、电源2500、系统总线2600等。
存储装置2100存储通过用户接口2400提供的数据、由CPU 2200处理的数据等。另外，存储装置2100通过系统总线2600电连接到CPU 2200、RAM 2300、用户接口2400、电源2500等。例如，存储装置2100可通过控制器(未图示)连接到系统总线2600或可直接连接到系统总线2600。当存储装置2100直接连接到系统总线2600时，控制器的功能可以由CPU2200、RAM 2300等执行。
这里，存储装置2100可以是非易失性存储器。存储装置2100可以是上面参照图1A、图1B、图2、图3A至图3D、图12A或图12B描述的半导体装置，并且可以根据参照图4至图11描述的制造方法来制造。由于存储装置2100的结构和制造存储装置2100的方法与上述相同，因此将省略其详细描述。
另外，存储装置2100可以是包括如参照图15所描述的多个存储器芯片的多芯片封装。
具有这种配置的计算系统可以是计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑盒、数码相机、3维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送和接收信息的装置、配置家庭网络的各种电子装置中的一种、配置计算机网络的各种电子装置中的一种、配置远程信息处理网络的各种电子装置中的一种、RFID装置等。
如上所述，由于根据本公开的实施方式的计算系统2000包括具有改进的集成度和改进的特性的存储装置2100，所以也可以改进计算系统2000的特性。
图17是示出根据本公开的实施方式的计算系统的框图。
参照图17，根据本公开的实施方式的计算系统3000包括软件层，该软件层包括操作系统3200、应用3100、文件系统3300、转换层3400等。另外，计算系统3000包括诸如存储装置3500的硬件层。
操作系统3200用于管理计算系统3000的软件、硬件资源等，并且可以控制中央处理单元的程序执行。应用3100可以是在计算系统3000上执行的各种应用程序，并且可以是由操作系统3200执行的实用程序。
文件系统3300是指用于管理存在于计算系统3000中的数据、文件等的逻辑结构，并且根据规则组织要存储在存储装置3500中的文件或数据。文件系统3300可以根据在计算系统3000中使用的操作系统3200来确定。例如，当操作系统3200是微软公司的Windows系统时，文件系统3300可以是文件分配表(FAT)、NT文件系统(NTFS)等。另外，当操作系统3200是Unix/Linux系统时，文件系统3300可以是扩展文件系统(EXT)、Unix文件系统(UFS)、日志文件系统(JFS)等。
尽管在本附图中将操作系统3200、应用3100和文件系统3300示出为单独的块，但是应用3100和文件系统3300可以被包括在操作系统3200中。
转换层3400响应于来自文件系统3300的请求，将地址转换为适合于存储装置3500的形式。例如，转换层3400将由文件系统3300产生的逻辑地址转换为存储装置3500的物理地址。这里，逻辑地址和物理地址的映射信息可以存储在地址转换表中。例如，转换层3400可以是闪存转换层(FTL)、通用闪存存储链路层(ULL)等。
存储装置3500可以是非易失性存储器。存储装置3500可以是上面参照图1A、图1B、图2、图3A至图3D、图12A或图12B描述的半导体装置，并且可以根据参照图4至图11描述的制造方法来制造。由于存储装置3500的结构和制造存储装置3500的方法与上述相同，因此将省略其详细描述。
具有这种配置的计算系统3000可以被划分为在较高级别区域中执行的操作系统层和在较低级别区域中执行的控制器层。这里，应用3100、操作系统3200和文件系统3300可以被包括在操作系统层中，并且可以由计算系统3000的操作存储器驱动。另外，转换层3400可以被包括在操作系统层或控制器层中。
如上所述，由于根据本公开的实施方式的计算系统3000包括具有改进的集成度和改进的特性的存储装置3500，所以也可以改进计算系统3000的特性。
相关申请的交叉引用
本申请要求于2021年6月15日提交的韩国专利申请10-2021-0077473的优先权，该专利申请通过引用全部合并于此。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
层叠结构，所述层叠结构包括交替堆叠的多个层间绝缘层和多个栅极导电层；
沟道插塞，所述沟道插塞至少部分地穿过单元区域上的所述层叠结构；以及
多个支撑结构，所述多个支撑结构至少部分地穿过接触区域上的所述层叠结构，
其中，所述多个支撑结构包括线型的第一支撑结构和孔型的第二支撑结构。
2.根据权利要求1所述的半导体装置，所述半导体装置还包括：
辅助支撑结构，所述辅助支撑结构形成在所述接触区域上的所述层叠结构、所述第一支撑结构和所述第二支撑结构上。
3.根据权利要求2所述的半导体装置，其中，所述辅助支撑结构包括多个开口区域，并且所述多个开口区域具有挡板结构。
4.根据权利要求3所述的半导体装置，其中，所述多个开口区域被布置成矩阵结构。
5.根据权利要求2所述的半导体装置，其中，所述辅助支撑结构具有网状结构。
6.根据权利要求2所述的半导体装置，所述半导体装置还包括：
线形的竖直结构，所述竖直结构在所述单元区域的中心部分处穿过所述层叠结构的上部分。
7.根据权利要求6所述的半导体装置，其中，所述辅助支撑结构延伸到所述单元区域，并且具有与所述竖直结构重叠的开口区域以暴露所述竖直结构的一部分。
8.根据权利要求6所述的半导体装置，其中，所述竖直结构穿过所述多个栅极导电层中的作为漏极选择线的至少一个栅极导电层。
9.一种半导体装置，所述半导体装置包括：
层叠结构，所述层叠结构包括交替堆叠的多个层间绝缘层和多个栅极导电层；
第一沟道插塞和第二沟道插塞，所述第一沟道插塞和所述第二沟道插塞通过竖直地穿过所述层叠结构的一部分或全部而形成在单元区域上；
多个支撑结构，所述多个支撑结构通过竖直地穿过所述层叠结构的一部分或全部而形成在接触区域上；以及
辅助支撑结构，所述辅助支撑结构设置在所述层叠结构和所述多个支撑结构上。
10.根据权利要求9所述的半导体装置，其中，所述多个支撑结构包括线型的第一支撑结构和孔型的第二支撑结构。
11.根据权利要求9所述的半导体装置，其中，所述辅助支撑结构形成为包括多个开口区域的网状结构。
12.根据权利要求11所述的半导体装置，其中，所述多个开口区域中的每一个具有挡板结构。
13.根据权利要求9所述的半导体装置，所述半导体装置还包括：
线形的竖直结构，所述竖直结构在所述单元区域的中心部分处穿过所述层叠结构的上部分。
14.根据权利要求13所述的半导体装置，其中，所述辅助支撑结构包括暴露所述竖直结构的开口区域。
15.一种制造半导体装置的方法，所述方法包括以下步骤：
形成层叠结构，在所述层叠结构中，多个层间绝缘层和多个牺牲层交替地堆叠在包括单元区域和接触区域的衬底上；
蚀刻所述接触区域上的所述层叠结构以一起形成用于形成穿过所述层叠结构的一部分或全部的接触插塞的第一孔、用于形成第一支撑结构的沟槽和用于形成第二支撑结构的第二孔；
通过用屏障层和导电层填充所述第一孔来形成接触插塞；
用所述屏障层和所述导电层填充所述沟槽和所述第二孔；
在所述层叠结构上形成辅助支撑结构，所述辅助支撑结构包括与所述沟槽的一部分和所述第二孔的一部分重叠的多个开口区域；
移除保留在通过所述辅助支撑结构的所述多个开口区域暴露的所述沟槽和所述第二孔中的用于栅极的所述屏障层和所述导电层；以及
通过用绝缘层填充所述沟槽和所述第二孔来形成所述第一支撑结构和所述第二支撑结构。
16.根据权利要求15所述的方法，其中，形成所述辅助支撑结构的步骤包括将所述辅助支撑结构形成为使得所述多个开口区域中的每一个具有挡板结构。
17.根据权利要求15所述的方法，其中，形成所述辅助支撑结构的步骤包括将所述辅助支撑结构形成为使得所述辅助支撑结构在所述单元区域上的所述层叠结构上方延伸以暴露所述单元区域的一部分。
18.根据权利要求17所述的方法，所述方法还包括在移除保留在所述沟槽和所述第二孔中的用于所述栅极的所述屏障层和所述导电层之前：
通过部分地蚀刻穿过所述辅助支撑结构暴露的所述单元区域上的所述层叠结构的上端来形成狭缝。
19.根据权利要求18所述的方法，其中，在形成所述第一支撑结构和所述第二支撑结构时，将所述绝缘层填充在所述狭缝中以形成竖直结构。
20.根据权利要求15所述的方法，其中，所述第一支撑结构形成为线形，并且所述第一支撑结构中的每一个的宽度彼此不同。
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