CN116782657A - 三维半导体装置及其制造方法 - Google Patents

Abstract

本申请涉及三维半导体装置及其制造方法。一种三维3D半导体装置包括多个层叠结构、多个沟道插塞、狭缝结构和多个虚设沟道插塞。层叠结构包括各自交替地层叠的至少两个导电层和至少两个绝缘层。沟道插塞穿过层叠结构垂直地形成。狭缝结构布置在层叠结构的一侧。多个虚设沟道插塞布置在层叠结构中以与狭缝结构相邻。各个沟道插塞包括沟道绝缘层和沟道层。各个虚设沟道插塞包括沟道绝缘层、沟道层和多个导电层的材料中的至少一种。

Description

三维半导体装置及其制造方法

技术领域

各种公开总体上涉及半导体装置及其制造方法，更具体地，涉及一种三维半导体装置和制造该三维半导体装置的方法。

背景技术

半导体装置的集成度可主要由单位存储器单元的占用面积确定。近来，由于可在基板上包括平面型的存储器单元的半导体装置的集成度可能达到极限，所以可提出包括层叠在基板上的存储器单元的三维半导体装置。此外，为了改进三维半导体装置的操作可靠性，还可开发各种结构和制造方法。

发明内容

根据示例实施方式，可提供一种三维(3D)半导体装置。该3D半导体装置可包括多个层叠结构、多个沟道插塞、狭缝结构和多个虚设沟道插塞。层叠结构可包括各自交替地层叠至少两次的多个导电层和多个绝缘层。沟道插塞可穿过层叠结构垂直地形成。狭缝结构可布置在层叠结构的一侧。多个虚设沟道插塞布置在层叠结构中以与狭缝结构相邻。各个沟道插塞包括沟道绝缘层和沟道层。各个虚设沟道插塞包括沟道绝缘层、沟道层和多个导电层的材料中的至少一个。

根据示例实施方式，可提供一种制造3D半导体装置的方法。在制造3D半导体装置的方法中，通过交替地层叠多个牺牲层和多个绝缘层中的每一个至少两次来形成层叠层。多个牺牲层包括氮化物材料。穿过多个牺牲层和多个绝缘层形成多个孔。多个孔沿着多个列和行布置。利用包括氮化物材料的沟道绝缘层和沟道层填充多个孔以形成沟道插塞。通过蚀刻层叠层来形成沟槽，以限定层叠结构，沟槽形成在两个相邻列之间，并且当形成沟槽时布置在两个相邻列中的各个沟道插塞的一部分被去除，从而形成虚设沟道插塞。在层叠结构中选择性地去除多个牺牲层以在层叠结构的多个绝缘层之间限定开口。同时，去除虚设沟道插塞的沟道绝缘层的氮化物材料以在沟道绝缘层中形成间隙。在开口和间隙中形成导电层。在沟槽中形成狭缝结构。

附图说明

本公开的主题的以上和另一方面、特征和优点将从以下结合附图进行的详细描述更清楚地理解，附图中：

图1A和图1B是示出根据示例实施方式的3D半导体装置的示图；

图2A、图2B、图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A和图9B是示出根据示例实施方式的制造3D半导体装置的方法的示图；

图10A至图10C是示出根据示例实施方式的3D半导体装置的示图；

图10D至图10F是示出根据示例实施方式的3D半导体装置的虚设沟道插塞的示图；

图11A、图11B、图11C、图11D、图12A、图12B、图12C、图12D、图12E、图13A、图13B、图13C、图13D、图13E和图13F是示出根据示例实施方式的制造3D半导体装置的方法的示图；

图14是示出根据示例实施方式的存储器系统的框图；

图15是示出根据示例实施方式的存储器系统的框图；

图16是示出根据示例实施方式的计算系统的框图；

图17是示出根据示例实施方式的计算系统的框图。

具体实施方式

将参照附图更详细地描述本发明的各种实施方式。附图是各种实施方式(和中间结构)的示意性例示。因此，因为例如制造技术和/或公差，可预期相对于例示的配置和形状的变化。因此，所描述的实施方式不应被解释为限于本文所示的特定配置和形状，而是可包括配置和形状的偏差，其不脱离所附权利要求中限定的本发明的精神和范围。

本文中参照本发明的理想化实施方式的横截面和/或平面例示描述本发明。然而，本发明的实施方式不应被解释为限制本发明构思。尽管将示出和描述本发明的几个实施方式，但本领域普通技术人员将理解，在不脱离本发明的原理和精神的情况下，可对这些实施方式进行改变。

下文中，可参照附图详细示出示例实施方式的3D半导体装置。

图1A和图1B是示出根据示例实施方式的3D半导体装置的示图。图1A是示出3D半导体装置的平面图。图1B是沿着图1A中的线A-A’截取的横截面图。

参照图1A和图1B，3D半导体装置可包括层叠结构ST、多个沟道插塞CH和狭缝结构122。

层叠结构ST可包括多个导电层CL和多个绝缘层100。各个导电层CL和各个绝缘层100可在垂直方向上交替地层叠至少两次。绝缘层100可用于将导电层CL彼此电隔离。垂直方向可以是第一方向F1。

导电层CL可包括诸如多晶硅、钨、钼等的至少一个导电材料层。绝缘层100可包括诸如氧化物、氮化物、气隙等的绝缘材料。

各个导电层CL可包括多个层。在示例实施方式中，各个导电层CL可包括第一导电层116、第二导电层118和金属层120。第二导电层118可被配置为围绕金属层120。第一导电层116可被配置为围绕第二导电层118。第一导电层116和第二导电层118可包括金属氧化物、金属氮化物、金属氮氧化物、其组合等。第一导电层116和第二导电层118可包括不同的材料。例如，第一导电层116和第二导电层118可包括氧化铝、氮化硅、氧化钛、氮化钛、氮氧化钛、氧化钽、氮化钽、氮氧化钽、氧化钼、氮化钼、氮氧化钼、氧化钨、氮化钨、氮氧化钨、其组合等。

各个沟道插塞CH可穿过层叠结构ST垂直地形成。各个沟道插塞CH可具有圆柱形状。根据图1A和图1B，各个沟道插塞CH可具有均匀的直径。在这种情况下，各个沟道插塞CH的直径可以是第一直径D1。另选地，在层叠结构ST的横截面图中，各个沟道插塞CH可具有从上至下逐渐减小的直径。如图1B所示，尽管沟道插塞CH的上直径和沟道插塞CH的下直径看起来基本上相等，但实际上，上直径可大于下直径。在这种情况下，第一直径D1可以是沟道插塞CH的上直径和下直径的平均直径。

在如图1A的平面图中，多个沟道插塞CH可沿着基本上彼此垂直的第二方向F2和第三方向F3布置。例如，第二方向F2可以是行方向，第三方向F3可以是列方向。就3D结构而言，第一方向F1、第二方向F2和第三方向F3彼此垂直。n个沟道插塞CH可布置在第三方向F3上，m个沟道插塞CH可布置在第二方向F2上，n和m是自然数。布置在第二方向F2和第三方向F3上的沟道插塞CH可通过均匀的间隙彼此间隔开。在示例实施方式中，位于第i行和第j列的交点处的沟道插塞CH1与位于第(i+1)行和第(j+1)列的交点处的沟道插塞CH2之间的距离g1可与沟道插塞CH2和位于第(i+2)行和第(j+2)列的交点处的沟道插塞CH3之间的距离g2基本上相同，i和j是自然数。i可以是低于n的自然数，j可以是低于m的自然数。此外，第j列中的沟道插塞CH的布置可与第(j+2)列中的沟道插塞CH的布置基本上相同。第i行中的沟道插塞CH的布置可与第(i+2)行中的沟道插塞CH的布置基本上相同。

各个沟道插塞CH可包括沟道层110和沟道绝缘层。沟道绝缘层可包括被配置为围绕沟道层110的存储器层104、106和108。在示例实施方式中，各个沟道插塞CH还可包括穿过沟道层110形成的芯112。沟道层110可包括诸如硅、锗、纳米结构等的半导体材料。存储器层104、106和108可插置在沟道层和导电层CL之间。例如，存储器层104、106和108可包括阻挡绝缘层104、数据存储层106和隧道绝缘层108。阻挡绝缘层104可被配置为围绕数据存储层106。数据存储层106可被配置为围绕隧道绝缘层108。隧道绝缘层108可被配置为围绕沟道层110。数据存储层106可包括用于存储通过福勒-诺德汉姆(Fowler-Nordheim)隧穿而改变的数据的材料。例如，数据存储层106可包括能够捕获电荷的氮化物材料。阻挡绝缘层104可包括用于阻挡电荷的氧化物材料。隧道绝缘层108可包括用于允许电荷隧穿的薄氧化物材料。芯112可包括诸如氧化物材料的绝缘材料。

狭缝结构122可被配置为在第二方向F2上将两个相邻层叠结构ST彼此分离。狭缝结构122可沿着第三方向F3延伸。例如，狭缝结构122可布置在层叠结构ST的侧壁中。

在示例实施方式中，狭缝结构122可包括绝缘材料。另选地，狭缝结构122可包括源极接触插塞(未示出)以及被配置为围绕源极接触插塞的侧壁的绝缘间隔物(未示出)。

虚设沟道插塞DM可布置在层叠结构ST和狭缝结构122之间。例如，虚设沟道插塞DM可包括沿着第一列布置的虚设沟道插塞DM_1和沿着第二列布置的虚设沟道插塞DM_2。

狭缝结构122可布置在第一列上的虚设沟道插塞DM_1和第二列上的虚设沟道插塞DM_2之间。例如，狭缝结构122可穿过各个虚设沟道插塞DM_1的一部分和各个虚设沟道插塞DM_2的一部分形成，导致虚设沟道插塞DM_1和DM_2中的每一个仅是沟道插塞CH的一部分。狭缝结构122可具有窄宽度以减小半导体装置的尺寸。

虚设沟道插塞DM可与沟道插塞CH的布置类似布置在层叠结构中。在示例实施方式中，虚设沟道插塞DM_1可具有与布置在第(n-1)列上的沟道插塞的布置CH(n-1)基本上相同的布置。虚设沟道插塞DM2可具有与布置在第n列上的沟道插塞的第n列的布置CH(n)基本上相同的布置。由于虚设沟道插塞DM1和DM2布置在与狭缝结构122相邻布置的边缘沟道插塞CH和狭缝结构122之间，所以可利用虚设沟道插塞DM1和DM2解决3D半导体装置中的缺陷，例如层叠结构ST的翘曲、边缘沟道插塞CH的变形、开路错误、异常图案的生成等。

从平面角度，各个虚设沟道插塞DM可具有包括部分切割部分的圆柱形状。在示例实施方式中，在平面图中，各个虚设沟道插塞DM可具有基本上半圆形状，但不限于此。例如，虚设沟道插塞DM的直径D2可与各个沟道插塞CH的直径D1基本上相同。

各个虚设沟道插塞DM可包括沟道绝缘层、沟道层110和导电层CL的材料中的至少一种。例如，各个虚设沟道插塞DM可包括多个导电层CL的材料、与第一导电层116对应的材料和与阻挡绝缘层104、隧道绝缘层108和沟道层110对应的至少一种材料之一。

在示例实施方式中，各个虚设沟道插塞DM可包括与阻挡绝缘层104对应的第一层104a、与第一导电层116对应的第二层116a、与隧道绝缘层108对应的第三层108a、与沟道层110对应的第四层110a以及与芯112对应的第五层112a。第一层104a可被配置为围绕第二层116a。第二层116a可被配置为围绕第三层108a。第三层108a可被配置为围绕第四层110a。第四层110a可被配置为围绕第五层112a。第一层104a可包括与阻挡绝缘层104的材料基本上相同的材料(例如，氧化物)。第二层116a可包括与第一导电层116的材料基本上相同的材料(例如，氧化铝)。第三层108a可包括与隧道绝缘层108的材料基本上相同的材料(例如，氧化物)。第四层110a可包括与沟道层110的材料基本上相同的材料(例如，多晶硅)。第五层112a可包括与芯112的材料基本上相同的材料(例如，氧化物)。

根据示例实施方式，包括第一导电层116的材料的虚设沟道插塞DM可位于边缘沟道插塞CH和狭缝结构122之间。因此，虚设沟道插塞DM可用作支撑物以抑制狭缝结构122附近的边缘沟道插塞CH的翘曲，从而防止半导体装置的翘曲问题。

下文中，可参照附图描述根据示例实施方式的制造3D半导体装置的方法。

图2A、图2B、图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A和图9B是示出根据示例实施方式的制造3D半导体装置的方法的示图。图2A、图3A、图4A、图5A、图6A、图7A、图8A和图9A是平面图。图2B、图3B、图4B、图5B、图6B、图7B、图8B和图9B分别是沿着图2A、图3A、图4A、图5A、图6A、图7A、图8A和图9A中的线A-A’截取的横截面图。

参照图2A和图2B，绝缘层100和牺牲层102可交替地层叠。各个绝缘层100可包括氧化物材料。牺牲层102可包括相对于绝缘层100的蚀刻剂具有蚀刻选择性的材料。例如，牺牲层102可包括氮化物材料。

层叠的绝缘层100和牺牲层102可包括单元区域CA和狭缝区域SA。

参照图3A和图3B，可蚀刻绝缘层100和牺牲层102以穿过绝缘层100和牺牲层102形成多个孔HL_C和HL_D。例如，孔HL_C和HL_D中的每一个可具有圆柱形状。

从平面视角，孔HL_C和HL_D可在多个行和多个列中彼此间隔开。例如，位于第i行和第j列的交点处的孔HL_C和位于第(i+1)行和第(j+1)列的交点处的孔HL_C之间的距离g1可与位于第(i+1)行和第(j+1)列的交点处的孔HL_C和位于第(i+2)行和第(j+2)列的交点处的孔HL_C之间的距离g2基本上相同。第j列中的孔HL_C的布置可与第(j+2)列中的孔HL_C的布置基本上相同。第i行中的孔HL_C和HL_D的布置可与第(i+2)行中的孔HL_C和HL_D的布置基本上相同。

孔HL_C和HL_D可包括单元区域CA中的单元孔HL_C和狭缝区域SA中的虚设孔DM_H。狭缝区域SA中的虚设孔DM_H可包括第一列中的虚设孔HL_D1和第二列中的虚设孔HL_D2。

参照图4A和图4B，可在单元孔HL_C和虚设孔DM_H中分别形成多个单元沟道插塞CH_C和多个虚设沟道插塞CH_D。

单元沟道插塞CH_C和虚设沟道插塞CH_D可通过同一工艺彼此一起形成。例如，存储器层104、106和108和沟道层110可沿着单元孔HL_C和虚设孔HL_D的内表面适形地形成。芯112可形成在由存储器层104、106和108和沟道层110覆盖的孔HL_C和HL_D中。芯112可包括绝缘材料。

如上所述，存储器层104、106和108可包括阻挡绝缘层104、数据存储层106和隧道绝缘层108。阻挡绝缘层104可包括氧化物材料。数据存储层106可包括氮化物材料。隧道绝缘层108可包括氧化物材料。沟道层110可包括半导体材料，例如具有导电掺杂剂的多晶硅。芯112可包括氧化物材料。

虚设沟道插塞CH_D可与单元沟道插塞CH_C一起形成，以使得与狭缝区域SA相邻的边缘单元沟道插塞CH_Ce和单元区域CA中的除了边缘单元沟道插塞CH_Ce之外的单元沟道插塞CH_C可均匀地形成。

参照图5A和图5B，可蚀刻包括单元沟道插塞CH_C和虚设沟道插塞CH_D的绝缘层100和牺牲层102，以在狭缝区域SA中形成沟槽TR。多个层叠结构ST可由沟槽TR限定。标号114表示用于限定沟槽TR的掩模图案。

在示例实施方式中，可通过形成沟槽TR来去除第一列和第二列处的各个虚设沟道插塞CH_D的一部分。例如，沟槽TR可形成在狭缝区域SA中，并且沟槽TR的宽度W2可比狭缝区域SA的宽度W1窄。因此，第一列和第二列处的虚设沟道插塞CH_D的内横截面可通过沟槽TR暴露。因此，沟槽TR可用作用于形成狭缝结构的框架。

参照图6A和图6B，可选择性地去除层叠结构ST的牺牲层102以在绝缘层100之间限定开口OP。

在示例实施方式中，牺牲层102可通过沟槽TR的侧壁暴露。由于绝缘层100和牺牲层102的蚀刻选择性不同，所以可选择性地去除牺牲层102。在牺牲层102被去除时，由与各个虚设沟道插塞CH_D的牺牲层102相同的材料制成的数据存储层106可被去除以在各个虚设沟道插塞CH_D的阻挡绝缘层104和隧道绝缘层108之间形成间隙GP。

参照图7A和图7B，可在层叠结构ST的开口OP上适形地形成第一导电层116。

在开口OP中适形地形成第一导电层116时，可利用第一导电层116填充各个虚设沟道插塞CH_D的间隙GP以形成虚设沟道插塞DM。这里，虚设沟道插塞CH_D的阻挡绝缘层104可以是第一层104a，虚设沟道插塞CH_D的第一导电层116可以是第二层116a，虚设沟道插塞CH_D的隧道绝缘层108可以是第三层108a，沟道插塞CH_D的沟道层110可以是第四层110a，芯112可以是第五层112a。

在示例实施方式中，第一导电层116的硬度可大于存储器层104和108以及沟道层110的硬度。由于包括第一导电层116的虚设沟道插塞DM可形成在层叠结构ST的边缘区域处(类似桩)，所以虚设沟道插塞DM可用作支撑物以抑制与沟槽TR相邻的层叠结构ST的边缘区域中生成的翘曲。

参照图8A和图8B，可在开口OP中的第一导电层116上适形地形成第二导电层118。可形成金属层120以填充具有第二导电层118的开口OP。

第一导电层116和第二导电层118可不同。例如，第一导电层116和第二导电层118可包括氧化铝、氮化硅、氧化钛、氮化钛、氮氧化钛、氧化钽、氮化钽、氮氧化钽、氧化钼、氮化钼、氮氧化钼、氧化钨、氮化钨、氮氧化钨、其组合等。金属层120可包括钨、钼等。

参照图9A和图9B，可蚀刻第一导电层116、第二导电层118和金属层120直至层叠结构ST的最上绝缘层100暴露。开口OP可填充有包括第一导电层116、第二导电层118和金属层120的导电层CL。因此，各个层叠结构ST可包括交替地层叠的导电层CL和绝缘层100。

可在沟槽TR中形成狭缝结构122以用于分离层叠结构ST。例如，狭缝结构122可包括绝缘材料。另选地，可通过形成绝缘间隔物并利用导电材料填充沟槽TR以形成源极接触插塞来形成狭缝结构122。

图10A至图10C是示出根据示例实施方式的3D半导体装置的示图。图10A是平面图。图10B是沿着图10A中的线A-A’截取的横截面图。图10C是沿着图10A中的线B-B’截取的横截面图。

除了虚设沟道插塞和狭缝结构的结构之外，图10A至图10C中的3D半导体装置可具有与图1A和图1B中的3D半导体装置的结构基本上相同的结构。因此，相同的标号可表示相同的元件，并且为了简明，本文中可省略关于相同结构的任何进一步的例示。

参照图10A至图10C，示例实施方式的3D半导体装置可包括多个层叠结构ST、多个沟道插塞CH和狭缝结构122。

各个层叠结构ST可包括多个导电层CL和多个绝缘层100，其各自分别在垂直方向上交替地层叠至少两次。绝缘层100可用于将导电层CL彼此电隔离。各个导电层CL可包括第一导电层116、第二导电层118和金属层120。第二导电层118可被配置为围绕金属层120。第一导电层116可被配置为围绕第二导电层118。

沟道插塞CH可穿过各个层叠结构ST垂直地形成。各个沟道插塞CH可包括沟道层110以及被配置为围绕沟道层110的存储器层104、106和108。

狭缝结构122可将两个相邻层叠结构ST分离。在如图10A的平面图中，狭缝结构122可沿着与列方向对应的第三方向F3延伸。在示例实施方式中，虚设沟道插塞DM可包括第一层104a、第二层106E、第三层108a、第四层110a和第五层112a。虚设沟道插塞DM还可包括形成在层叠结构ST中的多个导电层CL和多个绝缘层100之间的界面处的突出的氧化物层AO，从而与狭缝结构122接触。突出的氧化物层AO可与狭缝结构122接触。突出的氧化物层AO可形成在由导电层CL和绝缘层100形成的边界内。

虚设沟道插塞DM可包括第一列中的虚设沟道插塞DM1和第二列中的虚设沟道插塞DM2。由于虚设沟道插塞DM1和DM2布置在与狭缝结构122相邻布置的边缘沟道插塞CH和狭缝结构122之间，所以可利用虚设沟道插塞DM1和DM2解决3D半导体装置中的缺陷，例如层叠结构ST的翘曲、边缘沟道插塞CH的变形、开路错误、异常图案的生成等。

从平面视角，各个虚设沟道插塞DM可具有包括部分切割部分的圆柱形状。在示例实施方式中，在平面图中，各个虚设沟道插塞DM可具有半圆形状，但不限于此。例如，虚设沟道插塞DM的直径D2可与各个沟道插塞CH的直径D1基本上相同。

图10D至图10F是示出根据示例实施方式的3D半导体装置的虚设沟道插塞的示图。

参照图10D，各个虚设沟道插塞DM可包括第一层104a、第二层106E、第三层108a、第四层110a和第五层112a，如上所述。第一层104a可被配置为围绕第二层106E。第二层106E可被配置为围绕第三层108a。第三层108a可被配置为围绕第四层110a。第四层110a可被配置为围绕第五层112a。第一层104a可包括与阻挡绝缘层104的材料基本上相同的材料(例如，氧化物)。第二层106E可包括与数据存储层106的材料基本上相同的材料(例如，氮化物)。第三层108a可包括与隧道绝缘层108的材料基本上相同的材料(例如，氧化物)。第四层110a可包括与沟道层110的材料基本上相同的材料(例如，多晶硅)。第五层112a可包括与芯112的材料基本上相同的材料(例如，氧化物)。在示例实施方式中，第一层104a和第三层108a可被突出的氧化物层AO接触。第二层106E可具有向内凹的部分，以使得第二层106E不会与狭缝结构122接触。

参照图10E，示例实施方式的各个虚设沟道插塞DM可包括第一层104a、第二层116T、第三层108a、第四层110a和第五层112a。第一层104a可被配置为围绕第二层116T。第二层116T可被配置为围绕第三层108a。第三层108a可被配置为围绕第四层110a。第四层110a可被配置为围绕第五层112a。第一层104a可包括与阻挡绝缘层104的材料基本上相同的材料(例如，氧化物)。第二层116T可包括与第一导电层116的材料基本上相同的材料(例如，氧化铝)。第三层108a可包括与隧道绝缘层108的材料基本上相同的材料(例如，氧化物)。第四层110a可包括与沟道层110的材料基本上相同的材料(例如，多晶硅)。第五层112a可包括与芯112的材料基本上相同的材料(例如，氧化物)。在示例实施方式中，突出的氧化物层可包括第一突出的氧化物层AO_1和第二突出的氧化物层AO_2。第一突出的氧化物层AO_1可从第一层104a向第三层108a突出。第二突出的氧化物层AO_2可从第三层108a向第一层104a突出。第一突出的氧化物层AO_1不会与第二突出的氧化物层AO_2接触。第二层116T可在第一突出的氧化物层AO_1和第二突出的氧化物层AO_2之间延伸。第二层116T可包括第一部分116T1和第二部分116T2。第二层116T的第一部分116T1可具有第一厚度并且可位于第一层104a和第三层108a之间。第二层116T的第二部分116T2可具有比第一厚度更薄的第二厚度。第二层116T的第二部分116T2可位于第一突出的氧化物层AO_1和第二突出的氧化物层AO_2之间。第二部分116T2的边缘可接触狭缝结构122。

参照图10F，示例实施方式的各个虚设沟道插塞DM可包括第一层104a、第二层106R_1、第三层116T、第四层106R_2、第五层108a、第六层110a和第七层112a。第一层104a可被配置为围绕第二层106R_1。第二层106R_1可被配置为围绕第三层116T。第三层116T可被配置为围绕第四层106R_2。第四层106R_2可被配置为围绕第五层108a。第五层108a可被配置为围绕第六层110a。第六层110a可被配置为围绕第七层112a。第一层104a可包括与阻挡绝缘层104的材料基本上相同的材料(例如，氧化物)。第二层106R_1可包括与数据存储层106的材料基本上相同的材料(例如，氮化物)。第三层116T可包括与第一导电层116的材料基本上相同的材料(例如，氧化铝)。第四层106R_2可包括与数据存储层106的材料基本上相同的材料(例如，氮化物)。第五层108a可包括与隧道绝缘层108的材料基本上相同的材料(例如，氧化物)。第六层110a可包括与沟道层110的材料基本上相同的材料(例如，多晶硅)。第七层112a可包括与芯112的材料基本上相同的材料(例如，氧化物)。在示例实施方式中，突出的氧化物层AO可包括第一突出的氧化物层AO_1和第二突出的氧化物层AO_2。第一突出的氧化物层AO_1可从第一层104a向第五层108a突出。第二突出的氧化物层AO_2可从第五层108a向第一层104a突出。第一突出的氧化物层AO_1不会与第二突出的氧化物层AO_2接触。第三层116T可在第一突出的氧化物层AO_1和第二突出的氧化物层AO_2之间延伸。第二层106R_1可被第一层104a和第一突出的氧化物层AO_1覆盖。第四层106R_2可被第五层108a和第二突出的氧化物层AO_2覆盖。第二层106R_1和第四层106R_2不会与狭缝结构122接触。

下文中，可参照附图示出图10A至图10F中的制造3D半导体装置的方法。

图11A、图11B、图11C、图11D、图12A、图12B、图12C、图12D、图12E、图13A、图13B、图13C、图13D、图13E和图13F是示出根据示例实施方式的制造3D半导体装置的方法的示图。图11A、图12A和图13A是根据示例实施方式的3D半导体装置的平面图。图11B、图12B和图13B分别是沿着图11A、图12A和图13A中的线A-A’截取的横截面图。图11C、图12C和图13C分别是沿着图11A、图12A和图13A中的线B-B’截取的横截面图。图11D、图12D、图12E、图13D、图13E和图13F分别是示出图11A、图12A和图13A中的虚设沟道插塞的示图。

可穿过包括绝缘层和牺牲层的层叠结构形成单元沟道插塞和虚设沟道插塞。然后可在狭缝区域中形成沟槽。用于形成层叠结构、单元沟道插塞、虚设沟道插塞和沟槽的工艺可与参照图2A至图5B所示的工艺基本上相同。因此，为了简明起见，本文中可省略关于相同工艺的任何进一步例示和描述。

参照图11A至图11D，可部分地蚀刻通过沟槽TR暴露的牺牲层102E以在两个相邻绝缘层100之间限定空间EP。

如上所述，第二层106E可由与牺牲层102E相同的氮化物材料形成。因此，在牺牲层102E被蚀刻时，虚设沟道插塞CH_D的第二层106E的一部分也可被蚀刻以在第一层104a和第三层108a之间限定空间EP。

参照图12A至图12E，可执行选择性氧化工艺以形成突出的氧化物层AO。

在层叠结构中，可沿着通过蚀刻牺牲层102E而限定的空间EP暴露的绝缘层100选择性地形成突出的氧化物层AO。突出的氧化物层AO可形成在两个相邻牺牲层之间突出的绝缘层100的侧表面、上表面和下表面上。

在各个虚设沟道插塞CH_D中，突出的氧化物层AO可形成在通过蚀刻第二层106E而限定的空间EP中。参照图12D，第二层106E的蚀刻部分可由突出的氧化物层AO完全填充。参照图12E，尽管突出的氧化物层AO可形成在第二层106E的蚀刻部分处，但第二层106E的蚀刻部分不会由突出的氧化物层AO完全填充。

参照图13A至图13F，可通过沟槽TR去除牺牲层102E。通过去除牺牲层102E，可在两个相邻绝缘层100之间限定开口OP。

参照图13D，在各个虚设沟道插塞CH_D中，第二层106E的蚀刻部分可由突出的氧化物层AO完全填充，以使得部分蚀刻的第二层106E不会被蚀刻。参照图13E，图12E中的第一突出的氧化物层AO_1和第二突出的氧化物层AO_2之间以及第一层104a和第三层108a之间的第二层106E可被完全去除。参照图13F，第二层106E在图12E中不会被完全去除。在这种情况下，第二层106E可保留在第一层104a和第三层108a之间。

可执行与参照图6A至图9B示出的工艺基本上相同的工艺以完成图10A至图10F中的3D半导体装置。

图14是示出根据示例实施方式的存储器系统的框图。

参照图14，示例实施方式的存储器系统1000可包括存储器装置1200和控制器1100。

存储器装置1200可存储具有诸如文本、图形、软件代码等的各种数据形状的数据信息。存储器装置1200可包括非易失性存储器。如图1A至图13F所示，存储器装置1200可包括虚设沟道插塞之间的狭缝结构。因此，狭缝结构可具有抑制由包括氧化铝或氮化物的虚设沟道插塞导致的翘曲的小尺寸。

控制器1100可与主机和存储器装置1200连接。控制器1100可响应于主机的请求而访问存储器装置1200。例如，控制器1100可控制存储器装置1200的读操作、写操作、擦除操作、后台操作等。

控制器1100可包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、纠错码(ECC)电路1140、存储器接口1150等。

RAM 1110可包括CPU 1120的操作存储器、存储器装置1200与主机之间的高速缓存存储器、存储器装置1200与主机之间的缓冲存储器等。RAM 1110可由静态随机存取存储器(SRAM)、只读存储器(ROM)等代替。

CPU 1120可控制控制器1100。例如，CPU 1120可操作存储在RAM 1110中的诸如闪存转换层(FTL)的固件。

主机接口1130可被配置为与主机接口。例如，控制器1100可通过通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、私有协议等中的至少一种来与主机通信。

ECC电路1140可使用ECC来检测从存储器装置1200读取的数据中的错误以纠正错误。

存储器接口1150可与存储器装置1200接口。例如，存储器接口1150可包括NAND接口、NOR接口等。

作为参考，控制器1100还可包括用于暂时存储数据的缓冲存储器。缓冲存储器可暂时存储通过主机接口1130发送至外部装置的数据。缓冲存储器可暂时存储通过存储器接口1150从存储器装置1200发送的数据。控制器1100还可包括用于存储用于与主机接口的代码数据的ROM。

根据示例实施方式，构成存储器系统1000的存储器装置1200的狭缝结构可形成在虚设沟道插塞之间，以减小狭缝结构的尺寸。此外，包括诸如氧化铝的导电材料的虚设沟道插塞可抑制层叠结构的翘曲以改进存储器系统1000的特性。

图15是示出根据示例实施方式的存储器系统的框图。

参照图15，示例实施方式的存储器系统1000’可包括存储器装置1200’和控制器1100。控制器1100可包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140、存储器接口1150等。

存储器装置1200’可包括非易失性存储器。如图1A至图13F所示，存储器装置1200’可包括虚设沟道插塞之间的狭缝结构。由于狭缝结构被配置为占据虚设沟道插塞的部分，所以示例实施方式的狭缝结构可形成为具有比用于分离存储块的狭缝的设定宽度更窄的宽度。由于与沟道插塞不同，虚设沟道插塞可包括金属材料，所以狭缝结构可由虚设沟道插塞牢固地支撑。此外，虚设沟道插塞可用作桩以用于防止层叠结构的翘曲，从而防止沟道插塞的翘曲以及变形。

此外，存储器装置1200’可包括多芯片封装，多芯片封装包括多个存储器芯片。存储器芯片可被分类为多个组。这些组可通过第一通道CH1至第k通道CHk与控制器1100通信。一个组中的存储器芯片可通过公共通道与控制器1100通信。存储器系统1000’可包括与一个通道连接的一个存储器芯片。

根据示例实施方式，构成存储器系统1000的存储器装置1200的狭缝结构可形成在虚设沟道插塞之间，以减小狭缝结构的尺寸。此外，包括诸如氧化铝的导电材料的虚设沟道插塞可抑制层叠结构的翘曲，以改进存储器系统1000的特性。

图16是示出根据示例实施方式的计算系统的框图。

参照图16，示例实施方式的计算系统2000可包括存储器装置2100、CPU 2200、RAM2300、用户接口2400、电源2500、系统总线2600等。

存储器装置2100可存储通过用户接口2400提供的数据、由CPU 2200处理的数据等。存储器装置2100可通过系统总线2600与CPU 2200、RAM 2300、用户接口2400和电源2500电连接。例如，存储器装置2100可通过控制器与系统总线2600间接连接，或者与系统总线2600直接连接。当存储器装置2100可与系统总线2600直接连接时，控制器的功能可由CPU2200和RAM 2300执行。

存储器装置2100可包括非易失性存储器。如图1A至图13F所示，存储器装置2100可包括形成在虚设沟道插塞之间的构成存储器系统1000的存储器装置1200的狭缝结构，以减小狭缝结构的尺寸。此外，包括诸如氧化铝的导电材料的虚设沟道插塞可抑制层叠结构的翘曲，以改进存储器系统1000的特性。

此外，存储器装置1200’可包括多芯片封装，多芯片封装包括多个存储器芯片。存储器芯片可被分类为多个组。这些组可通过第一通道CH1至第k通道CHk与控制器1100通信。一个组中的存储器芯片可通过公共通道与控制器1100通信。存储器系统1000’可包括与一个通道连接的一个存储器芯片。

根据示例实施方式，存储器系统1000’的狭缝结构可形成在虚设沟道插塞处，以减小狭缝结构的尺寸。此外，包括氧化铝的虚设沟道插塞可抑制翘曲以改进存储器系统1000的特性。

在示例实施方式中，计算系统2000可包括UMPC(超移动PC)、工作站、上网本、PDA(个人数字助理)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书、PMP(便携式多媒体播放器)、便携式游戏机、导航仪、黑匣子、数字相机、3维电视、数字音频记录仪、数字音频播放器、数字画面记录仪、数字画面播放器、数字视频记录仪、数字视频播放器等。

根据示例实施方式，计算系统2000的狭缝结构可形成在虚设沟道插塞处，以减小狭缝结构的尺寸。此外，包括氧化铝的虚设沟道插塞可抑制翘曲以改进存储器系统1000的特性。

图17是示出根据示例实施方式的计算系统的框图。

参照图17，计算系统3000可包括诸如应用3100、操作系统3200、文件系统3300、转换层3400等的软件层。计算系统3000可包括诸如存储器装置3500的硬件层。

操作系统3200可管理计算系统3000的软件和硬件。操作系统3200可控制CPU中的程序的操作。应用3100可包括在计算系统3000中执行的各种应用程序。应用3100可包括由操作系统3200执行的实用程序。

文件系统3300可以是用于管理计算系统3000中的数据、文件等的逻辑结构。文件系统3300可按照规则组织存储在存储器装置3500中的文件或数据。文件系统3300可由计算系统3000中使用的操作系统3200确定。例如，当操作系统3200可以是微软的Windows时，文件系统3300可以是文件分配表(FAT)、NT文件系统(NTFS)等。当操作系统3200可以是Unix/Linux时，文件系统3300可以是扩展文件系统(EXT)、Unix文件系统(UFS)、日志文件系统(JFS)等。

在示例实施方式中，操作系统3200、应用3100和文件系统3300可由分离的块描绘。另选地，应用3100和文件系统3300可包括在操作系统3200中。

转换层3400可响应于文件系统3300的请求将地址转换为适合于存储器装置3500的形式。例如，转换层3400可将文件系统3300所生成的逻辑地址转换为存储器装置3500的物理地址。逻辑地址和物理地址的映射信息可存储作为地址转换表。例如，转换层3400可以是闪存转换层(FTL)、通用闪存链路层(ULL)等。

存储器装置3500可包括图1A至图13F中的非易失性存储器。计算系统3000可被分类为由高等级执行的操作系统类和由低等级执行的操作系统类。应用3100、操作系统3200和文件系统3300可包括在操作系统类中。应用3100、操作系统3200和文件系统3300可由计算系统3000的操作存储器驱动。转换层3400可包括在操作系统类或控制器类中。

根据示例实施方式，计算系统3000的狭缝结构可形成在虚设沟道插塞处，以减小狭缝结构的尺寸。此外，包括氧化铝的虚设沟道插塞可抑制翘曲以改进存储器系统1000的特性。

本公开的上述实施方式旨在用于例示目的，而非限制本公开。各种替代和等同物是可能的。本公开不由本文所描述的实施方式限制。此外，本公开不限于任何特定类型的半导体装置。鉴于本公开，其它添加、减去或修改是显而易见的，并且旨在落入所附权利要求的范围内。

相关申请的交叉引用

本专利申请要求2022年3月16日提交于韩国知识产权局的韩国专利申请号10-2022-0032728的优先权，其整体通过引用并入本文。

Claims (17)

1.一种三维3D半导体装置，该3D半导体装置包括：

至少一个层叠结构，各个所述层叠结构包括在垂直方向上交替地层叠的至少一个导电层和至少一个绝缘层；

多个沟道插塞，所述多个沟道插塞穿过所述层叠结构垂直地形成；

狭缝结构，该狭缝结构布置在所述层叠结构的侧壁中；以及

多个虚设沟道插塞，所述多个虚设沟道插塞布置在所述层叠结构中以与所述狭缝结构相邻，

其中，各个所述沟道插塞包括沟道绝缘层和沟道层，并且

其中，各个所述虚设沟道插塞包括所述导电层的材料、所述沟道绝缘层和所述沟道层。

2.根据权利要求1所述的3D半导体装置，其中，所述多个沟道插塞分别沿着n列和m行布置，

其中，所述多个虚设沟道插塞具有与第(n-1)列中的所述沟道插塞的布置相同的布置，并且

其中，n和m是大于1的自然数。

3.根据权利要求1所述的3D半导体装置，其中，在正交于所述垂直方向的平面图中，各个所述虚设沟道插塞具有半圆形状，并且各个所述沟道插塞具有圆形形状，并且

其中，各个所述虚设沟道插塞的直径等于所述沟道插塞的直径。

4.根据权利要求1所述的3D半导体装置，其中，所述虚设沟道插塞的所述沟道绝缘层的结构不同于所述沟道插塞的所述沟道绝缘层的结构。

5.根据权利要求1所述的3D半导体装置，其中，所述沟道插塞包括n列和m行的多个沟道插塞，

其中，第i行和第j列中的沟道插塞与第(n+1)行和第(j+1)列中的沟道插塞之间的距离与第(i+1)行和第(j+1)列中的沟道插塞与第(n+2)行和第(j+2)列中的沟道插塞之间的距离相同，其中，i是小于n的自然数，j是小于m的自然数，并且

其中，第j列中的沟道插塞的布置与第(j+2)列中的沟道插塞的布置相同，并且第i行中的沟道插塞的布置与第(i+2)行中的沟道插塞的布置相同。

6.根据权利要求1所述的3D半导体装置，其中，所述多个虚设沟道插塞分别沿着第一列和第二列布置，

其中，所述第一列中的所述虚设沟道插塞具有与第(n-1)列中的所述沟道插塞的布置相同的布置，

其中，所述第二列中的所述虚设沟道插塞具有与第n列中的所述沟道插塞的布置相同的布置，并且

其中，n是大于1的自然数。

7.根据权利要求1所述的3D半导体装置，其中，所述多个虚设沟道插塞分别沿着第一列和第二列布置，并且

其中，所述狭缝结构布置在所述第一列中的所述虚设沟道插塞与所述第二列中的所述虚设沟道插塞之间。

8.根据权利要求1所述的3D半导体装置，其中，所述层叠结构包括形成在所述导电层的至少一个部分和所述狭缝结构之间的突出的氧化物层，并且

其中，所述突出的氧化物层形成在由彼此相邻的所述导电层和所述绝缘层形成的边界内。

9.一种制造三维3D半导体装置的方法，该方法包括以下步骤：

形成包括在垂直方向上交替地层叠的至少一个牺牲层和至少一个绝缘层的层叠层，所述至少一个牺牲层包括氮化物材料；

穿过所述层叠层形成多个孔，所述多个孔沿着多个列和多个行布置；

利用沟道层和包括所述氮化物材料的沟道绝缘层填充所述多个孔，从而形成沟道插塞；

通过蚀刻所述层叠层的所选部分来形成沟槽，以限定至少一个层叠结构，其中，所述沟槽形成在两个相邻列之间，并且当所述沟槽形成时，布置在所述两个相邻列中的各个所述沟道插塞的一部分被去除，从而形成虚设沟道插塞；

去除所述层叠结构中的所述牺牲层以在所述层叠结构中限定至少一个开口；

去除所述虚设沟道插塞的所述沟道绝缘层的所述氮化物材料以在所述沟道绝缘层中形成间隙；

在所述开口和所述间隙中形成导电层；以及

在所述沟槽中形成狭缝结构。

10.根据权利要求9所述的方法，其中，利用所述沟道绝缘层填充所述多个孔的步骤包括：

在所述层叠结构的所述多个孔中适形地形成阻挡绝缘层；

在所述阻挡绝缘层上适形地形成数据存储层，该数据存储层包括所述氮化物材料；以及

在所述数据存储层上适形地形成隧道绝缘层。

11.根据权利要求10所述的方法，其中，各个所述间隙形成在所述虚设沟道插塞中的所述阻挡绝缘层和所述隧道绝缘层之间。

12.根据权利要求9所述的方法，其中，形成所述导电层的步骤包括：

在所述开口中适形地形成第一导电层；

在所述开口中的所述第一导电层上适形地形成第二导电层；以及

在所述第二导电层上形成金属层以填充所述开口，

其中，所述间隙被填充有所述第一导电层。

13.根据权利要求12所述的方法，其中，所述第一导电层包括氧化铝、氮化硅、氧化钛、氮化钛、氮氧化钛、氧化钽、氮化钽、氮氧化钽、氧化钼、氮化钼、氮氧化钼、氧化钨、氮化钨、氮氧化钨及其组合中的至少一种。

14.根据权利要求9所述的方法，在形成所述沟槽之后，该方法还包括以下步骤：

部分地蚀刻所述层叠层的所述牺牲层；以及

通过部分地氧化所述层叠结构的所述绝缘层来形成突出的氧化物层。

15.根据权利要求14所述的方法，其中，所述牺牲层的一部分基于所述突出的氧化物层保留在所述间隙中。

16.根据权利要求15所述的方法，其中，所述导电层形成在保留有所述牺牲层的所述部分的所述间隙中。

17.根据权利要求9所述的方法，其中，形成所述狭缝结构的步骤包括利用绝缘材料填充所述沟槽。