KR100628901B1 - 불휘발성 반도체 메모리의 제조 방법 및 그것으로제조되는 불휘발성 반도체 메모리 - Google Patents

불휘발성 반도체 메모리의 제조 방법 및 그것으로제조되는 불휘발성 반도체 메모리 Download PDF

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Abstract

본 발명은 보다 고밀도로 또한 재현성 있게 불휘발성 메모리 셀을 형성하는 제조 공정을 제공한다.
본 발명은 컨트롤 게이트를 겸하는 워드선과 기판의 채널 영역 사이에, 절연층으로 이루어지고 캐리어를 트랩할 수 있는 트랩 게이트를 설치한 구조의 불휘발성 메모리 셀의 제조 방법이다. 본 발명의 제조 방법은 워드선 방향으로 연장되는 스트라이프 패턴(7)을 형성하고, 스트라이프 패턴(7) 상에 절연막을 형성한 후 전면 에칭에 의해서 스트라이프 패턴의 양측 측벽에 사이드월 절연막(9)을 형성하고, 스트라이프 패턴을 선택적으로 제거한 후에, 노출된 기판 위에 트랩 게이트 절연막을 포함하는 게이트 절연막(13)을 형성하고, 또 전면에 도전층(15, 16)을 형성하여 사이드월 절연막 사이를 제외하고 도전층 상부를 제거하는 공정을 갖는다. 그 결과 사이드월 절연막(9) 사이의 도전층(15, 16)이 워드선으로 된다. 최초의 스트라이프 패턴(7)을 최소선폭으로 형성하면, 그 후의 프로세스는 셀프얼라인먼트에 의해서 행해지므로, 재현성 있게 고밀도의 불휘발성 반도체 메모리를 형성할 수 있다.
셀프얼라인먼트, 불휘발성 반도체 메모리

Description

불휘발성 반도체 메모리의 제조 방법 및 그것으로 제조되는 불휘발성 반도체 메모리{METHOD FOR MANUFACTURING NON-VOLATILE SEMICONDUCTOR MEMORY AND NON-VOLATILE SEMICONDUCTOR MEMORY MANUFATURED THRERBY}
도 1은 불휘발성 메모리의 회로도.
도 2는 불휘발성 메모리의 동작을 나타낸 도표.
도 3은 제 1 실시예에서의 제조 공정의 단면도.
도 4는 제 1 실시예에서의 제조 공정의 단면도.
도 5는 제 1 실시예에서의 제조 공정의 단면도.
도 6은 제 1 실시예에서의 제조 공정의 단면도.
도 7은 제 1 실시예에서의 제조 공정의 평면도.
도 8은 제 1 실시예에서의 제조 공정의 평면도.
도 9는 제 1 실시예에서의 제조 공정의 평면도.
도 10은 제 2 실시예에서의 제조 공정의 단면도.
도 11은 제 2 실시예에서의 제조 공정의 단면도.
도 12는 제 2 실시예에서의 제조 공정의 단면도.
도 13은 제 2 실시예에서의 제조 공정의 단면도.
도 14는 제 2 실시예에서의 제조 공정의 평면도.
도 15는 제 2 실시예에서의 제조 공정의 평면도.
도 16은 제 2 실시예에서의 변형예의 공정 단면도.
도 17은 제 1 실시예에서의 일부의 제조 공정의 사시도.
도 18은 제 2 실시예에서의 별도의 변형예의 공정 단면도.
도 19는 본 실시예에서의 워드선 전극과 열 디코더(row decoder)의 관계를 나타낸 회로도.
도 20은 제 2 워드선 전극의 패터닝 공정을 설명하는 평면도.
도 21은 제 1 실시예에서의 제 2 워드선 전극의 패터닝 공정을 설명하는 평면도.
도 22는 제 2 워드선 전극의 패터닝 공정을 설명하는 평면도.
도 23은 제 2 실시예에서의 제 2 워드선 전극의 패터닝 공정을 설명하는 평면도.
※ 도면의 주요부분에 대한 부호의 설명 ※
1, 21 P형 반도체 실리콘 기판
7 스트라이프 패턴
9, 35 사이드월 산화막
10, 12, 27, 29, 36, 38 실리콘 산화막
11 실리콘 질화막(캐리어 트랩막)
13 게이트 절연막
14 다결정 실리콘막
15, 16 워드선 전극
28 실리콘 질화막(제 1 캐리어 트랩막)
30 제 1 게이트 절연막
33 제 1 워드선 전극
34 실리콘 산화막(산화막 치환층)
37 실리콘 질화막(제 2 캐리어 트랩막)
39 제 2 게이트 절연막
41 제 2 워드선 전극
본 발명은 고밀도이고 또한 신뢰성이 높은 불휘발성 반도체 메모리의 제조 방법 및 그에 의해 형성된 불휘발성 반도체 메모리의 신규의 구조에 관한 것이다.
불휘발성 반도체 메모리의 가장 보급되고 있는 구성은 트랜지스터의 채널 영역 상에 부동 게이트와 컨트롤 게이트를 갖는 불휘발성 메모리 셀로 이루어진 플래시 메모리 또는 EEPROM이다. 이와 같은 불휘발성 반도체 메모리의 하나의 문제점은 메모리 용량을 높일 수 없는 점에 있다.
그래서 메모리 용량을 높이기 위해서 보다 고밀도로 메모리 셀 트랜지스터를 형성하는 것이 제안되어 있다. 예를 들면 일본 특개평2-231772호 공보이다. 이 선행기술에 의하면 스트라이프 형상으로 형성된 비트선 확산층에 교차하도록 배치된 복수열의 제 1 부동 게이트층 및 그 위에 형성된 컨트롤 게이트를 겸하는 제 1 워드선층을 형성하고, 그 제 1 부동 게이트층과 제 1 워드선층의 배열 사이에 제 2 부동 게이트층 및 그 위에 형성된 컨트롤 게이트를 겸하는 제 2 워드선층을 형성한다. 이 구성의 부동 게이트형 불휘발성 반도체 메모리는 인접하는 제 1 부동 게이트층과 제 1 워드선층 사이에 제 2 부동 게이트층과 제 2 워드선층을 형성하고 있으므로, 종래의 제 1 부동 게이트층과 제 1 워드선층을 복수열 배치하는 경우에 비해서 보다 고밀도로 메모리 셀을 형성할 수 있다. 즉, 동일 면적 내에 디자인 룰을 바꾸지 않고 2배 수의 워드선을 배치할 수 있다.
이 선행기술에 기재된 제조 방법은 (1) 제 1 도전형 반도체 기판에 절연막을 통해서 제 1 층 다결정 실리콘막을 퇴적하고, 이것을 복수의 스트라이프 형상의 패턴으로 형성하는 공정과, (2) 패턴 형성된 제 1 층 다결정 실리콘막을 마스크로서 불순물을 확산하여 복수개의 스트라이프 형상의 배선층을 형성하는 공정과, (3) 상기 제 1 층 다결정 실리콘막 상에 절연막을 형성하여 전면에 제 2 층 다결정 실리콘막을 퇴적하고, 상기 배선층과 교차하는 방향으로 달리는 스트라이프 형상의 패턴 마스크를 사용하여 제 2 층 다결정 실리콘막, 계속해서 제 1 층 다결정 실리콘막을 선택 에칭하여 복수개의 제 1 워드선 및 이것과 자기 정합(自己整合)되어 그 하부에 배열된 제 1 부동 게이트를 형성하는 공정과, (4) 상기 제 1 워드선 상에 절연막을 통해서 제 3 층 다결정 실리콘막을 퇴적하고, 이것을 제 1 워드선과 교차하고 제 1 부동 게이트 상에 겹치도록 형성하는 공정과, (5) 상기 제 3 층 다결정 실리콘막 상에 절연막을 형성하고, 그 위의 전면에 제４층 다결정 실리콘막을 퇴적하고, 상기 제 1 워드선과 겹치는 스트라이프 형상 패턴의 마스크를 사용하여 제４층 다결정 실리콘막, 계속해서 제 3 층 다결정 실리콘막을 선택 에칭하여 복수개의 제 2 워드선과 이것과 자기 정합되어 그 하부에 배열된 제 2 부동 게이트를 형성하는 공정을 갖고 있다.
이 제조 방법에 의하면 제 1 워드선과 제 1 부동 게이트로 이루어진 2층 구조의 수평방향의 사이에, 제 2 워드선과 제 2 부동 게이트의 2층 구조를 더 삽입함으로써, 종래의 제 1 워드선의 피치를 유지하면서 실질적으로 2배의 메모리 셀의 밀도를 실현한다.
이와 같은 부동 게이트 형의 불휘발성 메모리의 동작은 선택된 인접하는 한 쌍의 비트선과, 선택된 워드선에 소정의 전압을 인가하고, 기판으로부터 부동 게이트에 핫 일렉트론을 주입하는 데이터 기입 모드와, 모든 비트선에 고전압을 인가하여 부동 게이트의 전자를 터널 전류에 의해서 기판에 방출시키는 일괄 소거 모드를 갖는다. 또 판독 동작은 워드선과 한쪽의 비트선에 소정의 전압을 인가하고, 부동 게이트에 일렉트론이 주입되어 있는지의 여부에 의한 임계치 전압의 차이는 셀 트랜지스터의 전류의 유무를 통해서 검출한다.
첫째로, 상기 종래의 제조 방법에서는 제 1 및 제 2 부동 게이트와 제 1 및 제 2 워드선을 각각 별도로 형성하지 않으면 안되므로, 공정수가 늘어나 제조 비용이 증대된다. 또한 구조가 달라지기 때문에, 제 1 및 제 2 워드선으로 이루어진 메모리 셀 특성이 달라지게 되는 등의 문제가 있었다.
둘째로, 종래의 제조 방법에서는 제 1 워드선과 제 2 워드선의 선폭이 상이한 것에 기인하여, 제 1 워드선으로 이루어진 메모리 셀과 제 2 워드선으로 이루어진 메모리 셀의 특성이 달라지게 되는 문제가 있다. 그 경우에는 제 1 워드선 간의 거리를 최소 가공 치수 이상으로 넓히지 않으면 안되므로 메모리 셀의 고밀도화가 방해되는 문제가 있다.
셋째로, 종래의 제조 방법에서는 제 1 및 제 2 워드선을 별도 패턴의 마스크로 형성하기 때문에, 마스크간의 위치 맞춤 어긋남에 의한 특성 불량이 생겨, 제품의 수율이나 신뢰성이 열화되는 등의 문제가 있다. 특히 컨트롤 게이트인 워드선과 부동 게이트 및 기판 사이의 용량비는 메모리 셀의 특성에 크게 영향을 주지만, 이 용량비는 제 1 및 제 2 워드선을 패터닝하기 위한 리소그래피 공정에서의 위치 맞춤 정밀도에 크게 의존한다. 따라서 양호한 재현성으로 메모리 셀의 특성을 갖추는 것은 곤란하다.
넷째로, 종래의 제조 방법에서는, 제 2 워드선이 제 1 워드선 위보다도 높게 형성되어 있기 때문에, 평탄화되어 있지 않고, 그 후의 메탈 배선이 곤란해져, 제품의 수율이나 신뢰성이 열화되는 등의 문제가 있다.
그래서 본 발명의 목적은 상기 종래의 문제점을 해결하고, 용이하면서 저가이고, 고집적으로 신뢰성이 높은 불휘발성 반도체 메모리의 제조 방법 및 그것에 의한 불휘발성 반도체 메모리를 제공하는 것이다.
상기의 목적을 달성하기 위해서, 본 발명은 컨트롤 게이트를 겸하는 워드선과 기판의 채널 영역 사이에, 절연층으로 이루어지고 캐리어를 트랩할 수 있는 트랩 게이트를 설치한 구조의 불휘발성 메모리 셀의 제조 방법이다. 절연층으로 이루어진 트랩 게이트는 주입되어 내부에 트랩된 캐리어가 게이트 내를 이동하지 않기 때문에, 국소적으로 트랜지스터의 임계치 전압을 변화시킬 수 있다. 그에 수반하여 트랩 게이트는 인접하는 메모리 셀간에서 분리할 필요가 없다. 또한 절연층으로 이루어진 트랩 게이트의 상하에는 전기적 분리를 위한 절연층을 형성할 필요가 있지만, 그들 3층 구조의 게이트 절연층은 종래의 부동 게이트 구조의 경우에 비해서, 매우 얇고 또한 신뢰성 있게 형성할 수 있다.
본 발명의 제조 방법에서의 제 1 측면은 워드선 방향으로 연장되는 스트라이프 패턴을 형성하고, 스트라이프 패턴 상에 절연막을 형성한 후, 전면 에칭에 의해서 스트라이프 패턴의 양측 측벽에 사이드월 절연막을 형성하고, 스트라이프 패턴을 선택적으로 제거한 후에, 노출된 기판 위에 트랩 게이트 절연막을 포함하는 게이트 절연막을 형성하고, 또 전면에 도전층을 형성하여 사이드월 절연막간을 제외하고 도전층 상부를 제거하는 공정을 갖는다. 그 결과 사이드월 절연막 사이의 도전층이 워드선으로 된다.
이와 같은 공정에 의해서 스트라이프 패턴을 최소선폭 정밀도로 형성한 후에는, 셀프얼라인먼트에 의해서 사이드월 절연막으로 절연 분리된 복수의 워드선을 형성할 수 있다. 또한 워드선과 기판 사이에는 트랩 게이트 절연막을 포함하는 게이트 절연막 구조를 형성할 수 있다. 이 트랩 게이트 절연막은 인접하는 셀 트랜지스터 사이에서 분리할 필요는 없고, 종래와 같은 마스크 맞춤을 필요로 하지 않는다.
본 발명의 제조 방법에서의 제 2 측면은 기판 위에 트랩 게이트 절연막을 포함하는 게이트 절연막을 형성하고, 그 위에 워드선 방향으로 연장되는 도전성 스트라이프 패턴을 형성하고, 도전성 스트라이프 패턴의 측벽을 산화하여 사이드월 절연막을 형성하고, 사이드월 절연막간의 노출된 기판 위에 재차 트랩 게이트 절연막을 포함하는 게이트 절연막을 형성하고, 그 위에 도전층을 형성하여 사이드월 절연막 사이를 제외하고 도전층 상부를 제거하는 공정을 갖는다. 그 결과 도전성 스트라이프 패턴을 제 1 워드선, 사이드월 절연막 사이의 도전층을 제 2 워드선으로 하는 고밀도의 메모리 셀 어레이 구조가 형성된다.
상기 제조 방법에 의하면 도전성 스트라이프 패턴을 최소선폭 정밀도로 형성한 후에는, 셀프얼라인먼트에 의해서 사이드월 절연막과 그 사이의 도전층을 형성할 수 있다. 그리고 그들 도전성 스트라이프 패턴(제 1 워드선)과 도전층(제 2 워드선)과 기판 사이에는, 트랩 게이트 절연막을 포함하는 게이트 절연막 구조가 형성된다.
본 발명의 다른 측면에 의하면, 절연성의 트랩 게이트를 갖는 메모리 셀을 복수 갖는 불휘발성 반도체 메모리에 있어서,
기판 상에 형성되어 상기 트랩 게이트 절연막을 갖는 게이트 산화막과, 이 게이트 산화막 상에 형성되어 워드선 방향으로 연장되는 도전성의 제 1 워드선을 갖는 제 1 메모리 셀 열과,
상기 제 1 워드선의 양측에 설치된 분리용의 사이드월 절연막과,
상기 기판 상에 형성되어 상기 트랩 게이트 절연막을 갖는 게이트 산화막과, 그 게이트 산화막 상에 형성되어 도전성의 제 2 워드선을 갖는 제 2 메모리 셀 열을 갖고,
상기 제 2 워드선이 상기 제 1 워드선의 양측에 설치된 사이드월 절연막 사이에 매립되어 형성되어 있는 것을 특징으로 한다.
상기의 반도체 메모리에서는 제 1 워드선의 양측에 설치된 분리용의 사이드월 절연막 사이에 제 2 워드선이 매립되어 있으므로, 제 1 및 제 2 워드선을 고밀도로 배치할 수 있다.
그리고 이와 같은 구조의 반도체 메모리에 있어서, 보다 바람직한 실시예에서는, 상기 메모리 셀 열의 상기 워드선 방향의 양측에 상기 워드선을 선택하는 제 1 및 제 2 열 디코더가 설치되고, 상기 제 1 워드선은 상기 제 1 열 디코더에 접속되고, 상기 제 2 워드선은 상기 제 2 열 디코더에 접속된 것을 특징으로 한다.
(실시예)
이하 도면을 참조하여 본 발명의 실시예를 설명한다. 그러나 이와 같은 실시예는 본 발명의 기술적 범위를 한정하는 것은 아니다.
도 1은 실시예의 불휘발성 반도체 메모리의 회로도이다. 도 1에 나타낸 것과 같이 트랩 게이트를 갖는 셀 트랜지스터(M11∼M33)가 워드선(WL1∼3)과 비트선(BL1∼4)의 교차 위치에 배치된다. 한 쌍의 비트선(BL)간에 셀 트랜지스터(M11∼ 33)는 설치되고, 인접하는 셀 트랜지스터는 비트선을 공유한다. 따라서 셀 트랜지스터(M22)에 접속되는 한쪽의 비트선(BL2)을 소스선으로 하고, 다른 쪽의 비트선(BL3)을 컬럼 디코더(CD)를 통해서 센스 앰프(SA)로 연결되는 비트선으로 함으로써, 판독, 프로그램(기입) 등의 동작이 행해진다. 그리고 소거 동작은 워드선(WL2)과 비트선(BL2, BL3) 사이에 소정의 전압을 인가함으로써 행해진다. 또 워드선은 열 디코더(RD)에 의해서 선택되고, 각각의 동작에 대응하는 전압이 인가된다.
도 2는 도 1의 메모리의 동작을 설명하기 위한 도면이다. 가령 메모리 셀(M22)이 선택된 경우에 대하여 설명한다. 기입 동작에서는 비트선(BL1, 2)을 0V, 비트선(BL3, BL4)을 6V로 하고, 워드선(WL2)을 12V로 하고, 다른 워드선(WL1, 3)을 0V로 함으로써, 셀 트랜지스터(M22)의 채널을 도통 상태로 하고, 채널에 발생하는 핫 일렉트론을 셀 트랜지스터(M22)의 트랩 게이트의 우측에 주입한다. 즉 셀 트랜지스터(M22)의 비트선(BL3) 측의 확산층 근방의 트랩 게이트에 핫 일렉트론이 주입되어, 그 영역에서의 임계치 전압이 높아진다.
판독은 비트선(BL1, BL2)을 3V로 하고, 비트선(BL3, BL4)을 0V로 하고, 워드선(WL2)을 3V로 하면, 셀 트랜지스터(M22)에는, 기입시와 역방향의 전계가 걸린다. 그리고 트랩 게이트의 우측의 확산층 근방에 핫 일렉트론이 주입되어 있는 것에 수반하여, 셀 트랜지스터(M22)의 채널 영역은 비도통 상태로 된다. 이 셀 트랜지스터로의 전류가 흐르지 않는 것이 센스 앰프(SA)에 의해서 검출된다.
소거는 비트선(BL3)에 6V를 인가하고, 워드선(WL2)에 5V를 인가하고, 그 이외의 비트선과 워드선은 개방으로 하고, 기판의 채널 영역에서 셀 트랜지스터(M22)의 트랩 게이트의 우측에 핫 홀을 주입하고, 주입 완료된 일렉트론과 중화시킨다. 이에 의해서 채널 영역의 우측의 임계치 전압은 원상태로 되돌아온다.
셀 트랜지스터(M22)의 좌측에 일렉트론을 주입하고자 하는 경우는, 비트선(BL1, BL2)을 6V로, 비트선(BL3, BL4)을 0V로 하면 좋다. 즉, 상기의 우측에 일렉트론을 주입할 때와 역방향으로 전계를 걸면 된다. 그리고 판독도 우측의 상태를 판독할 때와 반대로, 비트선(BL3)에서 비트선(BL2) 방향으로 전계를 걸므로써, 트랩 게이트의 좌측에 일렉트론이 주입되고 있는지의 여부를 셀 트랜지스터의 전류에 의해서 검출할 수 있다.
절연성의 트랩 게이트를 이용하는 셀 트랜지스터는 트랩 게이트가 절연성이므로 국부적으로 캐리어를 주입할 수 있다. 따라서 우측과 좌측으로 구별하여 캐리어(핫 일렉트론)를 주입하는 경우는 그것에 대응하는 방법으로 전계를 인가하여 정보를 판독할 필요가 있다. 그리고 트랩 게이트를 이용한 셀 트랜지스터는 트랩 게이트가 인접하는 셀 트랜지스터와 연속되는 절연층이라도 동작상 지장은 없다. 트랩 게이트 자체가 절연성이고, 주입된 캐리어는 트랩 게이트 내를 이동할 수 없는데, 국부적으로만 캐리어가 트랩되지 않기 때문이다.
다음에 상술한 트랩 게이트를 갖는 셀 트랜지스터로 이루어진 메모리의 제조 공정에 대하여 설명한다. 도 3∼도 9는 제 1 실시예에서의 제조 공정도이다. 도 3, 4는 각 공정의 단면도, 도 5, 6은 각 공정의 다른 단면도, 도 7, 8, 9는 각 공정의 평면도이다. 평면도 중의 비트선이 연장되는 방향의 A-A'의 단면도가 도 3, 4에, 워드선이 연장되는 방향의 B-B'의 단면도가 도 5, 6에 각각 도시되어 있다. 각 도면 중 a, b, c는 각각 같은 공정을 나타낸다. 따라서 각 공정에서의 2개의 단면도와 1개의 평면도를 참조하면서 제조 공정에 대하여서 설명한다.
도 3a, 도 5a, 도 7a참조
P형 반도체 기판(1) 상에 공지의 열산화법에 의해서 실리콘 산화막(2)을 막 두께 100nm 정도, 공지의 CVD(화학 기상 성장)법에 의해서 실리콘 질화막(3)을 막 두께 150nm 정도, 순차 형성한다.
다음에 공지의 포토리소그래피법으로, 확산층 영역에 대응하는 위치에 레지스트 패턴(4)을 형성한 후, 공지의 에칭법으로 노출된 실리콘 질화막(3)을 선택적으로 제거한다. 이때 레지스트 패턴(4)의 선폭과 간격은 최소 가공 가능 치수(F)이다.
도 3b, 도 5b, 도 7b 참조
다음에 레지스트 패턴(4)을 마스크로 하여, P형 반도체 기판(1) 중에 공지의 이온 주입법으로 비소 이온을 예를 들면 50∼150KeV로 5E15∼5E16[ions/cm-2] 정도 주입하고, 비트선에 대응하는 N형 확산층(5)을 형성한다. 그 후 레지스트 패턴(4)을 제거한다. 또 상기의 5E15는 5×1015를 의미하며, 이하 똑 같다.
도 3c, 도 5c, 도 7c 참조
다음에 실리콘 질화막(3)을 마스크로 하고, 공지의 열산화법으로 200nm 정도로 필드 산화막(6)을 형성한 후, 공지의 웨트 에칭법으로 실리콘 질화막(3)을 제거하고, 동시에 필드 산화막(6) 이외의 영역의 P형 반도체 기판(1) 표면을 노출시킨다.
그리고 이 때, 필드 산화막(6) 형성 후 또는 실리콘 질화막(3) 제거 후에, 공지의 이온 주입법으로 채널 농도 조정용의 불순물 이온을 반도체 기판(1) 중에 주입해도 좋다. 이 채널 농도의 조정에 의해서 셀 트랜지스터의 임계치 전압이 조정된다. P형 반도체 기판(1)의 불순물 농도를 진하게 하고자 하는 경우는, 예를 들면 붕소 이온을 30∼90KeV로 5E11∼5E12[ions/cm-2] 정도 주입하면 좋다. 반대로 상기 불순물 농도를 엷게 하고자 하는 경우는, 예를 들면 인 이온을 60∼100KeV로 5E11∼5E12[ions/cm-2 ]정도 주입하면 된다.
도 3d, 도 5d 참조
다음에 노출된 반도체 기판(1) 상에, 공지의 CVD법에 의해서 실리콘 질화막(7)을 700nm 정도 형성한다. 다음에 공지의 CMP(화학적 기계적 연마)법으로 실리콘 질화막(7)을 300nm 정도 연마함으로써 표면을 평탄화한다.
도 3e, 도 5e, 도 8e 참조
다음에 공지의 포토리소그래피법으로 제 1 워드선 전극의 위치에 레지스트 패턴(8)을 형성한다. 이 레지스트 패턴(8)의 선폭과 간격은 최소 가공 가능 치수(F)이다.
도 3f, 도 5f, 도 8f 참조
상기 레지스트 패턴(8)을 마스크로 하여, 공지의 에칭법으로 실리콘 질화막(7)을 선택적으로 제거한 후, 레지스트 패턴(8)을 제거한다. 그 결과 도 3f에 나타낸 것과 같이 워드선 방향으로 연장되는 복수의 스트라이프 패턴(7)이 형성된다. 또한 이 스트라이프 패턴(7)은 최소 선폭의 치수로 가공된다.
도 4g, 도 6g, 도 9g, 도 17g 참조
다음에 공지의 CVD법으로 실리콘 산화막을 100nm 정도 전면에 형성하고, 공지의 에칭법으로 전면 에치백함으로써 실리콘 질화막(7)의 양측에 예를 들면 한쪽 0.09μm(90nm) 폭(막 두께의 약90%)의 사이드월 산화막(9)을 형성한다. 사이드월 산화막의 형성은 공지의 제법에 의해서 재현성 있게 행할 수 있다. 이 상태는 도 17의 사시도를 참조함으로써 보다 더 이해된다. 도 17g에 나타낸 것과 같이 스트라이프 패턴(7)의 양측에 얇은 사이드월 산화막(9)이 형성된다.
도 4h, 도 6h, 도 17h 참조
다음에 공지의 웨트 에칭법으로, 예를 들면 인산 용액에 의해서 실리콘 질화막(7)만을 선택적으로 제거한다. 그 결과 최소 선폭의 간격으로 배열된 복수의 사이드월 절연막(9)이 형성된다. 이 상태도 도 17h에 사시도로 나타낸다.
도 4i, 도 6i 참조
계속해서 노출된 반도체 기판(1) 상에 공지의 열산화법에 의해서 실리콘 산화막을 15nm 정도, 공지의 CVD법에 의해서 실리콘 질화막을 10nm 정도 차례로 형성한다. 그 후 공지의 열산화법에 따라 산소 분위기 중에서 900∼950℃, 30∼60min 정도의 열처리를 가하여, 상기 실리콘 질화막의 상부를 6nm 정도 산화함으로써 실리콘 산화막(10), 실리콘 질화막(11), 실리콘 산화막(12)의 3층 구조의 게이트 절연막(13)을 형성한다. 이 경우 실리콘 질화막(11)이 캐리어 트랩 게이트의 절연막으로 된다.
또 반도체 기판(1) 이외의 사이드월 산화막(9)의 영역에는, 실리콘 질화막(11), 실리콘 산화막(12)만이 형성된다. 그리고 필드 절연막(6) 위에는 연속하여 3층 구조가 형성된다. 따라서 워드선 방향에서, 트랩 게이트를 갖는 게이트 절연막이 인접하는 셀 트랜지스터간에서 연속하는 구성으로 된다.
그리고 이때 공정 c로 바꾸어서 사이드월 산화막(9) 형성 후 또는 게이트 절연막(13) 형성 후에, 공지의 이온 주입법으로 채널 농도 조정용의 불순물 이온을 반도체 기판(1) 중에 주입해도 좋다. 공정 c의 경우와 똑 같이 반도체 기판(1)의 불순물 농도를 진하게 하고자 하는 경우는, 예를 들면 붕소 이온을 30∼90KeV로 5E11∼5E12 [ions/cm-2] 정도 주입하면 좋다. 반대로 상기 불순물 농도를 엷게 하고자 하는 경우는, 예를 들면 인 이온을 60 ∼100KeV로 5E11∼5E12[ions/cm-2] 정도 주입하면 된다.
도 4j, 도 6j 참조
계속해서 전면에 공지의 CVD법으로 인을 2∼6E20[atoms/cm3] 정도 함유한 다결정 실리콘막(14)을 500nm 정도 형성한다. 그 결과 사이드월 산화막(9) 사이와 그 위에 도전성의 다결정 실리콘막(14)이 형성된다.
도 4k, 도 6k, 도 9k, 도 17k 참조
다음에 공지의 CMP법 또는 에치백법으로 사이드월 산화막(9)과 게이트 절연막(13) 사이의 영역 이외의 다결정 실리콘막(14)의 상층부를 제거함으로써, 워드선 전극(15, 16)이 사이드월(9) 사이에 형성된다. 이 워드선(15, 16)은 최초로 형성된 스트라이프 패턴(7)에 대하여 별도의 마스크 얼라인먼트없이, 셀프얼라인적으로 형성된다. 그리고 동시에 표면은 상기 CMP처리에 의해서 평탄화된다. 이 상태는 도 17k의 사시도에 나타나 있다.
이와 같이 제 1 및 제 2 캐리어 트랩막(11), 제 1 및 제 2 워드선(15, 16)이 각각 동시에 형성되므로, 종래예에 비하여 공정수가 적다. 또 제 1 및 제 2 워드선(15, 16)이 셀프얼라인적으로 형성되므로, 제조 공정의 불균일에 기인하여 제 1 및 제 2 워드선을 갖는 각 메모리 셀의 특성이 달라지게 되는 가능성은 낮다. 또 제 1 및 제 2 워드선 형성 후의 표면이 평탄하기 때문에, 그 후의 신호 배선 형성을 위한 사전의 평탄화 처리가 불필요하게 된다.
도 41, 도 61, 도 91 참조
그 후 사이드월(9)과 워드선(15, 16) 위에 층간 절연막(17)을 형성한다. 전(前) 공정시에 표면은 이미 평탄한 상태로 되어 있으므로, 이 층간 절연막 형성전의 CMP법 등에 의한 평탄화 처리는 불필요하다. 계속해서 도시되지 않은 콘택트 홀의 개공(開孔), 메탈 배선의 형성 등을 행하여 불휘발성 반도체 메모리가 제조된다.
상기의 제조 공정에서 각 워드선(15, 16)의 치수는 예를 들면 이하와 같이 된다. 제 1 워드선 전극(15)의 게이트 폭(18)은 예를 들면 0.4μm(=F)로 한다. 사이드월 산화막(9), 실리콘 질화막(11) 및 실리콘 산화막(12)으로 이루어진 절연막의 합계 막 두께(19)를 α로 하면, 상술과 같이 사이드월 산화막(9)의 폭은 0.09μm, 실리콘 질화막(11)과 실리콘 산화막(12)의 막 두께를 약 10nm(=0.01μm)로 했으므로, 이 경우는 α=0.09+0.01μm= 약 0.10μm로 되고, 제 2 워드선 전극(16)의 게이트 폭(20)은 F-2α=0.2μm로 된다.
이상과 같이 이 실시예에 의하면, 사이드월 산화막(9), 실리콘 질화막(11) 및 실리콘 산화막(12)으로 이루어진 절연막을 통해서, 워드선 전극(15, 16)이 자기 정합적으로 동시에 형성되고, 또한 평탄성이 우수한 SONOS(Silicon Oxide Nitride Oxide Silicon)형 불휘발성 메모리 셀을 얻을 수 있다. 이 메모리 셀에서는 실리콘 질화막(11)이 트랩 게이트로 되고, 캐리어가 주입되어 데이터가 기억된다.
또 상기 실시예에서, 실리콘 질화막(7)과 사이드월 산화막(9)은 마스크레스(maskless)로 한쪽을 선택적으로 제거할 수 있는 절연막의 조합이면, 다른 막을 사용하여도 좋다. 예를 들면 재질을 역으로 하여, 실리콘 산화막(7)과 사이드월 질화막(9)으로 하고, 도 4h, 도 6h에서 불산 용액에 의해서 실리콘 산화막(7)만을 선택적으로 제거하여도 좋다. 그리고 충분한 에칭 선택비를 취할 수 있으면, 웨트 에칭이 아니고 드라이 에칭을 사용하여도 좋다. 다만 사이드월막(9)은 워드선 전극을 분리하기 위해서 절연막이 바람직하다.
또 상기 실시예에서는 제 1 및 제 2 워드선(15, 16)을 다결정 실리콘막으로 형성했으나, 이것은 W(텅스텐), Mo(몰리브덴), Ti(티탄) 등을 포함한 실리사이드막이나 금속막, 또는 그 조합한 조성의 도전성막을 사용하여도 좋다.
[제 2 실시예]
도 10, 11, 12, 13은 제 2 실시예에서의 제조 공정의 단면도이고, 도 14, 15는 그 평면도이다. 평면도는 일부의 공정에 대해서만 나타낸다. 제 2 실시예에서도, 트랩 게이트를 갖는 불휘발성 메모리 셀의 구조를 살려서, 셀프얼라인에 의해 제 1 및 제 2 워드선 전극을 형성할 수 있다.
도 10a, 도 12a 참조 (평면도는 도 7a 참조)
P형 반도체 기판(21) 표면에 공지의 열산화법에 의해서 실리콘 산화막(22)을 막 두께 100nm 정도, 공지의 CVD법에 의해서 실리콘 질화막(23)을 막 두께 150nm 정도, 순차 형성한다. 다음에 공지의 포토리소그래피법으로 확산층 영역에 대응하는 위치에 레지스트 패턴(24)을 형성한 후, 공지의 에칭법으로 노출된 실리콘 질화막(23)을 선택적으로 제거한다. 이때 레지스트 패턴(24)의 선폭과 간격은 최소 가공 가능 치수(F)이다. 여기에서는, 예를 들면 F=0.4μm로 한다.
도 10b, 도 12b 참조(평면도는 도 7b 참조)
다음에 레지스트 패턴(24)을 마스크로 하여, P형 반도체 기판(21) 중에 공지의 이온 주입법으로 비소 이온을 예를 들면 50∼ 150KeV로 5E15∼5E16[ions/cm-2] 정도 주입하고, 비트선에 대응하는 N형 확산층(25)을 형성한다. 그리고 레지스트 패턴(24)을 제거한다.
도 10c, 도 12c 참조(평면도는 도 7c 참조)
다음에 실리콘 질화막(23)을 마스크로 하여 공지의 열산화법으로 200nm 정도로 필드 산화막(26)을 형성한 후, 공지의 웨트 에칭법으로 실리콘 질화막(23)을 제거하고, 동시에 필드 산화막(26) 이외 영역의 P형 반도체 기판(21) 표면을 노출시킨다.
또 이때 필드 산화막(26) 형성 후 또는 실리콘 질화막(23)을 제거한 후에, 공지의 이온 주입법으로 채널 농도 조정용의 불순물 이온을 반도체 기판(21) 중에 주입해도 좋다. 반도체 기판 (21)의 불순물 농도를 진하게 하고자 하는 경우는, 예를 들면 붕소 이온을 30∼90KeV로 5E11∼5E12[ions/cm-2] 정도 주입하면 좋다. 역으로 상기 불순물 농도를 엷게 하고자 하는 경우는, 예를 들면 인 이온을 60∼100KeV로 5E11∼5E12 [ions/cm-2] 정도 주입하면 좋다.
도 10d, 도 12d 참조
계속해서 노출된 반도체 기판(21) 상에 공지의 열산화법에 의해서 실리콘 산화막을 15nm 정도, 공지의 CVD법에 의해서 실리콘 질화막을 10nm 정도 형성한 후, 공지의 열산화법에 의한 산소 분위기 중에서 900∼950℃, 30∼60min 정도의 열처리를 가하여, 상기 실리콘 질화막의 상부를 6nm 정도 산화한다. 그 결과 실리콘 산화막(27), 실리콘 질화막(28), 실리콘 산화막(29)으로 이루어진 3층 구조의 제 1 게이트 절연막(30)을 형성한다. 이 경우 실리콘 질화막(28)이 제 1 캐리어 트랩 게이트막으로 된다.
다음에 공지의 CVD법으로 인을 2∼6E20 [atoms/cm3] 정도 함유한 다결정 실리콘막(31)을 800nm 정도의 막 두께로 형성한 후, 공지의 CMP법으로 다결정 실리콘막(31)을 300nm 정도 연마함으로써 표면을 평탄화한다.
도 10e, 도 12e, 도 14e 참조
다음에 공지의 포토리소그래피법으로써, 다결정 실리콘막(31) 상의 제 1 워드선 전극의 위치에 레지스트 패턴(32)을 형성한다. 이때 레지스트 패턴(32)의 선폭과 간격은 최소 가공 가능 치수(F)이고, 여기에서는, 예를 들면 F=0.4μm로 한다.
도 1lf, 도 13f, 도 14f 참조
다음에 공지의 에칭법으로 레지스트 패턴(32)을 마스크로서 다결정 실리콘막(31)을 선택적으로 제거하고, 제 1 워드선 전극(33)을 형성한 후, 레지스트 패턴(32)을 제거한다. 제 1 워드선 전극(33)은 최소 가공 가능 치수로 형성된다.
도 11g 참조
다음에 공지의 열산화법에 의해서 제 1 워드선 전극(33)의 상부 및 측벽을, 예를 들면 100nm(0.1μm) 정도 산화하여, 산화막 치환층(34)을 형성한다.
도 11h, 도 15h 참조
다음에 공지의 CVD법으로 실리콘 산화막을 100nm 정도 전면에 형성하고, 공지의 에칭법으로 에치백함으로써 산화막 치환층(34)의 양측에, 예를 들면 한쪽 0.09μm폭의 사이드월 산화막(35)을 형성한다. 그리고 그 에치백 공정에 의해서 동시에 제 1 워드선 전극(33)과 산화막 치환층(34)과 사이드월 산화막(35)과 필드 산화막(26) 이외의 영역에서 반도체 기판(21)의 표면을 노출시킨다.
도 11i, 도 13i 참조
계속해서 노출된 반도체 기판(21) 상에 공지의 열산화법에 의해서 실리콘 산화막을 15nm 정도, 공지의 CVD법에 의해서 실리콘 질화막을 10nm 정도 형성하고, 또 공지의 열산화법의 산소 분위기 중에서 900∼950℃, 30∼60min 정도의 열처리를 가하여, 상기 실리콘 질화막의 상부를 6nm 정도 산화한다. 이에 의해서 실리콘 산화막(36), 실리콘 질화막(37), 실리콘 산화막(38)으로 이루어진 3층 구조의 제 2 게이트 절연막(39)을 형성한다. 이 경우 실리콘 질화막(37)이 제 2 캐리어 트랩막으로 된다. 또 이때 반도체 기판(21) 상 이외의 영역에는 실리콘 질화막(37), 실리콘 산화막(38)이 형성된다.
그리고 사이드월 산화막(35) 형성 후 또는 제 2 게이트 절연막(39) 형성 후에 공정 c로 바꾸어 공지의 이온 주입법으로 채널 농도 조정용의 불순물 이온을 반도체 기판(21) 중에 주입해도 좋다. 이온 주입의 조건은 공정 c의 경우와 같다.
도 11j, 도 13j, 도 13j' (B2-B2' 단면), 도 15j 참조
계속해서 전면(全面)에 공지의 CVD법으로 인을 2∼6E20 [atoms/cm3] 정도 함유한 다결정 실리콘막(41)을 500nm 정도 형성한 후 공지의 CMP법으로 또는 에치백법으로 사이드월 산화막(35)과, 제 2 게이트 절연막(39)으로 둘러싸인 홈 이외의 상기 다결정 실리콘막(41)을 제거한다. 그 결과 제 2 워드선 전극(41)은 제 1 워드선 전극(33) 사이에 자기 정합적으로 형성된다.
이 때 제 1 워드선(33) 상의 산화막 치환층(34)은 CMP의 연마·스톱층 또는 에칭·스톱으로서 기능하며, 종점 검출을 용이하게 하여 다결정 실리콘막(41)의 가공시에 있어서 제 1 워드선의 깎임을 방지한다. 그리고 제 1 및 제 2 워드선 형성 후의 결과, 표면이 평탄하기 때문에 그 후의 메탈 배선을 위한 평탄화 처리가 불필요하다.
그 후에 도시되지 않은 층간 절연막의 형성, 콘택트 홀의 개공, 메탈 배선의 형성 등을 행하여 불휘발성 반도체 메모리 셀을 제조한다.
각 워드선의 치수는 예를 들면 이하와 같이 된다. 제 1 워드선 전극(33)의 폭을 예를 들면 0.4μm(=F)로 하고, 산화막 치환층(34)의 막 두께(44)를 100nm(0.1μm)로 했으므로, 결과적으로 제 1 워드선의 게이트 폭(42)은 0.2μm로 된다. 또 사이드월 산화막(35), 실리콘 질화막(37) 및 실리콘 산화막(38)으로 이루어진 절연막의 합계 막 두께(45)를 α로 하면, 사이드월 산화막(35)의 폭은 0.09μm, 실리콘 질화막(37)과 실리콘 산화막(38)의 막 두께를 약 10nm(=0.01μm)로 했으므로, 이 경우는 α=0.09+0.01μm=약 0.10μm로 되고, 제 2 워드선 전극(41)의 게이트 폭(44)은 F-2α=0.2μm로 된다.
이상과 같이 제 2 실시예에서는, 산화막 치환층(34) 막 두께와 상기 α를 조정함으로써, 메모리 셀 사이즈를 바꾸지 않고 제 1 및 제 2 워드선(33, 41)의 선폭을 동일하게 할 수 있다. 그리고 이와 같이 구성된 불휘발성 반도체 메모리의 동작은 최초에 설명한 것과 같다.
이상과 같이 제 2 실시예에 의하면, 사이드월 산화막(35), 실리콘 질화막(37), 실리콘 산화막(38), 또 산화막 치환층(34)을 통해서 제 1 워드선 전극(33)과 제 2 워드선 전극(41)이 자기 정합적으로 고밀도로 또한 동일 선폭으로 형성된다. 또 평탄성 이 우수한 SONOS형 불휘발성 메모리 셀을 얻을 수 있다.
또 본 실시예에서는, 각 워드선의 선폭을 동일하게 했으나, 제 1 워드선 전극(33)의 폭을 산화막 치환층(34)의 막 두께로, 제 2 워드선 전극(41)의 폭을 사이드월 산화막(35)으로 각각 독립적으로 제어하여 형성할 수 있다. 따라서 같은 선폭으로 제 1 및 제 2 워드선을 형성하거나, 다른 폭으로 형성하는 것도 용이하게 가능해진다.
또 제 1 및 제 2 워드선 전극간에 사이드월 산화막(35)에 더하여 절연막인 산화막 치환층(34)이 있기 때문에, 종래에 비해서 전극간 쇼트나 리크에 의한 불량이 일어나기 어려운 구조로 되어 있다.
도 16은 제 2 실시예의 변형예인 공정 단면도이다. 도 16의 공정 d∼g는 도 10, 11의 공정 d∼g를 대신하는 단면도이다. 제 2 실시예에서는 제 1 워드선 전극(33)을 산화 처리함으로써, 측벽 및 상부에 산화막 치환층(34)을 형성하였으나, 제 1 워드선 전극(33) 상부를 덮는 절연막은 CVD법에 의해서 형성되는 실리콘 산화막 또는 실리콘 질화막 등의 절연막이라도 좋다.
이 변형예에서 공정 a∼c까지는 상술의 공정과 같다. 즉 실리콘 질화막(23)을 마스크로 하여 공지의 열산화법에 의해 200nm 정도로 필드 산화막(26)을 형성한 후, 공지의 웨트 에칭법으로 실리콘 질화막(23)을 제거하고, 동시에 필드 산화막(26) 이외 영역의 P형 반도체 기판(1) 표면을 노출시키고, 계속해서 노출된 반도체 기판(21) 상에 제 1 게이트 절연막(30)을 형성한다.
다음에 도 16d에 나타낸 것과 같이, 다음에 공지의 CVD법으로 인을 2∼6E20 [atoms/cm3] 정도 함유한 다결정 실리콘막(31)을 700nm 정도의 막 두께로 형성한 후, 공지의 CMP법으로 다결정 실리콘막(31)의 상부를 300nm 정도 연마함으로써, 표면을 평탄화한다. 그리고 다결정 실리콘막(3) 상에 공지의 CVD법으로 실리콘 산화막(46)을 100nm 정도 형성한다.
다음에 도 16e에 나타낸 것과 같이, 공지의 포토리소그래피법으로 실리콘 산화막(46) 상의 제 1 워드선 전극의 위치에 레지스트 패턴(32)을 형성한다. 이 레지스트 패턴(32)의 선폭과 간격은 최소 선폭(F)으로 설정된다.
그리고 도 16f에 나타낸 것과 같이 레지스트 패턴(32)을 마스크로 하여, 공지의 에칭법으로 노출된 실리콘 산화막(46), 계속해서 다결정 실리콘막(31)을 선택적으로 제거한다. 또는 레지스트 패턴(32)을 마스크로 하여, 공지의 에칭법으로 노출된 실리콘 산화막(46)을 선택적으로 제거한 후, 레지스트 패턴(32)을 제거하고, 잔존한 실리콘 산화막(46)을 마스크로 하여 다결정 실리콘막(31)을 선택적으로 제거해도 좋다.
다음에 도 16g에 나타낸 것과 같이 공지의 열산화법에 의해서 노출된 제 1 워드선 전극(33)의 측벽을 예를 들면 100nm(0.1μm) 산화하여 산화막 치환층(34)을 형성한다. 그 결과 제 1 워드선 전극(33)의 선폭은 최소선폭(F)보다 가늘게 된다. 이 이후의 공정은 상기의 제 2 실시예와 같다.
상기와 같이 제 1 워드선(33) 상의 절연막(실리콘 산화막(46))과 산화막 치환층(34)을 별도로 형성함으로써, 실리콘 산화막(46)에는 CMP법의 연마·스톱층 또는 에치백의 에칭·스톱층으로서의 기능을 부여한다. 그리고 산화막 치환층(34)에는 제 2 워드선(41) 사이의 절연 및 제 1 워드선(33)의 선폭 제어의 기능을 부여한다. 따라서 실리콘 산화막(46)과 산화막 치환층(34)을 각각의 역할에 따라서 별도의 막 두께로 설정하는 것이 가능해진다.
예를 들면 상기의 예에서 실리콘 산화막(46)만을 200nm(0.2um)로 두껍게 하여, 제 2 워드선 가공시의 마진을 늘리는 것이 가능해진다.
도 18은 또 제 2 실시예에서의 다른 변형예의 공정 단면도이다. 이 변형예에서는 도 11의 공정 h, i, j의 대신으로, 도 18의 공정 h, i, j가 채용된다. 따라서 이 변형예에서는 공정 a∼g는 도 10, 11로 나타낸 공정 a∼g와 같다. 도 18의 변형예에서는 제 2 워드선(41)의 폭을 제어하기 위하여 이용한 사이드월 절연막(35)이 설치되어 있지 않다.
도 18의 공정 f, g는 도 11과 같다. 그 후 도 18의 공정 h에 나타낸 것과 같이, 산화막 치환층(34)을 마스크로 하여, 공지의 드라이 에칭 또는 웨트 에칭법에 의해서, 노출되어 있는 제 1 게이트 절연막(30)을 제거한다. 그리고 도 18의 공정 i에 나타낸 것과 같이, 제 2 게이트 절연막(39)을 전면(全面)에 형성한다. 그 후 도 18의 공정 j에 나타낸 것과 같이, 공지에 CVD법으로 인을 함유한 다결정 실리콘층을 전면에 형성하고, 공지의 CMP법 또는 에치백법으로써, 산화막 치환층(34)과 제 2 게이트 절연막(39) 사이에 낀 홈 이외의 다결정 실리콘층을 제거하여, 제 2 워드선 전극(41)을 형성한다. 따라서 도 18의 공정 i, j는 도 11의 공정 i, j와 같다. 이와 같이 변형예에서는 사이드월 산화막(35)을 생략할 수 있다.
또 변형예로서 도 18의 공정 g에서 형성되어 있는 제 1 게이트 절연막(30)을 제거하지 않고, 공정 i의 전면에 다결정 실리콘층을 형성하고, 공지의 CMP법 또는 에치백법으로 산화막 치환층(34) 사이에 낀 홈 이외의 다결정 실리콘층을 제거하여, 제 2 워드선 전극(41)을 형성할 수도 있다. 그 결과 도 18의 공정 j2에 나타낸 것과 같이, 최초에 형성된 게이트 절연막(30)은 제 1 및 제 2 게이트 절연막으로서 그대로 이용된다.
이상과 같이 본 실시예에서는, 절연성의 트랩 게이트를 갖는 불휘발성 메모리 셀을, 셀프얼라인먼트에 의해서 고밀도로 컨트롤 게이트로서 기능하는 워드선 전극을 형성할 수 있다.
도 19는 본 실시예에서의 워드선 전극과 열 디코더의 관계를 나타낸 회로도이다. 본 실시형의 제조 방법으로 형성되는 반도체 메모리에서는, 제 1 및 제 2 워드선 전극이 사이드월 절연막을 통해서 절연되어 고밀도로 배치된다. 따라서 이들 고밀도의 전극군을 워드선 전극을 선택하여 구동하는 열 디코더와 어떻게 접속할 것인지가 문제로 된다.
도 19로 나타낸 것과 같이, 제 1 워드선 전극에 대응하는 홀수번째의 워드선(WL1, WL3, WL5)은 메모리 셀 어레이의 우측에 배치된 제 1 열 디코더(RD1)에 접속된다. 한편 제 2 워드선 전극에 대응하는 짝수번째의 워드선(WL2, WL4, WL6)은 메모리 셀 어레이의 좌측에 배치된 제 2 열 디코더(RD2)에 접속된다. 이와 같이 제 1 , 제 2 워드선 전극을 엇갈리게 양측에 배치한 열 디코더(RD1, RD2)에 접속함으로써 고밀도로 배치된 제 1 및 제 2 워드선 전극을 적절하게 열 디코더에 접속할 수 있다.
도 20∼도 23은 제 2 워드선 전극의 패터닝 공정을 설명하는 평면도이다. 도 20은 제 1 실시예에서는 도 4, 6, 9의 공정 k가 종료된 상태, 제 2 실시예에서는 도 11, 13, 15의 공정 j가 종료된 상태를 각각 나타낸다. 도 20에서는 제 1 워드선 전극(33(15))의 측벽에 사이드월 절연막(34, 35(9))이 형성되고, 그 이외의 영역에 제 2 워드선 전극(41 (16))이 매립되어 있다. 또 도 20이하에서는 도 19와 달리, 워드선 전극이 세로 방향으로 연장되어 있다. 그리고 영역(50)이 메모리 셀 어레이 영역, 영역(52)이 제 1 워드선용 열 디코더(RD1)가 설치되는 영역, 영역(54)이 제 2 워드선용 열 디코더(RD2)가 설치되는 영역을 각각 나타낸다.
도 21은 제 1 실시예에서의 제 2 워드선 전극(16)을 에칭하는 마스크 패턴(60)을 나타낸다. 이 마스크 패턴(60)은 포토레지스트로 이루어진다. 마스크 패턴(60)은 제 1 열 디코더(RD1) 측에서는, 제 1 워드선 전극(15) 위를 피복하고, 제 2 워드선 전극(16) 위를 노출한다. 한편 마스크 패턴(60)은 제 2 열 디코더(RD2) 측에서는 제 1 워드선 전극(15) 간의 영역을 피복하고, 제 1 워드선 전극(15)으로부터 연장되는 영역을 노출한다. 또 마스크 패턴(60)은 제 1 워드선 전극(15)의 상하 방향의 위치 맞춤 어긋남을 고려하여, 도시되는 바와 같이 제 1 워드선 전극(15)의 상하 단부가 노출되어 있다. 이에 의해서 마스크 패턴(60)이 상하 방향으로 엇갈려도 에칭 후에 분리될 제 2 워드선 전극끼리 연결되는 것이 방지된다.
도 22는 도 21의 마스크 패턴(60)을 마스크로 하여, 제 2 워드선 전극(16)을 에칭한 후의 평면도이다. 도시된 바와 같이 제 1 열 디코더(RD1) 측에는 제 1 워드선 전극(15)이 연장되어 형성되고, 제 2 열 디코더(RD2) 측에는 제 2 워드선 전극(16)이 연장되어 형성된다. 그리고 도시되지 않은 접속 수단에 의해서, 제 1 워드선 전극(15)은 도면 중 상측에 배치되는 제 1 열 디코더(RD1)에 접속되고, 제 2 워드선 전극은 도면 중 하측에 배치되는 제 2 열 디코더(RD2)에 접속된다. 따라서 제 1 및 제 2 워드선 전극(15, 16)이 고밀도로 배치되어 있어도, 열 디코더(RD1, RD2)와 용이하게 접속할 수 있다. 또 제 1 워드선 전극(15) 상하단부는 위치 엇갈림을 고려하여 노출되어 있었으므로 부분적으로 제거되어 있다.
도 23은 제 2 실시예에서의 제 2 워드선 전극(41)을 에칭하는 마스크 패턴(62)을 나타낸다. 이 마스크 패턴(62)도 포토레지스트로 이루어진다. 마스크 패턴(62)은 제 1 열 디코더(RD1) 측에서는, 제 1 워드선 전극(33) 및 제 2 워드선 전극(41) 위를 노출한다. 한편 마스크 패턴(62)은 제 2 열 디코더(RD2)측에서는, 제 1 워드선 전극(33) 사이의 영역을 피복하여, 제 1 워드선 전극(33)으로부터 연장되는 영역을 노출한다. 또 마스크 패턴(62)은 제 1 워드선 전극(33)의 상하 방향의 위치 맞춤 엇갈림을 고려하여, 도시된 바와 같이 제 1 워드선 전극(33)의 하단이 노출되어 있다. 이에 의해서 마스크 어긋남이 있어도 분리될 제 2 워드선 전극끼리 연결되는 것이 방지된다.
도 11j에 나타낸 것과 같이 제 2 실시예에서는, 제 1 워드선 전극(33)은 실리콘 산화막(34)으로 덮여 있다. 한편 제 2 워드선 전극(41)은 덮여지지 않고 노출되어 있다. 따라서 공지의 에칭 공정에 의하면 산화막(34)으로 피복된 제 1 워드선 전극(33)을 에칭하지 않고, 다결정 실리콘으로 이루어진 제 2 워드선 전극(41)을 선택적으로 에칭할 수 있다. 따라서 제 1 열 디코더(RD1) 측의 마스크 패턴(62)은 제 1 워드선 전극(33) 위를 피복할 필요는 없다.
도 23에 나타낸 마스크 패턴(62)을 이용하여, 제 2 워드선 전극(41)을 에칭하면, 도 22에 나타낸 제 2 워드선 전극 패턴을 형성할 수 있다. 제 2 실시예의 경우는 제 1 워드선 전극(33) 상하가 일부 에칭 제거되는 일은 없다.
상기 이외에도 제 1 워드선 전극을 제 1 열 디코더(RD1)측으로 연장시키고, 제 2 워드선 전극을 제 2 열 디코더(RD2) 측으로 연장시켜, 각각의 단부를 빗살 모양으로 형성할 수 있다. 어느 쪽이든 엇갈리게 연장시킴으로써 고밀도로 배치된 워드선 전극을 각각의 열 디코더(RD1, RD2)에 비교적 용이하게 접속할 수 있다.
이상의 실시예는 다음 부기와 같이 정리된다.
(부기 1)
절연성의 트랩 게이트를 갖는 메모리 셀을 복수 갖는 불휘발성 반도체 메모리의 제조 방법에 있어서,
기판 위에 워드선 방향으로 연장되는 스트라이프 패턴을 형성하는 공정과,
상기 스트라이프 패턴 상에 절연막을 형성한 후 전면 에칭에 의해서 그 스트라이프 패턴의 양측 측벽에 사이드월 절연막을 형성하는 공정과,
상기 스트라이프 패턴을 선택적으로 제거하는 공정과,
그 후에 노출된 기판 상에 트랩 게이트 절연막을 포함하는 게이트 절연막을 형성하는 공정과,
전면에 도전층을 형성하여 상기 사이드월 절연막 사이를 제외하고 상기 도전층 상부를 제거하는 공정을 갖고,
상기 사이드월 절연막에 의해서 분리된 게이트 절연막과 도전층으로 이루어진 메모리 셀을 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
(부기 2)
부기 1에 있어서,
상기 스트라이프 패턴과 사이드월 절연막은 한쪽이 실리콘 산화막이고 다른 쪽이 실리콘 질화막인 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
(부기 3)
절연성의 트랩 게이트를 갖는 메모리 셀을 복수 갖는 불휘발성 반도체 메모리의 제조 방법에 있어서,
기판 상에 트랩 게이트 절연막을 포함하는 제 1 게이트 절연막을 형성하는 공정과,
상기 제 1 게이트 절연막 상에 워드선 방향으로 연장되는 도전성 스트라이프 패턴을 형성하는 공정과,
상기 도전성 스트라이프 패턴의 측벽을 산화하여 사이드월 절연막을 형성하는 공정과,
상기 사이드월 절연막간의 노출된 기판 상에 트랩 게이트 절연막을 포함하는 제 2 게이트 절연막을 형성하는 공정과,
상기 제 2 게이트 절연막 상을 포함하는 전면에 도전층을 형성하여 사이드월 절연막 사이를 제외하고 도전층 상부를 제거하는 공정을 갖고,
상기 도전성 스트라이프 패턴을 제 1 워드선, 사이드월 절연막 사이의 상기 도전층을 제 2 워드선으로 하는 메모리 셀 어레이 구조를 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
(부기 4)
부기 3에 있어서,
상기 사이드월 절연막을 형성하기 전에 상기 도전성 스트라이프 패턴의 상면에 상부 절연막을 형성하는 공정을 갖고, 상기 도전층 상부를 제거하는 공정을, 상기 상부 절연막을 스토퍼층으로서 이용하는 연마법에 의해서 행하는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
(부기 5)
부기 4에 있어서,
상기 사이드월 절연막을 형성하는 공정은 상기 도전성 스트라이프 패턴의 표면을 산화하여, 측벽과 상부에 상기 사이드월 절연막과 상기 상부 절연막을 동시에 형성하는 공정을 갖는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
(부기 6)
부기 1 또는 3에 있어서,
상기 스트라이프 패턴을 형성하기 전에, 상기 기판 표면을 선택적으로 산화하여, 상기 워드선 방향과 교차하는 비트선 방향으로 필드 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
(부기 7)
부기 1 또는 3에 있어서,
상기 게이트 절연막을 형성하는 공정은 상기 기판 표면을 산화하여 제 1 게이트 산화막을 형성하고, 또 그 위에 트랩 게이트 절연막을 형성하고, 그리고 상기 트랩 게이트 절연막의 표면을 산화하여 제 2 게이트 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
(부기 8)
부기 1 또는 3에 있어서,
상기 도전층 상부를 제거하는 공정은 전면에 형성된 상기 도전층의 표면을 연마에 의해서 제거하고, 표면을 평탄하게 하는 공정을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
(부기 9)
부기 3에 있어서,
상기 사이드월 절연막을 형성한 후, 전면에 절연막을 형성하고 나서 전면 에칭에 의해서 상기 사이드월 절연막 상에 제 2 사이드월 절연막을 더 형성하고, 그 후 상기 제 2 게이트 절연막을 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
(부기 10)
절연성의 트랩 게이트를 갖는 메모리 셀을 복수 갖는 불휘발성 반도체 메모리에 있어서,
기판 상에 형성되어 상기 트랩 게이트 절연막을 갖는 게이트 산화막과, 그 게이트 산화막 상에 형성되어 워드선 방향으로 연장되는 도전성의 제 1 워드선을 갖는 제 1 메모리 셀 열과,
상기 제 1 워드선의 양측에 설치된 분리용의 사이드월 절연막과,
상기 기판 상에 형성되어 상기 트랩 게이트 절연막을 갖는 게이트 산화막과, 그 게이트 산화막 상에 형성되어 도전성의 제 2 워드선을 갖는 제 2 메모리 셀 열을 갖고,
상기 제 2 워드선이 상기 제 1 워드선의 양측에 설치된 사이드월 절연막 사이에 매립되어 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
(부기 11)
부기 10에 있어서,
상기 메모리 셀 열의 상기 워드선 방향의 양측에 상기 워드선을 선택하는 제 1 및 제 2 열 디코더가 설치되고,
상기 제 1 워드선은 상기 제 1 열 디코더에 접속되고, 상기 제 2 워드선은 상기 제 2 열 디코더에 접속된 것을 특징으로 하는 불휘발성 반도체 메모리.
(부기 12)
부기 11에 있어서,
상기 제 1 열 디코더측에서, 상기 제 1 워드선이 상기 제 1 열 디코더측으로 연장되어 있고,
상기 제 2 열 디코더측에서, 상기 제 2 워드선이 상기 제 2 열 디코더측으로 연장되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
(부기 13)
절연성의 트랩 게이트를 갖는 메모리 셀을 복수 갖는 불휘발성 반도체 메모리의 제조 방법에 있어서,
기판 상에 트랩 게이트 절연막을 포함하는 게이트 절연막을 형성하는 공정과,
상기 게이트 절연막 상에 워드선 방향으로 연장되는 도전성 스트라이프 패턴을 형성하는 공정과,
상기 도전성 스트라이프 패턴의 측벽을 산화하여 사이드월 절연막을 형성하는 공정과,
상기 사이드월 절연막간의 상기 게이트 절연막 상을 포함하는 전면에 도전층을 형성하여 사이드월 절연막 사이를 제외하고 도전층 상부를 제거하는 공정을 갖고,
상기 도전성 스트라이프 패턴을 제 1 워드선, 사이드월 절연막 사이의 상기 도전층을 제 2 워드선으로 하는 메모리 셀 어레이 구조를 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
이상 본 발명에 의하면, 절연성의 트랩 게이트를 갖는 불휘발성 메모리 셀을 셀프얼라인 공정에 의해서 고밀도로 또한 재현성 있게 형성할 수 있다. 그리고 고밀도로 형성된 워드선 전극을 열 디코더에 적절히 접속할 수 있다.
이상 본 발명의 보호범위는 상기의 실시예에 한정되는 것은 아니며, 특허청구범위에 기재된 발명과 그 균등물에까지 미치는 것이다.

Claims (10)

  1. 절연성의 트랩 게이트(trap gate)를 갖는 메모리 셀을 복수 갖는 불휘발성(non-volatile) 반도체 메모리의 제조 방법에 있어서,
    기판 상에 워드선 방향으로 연장되는 스트라이프 패턴을 형성하는 공정과,
    상기 스트라이프 패턴 상에 절연막을 형성한 후, 전면(全面) 에칭에 의해서 그 스트라이프 패턴의 양측 측벽에 사이드월 절연막을 형성하는 공정과,
    상기 스트라이프 패턴을 선택적으로 제거하는 공정과,
    그 후에 노출된 기판 상에 트랩 게이트 절연막을 포함하는 게이트 절연막을 형성하는 공정과,
    전면(全面)에 도전층을 형성하여 상기 사이드월 절연막간을 제외하고 상기 도전층 상부를 제거하는 공정을 갖고,
    상기 사이드월 절연막에 의해서 분리된 게이트 절연막과 도전층으로 이루어진 메모리 셀을 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
  2. 제 1 항에 있어서,
    상기 스트라이프 패턴과 사이드월 절연막은 한쪽이 실리콘 산화막이고, 다른 쪽이 실리콘 질화막인 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
  3. 절연성의 트랩 게이트를 갖는 메모리 셀을 복수 갖는 불휘발성 반도체 메모리의 제조 방법에 있어서,
    기판 상에 트랩 게이트 절연막을 포함하는 제 1 게이트 절연막을 형성하는 공정과,
    상기 제 1 게이트 절연막 상에 워드선 방향으로 연장되는 도전성 스트라이프 패턴을 형성하는 공정과,
    상기 도전성 스트라이프 패턴의 측벽을 산화하여 사이드월 절연막을 형성하는 공정과,
    상기 사이드월 절연막간의 노출된 기판 상에 트랩 게이트 절연막을 포함하는 제 2 게이트 절연막을 형성하는 공정과,
    상기 제 2 게이트 절연막 상을 포함하는 전면에 도전층을 형성하여 사이드월 절연막 사이를 제외하고 도전층 상부를 제거하는 공정을 갖고,
    상기 도전성 스트라이프 패턴을 제 1 워드선, 사이드월 절연막 사이의 상기 도전층을 제 2 워드선으로 하는 메모리 셀 어레이 구조를 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
  4. 제 3 항에 있어서,
    상기 사이드월 절연막을 형성하기 전에 상기 도전성 스트라이프 패턴 상면에 상부 절연막을 형성하는 공정을 갖고,
    상기 도전층 상부를 제거하는 공정을 상기 상부 절연막을 스토퍼층으로서 이용하는 연마법에 의해서 행하는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
  5. 제 4 항에 있어서,
    상기 사이드월 절연막을 형성하는 공정은 상기 도전성 스트라이프 패턴의 표면을 산화하고, 측벽과 상부에 상기 사이드월 절연막과 상기 상부 절연막을 동시에 형성하는 공정을 갖는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
  6. 제 1 항 또는 제 3 항에 있어서,
    상기 스트라이프 패턴을 형성하기 전에, 상기 기판 표면을 선택적으로 산화하고, 상기 워드선 방향과 교차하는 비트선 방향으로 필드 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
  7. 제 3 항에 있어서,
    상기 사이드월 절연막을 형성한 후, 전면에 절연막을 형성하고 나서 전면 에칭에 의해서 상기 사이드월 절연막 상에 제 2 사이드월 절연막을 더 형성하고, 그 후 상기 제 2 게이트 절연막을 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
  8. 절연성의 트랩 게이트를 갖는 메모리 셀을 복수 갖는 불휘발성 반도체 메모리에 있어서,
    기판 상에 형성되고 상기 트랩 게이트 절연막을 갖는 게이트 산화막과, 그 게이트 산화막 상에 형성되고 워드선 방향으로 연장되는 도전성의 제 1 워드선을 갖는 제 1 메모리 셀 열(列)과,
    상기 제 1 워드선의 양측에 설치된 분리용의 사이드월 절연막과,
    상기 기판 상에 형성되고 상기 트랩 게이트 절연막을 갖는 게이트 산화막과, 그 게이트 산화막 상에 형성되고 도전성의 제 2 워드선을 갖는 제 2 메모리 셀 열을 갖고,
    상기 제 2 워드선이 상기 제 1 워드선의 양측에 설치된 사이드월 절연막 사이에 매립되어 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  9. 제 8 항에 있어서,
    상기 메모리 셀 열의 상기 워드선 방향의 양측에 상기 워드선을 선택하는 제 1 및 제 2 열 디코더(row decoder)가 설치되고,
    상기 제 1 워드선은 상기 제 1 열 디코더에 접속되고, 상기 제 2 워드선은 상기 제 2 열 디코더에 접속된 것을 특징으로 하는 불휘발성 반도체 메모리.
  10. 제 9 항에 있어서,
    상기 제 1 열 디코더측에서, 상기 제 1 워드선이 상기 제 1 열 디코더측으로 연장되고,
    상기 제 2 열 디코더측에서, 상기 제 2 워드선이 상기 제 2 열 디코더측으로 연장되는 것을 특징으로 하는 불휘발성 반도체 메모리.
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