JP2008182123A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】不揮発性メモリを有する半導体装置の信頼性を向上させる技術を提供する。
【解決手段】半導体基板の主面上に第１導体膜、第１絶縁膜、第２導体膜およびネガ型のフォトレジスト膜を堆積し、フォトマスク９を用いてネガ型のフォトレジスト膜を露光し、現像する工程を含み、フォトマスク９は、半導体基板の主面上の第１領域に対応する第１部分９ａと、半導体基板の主面上の第２領域に対応する第２部分９ｂとを有し、第１部分９ａは、第１領域におけるネガ型のフォトレジスト膜上に所望のパターンを結像するための第１のマスクパターン１０ａを備え、第２部分９ｂは、第２領域におけるネガ型のフォトレジスト膜上に特定のパターンを結像しないように、露光光の解像限界以下の寸法および間隔で配列した、複数の遮光パターンを有する第２のマスクパターン１０ｂを備える。
【選択図】図４

Description

本発明は、半導体装置の製造技術に関し、特に、不揮発性メモリを備える半導体装置の製造方法に適用して有効な技術に関するものである。

近年の半導体装置の微細化による高集積化の要求に伴い、半導体装置の製造工程における半導体基板や堆積膜の加工技術、とりわけフォトリソグラフィ技術には、より微細な寸法のパターンを加工し得る解像力の向上が求められている。

フォトリソグラフィ技術において加工可能な寸法で表される解像度は、露光光源の波長に比例し、縮小投影用レンズの開口数に反比例する。即ち、解像度を向上させる（加工寸法を小さくする）ためには、露光光源の短波長化またはレンズの高開口数化が望ましい。しかしこれらは同時に、焦点深度の減少をもたらす。したがって、焦点深度以上の凹凸のある表面への露光では、所望の解像度が得られない。即ち、解像度と焦点深度はトレードオフの関係にある。

このように、フォトリソグラフィの解像度を露光光源の波長とレンズの開口数のみによって向上させるには、物理的な限界がある。これに対し、光源波長とレンズ開口数より決まる露光装置の解像度よりも、更に微細なパターンを加工するための技術、いわゆる超解像技術が検討されている。

超解像技術として、例えば２種の位相シフトマスクを用いた技術などが、特開２００５−１４０９９７号公報（特許文献１）などに公示されている。
特開２００５−１４０９９７号公報

本発明者らは、不揮発性メモリを有する半導体装置の製造工程において、特にメモリ領域のゲート電極を形成する過程で、以下の課題を見出した。

本発明者らがその製造工程中に課題を見出した不揮発性メモリとは、書き込み動作をソース側のホットエレクトロン注入で行う補助ゲート（Assist Gate：ＡＧ）を有するＡＮＤ型のフラッシュメモリ（以下、ＡＧ−ＡＮＤ型のフラッシュメモリと記す）である。ＡＧ−ＡＮＤ型のフラッシュメモリでは、上記補助ゲートとして、半導体基板上のメモリ領域に堆積した導体膜を一方向に細線状に延在させ、それを、間隔をあけて平行に配列する、いわゆるラインアンドスペース（Line and Space：以下Ｌ／Ｓと記述）形状に加工する必要がある。その加工線幅は、現状で１００ｎｍを下回る寸法になっており、高集積化の要求から今後更に微細化されていく。

このように微細なパターンをフォトリソグラフィ技術によって加工する際、露光装置の状態の変化が、実際のパターンの加工精度に及ぼす影響は無視できない。特に、パターンを縮小投影するレンズの曇りにより露光光が散乱され、これによりＬ／Ｓ寸法にばらつきが生じる。更にこの寸法のばらつきは、メモリ領域における外周付近のＬ／Ｓに特に顕著に現れ、装置の使用によって経時劣化するという現象を、本発明者らは見出した。このような寸法のばらつきは、半導体装置の信頼性を低下させる原因となる。この対策として、露光装置の頻繁なメンテナンスが必要であるが、これは、半導体装置の長期的な生産を困難にする課題となる。

そこで本発明者らは、以下に図１３および図１４を用いて説明するような技術による対策を検討した。

まず、図１３（ａ）に示すように、半導体基板１の主面上にゲート絶縁膜２を堆積する。その後、半導体基板１の主面上に多結晶シリコン膜５、窒化シリコン膜６ａ、酸化シリコン膜６ｂ、多結晶シリコン膜７、ネガ型のフォトレジスト膜８を順に堆積する。その後、所望のパターンを有するフォトマスクを用いて最上層のネガ型のフォトレジスト膜８に露光光を照射、現像し、Ｌ／Ｓパターンを転写する。

このとき、本来Ｌ／Ｓパターンを形成するメモリ領域１ａの他に、これに隣接する周辺領域１ｂにもＬ／Ｓパターンを転写する（以下、ダミーパターンと記述）。これにより、レンズの曇りによる加工寸法のばらつきは、周辺領域１ｂに対して強く影響するようになり、メモリ領域１ａには所望の寸法のＬ／Ｓパターンを精度良く転写することができる。

その後、図１３（ｂ）に示すように、残ったネガ型のフォトレジスト膜８をエッチングマスクとして、多結晶シリコン膜７にエッチングを施すことで、ネガ型のフォトレジスト膜８と同様のパターンを形成する。その後、ネガ型のフォトレジスト膜８を除去する。続いて、図１３（ｃ）に示すように、残った多結晶シリコン膜７をエッチングマスクとして、酸化シリコン膜６ｂ、窒化シリコン膜６ａにエッチングを施す。その後、露出した部分の多結晶シリコン膜７，５をエッチングにより一括して除去することで、制御ゲートＡＧのＬ／Ｓパターンを形成する。

この方法では、メモリ領域１ａの周辺にダミーパターンを形成する領域を必要とするので、メモリセルの集積度を低下させることになる。即ち、チップ面積を変えないようにすると、ダミーパターンの配置分だけメモリ領域の面積が小さくなり、記憶容量が低下する。一方、記憶容量を維持するためにメモリ領域を確保するとすれば、更にその周囲にダミーパターンの配置分が必要となり、チップ面積が大きくなる。

ここで、本発明者らが検討したＡＧ−ＡＮＤ型のフラッシュメモリは、メモリ領域１ａの周辺にそのメモリ回路を制御するための回路を備えている。そして、本発明者らは、その周辺回路でもＭＩＳ型トランジスタを形成する必要があることに着目し、上記ダミーパターンを転写する周辺領域１ｂを無駄にせず、周辺回路に充てる技術を更に検討した。その工程を、図１３および図１４を用いて説明する。

図１３を用いて説明した方法と同様に、半導体基板１上のメモリ領域１ａおよび周辺領域１ｂに堆積した多結晶シリコン膜７に、Ｌ／Ｓパターンを形成する。ここで、ＡＧ−ＡＮＤ型のフラッシュメモリにおいて周辺領域１ｂに形成するＭＩＳ型トランジスタのゲート電極は、メモリ領域１ａに形成する制御ゲートＡＧとは寸法が異なることから、別に加工する必要がある。したがって、図１４（ａ）に示すように、再度、半導体基板１の主面上にネガ型のフォトレジスト膜３３を塗布した後、露光、現像処理といった一連のフォトリソグラフィ法による加工を施すことにより、メモリ領域１ａのみを開口し、制御ゲートＡＧの加工工程中は周辺領域１ｂを保護しておく。これにより、図１４（ｂ）に示すように、メモリ領域１ａにＡＧ−ＡＮＤ型のフラッシュメモリの制御ゲートＡＧを形成し、周辺領域１ｂには別の回路のゲート電極を形成するために多結晶シリコン膜５を残した状態とすることができる。

しかし、この方法の場合、上記のように周辺領域１ｂを保護するフォトレジスト膜３３をパターニングするために、新たにフォトレジスト塗布、露光、現像処理といった一連のフォトリソグラフィ工程を追加する必要がある。半導体装置の製造におけるこのようなマスク工程の追加は、製造コストの増加をもたらす。

本発明の目的は、不揮発性メモリを有する半導体装置において、フォトリソグラフィ工程に用いる露光光の散乱の影響を抑制することにより、パターンの加工精度を向上させる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

即ち、半導体基板の主面上に第１導体膜、第１絶縁膜、第２導体膜およびネガ型のフォトレジスト膜を堆積し、フォトマスクを用いてネガ型のフォトレジスト膜を露光し、現像する工程であって、前記フォトマスクは、半導体基板の主面上の第１領域に対応する第１部分と、半導体基板の主面上の第２領域に対応する第２部分とを有し、第１部分は、前記第１領域における前記ネガ型のフォトレジスト膜上に所望のパターンを結像するための第１のマスクパターンを備え、第２部分は、第２領域における前記ネガ型のフォトレジスト膜上に特定のパターンを結像しないように、露光光の解像限界以下の寸法および間隔で配列した、複数の遮光パターンを有する第２のマスクパターンを備える。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

即ち、半導体装置の製造技術において、集積度の低下をもたらすことなく、フォトリソグラフィ工程に用いる露光光の散乱の影響を抑制することによりパターンの加工精度を向上させ、不揮発性メモリを有する半導体装置の信頼性を向上させることができる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
本実施の形態１では、ＡＧ−ＡＮＤ型のフラッシュメモリを有する半導体装置の製造工程に本発明の代表的な例を適用した場合について説明する。

図１には、例えば単結晶シリコンを母材とした半導体基板１の要部平面図を示す。通常、半導体基板１の主面上に素子を形成する工程中は、半導体ウェハと称する平面円形状の半導体の薄板の状態で扱い、その半導体ウェハを同等の領域に分け、各領域間で同じ構造の素子を形成し、後にそれらをチップ状に切断する。図１に示した半導体基板１の平面図は、その一つのチップを代表として記したものである。

ＡＧ−ＡＮＤ型のフラッシュメモリは、同一半導体基板１上において、不揮発性メモリ回路（以下、単にメモリ回路）を形成するメモリ領域（第１領域）１ａと、それを制御する回路（以下、単に制御回路）を形成する周辺領域（第２領域）１ｂとを有している。ここで、図１のように、半導体基板１上の一方向を第１方向Ｘとし、第１方向Ｘと交差する方向を第２方向Ｙとする。

図２，図３および図５〜図８には、製造工程中の半導体基板１の、図１における境界領域Ａ付近のＹ−Ｙ断面図を示す。

はじめに、半導体基板１におけるメモリ領域１ａと周辺領域１ｂとに、通常の方法により以下の構造を形成する。メモリ領域１ａには、半導体基板１の主面にｎ型埋め込みウェル領域ｎ１およびｐ型ウェル領域ｐ１を形成し、後に制御ゲートのゲート絶縁膜となる絶縁膜２を形成する。周辺領域１ｂには、半導体基板１の主面に溝型分離部３を形成し、その分離部３で絶縁された活性領域に、ｎ型ウェル領域ｎ２またはｐ型ウェル領域ｐ２を形成する。その後、後に周辺領域に形成するＭＩＳ型トランジスタのゲート絶縁膜となる絶縁膜４を形成する。本実施の形態１では絶縁膜２、分離部３および絶縁膜４として、例えばシリコン酸化膜を用いる。それぞれに要求される膜質によって形成方法は異なるが、いずれも通常の方法で形成する。

その後、図３に示すように、半導体基板１の主面上に、第１導体膜５、第１絶縁膜６、第２導体膜７およびネガ型のフォトレジスト膜８を堆積する。本実施の形態１においては、第１導体膜５として例えば多結晶シリコン膜、第１絶縁膜６として例えば窒化シリコン膜６ａと酸化シリコン膜６ｂの積層膜、および、第２導体膜７として例えば多結晶シリコン膜を用いる。

続いて、フォトマスク９を用いてネガ型のフォトレジスト膜８を露光し、現像することで、所望のパターンを形成する。本実施の形態１で製造工程を示すＡＧ−ＡＮＤ型のフラッシュメモリにおいて、ここでネガ型のフォトレジスト膜８に形成する所望のパターンとは以下のような形状である。即ち、ネガ型のフォトレジスト膜８が、図１における、半導体基板１の主面上の第１方向Ｘに延在し、第１方向Ｘと交差する第２方向Ｙに等間隔に配列した、いわゆるラインアンドスペースパターン（以下、Ｌ／Ｓパターンと記述）を、メモリ領域１ａに形成する。そして、周辺領域１ｂにはネガ型フォトレジスト膜８を残す。本実施の形態１において、前記の所望のパターンを形成するためのフォトマスク９は特徴的なものであり、以下に図４を用いて詳細を説明する。図４には、フォトマスク９の平面図を記す。

一般的に、フォトマスクは露光光の透過を遮る複数の遮光パターン（図４における黒塗りの部分）を備えている。ここでは、フォトマスクに備えられた複数の遮光パターンが構成するパターンを、マスクパターンと呼称する。

フォトマスク９は、半導体基板１においてメモリ回路を形成するメモリ領域１ａに対応する第１部分９ａと、制御回路を形成する周辺領域１ｂに対応する第２部分９ｂとを有する。ここで、フォトマスク９の任意の一部分を透過した露光光が、半導体基板１上のある領域を露光した場合、このフォトマスク９の露光光透過部分を、半導体基板１上の露光領域に対応する部分と表現する。

ＡＧ−ＡＮＤ型のフラッシュメモリでは、メモリ領域１ａにはＬ／Ｓ形状のパターンを形成する必要があり、このメモリ領域１ａに対応するフォトマスク９の第１部分９ａには、ネガ型のフォトレジスト膜８上に、Ｌ／Ｓ形状のパターンを結像するための第１のマスクパターン１０ａを備えている。ここでは、より微細な寸法を精度良く加工するように、例えば位相シフトマスクを用いても良い。

また、周辺領域１ｂに対応するフォトマスク９の第２部分９ｂには、ネガ型のフォトレジスト膜８上に特定のパターンを結像しないように、露光光の解像限界以下の寸法および間隔で配列された、例えば平面円形状で孤立ドット状の、複数の遮光パターンを有する第２のマスクパターン１０ｂを備えている。

ここで、ネガ型のフォトレジスト膜８は、後の現像により、露光部が残存し、非露光部が除去されるという特徴を持つ。したがって、図４に示す白抜きの部分は露光光が透過する部分であり、これに対応する領域のネガ型のフォトレジスト膜８が残存することになる。即ち、現像後の半導体基板１の断面図５に示すように、フォトマスク９の第１部分９ａに対応するメモリ領域１ａには、所望のＬ／Ｓ形状のネガ型フォトレジスト膜８ａが形成される。

また、通常であれば、フォトマスク９の第２部分９ｂに対応する周辺領域１ｂには、図４に示す第２のマスクパターン１０ｂを縮小投影したパターンが、ネガ型のフォトレジスト膜８に形成されるはずである。しかし、前述のように、フォトマスク９の第２部分９ｂに備えた第２のマスクパターン１０ｂの寸法および間隔は解像限界以下であるから、このパターンは転写されない。

更に、本実施の形態１では、ネガ型のフォトレジスト膜８を用いていることから、特定のパターンは転写されないものの、透過した露光光に感光し、周辺領域１ｂではネガ型のフォトレジスト膜８ｂが残存する。これにより、後にメモリ領域をフォトリソグラフィ加工する間、その工程から周辺領域１ｂを保護することができる（工程は後に詳細を記述する）。

更に、本発明者らが検討した手法に対し、本実施の形態１で示した上記の手法は、新たなフォトリソグラフィ工程を導入することなく同様の効果が得られる。したがって、半導体装置の製造工程の簡単化、時間短縮ならびに信頼性の向上を実現できる。

また、例えば、周辺領域１ｂにネガ型のフォトレジスト膜８ｂを残すために、フォトマスク９の第２部分９ｂに特定の第２のマスクパターン１０ｂを設けず、露光光が完全に透過する部分とすることでも同様の効果が得られると考え得る。しかし、この手法では、上述したように、縮小投影するためのレンズの曇りによる露光光の散乱の影響が現れ、加工精度が低下してしまうことを本発明者らは確かめている。そこで、本実施の形態１では、パターンの結像に影響しない遮光パターンを第２のマスクパターン１０ｂとして、フォトマスク９に設けており、第２部分９ｂでの露光光の透過率を抑制させている。これにより、本来の課題であったレンズの曇りによる散乱光の影響も抑制できる。したがって、散乱光によるパターン最外周での加工精度の減少を抑制、または、防止することができる。

その後、ネガ型のフォトレジスト膜８ａ，８ｂをエッチングマスクとして、多結晶シリコン膜７に異方性のドライエッチングを施すことにより、露出した部分の多結晶シリコン膜７を、図６に示すように、除去する。続いて、ネガ型のフォトレジスト膜８ａ，８ｂを除去する。

次に、図７に示すように、前工程で残存した多結晶シリコン膜７をエッチングマスクとして、酸化シリコン膜６ｂおよび窒化シリコン膜６ａに異方性のドライエッチングを施すことにより、露出した部分の酸化シリコン膜６ｂおよび窒化シリコン膜６ａを除去する。ここで、多結晶シリコン膜７はいわゆるハードマスクとして用いたことになる。

その後、半導体基板１上に露出した多結晶シリコン膜７，５に対してエッチングを施すことにより、これを除去することで、半導体基板１上のメモリ領域１ａにＬ／Ｓ形状の補助ゲートＡＧを形成することができる。

その後、図８に示すように、通常の方法と同様にしてＡＧ−ＡＮＤ型のフラッシュメモリを形成する。ここでは、その詳細な説明は省略し、構造のみ簡単に説明する。

まず、メモリ領域１ａの構造に関して記す。前記までの工程で形成した補助ゲートＡＧの側壁面の直下に位置する半導体基板１表面にはｎ型半導体領域ｎ３が形成され、これはデータ線として機能する。また、補助ゲートＡＧの側壁には絶縁膜１１がスペーサ状に形成され、更に、補助ゲートＡＧが形成されていない半導体基板１の表面上には、絶縁膜１２が形成されている。これら絶縁膜１１，１２を覆うように、導体膜１３が形成されており、これらはデータを保持する浮遊ゲートＦＧとして機能する。上記の構造を覆うように、保護絶縁膜１４が形成され、その上に導体膜１５が形成されている。この導体膜１５は、紙面水平方向に延在し、紙面垂直方向に等間隔に並んで配列しており（図示しない）、ワード線として機能する。その上に、複数の層間絶縁膜１６，１７，１８が形成されている。

次に、周辺領域１ｂの構造に関して記す。図７を用いて説明した工程により加工せずに保護しておいた第１導体膜を用いて、分離部３で絶縁された活性領域にゲート電極Ｇが形成されている。ゲート電極Ｇの側壁には絶縁膜２０がスペーサ状に形成されている。また、ゲート電極Ｇおよび分離部３以外の、半導体基板１の表面にはソース電極またはドレイン電極となる半導体領域１９が形成されている。各電極の極性は、たとえばｎチャネル型トランジスタであればｎ型、ｐチャネル型トランジスタであればｐ型である。このような構造のトランジスタＱは、層間絶縁膜２１で覆われている。層間絶縁膜２１にはトランジスタＱの各電極へのコンタクトホールが形成され、導体膜２２，２３からなる配線が形成されている。その上層には、絶縁膜２４が形成され、その中に導体配線２５が形成されている。

以上のように、ＡＧ−ＡＮＤ型のフラッシュメモリを製造する工程に、本実施の形態１を適用することで、周辺領域１ｂに制御回路を形成するための膜を保護しつつ、メモリ領域１ａに加工精度良くＬ／Ｓパターンを形成できる。即ち、半導体装置の製造技術において、集積度の低下をもたらすことなく、更に、フォトリソグラフィ工程の追加を伴うことなく、フォトリソグラフィ工程に用いる露光光の散乱の影響を抑制することによりパターンの加工精度を向上させ、不揮発性メモリを有する半導体装置の信頼性を向上させることができる。

（実施の形態２）
上記実施の形態１では、メモリ領域１ａにＬ／Ｓ形状の補助ゲートＡＧを形成し、その加工中は、周辺領域１ｂをネガ型のフォトレジスト膜８ｂにより保護して残存させる手法を示した。また、上記実施の形態１では、多結晶シリコン膜７をエッチング処理のハードマスクとして用いている。一方、製造する半導体装置によっては、周辺領域１ｂに堆積した膜を残さずに除去してしまう工程や、エッチング処理ではハードマスクを用いない工程が望ましい場合もある。

そこで、本実施の形態２では、ポジ型のフォトレジストを用いて、周辺領域１ｂの堆積膜を一括プロセスによって除去する工程を説明する。

はじめに、上記実施の形態１において図２を用いて説明した方法と同様にして、メモリ領域１ａおよび周辺領域１ｂの基板構造を形成する。

その後、図３を用いて説明した方法と同様にして、積層膜を形成する。ただし、本実施の形態２では、前記実施の形態１と同様に、多結晶シリコン膜（第１導体膜）５、および、窒化シリコン膜６ａと酸化シリコン膜６ｂとからなる第１絶縁膜６は堆積するが、その上には多結晶シリコン膜（第２導体膜）７は形成しない。また、フォトレジスト膜も、ネガ型のフォトレジスト膜８ではなく、ポジ型のフォトレジスト膜２６を用いる。

その後、図４を用いて説明したものと同様のフォトマスク９を用いて、ポジ型のフォトレジスト膜２６を露光する。このとき、フォトマスク９の第２部分９ｂに備えられた解像限界以下の寸法および間隔の遮光パターンからなる第２のマスクパターン１０ｂは、上記実施の形態１と同様、やはりポジ型のフォトレジスト膜２６上にも結像されない。したがって、本実施の形態２ではポジ型のレジスト膜２６を用いていることから、その後の現像によって、図９に示すように、半導体基板１の第２領域１ｂのポジ型のフォトレジスト膜２６は除去され、半導体基板１の第１領域１ａには、Ｌ／Ｓパターンが形成されることになる。

図４で示した形状のフォトマスク９を用いることによる、上記実施の形態１で説明した効果は、本実施の形態２においても同様に得られる。

その後、図１０に示すように、ポジ型のフォトレジスト膜２６をエッチングマスクとして、酸化シリコン膜６ｂおよび窒化シリコン膜６ａに異方性のドライエッチングを施すことで、露出した部分の酸化シリコン膜６ｂおよび窒化シリコン膜６ａを除去する。続いて、ポジ型のフォトレジスト膜２６を除去する。

その後、多結晶シリコン膜５にエッチングを施すことにより、露出した部分の多結晶シリコン膜５を除去する。

以上により、半導体基板１の主面上において、メモリ領域１ａにはＬ／Ｓ形状の補助ゲートＡＧを精度良く形成し、周辺領域１ｂには堆積膜を残さない構造を得ることができる。その後は、メモリ領域１ａにＡＧ−ＡＮＤ型のフラッシュメモリを通常の方法により形成し、周辺領域には、任意の回路を形成することができる。例えば、ＳＯＣ（System On Chip）など、複雑な論理回路を形成する際に適している。

上記のように、本実施の形態２は、上記実施の形態１における工程でネガ型のフォトレジスト膜８を用いたところを、ポジ型のフォトレジスト膜２６とし、他に新たな工程の導入をもたらすことなく、かつ、加工精度の向上という同様の効果を維持しつつ、異なるプロセスへも適用できるという例を示したものである。

（実施の形態３）
図４を用いて説明したように、上記実施の形態１，２では、半導体基板１の主面上の周辺領域１ｂに対応する、フォトマスク９の第２部分９ｂに形成する第２のマスクパターン１０ｂを、図４に示した配置に固定して考えていた。

本実施の形態３では、この第２のマスクパターン１０ｂの配置に変化を持たせた例について説明する。

第２のマスクパターン１０ｂとは、露光光の解像限界以下の複数の遮光パターンを配列することで、特定のパターンを結像させることなく、露光光の透過率を低下させるものである。ここで、露光光の透過率を低下させるのは、前述の通り、縮小投影レンズの曇りにより散乱された露光光の影響を抑制するためである。

一方、上記実施の形態１においてネガ型のフォトレジスト膜８を用いた場合であっても、上記実施の形態２においてポジ型のフォトレジスト膜２６を用いた場合であっても、周辺領域１ｂの各フォトレジスト膜８，２６を露光させるという手法は同様である。

即ち、上記レンズの曇りによる散乱光が影響するのは、精度の高い加工が要求されるＬ／Ｓ形状のメモリ領域１ａであって、特定のパターンを必要としない周辺領域１ｂはフォトレジスト膜８，２６を正常に露光できる状況が望ましい。

そこで、図１１に示す形状のフォトマスク２７を用いる。このフォトマスク２７において、第１部分２７ａに備えた第１のマスクパターン２８ａは上記実施の形態１，２と同様のＬ／Ｓパターンであるが、第２部分２７ｂの第２のマスクパターン２８ｂに、以下のような特徴を持つ。

即ち、第２のマスクパターン２８ｂは、複数の遮光パターンの間隔が密な部分と疎な部分とを備え、密な部分は疎な部分に比べて、第１部分２７ａにより近い領域に配置されている。

フォトマスク２７を上記のような形状とすることで、散乱光の影響を抑制したいメモリ領域１ａの近傍では、露光光の透過率を下げる上記実施の形態１，２の効果を維持しつつ、フォトレジスト膜８，２６を完全に感光させたい周辺領域１ｂでは、露光光の透過率を確保することができる。その結果、メモリ領域１ａでは散乱光による加工寸法のばらつきを抑制し、周辺領域１ｂでは正常に露光することができる。

（実施の形態４）
上記実施の形態３において、フォトマスク２７に設ける第２のマスクパターン２８ｂの配置に疎密を与え、第２部分２７ｂを透過する露光光の透過率を制御する例を示した。

本実施の形態４では、その疎密の配置をより高精度に制御する技術に適用して有効な手法を示す。

図１２には、各種フォトマスクの平面形状を示す。図１２（ａ）に示すように、フォトマスク２９は半導体基板１のメモリ領域１ａに対応する第１部分２９ａと、周辺領域１ｂに対応する第２部分２９ｂとを備える。ここで特徴的なのは、第２部分２９ｂに形成した第２のマスクパターン３０ｂにおいて、複数の遮光パターンの個々の平面形状が、上記実施の形態１，２，３では円形であったのに対し、正方形となっていることである。同様に、図１２（ｂ）には複数の遮光パターンが正六角形であり、図１２（ｃ）には複数の遮光パターンが正八角形である第２のマスクパターンを備えるフォトマスク３１，３２を示す。

このように、多角形状の遮光パターンを用いることで、フォトマスク上の遮光パターンの占有率を容易に制御することができる。即ち、露光光の透過率を、より定量的に制御できるようになる。

例えば、図１２（ｂ）に示す正六角形状であれば、パターンを近接させ、より密に配置し易い。

また、複数の多角形を組み合わせることでも、遮光パターンの占有率を制御できる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、上記実施の形態１において、製造する半導体装置をＡＧ−ＡＮＤ型のフラッシュメモリとしたが、その他、Ｌ／Ｓ形状の加工を必要とする半導体装置の製造工程であれば、適用して同様の効果が得られる。

また、上記実施の形態１，２において、メモリ領域１ａに形成するパターンの形状をＬ／Ｓ形状としたが、その他、微細化が要求される周期的パターンの加工を必要とする半導体装置の製造工程であれば、適用して同様の効果が得られる。

本発明は、半導体装置の製造方法に適用して有効であり、特に、微細な周期的パターンの加工を要する不揮発性メモリを有する半導体装置の製造に効果的である。

本発明の一実施の形態である半導体装置の製造工程の説明に用いる半導体基板の要部平面図である 本発明の一実施の形態である半導体装置の製造工程中における要部断面図である。 図２に続く半導体装置の製造工程中における要部断面図である。 本発明の一実施の形態である半導体装置の製造工程で用いるフォトマスクの要部平面図である。 図３に続く半導体装置の製造工程中における要部断面図である。 図５に続く半導体装置の製造工程中における要部断面図である。 図６に続く半導体装置の製造工程中における要部断面図である。 図７に続く半導体装置の製造工程中における要部断面図である。 本発明の他の実施の形態である半導体装置の製造工程中における要部断面図である。 図９に続く半導体装置の製造工程中における要部断面図である。 本発明の他の実施の形態である半導体装置の製造工程で用いるフォトマスクの要部平面図である。 （ａ）〜（ｃ）は本発明の他の実施の形態である半導体装置の製造工程で用いる要部フォトマスクの平面図である。 （ａ）〜（ｃ）は本発明者が検討した半導体装置の製造工程中の要部断面図である。 （ａ）および（ｂ）は本発明者が検討した半導体装置の製造工程中の要部断面図である。

符号の説明

１ 半導体基板
１ａ メモリ領域（第１領域）
１ｂ 周辺領域（第２領域）
２ 絶縁膜
３ 分離部
４ 絶縁膜
５ 多結晶シリコン膜（第１導体膜）
６ 第１絶縁膜
６ａ 窒化シリコン膜
６ｂ 酸化シリコン膜
７ 多結晶シリコン膜（第２導体膜）
８，８ａ，８ｂ ネガ型のフォトレジスト膜
９ フォトマスク
９ａ 第１部分
９ｂ 第２部分
１０ａ 第１のマスクパターン
１０ｂ 第２のマスクパターン
２６ ポジ型のフォトレジスト膜
２７ フォトマスク
２７ａ 第１部分
２７ｂ 第２部分
２８ａ 第１のマスクパターン
２８ｂ 第２のマスクパターン
２９ フォトマスク
２９ａ 第１部分
２９ｂ 第２部分
３０ａ 第１のマスクパターン
３０ｂ 第２のマスクパターン
３１，３２ フォトマスク
３３ ネガ型のフォトレジスト膜
Ａ 境界領域
ＡＧ 補助ゲート
ＦＧ 浮遊ゲート

Claims (5)

1. （ａ）半導体基板の主面上に、第１導体膜、第１絶縁膜、第２導体膜およびネガ型のフォトレジスト膜を順に堆積する工程と、
   （ｂ）前記（ａ）工程後、フォトマスクを用いて前記ネガ型のフォトレジスト膜を露光し、現像することで、前記半導体基板の主面上の第１領域における前記ネガ型のフォトレジスト膜に所望のパターンを形成し、前記第１領域と隣接する第２領域における前記ネガ型のフォトレジスト膜を残す工程と、
   （ｃ）前記（ｂ）工程後、前記ネガ型のフォトレジスト膜をエッチングマスクとして、前記第２導体膜にエッチングを施すことで、露出した部分の前記第２導体膜を除去する工程と、
   （ｄ）前記（ｃ）工程後、前記ネガ型のフォトレジスト膜を除去し、前記第２導体膜をエッチングマスクとして、前記第１絶縁膜にエッチングを施すことで、露出した部分の前記第１絶縁膜を除去する工程と、
   （ｅ）前記（ｄ）工程後、前記第２導体膜および前記第１導体膜にエッチングを施すことで、露出した部分の前記第２導体膜および前記第１導体膜を除去する工程とを有し、
   前記（ｂ）工程における前記フォトマスクは、前記第１領域に対応する第１部分と、前記第２領域に対応する第２部分とを有し、
   前記第１部分は、前記第１領域における前記ネガ型のフォトレジスト膜上に、前記所望のパターンを結像するための第１のマスクパターンを備え、
   前記第２部分は、前記第２領域における前記ネガ型のフォトレジスト膜上に特定のパターンを結像しないように、露光光の解像限界以下の寸法および間隔で配列した、複数の遮光パターンを有する第２のマスクパターンを備えることを特徴とする半導体装置の製造方法。
2. （ａ）半導体基板の主面上に第１導体膜、第１絶縁膜およびポジ型のフォトレジスト膜を順に堆積する工程と、
   （ｂ）前記（ａ）工程後、フォトマスクを用いて前記ポジ型のフォトレジスト膜を露光し、現像することで、前記半導体基板の主面上の第１領域における前記ポジ型のフォトレジスト膜に所望のパターンを形成し、前記第１領域と隣接する第２領域における前記ポジ型のフォトレジスト膜を除去する工程と、
   （ｃ）前記（ｂ）工程後、前記ポジ型のフォトレジスト膜をエッチングマスクとして、前記第１絶縁膜にエッチングを施すことで、露出した部分の前記第１絶縁膜を除去する工程と、
   （ｄ）前記（ｃ）工程後、前記ポジ型のフォトレジスト膜を除去し、前記第１導体膜にエッチングを施すことで、露出した部分の前記第１導体膜を除去する工程とを有し、
   前記（ｂ）工程における前記フォトマスクは、前記第１領域に対応する第１部分と、前記第２領域に対応する第２部分とを有し、
   前記第１部分は、前記第１領域における前記ポジ型のフォトレジスト膜上に、前記所望のパターンを結像するための第１のマスクパターンを有し、
   前記第２部分は、前記第２領域における前記ポジ型のフォトレジスト膜上に特定のパターンを結像しないように、露光光の解像限界以下の寸法および間隔で配列した、複数の遮光パターンを備える第２のマスクパターンを有することを特徴とする半導体装置の製造方法。
3. 請求項１または２記載の半導体装置の製造方法において、
   前記フォトマスクの前記第２部分における前記第２のマスクパターンは、前記複数の遮光パターンの間隔が密な部分と疎な部分とを備え、
   前記密な部分は前記疎な部分に比べ、前記第１部分により近い領域に配置されていることを特徴とする半導体装置の製造方法。
4. 請求項１，２または３記載の半導体装置の製造方法において、
   前記フォトマスクの前記第２のマスクパターンにおいて、前記複数の遮光パターンの個々の平面形状は、円形、多角形またはそれらが混在したものであるような、前記フォトマスクを用いることを特徴とする半導体装置の製造方法。
5. 請求項１〜４のいずれか１項に記載の半導体装置の製造方法において、
   前記（ｂ）工程において前記半導体基板の主面上の前記第１領域に形成する前記所望のパターンとは、第１方向に延在し、前記第１方向と交差する第２方向に等間隔に配列する形状であり、
   前記半導体基板の主面上の前記第１領域とは、不揮発性メモリ回路を形成する領域であり、
   前記半導体基板の主面上の前記第２領域とは、前記不揮発性メモリ回路を制御する回路を形成する領域であることを特徴とする半導体装置の製造方法。

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