JP2006139165A - セルを記録した記録媒体及び半導体集積回路 - Google Patents
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Abstract
【課題】 ダミー配線パターンを必要とすることなく、セルに対するOPCを可能とする半導体集積回路等を提供する。
【解決手段】 セル1、2、3、…は、距離L1の間隔で配列されたポリシリコンゲート電極31、32をそれぞれ具備する。ポリシリコンゲート電極31とポリシリコンゲート電極31に沿ったセルの外周との間の距離L2とポリシリコンゲート電極32とポリシリコンゲート電極32に沿ったセルの外周との間の距離L3との和は、距離L1に等しい。
【選択図】 図1
【解決手段】 セル1、2、3、…は、距離L1の間隔で配列されたポリシリコンゲート電極31、32をそれぞれ具備する。ポリシリコンゲート電極31とポリシリコンゲート電極31に沿ったセルの外周との間の距離L2とポリシリコンゲート電極32とポリシリコンゲート電極32に沿ったセルの外周との間の距離L3との和は、距離L1に等しい。
【選択図】 図1
Description
本発明は、セルを記録した記録媒体に関する。さらに、本発明は、そのようなセルを用いて設計された半導体集積回路に関する。
半導体装置のプロセス技術の微細化とともに、半導体装置に用いられる配線の幅も縮小されてきている。これに伴い、光近接効果の影響が大きくなってきている。光近接効果とは、ポリシリコン配線の配線幅の仕上り値、形状等がこのポリシリコン配線と近接する他のポリシリコン配線までの距離によって変動する現象である。
このため、光近接効果によって生じるポリシリコン配線の寸法精度の向上のための補正が不可欠になっている。このような光近接効果を補正する技術として、OPC(Optical Proximity effect Correction)が用いられている。OPCとは、ポリシリコン配線とそれに近接する他のポリシリコン配線との距離から光近接効果による配線幅変動量を予測し、その変動量を打ち消すようにポリシリコン配線を形成するためのフォトレジストのマスク値を予め補正し、これによって露光後のポリシリコン配線幅の仕上がり値を一定値に保つ技術である。
このため、光近接効果によって生じるポリシリコン配線の寸法精度の向上のための補正が不可欠になっている。このような光近接効果を補正する技術として、OPC(Optical Proximity effect Correction)が用いられている。OPCとは、ポリシリコン配線とそれに近接する他のポリシリコン配線との距離から光近接効果による配線幅変動量を予測し、その変動量を打ち消すようにポリシリコン配線を形成するためのフォトレジストのマスク値を予め補正し、これによって露光後のポリシリコン配線幅の仕上がり値を一定値に保つ技術である。
ところで、半導体装置は、基本的に設計工程(機能設計工程、論理設計工程、レイアウト設計工程等を含む)及び製造試験工程(チップ製造工程、試験評価工程等を含む)を経て製造される。設計工程は、機能設計工程→論理設計工程→レイアウト設計工程の順に行われる。ポリシリコン配線間の距離は、レイアウト設計工程の終了後に確定するため、OPCは、レイアウト設計工程の後に行う必要があった。また、ポリシリコン配線間の距離はまちまちであり、チップ上のすべてのポリシリコン配線パターンに対してOPCを行う必要があった。
近年の半導体装置の高集積化、半導体装置のプロセス技術の微細化により、レイアウト設計データの規模が増大且つ複雑化しており、レイアウト設計工程の後にチップ上のすべてのポリシリコン配線パターンに対してOPCを行うための処理時間が増大してきている。
近年の半導体装置の高集積化、半導体装置のプロセス技術の微細化により、レイアウト設計データの規模が増大且つ複雑化しており、レイアウト設計工程の後にチップ上のすべてのポリシリコン配線パターンに対してOPCを行うための処理時間が増大してきている。
このような問題を解決するための半導体装置等が知られている(例えば、特許文献1参照)。
特許文献1には、ダミー配線パターンが外周に配置されている基本セルを少なくとも1つ備えていることを特徴とする半導体装置等が掲載されている。特許文献1掲載の技術によれば、ダミー配線パターンを基本セルの外周に配置することにより、基本セルを作成した時点で配線間の距離が確定する。このため、基本セル作成後に基本セルに対してOPCを行うことが可能となり、レイアウト設計工程の終了後に膨大且つ複雑なレイアウト設計データに対してOPCを行う必要をなくすことができる。
しかしながら、特許文献1掲載の半導体装置等においては、基本セルの外周にダミー配線パターンを必要とする。
特許文献1には、ダミー配線パターンが外周に配置されている基本セルを少なくとも1つ備えていることを特徴とする半導体装置等が掲載されている。特許文献1掲載の技術によれば、ダミー配線パターンを基本セルの外周に配置することにより、基本セルを作成した時点で配線間の距離が確定する。このため、基本セル作成後に基本セルに対してOPCを行うことが可能となり、レイアウト設計工程の終了後に膨大且つ複雑なレイアウト設計データに対してOPCを行う必要をなくすことができる。
しかしながら、特許文献1掲載の半導体装置等においては、基本セルの外周にダミー配線パターンを必要とする。
そこで、上記の点に鑑み、本発明は、ダミー配線パターンを必要とすることなく、OPCを行うことが可能なセルを記録した記録媒体を提供することを目的とする。また、本発明はそのようなセルを用いて設計された半導体集積回路を提供することを更なる目的とする。
以上の課題を解決するため、本発明に係るセルを記録した記録媒体は、半導体集積回路の設計に用いられるセルを記録した記録媒体であって、セルが、第1の方向に沿って所定の間隔で配列された複数の配線を具備し、複数の配線の中の一方の最外側の配線と当該配線に沿ったセルの外周との間の間隔と複数の配線の中の他方の最外側の配線と当該配線に沿ったセルの外周との間の間隔との和が所定の間隔に等しいことを特徴とする。
ここで、所定の間隔に基づくOPC(Optical Proximity effect Correction)が複数の配線に施されていることとしても良い。
また、セルが、第2の方向に沿って第2の所定の間隔で配列された複数のフィールドを更に具備し、複数のフィールドの中の一方の最外側のフィールドと当該フィールドに沿ったセルの外周との間の間隔と複数のフィールドの中の他方の最外側のフィールドと当該フィールドに沿ったセルの外周との間の間隔との和が第2の所定の間隔に等しいこととしても良い。
また、第2の所定の間隔に基づくOPC(Optical Proximity effect Correction)が複数のフィールドに施されていることとしても良い。
また、上記課題を解決するため、本発明に係る半導体集積回路は、本発明に係る記録媒体に記録されているセルを複数配列することにより設計されたことを特徴とする。
以下、図面を参照しながら、本発明の実施の形態について説明する。図1は、本発明の第1の実施形態に係る基本セルライブラリに登録されている基本セルをレイアウト領域内に配列した様子を示す図である。基本セルは、複数の基本ゲートを基板上に実現するためのものであり、ゲート電極等の内部配線及びフィールド(拡散領域)を含む。基本セルライブラリは、ハードディスク等の記録媒体に記録されており、半導体装置の設計工程においては、このライブラリに登録されている基本セルを適宜読み出して論理回路のレイアウト設計を行う。
図1においては、同一の基本セルがマトリクス状に配列されており、このような半導体装置はゲートアレイと呼ばれることがある。
図1においては、同一の基本セルがマトリクス状に配列されており、このような半導体装置はゲートアレイと呼ばれることがある。
図1に示す基本セル1、2、3、…は、ソース/ドレイン領域となるフィールド(p+拡散領域又はn+拡散領域)21、22をそれぞれ有している。フィールド21、22の上には、2本のポリシリコンゲート電極31、32が配置されている。
この基本セルにおいて、ポリシリコンゲート電極31とポリシリコンゲート電極31に沿った基本セルの外周(図1中の左側の辺)との間の距離L2及びポリシリコンゲート電極32とポリシリコンゲート電極32に沿った基本セルの外周(図1中の右側の辺)との間の距離L3は、ポリシリコンゲート電極31とポリシリコンゲート電極32との間の距離L1のそれぞれ2分の1となっている。
この基本セルにおいて、ポリシリコンゲート電極31とポリシリコンゲート電極31に沿った基本セルの外周(図1中の左側の辺)との間の距離L2及びポリシリコンゲート電極32とポリシリコンゲート電極32に沿った基本セルの外周(図1中の右側の辺)との間の距離L3は、ポリシリコンゲート電極31とポリシリコンゲート電極32との間の距離L1のそれぞれ2分の1となっている。
従って、例えば、基本セル2内のポリシリコンゲート電極31と基本セル1内のポリシリコンゲート電極32との間の距離は、距離L3と距離L2との和、すなわち距離L1に等しくなる。また、基本セル2内のポリシリコンゲート電極32と基本セル3内のポリシリコンゲート電極31との間の距離は、距離L2と距離L3との和、すなわち距離L1に等しくなる。他の基本セル1、3、4、…においても同様である。
このように、ポリシリコンゲート電極31とポリシリコンゲート電極31に沿った基本セルの外周(図1中の左側の辺)との間の距離L2及びポリシリコンゲート電極32とポリシリコンゲート電極32に沿った基本セルの外周(図1中の右側の辺)との間の距離L3がポリシリコンゲート電極31とポリシリコンゲート電極32との間の距離L1のそれぞれ2分の1となるように基本セルを作成しておけば、基本セルをマトリクス状に配列したときに、全ポリシリコンゲート電極間の距離が一定(距離L1)となる。
このように、ポリシリコンゲート電極31とポリシリコンゲート電極31に沿った基本セルの外周(図1中の左側の辺)との間の距離L2及びポリシリコンゲート電極32とポリシリコンゲート電極32に沿った基本セルの外周(図1中の右側の辺)との間の距離L3がポリシリコンゲート電極31とポリシリコンゲート電極32との間の距離L1のそれぞれ2分の1となるように基本セルを作成しておけば、基本セルをマトリクス状に配列したときに、全ポリシリコンゲート電極間の距離が一定(距離L1)となる。
図3は、従来のゲートアレイのレイアウトの例を示す図である。図3において、基本セル71内のポリシリコンゲート電極92と基本セル72内のポリシリコンゲート電極91との間の距離L11及び基本セル72内のポリシリコンゲート電極92と基本セル73内のポリシリコンゲート電極91との間の距離L12は、基本セル72内のポリシリコンゲート電極91とポリシリコンゲート電極92との間の距離L10とそれぞれ異なっている。
一方、本実施形態においては、全ポリシリコンゲート電極間の距離が一定となるので、OPCの条件要素を最小限とすることができる。
一方、本実施形態においては、全ポリシリコンゲート電極間の距離が一定となるので、OPCの条件要素を最小限とすることができる。
このように、本実施形態においては、全ポリシリコンゲート電極間の距離が、レイアウト設計の終了を待つことなく基本セルの作成時に確定し、さらに、全ポリシリコンゲート電極間の距離が一定となる。従って、ポリシリコンゲート電極31、32にゲート幅変動が生ずる場合には、OPCによる補正を基本セルに予め行っておくことができる。このとき、全ポリシリコンゲート電極間の距離が一定となるので、OPCの条件要素を最小限とすることができ、OPCデータ処理時間を大幅に短縮することが可能となる。
ゲートアレイと呼ばれる半導体装置では、基本セルをレイアウト領域内にマトリクス状に配列し、その後、配線層に配線を配置する。これによって設計工程は終了し、マスク作成及びチップ製造工程に移行する。本実施形態においては、OPCによる補正を基本セルに予め行っておくことができるので、設計工程からマスク作成及びチップ製造工程に移行するときにレイアウト設計データに対してOPCによる補正を行う必要がない。従って、大規模且つ複雑なレイアウト設計データに対してOPCによる補正を行う必要をなくすことができ、設計時間を短縮することが可能となる。
なお、本実施形態においては、距離L2及び距離L3が距離L1の2分の1であることとしているが、距離L2と距離L3との和が距離L1であればよく、例えば、距離L2を短くし且つ距離L3を長くすることとしても良いし、距離L2を長くし且つ距離L3を短くすることとしても良い。
次に、本発明の第2の実施形態について説明する。図2は、本実施形態に係る基本セルライブラリに登録されている基本セルをレイアウト領域内に配列した様子を示す図である。図2においては、同一の基本セルがマトリクス状に配列されており、このような半導体装置はゲートアレイと呼ばれることがある。
図2に示す基本セル41、42、43、…は、ソース/ドレイン領域となるフィールド(p+拡散領域又はn+拡散領域)51、52をそれぞれ有している。フィールド51、52の上には、2本のポリシリコンゲート電極61、62が配置されている。
この基本セルにおいて、フィールド51とフィールド51に沿った基本セルの外周(図2中の上側の辺)との間の距離L5及びフィールド52とフィールド52に沿った基本セルの外周(図2中の下側の辺)との間の距離L6は、フィールド51とフィールド52との間の距離L4の2分の1となっている。
この基本セルにおいて、フィールド51とフィールド51に沿った基本セルの外周(図2中の上側の辺)との間の距離L5及びフィールド52とフィールド52に沿った基本セルの外周(図2中の下側の辺)との間の距離L6は、フィールド51とフィールド52との間の距離L4の2分の1となっている。
従って、例えば、基本セル46内のフィールド51と基本セル43内のフィールド52との間の距離は、距離L5と距離L6との和、すなわち距離L4に等しくなる。また、基本セル46内のフィールド52と基本セル49内のフィールド51との間の距離は、距離L6と距離L5との和、すなわち距離L4に等しくなる。他の基本セル41、42、43、…においても同様である。
フィールド51、52を形成するための不純物導入工程においては、光近接効果は発生しないが、不純物を導入する領域以外を覆うためのフォトレジストを形成するための露光工程において、光近接効果と同様の現象が発生することが考えられる。
そこで、図2に示すように、フィールド51とフィールド51に沿った基本セルの外周(図2中の上側の辺)との間の距離L5及びフィールド52とフィールド52に沿った基本セルの外周(図2中の下側の辺)との間の距離L6がフィールド51とフィールド52との間の距離L4の2分の1となるように基本セルを作成しておけば、基本セルをマトリクス状に配列したときに、全フィールド間の距離が一定(距離L4)となるため、OPCによる補正を基本セルに予め行っておくことができる。
そこで、図2に示すように、フィールド51とフィールド51に沿った基本セルの外周(図2中の上側の辺)との間の距離L5及びフィールド52とフィールド52に沿った基本セルの外周(図2中の下側の辺)との間の距離L6がフィールド51とフィールド52との間の距離L4の2分の1となるように基本セルを作成しておけば、基本セルをマトリクス状に配列したときに、全フィールド間の距離が一定(距離L4)となるため、OPCによる補正を基本セルに予め行っておくことができる。
なお、本実施形態においては、距離L5及び距離L6が距離L4の2分の1であることとしているが、距離L5と距離L6との和が距離L4であればよく、例えば、距離L5を短くし且つ距離L6を長くすることとしても良いし、距離L5を長くし且つ距離L6を短くすることとしても良い。
本発明は、セルを記録した記録媒体において利用可能である。この記録媒体に記録されたセルは、半導体集積回路の設計に利用可能である。
1、2、3、…、41、42、43、…、71、72、73、… セル、21、22、51、52、81、82 フィールド、31、32、61、62、91、92 ポリシリコンゲート電極
Claims (5)
- 半導体集積回路の設計に用いられるセルを記録した記録媒体であって、
前記セルが、第1の方向に沿って所定の間隔で配列された複数の配線を具備し、前記複数の配線の中の一方の最外側の配線と当該配線に沿った前記セルの外周との間の間隔と前記複数の配線の中の他方の最外側の配線と当該配線に沿った前記セルの外周との間の間隔との和が前記所定の間隔に等しいことを特徴とする、記録媒体。 - 前記所定の間隔に基づくOPC(Optical Proximity effect Correction)が前記複数の配線に施されていることを特徴とする、請求項1記載の記録媒体。
- 前記セルが、第2の方向に沿って第2の所定の間隔で配列された複数のフィールドを更に具備し、前記複数のフィールドの中の一方の最外側のフィールドと当該フィールドに沿った前記セルの外周との間の間隔と前記複数のフィールドの中の他方の最外側のフィールドと当該フィールドに沿った前記セルの外周との間の間隔との和が前記第2の所定の間隔に等しいことを特徴とする、請求項1又は2記載の記録媒体。
- 前記第2の所定の間隔に基づくOPC(Optical Proximity effect Correction)が前記複数のフィールドに施されていることを特徴とする、請求項3記載の記録媒体。
- 請求項1〜4のいずれか1項に記載の記録媒体に記録されている前記セルを複数配列することにより設計されたことを特徴とする、半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004330057A JP2006139165A (ja) | 2004-11-15 | 2004-11-15 | セルを記録した記録媒体及び半導体集積回路 |
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JP2004330057A Withdrawn JP2006139165A (ja) | 2004-11-15 | 2004-11-15 | セルを記録した記録媒体及び半導体集積回路 |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008090816A1 (ja) * | 2007-01-26 | 2008-07-31 | National Institute Of Advanced Industrial Science And Technology | マスクパターン設計方法および半導体装置の製造方法 |
WO2018117275A1 (en) * | 2016-12-23 | 2018-06-28 | Mapper Lithography Ip B.V. | Fabricating unique chips using a charged particle multi-beamlet lithography system |
US10079206B2 (en) | 2016-10-27 | 2018-09-18 | Mapper Lithography Ip B.V. | Fabricating unique chips using a charged particle multi-beamlet lithography system |
US10522472B2 (en) | 2016-09-08 | 2019-12-31 | Asml Netherlands B.V. | Secure chips with serial numbers |
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2004
- 2004-11-15 JP JP2004330057A patent/JP2006139165A/ja not_active Withdrawn
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US11004800B2 (en) | 2016-09-08 | 2021-05-11 | Asml Netherlands B.V. | Secure chips with serial numbers |
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