CN110783307A - 包含电源结构的集成电路 - Google Patents

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彭士玮
曾健庭
林威呈
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Abstract

一种包含电源结构的集成电路包含位于覆盖基板的第一金属层之下的两个埋入电力轨、以及在覆盖第一金属层的第二金属层中的两个上部电力轨。两个上部电力轨垂直于两个埋入电力轨。集成电路包含具有功能电路的电力拾取单元。功能电路包含在第一金属层之下的导电区段以及第一金属层中的电力垫。电力垫经由第一通孔导电连接到一个上部电力轨。第一电力垫经由第二通孔导电连接到第一导电区段。第一导电区段经由第三通孔导电连接到一个埋入电力轨。

Description

包含电源结构的集成电路
技术领域
本案是关于一种集成电路，特别是一种包含电源结构的集成电路。
背景技术
微型化集成电路(IC)的近期趋势已经导致元件变小，这些元件消耗更少电力，仍以更高的速度提供更多功能。微型化过程亦导致对集成电路布局设计的更严格限制。在集成电路的布局设计期间，通常放置及路由标准单元以形成功能电路。在一些布局设计中，埋入电力轨用于向标准单元提供电力，并且各种电力结构设计可以用于将电力从对应的电源带到埋入电力轨。
发明内容
在一个实施例中，提供一种具有连接埋入电源轨的拾取单元的电源结构的集成电路。该集成电路，其特征在于，包含基板、覆盖基板的第一金属层、以及均在第一方向上延伸且定位在第一金属层之下的第一埋入电力轨及第二埋入电力轨。集成电路包含覆盖第一金属层的第二金属层、各者在第二金属层中并且在垂直于第一方向的方向上延伸的第一上部电力轨及第二上部电力轨、以及具有功能电路的电力拾取单元。功能电路包含位于第一金属层之下的第一导电区段以及第一金属层中的第一电力垫。第一电力垫经由在第二金属层与第一金属层之间的至少一第一通孔导电连接到第一上部电力轨，并且第一电力垫经由在第一金属层与第一导电区段之间的至少一第二通孔导电连接到第一导电区段。第一导电区段经由在第一导电区段与第一埋入电力轨之间的至少一第三通孔导电连接到第一埋入电力轨。
附图说明
当结合随附附图阅读时，自以下详细描述将很好地理解本揭示的态样。应注意，根据工业中的标准实务，各个特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各个特征的尺寸：
图1A是根据一实施例所绘示用于IC电路的局部布局的示意图；
图1B至图1C以及图1Bx至图1Cx是根据一些实施例所绘示电力拾取单元的平面图及对应横截面图；
图2A是根据一实施例所绘示具有另一布置的电力拾取单元的IC电路的局部布局的示意图；
图2B至图2C以及图2Bx至图2Cx是根据一些实施例所绘示邻接电力拾取单元的一些部分的平面图及对应横截面图；
图2D是根据一实施例所绘示邻接电力拾取单元的一些部分的透视图；
图3是根据一实施例包含用额外功能实施的电力拾取单元的局部布局示意图；
图4A至图4D是根据一实施例所绘示具有反相器的逻辑功能的电力拾取单元的示意图；
图5A至图5D是根据一实施例所绘示具有缓冲器的逻辑功能的电力拾取单元的示意图；
图6是根据一实施例所绘示包含用额外功能实施的电力拾取单元的局部布局的示意图；
图7A至图7D是根据一实施例所绘示具有NAND门的逻辑功能的电力拾取单元的示意图；
图8A至图8D是根据一实施例所绘示具有NOR门的逻辑功能的电力拾取单元的示意图；
图9及图10中的各者根据一些实施例图示包含用额外功能实施的电力拾取单元的局部布局的示意图；
图11A至图11D是根据一实施例所绘示具有反相器的逻辑功能的电力拾取单元的示意图；
图12是根据一实施例所绘示具有拉高电路的逻辑功能的电力拾取单元的示意图；
图13是根据一实施例所绘示具有拉低电路的逻辑功能的电力拾取单元的示意图；
图14是根据一实施例所绘示包含电力拾取单元作为子单元的分接单元的示意图；
图15是根据一实施例所绘示创建IC电路的布局设计的过程的流程图；
图16A至图16B是根据一些实施例所界定禁区的分布的示意图；
图17A至图17B是根据一些实施例所绘示所界定禁区及插入的分接单元的示意图；
图18A至图18B是根据一些实施例所绘示一些特殊单元的放置的示意图；
图19A至图19B是根据一些实施例所绘示电力拾取单元在先前空禁区处的放置的示意图；
图20是根据一实施例所绘示电子设计自动化(EDA)系统的方块图；
图21是根据一实施例所绘示集成电路(IC)制造系统及与其相关联的IC制造流程的方块图。
【符号说明】
为让本案的上述和其他目的、特征、优点与实施例能更明显易懂，所附符号的说明如下：
100：布局
31、31A、31B：第一上部电力轨
32：第一埋入电力轨
33：第二上部电力轨
34：第二埋入电力轨
VDD：第一供应电压
VSS：第二供应电压
LDS、LDD：间距
V0(D)、V0(S)、VB、VD、VG：通孔
40、40(D)、40(S)：电力拾取单元
40X：圆圈
41、41A、41A'、41B、41C、41D、43、43A、43B、43C、43D、47、47A、47B、47n、47p、49、49n、49p：导电区段
42、42'：第一电力垫
44：第二电力垫
42(Z)、42(C)、46、44(Z)、44(C)、48、48(IN)、48(Z)：水平导电轨道
51、51A、51B、53、53A、53B：栅极带
52、54：主动区
102A～102F：标准单元
MD：导电层
M0：第一金属层
M1：第二金属层
112、114、116、118、120、122、124、126、128：步骤
T1～T4、T：晶体管
T1A、T1B、T3A、T3B：p通道晶体管
T2A、T2B、T4A、T4B：n通道晶体管
902：处理器
904：非暂时性计算机可读取储存媒体
906：计算机程序码
907：程序库
908：总线
910：输入/输出接口
912：网络接口
914：网络
942：使用者界面(UI)
1020：设计公司
1022：IC设计布局图
1030：遮罩公司
1032：数据准备
1044：遮罩制造
1045：遮罩(主光罩)
1050：IC制造商/生产商(晶圆厂)
1052：晶圆制造
1053：半导体晶圆
1060：IC装置
S1～S4：水平路由轨道
具体实施方式
以下揭示内容提供许多不同实施例或实例，以便实施所提供标的的不同特征。下文描述部件、材料、值、步骤、操作、材料、布置或类似者的具体实例以简化本揭示。当然，这些仅为实例且并不意欲为限制性。可以预期其他部件、值、操作、材料、布置或类似者。例如，以下描述中在第二特征上方或第二特征上形成第一特征可包含以直接接触形成第一特征及第二特征的实施例，且亦可包含在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。另外，本案可在各个实例中重复元件符号及/或字母。此重复是出于简便性及清晰的目的且本身并不指示所论述的各个实施例及/或构造之间的关系。
另外，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所示出的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了图中描绘的定向外，空间相对性术语意欲包含使用或操作中元件的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且由此可类似解读本文所使用的空间相对性描述词。
图1A是根据一实施例所绘示用于IC电路的布局100的部分的示意图。在图1A中，平行布置第一电力轨32及第二电力轨34的阵列提供IC电路中的标准单元所需的电力。IC电路中的标准单元用作构建IC电路的基本元件。在标准单元与经路由的连接器连接之后，自该些标准单元形成功能电路这些。在第1图中图示布局100中使用的标准单元的数个实例。将这些标准单元(例如，102A、102B、102C、102D、102E、及102F)的每一者放置在一个第一电力轨32与一个第二电力轨34之间。第一电力轨32的每一者用以保持在第一供应电压VDD下，并且第二电力轨34的每一者用以保持在第二供应电压VSS下。在一些实施例中，将第一供应电压VDD保持在正电压，而将第二供应电压VSS保持在接地电压零(0)。
在图1A中，第一电力轨32及第二电力轨34的每一者在X方向上水平地延伸。标准单元的每一者具有在Y方向上垂直地延伸的高度。例如，标准单元102E具有高度“h”。在金属层中的水平路由轨道的数量由单元高度限定。在一个实例中，单元102B的四个水平路由轨道S1、S2、S3、及S4在第1图的插图中图示。若四个水平路由轨道的两个(例如，S3及S4)用作电力轨(例如，用于提供供应电压VDD及VSS)，则两个水平路由轨道(例如，S3及S4)水平地延伸并且与相同列中的其他单元(例如，单元102A)的两个对应的水平路由轨道连接。在连接S3及S4以提供电力之后，仅剩余的两个水平路由轨道(例如，S1及S2)用于相同金属层中的水平信号路由。在不同布置中，其中将第一电力轨32及第二电力轨34实施为埋入电力轨，单元的所有四个水平路由轨道S1、S2、S3、及S4可用于相同金属层中的水平信号路由。因此，在图1A中，第一电力轨32及第二电力轨34相应地实施为第一埋入电力轨32及第二埋入电力轨34。埋入电力轨是在金属层下方的层中，为着水平路由轨道S1、S2、S3、及S4。
在图1A所示的实施例中，用于构建功能IC电路的标准单元经设计由第一埋入电力轨32及第二埋入电力轨34供电，但第一埋入电力轨32上的第一供应电压VDD以及第二埋入电力轨34上的第二供应电压VSS由水平路由轨道S1、S2、S3、及S4的金属层以上的金属层中的额外电力轨提供。例如，第一供应电压VDD由在Y方向上延伸的第一上部电力轨31的阵列提供，并且第二供应电压VSS由在Y方向上延伸的第二上部电力轨33的阵列提供。
在一些实施例中，第一金属层M0是在覆盖用于晶体管的基板的层中，但第一金属层M0是在第二金属层M1下方。在一些实施例中，水平路由轨道S1、S2、S3、及S4是在第一金属层M0中，而第一上部电力轨31及第二上部电力轨33是在第二金属层M1中。
在图1A中，将多个电力拾取单元40放置在与一对第一上部电力轨31及第二上部电力轨33重叠并且与一对第一埋入电力轨32及第二上部埋入轨34重叠的位置处。利用电力拾取单元40，第一上部电力轨31导电连接到第一埋入电力轨32，以将第一供应电压VDD从第一上部电力轨31施加到第一埋入电力轨32；第二上部电力轨33导电连接到第二埋入电力轨34，以将第二供应电压VSS从第二上部电力轨33施加到第二埋入电力轨34。
图1B至图1C以及图1Bx至图1Cx是根据一些实施例所绘示的电力拾取单元40的平面图及对应的横截面图。在图1B中，在平面图中图示了在第二金属层M1与第一金属层M0之间的层中的电力拾取单元40的布局。图1Bx是图1B中沿着线P-P’的结构的横截面图。如图1B及图1Bx所示，均在Y方向上延伸的第一上部电力轨31及第二上部电力轨33是在第二金属层M1中。在X方向上延伸的第一电力垫42、第二电力垫44、及两个水平路由轨道(例如，46及48)是在第一金属层M0中。如图1B及图1Bx所示，第一上部电力轨31经由第二金属层M1与第一金属层M0之间的通孔V0(D)导电连接到第一电力垫42。如图1B所示，第二上部电力轨33经由第二金属层M1与第一金属层M0之间的通孔V0(S)导电连接到第二电力垫44。
在图1C中，在平面图中图示了在第一金属层M0与埋入电力轨(例如，32及34)的底部层之间的层中的电力拾取单元40的布局。图1Cx是图1C中沿着线Q-Q’的结构的横截面图。如图1C及图1Cx所示，第一埋入电力轨32及第二埋入电力轨34均在X方向上延伸并且是在第一金属层M0之下，第一金属层M0含有第一电力垫42及第二电力垫44。导电区段41A、41B、43A、及43B是在位于第一金属层M0与含有埋入电力轨32及34的层之间的一层处的导电层MD中。第一电力垫42经由通孔VD导电连接到导电区段41A及41B，并且第二电力垫44经由额外通孔VD导电连接到导电区段43A及43B。通孔VD穿过在第一金属层M0与导电层MD之间的绝缘体。此外，导电区段41A及41B的每一者经由通孔VB导电连接到第一埋入电力轨32，并且导电区段43A及43B的每一者经由额外通孔VB导电连接到第二埋入电力轨34。通孔VB穿过在导电层MD与含有埋入电力轨32及34的层之间的绝缘体。
在图1B及图1Bx中，第一上部电力轨31及第二上部电力轨33以导电路径对应地连接到第一电力垫42及第二电力垫44。在图1C及图1Cx中，第一电力垫42及第二电力垫44以导电路径对应地连接到第一埋入电力轨32及第二埋入电力轨34。因此，第一上部电力轨31导电连接到第一埋入电力轨32，并且第二上部电力轨33导电连接到第二埋入电力轨34。在操作期间，将第一上部电力轨31上的第一供应电压VDD施加到第一埋入电力轨32，并且将第二上部电力轨33上的第二供应电压VSS施加到第二埋入电力轨34。
在图1B至图1C以及图1Bx至图1Cx所示的实施例中，在第一上部电力轨31与第一埋入电力轨32之间的导电连接依赖于两个导电区段41A及41B。在其他实施例中，第一上部电力轨31经由导电层MD中的单个导电区段导电连接到第一埋入电力轨32。类似地，在其他实施例中，取代依赖于两个导电区段43A及43B，第二上部电力轨33经由导电层MD中的单个导电区段导电连接到第二埋入电力轨34。
在图1B至图1C中，电力垫(例如，42或44)的每一者具有与电力拾取单元40的高度的一半相比较小的高度。在一些实施例中，电力垫(例如，42或44)的每一者具有与电力拾取单元40的宽度相比较小的宽度，使得电力垫(例如，42或44)的每一者不触碰在布局的相同列中放置的相邻正常单元中的水平路由轨道。
在一些实施例中，如图1B至图1C所示，电力拾取单元40亦包含在X方向上延伸的主动区52及54。当栅极带跨过主动区时，可以在主动区中形成其通道区域在栅极带之下的晶体管。晶体管的源极及漏极位于栅极带的任一侧上的主动区中的主动区域处。在一些实施例中，电力拾取单元40在单元内侧不具有主动区52及54。
图2A是根据一实施例所绘示具有另一布置的电力拾取单元40的IC电路的布局100的局部示意图。在图2A中，在相邻列中的一些电力拾取单元40彼此邻接。图2B至图2C以及图2Bx至图2Cx是根据一些实施例在图2A中由圆圈40X标识的区域内的邻接电力拾取单元40的一些部分的平面图及对应横截面图。图2D是根据一实施例所绘示的在由圆圈40X标识的区域内的邻接电力拾取单元40的一些部分的透视图。
在图2B中，在平面图中图示了在第二金属层M1与第一金属层M0之间的层中的邻接电力拾取单元40的一些部分的布局。图2Bx是在图2B中沿着线P-P’的结构的横截面图。在图2C中，在平面图中图示了在第一金属层M0与埋入电力轨(例如，32及34)的底部层之间的层中的邻接电力拾取单元40的一些部分的布局。图2Cx是在图2C中沿着线P-P’的结构的横截面图。如图2Bx及图2D所示，第二金属层M1中的第一上部电力轨31经由第二金属层M1与第一金属层M0之间的通孔V0(D)导电连接到第一电力垫42及42’。如图2Cx及图2D所示，第一电力垫42及42’经由通孔VD导电连接到导电区段41A及41A’，并且导电区段41A及41A’经由通孔VB导电连接到第一埋入电力轨32。
在图1A及图2A中，用于构建功能电路的标准单元(例如，102A、102B、102C、102D、102E、或102F)的每一者具有高度及宽度。标准单元102E具有高度“h”及宽度“w”。在一些实施例中，标准单元具有实质上均匀的高度，并且标准单元的高度是相关于在第一埋入电力轨32与第二埋入电力轨34之间的间隔距离。在一些实施例中，标准单元的高度经设计为等于在X方向上延伸的第一埋入电力轨32的中线与在X方向上延伸的第二埋入电力轨34的中线之间的垂直距离。通常，在至少一个实施例中，标准单元的每一者具有取决于其类型或其功能的宽度。在一些实施例中，一种类型的标准单元具有与另一类型的标准单元的宽度不同的宽度。
尽管在所选列中的标准单元的水平位置是可根据设计需求改变的，在至少一些实施例中标准单元的边界不触碰任何电力拾取单元40的边界。在至少一些实施例中并且根据设计规则的一些实施方式，出于放置标准单元的目的，在布局图中由电力拾取单元40占据的区域被认为是禁区。禁区是在布局设计中的区域，其中不允许放置标准单元。这些禁区减少在功能电路中可用于将标准单元放置的总布局区域。禁区对总布局区域的不利影响可以通过减少禁区数量来减轻。若一些电力拾取单元40用可用功能(诸如逻辑操作功能)实施，则归因于由电力拾取单元40占据的区域而对总布局区域的不利影响亦可以减轻。在图3中，除了连接上部电力轨(例如，31或33)与埋入电力轨(例如，32或34)的其电力拾取作用之外，电力拾取单元40用额外功能实施。电力拾取单元40的这些新的实施方式用字母“fn”标记，以与图1A及图2A中的电力拾取单元40进行区分。如图1A及图2A中，图3中的标准单元亦放置在列中，用于构建功能电路，但这些标准单元(例如，102A、102B、102C、102D、102E、及102F)的实例未在图3中明确图示。
图4A至图4D是根据一实施例所绘示具有反相器的逻辑功能的电力拾取单元40的示意图。图4A图示了电力拾取单元40的布局。图4B是图4A的布局中的反相器的棒状图。图4C是图4B中的反相器的电路图。如在图4A的布局图中图示，在Y方向上延伸的导电层MD中的导电区段(例如，41、43、47、及49)的每一者由图4B中的棒状图中的垂线表示。如图4A所示，在Y方向上延伸的栅极带(例如，51及53)的每一者由图4B中的具有相同阴影图案的垂直棒表示。如图4A所示，在X方向上延伸的两个主动区(例如，52及54)的每一者由图4B中的具有相同阴影图案的水平垂直棒表示。如图4A所示，在X方向上延伸的两个水平导电轨道(例如，46及48)的每一者由图4B中的水平线表示。如图4A所示，在X方向上延伸的埋入电力轨32及电力垫42共同由图4B中的水平线VDD表示。如图4A所示，在X方向上延伸的埋入电力轨34及电力垫44共同由图4B中的水平线VSS表示。
在图4B中，在栅极带(例如，51或53)与主动区(例如，52或54)之间的每个交叉点表示晶体管的栅极。在导电区段(例如，41、43、47、或49)与主动区(例如，52或54)之间的每个交叉点(用“x”标记)表示晶体管的源极/漏极。例如，在栅极带51与主动区52之间的交叉点表示晶体管T1的栅极。在导电区段47与主动区52之间的交叉点表示晶体管T1的漏极。在导电区段41与主动区52之间的交叉点表示晶体管T1的源极。
在图4B中，在水平线48与栅极带(例如，51或53)之间的交叉点连接(用点标记)表示通孔VG。在水平线46与导电区段(例如，47或49)之间的交叉点连接(用点标记)表示通孔VD。在导电区段41与水平线42之间的交叉点连接(用点标记)表示通孔VD，而在导电区段41与水平线32之间的交叉点连接处的相同点亦表示通孔VB。类似地，在导电区段43与水平线44之间的交叉点连接(用点标记)表示通孔VD，而在导电区段43与水平线34之间的交叉点连接处的相同点亦表示通孔VB。
在图4A至图4C中，在电力拾取单元40中的反相器包含在p通道主动区52中形成的p通道晶体管T1及p通道晶体管T3，其中晶体管T1的栅极由栅极带51形成并且晶体管T3的栅极由栅极带53形成。反相器包含在n通道主动区54中形成的n通道晶体管T2及n通道晶体管T4，其中晶体管T2的栅极由栅极带51形成并且晶体管T4的栅极由栅极带53形成。用于反相器的供应电压VDD及VSS对应地由第一埋入电力轨32及第二埋入电力轨34提供。p通道晶体管T1的漏极以及n通道晶体管T2的漏极经由导电层MD中的导电区段47彼此导电连接。p通道晶体管T3的漏极以及n通道晶体管T4的漏极经由导电层MD中的导电区段49彼此导电连接。将到反相器的输入信号经由水平导电轨道48传导至栅极带51及53。反相器的输出信号是在水平导电轨道46上。
图4D是根据一实施例所绘示在上部电力轨(例如，31或33)、电力垫(例如，42或44)与埋入电力轨(例如，32或34)之间的导电连接的经修改棒状图。类似于图4B中的棒状图，在图4D中的经修改棒状图示出了在不同导电元件之中的拓扑连接。图4D中的导电元素的宽度及几何位置不用准确地遵照该些元素在实体布局图(诸如图4A中的图)中的该些元素的实际宽度及实际几何位置。在如图4A及图4D所示的电力拾取单元40中，第一上部电力轨31经由通孔V0(D)导电连接到第一电力垫42，第一电力垫42经由通孔VD导电连接到导电层MD中的导电区段41，并且导电区段41经由通孔VB导电连接到第一埋入电力轨32。类似地，在图4A及图4D中，第二上部电力轨33经由通孔V0(S)导电连接到第二电力垫44，第二电力垫44经由通孔VD导电连接到导电层MD中的导电区段43，并且导电区段43经由通孔VB导电连接到第二埋入电力轨34。利用电力拾取单元40，第一上部电力轨31导电连接到第一埋入电力轨32，并且第二上部电力轨33导电连接到第二埋入电力轨34。
在图4A至图4D中，主动区52及54的每一者是连续的。在其他实施例中，主动区52及54的每一者包含主动区的多个区段；在这些实施例中，晶体管T1是在p通道主动区52的一个区段上，而晶体管T3是在另一个区段上，并且晶体管T2是在n通道主动区54的一个区段上，而晶体管T4是在另一个区段上。在一些实施例中，主动区52及54在一个逻辑层中被指出，诸如布局设计中的氧化扩散(“OD”)层。在根据至少一个实施例的制造期间，形成主动区52及54涉及用于氧化制程及扩散制程的一或多个实体遮罩。另外，在图4A至图4D中，栅极带51及53的每一者是多带或金属栅极带。
图5A至图5D是根据一实施例所绘示具有缓冲器的逻辑功能的电力拾取单元的示意图。图5A图示了电力拾取单元40的布局。图5B是图5A的布局中的缓冲器的棒状图。图5C是图5B中的缓冲器的电路图。如图5A至图5C所示，电力拾取单元40中的缓冲器包含在p通道主动区52中形成的p通道晶体管T1及p通道晶体管T3，其中晶体管T1的栅极由栅极带51形成并且晶体管T3的栅极由栅极带53形成。缓冲器包含在n通道主动区54中形成的n通道晶体管T2及n通道晶体管T4，其中晶体管T2的栅极由栅极带51形成并且晶体管T4的栅极由栅极带53形成。用于缓冲器的供应电压VDD及VSS对应地由第一埋入电力轨32及第二埋入电力轨34提供。p通道晶体管T1的漏极以及n通道晶体管T2的漏极经由导电层MD中的导电区段47彼此导电连接。p通道晶体管T3的漏极以及n通道晶体管T4的漏极经由导电层MD中的导电区段49彼此导电连接。导电区段47经由水平导电轨道46导电连接到栅极带53。将到缓冲器的输入信号经由水平导电轨道48(IN)传导至栅极带51。缓冲器的输出信号是在水平导电轨道48(Z)上。
图5D是根据一实施例的在上部电力轨(例如，31或33)、电力垫(例如，42或44)与埋入电力轨(例如，32或34)之间的导电连接的经修改棒状图。类似于图4D中的经修改棒状图，第一上部电力轨31经由通孔V0(D)导电连接到第一电力垫42，并且第一电力垫42(经由通孔VD)导电连接到导电区段41，导电区段41经由通孔VB导电连接到第一埋入电力轨32；第二上部电力轨33经由通孔V0(S)导电连接到第二电力垫44，并且第二电力垫44(经由通孔VD)导电连接到导电区段43，导电区段43经由通孔VB导电连接到第二埋入电力轨34。利用电力拾取单元40，第一上部电力轨31导电连接到第一埋入电力轨32，并且第二上部电力轨33导电连接到第二埋入电力轨34。
图6是根据一实施例所绘示的包含用逻辑或其他功能实施的电力拾取单元的用于IC电路的布局100的局部示意图。在图6中，电力拾取单元40(D)将第一上部电力轨31导电连接到第一埋入电力轨32，并且电力拾取单元40(S)将第二上部电力轨33导电连接到第二埋入电力轨34。尽管如图3所示的电力拾取单元40具有两个电力垫，在一些实施例中，至少一些电力拾取单元40不必具有两个电力垫。在一些实施例中，至少一些电力拾取单元40具有较大或较小数量的电力垫。电力拾取单元40(D)用于在列一中将第一上部电力轨31A连接到第一埋入电力轨32，并且用于在列三中将第一上部电力轨31B连接到第一埋入电力轨32；电力拾取单元40(S)用于在列三中将第二上部电力轨33A连接到第二埋入电力轨34，并且用于在列一中将第二上部电力轨33B连接到第二埋入电力轨34。电力拾取单元40(D)用具有第一供应电压VDD的第一电力垫实施，并且电力拾取单元40(S)用具有第二供应电压VSS的第二电力垫实施。图7A至图7D提供了电力拾取单元40(S)的示例实施例，并且图8A至图8D提供了电力拾取单元40(D)的示例实施例。
图7A至图7D是根据一实施例所绘示具有NAND门的逻辑功能的电力拾取单元40(S)的示意图。图7A图示了电力拾取单元40(S)的布局。图7B是图7A的布局中的NAND门的棒状图。图7C是图7B中的NAND门的电路图。如图7A至图7C所示，NAND门包含在p通道主动区52中形成的p通道晶体管T1及p通道晶体管T3，其中晶体管T1的栅极由栅极带51形成并且晶体管T3的栅极由栅极带53形成。NAND门包含在n通道主动区54中的n通道晶体管T2及n通道晶体管T4，其中晶体管T2的栅极由栅极带51形成并且晶体管T4的栅极由栅极带53形成。用于NAND门的供应电压VDD及VSS对应地由第一埋入电力轨32及第二埋入电力轨34提供。p通道晶体管T1的漏极以及p通道晶体管T3的漏极经由水平导电轨道42(Z)彼此导电连接。p通道晶体管T3的漏极以及n通道晶体管T4的漏极经由导电层MD中的导电区段49彼此导电连接。n通道晶体管T2的漏极与n通道晶体管T4的源极导电连接。n通道晶体管T2的源极经由导电层MD中的导电区段43导电连接到第二电力垫44。将到NAND门的第一输入信号经由水平导电轨道48连接到栅极带51。将到NAND门的第二输入信号经由水平导电轨道46连接到栅极带53。NAND门的输出信号在水平导电轨道42(Z)上出现。
在图7D的经修改的棒状图中，第二上部导电轨33经由通孔V0(S)导电连接到第二电力垫44，第二电力垫44经由通孔VD导电连接到导电区段43，并且导电区段43经由通孔VB导电连接到第二埋入电力轨34。利用电力拾取单元40(S)，第二上部电力轨33导电连接到第二埋入电力轨34。
图8A至图8D是根据一实施例所绘示具有NOR门的逻辑功能的电力拾取单元的示意图。图8A图示了电力拾取单元40(D)的布局。图8B是图8A的布局中的NOR门的棒状图。图8C是图8B中的NOR门的电路图。如图8A至图8C所示，NOR门包含在p通道主动区52中的p通道晶体管T1及p通道晶体管T3，其中晶体管T1的栅极由栅极带51形成并且晶体管T3的栅极由栅极带53形成。NOR门包含在n通道主动区54中的n通道晶体管T2及n通道晶体管T4，其中晶体管T2的栅极由栅极带51形成并且晶体管T4的栅极由栅极带53形成。用于NOR门的供应电压VDD及VSS对应地由第一埋入电路轨32及第二埋入电力轨34提供。n通道晶体管T2的漏极以及n通道晶体管T4的漏极经由水平导电轨道44(Z)彼此导电连接。n通道晶体管T4的漏极以及p通道晶体管T3的漏极经由导电层MD中的导电区段49彼此导电连接。p通道晶体管T1的漏极与p通道晶体管T3的源极导电连接。p通道晶体管T1的源极经由导电层MD中的导电区段41导电连接到电力垫42。将到NOR门的第一输入信号经由水平导电轨道46传导至栅极带51。将到NOR门的第二输入信号经由水平导电轨道48传导至栅极带53。NOR门的输出信号是在水平导电轨道44(Z)上。
在图8D的经修改棒状图中，第一上部电力轨31经由通孔V0(D)导电连接到第一电力垫42，第一电力垫42经由通孔VD导电连接到导电区段41，并且导电区段41经由通孔VB导电连接到第一埋入电力轨32。利用电力拾取单元40(D)，第一上部电力轨31导电连接到第一埋入电力轨32。
在图3及图6中，第一上部电力轨31及第二上部电力轨33靠近彼此定位并且形成上部电力轨对。在图9及图10中，第一上部电力轨31及第二上部电力轨33交替定位以形成电力轨阵列，其中在两个相邻上部电力轨之间有均匀间隔。
在如图9所示的实施例中，用两个电力垫实施的电力拾取单元40用于将第一上部电力轨(例如，31A及31B)连接到第一埋入电力轨32；电力拾取单元40亦用于将第二上部电力轨(例如，33A)连接到第二埋入电力轨34。在如图10所示的实施例中，用第一电力垫实施的电力拾取单元40(D)用于将第一上部电力轨(例如，31A及31B)连接到第一埋入电力轨32；用第二电力垫实施的电力拾取单元40(S)用于将第二上部电力轨(例如，33A)连接到第二埋入电力轨34。
除了如图4A至图4D、图5A至图5D、图7A至图7D、以及图8A至图8D所示的电力拾取单元的实施例之外，存在电力拾取单元的其他实施例。
在一个实施例中，具有第一电力垫42及第二电力垫44的电力拾取单元40用如图11A至图11D所示的反相器门实施。图11A图示了电力拾取单元40的布局。图11B是图11A的布局中的反相器的棒状图。图11C是图11B中的反相器的电路图。在图11A至图11D中，反相器包含在p通道主动区52中的p通道晶体管(例如，T1A、T1B、T3A、及T3B)、以及在n通道主动区54中的n通道晶体管(例如，T2A、T2B、T4A、及T4B)。用于反相器的供应电压VDD及VSS对应地由第一埋入电力轨32及第二埋入电力轨34提供。p通道晶体管(例如，T1A、T1B、T3A、及T3B)的漏极以及n通道晶体管(例如，T2A、T2B、T4A、及T4B)的漏极经由MD层中的导电区段(例如，47A、47B、及49)彼此导电连接。将到反相器的输入信号经由水平导电轨道48传导至栅极带(51A、51B、53A、及53B)。反相器的输出信号是在水平导电轨道46上。
在如图11A及图11D所示的电力拾取单元40中，第一上部电力轨31经由通孔V0(D)导电连接到第一电力垫42，并且第二上部电力轨33经由通孔V0(S)导电连接到第二电力垫44。第一电力垫42导电连接到导电区段(例如，41A及41B)，这些导电区段经由通孔VB导电连接到第一埋入电力轨32。第二电力垫44导电连接到导电区段(例如，43A及43B)，这些导电区段经由通孔VB导电连接到第二埋入电力轨34。利用电力拾取单元40，第一上部电力轨31导电连接到第一埋入电力轨32，并且第二上部电力轨33导电连接到第二埋入电力轨34。
在其他实施例中，具有第一电力垫42的电力拾取单元40利用如图12所示的拉高电路实施，并且具有第二电力垫44的电力拾取单元40利用如图13所示的拉低电路实施。在图12至图13中，两个p通道晶体管的源极经由导电区段47p及49p连接到第一供应电压VDD。两个n通道晶体管的源极经由导电区段47n及49n连接到第二电源供应电压VSS。
在图12中，导电区段41经由通孔VD将两个p通道晶体管的漏极连接到水平导电轨道46。两个p通道晶体管及两个n通道的栅极与水平导电轨道44(C)连接在一起，此水平导电轨道44(C)经由两个通孔VG连接到栅极带(例如，51及53)。两个n通道晶体管的漏极亦经由通孔VD连接到水平导电轨道44(C)。拉高电路的输出是在水平导电轨道46上。因为第一电力垫42经由两个通孔VD连接到导电区段47p及49p，而导电区段47p及49p的每一者经由通孔VB连接到第一埋入电力轨32，第一电力垫42导电连接到第一埋入电力轨32。
在图13中，导电区段43经由通孔VD将两个n通道晶体管的漏极连接到水平导电轨道48。两个p通道晶体管及两个n通道的栅极与水平导电轨道42(C)连接在一起，此水平导电轨道42(C)经由两个通孔VG连接到栅极带(例如，51及53)。两个p通道晶体管的漏极亦经由通孔VD连接到水平导电轨道42(C)。拉低电路的输出是在水平导电轨道48上。因为第二电力垫44经由两个通孔VD连接到导电区段47n及49n，而导电区段47n及49n的每一者经由通孔VB连接到第二埋入电力轨34，第二电力垫44导电连接到第二埋入电力轨34。尽管图12及图13中的电力拾取单元的每一者提供了一个电力垫，熟悉此项技术者可以认识到，通过结合图12及图13中的电力拾取单元，可能设计具有两个电力垫的电力拾取，此电力拾取包含拉高电路及拉低电路。
在又一个实施例中，如图14所示，具有第一电力垫42及第二电力垫44的电力拾取单元40用分接单元分接单元TAP实施，分接单元分接单元TAP可以用于将p通道晶体管的主体基部偏置到第一供应电压VDD，并且将n通道晶体管的主体基部偏置到第二供应电压VSS。导电区段41A、41B、41C、及41D的每一者经由通孔VB连接到第一埋入电力轨32，并且经由通孔VD连接到第一电力垫42。导电区段43A、43B、43C、及43D的每一者经由通孔VB连接到第二埋入电力轨34，并且经由通孔VD连接到第二电力垫44。在用分接单元TAP实施电力拾取单元40的情况下，第一电力垫42及第二电力垫44对应地连接到第一埋入电力轨32及第二埋入电力轨34。
图15是根据一实施例所绘示创建IC电路的布局设计的程序的流程图。在此程序中，在步骤112期间创建布局计划，在步骤114期间产创建电力计划，并且在步骤116期间界定禁区。禁区是布局设计中的区域，其中传统电力拾取结构可能避免将标准单元放置在其中。在创建布局计划的步骤112期间，创建晶片边界并且将SRAM区块定位在布局中。在创建电力计划步骤114期间，在第一方向上延伸的埋入电力轨被放置在所设计的位置，在垂直于第一方向的方向上延伸的上部电力轨被放置在所设计的位置。在步骤116处，禁区基于以下假设界定：标准单元应当不与电力拾取结构的任何部分重叠。
在定位上部电力轨的一个实施例中，如图3所示，将第一上部电力轨及第二上部电力轨分组为上部电力轨对，并且两个上部电力轨对之间的间距是相同上部电力轨对中的第一上部电力轨与第二上部电力轨之间的间距的至少十倍大。在图3中，在两个相邻第一上部电力轨31之间的间距(标记为LDD)远大于在相邻的第一上部电力轨31与第二上部电力轨33之间的间距(标记为LDS)。在一或多个实施例中，将间距LDD实施为间距LDS大小的至少10倍、间距LDS大小的至少15倍、间距LDS大小的至少20倍、或间距LDS大小的至少30倍。在定位上部电路轨的另一实施例中，如图9所示，第一上部电力轨及第二上部电力轨交替定位，其中在两个相邻的上部电力轨之间有实质上均匀的间隔。在图9中，间距LDD是间距LDS的值的约两倍。在图9的布局设计中，可以定位到布局中的标准单元的宽度不可以超过LDD/2。在图3的布局设计中，可以定位到布局中的标准单元的宽度不可以超过LDD-LDS。
在图3的布局设计及图9的布局设计二者中，其中不允许放置标准单元的限制区将减少可以用于放置标准单元的总面积。若图3的布局设计中的LDD等于图9的布局设计中的LDD，则图3的布局设计将具有与图9的布局设计相比较小的限制区。当LDD远大于LDS时，间隔LDD-LDS将大于间隔LDD/2。无论如何，不可以放置到图9的布局设计中的标准单元可能放置到图3的布局设计中。
如图4A、图5A、及图14的实例所示，利用一些设计规则，依照接触多晶硅间距(contact poly pitch，CPP)量测间距LDD，CPP是在两个多晶硅线之间的最小间隔。在一个具体实例中，间距LDD是处于24个CPP，并且LDD/2是12个CPP。具有13个CPP宽度的标准单元不可以放置到图9的布局设计中，但可以放置到图3的布局设计中。利用一些设计规则，依照第二金属层M1中的金属间距LMM2量测间距LDS，并且不允许间距LDS小于金属间距LMM2。LDS的值被选择为不大于金属间距LMM2的三倍，使得可以减小LDD-LDS的值。
图16A及图16B是根据一些实施例的所界定禁区(各者用字母“F”标记)的分布的示意图。如图16A及图16B所示的所界定禁区的每一者位于一个埋入电力轨32与一个第二埋入电力轨34之间的一列中。在如图16A所示的实施例中，第一上部电力轨31及第二上部电力轨33交替定位以形成电力轨阵列，其中在两个相邻的上部电力轨之间有实质上均匀的间隔。如图所示的所界定禁区的每一者与第一上部电力轨31或第二上部电力轨33的任一个重叠。在如图16B所示的实施例中，如图所示的上部电力轨对的每一者用靠近彼此定位的一个第一上部电力轨31及一个第二上部电力轨33形成。如图所示的所界定禁区的每一者与一个上部电力轨对重叠。
返回到图15的程序，在界定禁区之后，基于设计者的优先选择，在步骤118期间，在一些所选禁区的位置处插入分接单元。并非所有禁区包含分接单元。分接单元的宽度大于禁区的宽度。图17A及图17B是根据一些实施例所绘示所界定禁区连同一些插入分接单元的示意图。所插入的分接单元的实例包含图14中的分接单元，此分接单元可以用于连接第一上部电力轨31与第一埋入电力轨32及/或用于连接第二上部电力轨33与第二埋入电力轨34。
返回到图15的程序，在插入分接单元之后，在步骤120期间将标准单元及特殊单元放置在布局中。设计规则不允许将正常的标准单元放置在可能导致此正常标准单元与禁区重叠的位置。然而，特殊单元可以与禁区重叠。图18A及图18B是根据一些实施例所绘示一些特殊单元的放置的示意图。在一些实施例中，特殊单元包含作为子单元的电力拾取单元40并且特殊单元使用在特殊单元内的电力拾取单元40的逻辑功能来与特殊单元中的其他逻辑门结合，用于实施特殊单元所需的功能。在一些实施例中，特殊单元中的电力拾取单元40是具有两个电力垫的电力拾取单元或具有一个电力垫的电力拾取单元。具有两个电力垫的电力拾取单元40的实例包含图4A至图4D、图5A至图5D、及图11A-图11C中的电力拾取单元。具有一个电力垫的电力拾取单元40的实例包含图7A至图7D以及图8A至图8D、及图12至图13中的电力拾取单元。这些电力拾取单元40亦提供可与特殊单元中的其他逻辑门结合的示例逻辑功能(例如，反相器、缓冲器、NAND门、NOR门、拉高电路或拉低电路)。
返回到图15的程序，在放置特殊单元之后，在步骤122处搜寻空禁区；随后，在步骤124处，将电力拾取单元放置在一些空禁区处以提供从上部电力轨到埋入电力轨的经改进的电力传递或提供经改进的电路密度。根据一些实施例，在图19A及图19B中示出在先前空禁区处放置电力拾取单元40。接下来，在步骤126处，在时脉树合成期间执行最小化歪斜及插入延迟；在步骤128处，路由设计分配用于连接的路由资源并且追踪用于独立网的指派。
图20是根据一实施例所绘示的电子设计自动化(EDA)系统900的方块图。
在一些实施例中，EDA系统900包含APR系统。根据一或多个实施例本文描述的具有表示接线路由布置的设计布局图的方法是可实现的，例如根据一些实施例，使用EDA系统900。
在一些实施例中，EDA系统900是包含硬件处理器902及非暂时性计算机可读取储存媒体904的通用计算元件。储存媒体904尤其是用计算机程序码906(亦即，可执行指令集)编码(亦即，储存)。通过硬件处理器902执行指令906代表(至少部分)EDA工具，此EDA工具实施例如本文根据一或多个实施例描述的方法的一部分或全部(后续本文的一实施例为所提及的程序及/或方法)。
处理器902经由总线908电气耦合到计算机可读取储存媒体904。处理器902亦由总线908电气耦合到输入/输出接口910。网络接口912亦经由总线908电气连接到处理器902。网络接口912连接到网络914，使得处理器902及计算机可读取储存媒体904能够经由网络914连接到外部元件。处理器902用以执行在计算机可读取储存媒体904中编码的计算机程序码906，以使系统900可用于执行所提及的程序及/或方法的一部分或全部。在一或多个实施例中，处理器902是中央处理单元(CPU)、多处理器、分散式处理系统、特殊应用集成电路(ASIC)、及/或适宜的处理单元。
在一或多个实施例中，计算机可读取储存媒体904是电子、磁性、光学、电磁、红外、及/或半导体系统(或者设备或元件)。例如，计算机可读取储存媒体904包含半导体或固态记忆体、磁带、可移除计算机磁片、随机存取记忆体(RAM)、只读记忆体(ROM)、刚性磁盘、及/或光盘。在使用光盘的一或多个实施例中，计算机可读取储存媒体904包含压缩磁盘-只读记忆体(CD-ROM)、压缩磁盘读/写(CD-R/W)、及/或数字视频光盘(DVD)。
在一或多个实施例中，储存媒体904储存计算机程序码906，此计算机程序码用以导致系统900(其中此执行表示(至少部分)EDA工具)可用于执行所提及的程序及/或方法的一部分或全部。在一或多个实施例中，储存媒体904亦储存促进执行所提及的程序及/或方法的一部分或全部的信息。在一或多个实施例中，储存媒体904储存标准单元(包含如本文揭示的一实施例的此种标准单元)的程序库907。
EDA系统900包含输入/输出接口910。输入/输出接口910耦合到外部电路系统。在一或多个实施例中，输入/输出接口910包含用于将信息及命令通讯到处理器902的键盘、小键盘、鼠标、轨迹球、轨迹板、触控式屏幕及/或游标方向键。
EDA系统900亦包含耦合到处理器902的网络接口912。网络接口912允许系统900与网络914通讯，其中一或多个其他计算机系统连接到网络914。网络接口912包含：无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS、或WCDMA；或有线网络接口，诸如ETHERNET、USB、或IEEE-1364。在一或多个实施例中，在两个或多个系统900中实施所提及的程序及/或方法的一部分或全部。
系统900用以经由输入/输出接口910接收信息。经由输入/输出接口910接收的信息包含下列的一或多个：指令、数据、设计规则、标准单元库、及/或用于由处理器902处理的其他参数。将信息经由总线908传递到处理器902。EDA系统900用以经由输入/输出接口910接收关于使用者界面(user interface，UI)的信息。信息在计算机可读取媒体904中储存为使用者界面942。
在一些实施例中，将所提及的程序及/或方法的一部分或全部实施为由处理器执行的独立式软件应用。在一些实施例中，将所提及的程序及/或方法的一部分或全部实施为软件应用，此软件应用是额外软件应用的一部分。在一些实施例中，将所提及的程序及/或方法的一部分或全部实施为到软件应用的插件。在一些实施例中，将所提及的程序及/或方法中的至少一个实施为软件应用，此软件应用为EDA工具的一部分。在一些实施例中，将所提及的程序及/或方法的一部分或全部实施为软件应用，此软件应用由EDA系统900使用。在一些实施例中，包含标准单元的布局图使用诸如获自CADENCE DESIGN SYSTEMS,Inc.的
Figure BDA0002147588040000201
的工具或另一适宜布局产生工具来产生。
在一些实施例中，程序被认为是在非暂时性计算机可读取记录媒体中储存的程序的功能。非暂时性计算机可读取记录媒体的实例包含但不限于，外部/可移除及/或内部/内置储存或记忆体单元，例如，下列中的一或多个：光盘(诸如DVD)、磁盘(诸如硬盘)、半导体记忆体(诸如ROM、RAM、记忆卡)、及类似者。
图21是根据一实施例的集成电路(IC)制造系统1000以及与其相关联的IC制造流程的方块图。在一些实施例中，基于布局图，使用制造系统1000制造下列中的至少一个：(A)一或多个半导体遮罩或(B)在半导体集成电路层中的至少一个部件。
在图21中，IC制造系统1000包含实体，诸如设计公司1020、遮罩公司1030、及IC制造商/生产商(“晶圆厂fab”)1050，这些实体在关于制造IC装置1060的设计、开发、及制造循环及/或服务中彼此互动。系统1000中的实体由通讯网络连接。在一些实施例中，通讯网络是单个网络。在一些实施例中，通讯网络是各种不同的网络，诸如网内网络及网际网络。通讯网络包含有线及/或无线通讯通道。每个实体与其他实体中的一或多个相互作用，并且将服务提供到其他实体中的一或多个及/或从其他实体中的一或多个接收服务。在一些实施例中，设计公司1020、遮罩公司1030、及IC晶圆厂1050中的两个或多个由单个较大的公司拥有。在一些实施例中，设计公司1020、遮罩公司1030、及IC晶圆厂1050中的两个或多个在共用设施中共存并且使用共用资源。
设计公司(或设计团队)1020产生IC设计布局图1022。IC设计布局图1022包含针对IC装置1060设计的各个几何图案。几何图案对应于构成待制造的IC装置1060的各个部件的金属、氧化物、或半导体层的图案。各个层结合以形成各种IC特征。例如，IC设计布局图1022的一部分包含待形成在半导体基板(诸如硅晶圆)中的各种IC特征(诸如主动区域、栅极电极、源极及漏极、层间互连的金属线或通孔、以及用于接合垫的开口)以及在半导体基板上设置的各种材料层。设计公司1020实施适当设计程序以形成IC设计布局图1022。设计程序包含下列的一或多个：逻辑设计、实体设计或位置及路由(绕线)。IC设计布局图1022存在于具有几何图案的信息的一或多个数据文件中。例如，IC设计布局图1022可以GDSII文件格式或DFII文件格式表达。
遮罩公司1030包含数据准备1032及遮罩制造1044。遮罩公司1030使用IC设计布局图1022，以制造一或多个遮罩1045，这些遮罩将用于根据IC设计布局图1022制造IC装置1060的各个层。遮罩公司1030执行遮罩数据准备1032，其中IC设计布局图1022转换为表示性数据文件(“RDF”)。遮罩数据准备1032向遮罩制造1044提供RDF。遮罩制造1044包含遮罩写入器。遮罩写入器将RDF转换为基板上的影像，诸如遮罩(主光罩)1045或半导体晶圆1053。设计布局图1022由遮罩数据准备1032操控，以符合遮罩写入器的特定特性及/或IC晶圆厂1050的需求。在图21中，将遮罩数据准备1032及遮罩制造1044示出为单独的元素。在一些实施例中，遮罩数据准备1032及遮罩制造1044可以共同称为遮罩数据准备。
在一些实施例中，遮罩数据准备1032包含光学邻近修正(optical proximitycorrection，OPC)，其使用微影增强技术来补偿影像误差，诸如可以由绕射、干涉、其他制程影响及类似者产生的该些误差。OPC调整IC设计布局图1022。在一些实施例中，遮罩数据准备1032包含进一步的解析度增强技术(resolution enhancement techniques，RET)，诸如偏轴照明、次解析度辅助特征、相移遮罩、其他适宜技术、及类似者或其组合。在一些实施例中，亦使用反向微影技术(inverse lithography technology，ILT)，其将OPC视作反向成像问题(inverse image problem)。
在一些实施例中，遮罩数据准备1032包含遮罩规则检查器(mask rule checker，MRC)，此遮罩规则检查器检查已经历在OPC中具有一组遮罩产生规则的程序的IC设计布局图1022，这些遮罩产生规则含有某些几何及/或连通性限制以确保足够裕度(margins)，用于考虑在半导体制造制程中的变化性及类似者。在一些实施例中，MRC修改IC设计布局图1022以在遮罩制造1044期间补偿限制，这可撤销由OPC执行的部分修改，以便满足遮罩产生规则。
在一些实施例中，遮罩数据准备1032包含模拟处理的微影制程检查(lithographyprocess checking，LPC)，此检查模拟将由IC晶圆厂1050实施以制造IC装置1060的制程。LPC基于IC设计布局图1022模拟此处理以创建经模拟的制造装置，诸如IC装置1060。在LPC模拟中的处理参数可以包含与IC制造循环的各个制程相关联的参数、与用于制造IC的工具相关联的参数、及/或制造制程的其他态样。LPC考虑到各种因素，诸如天线影像对比(aerial image contrast)、焦点深度(depth of focus，DOF)、遮罩误差增强因素(maskerror enhancement factor，MEEF)、其他适宜因素、及类似者或其组合。在一些实施例中，在已经由LPC创建模拟的经制造装置之后，若经模拟的装置形状不够接近以满足设计规则，则将重复OPC及/或MRC以进一步改良IC设计布局图1022。
应当理解，为了明确的目的已经简化以上遮罩数据准备1032的描述。在一些实施例中，数据准备1032包含额外特征，诸如逻辑操作(logic operation，LOP)以根据制造规则修改IC设计布局图1022。另外，可以各种不同次序执行在数据准备1032期间应用到IC设计布局图1022的制程。
在遮罩数据准备1032之后并且在遮罩制造1044期间，基于经修改的IC设计布局图1022制造遮罩1045或一组遮罩1045。在一些实施例中，遮罩制造1044包含基于IC设计布局图1022执行一或多个微影暴露。在一些实施例中，电子束(e束)或多个电子束的机制用于基于经修改的IC设计布局图1022在遮罩(光罩或主光罩)1045上形成图案。可用各种技术形成遮罩1045。在一些实施例中，遮罩1045使用二元技术形成。在一些实施例中，遮罩图案包含不透明区域及透明区域。用于暴露已经涂布在晶圆上的影像敏感材料层(例如，光阻剂)的辐射光束(诸如紫外(UV)光束)由不透明区域阻挡并且透过透明区域穿透。在一个实例中，遮罩1045的二元遮罩版本包含透明基板(例如，熔凝石英)及在二元遮罩的不透明区域中涂布的不透明材料(例如，铬)。在另一实例中，遮罩1045使用相移技术形成。在遮罩1045的相移遮罩(phase shift mask，PSM)版本中，在相移遮罩上形成的图案中的各种特征用以具有适当相位差，以增强解析度及成像品质。在各个实例中，相移遮罩可以是衰减PSM或交替PSM。由遮罩制造1044产生的遮罩用在各种制程中。例如，此种遮罩用在离子布植制程中以在半导体晶圆1053中形成各种掺杂区域、用在蚀刻制程中以在半导体晶圆1053中形成各种蚀刻区域、及/或用在其他适宜制程中。
IC晶圆厂1050包含晶圆制造1052。IC晶圆厂1050是包含用于制造各种不同的IC产品的一或多个制造设施的IC制造公司。在一些实施例中，IC晶圆厂1050是半导体代工厂。例如，可存在用于复数个IC产品的前端制造(front-end-of-line，FEOL)的制造设施，而第二制造设施可提供用于互连及封装IC产品的后端制造(back-end-of-line，BEOL)，并且第三制造设施可提供用于代工厂公司的其他服务。
IC晶圆厂1050使用由遮罩公司1030制造的遮罩1045以制造IC装置1060。因此，IC晶圆厂1050至少间接地使用IC设计布局图1022制造IC装置1060。在一些实施例中，半导体晶圆1053通过IC晶圆厂1050使用遮罩1045制造以形成IC装置1060。在一些实施例中，IC制造包含至少间接地基于IC设计布局图1022执行一或多个微影暴露。半导体晶圆1053包含硅基板或其上形成有材料层的其他适当基板。半导体晶圆1053进一步包含下列中的一或多个：各种掺杂区域、介电特征、多级互连、及类似者(在后续的制造步骤形成)。
关于集成电路(IC)制造系统(例如，图21的系统1000)以及与其相关联的IC制造流程的细节在例如于2016年2月9日授权的美国专利第9,256,709号、于2015年10月1日公开的美国预授权公开案第20150278429号、于2014年2月6日公开的美国预授权公开案第20140040838号、以及于2007年8月21日授权的美国专利第7,260,442号中发现，其各者的全文以引用方式并入本文的一实施例中。
在一个实施例中，提供包含电源结构的集成电路。集成电路包含基板、覆盖基板的第一金属层、以及均在第一方向上延伸且定位在第一金属层之下的第一埋入电力轨及第二埋入电力轨。集成电路包含覆盖第一金属层的第二金属层、各者在第二金属层中并且在垂直于第一方向的方向上延伸的第一上部电力轨及第二上部电力轨、以及具有功能电路的电力拾取单元。功能电路包含位于第一金属层之下的第一导电区段以及第一金属层中的第一电力垫。第一电力垫经由在第二金属层与第一金属层之间的至少一第一通孔导电连接到第一上部电力轨，并且第一电力垫经由在第一金属层与第一导电区段之间的至少一第二通孔导电连接到第一导电区段。第一导电区段经由在第一导电区段与第一埋入电力轨之间的至少一第三通孔导电连接到第一埋入电力轨。
在另一实施例中，第一电力垫具有与电力拾取单元的高度的一半相比较小的高度，并且第一电力垫具有与电力拾取单元的宽度相比较小的一宽度。
在另一实施例中，在第一金属层中的大部分路由接线区段在第一方向上延伸。
在另一实施例中，功能电路包含至少一个逻辑门。
在另一实施例中，电力拾取单元中的功能电路包含一NAND逻辑栅极或一NOR逻辑栅极。
在另一实施例中，电力拾取单元包含一拉高电路、一拉低电路、或任何以上组合。
在另一实施例中，功能电路进一步包含位于第一金属层之下的一第二导电区段，以及第一金属层中的一第二电力垫；其中第二电力垫经由在第二金属层与第一金属层之间的至少另一个第一通孔导电连接到第二上部电力轨，并且第二电力垫经由在第一金属层与第二导电区段之间的至少另一个第二通孔导电连接到第二导电区段；以及第二导电区段经由在第二导电区段与第二埋入电力轨之间的至少另一个第三通孔导电连接到第二埋入电力轨。
在另一实施例中，第二电力垫具有与电力拾取单元的高度的一半相比较小的高度，并且具有与电力拾取单元的宽度相比较小的宽度。
在另一实施例中，电力拾取单元中的功能电路包含一反相器或一缓冲器。
在另一实施例中，电力拾取单元包含一分接单元。
本说明的另一态样是关于一种包含电源结构的集成电路。集成电路包含基板、覆盖基板的第一金属层、均在第一方向上延伸且定位在第一金属层之下的第一埋入电路轨及第二埋入电力轨、覆盖第一金属层的第二金属层、以及多个上部电力轨对。多个上部电力轨对的每个上部电力轨对包含各者在第二金属层中并且在垂直于第一方向的方向上延伸的第一上部电力轨及第二上部电力轨。集成电路包含电力拾取单元。电力拾取单元包含第一金属层中的至少一个电力垫，其中至少一个电力垫在一个上部电力轨与一个对应的埋入电力轨之间导电连接。在多个上部电力轨对的两个上部电力轨对之间的间距是大于在相同上部电力轨对中的第一上部电力轨与第二上部电力轨之间的间距的至少十倍。
在另一实施例中，至少一电力垫具有与电力拾取单元的高度的一半相比较小的高度，并且具有与电力拾取单元的宽度相比较小的宽度。
在另一实施例中，电力拾取单元包含第一金属层中的两个电力垫，其中两个电力垫中的每一者导电连接在相同上部电力轨对中两个上部电力轨的一者与一对应的埋入电力轨之间。
在另一实施例中，电力拾取单元包含在第一金属层之下的一第一导电区段、以及第一金属层中的一第一电力垫；其中第一电力垫经由在第二金属层与第一金属层之间的至少一第一通孔导电连接到第一上部电力轨，并且第一电力垫经由在第一金属层与第一导电区段之间的至少一第二通孔导电连接到第一导电区段；以及第一导电区段经由在第一导电区段与第一埋入电力轨之间的至少一第三通孔导电连接到第一埋入电力轨。
在另一实施例中，功能电路进一步包含在第一金属层之下的一第二导电区段、以及第一金属层中的一第二电力垫；第二电力垫经由在第二金属层与第一金属层之间的至少另一第一通孔导电连接到第二上部电力轨，并且第二电力垫经由在第一金属层与第二导电区段之间的至少另一第二通孔导电连接到第二导电区段；以及第二导电区段经由在第二导电区段与第二埋入电力轨之间的至少另一第三通孔导电连接到第二埋入电力轨。
在另一实施例中，电力拾取单元具有一功能电路，功能电路包含至少一p通道晶体管及至少一n通道晶体管。
在一实施例中，是提供一种通过处理器产生集成电路(IC)的布局设计的方法。布局设计具有设计规则集合。此方法包含产生布局计划，布局计划包含界定晶片边界、定位在第一方向上延伸的埋入电力轨、定位在垂直于第一方向的方向上延伸的上部电力轨、以及界定禁区。此方法包含将分接单元插入至少一些禁区中，其中将剩余的禁区标识为空禁区。此方法包含将正常单元放置在晶片边界内而不触碰禁区，并且将电力拾取单元插入空的禁区。至少一电力拾取单元包含功能电路及导电连接在一上部电力轨与对应的埋入电力轨之间的电力垫，并且其中功能电路包含p通道晶体管及n通道晶体管。
在另一实施例中，将电力拾取单元插入空禁区的步骤包含：将特殊单元放置在晶片边界内，其中一特殊单元包含电力拾取单元的至少一者作为特殊单元中的一子单元。
在另一实施例中，功能电路包含至少一个逻辑门。
在另一实施例中，功能电路包含一缓冲器、一反相器、一NAND栅极、一NOR栅极、一拉高电路、或一拉低电路。
熟悉此项技术者将容易了解到，所揭示的一或多个实施例实现上文阐述的一或多个优点。在阅读以上说明书之后，熟悉此项技术者将能够实施如本文广泛地揭示的各种改变、等效替代及各种其他实施例。由此，对本案授予的保护意欲仅受限于在随附申请专利范围及其等效物中含有的定义。

Claims (1)

1.一种包含电源结构的集成电路，其特征在于，包含：
一基板；
一第一金属层，覆盖该基板；
一第一埋入电力轨及一第二埋入电力轨，均在一第一方向上延伸并且位于该第一金属层之下；
一第二金属层，覆盖该第一金属层；
一第一上部电力轨及一第二上部电力轨，各者在该第二金属层中并且在垂直于该第一方向的一方向上延伸；
一电力拾取单元，具有一功能电路，该功能电路包含位于该第一金属层之下的一第一导电区段、以及在该第一金属层中的一第一电力垫；
其中该第一电力垫经由在该第二金属层与该第一金属层之间的至少一第一通孔导电连接到该第一上部电力轨，并且该第一电力垫经由在该第一金属层与该第一导电区段之间的至少一第二通孔导电连接到该第一导电区段；以及
其中该第一导电区段经由在该第一导电区段与该第一埋入电力轨之间的至少一第三通孔导电连接到该第一埋入电力轨。
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