TW202008589A - 包含電源結構的積體電路 - Google Patents

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TW202008589A TW108126634A TW108126634A TW202008589A TW 202008589 A TW202008589 A TW 202008589A TW 108126634 A TW108126634 A TW 108126634A TW 108126634 A TW108126634 A TW 108126634A TW 202008589 A TW202008589 A TW 202008589A
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彭士瑋
曾健庭
林威呈
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台灣積體電路製造股份有限公司
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Abstract

一種包含電源結構的積體電路包含位於覆蓋基板的第一金屬層之下的兩個埋入電力軌、以及在覆蓋第一金屬層的第二金屬層中的兩個上部電力軌。兩個上部電力軌垂直於兩個埋入電力軌。積體電路包含具有功能電路的電力拾取單元。功能電路包含在第一金屬層之下的導電區段以及第一金屬層中的電力墊。電力墊經由第一通孔導電連接到一個上部電力軌。第一電力墊經由第二通孔導電連接到第一導電區段。第一導電區段經由第三通孔導電連接到一個埋入電力軌。

Description

包含電源結構的積體電路
本案是關於一種積體電路，特別是一種包含電源結構的積體電路。
微型化積體電路(IC)的近期趨勢已經導致元件變小，這些元件消耗更少電力，仍以更高的速度提供更多功能。微型化過程亦導致對積體電路佈局設計的更嚴格限制。在積體電路的佈局設計期間，通常放置及路由標準單元以形成功能電路。在一些佈局設計中，埋入電力軌用於向標準單元提供電力，並且各種電力結構設計可以用於將電力從對應的電源帶到埋入電力軌。
在一個實施例中，提供一種包含電源結構的積體電路。積體電路包含基板、覆蓋基板的第一金屬層、以及均在第一方向上延伸且定位在第一金屬層之下的第一埋入電力軌及第二埋入電力軌。積體電路包含覆蓋第一金屬層的第二金屬層、各者在第二金屬層中並且在垂直於第一方向的 方向上延伸的第一上部電力軌及第二上部電力軌、以及具有功能電路的電力拾取單元。功能電路包含位於第一金屬層之下的第一導電區段以及第一金屬層中的第一電力墊。第一電力墊經由在第二金屬層與第一金屬層之間的至少一第一通孔導電連接到第一上部電力軌，並且第一電力墊經由在第一金屬層與第一導電區段之間的至少一第二通孔導電連接到第一導電區段。第一導電區段經由在第一導電區段與第一埋入電力軌之間的至少一第三通孔導電連接到第一埋入電力軌。
為讓本案之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附符號之說明如下：
100‧‧‧佈局
31、31A、31B‧‧‧第一上部電力軌
32‧‧‧第一埋入電力軌
33‧‧‧第二上部電力軌
34‧‧‧第二埋入電力軌
VDD‧‧‧第一供應電壓
VSS‧‧‧第二供應電壓
LDS、LDD‧‧‧間距
V0(D)、V0(S)、VB、VD、VG‧‧‧通孔
40、40(D)、40(S)‧‧‧電力拾取單元
40X‧‧‧圓圈
41、41A、41A'、41B、41C、41D、43、43A、43B、43C、43D、47、47A、47B、47n、47p、49、49n、49p‧‧‧導電區段
42、42'‧‧‧第一電力墊
44‧‧‧第二電力墊
42(Z)、42(C)、46、44(Z)、44(C)、48、48(IN)、48(Z)‧‧‧水平導電軌道
51、51A、51B、53、53A、53B‧‧‧閘極帶
52、54‧‧‧主動區
102A~102F‧‧‧標準單元
MD‧‧‧導電層
M0‧‧‧第一金屬層
M1‧‧‧第二金屬層
112、114、116、118、120、122、124、126、128‧‧‧步驟
T1~T4、T‧‧‧電晶體
T1A、T1B、T3A、T3B‧‧‧p通道電晶體
T2A、T2B、T4A、T4B‧‧‧n通道電晶體
902‧‧‧處理器
904‧‧‧非暫時性電腦可讀取儲存媒體
906‧‧‧電腦程式碼
907‧‧‧程式庫
908‧‧‧匯流排
910‧‧‧輸入/輸出界面
912‧‧‧網路界面
914‧‧‧網路
942‧‧‧使用者界面(UI)
1020‧‧‧設計公司
1022‧‧‧IC設計佈局圖
1030‧‧‧遮罩公司
1032‧‧‧資料準備
1044‧‧‧遮罩製造
1045‧‧‧遮罩(主光罩)
1050‧‧‧IC製造商/生產商(晶圓廠)
1052‧‧‧晶圓製造
1053‧‧‧半導體晶圓
1060‧‧‧IC裝置
S1~S4‧‧‧水平路由軌道
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本揭示之態樣。應注意，根據工業中的標準實務，各個特徵並非按比例繪製。事實上，出於論述清晰之目的，可任意增加或減小各個特徵之尺寸：第1A圖是根據一實施例所繪示用於IC電路的局部佈局的示意圖；第1B圖至第1C圖以及第1Bx圖至第1Cx圖是根據一些實施例所繪示電力拾取單元的平面圖及對應橫截面圖；第2A圖是根據一實施例所繪示具有另一佈置之電力拾取單元的IC電路的局部佈局的示意圖；第2B圖至第2C圖以及第2Bx圖至第2Cx圖是根據一些實施例所繪示鄰接電力拾取單元的一些部分的平面圖及對應橫截面圖； 第2D圖是根據一實施例所繪示鄰接電力拾取單元的一些部分的透視圖；第3圖是根據一實施例包含用額外功能實施的電力拾取單元的局部佈局示意圖；第4A圖至第4D圖是根據一實施例所繪示具有反相器的邏輯功能的電力拾取單元的示意圖；第5A圖至第5D圖是根據一實施例所繪示具有緩衝器的邏輯功能的電力拾取單元的示意圖；第6圖是根據一實施例所繪示包含用額外功能實施的電力拾取單元的局部佈局的示意圖；第7A圖至第7D圖是根據一實施例所繪示具有NAND閘的邏輯功能的電力拾取單元的示意圖；第8A圖至第8D圖是根據一實施例所繪示具有NOR閘的邏輯功能的電力拾取單元的示意圖；第9圖及第10圖中的各者根據一些實施例圖示包含用額外功能實施的電力拾取單元的局部佈局的示意圖；第11A圖至第11D圖是根據一實施例所繪示具有反相器的邏輯功能的電力拾取單元的示意圖；第12圖是根據一實施例所繪示具有拉高電路的邏輯功能的電力拾取單元的示意圖；第13圖是根據一實施例所繪示具有拉低電路的邏輯功能的電力拾取單元的示意圖；第14圖是根據一實施例所繪示包含電力拾取單元作為子單元的分接單元的示意圖； 第15圖是根據一實施例所繪示創建IC電路的佈局設計之過程的流程圖；第16A圖至第16B圖是根據一些實施例所界定禁區的分佈的示意圖；第17A圖至第17B圖是根據一些實施例所繪示所界定禁區及插入的分接單元的示意圖；第18A圖至第18B圖是根據一些實施例所繪示一些特殊單元的放置的示意圖；第19A圖至第19B圖是根據一些實施例所繪示電力拾取單元在先前空禁區處的放置的示意圖；第20圖是根據一實施例所繪示電子設計自動化(EDA)系統的方塊圖；第21圖是根據一實施例所繪示積體電路(IC)製造系統及與其相關聯的IC製造流程的方塊圖。
以下揭示內容提供許多不同實施例或實例，以便實施所提供標的之不同特徵。下文描述部件、材料、值、步驟、操作、材料、佈置或類似者的具體實例以簡化本揭示。當然，這些僅為實例且並不意欲為限制性。可以預期其他部件、值、操作、材料、佈置或類似者。例如，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包含以直接接觸形成第一特徵及第二特徵的實施例，且亦可包含在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特 徵可不處於直接接觸的實施例。另外，本案可在各個實例中重複元件符號及/或字母。此重複是出於簡便性及清晰的目的且本身並不指示所論述之各個實施例及/或構造之間的關係。
另外，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所示出之一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了圖中描繪之定向外，空間相對性術語意欲包含使用或操作中元件之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且由此可類似解讀本文所使用之空間相對性描述詞。
第1A圖是根據一實施例所繪示用於IC電路的佈局100的部分的示意圖。在第1A圖中，平行佈置第一電力軌32及第二電力軌34的陣列提供IC電路中的標準單元所需的電力。IC電路中的標準單元用作構建IC電路的基本元件。在標準單元與經路由的連接器連接之後，自該些標準單元形成功能電路這些。在第1圖中圖示佈局100中使用的標準單元的數個實例。將這些標準單元(例如，102A、102B、102C、102D、102E、及102F)的每一者放置在一個第一電力軌32與一個第二電力軌34之間。第一電力軌32的每一者用以保持在第一供應電壓VDD下，並且第二電力軌34的每一者用以保持在第二供應電壓VSS下。在一些實施例中， 將第一供應電壓VDD保持在正電壓，而將第二供應電壓VSS保持在接地電壓零(0)。
在第1A圖中，第一電力軌32及第二電力軌34的每一者在X方向上水平地延伸。標準單元的每一者具有在Y方向上垂直地延伸的高度。例如，標準單元102E具有高度「h」。在金屬層中的水平路由軌道的數量由單元高度限定。在一個實例中，單元102B的四個水平路由軌道S1、S2、S3、及S4在第1圖的插圖中圖示。若四個水平路由軌道的兩個(例如，S3及S4)用作電力軌(例如，用於提供供應電壓VDD及VSS)，則兩個水平路由軌道(例如，S3及S4)水平地延伸並且與相同列中的其他單元(例如，單元102A)的兩個對應的水平路由軌道連接。在連接S3及S4以提供電力之後，僅剩餘的兩個水平路由軌道(例如，S1及S2)用於相同金屬層中的水平訊號路由。在不同佈置中，其中將第一電力軌32及第二電力軌34實施為埋入電力軌，單元的所有四個水平路由軌道S1、S2、S3、及S4可用於相同金屬層中的水平訊號路由。因此，在第1A圖中，第一電力軌32及第二電力軌34相應地實施為第一埋入電力軌32及第二埋入電力軌34。埋入電力軌是在金屬層下方的層中，為著水平路由軌道S1、S2、S3、及S4。
在第1A圖所示的實施例中，用於構建功能IC電路的標準單元經設計由第一埋入電力軌32及第二埋入電力軌34供電，但第一埋入電力軌32上的第一供應電壓VDD以及第二埋入電力軌34上的第二供應電壓VSS由水平路由 軌道S1、S2、S3、及S4之金屬層以上的金屬層中的額外電力軌提供。例如，第一供應電壓VDD由在Y方向上延伸的第一上部電力軌31的陣列提供，並且第二供應電壓VSS由在Y方向上延伸的第二上部電力軌33的陣列提供。
在一些實施例中，第一金屬層M0是在覆蓋用於電晶體的基板的層中，但第一金屬層M0是在第二金屬層M1下方。在一些實施例中，水平路由軌道S1、S2、S3、及S4是在第一金屬層M0中，而第一上部電力軌31及第二上部電力軌33是在第二金屬層M1中。
在第1A圖中，將多個電力拾取單元40放置在與一對第一上部電力軌31及第二上部電力軌33重疊並且與一對第一埋入電力軌32及第二上部埋入軌34重疊的位置處。利用電力拾取單元40，第一上部電力軌31導電連接到第一埋入電力軌32，以將第一供應電壓VDD從第一上部電力軌31施加到第一埋入電力軌32；第二上部電力軌33導電連接到第二埋入電力軌34，以將第二供應電壓VSS從第二上部電力軌33施加到第二埋入電力軌34。
第1B圖至第1C圖以及第1Bx圖至第1Cx圖是根據一些實施例所繪示的電力拾取單元40的平面圖及對應的橫截面圖。在第1B圖中，在平面圖中圖示了在第二金屬層M1與第一金屬層M0之間的層中的電力拾取單元40的佈局。第1Bx圖是第1B圖中沿著線P-P’的結構的橫截面圖。如第1B圖及第1Bx圖所示，均在Y方向上延伸的第一上部電力軌31及第二上部電力軌33是在第二金屬層M1中。在X方 向上延伸的第一電力墊42、第二電力墊44、及兩個水平路由軌道(例如，46及48)是在第一金屬層M0中。如第1B圖及第1Bx圖所示，第一上部電力軌31經由第二金屬層M1與第一金屬層M0之間的通孔V0(D)導電連接到第一電力墊42。如第1B圖所示，第二上部電力軌33經由第二金屬層M1與第一金屬層M0之間的通孔V0(S)導電連接到第二電力墊44。
在第1C圖中，在平面圖中圖示了在第一金屬層M0與埋入電力軌(例如，32及34)的底部層之間的層中的電力拾取單元40的佈局。第1Cx圖是第1C圖中沿著線Q-Q’的結構的橫截面圖。如第1C圖及第1Cx圖所示，第一埋入電力軌32及第二埋入電力軌34均在X方向上延伸並且是在第一金屬層M0之下，第一金屬層M0含有第一電力墊42及第二電力墊44。導電區段41A、41B、43A、及43B是在位於第一金屬層M0與含有埋入電力軌32及34的層之間的一層處的導電層MD中。第一電力墊42經由通孔VD導電連接到導電區段41A及41B，並且第二電力墊44經由額外通孔VD導電連接到導電區段43A及43B。通孔VD穿過在第一金屬層M0與導電層MD之間的絕緣體。此外，導電區段41A及41B的每一者經由通孔VB導電連接到第一埋入電力軌32，並且導電區段43A及43B的每一者經由額外通孔VB導電連接到第二埋入電力軌34。通孔VB穿過在導電層MD與含有埋入電力軌32及34的層之間的絕緣體。
在第1B圖及第1Bx圖中，第一上部電力軌31及第二上部電力軌33以導電路徑對應地連接到第一電力墊42及第二電力墊44。在第1C圖及第1Cx圖中，第一電力墊42及第二電力墊44以導電路徑對應地連接到第一埋入電力軌32及第二埋入電力軌34。因此，第一上部電力軌31導電連接到第一埋入電力軌32，並且第二上部電力軌33導電連接到第二埋入電力軌34。在操作期間，將第一上部電力軌31上的第一供應電壓VDD施加到第一埋入電力軌32，並且將第二上部電力軌33上的第二供應電壓VSS施加到第二埋入電力軌34。
在第1B圖至第1C圖以及第1Bx圖至第1Cx圖所示的實施例中，在第一上部電力軌31與第一埋入電力軌32之間的導電連接依賴於兩個導電區段41A及41B。在其他實施例中，第一上部電力軌31經由導電層MD中的單個導電區段導電連接到第一埋入電力軌32。類似地，在其他實施例中，取代依賴於兩個導電區段43A及43B，第二上部電力軌33經由導電層MD中的單個導電區段導電連接到第二埋入電力軌34。
在第1B圖至第1C圖中，電力墊(例如，42或44)的每一者具有與電力拾取單元40的高度的一半相比較小的高度。在一些實施例中，電力墊(例如，42或44)的每一者具有與電力拾取單元40的寬度相比較小的寬度，使得電力墊(例如，42或44)的每一者不觸碰在佈局的相同列中放置的相鄰正常單元中的水平路由軌道。
在一些實施例中，如第1B圖至第1C圖所示，電力拾取單元40亦包含在X方向上延伸的主動區52及54。當閘極帶跨過主動區時，可以在主動區中形成其通道區域在閘極帶之下的電晶體。電晶體的源極及汲極位於閘極帶的任一側上的主動區中的主動區域處。在一些實施例中，電力拾取單元40在單元內側不具有主動區52及54。
第2A圖是根據一實施例所繪示具有另一佈置的電力拾取單元40的IC電路的佈局100的局部示意圖。在第2A圖中，在相鄰列中的一些電力拾取單元40彼此鄰接。第2B圖至第2C圖以及第2Bx圖至第2Cx圖是根據一些實施例在第2A圖中由圓圈40X標識的區域內的鄰接電力拾取單元40的一些部分的平面圖及對應橫截面圖。第2D圖是根據一實施例所繪示的在由圓圈40X標識的區域內的鄰接電力拾取單元40的一些部分的透視圖。
在第2B圖中，在平面圖中圖示了在第二金屬層M1與第一金屬層M0之間的層中的鄰接電力拾取單元40的一些部分的佈局。第2Bx圖是在第2B圖中沿著線P-P’的結構的橫截面圖。在第2C圖中，在平面圖中圖示了在第一金屬層M0與埋入電力軌(例如，32及34)的底部層之間的層中的鄰接電力拾取單元40的一些部分的佈局。第2Cx圖是在第2C圖中沿著線P-P’的結構的橫截面圖。如第2Bx圖及第2D圖所示，第二金屬層M1中的第一上部電力軌31經由第二金屬層M1與第一金屬層M0之間的通孔V0(D)導電連接到第一電力墊42及42’。如第2Cx圖及第2D圖所示，第一電 力墊42及42’經由通孔VD導電連接到導電區段41A及41A’，並且導電區段41A及41A’經由通孔VB導電連接到第一埋入電力軌32。
在第1A圖及第2A圖中，用於構建功能電路的標準單元(例如，102A、102B、102C、102D、102E、或102F)的每一者具有高度及寬度。標準單元102E具有高度「h」及寬度「w」。在一些實施例中，標準單元具有實質上均勻的高度，並且標準單元的高度是相關於在第一埋入電力軌32與第二埋入電力軌34之間的間隔距離。在一些實施例中，標準單元的高度經設計為等於在X方向上延伸之第一埋入電力軌32的中線與在X方向上延伸之第二埋入電力軌34的中線之間的垂直距離。通常，在至少一個實施例中，標準單元的每一者具有取決於其類型或其功能的寬度。在一些實施例中，一種類型的標準單元具有與另一類型的標準單元之寬度不同的寬度。
儘管在所選列中的標準單元的水平位置是可根據設計需求改變的，在至少一些實施例中標準單元的邊界不觸碰任何電力拾取單元40的邊界。在至少一些實施例中並且根據設計規則的一些實施方式，出於放置標準單元的目的，在佈局圖中由電力拾取單元40佔據的區域被認為是禁區。禁區是在佈局設計中的區域，其中不允許放置標準單元。這些禁區減少在功能電路中可用於將標準單元放置的總佈局區域。禁區對總佈局區域的不利影響可以藉由減少禁區數量來減輕。若一些電力拾取單元40用可用功能(諸如邏 輯操作功能)實施，則歸因於由電力拾取單元40佔據的區域而對總佈局區域的不利影響亦可以減輕。在第3圖中，除了連接上部電力軌(例如，31或33)與埋入電力軌(例如，32或34)的其電力拾取作用之外，電力拾取單元40用額外功能實施。電力拾取單元40的這些新的實施方式用字母「fn」標記，以與第1A圖及第2A圖中的電力拾取單元40進行區分。如第1A圖及第2A圖中，第3圖中的標準單元亦放置在列中，用於構建功能電路，但這些標準單元(例如，102A、102B、102C、102D、102E、及102F)的實例未在第3圖中明確圖示。
第4A圖至第4D圖是根據一實施例所繪示具有反相器的邏輯功能的電力拾取單元40的示意圖。第4A圖圖示了電力拾取單元40的佈局。第4B圖是第4A圖的佈局中的反相器的棒狀圖。第4C圖是第4B圖中的反相器的電路圖。如在第4A圖的佈局圖中圖示，在Y方向上延伸的導電層MD中的導電區段(例如，41、43、47、及49)的每一者由第4B圖中的棒狀圖中的垂線表示。如第4A圖所示，在Y方向上延伸的閘極帶(例如，51及53)的每一者由第4B圖中的具有相同陰影圖案的垂直棒表示。如第4A圖所示，在X方向上延伸的兩個主動區(例如，52及54)的每一者由第4B圖中的具有相同陰影圖案的水平垂直棒表示。如第4A圖所示，在X方向上延伸的兩個水平導電軌道(例如，46及48)的每一者由第4B圖中的水平線表示。如第4A圖所示，在X方向上延伸的埋入電力軌32及電力墊42共同由第4B圖中 的水平線VDD表示。如第4A圖所示，在X方向上延伸的埋入電力軌34及電力墊44共同由第4B圖中的水平線VSS表示。
在第4B圖中，在閘極帶(例如，51或53)與主動區(例如，52或54)之間的每個交叉點表示電晶體的閘極。在導電區段(例如，41、43、47、或49)與主動區(例如，52或54)之間的每個交叉點(用「x」標記)表示電晶體的源極/汲極。例如，在閘極帶51與主動區52之間的交叉點表示電晶體T1的閘極。在導電區段47與主動區52之間的交叉點表示電晶體T1的汲極。在導電區段41與主動區52之間的交叉點表示電晶體T1的源極。
在第4B圖中，在水平線48與閘極帶(例如，51或53)之間的交叉點連接(用點標記)表示通孔VG。在水平線46與導電區段(例如，47或49)之間的交叉點連接(用點標記)表示通孔VD。在導電區段41與水平線42之間的交叉點連接(用點標記)表示通孔VD，而在導電區段41與水平線32之間的交叉點連接處的相同點亦表示通孔VB。類似地，在導電區段43與水平線44之間的交叉點連接(用點標記)表示通孔VD，而在導電區段43與水平線34之間的交叉點連接處的相同點亦表示通孔VB。
在第4A圖至第4C圖中，在電力拾取單元40中的反相器包含在p通道主動區52中形成的p通道電晶體T1及p通道電晶體T3，其中電晶體T1的閘極由閘極帶51形成並且電晶體T3的閘極由閘極帶53形成。反相器包含在n通道主 動區54中形成的n通道電晶體T2及n通道電晶體T4，其中電晶體T2的閘極由閘極帶51形成並且電晶體T4的閘極由閘極帶53形成。用於反相器的供應電壓VDD及VSS對應地由第一埋入電力軌32及第二埋入電力軌34提供。p通道電晶體T1的汲極以及n通道電晶體T2的汲極經由導電層MD中的導電區段47彼此導電連接。p通道電晶體T3的汲極以及n通道電晶體T4的汲極經由導電層MD中的導電區段49彼此導電連接。將到反相器的輸入訊號經由水平導電軌道48傳導至閘極帶51及53。反相器的輸出訊號是在水平導電軌道46上。
第4D圖是根據一實施例所繪示在上部電力軌(例如，31或33)、電力墊(例如，42或44)與埋入電力軌(例如，32或34)之間的導電連接的經修改棒狀圖。類似於第4B圖中的棒狀圖，在第4D圖中的經修改棒狀圖示出了在不同導電元件之中的拓撲連接。第4D圖中的導電元素的寬度及幾何位置不用準確地遵照該些元素在實體佈局圖(諸如第4A圖中的圖)中的該些元素的實際寬度及實際幾何位置。在如第4A圖及第4D圖所示的電力拾取單元40中，第一上部電力軌31經由通孔V0(D)導電連接到第一電力墊42，第一電力墊42經由通孔VD導電連接到導電層MD中的導電區段41，並且導電區段41經由通孔VB導電連接到第一埋入電力軌32。類似地，在第4A圖及第4D圖中，第二上部電力軌33經由通孔V0(S)導電連接到第二電力墊44，第二電力墊44經由通孔VD導電連接到導電層MD中的導電區段 43，並且導電區段43經由通孔VB導電連接到第二埋入電力軌34。利用電力拾取單元40，第一上部電力軌31導電連接到第一埋入電力軌32，並且第二上部電力軌33導電連接到第二埋入電力軌34。
在第4A圖至第4D圖中，主動區52及54的每一者是連續的。在其他實施例中，主動區52及54的每一者包含主動區的多個區段；在這些實施例中，電晶體T1是在p通道主動區52的一個區段上，而電晶體T3是在另一個區段上，並且電晶體T2是在n通道主動區54的一個區段上，而電晶體T4是在另一個區段上。在一些實施例中，主動區52及54在一個邏輯層中被指出，諸如佈局設計中的氧化擴散(「OD」)層。在根據至少一個實施例的製造期間，形成主動區52及54涉及用於氧化製程及擴散製程的一或多個實體遮罩。另外，在第4A圖至第4D圖中，閘極帶51及53的每一者是多帶或金屬閘極帶。
第5A圖至第5D圖是根據一實施例所繪示具有緩衝器的邏輯功能的電力拾取單元的示意圖。第5A圖圖示了電力拾取單元40的佈局。第5B圖是第5A圖的佈局中的緩衝器的棒狀圖。第5C圖是第5B圖中的緩衝器的電路圖。如第5A圖至第5C圖所示，電力拾取單元40中的緩衝器包含在p通道主動區52中形成的p通道電晶體T1及p通道電晶體T3，其中電晶體T1的閘極由閘極帶51形成並且電晶體T3的閘極由閘極帶53形成。緩衝器包含在n通道主動區54中形成的n通道電晶體T2及n通道電晶體T4，其中電晶體T2的閘 極由閘極帶51形成並且電晶體T4的閘極由閘極帶53形成。用於緩衝器的供應電壓VDD及VSS對應地由第一埋入電力軌32及第二埋入電力軌34提供。p通道電晶體T1的汲極以及n通道電晶體T2的汲極經由導電層MD中的導電區段47彼此導電連接。p通道電晶體T3的汲極以及n通道電晶體T4的汲極經由導電層MD中的導電區段49彼此導電連接。導電區段47經由水平導電軌道46導電連接到閘極帶53。將到緩衝器的輸入訊號經由水平導電軌道48(IN)傳導至閘極帶51。緩衝器的輸出訊號是在水平導電軌道48(Z)上。
第5D圖是根據一實施例的在上部電力軌(例如，31或33)、電力墊(例如，42或44)與埋入電力軌(例如，32或34)之間的導電連接的經修改棒狀圖。類似於第4D圖中的經修改棒狀圖，第一上部電力軌31經由通孔V0(D)導電連接到第一電力墊42，並且第一電力墊42(經由通孔VD)導電連接到導電區段41，導電區段41經由通孔VB導電連接到第一埋入電力軌32；第二上部電力軌33經由通孔V0(S)導電連接到第二電力墊44，並且第二電力墊44(經由通孔VD)導電連接到導電區段43，導電區段43經由通孔VB導電連接到第二埋入電力軌34。利用電力拾取單元40，第一上部電力軌31導電連接到第一埋入電力軌32，並且第二上部電力軌33導電連接到第二埋入電力軌34。
第6圖是根據一實施例所繪示的包含用邏輯或其他功能實施的電力拾取單元之用於IC電路的佈局100的局部示意圖。在第6圖中，電力拾取單元40(D)將第一上部 電力軌31導電連接到第一埋入電力軌32，並且電力拾取單元40(S)將第二上部電力軌33導電連接到第二埋入電力軌34。儘管如第3圖所示的電力拾取單元40具有兩個電力墊，在一些實施例中，至少一些電力拾取單元40不必具有兩個電力墊。在一些實施例中，至少一些電力拾取單元40具有較大或較小數量的電力墊。電力拾取單元40(D)用於在列一中將第一上部電力軌31A連接到第一埋入電力軌32，並且用於在列三中將第一上部電力軌31B連接到第一埋入電力軌32；電力拾取單元40(S)用於在列三中將第二上部電力軌33A連接到第二埋入電力軌34，並且用於在列一中將第二上部電力軌33B連接到第二埋入電力軌34。電力拾取單元40(D)用具有第一供應電壓VDD的第一電力墊實施，並且電力拾取單元40(S)用具有第二供應電壓VSS的第二電力墊實施。第7A圖至第7D圖提供了電力拾取單元40(S)的示例實施例，並且第8A圖至第8D圖提供了電力拾取單元40(D)的示例實施例。
第7A圖至第7D圖是根據一實施例所繪示具有NAND閘的邏輯功能的電力拾取單元40(S)的示意圖。第7A圖圖示了電力拾取單元40(S)的佈局。第7B圖是第7A圖的佈局中的NAND閘的棒狀圖。第7C圖是第7B圖中的NAND閘的電路圖。如第7A圖至第7C圖所示，NAND閘包含在p通道主動區52中形成的p通道電晶體T1及p通道電晶體T3，其中電晶體T1的閘極由閘極帶51形成並且電晶體T3的閘極由閘極帶53形成。NAND閘包含在n通道主動區54 中的n通道電晶體T2及n通道電晶體T4，其中電晶體T2的閘極由閘極帶51形成並且電晶體T4的閘極由閘極帶53形成。用於NAND閘的供應電壓VDD及VSS對應地由第一埋入電力軌32及第二埋入電力軌34提供。p通道電晶體T1的汲極以及p通道電晶體T3的汲極經由水平導電軌道42(Z)彼此導電連接。p通道電晶體T3的汲極以及n通道電晶體T4的汲極經由導電層MD中的導電區段49彼此導電連接。n通道電晶體T2的汲極與n通道電晶體T4的源極導電連接。n通道電晶體T2的源極經由導電層MD中的導電區段43導電連接到第二電力墊44。將到NAND閘的第一輸入訊號經由水平導電軌道48連接到閘極帶51。將到NAND閘的第二輸入訊號經由水平導電軌道46連接到閘極帶53。NAND閘的輸出訊號在水平導電軌道42(Z)上出現。
在第7D圖的經修改的棒狀圖中，第二上部導電軌33經由通孔V0(S)導電連接到第二電力墊44，第二電力墊44經由通孔VD導電連接到導電區段43，並且導電區段43經由通孔VB導電連接到第二埋入電力軌34。利用電力拾取單元40(S)，第二上部電力軌33導電連接到第二埋入電力軌34。
第8A圖至第8D圖是根據一實施例所繪示具有NOR閘的邏輯功能的電力拾取單元的示意圖。第8A圖圖示了電力拾取單元40(D)的佈局。第8B圖是第8A圖的佈局中的NOR閘的棒狀圖。第8C圖是第8B圖中的NOR閘的電路圖。如第8A圖至第8C圖所示，NOR閘包含在p通道主動區 52中的p通道電晶體T1及p通道電晶體T3，其中電晶體T1的閘極由閘極帶51形成並且電晶體T3的閘極由閘極帶53形成。NOR閘包含在n通道主動區54中的n通道電晶體T2及n通道電晶體T4，其中電晶體T2的閘極由閘極帶51形成並且電晶體T4的閘極由閘極帶53形成。用於NOR閘的供應電壓VDD及VSS對應地由第一埋入電路軌32及第二埋入電力軌34提供。n通道電晶體T2的汲極以及n通道電晶體T4的汲極經由水平導電軌道44(Z)彼此導電連接。n通道電晶體T4的汲極以及p通道電晶體T3的汲極經由導電層MD中的導電區段49彼此導電連接。p通道電晶體T1的汲極與p通道電晶體T3的源極導電連接。p通道電晶體T1的源極經由導電層MD中的導電區段41導電連接到電力墊42。將到NOR閘的第一輸入訊號經由水平導電軌道46傳導至閘極帶51。將到NOR閘的第二輸入訊號經由水平導電軌道48傳導至閘極帶53。NOR閘的輸出訊號是在水平導電軌道44(Z)上。
在第8D圖的經修改棒狀圖中，第一上部電力軌31經由通孔V0(D)導電連接到第一電力墊42，第一電力墊42經由通孔VD導電連接到導電區段41，並且導電區段41經由通孔VB導電連接到第一埋入電力軌32。利用電力拾取單元40(D)，第一上部電力軌31導電連接到第一埋入電力軌32。
在第3圖及第6圖中，第一上部電力軌31及第二上部電力軌33靠近彼此定位並且形成上部電力軌對。在第9圖及第10圖中，第一上部電力軌31及第二上部電力軌33交 替定位以形成電力軌陣列，其中在兩個相鄰上部電力軌之間有均勻間隔。
在如第9圖所示的實施例中，用兩個電力墊實施的電力拾取單元40用於將第一上部電力軌(例如，31A及31B)連接到第一埋入電力軌32；電力拾取單元40亦用於將第二上部電力軌(例如，33A)連接到第二埋入電力軌34。在如第10圖所示的實施例中，用第一電力墊實施的電力拾取單元40(D)用於將第一上部電力軌(例如，31A及31B)連接到第一埋入電力軌32；用第二電力墊實施的電力拾取單元40(S)用於將第二上部電力軌(例如，33A)連接到第二埋入電力軌34。
除了如第4A圖至第4D圖、第5A圖至第5D圖、第7A圖至第7D圖、以及第8A圖至第8D圖所示的電力拾取單元的實施例之外，存在電力拾取單元的其他實施例。
在一個實施例中，具有第一電力墊42及第二電力墊44的電力拾取單元40用如第11A圖至第11D圖所示的反相器閘實施。第11A圖圖示了電力拾取單元40的佈局。第11B圖是第11A圖的佈局中的反相器的棒狀圖。第11C圖是第11B圖中的反相器的電路圖。在第11A圖至第11D圖中，反相器包含在p通道主動區52中的p通道電晶體(例如，T1A、T1B、T3A、及T3B)、以及在n通道主動區54中的n通道電晶體(例如，T2A、T2B、T4A、及T4B)。用於反相器的供應電壓VDD及VSS對應地由第一埋入電力軌32及第二埋入電力軌34提供。p通道電晶體(例如，T1A、 T1B、T3A、及T3B)的汲極以及n通道電晶體(例如，T2A、T2B、T4A、及T4B)的汲極經由MD層中的導電區段(例如，47A、47B、及49)彼此導電連接。將到反相器的輸入訊號經由水平導電軌道48傳導至閘極帶(51A、51B、53A、及53B)。反相器的輸出訊號是在水平導電軌道46上。
在如第11A圖及第11D圖所示的電力拾取單元40中，第一上部電力軌31經由通孔V0(D)導電連接到第一電力墊42，並且第二上部電力軌33經由通孔V0(S)導電連接到第二電力墊44。第一電力墊42導電連接到導電區段(例如，41A及41B)，這些導電區段經由通孔VB導電連接到第一埋入電力軌32。第二電力墊44導電連接到導電區段(例如，43A及43B)，這些導電區段經由通孔VB導電連接到第二埋入電力軌34。利用電力拾取單元40，第一上部電力軌31導電連接到第一埋入電力軌32，並且第二上部電力軌33導電連接到第二埋入電力軌34。
在其他實施例中，具有第一電力墊42的電力拾取單元40利用如第12圖所示的拉高電路實施，並且具有第二電力墊44的電力拾取單元40利用如第13圖所示的拉低電路實施。在第12圖至第13圖中，兩個p通道電晶體的源極經由導電區段47p及49p連接到第一供應電壓VDD。兩個n通道電晶體的源極經由導電區段47n及49n連接到第二電源供應電壓VSS。
在第12圖中，導電區段41經由通孔VD將兩個p通道電晶體的汲極連接到水平導電軌道46。兩個p通道電晶 體及兩個n通道的閘極與水平導電軌道44(C)連接在一起，此水平導電軌道44(C)經由兩個通孔VG連接到閘極帶(例如，51及53)。兩個n通道電晶體的汲極亦經由通孔VD連接到水平導電軌道44(C)。拉高電路的輸出是在水平導電軌道46上。因為第一電力墊42經由兩個通孔VD連接到導電區段47p及49p，而導電區段47p及49p的每一者經由通孔VB連接到第一埋入電力軌32，第一電力墊42導電連接到第一埋入電力軌32。
在第13圖中，導電區段43經由通孔VD將兩個n通道電晶體的汲極連接到水平導電軌道48。兩個p通道電晶體及兩個n通道的閘極與水平導電軌道42(C)連接在一起，此水平導電軌道42(C)經由兩個通孔VG連接到閘極帶(例如，51及53)。兩個p通道電晶體的汲極亦經由通孔VD連接到水平導電軌道42(C)。拉低電路的輸出是在水平導電軌道48上。因為第二電力墊44經由兩個通孔VD連接到導電區段47n及49n，而導電區段47n及49n的每一者經由通孔VB連接到第二埋入電力軌34，第二電力墊44導電連接到第二埋入電力軌34。儘管第12圖及第13圖中的電力拾取單元的每一者提供了一個電力墊，熟習此項技術者可以認識到，藉由結合第12圖及第13圖中的電力拾取單元，可能設計具有兩個電力墊的電力拾取，此電力拾取包含拉高電路及拉低電路。
在又一個實施例中，如第14圖所示，具有第一電力墊42及第二電力墊44的電力拾取單元40用分接單元分 接單元TAP實施，分接單元分接單元TAP可以用於將p通道電晶體的主體基部偏置到第一供應電壓VDD，並且將n通道電晶體的主體基部偏置到第二供應電壓VSS。導電區段41A、41B、41C、及41D的每一者經由通孔VB連接到第一埋入電力軌32，並且經由通孔VD連接到第一電力墊42。導電區段43A、43B、43C、及43D的每一者經由通孔VB連接到第二埋入電力軌34，並且經由通孔VD連接到第二電力墊44。在用分接單元TAP實施電力拾取單元40的情況下，第一電力墊42及第二電力墊44對應地連接到第一埋入電力軌32及第二埋入電力軌34。
第15圖是根據一實施例所繪示創建IC電路之佈局設計的程序的流程圖。在此程序中，在步驟112期間創建佈局計劃，在步驟114期間產創建電力計劃，並且在步驟116期間界定禁區。禁區是佈局設計中的區域，其中傳統電力拾取結構可能避免將標準單元放置在其中。在創建佈局計劃的步驟112期間，創建晶片邊界並且將SRAM區塊定位在佈局中。在創建電力計劃步驟114期間，在第一方向上延伸的埋入電力軌被放置在所設計的位置，在垂直於第一方向的方向上延伸的上部電力軌被放置在所設計的位置。在步驟116處，禁區基於以下假設界定：標準單元應當不與電力拾取結構的任何部分重疊。
在定位上部電力軌的一個實施例中，如第3圖所示，將第一上部電力軌及第二上部電力軌分組為上部電力軌對，並且兩個上部電力軌對之間的間距是相同上部電力軌對 中的第一上部電力軌與第二上部電力軌之間的間距的至少十倍大。在第3圖中，在兩個相鄰第一上部電力軌31之間的間距(標記為LDD)遠大於在相鄰的第一上部電力軌31與第二上部電力軌33之間的間距(標記為LDS)。在一或多個實施例中，將間距LDD實施為間距LDS大小的至少10倍、間距LDS大小的至少15倍、間距LDS大小的至少20倍、或間距LDS大小的至少30倍。在定位上部電路軌的另一實施例中，如第9圖所示，第一上部電力軌及第二上部電力軌交替定位，其中在兩個相鄰的上部電力軌之間有實質上均勻的間隔。在第9圖中，間距LDD是間距LDS的值的約兩倍。在第9圖的佈局設計中，可以定位到佈局中的標準單元的寬度不可以超過LDD/2。在第3圖的佈局設計中，可以定位到佈局中的標準單元的寬度不可以超過LDD-LDS。
在第3圖的佈局設計及第9圖的佈局設計二者中，其中不允許放置標準單元的限制區將減少可以用於放置標準單元的總面積。若第3圖的佈局設計中的LDD等於第9圖的佈局設計中的LDD，則第3圖的佈局設計將具有與第9圖的佈局設計相比較小的限制區。當LDD遠大於LDS時，間隔LDD-LDS將大於間隔LDD/2。無論如何，不可以放置到第9圖的佈局設計中的標準單元可能放置到第3圖的佈局設計中。
如第4A圖、第5A圖、及第14圖的實例所示，利用一些設計規則，依照接觸多晶矽間距(contact poly pitch，CPP)量測間距LDD，CPP是在兩個多晶矽線之間的 最小間隔。在一個具體實例中，間距LDD是處於24個CPP，並且LDD/2是12個CPP。具有13個CPP寬度的標準單元不可以放置到第9圖的佈局設計中，但可以放置到第3圖的佈局設計中。利用一些設計規則，依照第二金屬層M1中的金屬間距LMM2量測間距LDS，並且不允許間距LDS小於金屬間距LMM2。LDS的值被選擇為不大於金屬間距LMM2的三倍，使得可以減小LDD-LDS的值。
第16A圖及第16B圖是根據一些實施例的所界定禁區(各者用字母「F」標記)的分佈的示意圖。如第16A圖及第16B圖所示的所界定禁區的每一者位於一個埋入電力軌32與一個第二埋入電力軌34之間的一列中。在如第16A圖所示的實施例中，第一上部電力軌31及第二上部電力軌33交替定位以形成電力軌陣列，其中在兩個相鄰的上部電力軌之間有實質上均勻的間隔。如圖所示的所界定禁區的每一者與第一上部電力軌31或第二上部電力軌33的任一個重疊。在如第16B圖所示的實施例中，如圖所示的上部電力軌對的每一者用靠近彼此定位的一個第一上部電力軌31及一個第二上部電力軌33形成。如圖所示的所界定禁區的每一者與一個上部電力軌對重疊。
返回到第15圖的程序，在界定禁區之後，基於設計者的優先選擇，在步驟118期間，在一些所選禁區的位置處插入分接單元。並非所有禁區包含分接單元。分接單元的寬度大於禁區的寬度。第17A圖及第17B圖是根據一些實施例所繪示所界定禁區連同一些插入分接單元的示意圖。所 插入的分接單元的實例包含第14圖中的分接單元，此分接單元可以用於連接第一上部電力軌31與第一埋入電力軌32及/或用於連接第二上部電力軌33與第二埋入電力軌34。
返回到第15圖的程序，在插入分接單元之後，在步驟120期間將標準單元及特殊單元放置在佈局中。設計規則不允許將正常的標準單元放置在可能導致此正常標準單元與禁區重疊之位置。然而，特殊單元可以與禁區重疊。第18A圖及第18B圖是根據一些實施例所繪示一些特殊單元的放置的示意圖。在一些實施例中，特殊單元包含作為子單元的電力拾取單元40並且特殊單元使用在特殊單元內之電力拾取單元40的邏輯功能來與特殊單元中的其他邏輯閘結合，用於實施特殊單元所需的功能。在一些實施例中，特殊單元中的電力拾取單元40是具有兩個電力墊的電力拾取單元或具有一個電力墊的電力拾取單元。具有兩個電力墊的電力拾取單元40的實例包含第4A圖至第4D圖、第5A圖至第5D圖、及第11A圖-第11C圖中的電力拾取單元。具有一個電力墊的電力拾取單元40的實例包含第7A圖至第7D圖以及第8A圖至第8D圖、及第12圖至第13圖中的電力拾取單元。這些電力拾取單元40亦提供可與特殊單元中的其他邏輯閘結合的示例邏輯功能(例如，反相器、緩衝器、NAND閘、NOR閘、拉高電路或拉低電路)。
返回到第15圖的程序，在放置特殊單元之後，在步驟122處搜尋空禁區；隨後，在步驟124處，將電力拾取單元放置在一些空禁區處以提供從上部電力軌到埋入電 力軌之經改進的電力傳遞或提供經改進的電路密度。根據一些實施例，在第19A圖及第19B圖中示出在先前空禁區處放置電力拾取單元40。接下來，在步驟126處，在時脈樹合成期間執行最小化歪斜及插入延遲；在步驟128處，路由設計分配用於連接的路由資源並且追蹤用於獨立網的指派。
第20圖是根據一實施例所繪示的電子設計自動化(EDA)系統900的方塊圖。
在一些實施例中，EDA系統900包含APR系統。根據一或多個實施例本文描述的具有表示接線路由佈置的設計佈局圖的方法是可實現的，例如根據一些實施例，使用EDA系統900。
在一些實施例中，EDA系統900是包含硬體處理器902及非暫時性電腦可讀取儲存媒體904的通用計算元件。儲存媒體904尤其是用電腦程式碼906(亦即，可執行指令集)編碼(亦即，儲存)。藉由硬體處理器902執行指令906代表(至少部分)EDA工具，此EDA工具實施例如本文根據一或多個實施例描述的方法的一部分或全部(後續本文之一實施例為所提及的程序及/或方法)。
處理器902經由匯流排908電氣耦合到電腦可讀取儲存媒體904。處理器902亦由匯流排908電氣耦合到輸入/輸出界面910。網路界面912亦經由匯流排908電氣連接到處理器902。網路界面912連接到網路914，使得處理器902及電腦可讀取儲存媒體904能夠經由網路914連接到外部元件。處理器902用以執行在電腦可讀取儲存媒體904 中編碼的電腦程式碼906，以使系統900可用於執行所提及的程序及/或方法的一部分或全部。在一或多個實施例中，處理器902是中央處理單元(CPU)、多處理器、分散式處理系統、特殊應用積體電路(ASIC)、及/或適宜的處理單元。
在一或多個實施例中，電腦可讀取儲存媒體904是電子、磁性、光學、電磁、紅外、及/或半導體系統(或者設備或元件)。例如，電腦可讀取儲存媒體904包含半導體或固態記憶體、磁帶、可移除電腦磁片、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、剛性磁碟、及/或光碟。在使用光碟的一或多個實施例中，電腦可讀取儲存媒體904包含壓縮磁碟-唯讀記憶體(CD-ROM)、壓縮磁碟讀/寫(CD-R/W)、及/或數位視訊光碟(DVD)。
在一或多個實施例中，儲存媒體904儲存電腦程式碼906，此電腦程式碼用以導致系統900(其中此執行表示(至少部分)EDA工具)可用於執行所提及的程序及/或方法的一部分或全部。在一或多個實施例中，儲存媒體904亦儲存促進執行所提及的程序及/或方法的一部分或全部的資訊。在一或多個實施例中，儲存媒體904儲存標準單元(包含如本文揭示之一實施例的此種標準單元)的程式庫907。
EDA系統900包含輸入/輸出界面910。輸入/輸出界面910耦合到外部電路系統。在一或多個實施例中，輸入/輸出界面910包含用於將資訊及命令通訊到處理器 902的鍵盤、小鍵盤、滑鼠、軌跡球、軌跡板、觸控式螢幕及/或游標方向鍵。
EDA系統900亦包含耦合到處理器902的網路界面912。網路界面912允許系統900與網路914通訊，其中一或多個其他電腦系統連接到網路914。網路界面912包含：無線網路界面，諸如BLUETOOTH、WIFI、WIMAX、GPRS、或WCDMA；或有線網路界面，諸如ETHERNET、USB、或IEEE-1364。在一或多個實施例中，在兩個或多個系統900中實施所提及的程序及/或方法的一部分或全部。
系統900用以經由輸入/輸出界面910接收資訊。經由輸入/輸出界面910接收的資訊包含下列的一或多個：指令、資料、設計規則、標準單元庫、及/或用於由處理器902處理的其他參數。將資訊經由匯流排908傳遞到處理器902。EDA系統900用以經由輸入/輸出界面910接收關於使用者介面(user interface，UI)的資訊。資訊在電腦可讀取媒體904中儲存為使用者界面942。
在一些實施例中，將所提及的程序及/或方法的一部分或全部實施為由處理器執行的獨立式軟體應用。在一些實施例中，將所提及的程序及/或方法的一部分或全部實施為軟體應用，此軟體應用是額外軟體應用的一部分。在一些實施例中，將所提及的程序及/或方法的一部分或全部實施為到軟體應用的插件。在一些實施例中，將所提及的程序及/或方法中的至少一個實施為軟體應用，此軟體應用為 EDA工具的一部分。在一些實施例中，將所提及的程序及/或方法的一部分或全部實施為軟體應用，此軟體應用由EDA系統900使用。在一些實施例中，包含標準單元的佈局圖使用諸如獲自CADENCE DESIGN SYSTEMS,Inc.的VIRTUOSO®的工具或另一適宜佈局產生工具來產生。
在一些實施例中，程序被認為是在非暫時性電腦可讀取記錄媒體中儲存之程式的功能。非暫時性電腦可讀取記錄媒體的實例包含但不限於，外部/可移除及/或內部/內置儲存或記憶體單元，例如，下列中的一或多個：光碟(諸如DVD)、磁碟(諸如硬碟)、半導體記憶體(諸如ROM、RAM、記憶卡)、及類似者。
第21圖是根據一實施例的積體電路(IC)製造系統1000以及與其相關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用製造系統1000製造下列中的至少一個：(A)一或多個半導體遮罩或(B)在半導體積體電路層中的至少一個部件。
在第21圖中，IC製造系統1000包含實體，諸如設計公司1020、遮罩公司1030、及IC製造商/生產商(「晶圓廠fab」)1050，這些實體在關於製造IC裝置1060的設計、開發、及製造循環及/或服務中彼此互動。系統1000中的實體由通訊網路連接。在一些實施例中，通訊網路是單個網路。在一些實施例中，通訊網路是各種不同的網路，諸如網內網路及網際網路。通訊網路包含有線及/或無線通訊通道。每個實體與其他實體中的一或多個相互作用，並且將服 務提供到其他實體中的一或多個及/或從其他實體中的一或多個接收服務。在一些實施例中，設計公司1020、遮罩公司1030、及IC晶圓廠1050中的兩個或多個由單個較大的公司擁有。在一些實施例中，設計公司1020、遮罩公司1030、及IC晶圓廠1050中的兩個或多個在共用設施中共存並且使用共用資源。
設計公司(或設計團隊)1020產生IC設計佈局圖1022。IC設計佈局圖1022包含針對IC裝置1060設計的各個幾何圖案。幾何圖案對應於構成待製造的IC裝置1060的各個部件的金屬、氧化物、或半導體層的圖案。各個層結合以形成各種IC特徵。例如，IC設計佈局圖1022的一部分包含待形成在半導體基板(諸如矽晶圓)中的各種IC特徵(諸如主動區域、閘極電極、源極及汲極、層間互連的金屬線或通孔、以及用於接合墊的開口)以及在半導體基板上設置的各種材料層。設計公司1020實施適當設計程序以形成IC設計佈局圖1022。設計程序包含下列的一或多個：邏輯設計、實體設計或位置及路由(繞線)。IC設計佈局圖1022存在於具有幾何圖案的資訊的一或多個資料檔案中。例如，IC設計佈局圖1022可以GDSII檔案格式或DFII檔案格式表達。
遮罩公司1030包含資料準備1032及遮罩製造1044。遮罩公司1030使用IC設計佈局圖1022，以製造一或多個遮罩1045，這些遮罩將用於根據IC設計佈局圖1022製造IC裝置1060的各個層。遮罩公司1030執行遮罩資料準備 1032，其中IC設計佈局圖1022轉換為表示性資料檔案(「RDF」)。遮罩資料準備1032向遮罩製造1044提供RDF。遮罩製造1044包含遮罩寫入器。遮罩寫入器將RDF轉換為基板上的影像，諸如遮罩(主光罩)1045或半導體晶圓1053。設計佈局圖1022由遮罩資料準備1032操控，以符合遮罩寫入器的特定特性及/或IC晶圓廠1050的需求。在第21圖中，將遮罩資料準備1032及遮罩製造1044示出為單獨的元素。在一些實施例中，遮罩資料準備1032及遮罩製造1044可以共同稱為遮罩資料準備。
在一些實施例中，遮罩資料準備1032包含光學鄰近修正(optical proximity correction，OPC)，其使用微影增強技術來補償影像誤差，諸如可以由繞射、干涉、其他製程影響及類似者產生的該些誤差。OPC調整IC設計佈局圖1022。在一些實施例中，遮罩資料準備1032包含進一步的解析度增強技術(resolution enhancement techniques，RET)，諸如偏軸照明、次解析度輔助特徵、相移遮罩、其他適宜技術、及類似者或其組合。在一些實施例中，亦使用反向微影技術(inverse lithography technology，ILT)，其將OPC視作反向成像問題(inverse image problem)。
在一些實施例中，遮罩資料準備1032包含遮罩規則檢查器(mask rule checkerMRC)，此遮罩規則檢查器檢查已經歷在OPC中具有一組遮罩產生規則之程序的IC設計佈局圖1022，這些遮罩產生規則含有某些幾何及/ 或連通性限制以確保足夠裕度(margins)，用於考慮在半導體製造製程中的變化性及類似者。在一些實施例中，MRC修改IC設計佈局圖1022以在遮罩製造1044期間補償限制，這可撤銷由OPC執行的部分修改，以便滿足遮罩產生規則。
在一些實施例中，遮罩資料準備1032包含模擬處理的微影製程檢查(lithography process checking，LPC，此檢查模擬將由IC晶圓廠1050實施以製造IC裝置1060的製程。LPC基於IC設計佈局圖1022模擬此處理以創建經模擬的製造裝置，諸如IC裝置1060。在LPC模擬中的處理參數可以包含與IC製造循環的各個製程相關聯的參數、與用於製造IC的工具相關聯的參數、及/或製造製程的其他態樣。LPC考慮到各種因素，諸如天線影像對比(aerial image contrast)、焦點深度(depth of focus，DOF)、遮罩誤差增強因素(mask error enhancement factor，MEEF)、其他適宜因素、及類似者或其組合。在一些實施例中，在已經由LPC創建模擬的經製造裝置之後，若經模擬的裝置形狀不夠接近以滿足設計規則，則將重複OPC及/或MRC以進一步改良IC設計佈局圖1022。
應當理解，為了明確的目的已經簡化以上遮罩資料準備1032的描述。在一些實施例中，資料準備1032包含額外特徵，諸如邏輯操作(logic operation，LOP)以根據製造規則修改IC設計佈局圖1022。另外，可以各種不 同次序執行在資料準備1032期間應用到IC設計佈局圖1022的製程。
在遮罩資料準備1032之後並且在遮罩製造1044期間，基於經修改的IC設計佈局圖1022製造遮罩1045或一組遮罩1045。在一些實施例中，遮罩製造1044包含基於IC設計佈局圖1022執行一或多個微影暴露。在一些實施例中，電子束(e束)或多個電子束的機制用於基於經修改的IC設計佈局圖1022在遮罩(光罩或主光罩)1045上形成圖案。可用各種技術形成遮罩1045。在一些實施例中，遮罩1045使用二元技術形成。在一些實施例中，遮罩圖案包含不透明區域及透明區域。用於暴露已經塗佈在晶圓上的影像敏感材料層(例如，光阻劑)的輻射光束(諸如紫外(UV)光束)由不透明區域阻擋並且透過透明區域穿透。在一個實例中，遮罩1045的二元遮罩版本包含透明基板(例如，熔凝石英)及在二元遮罩的不透明區域中塗佈的不透明材料(例如，鉻)。在另一實例中，遮罩1045使用相移技術形成。在遮罩1045的相移遮罩(phase shift maskPSM)版本中，在相移遮罩上形成的圖案中的各種特徵用以具有適當相位差，以增強解析度及成像品質。在各個實例中，相移遮罩可以是衰減PSM或交替PSM。由遮罩製造1044產生的遮罩用在各種製程中。例如，此種遮罩用在離子佈植製程中以在半導體晶圓1053中形成各種摻雜區域、用在蝕刻製程中以在半導體晶圓1053中形成各種蝕刻區域、及/或用在其他適宜製程中。
IC晶圓廠1050包含晶圓製造1052。IC晶圓廠1050是包含用於製造各種不同的IC產品的一或多個製造設施的IC製造公司。在一些實施例中，IC晶圓廠1050是半導體代工廠。例如，可存在用於複數個IC產品的前端製造(front-end-of-line，FEOL)的製造設施，而第二製造設施可提供用於互連及封裝IC產品的後端製造(back-end-of-line，BEOL)，並且第三製造設施可提供用於代工廠公司的其他服務。
IC晶圓廠1050使用由遮罩公司1030製造的遮罩1045以製造IC裝置1060。因此，IC晶圓廠1050至少間接地使用IC設計佈局圖1022製造IC裝置1060。在一些實施例中，半導體晶圓1053藉由IC晶圓廠1050使用遮罩1045製造以形成IC裝置1060。在一些實施例中，IC製造包含至少間接地基於IC設計佈局圖1022執行一或多個微影暴露。半導體晶圓1053包含矽基板或其上形成有材料層的其他適當基板。半導體晶圓1053進一步包含下列中的一或多個：各種摻雜區域、介電特徵、多級互連、及類似者(在後續的製造步驟形成)。
關於積體電路(IC)製造系統(例如，第21圖的系統1000)以及與其相關聯的IC製造流程的細節在例如於2016年2月9日授權的美國專利第9,256,709號、於2015年10月1日公開的美國預授權公開案第20150278429號、於2014年2月6日公開的美國預授權公開案第20140040838 號、以及於2007年8月21日授權的美國專利第7,260,442號中發現，其各者的全文以引用方式併入本文的一實施例中。
在一個實施例中，提供一種包含電源結構的積體電路。積體電路包含基板、覆蓋基板的第一金屬層、以及均在第一方向上延伸且定位在第一金屬層之下的第一埋入電力軌及第二埋入電力軌。積體電路包含覆蓋第一金屬層的第二金屬層、各者在第二金屬層中並且在垂直於第一方向的方向上延伸的第一上部電力軌及第二上部電力軌、以及具有功能電路的電力拾取單元。功能電路包含位於第一金屬層之下的第一導電區段以及第一金屬層中的第一電力墊。第一電力墊經由在第二金屬層與第一金屬層之間的至少一第一通孔導電連接到第一上部電力軌，並且第一電力墊經由在第一金屬層與第一導電區段之間的至少一第二通孔導電連接到第一導電區段。第一導電區段經由在第一導電區段與第一埋入電力軌之間的至少一第三通孔導電連接到第一埋入電力軌。
在另一實施例中，第一電力墊具有與電力拾取單元的高度的一半相比較小的高度，並且第一電力墊具有與電力拾取單元的寬度相比較小的一寬度。
在另一實施例中，在第一金屬層中的大部分路由接線區段在第一方向上延伸。
在另一實施例中，功能電路包含至少一個邏輯閘。
在另一實施例中，電力拾取單元中的功能電路包含一NAND邏輯閘極或一NOR邏輯閘極。
在另一實施例中，電力拾取單元包含一拉高電路、一拉低電路、或任何以上組合。
在另一實施例中，功能電路進一步包含位於第一金屬層之下的一第二導電區段，以及第一金屬層中的一第二電力墊；其中第二電力墊經由在第二金屬層與第一金屬層之間的至少另一個第一通孔導電連接到第二上部電力軌，並且第二電力墊經由在第一金屬層與第二導電區段之間的至少另一個第二通孔導電連接到第二導電區段；以及第二導電區段經由在第二導電區段與第二埋入電力軌之間的至少另一個第三通孔導電連接到第二埋入電力軌。
在另一實施例中，第二電力墊具有與電力拾取單元的高度的一半相比較小的高度，並且具有與電力拾取單元的寬度相比較小的寬度。
在另一實施例中，電力拾取單元中的功能電路包含一反相器或一緩衝器。
在另一實施例中，電力拾取單元包含一分接單元。
本說明的另一態樣是關於一種包含電源結構的積體電路。積體電路包含基板、覆蓋基板的第一金屬層、均在第一方向上延伸且定位在第一金屬層之下的第一埋入電路軌及第二埋入電力軌、覆蓋第一金屬層的第二金屬層、以及多個上部電力軌對。多個上部電力軌對的每個上部電力軌 對包含各者在第二金屬層中並且在垂直於第一方向的方向上延伸的第一上部電力軌及第二上部電力軌。積體電路包含電力拾取單元。電力拾取單元包含第一金屬層中的至少一個電力墊，其中至少一個電力墊在一個上部電力軌與一個對應的埋入電力軌之間導電連接。在多個上部電力軌對的兩個上部電力軌對之間的間距是大於在相同上部電力軌對中的第一上部電力軌與第二上部電力軌之間的間距的至少十倍。
在另一實施例中，至少一電力墊具有與電力拾取單元的高度的一半相比較小的高度，並且具有與電力拾取單元的寬度相比較小的寬度。
在另一實施例中，電力拾取單元包含第一金屬層中的兩個電力墊，其中兩個電力墊中的每一者導電連接在相同上部電力軌對中兩個上部電力軌的一者與一對應的埋入電力軌之間。
在另一實施例中，電力拾取單元包含在第一金屬層之下的一第一導電區段、以及第一金屬層中的一第一電力墊；其中第一電力墊經由在第二金屬層與第一金屬層之間的至少一第一通孔導電連接到第一上部電力軌，並且第一電力墊經由在第一金屬層與第一導電區段之間的至少一第二通孔導電連接到第一導電區段；以及第一導電區段經由在第一導電區段與第一埋入電力軌之間的至少一第三通孔導電連接到第一埋入電力軌。
在另一實施例中，功能電路進一步包含在第一金屬層之下的一第二導電區段、以及第一金屬層中的一第二 電力墊；第二電力墊經由在第二金屬層與第一金屬層之間的至少另一第一通孔導電連接到第二上部電力軌，並且第二電力墊經由在第一金屬層與第二導電區段之間的至少另一第二通孔導電連接到第二導電區段；以及第二導電區段經由在第二導電區段與第二埋入電力軌之間的至少另一第三通孔導電連接到第二埋入電力軌。
在另一實施例中，電力拾取單元具有一功能電路，功能電路包含至少一p通道電晶體及至少一n通道電晶體。
在一實施例中，是提供一種藉由處理器產生積體電路(IC)的佈局設計的方法。佈局設計具有設計規則集合。此方法包含產生佈局計劃，佈局計劃包含界定晶片邊界、定位在第一方向上延伸的埋入電力軌、定位在垂直於第一方向的方向上延伸的上部電力軌、以及界定禁區。此方法包含將分接單元插入至少一些禁區中，其中將剩餘的禁區標識為空禁區。此方法包含將正常單元放置在晶片邊界內而不觸碰禁區，並且將電力拾取單元插入空的禁區。至少一電力拾取單元包含功能電路及導電連接在一上部電力軌與對應的埋入電力軌之間的電力墊，並且其中功能電路包含p通道電晶體及n通道電晶體。
在另一實施例中，將電力拾取單元插入空禁區的步驟包含：將特殊單元放置在晶片邊界內，其中一特殊單元包含電力拾取單元的至少一者作為特殊單元中的一子單元。
在另一實施例中，功能電路包含至少一個邏輯閘。
在另一實施例中，功能電路包含一緩衝器、一反相器、一NAND閘極、一NOR閘極、一拉高電路、或一拉低電路。
熟習此項技術者將容易瞭解到，所揭示的一或多個實施例實現上文闡述的一或多個優點。在閱讀以上說明書之後，熟習此項技術者將能夠實施如本文廣泛地揭示的各種改變、等效替代及各種其他實施例。由此，對本案授予的保護意欲僅受限於在隨附申請專利範圍及其等效物中含有的定義。
31‧‧‧第一上部電力軌
32‧‧‧第一埋入電力軌
33‧‧‧第二上部電力軌
34‧‧‧第二埋入電力軌
40‧‧‧電力拾取單元
VDD‧‧‧第一供應電壓
VSS‧‧‧第二供應電壓
LDS、LDD‧‧‧間距
V0(D)、V0(S)‧‧‧通孔

Claims (1)

  1. 一種包含電源結構的積體電路，包含：一基板；一第一金屬層，覆蓋該基板；一第一埋入電力軌及一第二埋入電力軌，均在一第一方向上延伸並且位於該第一金屬層之下；一第二金屬層，覆蓋該第一金屬層；一第一上部電力軌及一第二上部電力軌，各者在該第二金屬層中並且在垂直於該第一方向的一方向上延伸；一電力拾取單元，具有一功能電路，該功能電路包含位於該第一金屬層之下的一第一導電區段、以及在該第一金屬層中的一第一電力墊；其中該第一電力墊經由在該第二金屬層與該第一金屬層之間的至少一第一通孔導電連接到該第一上部電力軌，並且該第一電力墊經由在該第一金屬層與該第一導電區段之間的至少一第二通孔導電連接到該第一導電區段；以及其中該第一導電區段經由在該第一導電區段與該第一埋入電力軌之間的至少一第三通孔導電連接到該第一埋入電力軌。
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