KR20220050267A - 반도체 소자 - Google Patents

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도정호
백상훈
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Abstract

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는, 서로 이격된 제1 더미 영역 및 제2 더미 영역을 포함하는 기판; 상기 제1 더미 영역과 상기 제2 더미 영역 사이의 트렌치를 채우는 소자 분리막; 상기 제1 더미 영역 및 제2 더미 영역 상에 각각 제공된 제1 더미 전극 및 제2 더미 전극; 상기 제1 더미 영역의 일 측으로부터 상기 제2 더미 영역의 일 측까지 연장되는 파워 배선, 상기 파워 배선은 상기 소자 분리막 상의 확장부를 포함하고, 상기 확장부의 폭은 상기 파워 배선의 선폭보다 크며; 상기 기판의 바닥면 상의 파워 전송 네트워크; 및 상기 기판 및 상기 소자 분리막을 관통하여, 상기 파워 전송 네트워크로부터 상기 확장부까지 연장되는 관통 비아를 포함한다. 상기 관통 비아는 상기 확장부와 수직적으로 중첩된다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 집적도 및 전기적 특성이 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 서로 이격된 제1 더미 영역 및 제2 더미 영역을 포함하는 기판; 상기 제1 더미 영역과 상기 제2 더미 영역 사이의 트렌치를 채우는 소자 분리막; 상기 제1 더미 영역 및 제2 더미 영역 상에 각각 제공된 제1 더미 전극 및 제2 더미 전극; 상기 제1 더미 영역의 일 측으로부터 상기 제2 더미 영역의 일 측까지 연장되는 파워 배선, 상기 파워 배선은 상기 소자 분리막 상의 확장부를 포함하고, 상기 확장부의 폭은 상기 파워 배선의 선폭보다 크며; 상기 기판의 바닥면 상의 파워 전송 네트워크; 및 상기 기판 및 상기 소자 분리막을 관통하여, 상기 파워 전송 네트워크로부터 상기 확장부까지 연장되는 관통 비아를 포함할 수 있다. 상기 관통 비아는 상기 확장부와 수직적으로 중첩될 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상의 제1 파워 배선들 및 제2 파워 배선들, 상기 제1 및 제2 파워 배선들은 제1 방향을 따라 서로 교번적으로 배열되고; 상기 기판 상에서 상기 제1 방향으로 연장되는 제1 탭 셀 트랙을 따라 배열되는 제1 탭 셀들; 상기 기판 상에서 상기 제1 방향으로 연장되는 제2 탭 셀 트랙을 따라 배열되는 제2 탭 셀들; 상기 제1 및 제2 탭 셀 트랙들 사이에 이차원적으로 배치된 로직 셀들; 및 상기 기판의 바닥면 상의 파워 전송 네트워크를 포함할 수 있다. 상기 제1 탭 셀 트랙과 상기 제2 탭 셀 트랙은 제2 방향으로 서로 이격되고, 상기 제1 탭 셀들 각각은, 상기 기판을 관통하여 상기 파워 전송 네트워크로부터 그에 대응하는 상기 제1 파워 배선까지 연장되는 제1 관통 비아를 포함하고, 상기 제2 탭 셀들 각각은, 상기 기판을 관통하여 상기 파워 전송 네트워크로부터 그에 대응하는 상기 제2 파워 배선까지 연장되는 제2 관통 비아를 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판 상에 이차원적으로 배치된 로직 셀들 및 탭 셀들; 상기 로직 셀들 및 상기 탭 셀들 상의 제1 금속 층; 상기 제1 금속 층 상의 제2 금속 층; 및 상기 기판의 바닥면 상의 파워 전송 네트워크를 포함할 수 있다. 상기 로직 셀들 중 제1 로직 셀은: 제1 활성 영역 및 제2 활성 영역; 상기 제1 및 제2 활성 영역들 상의 게이트 전극; 상기 게이트 전극의 일 측에 인접하는 활성 콘택; 및 상기 게이트 전극에 접속하는 게이트 콘택을 포함할 수 있다. 상기 탭 셀들 중 상기 제1 로직 셀에 인접하는 제1 탭 셀은: 상기 제1 활성 영역 및 상기 제2 활성 영역에 각각 인접하는 제1 더미 영역 및 제2 더미 영역; 상기 제1 및 제2 더미 영역들 상의 더미 전극; 및 상기 파워 전송 네트워크로부터 수직하게 연장되어 상기 기판을 관통하는 관통 비아를 포함하며, 상기 제1 금속 층은, 상기 제1 로직 셀 및 상기 제1 탭 셀을 가로지르며 서로 평행하게 연장되는 제1 파워 배선 및 제2 파워 배선을 포함하고, 상기 제1 탭 셀은, 상기 관통 비아를 통해 상기 파워 전송 네트워크와 상기 제1 파워 배선을 서로 전기적으로 연결시킬 수 있다.
본 발명에 따른 반도체 소자는, 기판의 바닥면 상에 파워 전송 네트워크를 배치함으로써, 집적도가 향상되고 적층된 금속 층들 내의 라우팅 자유도가 향상될 수 있다. 본 발명에 따른 반도체 소자는 로직 셀들이 배치되는 셀 영역 내에 탭 셀을 추가로 포함함으로써, 파워 전송 네트워크로부터 파워 배선까지 안정적으로 전압을 인가할 수 있다. 탭 셀 내에 버퍼 기능을 수행하는 더미 영역을 배치함으로써, 인접하는 로직 셀에 미치는 영향을 줄일 수 있다. 본 발명에 따른 파워 배선은 확장부를 포함함으로써, 관통 비아가 안정적으로 이에 접속될 수 있다.
도 1 내지 도 3는 본 발명의 실시예들에 따른 반도체 소자의 로직 셀들을 설명하기 위한 개념도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 로직 셀들과 탭 셀을 설명하기 위한 평면도이다.
도 5는 도 4의 제1 로직 셀을 보다 상세히 나타낸 평면도이다.
도 6a 내지 도 6d는 각각 도 5의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 7은 본 발명의 일 실시예에 따른 도 4의 탭 셀을 보다 상세히 나타낸 평면도이다.
도 8a 및 도 8b는 각각 도 7의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 9는 도 8b의 M 영역을 확대한 단면도이다.
도 10 내지 도 12 각각은 도 4의 탭 셀의 다른 예를 나타낸 평면도이다.
도 13은 본 발명의 다른 실시예에 따른 도 4의 탭 셀을 보다 상세히 나타낸 평면도이다.
도 14는 도 13의 A-A'선에 따른 단면도이다.
도 15, 도 16 및 도 17 각각은 도 13의 하이브리드 탭 셀의 다른 예를 나타낸 평면도이다.
도 18는 본 발명의 다른 실시예에 따른 반도체 소자의 로직 셀들과 탭 셀을 설명하기 위한 평면도이다
도 19는 본 발명의 일 실시예에 따른 도 18의 탭 셀을 보다 상세히 나타낸 평면도이다.
도 20은 도 19의 A-A'선에 따른 단면도이다.
도 21은 본 발명의 다른 실시예에 따른 도 18의 탭 셀을 보다 상세히 나타낸 평면도이다.
도 22는 도 21의 A-A'선에 따른 단면도이다.
도 23은 본 발명의 또 다른 실시예에 따른 도 18의 탭 셀을 보다 상세히 나타낸 평면도이다.
도 24 및 도 25는 본 발명의 실시예들에 따른 반도체 소자를 설계하는 방법을 설명하기 위한 평면도들이다.
도 26, 도 27 및 도 28 각각은 본 발명의 실시예들에 따른 반도체 소자의 탭 셀들과 로직 셀들간의 배치 관계를 나타낸 평면도이다.
도 29a 및 도 29b는 본 발명의 다른 실시예에 따른 반도체 소자를 나타낸 단면도들이다.
도 30a 내지 도 30d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 5의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 31은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 32는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 33은 도 32의 A-A'선에 따른 단면도이다.
도 34는 도 32의 A-A'선에 따른 단면도의 다른 예이다.
도 1 내지 도 3는 본 발명의 실시예들에 따른 반도체 소자의 로직 셀들을 설명하기 위한 개념도들이다.
도 1을 참조하면, 싱글 하이트 셀(Single Height Cell, SHC)이 제공될 수 있다. 구체적으로, 기판(100) 상에 제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2)이 제공될 수 있다. 제1 파워 배선(M1_R1)은 드레인 전압(VDD), 일 예로 파워 전압이 제공되는 통로일 수 있다. 제2 파워 배선(M1_R2)은 소스 전압(VSS), 일 예로 접지 전압이 제공되는 통로일 수 있다.
제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2) 사이에 싱글 하이트 셀(SHC)이 정의될 수 있다. 싱글 하이트 셀(SHC)은 하나의 제1 활성 영역(PR) 및 하나의 제2 활성 영역(NR)을 포함할 수 있다. 예를 들어, 제1 활성 영역(PR)은 PMOSFET 영역일 수 있고, 제2 활성 영역(NR)은 NMOSFET 영역일 수 있다. 다시 말하면, 싱글 하이트 셀(SHC)은 제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2) 사이에 제공된 CMOS 구조를 가질 수 있다.
제1 활성 영역(PR) 및 제2 활성 영역(NR) 각각은 제1 방향(D1)으로 제1 폭(W1)을 가질 수 있다. 싱글 하이트 셀(SHC)의 제1 방향(D1)으로의 길이는 제1 높이(HE1)로 정의될 수 있다. 제1 높이(HE1)는, 제1 파워 배선(M1_R1)과 제2 파워 배선(M1_R2) 사이의 거리(예를 들어, 피치)와 실질적으로 동일할 수 있다.
싱글 하이트 셀(SHC)은 하나의 로직 셀을 구성할 수 있다. 본 명세서에서 로직 셀은 특정 기능을 수행하는 논리 소자(예를 들어, AND, OR, XOR, XNOR, inverter 등)를 의미할 수 있다. 즉, 로직 셀은 논리 소자를 구성하기 위한 트랜지스터들 및 상기 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.
도 2를 참조하면, 더블 하이트 셀(Double Height Cell, DHC)이 제공될 수 있다. 구체적으로, 기판(100) 상에 제1 파워 배선(M1_R1), 제2 파워 배선(M1_R2) 및 제3 파워 배선(M1_R3)이 제공될 수 있다. 제1 파워 배선(M1_R1)은, 제2 파워 배선(M1_R2)과 제3 파워 배선(M1_R3) 사이에 배치될 수 있다. 제3 파워 배선(M1_R3)은 소스 전압(VSS)이 제공되는 통로일 수 있다.
제2 파워 배선(M1_R2)과 제3 파워 배선(M1_R3) 사이에 더블 하이트 셀(DHC)이 정의될 수 있다. 더블 하이트 셀(DHC)은 제1 활성 영역들(PR1, PR2), 제2 활성 영역들(NR1, NR2)을 포함할 수 있다.
제2 활성 영역(NR1)은 제2 파워 배선(M1_R2)에 인접할 수 있다. 제2 활성 영역(NR2)은 제3 파워 배선(M1_R3)에 인접할 수 있다. 제1 활성 영역들(PR1, PR2)은 제1 파워 배선(M1_R1)의 양 측에 각각 인접할 수 있다. 평면적 관점에서, 제1 파워 배선(M1_R1)은 제1 활성 영역들(PR1, PR2) 사이에 배치될 수 있다.
더블 하이트 셀(DHC)의 제1 방향(D1)으로의 길이는 제2 높이(HE2)로 정의될 수 있다. 제2 높이(HE2)는 도 1의 제1 높이(HE1)의 약 두 배일 수 있다. 더블 하이트 셀(DHC)의 제1 활성 영역들(PR1, PR2)은 묶여서 하나의 PMOSFET 영역으로 동작할 수 있다. 따라서, 더블 하이트 셀(DHC)의 PMOS 트랜지스터의 채널의 크기는, 앞서 도 1의 싱글 하이트 셀(SHC)의 PMOS 트랜지스터의 채널의 크기보다 클 수 있다.
예를 들어, 더블 하이트 셀(DHC)의 PMOS 트랜지스터의 채널의 크기는 싱글 하이트 셀(SHC)의 PMOS 트랜지스터의 채널의 크기의 약 두 배일 수 있다. 결과적으로, 더블 하이트 셀(DHC)은 싱글 하이트 셀(SHC)에 비해 더 고속으로 동작할 수 있다. 본 발명에 있어서, 도 2에 나타난 더블 하이트 셀(DHC)은 멀티 하이트 셀로 정의될 수 있다. 도시되진 않았지만, 멀티 하이트 셀은, 셀 높이가 싱글 하이트 셀(SHC)의 약 세 배인 트리플 하이트 셀을 포함할 수 있다.
도 3을 참조하면, 기판(100) 상에 제1 싱글 하이트 셀(SHC1), 제2 싱글 하이트 셀(SHC2) 및 더블 하이트 셀(DHC)이 이차원 적으로 배치될 수 있다. 제1 싱글 하이트 셀(SHC1)은 제1 및 제2 파워 배선들(M1_R1, M1_R2) 사이에 배치될 수 있다. 제2 싱글 하이트 셀(SHC2)은 제1 및 제3 파워 배선들(M1_R1, M1_R3) 사이에 배치될 수 있다. 제2 싱글 하이트 셀(SHC2)은 제1 싱글 하이트 셀(SHC1)과 제1 방향(D1)으로 인접할 수 있다.
더블 하이트 셀(DHC)은 제2 및 제3 파워 배선들(M1_R2, M1_R3) 사이에 배치될 수 있다. 더블 하이트 셀(DHC)은 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2)과 제2 방향(D2)으로 인접할 수 있다.
제1 싱글 하이트 셀(SHC1)과 더블 하이트 셀(DHC) 사이, 및 제2 싱글 하이트 셀(SHC2)과 더블 하이트 셀(DHC) 사이에 분리 구조체(DB)가 제공될 수 있다. 분리 구조체(DB)에 의해, 더블 하이트 셀(DHC)의 활성 영역은, 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2) 각각의 활성 영역으로부터 전기적으로 분리될 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 로직 셀들과 탭 셀을 설명하기 위한 평면도이다. 도 4를 참조하면, 기판(100) 상에 제1 로직 셀(LC1), 제2 로직 셀(LC2) 및 탭 셀(TC)이 이차원 적으로 배치될 수 있다. 구체적으로, 제1 로직 셀(LC1)은 앞서 도 3의 제1 싱글 하이트 셀(SHC1) 자리에 배치될 수 있고, 제2 로직 셀(LC2)은 앞서 도 3의 제2 싱글 하이트 셀(SHC2) 자리에 배치될 수 있으며, 탭 셀(TC)은 앞서 도 3의 더블 하이트 셀(DHC) 자리에 배치될 수 있다.
탭 셀(TC)은, 후술할 파워 전송 네트워크로부터 제1 및 제3 파워 배선들(M1_R1, M1_R3) 중 적어도 하나에 전압을 인가하기 위한 셀일 수 있다. 탭 셀(TC)은 제1 및 제2 로직 셀들(LC1, LC2)과 달리 논리 소자를 포함하지 않을 수 있다. 다시 말하면, 탭 셀(TC)은 파워 배선에 전압을 인가하는 기능을 수행하지만, 회로적인 기능은 수행하지 않는 일종의 더미 셀일 수 있다.
도 4에 나타난 바와 같이, 탭 셀(TC)은 로직 셀들이 배치된 셀 영역 내에서 로직 셀들 사이에 배치될 수 있다. 도 4에 도시된 탭 셀(TC)과 제1 및 제2 로직 셀들(LC1, LC2)간의 배치 관계는 단순히 예시적인 것이고, 로직 셀들과 탭 셀들간의 배치는 다양하게 변경될 수 있다.
도 5는 도 4의 제1 로직 셀을 보다 상세히 나타낸 평면도이다. 도 6a 내지 도 6d는 각각 도 5의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 이하, 도 5 및 도 6a 내지 도 6d를 참조하여 제1 로직 셀(LC1)에 대해 먼저 상세히 설명한다.
기판(100)은 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함할 수 있다. 본 발명의 일 실시예로, 제1 활성 영역(PR)은 PMOSFET 영역일 수 있고, 제2 활성 영역(NR)은 제2 활성 영역일 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 제1 활성 영역(PR) 및 제2 활성 영역(NR)이 정의될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 6d 참조). 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들과 공면을 이룰 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 피치(P1)로 제2 방향(D2)을 따라 배열될 수 있다 (도 5 참조). 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다.
도 6d를 다시 참조하면, 게이트 전극(GE)은 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 채널 패턴(CH1)의 적어도 하나의 제1 측벽(SW1) 상에 제공될 수 있다. 게이트 전극(GE)은 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 제2 채널 패턴(CH2)의 적어도 하나의 제2 측벽(SW2) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
도 5 및 도 6a 내지 도 6d를 다시 참조하면, 게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서(GS)는 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서(GS)의 상면은 게이트 전극(GE)의 상면보다 높을 수 있다. 게이트 스페이서(GS)의 상면은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서(GS)는 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서(GS)는 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 활성 패턴(AP1) 사이 및 게이트 전극(GE)과 제2 활성 패턴(AP2) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다. 게이트 유전 패턴(GI)은, 그 위의 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 일 예로, 게이트 유전 패턴(GI)은, 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 측벽(SW1)을 덮을 수 있다. 게이트 유전 패턴(GI)은, 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 양 제2 측벽(SW2)을 덮을 수 있다. 게이트 유전 패턴(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 6d 참조).
본 발명의 일 실시예로, 게이트 유전 패턴(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 유전 패턴(GI) 상에 제공되어, 제1 및 제2 채널 패턴들(CH1, CH2)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 목적하는 문턱 전압을 달성할 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 제1 금속 패턴은 탄소(C)를 더 포함할 수 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.
도 6d를 다시 참조하면, 게이트 전극(GE)의 양 단에는 각각 커팅 패턴들(CT)이 제공될 수 있다. 커팅 패턴(CT)은, 제1 로직 셀(LC1)의 게이트 전극(GE)을 인접하는 제2 로직 셀(LC2)의 게이트 전극과 분리할 수 있다. 제1 커팅 패턴(CT1)은 실리콘 산화막 및/또는 실리콘 질화막과 같은 절연 물질을 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(120)이 제공될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제1 내지 제4 층간 절연막들(110-140)은 실리콘 산화막을 포함할 수 있다.
제1 로직 셀(LC1)의 양 경계들에 제2 방향(D2)으로 서로 대향하는 한 쌍의 분리 구조체들(DB)이 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는, 제1 로직 셀(LC1)의 활성 영역(PR, NR)을 인접하는 로직 셀의 활성 영역으로부터 분리시킬 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 예를 들어, 제1 로직 셀(LC1)의 활성 콘택(AC)은 게이트 전극(GE)과 분리 구조체(DB) 사이에 제공될 수 있다. 상기 활성 콘택(AC)은 제1 방향(D1)으로 연장되면서 제2 소스/드레인 패턴(SD2)과 제1 소스/드레인 패턴(SD1)을 연결할 수 있다 (도 6c 참조).
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴(SC)이 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여, 게이트 전극들(GE)과 각각 전기적으로 연결되는 게이트 콘택들(GC)이 제공될 수 있다. 일 예로, 도 6a를 참조하면, 게이트 콘택(GC)에 인접하는 활성 콘택들(AC)의 상부는 상부 절연 패턴(UIP)으로 채워질 수 있다. 이로써, 게이트 콘택(GC)이 인접하는 활성 콘택(AC)과 접촉하여 쇼트가 발생하는 문제를 방지할 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제1 로직 셀(LC1)의 제1 금속 층(M1)은, 제1 파워 배선(M1_R1), 제2 파워 배선(M1_R2), 및 이들 사이의 제1 배선들(M1_I)을 포함할 수 있다.
제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2) 각각은 제1 로직 셀(LC1)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 제1 배선들(M1_I)은, 제1 및 제2 파워 배선들(M1_R1, M1_R2) 사이에 배치될 수 있다. 제1 배선들(M1_I)은, 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다.
제1 금속 층(M1)은, 제1 비아들(VI1)을 더 포함할 수 있다. 제1 비아들(VI1) 각각은 제1 금속 층(M1)의 배선 아래에 제공될 수 있다. 예를 들어, 제1 비아(VI1)는 활성 콘택(AC)과 제1 배선(M1_I) 사이에 개재되어, 이들을 서로 전기적으로 연결할 수 있다. 제1 비아(VI1)는 활성 콘택(AC)과 파워 배선(M1_R1 또는 M1_R2) 사이에 개재되어, 이들을 서로 전기적으로 연결할 수 있다. 제1 비아(VI1)는 게이트 콘택(GC)과 제1 배선(M1_I) 사이에 개재되어, 이들을 서로 전기적으로 연결할 수 있다.
일 예로, 제1 금속 층(M1)의 배선과 그 아래의 제1 비아(VI1)는 서로 각각 별도의 공정으로 형성될 수 있다. 다시 말하면, 제1 금속 층(M1)의 배선 및 제1 비아(VI1) 각각은 싱글 다마신 공정으로 형성될 수 있다. 본 실시예에 따른 반도체 소자는, 20 nm 미만의 공정을 이용하여 형성된 것일 수 있다.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 제2 배선들(M2_I)을 포함할 수 있다. 제2 금속 층(M2)의 제2 배선들(M2_I) 각각은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 다시 말하면, 제2 배선들(M2_I)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다.
제2 금속 층(M2)은, 제2 비아들(VI2)을 더 포함할 수 있다. 제2 비아들(VI2) 각각은 제2 배선(M2_I) 아래에 제공될 수 있다. 예를 들어, 제2 배선(M2_I)은 제2 비아(VI2)를 통해 제1 배선(M1_I)과 전기적으로 연결될 수 있다.
일 예로, 제2 금속 층(M2)의 제2 배선(M2_I)과 그 아래의 제2 비아(VI2)는 하나의 공정으로 동시에 형성될 수 있다. 다시 말하면, 제2 금속 층(M2)의 제2 배선(M2_I) 및 제2 비아(VI2)는 듀얼 다마신 공정으로 함께 형성될 수 있다.
제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은 서로 동일하거나 다른 도전 물질을 포함할 수 있다. 예를 들어, 제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은, 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중에서 선택된 적어도 하나의 금속 물질을 포함할 수 있다. 도시되진 않았지만, 제4 층간 절연막(140) 상에 적층된 금속 층들(예를 들어, M3, M4, M5, M6, M7...)이 추가로 배치될 수 있다. 상기 적층된 금속 층들 각각은 라우팅을 위한 배선들을 포함할 수 있다.
기판(100)의 바닥면 상에 파워 전송 네트워크(power delivery network, PDN)가 제공될 수 있다. 파워 전송 네트워크(PDN)는, 기판(100)의 바닥면 상에 순차적으로 적층된 제5 층간 절연막(150) 및 제6 층간 절연막(160)을 포함할 수 있다.
파워 전송 네트워크(PDN)는 제1 하부 배선들(LM1) 및 제2 하부 배선들(LM2)을 더 포함할 수 있다. 제5 층간 절연막(150) 내에 제1 하부 배선들(LM1)이 제공될 수 있고, 제6 층간 절연막(160) 내에 제2 하부 배선들(LM2)이 제공될 수 있다. 제1 및 제2 하부 배선들(LM1, LM2) 사이에 하부 비아(LVI)가 제공될 수 있다.
파워 전송 네트워크(PDN)는, 제1 및 제2 파워 배선들(M1_R1, M1_R2)에 전압을 인가하기 위한 배선 네트워크를 구성할 수 있다. 도시되진 않았지만, 제6 층간 절연막(160) 아래로 하부 금속층들이 추가로 배치될 수 있다.
도 7은 본 발명의 일 실시예에 따른 도 4의 탭 셀을 보다 상세히 나타낸 평면도이다. 도 8a 및 도 8b는 각각 도 7의 A-A'선 및 B-B'선에 따른 단면도들이다. 도 9는 도 8b의 M 영역을 확대한 단면도이다. 이하, 도 7, 도 8a 및 도 8b를 참조하여 탭 셀(TC)에 대해 상세히 설명한다. 앞서 제1 로직 셀(LC1)에서 설명한 것과 중복되는 설명은 생략하고, 차이점에 대해 상세히 설명한다.
탭 셀(TC)은 적어도 하나의 제1 및 제2 더미 영역들(PRd, NRd)을 포함할 수 있다. 제1 더미 영역(PRd)은, 앞서 설명한 제1 활성 영역(PR)과 동일한 기판(100) 상 구조를 포함하지만, 논리 회로를 구성하지 않을 수 있다. 제2 더미 영역(NRd)은, 앞서 설명한 제2 활성 영역(NR)과 동일한 기판(100) 상 구조를 포함하지만, 논리 회로를 구성하지 않을 수 있다.
제1 및 제2 더미 영역들(PRd, NRd)은, 탭 셀(TC)과 인접하는 로직 셀들(예를 들어, LC1 및 LC2)간의 버퍼의 기능을 수행할 수 있다. 제1 및 제2 더미 영역들(PRd, NRd)을 통해, 탭 셀(TC)이 주변 로직 셀들에 미치는 전기적 영향을 줄일 수 있다.
제1 및 제2 더미 영역들(PRd, NRd) 상에 더미 전극들(GEd)이 제공될 수 있다. 더미 전극들(GEd)은 제2 피치(P2)로 제2 방향(D2)을 따라 배열될 수 있다 (도 7 참조). 제2 피치(P2)는 앞서 게이트 전극들(GE)간의 제1 피치(P1)와 실질적으로 동일할 수 있다. 더미 전극(GEd)은 앞서 설명한 게이트 전극(GE)과 동일한 구조를 포함하지만, 회로를 구성하지 않을 수 있다.
적어도 하나의 제1 및 제2 더미 영역들(PRd, NRd) 상에 적어도 하나의 활성 콘택(AC)이 제공될 수 있다. 탭 셀(TC) 내의 적어도 하나의 활성 콘택(AC)은 제1 금속 층(M1)과 연결되지 않을 수 있다. 다시 말하면, 탭 셀(TC) 내의 적어도 하나의 활성 콘택(AC)은 더미일 수 있다.
탭 셀(TC) 내의 적어도 하나의 파워 배선, 예를 들어 제1 파워 배선(M1_R1)은 확장부(EXP)를 포함할 수 있다. 제1 및 제2 더미 영역들(PRd, NRd)은 확장부(EXP)로부터 소정의 거리를 두고 이격될 수 있다. 다시 말하면, 제1 파워 배선(M1_R1)의 확장부(EXP)는 제1 및 제2 더미 영역들(PRd, NRd)과 중첩되지 않을 수 있다. 제1 파워 배선(M1_R1)의 확장부(EXP)는, 제2 트렌치(TR2)를 채우는 소자 분리막(ST) 상에 제공될 수 있다.
제1 파워 배선(M1_R1)는 확장부(EXP)를 통해, 그의 제1 방향(D1)으로의 폭을 증가시킬 수 있다. 구체적으로, 확장부(EXP)는 제1 방향(D1)으로 제1 폭(W1) 및 제2 방향(D2)으로 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)은 제2 폭(W2)과 같거나 다를 수 있다. 일 예로, 제1 폭(W1)은 제2 폭(W2) 보다 더 작을 수 있다. 제1 폭(W1)은 제1 파워 배선(M1_R1)의 선폭(W3)의 3배 내지 10배일 수 있다. 제1 폭(W1)은 제1 피치(P1)의 1.5배 내지 7배일 수 있다. 제2 폭(W2)은 제1 피치(P1)의 2배 내지 8배일 수 있다.
탭 셀(TC)은, 기판(100)을 관통하여 파워 전송 네트워크(PDN)로부터 제1 파워 배선(M1_R1)의 확장부(EXP)까지 연장되는 관통 비아(TVI)를 포함할 수 있다. 관통 비아(TVI)는 수직한 방향, 즉 제3 방향(D3)으로 연장되는 기둥 형태를 가질 수 있다. 관통 비아(TVI)의 바닥면은 제1 하부 배선(LM1)과 연결될 수 있다. 관통 비아(TVI)의 상면은 제1 파워 배선(M1_R1)의 확장부(EXP)와 연결될 수 있다. 도시되진 않았지만, 관통 비아(TVI)와 제1 하부 배선(LM1) 사이에 비아(또는 콘택)이 개재될 수도 있다.
관통 비아(TVI)를 통해 파워 전송 네트워크(PDN)의 제1 하부 배선(LM1)과 제1 금속 층(M1)의 제1 파워 배선(M1_R1)이 서로 전기적으로 연결될 수 있다. 다시 말하면, 관통 비아(TVI)를 통해 파워 전송 네트워크(PDN)로부터 제1 금속 층(M1)의 파워 배선으로 전압이 인가될 수 있다. 본 실시예에 따른 탭 셀(TC)은, 파워 전송 네트워크(PDN)로부터 제1 금속 층(M1)의 파워 배선으로 전압을 인가하는 파워 탭 셀일 수 있다.
관통 비아(TVI)는 확장부(EXP)와 수직적으로 중첩될 수 있다. 관통 비아(TVI)는 기판(100), 제2 트렌치(TR2)를 채우는 소자 분리막(ST), 제1 내지 제3 층간 절연막들(110, 120, 130)을 순차적으로 관통할 수 있다. 관통 비아(TVI)는 제2 방향(D2)으로 인접하는 제1 더미 영역들(PRd) 사이에 제공될 수 있다. 관통 비아(TVI)는 제1 방향(D1)으로 인접하는 제2 더미 영역들(NRd) 사이에 제공될 수 있다.
관통 비아(TVI)의 폭은 파워 전송 네트워크(PDN)로부터 제1 금속 층(M1)으로 갈수록 감소할 수 있다. 관통 비아(TVI)의 하부의 제4 폭(W4)은, 그의 상부의 제5 폭(W5)보다 클 수 있다. 예를 들어, 제4 폭(W4)은 제5 폭(W5)의 1.2배 내지 2배일 수 있다. 관통 비아(TVI)의 측벽은 경사질 수 있다. 관통 비아(TVI)의 측벽과 기판(100)의 바닥면 사이의 각도(θ1)는 85° 내지 89.5°일 수 있다.
관통 비아(TVI)는 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나의 금속 질화막을 포함할 수 있다.
도 9를 참조하면, 제1 파워 배선(M1_R1)은 배리어 패턴(BM) 및 배리어 패턴(BM) 상의 도전 패턴(FM)을 포함할 수 있다. 제1 파워 배선(M1_R1)의 확장부(EXP)는, 그의 하부에 리세스 영역(RS)을 포함할 수 있다. 리세스 영역(RS)은, 확장부(EXP)의 바닥면으로부터 소정의 깊이(DEP)로 함몰될 수 있다.
관통 비아(TVI)의 상부가 확장부(EXP)의 리세스 영역(RS) 내에 제공될 수 있다. 관통 비아(TVI)의 상면은, 제1 파워 배선(M1_R1)의 도전 패턴(FM)과 접촉할 수 있다. 리세스 영역(RS) 내에서, 관통 비아(TVI)의 배리어 패턴(BM)이 제1 파워 배선(M1_R1)의 도전 패턴(FM)과 접촉할 수 있다.
관통 비아(TVI)의 측벽 상에 스페이서(ISP)가 제공될 수 있다. 예를 들어, 스페이서(ISP)는 관통 비아(TVI)와 층간 절연막(120 및 130) 사이에 개재될 수 있다. 스페이서(ISP)는 리세스 영역(RS) 내에는 제공되지 않을 수 있다. 스페이서(ISP)의 상면은, 제1 파워 배선(M1_R1)의 배리어 패턴(BM)의 일부를 덮을 수 있다.
스페이서(ISP)는, 관통 비아(TVI)의 측벽을 따라 연장되는 라이너(LIL) 및 라이너(LIL)로부터 돌출된 복수개의 부채꼴들(Scallop, SLP)를 포함할 수 있다. 다시 말하면, 층간 절연막(120 및 130)에 접하는 스페이서(ISP)의 표면은 평평하지 않고 울퉁불퉁 할 수 있다.
관통 비아(TVI)의 배리어 패턴(BM)은, 관통 비아(TVI)의 측벽에서 제1 두께(T1)를 가질 수 있고, 관통 비아(TVI)의 상면에서 제2 두께(T2)를 가질 수 있다. 제2 두께(T2)는 제1 두께(T1)보다 클 수 있다. 제2 두께(T2)는 리세스 영역(RS)의 깊이(DEP)보다 작을 수 있다.
스페이서(ISP)의 라이너(LIL)는 제3 두께(T3)를 가질 수 있다. 제3 두께(T3)는 제2 두께(T2)보다 클 수 있다. 스페이서(ISP)의 부채꼴(SLP)의 최대폭은 제6 폭(W6)일 수 있다. 제3 두께(T3)는 제6 폭(W6)의 10배 내지 30배일 수 있다. 제6 폭(W6)은 제1 두께(T1)보다 작을 수 있다.
본 발명의 실시예들에 따르면, 적층된 금속 층들(M2, M3, M4, M5, M6, M7...) 내에 배치되던 파워 전송 배선들을 생략하고, 대신 기판(100)의 바닥면 상에 파워 전송 네트워크(PDN)를 배치할 수 있다. 이로써 반도체 소자의 집적도가 향상되고, 적층된 금속 층들(M2, M3, M4, M5, M6, M7...) 내의 라우팅 자유도가 향상될 수 있다.
본 발명은 로직 셀들(LC)이 배치되는 셀 영역 내에 탭 셀(TC)을 배치함으로써, 파워 전송 네트워크(PDN)로부터 파워 배선까지 안정적으로 전압을 인가할 수 있다. 또한, 탭 셀(TC) 내에 버퍼 기능을 수행하는 더미 영역(PRd 또는 NRd)을 배치함으로써, 인접하는 로직 셀(LC)의 활성 영역(PR 또는 NR)에 미치는 영향을 줄일 수 있다.
본 실시예에 따르면, 탭 셀(TC) 내의 파워 배선은 확장부(EXP)를 포함할 수 있다. 확장부(EXP)를 관통 비아(TVI)보다 더 큰 폭을 갖도록 형성함으로써, 상대적으로 직경이 큰 관통 비아(TVI)가 안정적으로 파워 배선에 접속될 수 있다.
도 10 내지 도 12 각각은 도 4의 탭 셀의 다른 예를 나타낸 평면도이다. 본 실시예에서는, 앞서 도 7, 도 8a 및 도 8b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 10을 참조하면, 탭 셀(TC) 내의 제1 파워 배선(M1_R1)은 제1 확장부(EXP1) 및 제2 확장부(EXP2)를 포함할 수 있다. 제1 확장부(EXP1) 및 제2 확장부(EXP2)는 제2 방향(D2)으로 서로 인접할 수 있다. 제1 확장부(EXP1) 및 제2 확장부(EXP2)는 서로 동일한 크기를 가질 수 있다. 다른 예로, 도시되진 않았지만, 제1 확장부(EXP1) 및 제2 확장부(EXP2)는 서로 다른 크기를 가질 수 있다.
제1 확장부(EXP1)와 중첩되는 제1 관통 비아(TVI1) 및 제2 확장부(EXP2)와 중첩되는 제2 관통 비아(TVI2)가 각각 제공될 수 있다. 앞서 도 8a 및 도 8b에 나타난 바와 같이, 제1 관통 비아(TVI1)는 파워 전송 네트워크(PDN)를 제1 확장부(EXP1)에 연결할 수 있고, 제2 관통 비아(TVI2)는 파워 전송 네트워크(PDN)를 제2 확장부(EXP2)에 연결할 수 있다. 제1 확장부(EXP1) 및 제2 확장부(EXP2) 사이의 제1 간격(S1)은, 더미 전극들(GEd)간의 제2 피치(P2)의 0.8 배 내지 10배일 수 있다.
도 11을 참조하면, 탭 셀(TC) 내의 제1 파워 배선(M1_R1), 제2 파워 배선(M1_R2) 및 제3 파워 배선(M1_R3)은 각각 제1 확장부(EXP1), 제2 확장부(EXP2) 및 제3 확장부(EXP3)를 포함할 수 있다. 제1 내지 제3 확장부들(EXP1, EXP2, EXP3)은 제1 방향(D1)을 따라 정렬될 수 있다. 제1 확장부(EXP1), 제2 확장부(EXP2) 및 제3 확장부(EXP3)와 각각 중첩되는 제1 관통 비아(TVI1), 제2 관통 비아(TVI2) 및 제3 관통 비아(TVI3)가 제공될 수 있다. 제1 내지 제3 관통 비아들(TVI1, TVI2, TVI3)을 통해 제1 내지 제3 파워 배선들(M1_R1, M1_R2, M1_R3)이 파워 전송 네트워크(PDN)에 연결될 수 있다.
도 12를 참조하면, 제1 내지 제3 확장부들(EXP1, EXP2, EXP3)이 제1 방향(D1)으로 나란히 정렬되지 않을 수 있다. 구체적으로, 제2 및 제3 확장부들(EXP2, EXP3)은 서로 제1 방향(D1)으로 정렬될 수 있다. 제1 확장부(EXP1)는 제2 및 제3 확장부들(EXP2, EXP3) 각각으로부터 제2 방향(D2)으로 오프셋될 수 있다. 다시 말하면, 제1 내지 제3 확장부들(EXP1, EXP2, EXP3)은 지그 재그 형태로 서로 엇갈리게 배치될 수 있다.
도 13은 본 발명의 다른 실시예에 따른 도 4의 탭 셀을 보다 상세히 나타낸 평면도이다. 도 14는 도 13의 A-A'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 7, 도 8a 및 도 8b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 13 및 도 14를 참조하면, 탭 셀(TC) 내의 제1 파워 배선(M1_R1)의 확장부(EXP)는, 제1 방향(D1)으로 제7 폭(W7) 및 제2 방향(D2)으로 제8 폭(W8)을 가질 수 있다. 제7 폭(W7) 및 제8 폭(W8)은 각각 도 7의 제1 폭(W1) 및 제2 폭(W2)보다 클 수 있다.
앞서 도 1에서 설명한 바와 같이, 제1 파워 배선(M1_R1)과 제2 파워 배선(M1_R2) 사이의 거리는 제1 높이(HE1)일 수 있다. 제7 폭(W7)은 제1 높이(HE1)의 0.7배 내지 0.9배일 수 있다. 확장부(EXP)가 커짐으로써, 그와 제1 방향(D1)으로 인접하는 제2 더미 영역(NRd)은 생략될 수 있다. 제8 폭(W8)은 더미 전극들(GEd)간의 제2 피치(P2)의 2.5배 내지 4배일 수 있다.
제1 더미 영역(PRd) 상에 제1 웰 콘택(WC1)이 제공될 수 있고, 제2 더미 영역(NRd) 상에 제2 웰 콘택(WC2)이 제공될 수 있다. 제1 및 제2 웰 콘택들(WC1, WC2) 각각의 구조 및 위치는, 앞서 설명한 활성 콘택(AC)과 실질적으로 동일할 수 있다. 다만, 제1 및 제2 웰 콘택들(WC1, WC2) 각각은 웰 영역에 전압을 인가하기 위한 콘택이라는 점에서, 활성 콘택(AC)과 그 기능상의 차이점이 있다.
제1 웰 콘택(WC1)은 제1 파워 배선(M1_R1) 아래에서 제1 방향(D1)으로 연장될 수 있다. 제1 파워 배선(M1_R1)과 제1 웰 콘택(WC1) 사이의 적어도 하나의 제1 비아(VI1)를 통해 이들이 서로 연결될 수 있다. 결과적으로, 제1 파워 배선(M1_R1)으로부터 제1 웰 콘택(WC1), 제1 소스/드레인 패턴들(SD1) 및 제1 활성 패턴들(AP1)을 통해 기판(100) 내의 웰 영역으로 전압이 인가될 수 있다.
예를 들어, 제1 더미 영역들(PRd) 각각은 PMOSFET 영역일 수 있다. 제1 더미 영역(PRd) 상의 제1 소스/드레인 패턴들(SD1)은 n형을 가질 수 있다. 제1 소스/드레인 패턴들(SD1) 아래의 제1 활성 패턴들(AP1) 및 기판(100)은, n-Well의 불순물 영역일 수 있다. 관통 비아(TVI)를 통해 파워 전송 네트워크(PDN)로부터 제1 파워 배선(M1_R1)으로 드레인 전압(VDD)이 인가되고, 이는 다시 제1 웰 콘택(WC1)을 통해 제1 파워 배선(M1_R1)으로부터 n-Well으로 인가될 수 있다.
제2 웰 콘택(WC2)은 제2 파워 배선(M1_R2) 또는 제3 파워 배선(M1_R3) 아래에서 제1 방향(D1)으로 연장될 수 있다. 제2 파워 배선(M1_R2) 및 제3 파워 배선(M1_R3) 각각은 제1 비아(VI1)를 통해 제2 웰 콘택(WC2)과 연결될 수 있다. 각각의 제2 및 제3 파워 배선들(M1_R2, M1_R3)로부터 제2 웰 콘택(WC2), 제2 소스/드레인 패턴들(SD2) 및 제2 활성 패턴들(AP2)을 통해 기판(100) 내의 웰 영역으로 전압이 인가될 수 있다.
예를 들어, 제2 더미 영역들(NRd) 각각은 제2 활성 영역일 수 있다. 제2 더미 영역(NRd) 상의 제2 소스/드레인 패턴들(SD2)은 p형을 가질 수 있다. 제2 소스/드레인 패턴들(SD2) 아래의 제2 활성 패턴들(AP2) 및 기판(100)은, p-Well의 불순물 영역일 수 있다. 소스 전압(VSS)이 제1 웰 콘택(WC1)을 통해 각각의 제2 및 제3 파워 배선들(M1_R2, M1_R3)로부터 p-Well으로 인가될 수 있다.
본 실시예에 따른 탭 셀(TC)은, 파워 전송 네트워크(PDN)로부터 제1 금속 층(M1)의 파워 배선으로 전압을 인가하는 파워 탭 셀뿐만 아니라 제1 금속 층(M1)의 파워 배선으로부터 웰로 전압을 인가하는 웰 탭 셀까지 포함할 수 있다. 즉, 본 실시예에 따른 탭 셀(TC)은 파워 탭 및 웰 탭이 조합된 하이브리드 탭 셀일 수 있다.
도 15, 도 16 및 도 17 각각은 도 13의 하이브리드 탭 셀의 다른 예를 나타낸 평면도이다. 도 15를 참조하면, 확장부(EXP)가 제1 파워 배선(M1_R1)으로부터 제2 파워 배선(M1_R2)을 향하여 돌출된 형태를 가질 수 있다. 확장부(EXP)는 제1 파워 배선(M1_R1)과 제2 파워 배선(M1_R2) 사이의 영역 내에 제공될 수 있다. 제1 파워 배선(M1_R1)의 중심선(CTL)은, 확장부(EXP)의 중심(CTP)으로부터 제1 방향(D1)으로 오프셋될 수 있다. 관통 비아(TVI)는 확장부(EXP)와 중첩되도록 제공될 수 있다. 관통 비아(TVI)는 제1 파워 배선(M1_R1)의 중심선(CTL)과 중첩되지 않고 중심선(CTL)으로부터 오프셋될 수 있다.
확장부(EXP)가 제2 파워 배선(M1_R2)에 가까워지도록 이동하면서, 제3 파워 배선(M1_R3)에 인접하는 제2 더미 영역(NRd)과 관통 비아(TVI) 사이의 간격이 커질 수 있다. 이로써 제3 파워 배선(M1_R3)에 인접하는 제2 더미 영역(NRd)은 제2 방향(D2)으로 끊김 없이 연장되도록 제공될 수 있다. 제3 파워 배선(M1_R3)에 인접하는 제2 더미 영역(NRd) 상에 복수개의 제2 웰 콘택들(WC2)이 제공될 수 있다. 제2 웰 콘택들(WC2)의 개수가 증가하면서, 제3 파워 배선(M1_R3)과 기판(100) 내 웰 영역 사이의 저항이 감소할 수 있다.
도 16을 참조하면, 제1 파워 배선(M1_R1)은 제2 파워 배선(M1_R2)을 향하여 돌출된 제1 확장부(EXP1)를 포함할 수 있고, 제3 파워 배선(M1_R3)은 제1 파워 배선(M1_R1)을 향하여 돌출된 제2 확장부(EXP2)를 포함할 수 있다. 제1 확장부(EXP1) 및 제2 확장부(EXP2)와 각각 중첩되는 제1 관통 비아(TVI1) 및 제2 관통 비아(TVI2)가 제공될 수 있다.
도 17을 참조하면, 본 실시예의 탭 셀(TC)은 제1 내지 제4 파워 배선들(M1_R1 - M1_R4) 상에 제공된 트리플 하이트 셀일 수 있다. 제1 파워 배선(M1_R1)은 제2 파워 배선(M1_R2)을 향하여 돌출된 제1 확장부(EXP1)를 포함할 수 있고, 제3 파워 배선(M1_R3)은 제4 파워 배선(M1_R4)을 향하여 돌출된 제2 확장부(EXP2)를 포함할 수 있다. 제1 확장부(EXP1) 및 제2 확장부(EXP2)와 각각 중첩되는 제1 관통 비아(TVI1) 및 제2 관통 비아(TVI2)가 제공될 수 있다.
본 실시예에 따르면, 탭 셀(TC)이 단지 파워 전송 네트워크(PDN)로부터 파워 배선으로 전압을 인가하는 기능을 수행할 뿐 아니라, 추가적으로 파워 배선으로부터 기판(100) 내의 웰로 전압을 인가하는 기능을 수행할 수 있다. 하나의 탭 셀(TC)이 파워 탭 셀과 웰 탭 셀, 즉 두 개의 셀들을 포함하므로, 반도체 소자의 집적도를 향상시킬 수 있다.
도 18는 본 발명의 다른 실시예에 따른 반도체 소자의 로직 셀들과 탭 셀을 설명하기 위한 평면도이다. 도 18을 참조하면, 기판(100) 상에 제1 로직 셀(LC1), 제2 로직 셀(LC2), 제3 로직 셀(LC3) 및 탭 셀(TC)이 이차원 적으로 배치될 수 있다. 구체적으로, 제1 내지 제3 로직 셀들(LC1, LC2, LC3) 각각은 싱글 하이트 셀일 수 있다. 탭 셀(TC)은 싱글 하이트 셀일 수 있다. 탭 셀(TC)은 제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2) 상에 배치될 수 있다. 탭 셀(TC)은 제1 로직 셀(LC1)과 제2 방향(D2)으로 인접할 수 있다.
도 19는 본 발명의 일 실시예에 따른 도 18의 탭 셀을 보다 상세히 나타낸 평면도이다. 도 20은 도 19의 A-A'선에 따른 단면도이다. 앞서 도 7, 도 8a 및 도 8b를 참조하여 설명한 것과 중복되는 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 19 및 도 20을 참조하면, 본 실시예에 따른 탭 셀(TC)은, 앞서 도 7의 더블 하이트 탭 셀과 달리, 싱글 하이트 탭 셀일 수 있다. 제1 파워 배선(M1_R1)과 소자 분리막(ST) 사이에 확장된 콘택(EAC)이 제공될 수 있다. 확장된 콘택(EAC)은 제1 파워 배선(M1_R1)으로부터 제2 파워 배선(M1_R2)을 향하여 연장될 수 있다.
확장된 콘택(EAC)은 앞서 설명한 활성 콘택(AC)과 동일한 레벨에 제공될 수 있다. 다시 말하면, 확장된 콘택(EAC)은 활성 콘택(AC)과 함께 형성될 수 있다. 평면적 관점에서, 확장된 콘택(EAC)의 폭(또는 크기)는 활성 콘택(AC)보다 클 수 있다.
확장된 콘택(EAC)과 중첩되는 관통 비아(TVI)가 제공될 수 있다. 관통 비아(TVI)는 파워 전송 네트워크(PDN)로부터 확장된 콘택(EAC)의 바닥면까지 연장될 수 있다. 관통 비아(TVI)를 통해, 확장된 콘택(EAC)과 파워 전송 네트워크(PDN)가 서로 연결될 수 있다. 확장된 콘택(EAC) 상의 제1 파워 배선(M1_R1)은, 제1 비아(VI1)를 통해 확장된 콘택(EAC)과 연결될 수 있다. 결과적으로, 파워 전송 네트워크(PDN)로부터 제1 파워 배선(M1_R1)으로 전압이 인가될 수 있다.
본 실시예에 따른 탭 셀(TC)은, 파워 전송 네트워크(PDN)로부터 제1 금속 층(M1)의 파워 배선으로 직접 전압을 인가하지 않을 수 있다. 본 실시예에 따른 탭 셀(TC)은, 확장된 콘택(EAC)과 제1 비아(VI1)를 거쳐 파워 배선에 전압을 인가할 수 있다. 본 실시예에 따른 탭 셀(TC)은, 더블 하이트가 아닌 싱글 하이트로 상대적으로 작은 셀 크기를 가지더라도 파워 전송 네트워크(PDN)로부터 파워 배선에 전압을 인가할 수 있다.
도 21은 본 발명의 다른 실시예에 따른 도 18의 탭 셀을 보다 상세히 나타낸 평면도이다. 도 22는 도 21의 A-A'선에 따른 단면도이다. 도 21 및 도 22를 참조하면, 제1 금속 층(M1)은, 제1 파워 배선(M1_R1)과 제2 파워 배선(M1_R2) 사이에 배치된 패드(M1_P)를 포함할 수 있다. 패드(M1_P)와 중첩되는 관통 비아(TVI)가 제공될 수 있다. 관통 비아(TVI)는 파워 전송 네트워크(PDN)로부터 패드(M1_P)의 바닥면까지 연장될 수 있다. 관통 비아(TVI)를 통해, 패드(M1_P)와 파워 전송 네트워크(PDN)가 서로 연결될 수 있다.
제2 금속 층(M2)은, 패드(M1_P) 상에서 제1 파워 배선(M1_R1) 상으로 연장되는 상부 파워 배선(M2_R)을 포함할 수 있다. 상부 파워 배선(M2_R)은 제2 비아(VI2)를 통해 패드(M1_P)와 연결될 수 있다. 상부 파워 배선(M2_R)은 다른 제2 비아(VI2)를 통해 제1 파워 배선(M1_R1)과도 연결될 수 있다. 다시 말하면, 상부 파워 배선(M2_R)은 패드(M1_P)와 제1 파워 배선(M1_R1)을 연결하는 다리 역할을 수행할 수 있다. 결과적으로, 파워 전송 네트워크(PDN)로부터 제1 파워 배선(M1_R1)으로 전압이 인가될 수 있다.
도 23은 본 발명의 또 다른 실시예에 따른 도 18의 탭 셀을 보다 상세히 나타낸 평면도이다. 도 23을 참조하면, 제1 파워 배선(M1_R1)은 제2 파워 배선(M1_R2)을 향해 돌출된 확장부(EXP)를 포함할 수 있다. 확장부(EXP)와 중첩되는 관통 비아(TVI)가 제공될 수 있다. 본 실시예의 제1 파워 배선(M1_R1)의 확장부(EXP) 및 관통 비아(TVI)는, 앞서 도 15를 참조하여 설명한 제1 파워 배선(M1_R1)의 확장부(EXP) 및 관통 비아(TVI)와 실질적으로 동일할 수 있다.
도 24 및 도 25는 본 발명의 실시예들에 따른 반도체 소자를 설계하는 방법을 설명하기 위한 평면도들이다. 도 24를 참조하면, 본 발명의 실시예들에 따른 반도체 소자는, 설계된 레이아웃을 토대로 제조될 수 있다. 레이아웃 설계 툴을 이용하여 반도체 소자의 레이아웃이 생성될 수 있다.
구체적으로, 레이아웃 상에 파워 배선들(M1_R1, M1_R2)이 배치될 수 있다. 파워 배선들(M1_R1, M1_R2)은, 드레인 전압(VDD)의 통로를 정의하는 제1 파워 배선(M1_R1) 및 소스 전압(VSS)의 통로를 정의하는 제2 파워 배선(M1_R2)을 포함할 수 있다. 제1 및 제2 파워 배선들(M1_R1, M1_R2)은, 일정한 피치로 제1 방향(D1)을 따라 교번적으로 배치될 수 있다.
제1 및 제2 파워 배선들(M1_R1, M1_R2) 상에 탭 셀들(TC)이 배치될 수 있다. 탭 셀들(TC)은, 제1 및 제2 파워 배선들(M1_R1, M1_R2)에 전압 인가가 필요한 위치에 배치될 수 있다.
도 25를 참조하면, 제1 및 제2 파워 배선들(M1_R1, M1_R2) 상에 로직 셀들(LC) 및 필러 셀들(FC)이 배치될 수 있다. 로직 셀들(LC)은 탭 셀들(TC)이 배치되지 않은 나머지 영역 상에 배치될 수 있다. 로직 셀들(LC)은 설계된 회로를 따라 레이아웃 상에 배치될 수 있다. 일 예로, 로직 셀들(LC)은 적어도 하나의 싱글 하이트 셀(SHC), 적어도 하나의 더블 하이트 셀(DHC), 및 적어도 하나의 트리플 하이트 셀(THC)을 포함할 수 있다. 필러 셀(FC)은, 서로 인접하는 로직 셀들(LC) 사이의 빈 공간을 채울 수 있다. 필러 셀(FC)은 더미 셀일 수 있다.
로직 셀들(LC)의 배치가 완료되면, 로직 셀들(LC)을 서로 연결하는 라우팅이 수행될 수 있다. 라우팅이 완료된 레이아웃을 바탕으로 레이어마다 마스크를 제작하여, 기판 상에 반도체 소자를 구현할 수 있다.
도 26, 도 27 및 도 28 각각은 본 발명의 실시예들에 따른 반도체 소자의 탭 셀들과 로직 셀들간의 배치 관계를 나타낸 평면도이다.
도 26을 참조하면, 기판(100) 상에 제1 및 제2 파워 배선들(M1_R1, M1_R2)이 제1 방향(D1)을 따라 교번적으로 배치될 수 있다. 기판(100) 상에 제1 탭 셀 트랙(TCR1), 제2 탭 셀 트랙(TCR2) 및 제3 탭 셀 트랙(TCR3)이 정의될 수 있다. 제1 내지 제3 탭 셀 트랙들(TCR1, TCR2, TCR3) 각각은 제1 방향(D1)으로 연장될 수 있다. 제1 내지 제3 탭 셀 트랙들(TCR1, TCR2, TCR3)은 일정한 피치로 제2 방향(D2)을 따라 배열될 수 있다.
각각의 제1 내지 제3 탭 셀 트랙들(TCR1, TCR2, TCR3) 상에 탭 셀들(TC)이 제1 방향(D1)으로 배치될 수 있다. 예를 들어, 본 실시예의 각각의 탭 셀들(TC)은, 도 7의 탭 셀(TC) 또는 도 13의 하이브리드 탭 셀(TC)일 수 있다.
제1 탭 셀 트랙(TCR1)의 탭 셀들(TC)은, 파워 전송 네트워크(PDN)로부터 제1 파워 배선들(M1_R1)에 전압을 인가할 수 있다. 제2 탭 셀 트랙(TCR2)의 탭 셀들(TC)은, 파워 전송 네트워크(PDN)로부터 제2 파워 배선들(M1_R2)에 전압을 인가할 수 있다. 제3 탭 셀 트랙(TCR3)의 탭 셀들(TC)은, 파워 전송 네트워크(PDN)로부터 제3 파워 배선들(M1_R3)에 전압을 인가할 수 있다.
도 27을 참조하면, 각각의 제1 내지 제3 탭 셀 트랙들(TCR1, TCR2, TCR3) 상에 탭 셀들(TC)이 제1 방향(D1)으로 배치될 수 있다. 예를 들어 본 실시예의 각각의 탭 셀들(TC)은, 싱글 하이트 셀로서, 도 19의 탭 셀(TC), 도 21의 탭 셀(TC) 또는 도 23의 탭 셀(TC)일 수 있다. 각각의 제1 내지 제3 탭 셀 트랙들(TCR1, TCR2, TCR3) 상에서, 제1 방향(D1)으로 서로 인접하는 탭 셀들(TC) 사이에 로직 셀(LC) 또는 필러 셀(FC)이 개재될 수 있다.
도 28을 참조하면, 각각의 제1 내지 제3 탭 셀 트랙들(TCR1, TCR2, TCR3) 상에 제1 방향(D1)으로 연장되는 탭 셀(TC)이 배치될 수 있다. 예를 들어 본 실시예의 탭 셀(TC)은, 멀티 하이트 셀로서, 도 17의 탭 셀(TC)을 포함할 수 있다.
도 29a 및 도 29b는 본 발명의 다른 실시예에 따른 반도체 소자를 나타낸 단면도들이다. 도 29a를 참조하면, 제1 금속 층(M1)에 파워 배선들이 생략될 수 있다. 매립 파워 배선들(BR1, BR2)이 기판(100) 내에 제공될 수 있다. 매립 파워 배선들(BR1, BR2)은, 드레인 전압(VDD)이 제공되는 제1 매립 파워 배선(BR1) 및 소스 전압(VSS)이 제공되는 제2 매립 파워 배선(BR2)을 포함할 수 있다.
제1 및 제2 매립 파워 배선들(BR1, BR2) 각각의 하부는 기판(100) 내에 매립될 수 있고, 그의 상부는 제2 트렌치(TR2)를 채우는 소자 분리막(ST) 내에 매립될 수 있다.
도 29a의 탭 셀(TC)은, 파워 전송 네트워크(PDN)로부터 제1 및 제2 매립 파워 배선들(BR1, BR2)까지 각각 연장되는 관통 비아들(TVI)을 포함할 수 있다. 관통 비아들(TVI)을 통해 제1 하부 배선들(LM1)과 제1 및 제2 매립 파워 배선들(BR1, BR2)이 각각 서로 전기적으로 연결될 수 있다.
도 29b를 참조하면, 탭 셀(TC)뿐만 아니라 로직 셀(LC)도 관통 비아들(TVI)을 포함할 수 있다. 로직 셀(LC)의 관통 비아들(TVI)을 통해 제1 하부 배선들(LM1)과 제1 및 제2 매립 파워 배선들(BR1, BR2)이 각각 서로 전기적으로 연결될 수 있다.
활성 콘택(AC)은 인접하는 제1 활성 영역들(PR) 사이에서 수직 돌출부(VPP)를 포함할 수 있다. 수직 돌출부(VPP)는 제1 매립 파워 배선(BR1)과 연결될 수 있다. 결과적으로, 관통 비아(TVI), 제1 매립 파워 배선(BR1) 및 활성 콘택(AC)의 수직 돌출부(VPP)를 통해 파워 전송 네트워크(PDN)로부터 제1 소스/드레인 패턴들(SD1)로 드레인 전압(VDD)이 인가될 수 있다.
도 30a 내지 도 30d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 5의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 5 및 도 6a 내지 도 6d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 5 및 도 30a 내지 도 30d를 참조하면, 제1 로직 셀(LC1) 내에 제1 활성 영역(PR) 및 제2 활성 영역(NR)이 제공될 수 있다. 기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 기판(100)의 상부에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의할 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 제공될 수 있다.
제1 활성 패턴(AP1)은, 수직적으로 적층된 제1 채널 패턴들(CH1)을 포함할 수 있다. 적층된 제1 채널 패턴들(CH1)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 수직적으로 중첩될 수 있다. 제2 활성 패턴(AP2)은, 수직적으로 적층된 제2 채널 패턴들(CH2)을 포함할 수 있다. 적층된 제2 채널 패턴들(CH2)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 수직적으로 중첩될 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다.
제1 활성 패턴(AP1)은 제1 소스/드레인 패턴들(SD1)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에, 적층된 제1 채널 패턴들(CH1)이 개재될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1)을 연결할 수 있다.
제2 활성 패턴(AP2)은 제2 소스/드레인 패턴들(SD2)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에, 적층된 제2 채널 패턴들(CH2)이 개재될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2)을 연결할 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다.
게이트 전극(GE)은, 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다 (도 30d 참조). 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다. 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET 또는 GAAFET)일 수 있다.
각각의 제1 및 제2 채널 패턴들(CH1, CH2)과 게이트 전극(GE) 사이에 게이트 유전 패턴(GI)이 제공될 수 있다. 게이트 유전 패턴(GI)은 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다.
제2 활성 영역(NR) 상에서, 게이트 유전 패턴(GI)과 제2 소스/드레인 패턴(SD2) 사이에 절연 패턴(IP)이 개재될 수 있다. 게이트 전극(GE)은, 게이트 유전 패턴(GI)과 절연 패턴(IP)에 의해 제2 소스/드레인 패턴(SD2)으로부터 이격될 수 있다. 반면 제1 활성 영역(PR) 상에서, 절연 패턴(IP)은 생략될 수 있다.
기판(100)의 상의 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 연결되는 게이트 콘택(GC)이 제공될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다.
도 31은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 31을 참조하면, 본 실시예에 따른 반도체 소자는 수직형 트랜지스터들(Vertical FET) 및 상기 수직형 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.
구체적으로, 기판(100)은 제1 활성 영역(미도시) 및 제2 활성 영역(NR)을 포함할 수 있다. 기판(100)의 상부에 형성된 트렌치(TR)에 의해 활성 영역들이 정의될 수 있다. 제2 활성 영역(NR) 상에 하부 에피 패턴(SOP)이 제공될 수 있다. 평면적 관점에서, 하부 에피 패턴(SOP)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴일 수 있다. 하부 에피 패턴(SOP)은 기판(100)의 상부 내에 제공될 수 있다.
제2 활성 영역(NR) 상에 활성 패턴(AP)이 제공될 수 있다. 활성 패턴(AP)은 수직하게 돌출된 핀(Fin) 형태를 가질 수 있다. 평면적 관점에서, 활성 패턴(AP)은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다. 활성 패턴(AP)은 하부 에피 패턴(SOP)으로부터 수직하게 돌출된 채널 패턴(CHP) 및 채널 패턴(CHP) 상의 상부 에피 패턴(DOP)을 포함할 수 있다.
기판(100) 상에 소자 분리막(ST)이 제공되어 트렌치(TR)를 채울 수 있다. 소자 분리막(ST)은 하부 에피 패턴(SOP)의 상면을 덮을 수 있다. 활성 패턴(AP)은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
소자 분리막(ST) 상에 게이트 전극(GE)이 제공될 수 있다. 게이트 전극(GE)은 활성 패턴(AP)의 채널 패턴(CHP)을 감쌀 수 있다. 게이트 전극(GE)과 채널 패턴(CHP) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다. 게이트 유전 패턴(GI)은 게이트 전극(GE)의 바닥면과 게이트 전극(GE)의 내측벽을 덮을 수 있다. 예를 들어, 게이트 유전 패턴(GI)은 활성 패턴(AP)의 측벽을 직접 덮을 수 있다.
상부 에피 패턴(DOP)은 게이트 전극(GE) 위로 수직하게 돌출될 수 있다. 게이트 전극(GE)의 상면은, 상부 에피 패턴(DOP)의 바닥면보다 낮을 수 있다. 다시 말하면, 활성 패턴(AP)은, 기판(100)으로부터 수직하게 돌출되어 게이트 전극(GE)을 관통하는 구조를 가질 수 있다.
본 실시예에 따른 반도체 소자는, 캐리어들이 제3 방향(D3)으로 이동하는 수직형 트랜지스터들을 포함할 수 있다. 예를 들어, 게이트 전극(GE)에 전압이 인가되어 트랜지스터가 "온(on)"될 경우, 하부 에피 패턴(SOP)으로부터 채널 패턴(CHP)을 통해 상부 에피 패턴(DOP)으로 캐리어들이 이동할 수 있다. 본 실시예에 따른 게이트 전극(GE)은 채널 패턴(CHP)의 측벽을 완전히 둘러쌀 수 있다. 본 실시예에 따른 트랜지스터는, 게이트 올 어라운드(gate all around) 구조를 갖는 3차원 전계 효과 트랜지스터(예를 들어, VFET)일 수 있다. 게이트가 채널을 완전히 둘러싸기 때문에, 본 발명에 따른 반도체 소자는 우수한 전기적 특성을 가질 수 있다.
소자 분리막(ST) 상에, 게이트 전극(GE) 및 활성 패턴(AP)을 덮는 스페이서(SPC)가 제공될 수 있다. 스페이서(SPC)는 실리콘 질화막 또는 실리콘 산화질화막을 함유할 수 있다. 스페이서(SPC)는 하부 스페이서(LS), 상부 스페이서(US) 및 하부 및 상부 스페이서들(LS, US) 사이의 게이트 스페이서(GS)를 포함할 수 있다.
하부 스페이서(LS)는 소자 분리막(ST)의 상면을 직접 덮을 수 있다. 하부 스페이서(LS)에 의해 게이트 전극들(GE)이 소자 분리막(ST)으로부터 제3 방향(D3)으로 이격될 수 있다. 게이트 스페이서(GS)는 게이트 전극들(GE) 각각의 상면 및 외측벽을 덮을 수 있다. 상부 스페이서(US)는 상부 에피 패턴(DOP)을 덮을 수 있다. 단, 상부 스페이서(US)는 상부 에피 패턴(DOP)의 상면을 덮지 못하고 상기 상면을 노출할 수 있다.
스페이서(SPC) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)의 상면은 상부 에피 패턴(DOP)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에 제2 내지 제4 층간 절연막들(120, 130, 140)이 순차적으로 적층될 수 있다. 제2 층간 절연막(120)은 상부 에피 패턴(DOP)의 상면들을 덮을 수 있다.
제2 층간 절연막(120)을 관통하여 상부 에피 패턴(DOP)에 접속하는 적어도 하나의 제1 활성 콘택(AC1)이 제공될 수 있다. 제2 층간 절연막(120), 제1 층간 절연막(110), 하부 스페이서(LS) 및 소자 분리막(ST)을 순차적으로 관통하여, 하부 에피 패턴(SOP)에 접속하는 적어도 하나의 제2 활성 콘택(AC2)이 제공될 수 있다. 제2 층간 절연막(120), 제1 층간 절연막(110), 및 게이트 스페이서(GS)를 순차적으로 관통하여, 게이트 전극(GE)에 접속하는 게이트 콘택(GC)이 제공될 수 있다. 제1 및 제2 활성 콘택들(AC1, AC2) 및 게이트 콘택(GC)의 상면들은, 제2 층간 절연막(120)의 상면과 실질적으로 공면을 이룰 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다.
기판(100)의 바닥에 파워 전송 네트워크(PDN)가 제공될 수 있다. 관통 비아(TVI)를 통해 파워 전송 네트워크(PDN)와 제1 파워 배선(M1_R1)의 확장부(EXP)가 서로 연결될 수 있다.
도 32는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 평면도이다. 도 33은 도 32의 A-A'선에 따른 단면도이다.
도 32 및 도 33을 참조하면, 제1 및 제2 파워 배선들(M1_R1, M1_R2) 상에 탭 셀들(TC)이 배치될 수 있다. 탭 셀들(TC)은, 제1 방향(D1)으로 배열된 탭 셀들(TC)은 탭 셀 트랙(TCR)을 구성할 수 있다. 예를 들어, 도 32의 탭 셀 트랙(TCR)의 탭 셀들(TC)은, 파워 전송 네트워크(PDN)로부터 제1 파워 배선들(M1_R1)에 전압을 인가할 수 있다.
한편, 탭 셀 트랙(TCR)으로 인해 탭 셀 트랙(TCR)의 일 측에 배열되는 로직 셀들(LC)의 웰 영역과 탭 셀 트랙(TCR)의 반대 측에 배열되는 로직 셀들(LC)의 웰 영역이 서로 분리될 수 있다. 즉, 탭 셀 트랙(TCR)으로 인해 탭 셀 트랙(TCR)의 상기 일 측에 인접하는 웰 영역과 탭 셀 트랙(TCR)의 반대 측에 인접하는 웰 영역이 서로 단절될 수 있다.
탭 셀 트랙(TCR)으로 인해 단절된 웰 영역들에 바이어스를 인가하기 위하여, 탭 셀 트랙(TCR)의 일 측에 제1 방향(D1)으로 배열된 제1 웰 탭 셀들(WTC1)이 제공될 수 있다. 탭 셀 트랙(TCR)의 반대 측에 제1 방향(D1)으로 배열된 제2 웰 탭 셀들(WTC2)이 제공될 수 있다.
도 33을 참조하면, 제1 및 제2 웰 탭 셀들(WTC1, WTC2) 각각은 적어도 하나의 웰 콘택(WC)을 포함할 수 있다. 제1 웰 탭 셀(WTC1)은, 웰 콘택(WC)을 통해 탭 셀(TC)의 일 측의 제1 웰 영역(WR1)에 전압을 인가할 수 있다. 제2 웰 탭 셀(WTC2)은, 웰 콘택(WC)을 통해 탭 셀(TC)의 반대 측의 제2 웰 영역(WR2)에 전압을 인가할 수 있다.
도 34는 도 32의 A-A'선에 따른 단면도의 다른 예이다. 도 34를 참조하면, 제1 및 제2 웰 탭 셀들(WTC1, WTC2)이 탭 셀(TC) 양 측에 각각 제공될 수 있다. 한편 탭 셀(TC)은 제2 트렌치(TR2) 및 그를 채우는 소자 분리막(ST)을 포함하지 않을 수 있다.
관통 비아(TVI)는 기판(100)을 관통하면서 제1 및 제2 웰 영역들(WR1)과 직접 접촉할 수 있다. 관통 비아(TVI)는 제1 소스/드레인 패턴들(SD1)과도 직접 접촉할 수 있다. 결과적으로 본 발명에 따르면, 웰 콘택(WC)으로 웰 영역(WR1 또는 WR2)에 전압을 인가하는 방식뿐만 아니라, 관통 비아(TVI)로부터 직접 웰 영역(WR1 또는 WR2)에 전압을 인가하는 방식이 함께 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 서로 이격된 제1 더미 영역 및 제2 더미 영역을 포함하는 기판;
    상기 제1 더미 영역과 상기 제2 더미 영역 사이의 트렌치를 채우는 소자 분리막;
    상기 제1 더미 영역 및 제2 더미 영역 상에 각각 제공된 제1 더미 전극 및 제2 더미 전극;
    상기 제1 더미 영역의 일 측으로부터 상기 제2 더미 영역의 일 측까지 연장되는 파워 배선, 상기 파워 배선은 상기 소자 분리막 상의 확장부를 포함하고, 상기 확장부의 폭은 상기 파워 배선의 선폭보다 크며;
    상기 기판의 바닥면 상의 파워 전송 네트워크; 및
    상기 기판 및 상기 소자 분리막을 관통하여, 상기 파워 전송 네트워크로부터 상기 확장부까지 연장되는 관통 비아를 포함하되,
    상기 관통 비아는 상기 확장부와 수직적으로 중첩되는 반도체 소자.
  2. 제1항에 있어서,
    상기 확장부는, 그의 바닥면으로부터 소정의 깊이로 함몰된 리세스 영역을 포함하고,
    상기 관통 비아의 상부가 상기 확장부의 상기 리세스 영역 내에 제공되는 반도체 소자.
  3. 제2항에 있어서,
    상기 관통 비아는 도전 패턴 및 상기 도전 패턴을 감싸는 배리어 패턴을 포함하고,
    상기 관통 비아의 상면에서의 상기 배리어 패턴의 두께는 상기 리세스 영역의 상기 깊이보다 작은 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 더미 전극은, 일정한 피치로 배열된 복수개의 제1 더미 전극들을 포함하고,
    상기 확장부의 폭은, 상기 제1 더미 전극들간의 피치의 1.5배 내지 7배인 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 및 제2 더미 영역들 중 적어도 하나에 연결되는 웰 콘택을 더 포함하고,
    상기 웰 콘택은 상기 파워 배선과 연결되는 반도체 소자.
  6. 기판 상의 제1 파워 배선들 및 제2 파워 배선들, 상기 제1 및 제2 파워 배선들은 제1 방향을 따라 서로 교번적으로 배열되고;
    상기 기판 상에서 상기 제1 방향으로 연장되는 제1 탭 셀 트랙을 따라 배열되는 제1 탭 셀들;
    상기 기판 상에서 상기 제1 방향으로 연장되는 제2 탭 셀 트랙을 따라 배열되는 제2 탭 셀들;
    상기 제1 및 제2 탭 셀 트랙들 사이에 이차원적으로 배치된 로직 셀들; 및
    상기 기판의 바닥면 상의 파워 전송 네트워크를 포함하되,
    상기 제1 탭 셀 트랙과 상기 제2 탭 셀 트랙은 제2 방향으로 서로 이격되고,
    상기 제1 탭 셀들 각각은, 상기 기판을 관통하여 상기 파워 전송 네트워크로부터 그에 대응하는 상기 제1 파워 배선까지 연장되는 제1 관통 비아를 포함하고,
    상기 제2 탭 셀들 각각은, 상기 기판을 관통하여 상기 파워 전송 네트워크로부터 그에 대응하는 상기 제2 파워 배선까지 연장되는 제2 관통 비아를 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 제1 파워 배선들 각각은, 상기 제1 탭 셀의 소자 분리막 상에 제공된 제1 확장부를 포함하고,
    상기 제2 파워 배선들 각각은, 상기 제2 탭 셀의 소자 분리막 상에 제공된 제2 확장부를 포함하며,
    상기 제1 관통 비아는 상기 제1 확장부와 연결되고,
    상기 제2 관통 비아는 상기 제2 확장부와 연결되는 반도체 소자.
  8. 제6항에 있어서,
    상기 제1 탭 셀들 중 적어도 하나의 탭 셀은:
    제1 활성 패턴을 포함하는 제1 더미 영역;
    제2 활성 패턴을 포함하는 제2 더미 영역;
    상기 제1 및 제2 더미 영역들 사이의 트렌치를 채우는 소자 분리막;
    상기 제1 활성 패턴 상의 제1 소스/드레인 패턴; 및
    상기 제2 활성 패턴 상의 제2 소스/드레인 패턴을 더 포함하고,
    상기 제1 관통 비아는 상기 소자 분리막을 관통하는 반도체 소자.
  9. 제8항에 있어서,
    상기 적어도 하나의 탭 셀은, 상기 제1 및 제2 소스/드레인 패턴들 중 적어도 하나에 연결되는 웰 콘택을 더 포함하고,
    상기 웰 콘택은 상기 제1 파워 배선과 연결되는 반도체 소자.
  10. 제6항에 있어서,
    기판 상에 서로 인접하는 활성 영역들 사이의 트렌치를 채우는 소자 분리막을 더 포함하되,
    상기 제1 및 제2 파워 배선들 각각은, 상기 소자 분리막 내에 매립되어 연장되는 매립 파워 배선을 포함하는 반도체 소자.
  11. 기판 상에 이차원적으로 배치된 로직 셀들 및 탭 셀들;
    상기 로직 셀들 및 상기 탭 셀들 상의 제1 금속 층;
    상기 제1 금속 층 상의 제2 금속 층; 및
    상기 기판의 바닥면 상의 파워 전송 네트워크를 포함하되,
    상기 로직 셀들 중 제1 로직 셀은:
    제1 활성 영역 및 제2 활성 영역;
    상기 제1 및 제2 활성 영역들 상의 게이트 전극;
    상기 게이트 전극의 일 측에 인접하는 활성 콘택; 및
    상기 게이트 전극에 접속하는 게이트 콘택을 포함하고,
    상기 탭 셀들 중 상기 제1 로직 셀에 인접하는 제1 탭 셀은:
    상기 제1 활성 영역 및 상기 제2 활성 영역에 각각 인접하는 제1 더미 영역 및 제2 더미 영역;
    상기 제1 및 제2 더미 영역들 상의 더미 전극; 및
    상기 파워 전송 네트워크로부터 수직하게 연장되어 상기 기판을 관통하는 관통 비아를 포함하며,
    상기 제1 금속 층은, 상기 제1 로직 셀 및 상기 제1 탭 셀을 가로지르며 서로 평행하게 연장되는 제1 파워 배선 및 제2 파워 배선을 포함하고,
    상기 제1 탭 셀은, 상기 관통 비아를 통해 상기 파워 전송 네트워크와 상기 제1 파워 배선을 서로 전기적으로 연결시키는 반도체 소자.
  12. 제11항에 있어서,
    상기 제1 탭 셀 상의 상기 제1 파워 배선은 확장부를 포함하고,
    상기 관통 비아는 상기 확장부와 수직적으로 중첩되며,
    상기 관통 비아는 상기 파워 전송 네트워크로부터 상기 확장부까지 연장되는 반도체 소자.
  13. 제12항에 있어서,
    상기 확장부의 폭은, 상기 제1 파워 배선의 선폭의 3배 내지 10배인 반도체 소자.
  14. 제12항에 있어서,
    상기 게이트 전극은, 일정한 피치로 배열된 복수개의 게이트 전극들을 포함하고,
    상기 확장부의 폭은, 상기 게이트 전극들간의 피치의 1.5배 내지 7배인 반도체 소자.
  15. 제12항에 있어서,
    상기 확장부의 폭은, 상기 제1 파워 배선과 상기 제2 파워 배선 사이의 거리의 0.7배 내지 0.9배인 반도체 소자.
  16. 제12항에 있어서,
    상기 확장부는, 그의 바닥면으로부터 소정의 깊이로 함몰된 리세스 영역을 포함하고,
    상기 관통 비아의 상부가 상기 확장부의 상기 리세스 영역 내에 제공되는 반도체 소자.
  17. 제16항에 있어서,
    상기 관통 비아는 도전 패턴 및 상기 도전 패턴을 감싸는 배리어 패턴을 포함하고,
    상기 관통 비아의 상면에서의 상기 배리어 패턴의 두께는 상기 리세스 영역의 상기 깊이보다 작은 반도체 소자.
  18. 제12항에 있어서,
    상기 확장부는, 상기 제1 파워 배선으로부터 상기 제2 파워 배선을 향하여 돌출되고,
    상기 확장부의 중심은 상기 제1 파워 배선의 중심선으로부터 오프셋된 반도체 소자.
  19. 제11항에 있어서,
    상기 관통 비아의 측벽 상에 스페이서가 제공되고,
    상기 스페이서는, 상기 관통 비아의 측벽을 따라 연장되는 라이너 및 상기 라이너로부터 돌출된 복수개의 부채꼴들을 포함하며,
    상기 라이너의 두께는, 상기 복수개의 부채꼴들 각각의 최대폭의 10배 내지 30배인 반도체 소자.
  20. 제11항에 있어서,
    상기 제1 탭 셀은, 상기 제1 및 제2 더미 영역들 사이의 트렌치를 채우는 소자 분리막을 더 포함하고,
    상기 관통 비아는 상기 소자 분리막을 관통하는 반도체 소자.
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