TWI672557B - 導電線結構、修改佈局圖的系統及產生修改佈局圖的方法 - Google Patents

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Abstract

一種產生導電線結構的佈局圖的方法包括：確定第一組 第一短柱圖案至第四短柱圖案(表示M(i)金屬化層的一些部分且相對於柵格定位)是否違犯最小橫向佈線(TVR)α方向間隔距離，其中(1)柵格具有正交的α軌條與β軌條，且(2)短柱圖案具有與α軌條中的第一軌條實質上共軌條地對齊的長軸且具有(所述第一組中緊鄰短柱圖案之間的α方向間隔的)第一距離，所述第一距離小於橫向佈線距離；以及將成對的第一短柱圖案與第二短柱圖案及成對的第三短柱圖案與第四短柱圖案合併成對應的第一中等柱圖案及第二中等柱圖案，所述第一中等柱圖案與所述第二中等柱圖案之間具有第二α方向間隔距離；第二值大於橫向佈線距離。

Description

導電線結構、修改佈局圖的系統及產生修改佈局圖的方法
本發明的實施例是有關於一種合併柱結構及產生所述合併柱結構的佈局圖的方法。
在諸多積體電路(integrated circuit，IC)中，電源軌條(power rail)被使用來將電力分配至對形成於基底中的功能電路元件。電力通常經由電源軌條與處於電源軌條的水平方向上方一定水平方向的電源條(power strap)之間的金屬層遞送至電源軌條。
包含此類金屬層的積體電路結構的電阻可能影響電力遞送的效率、熱產生及對電遷移(electromigration，EM)的易感性。對金屬層的佈線亦可能影響對與功能電路元件的附加電性連接的佈線。
本發明的一實施例提供一種產生積體電路(IC)的導電線結構的修改佈局圖的方法包括對於第一組短柱圖案，其中所述第一組短柱圖案包含於儲存於非暫時性電腦可讀取媒體上的初始佈局圖中，且表示M(i)金屬化層的一些部分，並且包括彼此不交疊的第一短柱圖案至第四短柱圖案，所述第一短柱圖案至所述第四短柱圖案的長對稱軸與參考線實質上共線，其中i是非負整數，確定所述第一組中對應的緊鄰短柱圖案之間間隔的第一距離；辨別所述第一距離小於所述M(i)金屬化層的橫向佈線(TVR)間隔臨限值；將成對的所述第一短柱圖案與所述第二短柱圖案、以及成對的所述第三短柱圖案與所述第四短柱圖案合併成對應的第一中等柱圖案及第二中等柱圖案，所述第一中等柱圖案與所述第二中等柱圖案彼此不交疊，所述第一中等柱圖案及所述第二中等柱圖案的長對稱軸與所述參考線實質上共線，且所述第一中等柱圖案與所述第二中等柱圖案具有第二間隔距離；以及將所述第二距離設定成大於所述M(i)金屬化層的所述橫向佈線間隔臨限值，進而得到所述修改佈局圖；其中所述確定、所述合併、及所述設定中的至少一者是由電腦的處理器執行。
本發明的一實施例提供一種修改積體電路(IC)的導電線結構的佈局圖的系統包括至少一個處理器；以及至少一個非暫時性電腦可讀取媒體(NTCRM)，包括一或多個程式的電腦程式碼；其中所述至少一個非暫時性電腦可讀取媒體、所述電腦程 式碼及所述至少一個處理器被配置成使所述系統：對於第一組短柱圖案，其中所述第一組短柱圖案包含於儲存於所述至少一個非暫時性電腦可讀取媒體中的初始佈局圖中，且表示M(i)金屬化層的一些部分，並且包括彼此不交疊的第一短柱圖案至第四短柱圖案，所述第一短柱圖案至所述第四短柱圖案的長對稱軸與第一參考線實質上共線，其中i是非負整數，確定所述第一組中對應的緊鄰短柱圖案之間間隔的第一距離；辨別所述第一距離小於所述M(i)金屬化層的橫向佈線(TVR)間隔臨限值；以及將成對的所述第一短柱圖案與所述第二短柱圖案、以及成對的所述第三短柱圖案與所述第四短柱圖案合併成對應的第一中等柱圖案及第二中等柱圖案，所述第一中等柱圖案與所述第二中等柱圖案彼此不交疊，所述第一中等柱圖案及所述第二中等柱圖案的長對稱軸與所述第一參考線實質上共線，且所述第一中等柱圖案與所述第二中等柱圖案具有第二間隔距離，所述第二距離大於所述第一距離；辨別所述第二距離小於M(i+j)金屬化層的橫向佈線間隔臨限值，其中j是整數且j2；以及將所述第二距離增大為第三距離，所述第三距離等於或大於所述M(i+j)金屬化層的所述橫向佈線間隔臨限值，進而得到修改佈局圖。
本發明的一實施例提供一種位於積體電路(IC)中的導電線結構，所述導電線結構相對於具有α軌條及β軌條的柵格進行排列，所述α軌條與所述β軌條實質上平行於對應的α方向及β方向，所述α方向與所述β方向正交，所述導電線結構包括第一組中 等柱，具有與所述α軌條中的對應軌條實質上同軸的長軸；第二組短柱，具有與所述β軌條中的對應軌條實質上平行的長軸；以及通孔，將所述第一組中等柱與所述第二組短柱中的對應短柱電性連接；其中所述第一組中等柱表示M(i)金屬化層的一些部分，其中i是非負整數，且包括相對於所述α方向彼此不交疊的成對的第一中等柱與第二中等柱與成對的第三中等柱與第四中等柱，所述成對的第一中等柱與第二中等柱與所述成對的第三中等柱與第四中等柱之間具有第一α方向間隔距離；且所述第二組短柱表示M(i+1)金屬化層的一些部分；彼此不交疊；且具有與所述β軌條中的第一β軌條至第四β軌條實質上共軌條地對齊的長對稱軸；且與對應的所述成對的第一中等柱與第二中等柱以及所述成對的第三中等柱與第四中等柱交疊；且所述第一距離大於所述M(i)金屬化層的最小橫向佈線(TVR)間隔臨限值。
1a、2a、3a、4a、5a、6a、7a‧‧‧α軌條
1b、2b、3b、4b、5b、6b、7b、8b、9b、10b、11b、12b、13b、14b、15b、16b、17b、18b、19b、20b、21b、22b、23b、24b、25b、26b、27b、28b、29b、30b、31b、32b、33b、34b、35b、36b‧‧‧β軌條
100‧‧‧積體電路結構
101‧‧‧電路巨集/模組/巨集
102‧‧‧導電線結構/結構
200A、200B、300A、300C、300C'、300D‧‧‧佈局圖
200C、300B‧‧‧導電線結構
202A、202B、202C、202D、204A、204B、204C、204D、206A、206B、206C、206D、306A、306A'、306B、306B'、306C、306C'、306D、306D'、310A'''、310B'''、312A'''、312B'''、314A'''、314B'''、316A'''、316B'''、318A、318A'、318B、318B'、318C、318C'、318D、318D'、320A'''、320B'''、322A'''、322B'''、324A'''、324B'''、326A'''、326B'''、328A、328A'、328B、328B'、328C、328C'、328D、328D'、330A、330B、330C、330D‧‧‧短柱圖案
206B'、306C"、306A'''、306B'''、306C'''、306D'''、318A'''、 318B'''、318C'''、318D'''、328A'''、328B'''、328C'''、328D'''、330A'、330B'、330C'、330D'、330A'''、330B'''、330C'''、330D'''‧‧‧短柱
208、308‧‧‧通孔圖案
208'、308"‧‧‧通孔
210A、210B、212A、212B、310A、310A'、310B、310B'、312A、312A'、312B、312B'、314A、314A'、314B、314B'、316A、316A'、316B、316B'、320A、320A'、320B、320B'、322A、322A'、322B、322B'、324A、324A'、324B、324B'、326A、326A'、326B、326B'‧‧‧中等柱圖案
210A'、212A'、310B"、312B"、314B"、316B"‧‧‧中等柱
400‧‧‧方法
422、424、426、428、430、432、434、436、438、440、442、444、446、448‧‧‧步驟
500‧‧‧電子設計自動化系統/系統
502‧‧‧處理器/硬體處理器
504‧‧‧記憶體/非暫時性電腦可讀取儲存媒體/儲存媒體/電腦可讀取儲存媒體
506‧‧‧電腦程式碼/指令
507‧‧‧佈局圖
510‧‧‧輸入/輸出介面
512‧‧‧網路介面
514‧‧‧網路
542‧‧‧使用者介面
600‧‧‧積體電路製造系統/系統
620‧‧‧設計機構/設計團隊
622‧‧‧積體電路設計佈局圖
630‧‧‧罩幕機構
632‧‧‧資料準備/罩幕資料準備
634‧‧‧罩幕製作
640‧‧‧積體電路製作廠
642‧‧‧半導體晶圓
660‧‧‧積體電路裝置
LCO1、LCO2A、LCO2B、LCO3A、LCO3B、LCO3A'、LCO3B'、LCO4A、LCO4B‧‧‧長中心線偏移距離
LMIN‧‧‧最小長度
LMED2、LMED3、LMED4、LMP2、LMP3、LMP3'、LMP4、LOHEOL、LLP‧‧‧長度
LSP‧‧‧長度/寬度
M(i)、M(i+1)‧‧‧層/金屬化層
S2、S3、S3'、S4、SEOL‧‧‧α方向間隔距離/距離
SNEOL、X1、X2B、X3A、X3A'、X3B、X4A、X4B‧‧‧距離
SOFF1‧‧‧垂直間隔距離/距離
X2A‧‧‧β方向間隔距離/距離
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是根據本揭露至少一個實施例的積體電路結構的方塊圖。
圖2A是關於本揭露至少一個實施例的積體電路結構的導電 線結構的佈局圖。
圖2B是根據本揭露至少一個實施例的積體電路結構的導電線結構的另一佈局圖。
圖2C是根據本揭露至少一個實施例的與圖2B所示佈局有關的積體電路結構的導電線結構的剖視圖。
圖3A是根據本揭露至少一個實施例的積體電路結構的再一導電線結構的佈局圖。
圖3B是根據本揭露至少一個實施例的與圖3A所示佈局有關的積體電路結構的導電線結構的剖視圖。
圖3C是根據本揭露至少一個實施例的積體電路結構的另一導電線結構的佈局圖。
圖3C'是根據本揭露至少一個實施例的積體電路結構的另一導電線結構的佈局圖300C'。
圖3D是根據本揭露至少一個實施例的積體電路結構的另一導電線結構的佈局圖。
圖4是根據本揭露至少一個實施例的一種產生積體電路結構的導電線結構的佈局圖的方法的流程圖。
圖5是根據本揭露至少一個實施例的電子設計自動化(electronic design automation，EDA)系統的方塊圖。
圖6是根據本揭露至少一個實施例的積體電路(IC)製造系統及與所述積體電路製造系統相關聯的積體電路製造流程的方塊圖。
以下揭露內容提供用於實作所提供主題的不同特徵的諸多不同的實施例或例子。以下闡述組件、值、操作、材料、排列形式等的具體例子以簡化本揭露內容。當然，該些僅為例子而並非旨在進行限制。預期存在其他組件、值、操作、材料、排列形式等。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本揭露可能在各種例子中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，但自身並不表示所論述的各種實施例及/或配置之間的關係。本文所使用的應用於另一用語(例如，長度、對齊或類似用語)的副詞「實質上」應在由製造製程容差引起的變化的背景下來理解。
此外，為易於說明起見，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可被另外定向(旋轉90度或處於其他定向)且本文中所使用的空間相對性描述語可同樣相應地進行解 釋。
根據本揭露的至少一個實施例，將初始佈局圖的成對的第一同軸短柱(short pillar)圖案與第二同軸短柱圖案以及成對的第三同軸短柱圖案與第四同軸短柱圖案合併成對應的第一同軸中等柱(medium pillar)圖案及第二同軸中等柱圖案，進而得到修改佈局圖。初始佈局圖是根據另一種方法產生，是對於由正交的α軌條(alpha track)與β軌條(beta track)構成的柵格排列，所述α軌條與所述β軌條平行於對應的正交的α(例如，垂直)方向與β(例如，水平)方向定向，且所述初始佈局圖包括：(A)第一組短柱圖案，具有與α軌條中的第一軌條實質上同軸的長軸；(B)第二組短柱圖案，具有與β軌條中的對應軌條實質上同軸的長軸；以及(C)通孔圖案，將所述第一組短柱圖案中的短柱圖案與所述第二組短柱圖案中的對應短柱圖案連接。所述第一組短柱圖案中的短柱圖案表示M(i)金屬化層的一些部分，其中i是非負整數。所述第一組短柱圖案中緊鄰(在α/垂直方向上)的短柱圖案間隔開第一α間隔距離(垂直間隔距離)。嘗試在橫向上對線圖案進行佈線將會違犯設計規則，此乃因第一α間隔距離小於M(i)層的最小橫向佈線(transverse-routing，TVR)α間隔臨限值。根據本揭露的至少一個實施例，將成對的第一短柱圖案與第二短柱圖案以及成對的第三短柱圖案與第四短柱圖案合併成對應的第一中等柱圖案及第二中等柱圖案會在所述第一中等柱圖案與所述第二中等柱圖案之間達成第二α間隔距離，其中所述第二α間隔距離大於 橫向佈線α間隔臨限值。第一中等柱圖案及第二中等柱圖案中的每一者的長軸長度大於經過合併而形成中等柱圖案的第一短柱圖案至第四短柱圖案中的每一者的長軸長度。
圖1是根據本揭露至少一個實施例的積體電路結構100的方塊圖。
在圖1中，積體電路結構100除了別的以外亦包括電路巨集/模組101。在一些實施例中，電路巨集/模組101是在與模組程式化的架構階層類推的背景下來理解，在所述模組程式化中由主程式(或由其他子程式)調用子程式/程序來實施給定計算函數。在此背景下，積體電路結構100使用電路巨集/模組101來形成一或多個給定函數。因此，在此背景下且就架構階層而言，積體電路結構100類似於主程式，且電路巨集/模組(以下，稱為巨集)101類似於次常式/程序。在一些實施例中，巨集101是軟式巨集。在一些實施例中，巨集101是硬式巨集。在一些實施例中，巨集101是以暫存器轉移層次(register-transfer level，RTL)碼描述/表述的軟式巨集。在一些實施例中，尚未對巨集101執行合成、放置、及佈線，因而使得對於各種製程節點，可對軟式巨集進行合成、放置及佈線。在一些實施例中，巨集101是以二進制檔案格式(例如，圖形資料庫系統II(Graphic Database System II，GDSII)流格式)來描述/表述的硬式巨集，其中所述二進制檔案格式表示呈階層形式的巨集101的一或多個佈局圖的平面幾何形狀、正文標號、其他資訊等。在一些實施例中，已對巨集101執 行合成、放置、及佈線，因而使得硬式巨集專用於特定製程節點。
在一些實施例中，巨集101是靜態隨機存取記憶體(static random access memory，SRAM)巨集。在一些實施例中，巨集101是另一種巨集，例如另一種類型的隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、鎖相回路(phase lock loop，PLL)、特殊功能電路等。巨集101除了別的以外亦包括導電線結構102。在一些實施例中，結構102對應於標準胞元結構的一部分實例或整個實例，其中所述標準胞元結構包含於各種標準胞元結構的資料庫中。
圖2A是關於本揭露至少一個實施例的積體電路結構的導電線結構102的佈局圖200A。
佈局圖200A包括：短柱圖案202A至202D及204A至204D；短柱圖案206A至206D，其相對於短柱圖案202A至202D及204A至204D在橫向上定向；以及通孔圖案208，定位於短柱圖案202A至202D及204A至204D與對應的短柱圖案206A至206D之間。短柱圖案202A至202D及204A至204D表示作為M(i)金屬化層的一些導電區段/部分的短柱，其中i是非負整數。舉例而言，i=1使得M(i)=M(1)。短柱圖案206A至206D表示作為M(i+1)金屬化層的一些區段/部分的短柱。繼續此例子，M(i+1)在圖2A中為M(2)。通孔圖案208表示通孔，所述通孔電性連接M(1)中的短柱(短柱圖案202A至202D及204A至204D所表示的短柱)與M(2)中對應的短柱(短柱圖案206A至206D所表示的短柱)。通 孔圖案208定位於(在平面圖中)短柱圖案202A至202D與對應的短柱圖案206A至206D的交叉部處以及短柱圖案204A至204D與對應的短柱圖案206A至206D的交叉部處。
就排列形式而言，圖2A是根據包括α軌條1a至7a及β軌條1b至36b的陣列/柵格來排列，α軌條1a至7a及β軌條1b至36b平行於對應的正交的α方向與β方向。在圖2A中，α方向是垂直的，而β方向是水平的。為在本文中論述起見，用語「長度」是指在第一/垂直方向上的距離，而用語「寬度」是指在第二/水平方向上的距離。在圖2A中，在水平方向上相鄰的α軌條1a至7a的軌條間距與β軌條1b至36b中在垂直方向上相鄰的軌條之間的軌條間距相同，且表示用於製造與佈局圖200A對應的導電線結構的製程節點的最小軌條間距。因此，最小軌條間距具有製程節點相依性/特定性(process-node dependent/specific)。
在圖2A中，短柱圖案202A至202D及204A至204D的寬度實質上等於α軌條1a至7a中在β方向上緊鄰的(在圖2A中在水平方向上緊鄰的)軌條之間的間距。在一些實施例中，短柱圖案202A至202D及204A至204D的寬度實質上等於α軌條1a至7a中在β方向上緊鄰的(在圖2A中在水平方向上緊鄰的)軌條之間的間距的整數p倍，其中p是正整數且p2。在一些實施例中，短柱圖案202A至202D及204A至204D具有除實質上等於α軌條1a至7a中在β方向上緊鄰的(在圖2A中在水平方向上緊鄰的)軌條之間的間距的整數倍的寬度以外的其他寬度。
在圖2A中，短柱圖案202A至202D與短柱圖案204A至204D彼此不交疊。短柱圖案202A至202D的長對稱軸與α軌條3a實質上共軌條地對齊。短柱圖案204A至204D的長軸與α軌條5a實質上共軌條地對齊。短柱圖案202A及204A的短對稱軸與β軌條5b實質上共軌條地對齊。短柱圖案202B及204B的短對稱軸與β軌條14b實質上共軌條地對齊。短柱圖案202C及204C的短對稱軸與β軌條23b實質上共軌條地對齊。短柱圖案202D及204D的短對稱軸與β軌條32b實質上共軌條地對齊。
短柱圖案202A至202D與短柱圖案204A至204D相對於在垂直方向上彼此緊鄰的短柱圖案以α方向間隔(在圖2A中為垂直間隔)距離SEOL的距離偏移，其中SEOL表示用於製造與佈局圖200A對應的導電線結構的製程節點的最小後端間距(end-of-line spacing)。因此，SEOL具有製程節點相依性/特定性。在圖2A中，SEOL實質上為三根軌條(3T)。
短柱圖案202A至202D的長軸與短柱圖案204A至204D的長軸相對於在水平方向上彼此緊鄰的短柱圖案以長中心線偏移(long-centerline-offset，LCO)距離LCO1的距離偏移。在圖2A中，LCO1實質上等於兩根軌條(2T)，因而使得LCO12T，進而導致在短柱圖案202A至202D與對應的短柱圖案204A至204D之間具有距離X1的間隙。在圖2A中，X1實質上等於一根軌條(1T)。在圖2A中，一根軌條(1T)的距離表示距離SNEOL，其中SNEOL是用於製造與佈局圖200A對應的導電線結構的製程節點 的最小非後端間距，因而使得X1=SNEOL 1T。因此，SNEOL具有製程節點相依性/特定性。在一些實施例中，LOC1大於兩根軌條(2T)，且因此X1大於SNEOL。在一些實施例中，X1是SNEOL的倍數，因而使得X1=p*SNEOL，其中p是正偶數且p2。
短柱圖案202A至202D及204A至204D中的每一者具有長度LSP，其中長度LSP實質上等於根據用於製造與佈局圖200A對應的導電線結構的製程節點可達成的線段的最小長度LMIN。在圖2A中，LMIN實質上為四根軌條(4T)。相似於SEOL，LSP具有製程節點相依性/特定性。在圖2A中，LSP為實質上兩倍的SEOL，因而使得LSP 2* SEOL。因此，在圖2A中，LSP實質上為六根軌條(6T)。
在圖2A中，短柱圖案206A至206D彼此不交疊。短柱圖案206A至206D的長對稱軸與對應的β軌條5b、14b、23b及32b實質上共軌條地對齊。短柱圖案206A至206D的短對稱軸與α軌條4a實質上共軌條地對齊。
短柱圖案206A至206D與對應的短柱圖案202A至202D及204A至204D的短對稱軸實質上對齊，因而使得短柱圖案206A至206D相對於在垂直方向上彼此緊鄰的短柱圖案以垂直間隔距離SOFF1的距離偏移。在圖2A中，SOFF1實質上為八根軌條(8T)。短柱圖案206A至206D中的每一者具有長度LSP。
在圖2A中，垂直間隔距離SEOL對於之間不具有在橫向上進行佈線的線圖案(表示層M(1)中的導電區段/部分)的在垂直 方向上相鄰的成對的短柱圖案202A至202D與204A至204D而言是足夠的。然而，垂直間隔距離SEOL並不足以用於在垂直方向上相鄰的成對的短柱圖案202A至202D與204A至204D之間在橫向上對線圖案(表示層M(1)中的導電區段/部分)進行佈線。垂直間隔距離SEOL違犯了設計規則，所述設計規則對M(i)層的垂直間隔施加最小橫向佈線(TVR)間隔臨限值，所述M(i)層在圖2A中是M(i)=M(1)。在圖2A中，字母「X」示出沿α軌條上違犯橫向佈線垂直間隔(垂直間隙)規則的區中。相反，檢查符號「√」示出沿α軌條上遵守橫向佈線垂直間隔(垂直間隙)規則的區中。
根據本揭露的至少一個實施例，將佈局圖200A修改成圖2B所示佈局圖200B(下文所論述，亦參見下文對圖4所示流程圖的論述)，作為遵守橫向佈線垂直間隔(垂直間隙)規則(相對於表示層M(i)中的導電區段/部分的在橫向上佈線的線圖案，層M(i)在圖2A中是層M(1))，且藉此達成足夠的橫向佈線垂直間隔以用於在橫向上對線圖案進行佈線的方式。
圖2B是根據本揭露至少一個實施例的積體電路結構的導電線結構102的佈局圖200B。
在一些實施例中，導電線結構是圖1所示導電線結構102。在一些實施例中，積體電路結構是圖1所示積體電路結構100。在一些實施例中，導電線結構是圖2C所示導電線結構200C(下文所論述)。
圖2B所示佈局圖200B相似於圖2A所示佈局圖200A。 為簡潔起見，將不再論述佈局圖200B與佈局圖200A之間的相似之處。更確切而言，論述將著重於佈局圖200B與佈局圖200A之間的不同之處。
佈局圖200B包括：中等柱圖案210A至210B及212A至212B；短柱圖案206A至206D，相對於中等柱圖案210A至210B及212A至212B在橫向上定向；以及通孔圖案208，定位於中等柱圖案210A至210B及212A至212B與對應的短柱圖案206A至206D之間。中等柱圖案210A至210B及212A至212B表示作為M(i)金屬化層的一些導電區段/部分的中等柱，其中i是非負整數。在圖2A中，i=1使得M(i)=M(1)。在一些實施例中，i是除1以外的其他非負整數。
就排列形式而言，相似於圖2A，圖2B是根據其中α方向(垂直)和β方向(水平)的陣列/柵格來排列。在一些實施例中，第一方向及β方向是除對應的垂直方向及水平方向以外的其他方向。相似於圖2A，在圖2B中，α軌條1a至7a中在水平方向上相鄰的軌條之間的軌條間距與β軌條1b至32b中在垂直方向上相鄰的軌條之間的軌條間距相同，且表示用於製造與佈局圖200B對應的導電線結構的製程節點的最小軌條間距。因此，最小軌條間距具有製程節點相依性/特定性。在一些實施例中，α軌條1a至7a中在水平方向上相鄰的軌條之間的軌條間距是第一軌條間距，且β軌條1b至32b中在垂直方向上相鄰的軌條之間的軌條間距是第二軌條間距，並且所述第一軌條間距不同於所述第二軌條間距。
在圖2B中，中等柱圖案210A至210B及212A至212B彼此不交疊。中等柱圖案210A至210B的長對稱軸與α軌條3a實質上共軌條地對齊。中等柱圖案212A至212B的長軸與α軌條5a實質上共軌條地對齊。中等柱圖案210A及212A的短對稱軸實質上對齊至定位於β軌條8b至9b中間的水平線。中等柱圖案210B及212B的短對稱軸實質上對齊至定位於β軌條26b至27b中間的水平線。
中等柱圖案210A至210B及212A至212B相對於在垂直方向上彼此緊鄰的中等柱圖案以α方向間隔(在圖2B中為垂直間隔)距離S2的距離偏移，其中S2大於距離SEOL。此外，SEOL表示用於製造與佈局圖200B對應的導電線結構的製程節點的最小後端間距，此使得SEOL具有製程節點相依性/特定性。
在一些實施例中，S2是SEOL的函數，因而使得S2=f(SEOL)。對距離S2進行選擇以遵守橫向佈線垂直間隔(垂直間隙)規則，且藉此達成足夠的橫向佈線垂直間隔以用於在橫向上對線圖案進行佈線。在一些實施例中，距離S2是根據M(i)層的垂直間隔的橫向佈線間隔臨限值來選擇，M(i)層在圖2B中是M(i)=M(1)。在一些實施例中，距離S2是根據M(i+j)金屬化層的垂直間隔的橫向佈線間隔臨限值來選擇，其中j是正整數且j>1。在圖2B中，S2略大於實質上兩倍的SEOL，因而使得S22* SEOL且S2>(2* SEOL)。因此，在圖2B中，S2實質上為七根軌條(7T)。在一些實施例中，S2(LMIN+2*SEOL)，其中(另外，)LMIN是根據用 於製造與佈局圖200B對應的導電線結構的製程節點可達成的線段的最小長度。相似於SEOL，LMIN具有製程節點相依性/特定性。在一些實施例中，(4/3)*SEOL S22*SEOL。在一些實施例中，S2是除S22* SEOL或者S2(LMIN+2*SEOL)或者(4/3)*SEOL S22*SEOL以外的SEOL的其他函數。在一些實施例中，S2是除實質上七以外的其他軌條數目。
中等柱圖案210A至210B及212A至212B的長軸相對於在水平方向上彼此緊鄰的中等柱圖案以長中心線偏移距離LCO2A的距離偏移。在圖2B中，LCO2A實質上等於兩根軌條(2T)，因而使得LCO2A2T，進而在中等柱圖案210A至210B與對應的中等柱圖案212A至212B之間產生具有距離X2A的間隙。在圖2B中，X2A=SNEOL 1T。在一些實施例中，LCO2A大於兩根軌條(2T)，因此X2A大於SNEOL。在一些實施例中，X2A是SNEOL的倍數，因而使得X2A=p*SNEOL，其中p是正偶數且p2。
在圖2B中，中等柱圖案210A至210B及212A至212B的寬度實質上等於α軌條1a至7a中在β方向上緊鄰的(在圖2A中在水平方向上緊鄰的)軌條之間的間距。在一些實施例中，中等柱圖案210A至210B及212A至212B的寬度實質上等於α軌條1a至7a中在β方向上緊鄰的(在圖2B中在水平方向上緊鄰的)軌條之間的間距的整數p倍，其中p是正整數且p2。在一些實施例中，中等柱圖案210A至210B及212A至212B具有除實質上 等於α軌條1a至7a中在β方向上緊鄰的(在圖2A中在水平方向上緊鄰的)軌條之間的間距的整數倍的寬度以外的其他寬度。
在圖2B中，短柱圖案206A至206D具有：長對稱軸，保持與對應的β軌條5b、14b、23b及32b實質上共軌條地對齊；短對稱軸，保持與α軌條4a實質上共軌條地對齊；具有寬度，所述寬度保持寬度LSP；且相對於在垂直方向上彼此緊鄰的短柱圖案具有偏移，所述偏移保持距離SOFF1。在圖2B中，SOFF1實質上為八根軌條(8T)。在一些實施例中，SOFF1是除實質上八以外的其他軌條數目。在一些實施例中，LSP是SEOL的函數，因而使得LSP=f(SEOL)。在圖2B中，LSP為實質上兩倍的SEOL，因而使得LSP 2* SEOL。因此，在圖2B中，LSP實質上為六根軌條(6T)。在一些實施例中，LSP是除LSP 2* SEOL以外的SEOL的其他函數。在一些實施例中，LSP是除實質上六以外的其他軌條數目。
在圖2B中，短柱圖案206A至206D靠近中等柱圖案210A至210B及212A至212B的對應的端部定位，以產生中等柱圖案210A至210B及212A至212B超出對應的短柱圖案206A至206D的懸垂部分。此處，在表示第一結構與第二結構交疊的區的背景下，用語「懸垂部分」描述第一結構延伸超過與第二結構交疊的區的距離。在一些實施例中，中等柱圖案210A至210B及212A至212B相對於短柱圖案206A至206D的懸垂部分是長度LOHEOL，長度LOHEOL表示(相對於用於製造與佈局圖200B對應的導電線結構的製程節點)為確保通孔圖案208與中等柱圖案210A至210B 及212A至212B中對應中等柱圖案的端部實質上完全交疊所需要的最小懸垂部分量。在一些實施例中，為了增大各中等柱圖案之間的空間，將長度LOHEOL最小化，此有利於對訊號線進行放置/佈線。在一些實施例中，長度LOHEOL是¾*T。在其中長度LOHEOL是¾*T的一些實施例中，對應的通孔具有其中各邊長度為½*T的實質上正方形形狀。因此，LOHEOL具有製程節點相依性/特定性。
中等柱圖案210A至210B及212A至212B中的每一者具有長度LMP2，其中LSP<LMP2。在一些實施例中，LMP2是LSP的函數，因而使得LMP2=f(LSP)，其中LSP(再次)實質上等於LMIN，且LMIN(再次)是根據用於製造與佈局圖200B對應的導電線結構的製程節點可達成的線段的最小長度，因而使得LMIN具有製程節點相依性/特定性，且因此LMP2具有製程節點相依性。在圖2B中，LMP2略小於實質上兩倍的LSP，因而使得LMP2 2* LSP且LMP2<(2* LSP)。因此，在圖2B中，LMP2實質上為十一根軌條(11T)。在圖2B中，LMP2為實質上兩倍的SEOL，因而使得LSP 2* SEOL。因此，在圖2A中，LSP實質上為六根軌條(6T)。在一些實施例中，LMP2是除LMP2 2* LSP且LMP2<(2* LSP)以外的LSP的其他函數。在一些實施例中，LMP2是除實質上十一外的其他軌條數目。在一些實施例中，LMP2<LLP，其中LLP是長柱的長度，其中LLP實質上等於(儘管不大於)布列希(Blech)長度LBlech，因而使得LLP LBlech且LLp LBlech。應注意，LBlech表示導體的長度，在所述長度以下實質上不發生電遷移。
至少部分地根據圖2B所示佈局圖200B製作的積體電路結構(相較於並非根據佈局圖200B製作的對應的積體電路結構)具有以下優點中的一或多者：將柱合併且因此佈線資源的消耗減少及/或配線密度更大；或者總配線長度(total wiring length，TWL)減小且因此焦耳發熱減少。
根據本揭露的至少一個實施例，佈局圖200B是藉由將圖2A所示成對的短柱圖案202A至202D與204A至204D合併成圖2B所示對應的中等柱圖案210A至210B及212A至212B而對佈局圖200A進行修改的結果。具體而言，圖2A所示短柱圖案202A至202B經合併而形成圖2B所示中等柱圖案210A。圖2A所示短柱圖案202C至202D經合併而形成圖2B所示中等柱圖案210B。圖2A所示短柱圖案204A至204B經合併而形成圖2B所示中等柱圖案212A。圖2A所示短柱圖案204C至204D經合併而形成圖2B所示中等柱圖案212B。在一些實施例中，作為將佈局圖200A修改成佈局圖200B的一部分，會相應地對通孔圖案208進行重新定位。因此，在圖2B中，垂直間隔距離S2足以用於在垂直方向上相鄰的成對的中等柱圖案210A至210B及212A至212B之間在橫向上對線圖案進行佈線。垂直間隔距離S2遵守設計規則，所述設計規則對M(i)金屬化層的垂直間隔施加最小橫向佈線間隔臨限值，M(i)金屬化層在圖2B中是M(i)=M(1)。在圖2B中，無字母「X」示於沿α軌條(在垂直方向上相鄰的中等柱圖案210A至210B及212A至212B之間)的區中，此乃因並未違犯橫向佈線垂直間 隔(垂直間隙)規則。更確切而言，在圖2B中，僅檢查符號「√」示於沿α軌條的區中，此反映了對於圖2B中的所有α軌條而言皆遵守橫向佈線垂直間隔(垂直間隙)規則。
圖2C是根據本揭露至少一個實施例的積體電路結構的導電線結構200C的剖視圖。
在一些實施例中，積體電路結構是圖1所示積體電路結構100。在一些實施例中，導電線結構200C至少部分地根據圖2B所示佈局圖200B來製作。
在圖2C中，導電線結構200C包括：中等柱210A'及212A'，中等柱210A'及212A'是導電結構且與圖2B所示對應的中等柱圖案210A及212B有關；通孔208'，通孔208'是導電結構且與圖2B所示通孔圖案208有關；以及短柱206B'，短柱206B’是導電結構且與圖2B所示短柱圖案206B有關。
圖3A是根據本揭露至少一個實施例的積體電路結構的導電線結構的佈局圖300A。在一些實施例中，導電線結構是圖1所示導電線結構102。在一些實施例中，積體電路結構是圖1所示積體電路結構100。
圖3A所示佈局圖300A相似於圖2B所示佈局圖200B。因此，相對於圖2B，圖3A中的對應物體的編號增大了100。為簡潔起見，將不再論述佈局圖200B與佈局圖300A之間的相似之處。更確切而言，論述將著重於佈局圖300A與佈局圖200B之間的不同之處。
佈局圖300A不僅包括圖2B所示佈局圖200B的中等柱圖案310A至310B及312A至312B、短柱圖案306A至306D、以及通孔圖案308，且佈局圖300A更包括(除了別的以外)：中等柱圖案314A至314B及316A至316B；短柱圖案318A至318D，相對於中等柱圖案314A至314B及316A至316B在橫向上定向；通孔圖案308，定位於中等柱圖案314A至314B及316A至316B與對應的短柱圖案318A至318D之間；中等柱圖案320A至320B、322A至322B、324A至324B及326A至326B等；短柱圖案328A至328D及330A至330D等；以及另一些附加通孔圖案308。中等柱圖案314A至314B及316A至316B表示作為M(i)層的一些導電區段/部分的中等柱，其中i是非負整數。在圖3A中，i=1使得M(i)=M(1)。在一些實施例中，i是除1以外的其他非負整數。短柱圖案318A至318D表示作為M(i+1)金屬化層的一些區段/部分的短柱。繼續此例子，M(i+1)在圖3A中為M(2)。通孔圖案308表示通孔，所述通孔308電性連接M(1)中的中柱(中柱圖案310A至310B、312A至312B、314A至314B及316A至316B所表示的中柱)與M(2)中對應的短柱(短柱圖案306A至306D及318A至318D所表示的短柱)。
在一些實施例中，佈局圖300A是電源柵格的一部分。在一些實施例中，中等柱圖案310A至310B、312A至312B、320A至320B及322A至322B表示提供有第一參考電壓的中等柱。在一些實施例中，第一參考電壓是VDD。在一些實施例中，中等柱 圖案314A至314B、316A至316B、324A至324B及326A至326B表示提供有第二參考電壓的中等柱。在一些實施例中，第二參考電壓是VSS。
中等柱圖案310A至310B與對應配對體中等柱圖案312A至312B以及中等柱圖案314A至314B與對應配對體中等柱圖案316A至316B相對於在水平方向上彼此緊鄰的中等柱圖案以β方向間隔(在圖3A中為水平間隔)距離X2A的距離偏移，其中X2A大於或等於圖2A所示距離X1。在圖3A中，X2A實質上為三根軌條(3T)。在一些實施例中，X2A是大於實質上三的軌條數目。
中等柱圖案310A至310B與對應配對體中等柱圖案312A至312B被中等柱圖案314A至314B與對應配對體中等柱圖案316A至316B穿插。因此，藉由通孔圖案308連接至對應配對體中等柱圖案312A至312B的中等柱圖案310A至310B不設置有會連接至中等柱圖案314A至314B或316A至316B的通孔圖案308。相似地，藉由通孔圖案308連接至對應配對體中等柱圖案316A至316B的中等柱圖案314A至314B不設置有會連接至中等柱圖案310A至310B或312A至312B的通孔圖案308。
在圖3A中，中等柱圖案310A至310B與對應中等柱圖案312A至312B、中等柱圖案314A至314B與對應中等柱圖案316A至316B、中等柱圖案320A至320B與對應中等柱圖案322A至322B、以及中等柱圖案324A至324B與對應中等柱圖案326A 至326B的長軸相對於在水平方向上彼此緊鄰的中等柱圖案以長中心線偏移距離LCO2A的距離偏移。在圖2B中，LCO2A實質上等於三根軌條(3T)，因而使得LCO2A3T，進而產生具有距離X3A的對應間隙。具體而言，中等柱圖案310A至310B與對應中等柱圖案312A至312B以及中等柱圖案320A至320B與對應中等柱圖案322A至322B在水平方向上彼此緊鄰的中等柱圖案之間具有大小為X2A的間隙。在圖2B中，X2A=SNEOL 1T。在一些實施例中，LCO2A大於三根軌條(3T)。在一些實施例中，X2A是SNEOL的倍數，因而使得X2A=p*SNEOL，其中p是正偶數且p4。
此外在圖3A中，中等柱圖案310A至310B相對於對應配對體中等柱圖案320A至320B偏移，中等柱圖案312A至312B相對於對應配對體中等柱圖案322A至322B偏移，中等柱圖案314A至314B相對於對應配對體中等柱圖案324A至324B偏移，且中等柱圖案316A至316B相對於對應配對體中等柱圖案326A至326B偏移，並且相對於在水平方向上彼此緊鄰的中等柱圖案以長中心線偏移距離LCO2B的距離偏移。在圖3A中，LCO2B實質上等於十根軌條(10T)，因而使得LCO2B10T，進而產生具有距離X3B的對應間隙。具體而言，中等柱圖案310A至310B與對應中等柱圖案320A至320B、中等柱圖案312A至312B與對應中等柱圖案322A至322B、中等柱圖案314A至314B與對應中等柱圖案324A至324B、以及中等柱圖案316A至316B與對應中等柱圖案326A至326B在水平方向上彼此緊鄰的中等柱圖案之間具有 大小為X2A的間隙。在圖3A中，X2B實質上為9根軌條(9T)，因而使得X2B9T。在一些實施例中，LCO2B大於十根軌條(10)。在一些實施例中，X2B是SNEOL的倍數，因而使得X2B=p*SNEOL，其中p是正偶數且p4。在一些實施例中，X2B是除實質上十外的其他軌條數目。
在圖3A中，垂直間隔距離S2對於在垂直方向上相鄰的成對的中等柱圖案310A至310B、312A至312B、314A至314B、316A至316B、320A至320B、322A至322B、324A至324B等而言是足夠的，以使得具有在其之間在橫向上進行佈線的線圖案(表示層M(i)中的導電區段/部分，層M(i)在圖3A中是M(i)=M(1))。然而，具有距離S2的垂直間隔距離並不足以用於對在橫向上被佈線於上述中等柱圖案之間的線圖案(表示層M(i+j)中的導電區段/部分，其中j是正偶數且j2)進行佈線。
在圖3A中，S2被示出為實質上5.5根軌條(5.5T)，且LMP2被示出為實質上10.5根軌條(10.5T)。在一些實施例中，S2是除實質上5.5以外的其他軌條數目。在一些實施例中，LMP2是除實質上10.5以外的其他軌條數目。在一些實施例中，LMP2<LLP，其中LLP(再次)是長柱的長度，且其中LLP(再次)實質上等於(儘管不大於)布列希長度LBlech，因而使得LLP LBlech且LLP LBlech。另外，LBlech表示導體的長度，在所述長度以下實質上不發生電遷移。
在圖3A中，中等柱圖案310A至310B、312A至312B、 314A至314B、320A至320B、322A至322B、324A至324B及326A至326B的寬度實質上等於α軌條1a至7a中在β方向上緊鄰的(在圖3A中在水平方向上緊鄰的)軌條之間的間距。在一些實施例中，中等柱圖案310A至310B、312A至312B、314A至314B、320A至320B、322A至322B、324A至324B及326A至326B的寬度實質上等於α軌條1a至7a中在β方向上緊鄰的(在圖3A中在水平方向上緊鄰的)軌條之間的間距的整數p倍，其中p是正整數且p2。在一些實施例中，中等柱圖案310A至310B、312A至312B、314A至314B、320A至320B、322A至322B、324A至324B及326A至326B具有除實質上等於α軌條1a至7a中在β方向上緊鄰的(在圖3A中在水平方向上緊鄰的)軌條之間的間距的整數倍的寬度以外的其他寬度。
至少部分地根據圖3A所示佈局圖300A製作的積體電路結構(相較於並非根據佈局圖300A製作的對應的積體電路結構)具有以下優點中的一或多者：將柱合併且因此佈線資源的消耗減少及/或配線密度更大；或者總配線長度(TWL)減小且因此焦耳發熱減少。
根據本揭露的至少一個實施例，將佈局圖300A修改成圖3C所示佈局圖300C(下文所論述，亦參見以下對圖4所示流程圖的論述)，作為遵守橫向佈線垂直間隔(垂直間隙)規則(相對於表示層M(i+j)中的導電區段/部分的在橫向上佈線的線圖案，層M(i+j)根據圖3A的為M(i+j)=M(3))且藉此達成足夠的橫向佈 線垂直間隔以用於在橫向上對線圖案進行佈線的方式。在一些實施例中，作為將佈局圖300A修改成佈局圖300C的一部分，會相應地對通孔圖案308進行重新定位。
圖3B是根據本揭露至少一個實施例的積體電路結構的導電線結構300B的剖視圖。在一些實施例中，積體電路結構是圖1所示積體電路結構100。在一些實施例中，導電線結構300B至少部分地根據圖3A所示佈局圖300A來製作。
在圖3B中，導電線結構300B包括：中等柱310B"、312B"、314B"及316B"，中等柱310B"、312B"、314B"及316B"是導電結構且與圖3A所示對應的中等柱圖案310B、312B、314B及316B有關；通孔308"，通孔308"是導電結構且與圖3A所示通孔圖案308有關；以及短柱306C"，短柱306C"是導電結構且與圖3A所示短柱圖案306B有關。
圖3C是根據本揭露至少一個實施例的積體電路結構的導電線結構的佈局圖300C。
在一些實施例中，導電線結構是圖1所示導電線結構102。在一些實施例中，積體電路結構是圖1所示積體電路結構100。在一些實施例中，導電線結構是圖3B所示導電線結構300B。
圖3C所示佈局圖300C相似於圖3A所示佈局圖300A。為簡潔起見，將不再論述佈局圖300C與佈局圖300A之間的相似之處。更確切而言，論述將著重於佈局圖300C與佈局圖300A之間的不同之處。
在圖3C中，中等柱圖案310A'至310B'、312A'至312B'、314A'至314B'、316A'至316B'、320A'至320B'、322A'至322B'、324A'至324B'等在垂直方向上與彼此緊鄰的中等柱圖案以α方向間隔(在圖3C中為垂直間隔)距離S3的距離偏移，其中S3大於距離S2，因而使得S2<S3。自圖3A中的S2增大為圖3C中的S3的優點在於S3在各中等柱圖案之間提供更大的空間，此有利於對訊號線進行放置/佈線。
儘管在圖3C中短柱圖案306A'、306C'、318A'及318C'的長軸保持與對應的β軌條8b、24b、4b及20b實質上共軌條地對齊，然而短柱圖案306B'、306D'、318B'及318D'的長軸已相對於圖3A中對應的短柱圖案306B、306D、318B及318D的位置升高。在圖3C中，短柱圖案306B'、306D'、318B'及318D'的長軸定位於成對的β軌條14b與15b、30b與31b、10b與11b以及26b與27b之間。
中等柱圖案310A'至310B'、312A'至312B'、314A'至314B'、316A'至316B'、320A'至320B'、322A'至322B'、324A'至324B'等中的每一者具有長度LMP3，其中LMP3<LMP2。在圖3C中，LMP3實質上為13根軌條(13T)。在一些實施例中，S3是SEOL的函數，因而使得S3=f(SEOL)。在一些實施例中，距離S3是根據M(i+j)金屬化層的垂直間隔的橫向佈線間隔臨限值來選擇，M(i+j)金屬化層在圖3C中具有j=2，因而使得M(i+j)=M(3)。在一些實施例中，j是正偶數且j4。
垂直間隔距離S3略大於實質上S2，因而使得S3S2且S3>(S2)。在圖3C中，S3實質上為11根軌條(11T)。在一些實施例中，(S2+1T)S3(S2+2T)。在一些實施例中，S3是SEOL的函數，因而使得S3=f(SEOL)，其中(另外)SEOL表示用於製造與佈局圖300C對應的導電線結構的製程節點的最小後端間距。在一些實施例中，(7/3)*SEOL S33*SEOL。在一些實施例中，S3滿足除關係(S2+1T)S3(S2+2T)或關係(4/3)*SEOL S22*SEOL以外的其他關係。在一些實施例中，S3是除實質上11以外的其他軌條數目。
在一些實施例中，LMP2<LLP，其中LLP(再次)是長柱的長度，且其中LLP(再次)實質上等於(儘管不大於)布列希長度LBlech，因而使得LLP LBlech且LLP LBlech。應注意，LBlech表示導體的長度，在小於所述長度時實質上不發生電遷移。
在圖3C中，LCO3A實質上為三根軌條(3T)，因而使得LCO3A3T，進而產生距離為X3A的對應間隙，其中在圖3C中X3A實質上為兩根軌條(2T)，因而使得X3A2T。在一些實施例中，LCO3A是大於實質上三的軌條數目。在一些實施例中，X3A是除實質上2外的其他軌條數目。
此外在圖3C中，LCO3B實質上為十根軌條(10T)，因而使得LCO3B10T，進而產生距離為X3B的對應間隙，其中在圖3C中X3B實質上為九根軌條(9T)，因而使得X3B9T。在一些實施例中，LCO3B是大於實質上十的軌條數目。在一些實施 例中，X3B是除近似九以外的其他軌條數目。
在一些實施例中，佈局圖300C是電源柵格的一部分。在一些實施例中，中等柱圖案310A'至310B'、312A'至312B'、320A'至320B'及322A'至322B'表示提供有第一參考電壓的中等柱。在一些實施例中，第一參考電壓是VDD。在一些實施例中，中等柱圖案314A'至314B'、316A'至316B'、324A'至324B'及326A'至326B'表示提供有第二參考電壓的中等柱。在一些實施例中，第二參考電壓是VSS。
至少部分地根據圖3C所示佈局圖300C製作的積體電路結構(相較於並非根據佈局圖300C製作的對應的積體電路結構)具有以下優點中的一或多者：將柱合併且因此佈線資源的消耗減少及/或配線密度更大；或者總配線長度(TWL)減小且因此焦耳發熱減少。
根據本揭露的至少一個實施例，將佈局圖300C修改成圖3D所示佈局圖300D(下文所論述，亦參見下文對圖4所示流程圖的論述)，作為遵守橫向佈線垂直間隔(垂直間隙)規則(相對於表示層M(i+j)中的導電區段/部分的在橫向上佈線的線圖案，層M(i+j)根據圖3C為M(i+j)=M(3))且藉此達成足夠的橫向佈線垂直間隔以用於在橫向上對線圖案進行佈線的方式。在一些實施例中，作為將佈局圖300C修改成佈局圖300D的一部分，會相應地對通孔圖案308進行重新定位。
圖3C'是根據本揭露至少一個實施例的積體電路結構的 導電線結構的佈局圖300C'。
圖3C'所示佈局圖300C'是圖3C所示佈局圖300C的簡化版本。具體而言，圖3C所示佈局圖300C的諸多標號及圖例已自圖3C'所示佈局圖300C'省略。提供圖3C'所示佈局圖300C'例如是為了有利於與圖3D所示佈局圖300D(下文所論述)進行並排比較。
圖3D是根據本揭露至少一個實施例的積體電路結構的導電線結構的佈局圖300D。
在一些實施例中，導電線結構是圖1所示導電線結構102。在一些實施例中，積體電路結構是圖1所示積體電路結構100。在一些實施例中，導電線結構是圖3B所示導電線結構300B。
圖3D所示佈局圖300D相似於圖3A所示佈局圖300A。為簡潔起見，將不再論述佈局圖300D與佈局圖300A之間的相似之處。更確切而言，論述將著重於佈局圖300D與佈局圖300A之間的不同之處。
在圖3D中，中等柱圖案310A'''至310B'''、312A'''至312B'''、314A'''至314B'''、316A'''至316B'''、320A'''至320B'''、322A'''至322B'''、324A'''至324B'''等在垂直方向上與彼此緊鄰的中等柱圖案以α方向間隔(在圖3D中為垂直間隔)距離S4的距離偏移，其中S4大於距離S3，因而使得S3<S4。自圖3C及圖3C'中的S3增大為圖3D中的S4的優點在於S4在各中等柱圖案之間提供更大的空間，此有利於對訊號線進行放置/佈線。此外，短柱306A''' 至306D'''、318A'''至318D'''、328A'''至328D'''及330A'''至330D'''的長軸相對於圖3C中對應短柱圖案306A'至306D'、318A'至318D'、328A'至328D'及330A'至330D'的長軸的位置已在垂直方向上移位。
中等柱圖案310A'''至310B'''、312A'''至312B'''、314A'''至314B'''、316A'''至316B'''、320A'''至320B'''、322A'''至322B'''、324A'''至324B'''等中的每一者具有長度LMP4，其中LMP4<LMP3。在圖3D中，LMP4實質上為八根軌條(8T)。在一些實施例中，S4是SEOL的函數，因而使得S4=f(SEOL)。在一些實施例中，距離S4是根據M(i+j+k)金屬化層的垂直間隔的橫向佈線間隔臨限值來選擇，其中k是正偶數且k2。在圖3D中，k=2且i=2，因而使得M(i+j+k)=M(5)。在一些實施例中，k是正偶數且k4。
垂直間隔距離S4大於S3，因而使得S3<S4。在圖3D中，S4實質上為十七根軌條(17T)。在一些實施例中，(S3+4T)S4(S3+6T)。在一些實施例中，S4是SEOL的函數，因而使得S4=f(SEOL)，其中(另外)SEOL(再次)表示用於製造與佈局圖300B對應的導電線結構的製程節點的最小後端間距。在一些實施例中，(13/3)*SEOL S45*SEOL。在一些實施例中，S4滿足除關係(S3+4T)S4(S3+6T)或關係(13/3)*SEOL S45*SEOL以外的其他關係。在一些實施例中，S4是除實質上19以外的其他軌條數目。
在一些實施例中，LMP4<LLP，其中LLP(再次)是長柱 的長度，且其中LLP(再次)實質上等於(儘管不大於)布列希長度LBlech，因而使得LLP LBlech且LLP LBlech。應注意，LBlech表示導體的長度，在所述長度以下實質上不發生電遷移。
在圖3D中，LCO4A實質上為三根軌條(3T)，因而使得LCO4A3T，進而產生距離為X4A的對應間隙，其中在圖3C中X4A實質上為兩根軌條(2T)，因而使得X4A2T。在一些實施例中，LCO4A是大於實質上三的軌條數目。在一些實施例中，X4A是除實質上二以外的其他軌條數目。
此外在圖3D中，LCO4B實質上為十根軌條(10T)，因而使得LCO4B10T，進而產生距離為X4B的對應間隙，其中在圖3D中X4B實質上為九根軌條(9T)，因而使得X4B9T。在一些實施例中，LCO4B是大於實質上十的軌條數目。在一些實施例中，X4B是大於實質上九的軌條數目。
在一些實施例中，佈局圖300D是電源柵格的一部分。在一些實施例中，中等柱圖案310A'''至310B'''、312A'''至312B'''、320A'''至320B'''及322A'''至322B'''表示提供有第一參考電壓的中等柱。在一些實施例中，第一參考電壓是VDD。在一些實施例中，中等柱圖案314A'''至314B'''、316A'''至316B'''、324A'''至324B'''及326A'''至326B'''表示提供有第二參考電壓的中等柱。在一些實施例中，第二參考電壓是VSS。
至少部分地根據圖3D所示佈局圖300D製作的積體電路結構(相較於並非根據佈局圖300D製作的對應的積體電路結 構)具有以下優點中的一或多者：將柱合併且因此佈線資源的消耗減少及/或配線密度更大；或者總配線長度(TWL)減小且因此焦耳發熱減少。
圖4是根據本揭露至少一個實施例的一種產生積體電路結構的導電線結構的佈局圖的方法400的流程圖。
在一些實施例中，藉由方法400產生的佈局圖是圖2B所示佈局圖200B。在一些實施例中，藉由方法400產生的佈局圖是圖3A所示佈局圖300A。在一些實施例中，藉由方法400產生的佈局圖是圖3C所示佈局圖300C。在一些實施例中，藉由方法400產生的佈局圖是圖3C'所示佈局圖300C'。在一些實施例中，藉由方法400產生的佈局圖是圖3D所示佈局圖300D。
在圖4中，方法400的流程包括方塊422至448。方塊422至440中的至少一者是由電腦的處理器執行。處理器的例子是圖5所示處理器502(以下所論述)。電腦的例子是圖5所示電子設計自動化(electronic design automation，EDA)系統500(以下所論述)。在一些實施例中，方塊422至446中的每一者是由電腦的處理器執行。在一些實施例中，藉由方法400產生的佈局圖儲存於非暫時性電腦可讀取媒體上。非暫時性電腦可讀取媒體的例子是儲存於圖5所示記憶體504中的佈局圖507(以下所論述)。
在方塊422中，對層Mn中的導電區段執行電壓降(IR drop)分析。假設Mn層中的導電區段滿足方塊422的電壓降分析，則製程流程接著行進至方塊424，在方塊424中對表示Mn層中的 導電部分/區段的一或多個條紋圖案中的任一者判斷是否存在電遷移問題。若方塊424的結果是否定的，則製程流程行進至方塊426，在方塊426中將條紋圖案用於佈局中，進而得到佈局圖。在一些實施例中，條紋圖案表示較長柱(其中長柱的長度與以上所論述的布列希長度LBlech有關)長的導電線。製程流程自方塊426接著行進至方塊448，在方塊448中，基於所述佈局，(A)製作一或多個半導體罩幕中的至少一者(參見圖6，以下所論述)，或者(B)製作未完工半導體積體電路的一層中的至少一個組件(另外，參見圖6，以下所論述)。
若方塊424的結果是肯定的，即在佈局中確定出電遷移問題，則製程流程行進至方塊428。在方塊428中，嘗試使用短柱及在垂直方向上相鄰的成對的短柱圖案之間的Y1間距。執行方塊428，以使得將短柱插入至佈局圖中以替換具有電遷移問題的對應的條紋圖案。短柱圖案的例子是圖2A所示短柱圖案202A至202D及204A至204D(以上所論述)。Y1間距的例子是圖2A中的SEOL。流程自方塊428行進至方塊430。
在方塊430中，對是否存在不足以進行橫向佈線的空間作出判斷。更具體而言，執行方塊430，以判斷在垂直方向上相鄰的成對的短柱圖案之間的垂直間隔距離Y1是否足以符合層M(i)中的導電區段/部分的垂直間隔的橫向佈線間隔臨限值(其中i是非負整數)，且藉此容置在所述短柱圖案之間在橫向上進行佈線的線圖案(表示層M(i)中的導電區段/部分)。圖2A示出垂直間隔距 離不足夠的例子。若方塊430的結果是否定的，則製程流程行進至方塊432，在方塊432中使用短柱圖案及Y1間距(參見方塊428)，進而得到佈局。流程自方塊432行進至方塊448(以上所論述)。
若方塊430的結果是肯定的，則流程行進至方塊434。在方塊434中，嘗試使用長度為LMED2的中等柱及在垂直方向上相鄰的成對的中等柱圖案之間的Y2間距。更具體而言，方塊434的執行成對的短柱圖案合併成長度為LMED2的對應中等柱圖案，並在垂直方向上相鄰的成對的中等柱圖案之間設定具有長度LMED2的Y2間距。此種合併及間距的第一例子示於圖2B中，其中圖2A所示成對的短柱圖案202A至202D及204A至204D已被合併成圖2B所示對應中等柱圖案210A至210B及212A至212B，其中在圖2B中Y2=S2。此種合併的第二例子示於圖3A中，其中圖2A所示成對的短柱圖案202A至202D、204A至204D等已被合併成圖3A所示對應中等柱圖案310A至310B、312A至312B等，其中在圖3A中Y2=S2。流程自方塊434行進至方塊436。
在方塊436中，對是否存在不足以進行橫向佈線的空間作出判斷。更具體而言，執行方塊436，以判斷在垂直方向上相鄰的成對的短柱圖案之間的垂直間隔距離Y2是否足以符合層M(i)中的導電區段/部分的垂直間隔的橫向佈線間隔臨限值，且藉此容置在所述短柱圖案之間在橫向上進行佈線的線圖案(表示層M(i)中的導電區段/部分)。若方塊436的結果是否定的，則流程行進至 方塊438。在方塊438中，使用長度為LMED2的中等柱及Y2間距，進而得到修改佈局圖。流程自方塊438行進至方塊448(以上所論述)。
若方塊436的結果是肯定的，則流程行進至方塊440。在方塊440中，嘗試使用長度為LMED3的中等柱及在垂直方向上相鄰的成對的中等柱圖案之間的Y3間距。更具體而言，執行方塊434，以將中等柱圖案的長度自長度LMED2減小為長度LMED3，而將在垂直方向上相鄰的成對的中等柱圖案之間的間距自距離S2增大為距離S3。如此減小長度及如此增大間距的例子示於圖3C中，其中圖3A所示中等柱圖案310A至310B、312A至312B、314A至314B、320A至320B、322A至322B、324A至324B及326A至326B(在圖3A中具有長度LMED2=LMP2)已被縮短為圖3C所示的中等柱圖案310A'至310B'、312A'至312B'、314A'至314B'、320A'至320B'、322A'至322B'、324A'至324B'及326A'至326B'(在圖3C中，具有長度LMED3=LMP3)，其中在圖3C中Y3=S3。流程自方塊440行進至方塊442。
在方塊442中，對是否存在不足以進行橫向佈線的空間作出判斷。更具體而言，執行方塊442，以判斷在垂直方向上相鄰的成對的短柱圖案之間的垂直間隔距離Y3是否足以符合層M(i)中的導電區段/部分的垂直間隔的橫向佈線間隔臨限值，且藉此容置在所述短柱圖案之間在橫向上進行佈線的線圖案(表示層M(i)中的導電區段/部分)。若方塊442的結果是否定的，則流程行進至 方塊444。在方塊444中，使用長度為LMED3的中等柱及Y3間距，進而得到修改佈局圖。流程自方塊444行進至方塊448(以上所論述)。
若方塊442的結果是正的，則流程行進至方塊446。在方塊446中，使用長度為LMED4的中等柱及在垂直方向上相鄰的成對的中等柱圖案之間的Y4間距來形成修改佈局圖。更具體而言，執行方塊446，以將中等柱圖案的長度自長度LMED3減小為長度LMED4，且將在垂直方向上相鄰的成對的中等柱圖案之間的間距自距離S3增大為距離S4。如此長度減小及如此間距增大的例子示於圖3D中，其中圖3C所示中等柱圖案310A'至310B'、312A'至312B'、314A'至314B'、320A'至320B'、322A'至322B'、324A'至324B'及326A'至326B'(在圖3C中具有長度LMED3=LMP3)已被縮短為圖3D所示中等柱圖案310A'''至310B'''、312A'''至312B'''、314A'''至314B'''、320A'''至320B'''、322A'''至322B'''、324A'''至324B'''及326A'''至326B'''(在圖3D中，具有長度LMED4=LMP4)，其中在圖3D中Y4=S4。流程自方塊440行進至方塊448(以上所論述)。
圖5是根據本揭露至少一個實施例的電子設計自動化(EDA)系統500的方塊圖。
在一些實施例中，電子設計自動化系統500包括自動放置及佈線(automatic placement and routing，APR)系統。根據一些實施例，例如使用電子設計自動化系統500來實作圖4所示流 程圖的方法。
在一些實施例中，電子設計自動化系統500是包括硬體處理器502及非暫時性電腦可讀取儲存媒體504的通用計算裝置。除了別的以外，儲存媒體504以電腦程式碼506(即，可執行指令的集合)進行編碼(即，儲存)。根據一或多個實施例，由硬體處理器502執行指令506(至少部分地)表示實作例如圖4所示方法(以下，被稱為所述製程及/或方法)的一部分或全部的電子設計自動化工具。
處理器502經由匯流排508而電性耦合至電腦可讀取儲存媒體504。處理器502亦藉由匯流排508而電性耦合至輸入/輸出(I/O)介面510。網路介面512亦經由匯流排508而電性耦合至處理器502。網路介面512連接至網路514，以使得處理器502及電腦可讀取儲存媒體504能夠經由網路514而連接至外部元件。處理器502被配置成執行被編碼於電腦可讀取儲存媒體504中的電腦程式碼506，以使系統500能夠用於執行所述製程及/或方法的一部分或全部。電腦可讀取儲存媒體504亦包括根據所述製程及/或方法的一部分或全部而產生的一或多個佈局圖507。在一或多個實施例中，處理器502是中央處理單元(central processing unit，CPU)、多處理器(multi-processor)、分佈式處理系統(distributed processing system)、應用專用積體電路(application specific integrated circuit，ASIC)、及/或合適的處理單元。
在一或多個實施例中，電腦可讀取儲存媒體504是電子 系統、磁性系統、光學系統、電磁系統、紅外線系統、及/或半導體系統(或者設備或裝置)。舉例而言，電腦可讀取儲存媒體504包括半導體或固態記憶體、磁帶、可移除電腦磁片、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、硬式磁碟及/或光碟。在使用光碟的一或多個實施例中，電腦可讀取儲存媒體504包括唯讀記憶光碟(compact disk-read only memory，CD-ROM)、光碟讀/寫機(compact disk-read/write，CD-R/W)、及/或數位視訊光碟(digital video disc，DVD)。
在一或多個實施例中，儲存媒體504儲存電腦程式碼506，電腦程式碼506被配置成使系統500(其中此執行(至少部分地)表示電子設計自動化工具)能夠用於執行所述製程及/或方法的一部分或全部。在一或多個實施例中，儲存媒體504亦儲存有利於執行所述製程及/或方法的一部分或全部的資訊。在一或多個實施例中，儲存媒體504儲存由標準胞元形成的資料庫(圖中未示出)。
電子設計自動化系統500包括輸入/輸出介面510。輸入/輸出介面510耦合至外部電路系統。在一或多個實施例中，輸入/輸出介面510包括用於向處理器502傳送資訊及命令的鍵盤、小鍵盤(keypad)、滑鼠、軌跡球(trackball)、軌跡墊(trackpad)、觸控螢幕、及/或遊標方向鍵。
此外，電子設計自動化系統500包括網路介面512。網路介面512包括例如藍芽(BLUETOOTH)、無線保真(WIFI)、 全球互通微波存取(WIMAX)、通用封包無線電服務(GPRS)、或寬頻分碼多重存取(WCDMA)等無線網路介面；或者例如乙太網路(ETHERNET)、通用串列匯流排(USB)、或電氣及電子工程師學會-1364(IEEE-1364)標準等有線網路介面。在一或多個實施例中，在二或更多個系統500中實作所述製程及/或方法的一部分或全部。
系統500被配置成藉由輸入/輸出介面510接收資訊。藉由輸入/輸出介面510接收的資訊包括用於由處理器502進行處理的指令、資料、設計規則、標準胞元資料庫及/或其他參數中的一或多者。所述資訊經由匯流排508而傳遞至處理器502。電子設計自動化系統500被配置成藉由輸入/輸出介面510接收與使用者介面(user interface，UI)有關的資訊。所述資訊在電腦可讀取媒體504中被儲存為使用者介面(UI)542。
在一些實施例中，所述製程及/或方法的一部分或全部被實作為用於由處理器執行的獨立應用軟件。在一些實施例中，所述製程及/或方法的一部分或全部被實作為附加應用軟件的一部分的應用軟件。在一些實施例中，所述製程及/或方法的一部分或全部被實作為應用軟件的外掛(plug-in)。在一些實施例中，所述製程及/或方法中的至少一者被實作為電子設計自動化工具的一部分的應用軟件。在一些實施例中，所述製程及/或方法的一部分或全部被實作為由電子設計自動化系統500使用的應用軟件。在一些實施例中，使用例如可自凱登斯設計系統公司(CADENCE DESIGN SYSTEMS,Inc.)購得的VIRTUOSO®等工具或者另一適合的佈局圖產生工具來產生佈局圖。
在一些實施例中，所述製程被達成為儲存於非暫時性電腦可讀取記錄媒體中的程式的函數。非暫時性電腦可讀取記錄媒體的例子包括但不僅限於外部的/可移除的及/或內部的/內建的(built-in)儲存器或記憶體單元，例如光碟(例如，數位視訊光碟)、磁碟(例如，硬碟)、半導體記憶體(例如，唯讀記憶體、隨機存取記憶體、記憶卡等中的一或多者。
圖6是根據本揭露至少一個實施例的積體電路(IC)製造系統600及與積體電路製造系統600相關聯的積體電路製造流程的方塊圖。
在圖6中，積體電路製造系統600包括例如設計機構(design house)620、罩幕機構(mask house)630、及積體電路製造商/製作廠(「fab」)640等實體，所述實體在與製造積體電路裝置660有關的設計、開發、及製造循環及/或服務中彼此進行交互。系統600中的各實體是由通訊網路進行連接。在一些實施例中，通訊網路為單一網路。在一些實施例中，通訊網路為各種不同的網路，例如內部網路(intranet)及網際網路(Internet)。通訊網路包括有線及/或無線通訊通道。每一實體與其他實體中的一或多者進行交互並向其他實體中的一或多者提供服務及/或自其他實體中的所述一或多者接收服務。在一些實施例中，設計機構620、罩幕機構630、及積體電路製作廠640中的二或更多者由單 一的較大的公司擁有。在一些實施例中，設計機構620、罩幕機構630、及積體電路製作廠640中的二或更多者同時存在於共用設施中且使用共用資源。
設計機構(或設計團隊)620產生積體電路設計佈局圖622。積體電路設計佈局圖622包括為積體電路裝置660設計的各種幾何圖案。所述幾何圖案對應於構成欲被製作的積體電路裝置660的各種組件的金屬層圖案、氧化物層圖案、或半導體層圖案。各種層進行組合以形成各種積體電路特徵。舉例而言，積體電路設計佈局圖622的一部分包括欲形成於半導體基底(例如，矽晶圓)中的例如主動區(active region)、柵極電極、源極及汲極、層間內連線的金屬線或通孔、以及結合接墊(bonding pad)的開口等各種積體電路特徵、以及設置於所述半導體基底上的各種材料層。設計機構620實作恰當的設計程序以形成積體電路設計佈局圖622。設計程序包括邏輯設計、物理設計、或放置及佈線中的一或多者。積體電路設計佈局圖622存在於具有幾何圖案資訊的一或多個資料檔案中。舉例而言，積體電路設計佈局圖622可以GDSII檔案格式或DFII檔案格式來表達。
罩幕機構630包括資料準備(data preparation)632及罩幕製作(mask fabrication)634。罩幕機構630使用積體電路設計佈局圖622以根據積體電路設計佈局圖622來製造欲用於製作積體電路裝置660的各種層的一或多個罩幕。罩幕機構630執行罩幕資料準備632，其中積體電路設計佈局圖622被轉譯成代表性 資料檔案(「representative data file，RDF」)。罩幕資料準備632向罩幕製作634提供代表性資料檔案。罩幕製作634包括罩幕寫入器(mask writer)。罩幕寫入器將代表性資料檔案轉換成基底上的影像，例如罩幕(罩版(reticle))或半導體晶圓。設計佈局圖藉由罩幕資料準備632來進行調處以符合罩幕寫入器的特定特性及/或積體電路製作廠640的要求。在圖6中，罩幕資料準備632及罩幕製作634被示作單獨的元件。在一些實施例中，罩幕資料準備632及罩幕製作634可被統稱為罩幕資料準備。
在一些實施例中，罩幕資料準備632包括光學近接修正(optical proximity correction，OPC)，光學近接修正使用微影增強技術(lithography enhancement technique)來補償影像誤差(image error)，例如可自繞射(diffraction)、干涉、其他製程效應等引起的影像誤差。光學近接修正會調整積體電路設計佈局圖622。在一些實施例中，罩幕資料準備632更包括解析度增強技術(resolution enhancement technique，RET)，例如離軸照明(off-axis illumination)、亞解析度輔助特徵(sub-resolution assist feature)、相移罩幕(phase-shifting mask)、其他合適的技術等、或其組合。在一些實施例中，亦使用將光學近接修正作為逆向成像問題進行處理的逆向微影技術(inverse lithography technology，ILT)。
在一些實施例中，罩幕資料準備632包括罩幕規則檢查器(mask rule checker，MRC)，所述罩幕規則檢查器以含有某些幾何約束條件及/或連接性約束條件的一組罩幕創建規則(mask creation rule)來檢查已經歷光學近接修正中的各製程的積體電路設計佈局圖，以確保具有足夠的裕度(margin)、以將半導體製造製程中的可變性(variablity)等列入考量。在一些實施例中，罩幕規則檢查器修改積體電路設計佈局圖以補償罩幕製作634期間的限制，此可解除由光學近接修正執行的修改中的一部分以滿足罩幕創建規則。
在一些實施例中，罩幕資料準備632包括微影製程檢查(lithography process checking，LPC)，所述微影製程檢查模擬出將由積體電路製作廠640實作以製作積體電路裝置660的製程。微影製程檢查基於積體電路設計佈局圖622來模擬此製程以創建出模擬製造的裝置(例如，積體電路裝置660)。微影製程檢查模擬中的加工參數可包括與積體電路製造循環的各種製程相關聯的參數、與用於製造積體電路的工具相關聯的參數、及/或製造製程的其他態樣。微影製程檢查慮及各種因數，例如空中影像對比(aerial image contrast)、焦點深度(「depth of focus，DOF」)、罩幕誤差增強因數(「mask error enhancement factor，MEEF」)、其他合適的因數等、或其組合。在一些實施例中，在已藉由微影製程檢查而形成模擬製造的裝置之後，若所述模擬裝置的形狀不夠接近於滿足設計規則，則重複進行光學近接修正及/或罩幕規則檢查以進一步改善積體電路設計佈局圖622。
應理解，為清晰起見，簡化了以上對罩幕資料準備632的說明。在一些實施例中，資料準備632包括例如邏輯運算(logic operation，LOP)等附加特徵以根據製造規則來修改積體電路設計佈局圖。另外，在資料準備632期間施加至積體電路設計佈局圖622的製程可以各種不同的次序執行。
在罩幕資料準備632之後及在罩幕製作634期間，基於經修改積體電路設計佈局來製作罩幕或由罩幕形成的群組。在一些實施例中，使用電子束(electron-beam，e-beam)或多重電子束機制、基於經修改積體電路設計佈局在罩幕(光罩或罩版)上形成圖案。所述罩幕可以各種技術形成。在一些實施例中，所述罩幕是利用二元技術(binary technology)來形成。在一些實施例中，罩幕圖案包括不透明區及透明區。用於將已塗佈於晶圓上的影像敏感性材料層(例如，光阻)曝光的輻射束(例如，紫外光(ultraviolet，UV)束)被不透明區遮擋且透射過透明區。在一個例子中，二元罩幕(binary mask)包括透明基底(例如，熔融石英(fused quartz))及塗佈於所述罩幕的不透明區中的不透明材料(例如，鉻)。在另一例子中，罩幕是利用相移技術來形成。在相移罩幕(phase shift mask，PSM)中，形成於所述罩幕上的圖案中的各種特徵被配置成具有恰當的相差(phase difference)以增強解析度及成像品質。在各種例子中，相移罩幕可為衰減式相移罩幕(attenuated PSM)或交替式相移罩幕。藉由罩幕製作634而產生的罩幕被用於各種製程中。舉例而言，此種(此類)罩幕被用於在半導體晶圓中形成各種摻雜區的離子植入製程(ion implantation process)中、在半導體晶圓中形成各種蝕刻區的蝕刻製程(etching process)中、及/或其他合適的製程中。
積體電路製作廠640為包括用於製作各種不同積體電路產品的一或多個製造設施的積體電路製作工廠。在一些實施例中，積體電路製作廠640為半導體代工廠。舉例而言，可存在一種用於多個積體電路產品的前端製作(生產線前端(front-end-of-line，FEOL)製作)的製造設施，同時第二種製造設施可提供用於積體電路產品的內連及封裝的後端製作(生產線後端(back-end-of-line，BEOL)製作)，且第三種製造設施可提供其他代工業務服務。
積體電路製作廠640使用由罩幕機構630製作的一個罩幕(或多個罩幕)來製作積體電路裝置660。因此，積體電路製作廠640至少間接地使用積體電路設計佈局圖622來製作積體電路裝置660。在一些實施例中，積體電路製作廠640使用所述一個罩幕(或多個罩幕)來製作半導體晶圓642以形成積體電路裝置660。半導體晶圓642包括矽基底或上面形成有材料層的其他恰當的基底。半導體晶圓642更包括(在後續製造步驟處形成的)各種摻雜區、介電特徵、多級內連(multi-level interconnect)等中的一或多者。
例如在於2016年2月9日獲得授權的美國專利第9,256,709號、於2015年10月1日公開的美國預先授權公開案第20150278429號、於2014年2月6日公開的美國預先授權公開案第20140040838號、及於2007年8月21日獲得授權的美國專利 第7,260,442中能找到與積體電路(IC)製造系統(例如，圖6所示系統600)及與所述積體電路製造系統相關聯的積體電路製造流程有關的細節，所述美國專利及美國預先授權公開案中的每一者的全文併入本案供參考。
本揭露的態樣是有關於一種產生積體電路(IC)的導電線結構的修改佈局圖的方法，所述方法包括：對於第一組短柱圖案，其中所述第一組短柱圖案包含於儲存於非暫時性電腦可讀取媒體上的初始佈局圖中，且表示M(i)金屬化層的一些部分，並且包括彼此不交疊的第一短柱圖案至第四短柱圖案，所述第一短柱圖案至所述第四短柱圖案的長對稱軸與參考線實質上共線，其中i是非負整數，確定所述第一組中對應的緊鄰短柱圖案之間間隔的第一距離；辨別所述第一距離小於所述M(i)金屬化層的橫向佈線(TVR)間隔臨限值；將成對的所述第一短柱圖案與所述第二短柱圖案、以及成對的所述第三短柱圖案與所述第四短柱圖案合併成對應的第一中等柱圖案及第二中等柱圖案，所述第一中等柱圖案與所述第二中等柱圖案彼此不交疊，所述第一中等柱圖案及所述第二中等柱圖案的長對稱軸與所述參考線實質上共線，且所述第一中等柱圖案與所述第二中等柱圖案具有第二間隔距離；以及將所述第二距離設定成大於所述M(i)金屬化層的所述橫向佈線間隔臨限值，進而得到所述修改佈局圖；其中所述確定、所述合併、及所述設定中的至少一者是由電腦的處理器執行。在一些實施例中，所述方法更包括：基於所述佈局圖製作以下中的至少一者：(A) 一或多個半導體遮罩或(B)未完工半導體積體電路的一層中的至少一個組件。在一些實施例中，所述第一距離由變數S1表示；所述第二距離由變數S2表示；所述第一距離S1等於用於製造與所述佈局圖對應的所述導電線結構的製程節點的最小後端間距SEOL；所述第二距離S2的範圍使得(4/3)*SEOL S22*SEOL。在一些實施例中，所述方法更包括：辨別所述第二距離小於M(i+j)金屬化層的橫向佈線間隔臨限值，其中j是整數且j2；增大所述第二距離以變成第三距離；以及將所述第三距離設定成大於所述M(i+j)金屬化層的橫向佈線距離。在一些實施例中，所述第一距離由變數S1表示；所述第三距離由變數S3表示；所述第一距離S1等於用於製造與所述佈局圖對應的所述導電線結構的製程節點的最小後端間距SEOL；所述第三距離S3的範圍使得(7/3)*SEOL S33*SEOL。在一些實施例中，所述方法更包括：辨別所述第三距離小於M(i+j+k)金屬化層的橫向佈線間隔臨限值，其中k是整數且k2；以及增大所述第三距離以變成第四距離；以及將所述第四距離設定成大於所述M(i+j+k)金屬化層的橫向佈線距離。在一些實施例中，所述第四距離是由變數S4表示；且所述第四距離S4的範圍使得(13/3)*SEOL S45*SEOL。在一些實施例中，所述方法更包括：將所述第一中等柱圖案及所述第二中等柱圖案設定為沿所述參考線的第一長度；辨別所述第二距離小於M(i+j)金屬化層的橫向佈線間隔臨限值，其中j是整數且j2；以及減小所述第一長度以變成第二長度；所述第二長度小於所述第一長度。在 一些實施例中，所述第一短柱圖案至所述第四短柱圖案中的每一者在α方向上的長度為第三長度；且所述第三長度小於所述第二長度。
本揭露的另一態樣是有關於一種修改積體電路(IC)的導電線結構的佈局圖的系統，所述系統包括：至少一個處理器；以及至少一個非暫時性電腦可讀取媒體(non-transitory computer-readable medium，NTCRM)，包括一或多個程式的電腦程式碼。所述至少一個非暫時性電腦可讀取媒體、所述電腦程式碼及所述至少一個處理器被配置成使所述系統：對於第一組短柱圖案，其中所述第一組短柱圖案包含於儲存於所述至少一個非暫時性電腦可讀取媒體中的初始佈局圖中，且表示M(i)金屬化層的一些部分，並且包括彼此不交疊的第一短柱圖案至第四短柱圖案，所述第一短柱圖案至所述第四短柱圖案的長對稱軸與第一參考線實質上共線，其中i是非負整數，確定所述第一組中對應的緊鄰短柱圖案之間間隔的第一距離；辨別所述第一距離小於所述M(i)金屬化層的橫向佈線(TVR)間隔臨限值；以及將成對的所述第一短柱圖案與所述第二短柱圖案、以及成對的所述第三短柱圖案與所述第四短柱圖案合併成對應的第一中等柱圖案及第二中等柱圖案，所述第一中等柱圖案與所述第二中等柱圖案彼此不交疊，所述第一中等柱圖案及所述第二中等柱圖案的長對稱軸與所述第一參考線實質上共線，且所述第一中等柱圖案與所述第二中等柱圖案具有第二間隔距離，所述第二距離大於所述第一距離；辨別 所述第二距離小於M(i+j)金屬化層的橫向佈線間隔臨限值，其中j是整數且j2；以及將所述第二距離增大為第三距離，所述第三距離等於或大於所述M(i+j)金屬化層的所述橫向佈線間隔臨限值，進而得到修改佈局圖。在一些實施例中，所述系統更包括：用於基於所述修改佈局圖來製作以下中的至少一者的設施：(A)一或多個半導體遮罩或(B)未完工半導體積體電路的一層中的至少一個組件。在一些實施例中，所述至少一個非暫時性電腦可讀取媒體、所述電腦程式碼及所述至少一個處理器更被配置成使所述系統：辨別所述第三距離小於M(i+j+k)金屬化層的橫向佈線間隔臨限值，其中k是整數且k2；增大所述第三距離以變成第四距離；以及將所述第四距離設定成大於所述M(i+j+k)金屬化層的橫向佈線距離。在一些實施例中，所述系統更包括：將所述第一中等柱圖案至所述第四中等柱圖案設定成在所述α方向上為第一長度；確定成對的所述第一中等柱圖案與所述第二中等柱圖案、以及成對的所述第三中等柱圖案與所述第四中等柱圖案中的至少一者是否違犯M(i+j)金屬化層的橫向佈線α方向間隔距離，其中j是整數且j2；以及將所述第一中等柱圖案至所述第四中等柱圖案中每一者在α方向上的長度自第一長度減小為第二長度；所述第二長度小於所述第一長度。在一些實施例中，所述第一短柱圖案至所述第四短柱圖案中的每一者沿所述參考線的長度為第三長度；且所述第三長度小於所述第二長度。在一些實施例中，所述初始佈局圖更包括：第二組第五短柱圖案至第八短柱圖案，所述第五短柱 圖案至所述第八短柱圖案表示M(i+1)金屬化層的一些部分，彼此不交疊，且具有與第二參考線實質上平行的長對稱軸，所述第二參考線實質上垂直於所述第一參考線，且與所述第一短柱圖案及所述第二短柱圖案對應地交疊；以及通孔圖案，表示用於將所述第一組中的所述短柱圖案中的各個短柱圖案與所述第二組中的所述短柱圖案中的對應短柱圖案電性連接的通孔結構；且其中所述至少一個非暫時性電腦可讀取媒體、所述電腦程式碼及所述至少一個處理器更被配置成使所述系統對所述通孔圖案進行重新定位以將所述第一中等柱圖案及所述第二中等柱圖案與所述第二組中的所述第五短柱圖案至所述第八短柱圖案中的對應短柱圖案電性連接。
本揭露的再一態樣是有關於一種位於積體電路(IC)中的導電線結構，所述導電線結構相對於具有α軌條及β軌條的柵格進行排列，所述α軌條與所述β軌條實質上平行於對應的α方向及β方向，所述α方向與所述β方向正交，所述導電線結構包括：第一組中等柱，具有與所述α軌條中的對應軌條實質上同軸的長軸；第二組短柱，具有與所述β軌條中的對應軌條實質上平行的長軸；以及通孔，將所述第一組中等柱與所述第二組短柱中的對應短柱電性連接。在一些實施例中，所述第一組中等柱：表示M(i)金屬化層的一些部分，其中i是非負整數，且包括相對於所述α方向彼此不交疊的成對的第一中等柱與第二中等柱與成對的第三中等柱與第四中等柱，所述成對的第一中等柱與第二中等 柱與所述成對的第三中等柱與第四中等柱之間具有第一α方向間隔距離。在一些實施例中，所述第二組短柱：表示M(i+1)金屬化層的一些部分；彼此不交疊；且具有與所述β軌條中的第一β軌條至第四β軌條實質上共軌條地對齊的長對稱軸；且與對應的所述成對的第一中等柱與第二中等柱以及所述成對的第三中等柱與第四中等柱交疊；且所述第一距離大於所述M(i)金屬化層的最小橫向佈線(TVR)間隔臨限值。在一些實施例中，所述第一距離由變數S2表示；用以製造所述導電線結構的製程節點具有最小後端間距SEOL；且所述第一距離S2的範圍使得：(4/3)*SEOL S2 2*SEOL。在一些實施例中，用以製造所述導電線結構的製程節點具有導電線段的最小長度LMIN；且所述第一中等柱至所述第四中等柱中的每一者具有長度LMED；且LMED 2*LMIN。在一些實施例中，所述第一距離大於M(i+j)金屬化層的最小橫向佈線間隔臨限值，其中j是整數且j2。在一些實施例中，所述第一距離大於M(i+j+k)金屬化層的最小橫向佈線間隔臨限值，其中k是整數且k2。
以上概述了若干實施例的特徵，以使得熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精 神及範圍的條件下對其作出各種改變、代替、及變更。

Claims (10)

  1. 一種產生積體電路(IC)的導電線結構的修改佈局圖的方法，所述方法包括：對於第一組短柱圖案，其中所述第一組短柱圖案包含於儲存於非暫時性電腦可讀取媒體上的初始佈局圖中，且表示M(i)金屬化層的一些部分，並且包括彼此不交疊的第一短柱圖案至第四短柱圖案，所述第一短柱圖案至所述第四短柱圖案的長對稱軸與參考線實質上共線，其中i是非負整數，確定所述第一組中對應的緊鄰短柱圖案之間間隔的第一距離；辨別所述第一距離小於所述M(i)金屬化層的橫向佈線(TVR)間隔臨限值；將成對的所述第一短柱圖案與所述第二短柱圖案、以及成對的所述第三短柱圖案與所述第四短柱圖案合併成對應的第一中等柱圖案及第二中等柱圖案，所述第一中等柱圖案與所述第二中等柱圖案彼此不交疊，所述第一中等柱圖案及所述第二中等柱圖案的長對稱軸與所述參考線實質上共線，且所述第一中等柱圖案與所述第二中等柱圖案具有第二間隔距離；以及將所述第二距離設定成大於所述M(i)金屬化層的所述橫向佈線間隔臨限值，進而得到所述修改佈局圖；其中所述確定、所述合併、及所述設定中的至少一者是由電腦的處理器執行。
  2. 如申請專利範圍第1項所述的方法，其中：所述第一距離由變數S1表示；所述第二距離由變數S2表示；所述第一距離S1等於用於製造與所述佈局圖對應的所述導電線結構的製程節點的最小後端間距SEOL；所述第二距離S2的範圍使得：
    Figure TWI672557B_C0001
    (4/3)*SEOL
    Figure TWI672557B_C0002
    S2
    Figure TWI672557B_C0003
    2*SEOL。
  3. 如申請專利範圍第1項所述的方法，所述方法更包括：辨別所述第二距離小於M(i+j)金屬化層的橫向佈線間隔臨限值，其中j是整數且j
    Figure TWI672557B_C0004
    2；增大所述第二距離以變成第三距離；以及將所述第三距離設定成大於所述M(i+j)金屬化層的橫向佈線距離。
  4. 如申請專利範圍第1項所述的方法，所述方法更包括：將所述第一中等柱圖案及所述第二中等柱圖案設定為沿所述參考線的第一長度；辨別所述第二距離小於M(i+j)金屬化層的橫向佈線間隔臨限值，其中j是整數且j
    Figure TWI672557B_C0005
    2；以及減小所述第一長度以變成第二長度；所述第二長度小於所述第一長度。
  5. 一種修改積體電路(IC)的導電線結構的佈局圖的系統，所述系統包括：至少一個處理器；以及至少一個非暫時性電腦可讀取媒體(NTCRM)，包括一或多個程式的電腦程式碼；其中所述至少一個非暫時性電腦可讀取媒體、所述電腦程式碼及所述至少一個處理器被配置成使所述系統：對於第一組短柱圖案，其中所述第一組短柱圖案包含於儲存於所述至少一個非暫時性電腦可讀取媒體中的初始佈局圖中，且表示M(i)金屬化層的一些部分，並且包括彼此不交疊的第一短柱圖案至第四短柱圖案，所述第一短柱圖案至所述第四短柱圖案的長對稱軸與第一參考線實質上共線，其中i是非負整數，確定所述第一組中對應的緊鄰短柱圖案之間間隔的第一距離；辨別所述第一距離小於所述M(i)金屬化層的橫向佈線(TVR)間隔臨限值；以及將成對的所述第一短柱圖案與所述第二短柱圖案、以及成對的所述第三短柱圖案與所述第四短柱圖案合併成對應的第一中等柱圖案及第二中等柱圖案，所述第一中等柱圖案與所述第二中等柱圖案彼此不交疊，所述第一中等柱圖案及所述第二中等柱圖案的長對稱軸與所述第一參考線實質上共線，且所述第一中等柱圖案與所述第二中等柱圖案具有第二間隔距離，所述第二距離大於所述第一距離；辨別所述第二距離小於M(i+j)金屬化層的橫向佈線間隔臨限值，其中j是整數且j
    Figure TWI672557B_C0006
    2；以及將所述第二距離增大為第三距離，所述第三距離等於或大於所述M(i+j)金屬化層的所述橫向佈線間隔臨限值，進而得到修改佈局圖。
  6. 如申請專利範圍第5項所述的系統，其中所述至少一個非暫時性電腦可讀取媒體、所述電腦程式碼及所述至少一個處理器更被配置成使所述系統：辨別所述第三距離小於M(i+j+k)金屬化層的橫向佈線間隔臨限值，其中k是整數且k
    Figure TWI672557B_C0007
    2；以及增大所述第三距離以變成第四距離；以及將所述第四距離設定成大於所述M(i+j+k)金屬化層的橫向佈線距離。
  7. 如申請專利範圍第5項所述的系統，其中所述至少一個非暫時性電腦可讀取媒體、所述電腦程式碼及所述至少一個處理器更被配置成使所述系統：將所述第一中等柱圖案及所述第二中等柱圖案設定為沿所述第一參考線的第一長度；辨別所述第三距離小於M(i+j)金屬化層的橫向佈線間隔臨限值，其中j是整數且j
    Figure TWI672557B_C0008
    2；以及減小所述第一長度以變成第二長度；所述第二長度小於所述第一長度。
  8. 如申請專利範圍第5項所述的系統，其中：所述初始佈局圖更包括：第二組第五短柱圖案至第八短柱圖案，所述第五短柱圖案至所述第八短柱圖案：表示M(i+1)金屬化層的一些部分；彼此不交疊；且具有與第二參考線實質上平行的長對稱軸，所述第二參考線實質上垂直於所述第一參考線；且與所述第一短柱圖案及所述第二短柱圖案對應地交疊；以及通孔圖案，表示用於將所述第一組中的所述短柱圖案中的各個短柱圖案與所述第二組中的所述短柱圖案中的對應短柱圖案電性連接的通孔結構；且所述至少一個非暫時性電腦可讀取媒體、所述電腦程式碼及所述至少一個處理器更被配置成使所述系統：對所述通孔圖案進行重新定位以將所述第一中等柱圖案及所述第二中等柱圖案與所述第二組中的所述第五短柱圖案至所述第八短柱圖案中的對應短柱圖案電性連接。
  9. 一種位於積體電路(IC)中的導電線結構，所述導電線結構相對於具有α軌條及β軌條的柵格進行排列，所述α軌條與所述β軌條實質上平行於對應的α方向及β方向，所述α方向與所述β方向正交，所述導電線結構包括：第一組中等柱，具有與所述α軌條中的對應軌條實質上同軸的長軸；第二組短柱，具有與所述β軌條中的對應軌條實質上平行的長軸；以及通孔，將所述第一組中等柱與所述第二組短柱中的對應短柱電性連接；其中：所述第一組中等柱：表示M(i)金屬化層的一些部分，其中i是非負整數，且包括相對於所述α方向彼此不交疊的成對的第一中等柱與第二中等柱與成對的第三中等柱與第四中等柱，所述成對的第一中等柱與第二中等柱與所述成對的第三中等柱與第四中等柱之間具有第一α方向間隔距離；且所述第二組短柱：表示M(i+1)金屬化層的一些部分；彼此不交疊；且具有與所述β軌條中的第一β軌條至第四β軌條實質上共軌條地對齊的長對稱軸；且與對應的所述成對的第一中等柱與第二中等柱以及所述成對的第三中等柱與第四中等柱交疊；且所述第一距離大於所述M(i)金屬化層的最小橫向佈線(TVR)間隔臨限值。
  10. 如申請專利範圍第9項所述的導電線結構，其中：所述第一距離由變數S2表示；用以製造所述導電線結構的製程節點具有最小後端間距SEOL；且所述第一距離S2的範圍使得：
    Figure TWI672557B_C0009
    (4/3)*SEOL
    Figure TWI672557B_C0010
    S2
    Figure TWI672557B_C0011
    2*SEOL。
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