KR102515316B1 - V2v 레일을 갖는 반도체 디바이스 및 그 제조 방법 - Google Patents

V2v 레일을 갖는 반도체 디바이스 및 그 제조 방법 Download PDF

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Abstract

반도체 디바이스는: 활성 영역; 제 1 방향으로 연장되고, 활성 영역과 상응하게 중첩하는 제 1, 제 2 및 제 3 금속-대-드레인/소스(MD) 컨택트 구조물들; 제 1 방향에 수직인 제 2 방향으로 연장되고, 제 1, 제 2 및 제 3 MD 컨택트 구조물과 중첩하는 비아-대-비아(V2V) 레일; V2V 레일과 중첩하고, 제 1 금속화 층 내에 있으며, 제 2 방향과 관련하여, 제 1, 제 2 및 제 3 MD 컨택트 구조물들의 각각과 중첩하는 제 1 도전성 세그먼트; 제 1 MD 컨택트 구조물과 제 1 도전성 세그먼트 사이에 있으며, 제 1 도전성 세그먼트, V2V 레일 및 제 1 MD 컨택트 구조물을 전기적으로 연결하는 1 비아-대-MD(VD) 구조물을 포함하고, 제 2 및 제 3 MD 컨택트 구조물들 중 적어도 하나는 V2V 레일로부터 전기적으로 분리된다.

Description

V2V 레일을 갖는 반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH V2V RAIL AND METHODS OF MAKING SAME}
본 출원은 2020년 8월 31일 출원된 미국 가출원 번호 제63/072,545호에 대한 우선권을 주장하며, 이 미국 가출원은 그 전체가 본원에 참고로 포함된다.
집적 회로(integrated circuit)("IC")는 하나 이상의 반도체 디바이스들을 포함한다. 반도체 디바이스를 표현하는 한 가지 방법은 레이아웃 다이어그램이라고 지칭되는 평면도 다이어그램을 사용하는 것이다.
반도체 디바이스는: 활성 영역; 제 1 방향으로 연장되고, 활성 영역과 상응하게 중첩하는 제 1, 제 2 및 제 3 금속-대-드레인/소스(MD) 컨택트 구조물들; 제 1 방향에 수직인 제 2 방향으로 연장되고, 제 1, 제 2 및 제 3 MD 컨택트 구조물과 중첩하는 비아-대-비아(V2V) 레일; V2V 레일과 중첩하고, 제 1 금속화 층 내에 있으며, 제 2 방향과 관련하여, 제 1, 제 2 및 제 3 MD 컨택트 구조물들의 각각과 중첩하는 제 1 도전성 세그먼트; 제 1 MD 컨택트 구조물과 제 1 도전성 세그먼트 사이에 있으며, 제 1 도전성 세그먼트, V2V 레일 및 제 1 MD 컨택트 구조물을 전기적으로 연결하는 1 비아-대-MD(VD) 구조물을 포함하고, 제 2 또는 제 3 MD 컨택트 구조물들 중 적어도 하나는 V2V 레일로부터 전기적으로 분리된다.
본 개시 내용의 양태들은 첨부된 도면들과 함께 읽게 되면 다음의 상세한 설명으로부터 최상으로 이해된다. 주목할 것은 본 산업의 표준 관행에 따라 다양한 피처들(features)이 축척대로 도시되는 것은 아니라는 것이다. 실제로, 다양한 피처들의 치수들은 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른 반도체 디바이스의 블럭 다이어그램이다.
도 2a, 도 2e, 및 도 2f는 일부 실시예에 따른 해당 셀 영역들의 레이아웃 다이어그램들이다.
도 2b, 도 2c, 및 도 2d는 일부 실시예에 따른 도 2a의 레이아웃 다이어그램의 해당 단면들이다.
도 3a, 도 3b, 및 도 3c는 일부 실시예에 따라 해당 셀 영역들의 레이아웃 다이어그램들이다.
도 3d 및 도 3e는 일부 실시예에 따라 해당 도 3a 및 도 3c의 레이아웃 다이어그램들의 해당 단면들이다.
도 4는 일부 실시예에 따른 반도체 디바이스를 제조하는 방법의 플로우차트이다.
도 5는 일부 실시예에 따른 반도체 디바이스를 제조하는 방법의 플로우차트이다.
도 6은 일부 실시예에 따른 반도체 디바이스를 제조하는 방법의 플로우차트이다.
도 7은 일부 실시예에 따른 전자 설계 자동화(electronic design automation)(EDA) 시스템의 블럭 다이어그램이다.
도 8은 일부 실시예에 따른 집적 회로(IC) 제조 시스템 및 이와 연관된 IC 제조 흐름의 블럭 다이어그램이다.
이하의 개시 내용은 제공된 요지의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예들의 컴포넌트들, 재료들, 값들, 단계들, 동작들, 또는 배열체들 등이 기술된다. 이들은 물론 예시에 불과할 뿐이며 제한하려는 것이 아니다. 다른 컴포넌트들, 값들, 동작들, 재료들, 배열체들 등이 고려된다. 예를 들어, 이하의 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처를 형성하는 것은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한 제 1 피처 및 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 피처와 제 2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시 내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내는 것은 아니다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 기술하기 위한 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다.
일부 실시예에서, 반도체 디바이스는 비아-대-비아(via-to-via)(V2V) 레일을 갖는다. 일부 실시예에서, V2V 레일은 V2V 레일의 하부 표면과 해당 하부 금속-대-소스/드레인(metal-to-source/drain)(MD) 컨택트 구조물들의 상부 표면 사이에 갭이 형성되도록 구성된다. 일부 실시예에서, V2V 레일과 해당 하부 MD 컨택트 구조물 사이의 갭은 MD 컨택트 구조물과 (상부의 금속화 층 내에 존재하는) 해당 도전성 세그먼트 사이의 비아-대-MD (VD) 구조물에 의해 적어도 부분적으로 충전되며, 이 VD 구조물은 도전성 세그먼트, MD 컨택트 구조물 및 V2V 레일을 전기적으로 연결한다. 예를 들어, 일부 실시예에 따르면, V2V 레일과 해당 하부 MD 컨택트 구조물 사이의 갭은 MD 컨택트 구조물로부터 V2V 레일을 전기적으로 분리하는 유전체 재료로 충전된다. 일부 실시예에서, 반도체 디바이스는: 제 1, 제 2 및 제 3 MD 컨택트 구조물들과 상응하게 중첩하는 V2V 레일 ― 제 2 MD 컨택트 구조물은 제 1 및 제 3 MD 컨택트 구조물들 사이에 개재됨 ―; 제 1 및 제 3 MD 컨택트 구조물들 상에 상응하게 존재하고, 제 1 및 제 3 MD 컨택트 구조물들에 전기적으로 연결되는 제 1 및 제 2 VD 구조물들 ― V2V 레일은 제 1 및 제 2 VD 구조물들에 전기적으로 연결됨 ―; 및 제 1 및 제 2 VD 구조물들에 전기적으로 연결된 상부 금속화 층 내의 도전성 세그먼트를 포함하고; 제 2 MD 컨택트 구조물은 V2V 레일로부터 전기적으로 분리된다.
다른 접근법에 따르면, V2V 레일은 (1) V2V 레일의 하단 표면이 각 해당 하부 MD 컨택트 구조물의 상부 표면과 상응하게 연속하도록, 즉, 사이에 갭이 없고, (2) V2V 레일이 제 1, 제 2 및 제 3 하부 MD 컨택트 구조물들의 각각과 중첩하고, 제 2 MD 컨택트 구조물은 제 1 및 제 3 MD 컨택트 구조물들 사이에 개재되고, (3) V2V 레일은 제 1 및 제 3 MD 컨택트 구조물들에 전기적으로 연결되도록 구성된다. 다른 접근법의 V2V 레일에 따르면, 개재된 제 2 MD 컨택트 구조물은 반드시 V2V 레일에 또한 연결되며, 따라서 제 1 및 제 3 MD 컨택트 구조물들에 연결되는데, 그 이유는 V2V 레일의 하단 표면이 각 해당 하부 MD 컨택트 구조물의 상부 표면과 상응하게 연속하기 때문이다. 그러나, 개재된 제 2 MD 컨택트 구조물이 제 1 및 제 3 MD 컨택트 구조물들로부터 전기적으로 분리되는 것이 바람직한 상황들이 존재한다. 대조적으로, 일부 실시예에 따르면, V2V 레일은 V2V 레일의 하부 표면과 해당 하부 MD 컨택트 구조물들의 상부 표면들 사이에 갭이 형성되도록 구성되며, 그 결과 MD 컨택트 구조물들은 MD 컨택트 구조물 상에 해당 VD 구조물이 형성되지 않은 경우 V2V 레일로부터 전기적으로 분리된다. 예로부터 계속해서, 제 1 및 제 3 MD 컨택트 구조물들 사이에 제 2 MD 컨택트 구조물이 개재되고, 제 1 및 제 3 MD 컨택트 구조물들 상에 제 1 및 제 2 VD 구조물들이 형성되는 일부 실시예에 따르면, 개재된 제 2 MD 컨택트 구조물은, 제 2 MD 컨택트 구조물 상에 해당 VD 구조물이 형성되지 않는 경우, V2V 레일로부터 전기적으로 분리된다(그리고 그에 따라 제 1 및 제 3 MD 컨택트 구조물들로부터 분리된다).
도 1은 본 개시 내용의 적어도 일 실시예에 따른 반도체 디바이스(100)의 블럭 다이어그램이다.
도 1에서, 반도체 디바이스(100)는, 무엇보다도, 셀 영역(102)을 포함한다. 일부 실시예에서, 셀 영역(102)은 SRAM 셀 영역이다. 일부 실시예에서, 셀 영역(102)은 SRAM 셀 영역이 아닌 다른 셀 영역이다. 셀 영역(102)은, 무엇보다도, 비아-대-비아(via-to-via)(V2V) 레일(114)을 포함한다(도 2a-2f 및 도 3a-3e 참조). 레일(114)을 포함하는 셀 영역을 생성하는 레이아웃 다이어그램들의 예들은 도 2a-2f 및 도 3a-3f 각각의 레이아웃 다이어그램들을 포함한다.
도 2a, 도 2e, 및 도 2f는 일부 실시예에 따른 해당 셀 영역들(202A, 202E, 및 202F)의 레이아웃 다이어그램들이다. 도 2b, 도 2c, 및 도 2d는 일부 실시예에 따른 도 2a의 레이아웃 다이어그램의 해당 단면들이다.
도 2a 및 도 2e-2f의 레이아웃 다이어그램들은 도 2a 및 도 2e-2f의 레이아웃 다이어그램들에 따라 부분적으로 상응하게 제조된 해당 반도체 디바이스들 내의 해당 셀 영역들을 나타낸다. 따라서, 도 2a 및 도 2e-2f의 레이아웃 다이어그램들 내의 개별 형상들(패턴들이라고도 함)은 도 2a 및 도 2e-2f의 레이아웃 다이어그램들에 따라 부분적으로 상응하게 제조된 해당 반도체 디바이스들의 해당 셀 영역들 내의 해당 개별 구조물들을 나타낸다.
설명의 단순화를 위해, 도 2a 및 도 2e-2f의 레이아웃 다이어그램들(및 여기에 포함된 다른 레이아웃 다이어그램들)의 요소들은 마치 형상들 자체가 아니라 구조물들인 것처럼 지칭될 것이다. 예를 들어, 도 2a 및 도 2e-2f의 레이아웃 다이어그램들의 각각에서 형상들(204(1) 및 204(2))의 각각은 해당 반도체 디바이스 내의 활성 영역을 나타내는 활성 구역 형상이다. 다음의 설명에서, 형상들(204(1) 및 204(2))은 활성 구역 패턴들(204(1) 및 204(2))이라기보다는 활성 영역들(204(1) 및 204(2))로 상응하게 지칭된다. 또한, 예를 들어, 도 2a 및 도 2e-2f의 레이아웃 다이어그램들의 각각에서 형상들(214(1) 및 214(2))은 해당 반도체 디바이스 내의 해당 V2V 레일(114)을 나타내는 비아-대-비아(V2V) 레일 형상이다. 다음의 설명에서, V2V 레일 형상들(214(1) 및 214(2))은 V2V 레일 형상들(214(1) 및 214(2))이라기보다는 V2V 레일들(214(1) 및 214(2))로 상응하게 지칭된다.
도 2a 및 도 2e-2f의 레이아웃 다이어그램들은 제 1 방향에 평행한 트랙 라인들(T1, T2, T3, T4, 및 T5)에 따라 상응하게 구성된다. 제 1 방향은 도 2a 및 도 2e-2f에서의 Y 축의 방향이다. 일부 실시예에서, X 축과 관련하여, 인접한 트랙 라인들은 접촉된 폴리 피치(contacted poly pitch)(CPP) 단위의 1/2만큼 분리된다. 전형적으로, CPP의 단위는, 해당 레이아웃 다이어그램에 기반하여 반도체 디바이스를 제조할 해당 공정 노드에 특정되어 있다. 예를 들어, 트랙 라인들(T3 및 T4)은 CPP/2만큼 분리되고, 트랙 라인들(T3 및 T5)은 1*CPP만큼 분리된다. X 축과 관련하여, 셀 영역들(202A, 202E, 및 202F)의 각각은 3CPP의 폭을 갖는다.
도 2a의 단면 라인들(IIB-IIB' 및 IIC-IIC')은 제 1 방향에 수직인 제 2 방향으로 상응하게 연장되고, 제 2 방향은 도 2a 및 도 2e-2f에서의 X 축이다. 일부 실시예에서, 제 1 및 제 2 방향들은 Y 축 및 X 축의 해당 방향들이 아닌 다른 수직 방향들이다. 도 2e-2f의 각각에서, 대칭 축(226)은 제 2 방향, 즉, X 축의 방향으로 연장된다.
도 2a에서, 셀 영역(202A)은: 활성 영역들(204(1) 및 204(2); 게이트 구조물들(206(1), 206(2), 206(3) 및 206(4)); 배선 세그먼트-대-드레인/소스(wiring-segment to drain/source)(WD) 컨택트 구조물들(208(1), 208(2), 208(3), 208(4), 208(5) 및 208(6)); 비아-대-게이트(via-to-gate)(VG) 구조물들(210(1) 및 210(2)); 비아-대-WD 구조물들(212(1), 212(2), 212(3), 212(4), 212(5) 및 212(6)); V2V 레일들(214(1) 및 214(2)); 및 제 1 금속화 층 내의 도전성 세그먼트들(216(1) 및 216(2))을 포함한다. 일부 실시예에서, WD 컨택트 구조물들은 금속-대-드레인/소스(metal-to-drain/source)(MD) 컨택트 구조물들로서 설명되며, 여기서는 그렇게 지칭될 것이다. 따라서, 일부 실시예에서, 비아-대-WD 구조물들은 비아-대-MD 구조물들로서 설명되고, 여기서는 그렇게 지칭될 것이다. 도 2a에서, 셀 경계(203)가 도시되어 있는데, 이는 레이아웃 다이어그램의 피처이지만 도 2a에 기반한 반도체 디바이스 내의 해당 구조물을 갖지는 않는다. 일부 실시예에서, 넘버링 표기법은 0에서 시작하고, 따라서 제 1 금속화 층은 M0이다. 일부 실시예에서, 넘버링 표기법은 1에서 시작하고, 따라서 제 1 금속화 층은 M1이다.
도 2a에서, 활성 영역들(204(1)-204(2))은 X 축의 방향으로 연장된다. 게이트 구조물들(206(1)-206(4))은 Y 축의 방향으로 상응하게 연장되며; 해당 활성 영역들(204(1)-204(2)) 위에 상응하게 존재하고, 그리고 해당 활성 영역들(204(1)-204(2))에 전기적으로 연결된다. VG 구조물들(210(1) 및 210(2))은 해당 게이트 구조물들(206(2) 및 206(3)) 위에 존재하고, 해당 게이트 구조물들(206(2) 및 206(3))에 전기적으로 연결된다. 일부 실시예에서, 게이트 구조물들(206(1) 및 206(4))은 더미 게이트 구조물들이다.
도 2a에서, MD 컨택트 구조물들(208(1)-208(3))은 Y-Y 축의 방향으로 상응하게 연장되며; 활성 영역(204(1)) 위에 상응하게 존재하고, 그리고 활성 영역(204(1))에 전기적으로 연결된다. MD 컨택트 구조물들(208(4)-208(6))은 활성 영역(204(2)) 위에 상응하게 존재하고, 활성 영역(204(2))에 전기적으로 연결된다. VD 구조물들(212(1)-212(3))은 MD 컨택트 구조물들(208(1)-208(3)) 위에 상응하게 존재하고, MD 컨택트 구조물들(208(1)-208(3))에 전기적으로 연결된다. VD 구조물들(212(4)-212(6))은 MD 컨택트 구조물들(208(4)-208(6)) 위에 상응하게 존재하고, MD 컨택트 구조물들(208(4)-208(6))에 전기적으로 연결된다.
도 2a에서, V2V 레일(214(1))은 X 축의 방향으로 연장되고; 활성 영역(204(1)) 위에 존재하고; MD 컨택트 구조물들(208(1) 및 208(3)) 위에 상응하게 존재하고; 그리고 VD 구조물들(212(1) 및 212(3)) 위에 상응하게 존재하고, VD 구조물들(212(1) 및 212(3))에 전기적으로 연결된다. V2V 레일(214(2))은 X 축의 방향으로 연장되며; MD 컨택트 구조물들(208(4) 및 208(6)) 위에 상응하게 존재하고; 그리고 VD 구조물들(212(4) 및 212(6)) 위에 상응하게 존재하고, VD 구조물들(212(4) 및 212(6))에 전기적으로 연결된다. 도전성 세그먼트(216(1))는 X 축의 방향으로 연장되고; 활성 영역(204(1)) 위에 존재하고; 그리고 MD 컨택트 구조물들(208(1) 및 208(3)) 및 V2V 레일(214(1)) 위에 상응하게 존재한다. 도전성 세그먼트(216(2))는 X 축의 방향으로 연장되고; MD 컨택트 구조물들(208(4) 및 208(6)) 및 V2V 레일(214(2)) 위에 상응하게 존재한다. 일부 실시예에서, Y 축과 관련하여 측정된 폭과 관련하여, V2V 레일의 폭은 해당 도전성 세그먼트보다 좁다. 예를 들어, V2V 레일들(214(1) 및 214(2))의 폭들은 해당 도전성 세그먼트들(216(1) 및 216(2))보다 좁다. 일부 실시예에서, Z 축과 관련하여 측정된 층 위치와 관련하여, V2V 레일의 폭은 해당 도전성 세그먼트보다 좁은데, 그 이유는 V2V 레일이 해당 도전성 세그먼트의 층보다 낮은 층에 있기 때문이다. 일부 실시예에서, Y 축과 관련하여 측정된 폭과 관련하여, V2V 레일의 폭은 해당 도전성 세그먼트와 실질적으로 동일하다. 일부 실시예에서, Y 축과 관련하여 측정된 폭과 관련하여, V2V 레일의 폭은 해당 도전성 세그먼트보다 넓다.
도 2a에서, 활성 영역들(204(1) 및 204(2))은 해당 반도체 영역들이다. 일부 실시예에서, 활성 영역들(204(1) 및 204(2))은 상응하게 도핑된 반도체 영역들이다. 일부 실시예에서, 활성 영역(204(1))은 P 타입 도전성, 예를 들어, PMOS 트랜지스터들을 위해 구성되고, 활성 영역(204(2))은 N 타입 도전성, 예를 들어, NMOS 트랜지스터들을 위해 구성된다. 일부 실시예에서, 활성 영역(204(1))은 N 타입 도전성을 위해 구성되고, 활성 영역(204(2))은 P 타입 도전성을 위해 구성된다. 일부 실시예에서, 활성 영역(204(1) 및 204(2))의 각각은 동일한 타입의 도전성을 위해 구성된다.
다양한 트랜지스터들이 도 2a에 도시되어 있다. 제 1 트랜지스터는 게이트 구조물(206(2)) 및 MD 컨택트 구조물들(208(1) 및 208(2))의 아래에 상응하게 놓이는 활성 영역(204(1)) 내의 소스/드레인 영역들을 포함한다. 제 2 트랜지스터는 게이트 구조물(206(3)) 및 MD 컨택트 구조물들(208(2) 및 208(3))의 아래에 상응하게 놓이는 활성 영역(204(1)) 내의 소스/드레인 영역들을 포함한다. 제 3 트랜지스터는 게이트 구조물(206(2)) 및 MD 컨택트 구조물들(208(4) 및 208(5))의 아래에 상응하게 놓이는 활성 영역(204(2)) 내의 소스/드레인 영역들을 포함한다. 제 4 트랜지스터는 게이트 구조물(206(3)) 및 MD 컨택트 구조물들(208(5) 및 208(6))의 아래에 상응하게 놓이는 활성 영역(204(2)) 내의 소스/드레인 영역들을 포함한다.
도 2a에서, 일부 실시예에서, 셀 영역(202A)은 4 개의 트랜지스터(4T) 인버터의 기초를 나타낸다. 일부 실시예에서, 인버터는 부울 논리 함수의 일 예로서 간주된다. 일부 실시예에서, 셀 영역(202A)은 다른 부울 논리 함수들, 예컨대, AND, OR, XOR, XNOR 등을 나타내는 더 큰 셀 영역 내에 포함된다. 일부 실시예에서, 셀 영역(202A)은 저장 함수, 예컨대, 플립 플롭, 래치 등을 나타내는 더 큰 셀 영역 내에 포함된다. 보다 구체적으로, 이러한 실시예들에서, 도전성 세그먼트들(216(1) 및 216(2))은 제 1 및 제 2 기준 전압들, 예컨대, VDD 및 VSS에 상응하게 전기적으로 연결되고; MD 컨택트 구조물들(208(2) 및 208(5))은 Y 축의 방향으로 연장되어 서로 병합(도시되지 않음)되고 함께 전기적으로 연결되어 인버터의 출력 핀으로서 역할을 하며; 그리고 추가 도전성 세그먼트(도시되지 않음)가 제 1 금속화 층 내에 제공되고, 이러한 추가 도전성 세그먼트는 VG 구조물들(210(1)-210(2))을 전기적으로 연결하여 인버터의 입력 핀으로서 역할을 한다.
도 2a에서, 셀 영역(202A)은 전력 레일(power rail)(PR) 아키텍처들의 이종 배열체를 갖는다. 일부 실시예에서, 셀 영역(202A)은 PR-이종인 것으로 설명된다. 셀 영역(202A)의 상부 부분은 아래에서 설명되는 바와 같이, 전용 PR (PPR) 아키텍처(218)를 갖는다.
셀 영역(202A)의 하부 부분은 아래에서 설명되는 바와 같이 공통 PR (CPR) 아키텍처(220)를 갖는다.
일부 실시예에서, CPR 아키텍처의 공통 측면은 다음과 같이 이해된다. 셀 영역(202A)의 하부 부분에서, Y 축과 관련하여, 전력 레일(예컨대, 도전성 세그먼트(216(2))은 셀 경계(203)의 하단 에지와 중첩한다. 셀 경계 (203)의 하단 에지에 인접하는 다른 셀 영역(도시되지 않음)은 셀 영역(202A)과 전력 레일을 공유할 것이다. 셀 영역(202A)의 하부 부분의 전력 레일은 셀 경계(203)의 하단 에지를 가로 질러 연장되고 다른 셀 영역과 공유(즉, 공유 가능)될 수 있기 때문에, 전력 레일은 공통 전력 레일인 것으로 간주된다.
일부 실시예에서, PPR 아키텍처의 전용 측면은 다음과 같이 이해된다. 셀 영역(202A)의 상부 부분에서, Y 축과 관련하여, 전력 레일(예컨대, 도전성 세그먼트(216(1))은 셀 경계(203)의 상단 에지와 중첩하지 않는다. 셀 경계(203)의 상단 에지에 인접하는 다른 셀 영역(도시되지 않음)은 셀 영역(202A)과 전력 레일을 공유하지 못할 수 있을 것이다. 셀 영역(202A)의 상부 부분의 전력 레일이 셀 경계(203)의 상단 에지를 가로 질러 연장되지 않기 때문에, 즉, 셀 영역(202A)의 상부 부분 내의 전력 레일이 공유될 수 없기 때문에, 전력 레일은 전용 전력 레일인 것으로 간주된다.
PPR 아키텍처(218)에 따르면, 도 2a의 V2V 레일(214(1)) 및 도전성 세그먼트(216(1))의 각각은 활성 영역(204(1))과 중첩한다. 보다 구체적으로, Y 축과 관련하여, V2V 레일(214(1)) 및 도전성 세그먼트(216(1))의 각각은 활성 영역(204(1)) 위에 중심이 맞추어진다. 또한, Y 축과 관련하여, V2V 레일(214(1))도 도전성 세그먼트(216(1))도 셀 경계(203)의 상단 에지를 가로 질러 연장되지 않는다.
도 2a에서, Y 축과 관련한 길이 측면에서, 보다 긴 MD 컨택트 구조물(208(2))의 길이는, MD 컨택트 구조물(208(5))의 상당 부분이 V2V 레일(214(1) 또는 도전성 세그먼트(216(1)) 중 어떤 것에 의해서도 중첩되지 않도록 하면, 충분하다. VD 구조물(212(2))이 MD 컨택트 구조물(208(2))에 대응한다는 것을 상기하면, 보다 긴 MD 컨택트 구조물(208(2))의 길이는, VD 구조물(212(2))이 V2V 레일(214(1))에 의해 중첩되지 않게 하며, 즉, VD 구조물(212(2))이 V2V 레일(214(1))로부터 전기적으로 분리되게 한다.
대조적으로, Y 축과 관련하여, 보다 짧은 MD 컨택트 구조물들(208(1) 또는 208(3))의 각각의 길이는, MD 컨택트 구조물들(208(1) 또는 208(3))의 각각이 V2V 레일(214(1)) 및 도전성 세그먼트(216(1))의 각각에 의해 상응하게 중첩되게 한다. VD 구조물들(212(1) 및 212(3))이 MD 컨택트 구조물들(208(1) 및 208(3))에 대응한다는 것을 상기하면, 보다 짧은 MD 컨택트 구조물들(208(1) 및 208(3))의 각각의 길이는 추가적으로, VD 구조물들(212(1) 및 212(3))이 V2V 레일(214(1))에 의해 중첩되게 하고, 즉, 추가적으로 VD 구조물들(212(1) 및 212(3))이 V2V 레일(214(1))에 전기적으로 연결되게 한다.
도 2a에서, CPR 아키텍처(220)에 따라 그리고 Y 축과 관련하여, 도 2a의 V2V 레일(214(2)) 및 도전성 세그먼트(216(2))의 각각은 셀 경계(203)의 하단 에지와 중첩한다. 보다 구체적으로, Y 축과 관련하여, V2V 레일(214(2)) 및 도전성 세그먼트(216(2))의 각각은 셀 영역(203)의 하단 에지에 중심이 맞추어진다. 또한, Y 축과 관련하여, V2V 레일(214(2))도 도전성 세그먼트(216(2))도 셀 경계(204(2))와 중첩하지 않는다.
Y 축과 관련하여, 보다 짧은 MD 컨택트 구조물(208(5))의 길이는, MD 컨택트 구조물(208(5))이 V2V 레일(214(2))에 의해 중첩되지 않고, 그리고 도전성 세그먼트(216(2))에 의해 중첩되지 않게 한다. VD 구조물(212(5))이 MD 컨택트 구조물(208(5))에 대응한다는 것을 상기하면, 보다 짧은 MD 컨택트 구조물(208(5))의 길이는 추가적으로, VD 구조물(212(5))이 V2V 레일(214(2))에 의해 중첩되지 않게 하며, 즉, 추가적으로, VD 구조물(212(5))이 V2V 레일(214(2))로부터 전기적으로 분리되게 한다.
대조적으로, Y 축과 관련한 길이 측면에서, 보다 긴 MD 컨택트 구조물들(208(4) 또는 208(6))의 각각의 길이는, MD 컨택트 구조물들(208(4) 또는 208(6))의 각각이 V2V 레일(214(2)) 및 도전성 세그먼트(216(2))의 각각에 의해 상응하게 중첩되도록 하면 충분하다. VD 구조물들(212(4) 및 212(6))이 MD 컨택트 구조물들(208(4) 및 208(6))에 대응한다는 것을 상기하면, 보다 긴 MD 컨택트 구조물들(208(4) 및 208(6))의 각각의 보다 긴 길이는 추가적으로, VD 구조물들(212(4) 및 212(6))이 V2V 레일(214(2))에 의해 중첩되게 하고, 즉, 추가적으로 VD 구조물들(212(4) 및 212(6))이 V2V 레일(214(2))에 전기적으로 연결되게 한다.
일부 실시예에서, PPR 아키텍처는 변화된다. 일부 실시예에서, PPR 아키텍처와 관련하여, 보다 긴 MD 컨택트 구조물은 보다 짧은 MD 컨택트 구조와 (X 축과 관련한) 위치에서 교환되고, 그에 따라 해당 VD 구조물들이 이동된다. 위치 교환의 일 예로서, PPR 아키텍처(218)와 관련하여, 트랙 T4와 정렬되는 대신, 보다 긴 MD 컨택트 구조물(208(2))이 트랙 T6과 정렬되고(도시되지 않음), 보다 짧은 MD 컨택트 구조물(208(3))은 트랙 T4와 상응하게 정렬(도시되지 않음)된다. 위치 교환의 다른 예로서, 트랙 T4와 정렬되는 대신, 보다 긴 MD 컨택트 구조물(208(2))이 트랙 T2와 정렬되고(도시되지 않음), 보다 짧은 MD 컨택트 구조물(208(1))은 트랙 T4와 상응하게 정렬(도시되지 않음)된다.
일부 실시예에서, PPR 아키텍처와 관련하여, 보다 짧은 MD 컨택트 구조물은 보다 긴 MD 컨택트 구조물로 대체(길이 방향 대체)되고, 그에 따라 해당 VD 구조물이 이동되어 2 개의 보다 짧은 및 하나의 보다 긴 MD 컨택트 구조물들이 생성된다. 길이 방향 대체의 일 예로서, PPR 아키텍처(218M)와 관련하여, 보다 짧은 MD 컨택트 구조물(208(3)M)은 보다 긴 MD 컨택트 구조물(도시되지 않았지만 MD 컨택트 구조물(208(2)M과 유사함)로 대체(도시되지 않음)된다. 길이 방향 대체의 다른 예로서, 보다 짧은 MD 컨택트 구조물(208(1)M)은 보다 긴 MD 컨택트 구조물(도시되지 않았지만 MD 컨택트 구조물(208(2)M과 유사함)로 대체(도시되지 않음)된다.
일부 실시예에서, CPR 아키텍처는 변화된다. 일부 실시예에서, CPR 아키텍처와 관련하여, 보다 짧은 MD 컨택트 구조물은 보다 긴 MD 컨택트 구조물과 (X 축과 관련한) 위치에서 교환되고, 그에 따라 해당 VD 구조물들이 이동된다. 위치 교환의 일 예로서, CPR 아키텍처(220)와 관련하여, 트랙 T4와 정렬되는 대신, 보다 짧은 MD 컨택트 구조물(208(5))이 트랙 T6과 정렬되고(도시되지 않음), 보다 긴 MD 컨택트 구조물(208(6))은 트랙 T4와 상응하게 정렬(도시되지 않음)된다. 위치 교환의 다른 예로서, 트랙 T4와 정렬되는 대신, 보다 짧은 MD 컨택트 구조물(208(5))이 트랙 T2와 정렬되고(도시되지 않음), 보다 긴 MD 컨택트 구조물(208(4))은 트랙 T4와 상응하게 정렬(도시되지 않음)된다.
일부 실시예에서, CPR 아키텍처와 관련하여, 보다 긴 MD 컨택트 구조물은 보다 짧은 MD 컨택트 구조물로 대체(길이 방향 대체)되고, 그에 따라 해당 VD 구조물이 이동되어 2 개의 보다 짧은 및 하나의 보다 긴 MD 컨택트 구조물들이 생성된다. 길이 방향 대체의 일 예로서, CPR 아키텍처(220M)와 관련하여, 보다 긴 MD 컨택트 구조물(208(6)M)은 보다 짧은 MD 컨택트 구조물(도시되지 않았지만 MD 컨택트 구조물(208(5)M과 유사함)로 대체(도시되지 않음)된다. 길이 방향 대체의 다른 예로서, 보다 긴 MD 컨택트 구조물(208(4)M)은 보다 짧은 MD 컨택트 구조물(도시되지 않았지만 MD 컨택트 구조물(208(5)M과 유사함)로 대체된다.
다시, 도 2b, 도 2c, 및 도 2d는 일부 실시예에 따른 도 2a의 레이아웃 다이어그램의 해당 단면들이다.
도 2a의 단면 라인 IIB-IIB'는 도 2b가 해당 도 2a 및 도 2b와 어떻게 관련되는지를 도시한 것이다. 도 2a의 단면 라인 IIC-IIC'는 도 2d가 도 2a와 어떻게 관련되는지를 도시한 것이다.
도 2b-2c의 각각에서, V2V 레일(214(1))은 V2V 레일(214(1))의 하부 표면과 해당 MD 컨택트 구조물들(208(1), 208(2) 및 208(3))의 상부 표면들 사이에 갭들(222(1), 222(2) 및 222(3))이 형성되도록 하는 두께로 구성된다. VD 구조물들(212(1) 및 212(3))의 부분들은 해당 갭들(222(1) 및 222(3))을 충전한다. 유전체 재료(도시되지 않음)는 MD 컨택트 구조물(208(2))이 V2V 레일(214(1))로부터 전기적으로 분리되도록 갭(222(2))을 충전한다. 다른 접근법에 따르면, V2V 레일은 V2V 레일의 하단 표면이 각 해당 하부 MD 컨택트 구조물의 상부 표면과 상응하게 연속적이도록 구성된다. 따라서, V2V 레일(214(2))이 다른 접근법에 따라 V2V 레일로 대체된다면, MD 컨택트 구조물은 MD 컨택트 구조물(208(2))에 전기적으로 연결될 것이고, 따라서 MD 컨택트 구조물(208(1) 및 208(3))에도 전기적으로 연결될 것이며, 결과적으로 (게이트 구조물(206(2)) 및 MD 컨택트 구조물들(208(1) 및 208(2)) 아래에 상응하게 놓이는 활성 영역(204(1)) 내의 소스/드레인 영역들에 대응하는) 제 1 트랜지스터는 더 이상 스위치로서 기능할 수 있는 트랜지스터가 아닐 것이다. 대조적으로, 도 2a에서, V2V 레일(214(1))은 유리하게도 V2V 레일(214(1))의 하부 표면과 MD 컨택트 구조물들(208(1), 208(2) 및 208(3))의 상부 표면들 사이에 갭들(222(1), 222(2) 및 222(3))이 형성되도록 구성되며, 결과적으로 MD 컨택트 구조물(208(2))은 V2V 레일(214(1))로부터 전기적으로 분리된다.
도 2d에서, Z 축과 관련하여, V2V 레일(214(1))은 V2V 레일(214(2))의 하부 표면과 해당 MD 컨택트 구조물(208(4)), MD 컨택트 구조물-고스트(208(5)’)(아래 참조) 및 MD 컨택트 구조물(208(6))의 상부 표면들 사이에 갭들(222(4), 222(5) 및 222(6))이 형성되도록 하는 두께로 구성된다. Y 축과 관련하여, MD 컨택트 구조물(208(5))은 V2V 레일(214(2)) 아래에서 중첩되지 않는다. 따라서, 가상 라인, 즉 MD 컨택트 구조물(208(5)')의 파선 버전이 도시되며, 그렇지 않으면 MD 컨택트 구조물(208(5))이 도 2d에 존재할 것이다. Z 축과 관련하여, 갭들(222(1)-222(6))의 각각은 도 2a-2c에서 항목(223)으로 도시된 사이즈/거리를 갖는다.
도 2a 및 도 2d에서, Z 방향과 관련하여, V2V 레일(214(1))은 V2V 레일(214(1))의 상부 표면이 해당 VD 구조물들(212(1) 및 212(3))의 상부 표면들을 넘어 돌출하지 않도록 구성된다. V2V 레일(214(2))은 V2V 레일(214(2))의 상부 표면이 해당 VD 구조물들(212(4) 및 212(6))의 상부 표면들을 넘어 돌출하지 않도록 구성된다.
도 2c는 일부 실시예에 따른 도 2b의 변형이다. 보다 구체적으로, 도 2c는 도 2b의 변형의 작은 부분을 도시한 것이다. 도 2c에서, V2V 레일(214(2)')은 V2V 레일(214(1))의 상부 표면과 도전성 세그먼트(216(1))의 하부 표면 사이에 갭, 예컨대, 224(1)이 형성되도록 구성된다.
도 2e는 도 2a의 변형이다. 도 2f는 도 2a의 변형이다. 보다 구체적으로, 셀 영역(208E)은 셀 영역(208A)의 변형이다. 보다 구체적으로, 셀 영역(208F)은 셀 영역(208A)의 변형이다.
도 2e에서, Y 축과 관련하여, 셀 영역(208E)은 X 축의 방향으로 연장되는 라인(226)에 의해 양분된다. 도 2f에서, Y 축과 관련하여, 셀 영역(208F)은 X 축의 방향으로 연장되는 라인(226)에 의해 양분된다. 라인(226)은 미러 대칭의 축이다.
도 2e에서, 셀 영역(202E)은 PPR 아키텍처들의 동종 배열체를 갖는다. 일부 실시예에서, 셀 영역(202E)은 PPR-동종인 것으로 설명되며, 즉, 셀 영역(202E)은 CPR 아키텍처를 포함하지 않는다. 셀 영역(202E)의 상부 부분은 PPR 아키텍처(218)를 갖는다. 셀 영역(202E)의 하부 부분은 PPR 아키텍처(218M)를 갖는다. 축(226)과 관련하여, 항목 번호 218M의 문자 M 접미사는 PPR 아키텍처(218M)가 PPR 아키텍처(218)에 대해 미러 대칭임을 나타낸다. 따라서, 셀 영역(202E)은 PPR-동종 아키텍처를 갖는다.
셀 영역(202A)의 PR-이종 아키텍처와 비교하여, 셀 영역(202E)의 PPR-동종 아키텍처는 다음과 같은 미러 대칭 컴포넌트들: 즉, MD 컨택트 구조물들(208(4), 208(5) 및 208(6)) 대신에 이에 상응하는 MD 컨택트 구조물들(208(1)M, 208(2)M 및 208(3)M); 및 VD 구조물들(212(4), 212(5) 및 212(6)) 대신에 이에 상응하는 VD 구조물들(212(1)M, 212(2)M 및 212(3)M)을 포함한다. 일부 실시예에서, PPR 아키텍처는 변화되어, PPR-동종이지만 축(226)에 대해 미러 대칭이 아닌 셀 영역을 생성한다.
도 2f에서, 셀 영역(202F)은 CPR 아키텍처들의 동종 배열체를 갖는다. 일부 실시예에서, 셀 영역(202F)은 CPR-동종인 것으로 설명되며, 즉, 셀 영역(202F)은 PPR 아키텍처를 포함하지 않는다. 셀 영역(202F)의 상부 부분은 CPR 아키텍처(220M)를 갖는다. 셀 영역(202F)의 하부 부분은 CPR 아키텍처(220)를 갖는다. 축(226)과 관련하여, 항목 번호 220M의 문자 M 접미사는 CPR 아키텍처(220M)가 CPR 아키텍처(220)에 대해 미러 대칭임을 나타낸다. 따라서, 셀 영역(202F)은 CPR-동종 아키텍처를 갖는다.
셀 영역(202A)의 PR-이종 아키텍처와 비교하여, 셀 영역(202F)의 CPR-동종 아키텍처는 다음과 같은 미러 대칭 컴포넌트들: 즉, MD 컨택트 구조물들(208(1), 208(2) 및 208(3)) 대신에 이에 상응하는 MD 컨택트 구조물들(208(4)M, 208(5)M 및 208(6)M); 및 VD 구조물들(212(1), 212(2) 및 212(3)) 대신에 이에 상응하는 VD 구조물들(212(4)M, 212(5)M 및 212(6)M)을 포함한다. 일부 실시예에서, CPR 아키텍처는 변화되어, CPR-동종이지만 축(226)에 대해 미러 대칭이 아닌 셀 영역을 생성한다.
도 3a, 도 3b, 및 도 3c는 일부 실시예에 따른 해당 셀 영역들(302A, 302B, 및 302C)의 레이아웃 다이어그램들이다. 도 3d 및 도 3e는 일부 실시예에 따라 해당 도 3a 및 도 3c의 레이아웃 다이어그램들의 해당 단면들이다.
도 3a 내지 도 3c의 레이아웃 다이어그램들은 도 3a 내지 도 3c의 레이아웃 다이어그램들에 따라 부분적으로 상응하게 제조된 해당 반도체 디바이스들 내의 해당 셀 영역들을 나타낸다. 따라서, 도 3a 내지 도 3c의 레이아웃 다이어그램들 내의 개별 형상들(패턴들이라고도 함)은 도 3a 내지 도 3c의 레이아웃 다이어그램들에 따라 부분적으로 상응하게 제조된 해당 반도체 디바이스들의 해당 셀 영역들 내의 해당 개별 구조물들을 나타낸다. 설명의 단순화를 위해, 도 3a 내지 도 3c의 레이아웃 다이어그램들(및 여기에 포함된 다른 레이아웃 다이어그램들)의 요소들은 마치 형상들 자체가 아니라 구조물들인 것처럼 지칭될 것이다.
도 3a 내지 도 3e는 도 2a 내지 도 2f의 것과 유사한 넘버링 방식을 따른다. 대응하지만, 일부 컴포넌트들이 또한 상이하다. 대응하지만 그럼에도 불구하고 차이가 있는 컴포넌트들을 식별하는 것을 돕기 위해, 넘버링 표기법은 도 3a 내지 도 3e에 대해 3-시리즈 번호들을 사용하는 반면, 도 2a 내지 도 2f에 대한 넘버링 표기법은 2-시리즈 번호들을 사용한다. 예를 들어, 도 2a의 항목(204(1))은 활성 영역이고, 도 3a의 해당 항목(304(1))은 활성 영역이며, 여기서 유사점들은 공통 루트 *04(1)에서 반영되고; 차이점들은 도 3a에 사용되는 선행 디지트 3 및 도 2a에 사용되는 선행 디지트 2에서 반영된다. 간결함을 위해, 논의는 유사점들보다는 도 3a-3e와 도 2a-2f 사이의 차이점들에 더 초점이 맞춰질 것이다.
레이아웃 다이어그램들(302A-302C)은 트랙 라인들(T1, T2, T3, T4 및 T5)에 따라 상응하게 구성된다. 도 3a의 단면 라인 IIID-IIID' 및 도 3c의 단면 라인 IIIE-IIIE'는 제 1 방향에 수직인 제 2 방향으로 상응하게 연장된다. 제 2 방향은, 예컨대, 도 3a-3c에서의 X 축이다.
도 3a에서, 셀 영역(302A)은: 활성 영역들(304(1) 및 304(2)); 게이트 구조물들(306(1), 306(2), 306(3) 및 306(4)); MD 컨택트 구조물들(308(1) 및 308(2)); VG 구조물들(310(1) 및 310(2)); VD 구조물들(312(1) 및 312(2)); V2V 레일(314(1)); 및 제 1 금속화 층 내의 도전성 세그먼트들(316(1), 316(2) 및 316(3))을 포함한다. 도 3a에서, 셀 경계(303)가 도시되어 있는데, 이는 레이아웃 다이어그램의 피처이지만 도 3a에 기반한 반도체 디바이스 내의 해당 구조물을 갖지는 않는다.
VG 구조물들(310(1) 및 310(2))은 게이트 구조물(306(2)) 위에 존재하고, 게이트 구조물(306(2))에 전기적으로 연결된다. MD 컨택트 구조물들(308(1)-308(2))은 Y 축의 방향으로 상응하게 연장되며; 활성 영역들(304(1) 및 304(2)) 위에 상응하게 존재하고, 활성 영역들(304(1) 및 304(2))에 전기적으로 연결된다. VD 구조물들(312(1)-312(2))은 MD 컨택트 구조물(308(2)) 위에 상응하게 존재하고, MD 컨택트 구조물(308(2))에 전기적으로 연결된다. V2V 레일(314(1))은 X 축의 방향으로 연장되며; MD 컨택트 구조물들(308(1) 및 308(2)) 위에 상응하게 존재하며; 그리고 VD 구조물들(312(1)-312(2)) 위에 상응하게 존재하며, VD 구조물들(312(1)-312(2))에 전기적으로 연결된다.
도 3a에서, 도전성 세그먼트들(316(1)-316(3))은 X 축의 방향으로 연장된다. 도전성 세그먼트들(316(1) 및 316(3))은 VG 구조물들(310(1) 및 310(2)) 위에 상응하게 존재하고, VG 구조물들(310(1) 및 310(2))에 전기적으로 연결된다. 일부 실시예에서, 게이트 구조물들(206(1) 및 206(3))은 더미 게이트 구조물들이다. 도전성 세그먼트(316(2))는 MD 컨택트 구조물들(308(1) 및 308(3)) 및 V2V 레일(314(1)) 위에 상응하게 존재하며; 그리고 VD 구조물들(312(1) 및 312(2)) 위에 존재하고, VD 구조물들(312(1) 및 312(2))에 전기적으로 연결된다. 셀 영역(302A)의 아키텍처는 PPR-동종이다.
미러 대칭 축(326)은 X 축의 방향으로 연장된다. Y 축과 관련하여, V2V 레일(314(1)) 및 도전성 세그먼트(316(2))는 활성 영역들(304(1) 및 304(2)) 사이에 존재하고; 축(326)에 대해 중심이 맞추어져 있다.
행들이 X 축의 방향으로 연장되고, 셀 영역의 높이가 Y 축과 관련되어 있는 일부 실시예에서, 이중 높이 셀 영역은 2 개의 행들의 높이를 갖고, 단일 높이 셀은 하나의 행의 높이를 갖는다. 셀 영역(302A)은 이중 높이 셀 영역인 반면, 예컨대, 셀 영역(102A)은 단일 높이 셀 영역이다. 셀 영역(302)이 이중 높이 셀 영역이기 때문에, 일부 실시예에서, 축(326)은 또한 2 개의 행들 사이의 경계를 나타낸다.
MD 컨택트 구조물(308(1))은 활성 영역(304(1))의 드레인/소스(DS) 영역(328(1))을 활성 영역(308(2))의 DS 영역(328(3))에 전기적으로 연결한다. MD 컨택트 구조물(308(2))은 활성 영역(304(1))의 DS 영역(328(2))을 활성 영역(308(2))의 DS 영역(328(4))에 전기적으로 연결한다. X 축과 관련하여, 셀 영역(302A)은 2 CPP의 폭을 갖는다.
일부 다른 실시예들(도시되지 않음)에 따르면, 셀 영역(302A)의 인터커넥션들은, DS 영역들(308(1) 및 308(3))에 대응하는 제 1 및 제 2 DS 영역들이 동일한 활성 영역 내에 있고 DS 영역들(308(2) 및 308(4))에 대응하는 제 3 및 제 4 DS 영역들이 동일한 활성 영역 내에 있는 단일 높이 셀 영역에 의해 제공된다. X 축과 관련하여, 다른 실시예들에 따른 단일 높이 셀 영역은 3 CPP의 폭을 갖는다. 다른 실시예들에 따른 단일 높이 셀 영역은: 제 1 금속화 층 내의 제 1 추가 도전성 세그먼트(및 해당 VD 구조물들)를 사용하여 제 1 및 제 2 DS 영역들을 전기적으로 연결하고; 그리고 제 1 금속화 층 내의 제 2 추가 도전성 세그먼트(및 해당 VD 구조물들)를 사용하여 제 3 및 제 4 DS 영역들을 전기적으로 연결한다. (1) MD 컨택트 구조물(308(1))을 사용하여 DS 영역들(328(1) 및 328(3))을 전기적으로 연결하고, (2) MD 컨택트 구조물(308(2))을 사용하여 DS 영역들(328(2) 및 328(4))을 전기적으로 연결함으로써, 셀 영역(302A)은: 다른 실시예들의 셀 영역과 비교하여, 셀 영역의 폭을 좁히면서 제 1 금속화 층 내의 혼잡성을 감소시키는 것을 포함한 이점들; 및 다른 실시예들의 셀 영역과 비교하여, 셀 영역의 높이를 증가시키는 단점을 갖는다. 일부 실시예에서, 셀 영역(302A)의 이점들은 셀 영역(302A)의 언급된 단점을 능가하는 것으로 간주된다.
도 3b는 일부 실시예에 따라 도 3a의 셀 영역(302A)의 변형인 셀 영역(302B)의 레이아웃 다이어그램이다.
보다 구체적으로, 도 3b는 도 3a의 셀 영역(302A)과 관련한 변동인 셀 영역(302B)이 위치하는 작은 부분을 도시한 것이다. 도 3a의 VD 구조물들(312(1) 및 312(2))은 도 3b에서의 단일 VD 구조물(312(3))로 병합된다. 도 3a의 VD 구조물들(312(1) 및 312(2))의 각각이 정사각형인 반면, VD 구조물(312(3))은 Y 축의 방향으로 연장되는 장축을 갖는 직사각형이다. 일부 실시예에서, 비아 구조물(312(3))은 비아 바 구조물(via bar structure)로서 설명된다.
도 3c는 도 3a와 유사하며, 간결함을 위해, 논의는 유사점들보다는 도 3c와 도 3a 사이의 차이점들에 더 초점이 맞춰질 것이다.
셀 영역(302A)의 아키텍처가 PPR-동종인 반면, 셀 영역(302C)의 아키텍처는 CPR-동종이다.
셀 영역(302C)은 셀 영역(302A)에서와 같이 단일 V2V 레일(314(1))보다는 2 개의 V2V 레일들, 즉 314(2) 및 314(3)을 포함한다. 따라서, 셀 영역(302C)의 VD 구조물들(312(3) 및 312(4))은 셀 영역(302A)의 VD 구조물들(312(1) 및 312(2))을 상응하게 대체한다.
Y 축과 관련하여: V2V 레일(314(2)) 및 도전성 세그먼트(316(4))는 활성 영역(304(1)) 상에 중심이 맞추어지며, V2V 레일(314(3)) 및 도전성 세그먼트(316(5))는 활성 영역(304(2)) 상에 중심이 맞추어져 있다. 제 1 금속화 층에서의 경로 혼잡성의 측면에서, 그리고 셀 영역(302A)과 비교하여, 셀 영역(302C)은: 도 3a의 도전성 세그먼트(316(2))가 도 3c에서의 도전성 세그먼트들(316(4) 및 316(5))로 대체되기 때문에 활성 영역들(304(1) 및 304(2)) 사이로 경로 혼잡성을 감소시키며; 그리고 도 3c의 도전성 세그먼트들(316(4) 및 316(5))이 도 3a의 도전성 세그먼트(316(2))를 대체하기 때문에 활성 영역들(304(1) 및 304(2)) 위로 경로 혼잡성을 증가시킨다.
다시, 도 3d 및 도 3e는 일부 실시예에 따른 해당 도 3a 및 도 3c의 레이아웃 다이어그램의 해당 단면들이다.
일부 실시예에서, V2V 레일(314(1))은 V2V 레일(314(1))의 상부 표면과 도전성 세그먼트(316(2))의 하부 표면 사이에 갭(도시되지 않지만 도 2c의 224(1)이 참조됨)이 형성되도록 구성된다.
도 4는 일부 실시예에 따른 반도체 디바이스를 제조하는 방법의 플로우차트이다.
도 4에서, 플로우차트는 블럭들(402-416)을 포함한다. 블럭(402)에서, 활성 영역을 형성한다. 활성 영역의 일 예는 도 2a의 활성 영역(204(1)) 등이다. 블럭(402)으로부터, 흐름은 블럭(404)으로 진행한다.
블럭(404)에서, 제 1 방향으로 연장되고, 활성 영역과 상응하게 중첩하고, 활성 영역에 전기적으로 연결되는 제 1, 제 2 및 제 3 MD 컨택트 구조물들을 형성한다. 제 1 방향의 일 예는 Y 축에 평행한 방향이다. 이러한 제 1, 제 2 및 제 3 MD 컨택트 구조물들의 예들은 도 2a의 MD 컨택트 구조물들(208(1), 208(2) 및 208(3)) 등을 포함한다. 블럭(404)으로부터, 흐름은 블럭(406)으로 진행한다.
블럭(406)에서, 제 1 MD 컨택트 구조물 위에 존재하고, 제 1 MD 컨택트 구조물에 전기적으로 연결되는 제 1 비아-대-MD (VD) 구조물을 형성한다. 이러한 제 1 VD 구조물의 일 예는 도 2a의 VD 구조물(212(1)) 등이다. 블럭(406)으로부터, 흐름은 블럭(408)으로 진행한다.
블럭(408)에서, 제 1 MD 컨택트 구조물과 제 2 또는 제 3 MD 컨택트 구조물들 중 적어도 하나와 중첩하도록 제 1 방향에 수직인 제 2 방향으로 연장되고, 제 1 VD 구조물에 전기적으로 연결되는 비아-대-비아(V2V) 레일을 형성한다. 제 2 방향의 일 예는 X 축에 평행한 방향이다. 이러한 V2V 레일의 일 예는 도 2a의 V2V 레일(214(1)) 등이다. 블럭(408)으로부터, 흐름은 블럭(410)으로 진행한다.
블럭(410)에서, 제 1 및 제 2 방향의 각각에 수직인 제 3 방향과 관련하여, V2V 레일의 상부 표면을 제 1 VD 구조물의 상부 표면을 넘어 돌출되지 않도록 배치한다. 제 3 방향의 일 예는 Z 축에 평행한 방향이다. 이러한 V2V 레일의 상부 표면의 일 예는 도 2b의 V2V 레일(214(1))의 상부 표면 등이다. 블럭(410)으로부터, 흐름은 블럭(412)으로 진행한다.
블럭(412)에서, 제 3 방향과 관련하여, V2V 레일의 하부 표면과 제 1, 제 2 및 제 3 MD 컨택트 구조물들의 해당 상부 표면들 사이에 제 1, 제 2 및 제 3 갭들이 상응하게 남아 있도록 V2V 레일의 하부 표면을 배치한다. 이러한 V2V 레일의 하부 표면의 일 예는, V2V 레일(214(1))의 하부 표면과 해당 MD 컨택트 구조물들(208(1), 208(2) 및 208(3))의 상부 표면들 사이에 갭들(222(1), 222(2) 및 222(3))을 생성하는 도 2b의 V2V 레일(214(1))의 하부 표면 등이다. 블럭(412)으로부터, 흐름은 블럭(414)으로 진행한다.
블럭(414)에서, V2V 레일과 중첩하고, 제 1 금속화 층 내에 존재하며, 그리고 제 1 VD 구조물에 전기적으로 연결되는 제 1 도전성 세그먼트를 형성한다. 이러한 제 1 도전성 세그먼트의 일 예는 도 2a의 도전성 세그먼트(216(1)) 등이다. 블럭(414)으로부터, 흐름은 블럭(416)으로 진행한다.
블럭(416)에서, 제 3 방향과 관련하여, V2V 레일과 제 2 또는 제 3 MD 컨택트 구조물들 중 적어도 하나 사이에 유전체 재료를 형성하며, 결과적으로, 유전체 재료는 V2V 레일을 제 2 또는 제 3 MD 컨택트 구조물들로부터 상응하게 전기적으로 격리시키며, 즉, 유전체 재료는 V2V 레일로부터 제 2 또는 제 3 MD 컨택트 구조물을 전기적으로 분리한다. V2V 레일을 제 2 또는 제 3 MD 컨택트 구조물들로부터 상응하게 격리시키는, 즉 V2V 레일로부터 제 2 또는 제 3 MD 컨택트 구조물을 전기적으로 분리하는 유전체 재료로 충전된 (V2V 레일과 제 2 또는 제 3 MD 컨택트 구조물들 사이의) 갭의 일 예는 도 2b의 갭(222(2))이다.
도 4의 플로우차트에서, VD 구조물들은 (일반적으로) V2V 레일들 이전에 형성된다. 대안적으로, VD 구조물들은 (일반적으로) V2V 레일들 이후에 형성된다(도 5 참조).
도 5는 일부 실시예에 따른 반도체 디바이스를 제조하는 방법의 플로우차트이다.
도 5에서, 플로우차트는 블럭들(502-516)을 포함한다. 블럭(502)에서, 활성 영역을 형성한다. 활성 영역의 일 예는 도 2a의 활성 영역(204(1)) 등이다. 블럭(502)으로부터, 흐름은 블럭(504)으로 진행한다.
블럭(504)에서, 제 1 방향으로 연장되고, 활성 영역과 상응하게 중첩하고, 활성 영역에 전기적으로 연결되는 제 1, 제 2 및 제 3 MD 컨택트 구조물들을 형성한다. 제 1 방향의 일 예는 Y 축에 평행한 방향이다. 이러한 제 1, 제 2 및 제 3 MD 컨택트 구조물들의 예들은 도 2a의 MD 컨택트 구조물들(208(1), 208(2) 및 208(3)) 등을 포함한다. 블럭(504)으로부터, 흐름은 블럭(506)으로 진행한다.
블럭(506)에서, 제 1 MD 컨택트 구조물과 제 2 또는 제 3 MD 컨택트 구조물들 중 적어도 하나와 중첩하도록 제 1 방향에 수직인 제 2 방향으로 연장되고, 제 1 VD 구조물에 전기적으로 연결되는 비아-대-비아(V2V) 레일을 형성한다. 제 2 방향의 일 예는 X 축에 평행한 방향이다. 이러한 V2V 레일의 일 예는 도 2a의 V2V 레일(214(1)) 등이다. 블럭(506)으로부터, 흐름은 블럭(508)으로 진행한다.
블럭(508)에서, 제 1 및 제 2 방향의 각각에 수직인 제 3 방향과 관련하여, V2V 레일의 상부 표면을 제 1 비아-대-MD (VD) 구조물의 상부 표면을 넘어 돌출되지 않도록 배치한다(VD 구조물과 관련하여 블럭(512) 참조). 제 3 방향의 일 예는 Z 축에 평행한 방향이다. 이러한 V2V 레일의 상부 표면의 일 예는 도 2b의 V2V 레일(214(1))의 상부 표면 등이다. 블럭(508)으로부터, 흐름은 블럭(510)으로 진행한다.
블럭(510)에서, 제 3 방향과 관련하여, V2V 레일의 하부 표면과 제 1, 제 2 및 제 3 MD 컨택트 구조물들의 해당 상부 표면들 사이에 제 1, 제 2 및 제 3 갭들이 상응하게 남아 있도록 V2V 레일의 하부 표면을 배치한다. 이러한 V2V 레일의 하부 표면의 일 예는, V2V 레일(214(1))의 하부 표면과 해당 MD 컨택트 구조물들(208(1), 208(2) 및 208(3))의 상부 표면들 사이에 갭들(222(1), 222(2) 및 222(3))을 생성하는 도 2b의 V2V 레일(214(1))의 하부 표면 등이다. 블럭(510)으로부터, 흐름은 블럭(512)으로 진행한다.
블럭(512)에서, 제 1 MD 컨택트 구조물 위에 존재하고, 제 1 MD 컨택트 구조물에 전기적으로 연결되는 제 1 VD 구조물을 형성한다. 이러한 제 1 VD 구조물의 일 예는 도 2a의 VD 구조물(212(1)) 등이다. 블럭(512)으로부터, 흐름은 블럭(514)으로 진행한다.
블럭(514)에서, V2V 레일과 중첩하고, 제 1 금속화 층 내에 존재하며, 그리고 제 1 VD 구조물에 전기적으로 연결되는 제 1 도전성 세그먼트를 형성한다. 이러한 제 1 도전성 세그먼트의 일 예는 도 2a의 도전성 세그먼트(216(1)) 등이다. 블럭(514)으로부터, 흐름은 블럭(516)으로 진행한다.
블럭(516)에서, 제 3 방향과 관련하여, V2V 레일과 제 2 또는 제 3 MD 컨택트 구조물들 중 적어도 하나 사이에 유전체 재료를 형성하며, 결과적으로, 유전체 재료는 V2V 레일을 제 2 또는 제 3 MD 컨택트 구조물들로부터 상응하게 전기적으로 격리시키며, 즉, 유전체 재료는 V2V 레일로부터 제 2 또는 제 3 MD 컨택트 구조물을 전기적으로 분리한다. V2V 레일을 제 2 또는 제 3 MD 컨택트 구조물들로부터 상응하게 격리시키는, 즉 V2V 레일로부터 제 2 또는 제 3 MD 컨택트 구조물을 전기적으로 분리하는 유전체 재료로 충전된 (V2V 레일과 제 2 또는 제 3 MD 컨택트 구조물들 사이의) 갭의 일 예는 도 2b의 갭(222(2))이다.
도 6은 일부 실시예에 따른 반도체 디바이스를 제조하는 방법(600)의 플로우차트이다.
방법(600)은, 예를 들어, 일부 실시예에 따라 EDA 시스템(700)(아래에서 논의되는 도 7) 및 집적 회로(IC) 제조 시스템(800)(아래에서 논의되는 도 8)을 사용하여 구현 가능하다. 방법(600)에 따라 제조될 수 있는 반도체 디바이스의 예들은 도 1의 반도체 디바이스(100), 본원에 개시된 레이아웃 다이어그램들 중 다양한 것들에 대응하는 반도체 디바이스들 등을 포함한다.
도 6에서, 방법(600)은 블럭들(602-604)을 포함한다. 블럭(602)에서, 무엇보다도, 본원에 개시된 하나 이상의 레이아웃 다이어그램들 등을 포함하는 레이아웃 다이어그램을 생성한다. 블럭(602)은 일부 실시예에 따라, 예를 들어, EDA 시스템(700)(후술되는 도 7)을 사용하여 구현 가능하다.
보다 구체적으로, 블럭(602)은 표현될 반도체 다이어그램 내의 구조물들에 대응하는 형상들을 생성하는 것을 포함한다. 예를 들어, 블럭(602)에서 관련하여: 생성되는 레이아웃 다이어그램이 셀 영역(202A)에 대응하는 경우, 블럭(602)은 셀 영역(202A) 내에 도시된 구조물들에 대응하는 형상들을 생성하는 것을 포함하고; 생성되는 레이아웃 다이어그램이 셀 영역(202E)에 대응하는 경우, 블럭(602)은 셀 영역(202E) 내에 도시된 구조물들에 대응하는 형상들을 생성하는 것을 포함하고; 생성되는 레이아웃 다이어그램이 셀 영역(202F)에 대응하는 경우, 블럭(602)은 셀 영역(202F) 내에 도시된 구조물들에 대응하는 형상들을 생성하는 것을 포함하고; 생성되는 레이아웃 다이어그램이 셀 영역(302A)에 대응하는 경우, 블럭(602)은 셀 영역(302A) 내에 도시된 구조물들에 대응하는 형상들을 생성하는 것을 포함하고; 생성되는 레이아웃 다이어그램이 셀 영역(302B)에 대응하는 경우, 블럭(602)은 셀 영역(302B) 내에 도시된 구조물들에 대응하는 형상들을 생성하는 것을 포함하고; 생성되는 레이아웃 다이어그램이 셀 영역(302C)에 대응하는 경우, 블럭(602)은 셀 영역(302c) 내에 도시된 구조물들에 대응하는 형상들을 생성하는 것 등을 포함한다. 블럭(602)으로부터, 흐름은 블럭(604)으로 진행한다.
블럭(604)에서, 레이아웃 다이어그램에 기반하여, (A) 하나 이상의 포토리소그래픽 노광들이 행해지는 것, 또는 (B) 하나 이상의 반도체 마스크들이 제조되는 것, 또는 (C) 반도체 디바이스의 층 내의 하나 이상의 컴포넌트들이 제조되는 것 중의 적어도 하나가 수행된다. 도 8의 아래 설명이 참조된다.
도 7은 일부 실시예에 따른 전자 설계 자동화(EDA) 시스템(700)의 블럭 다이어그램이다.
일부 실시예에서, EDA 시스템(700)은 자동 배치 및 경로(automatic placement and routing)(APR) 시스템을 포함한다. 레이아웃 다이어그램들을 설계하는 본원에 기술된 방법들은 하나 이상의 실시예들에 따른 배선 경로 배열체를 나타내며, 예를 들어, 일부 실시예에 따른 EDA 시스템(700)을 사용하여 구현 가능하다.
일부 실시예에서, EDA 시스템(700)은 하드웨어 프로세서(702) 및 비 일시적 컴퓨터 판독 가능 저장 매체(704)를 포함하는 범용 컴퓨팅 디바이스이다. 저장 매체(704)는, 무엇보다도, 컴퓨터 프로그램 코드(706), 즉, 실행 가능한 인스트럭션들의 세트로 인코딩되며, 즉, 이를 저장한다. 하드웨어 프로세서(702)에 의한 인스트럭션들(706)의 실행은 하나 이상의 실시예들에 따라 본원에 기술된 방법들(이하, 언급된 공정들 및/또는 방법들)의 일부 또는 전부를 구현하는 EDA 툴을 (적어도 부분적으로) 나타낸다.
프로세서(702)는 버스(708)를 통해 컴퓨터 판독 가능 저장 매체(704)에 전기적으로 연결된다. 프로세서(702)는 또한 버스(708)에 의해 I/O 인터페이스(710)에 전기적으로 연결된다. 네트워크 인터페이스(712)는 또한 버스(708)를 통해 프로세서(702)에 전기적으로 연결된다. 네트워크 인터페이스(712)는 네트워크(714)에 연결되며, 그에 따라 프로세서(702) 및 컴퓨터 판독 가능 저장 매체(704)는 네트워크(714)를 통해 외부 요소들에 접속될 수 있다. 프로세서(702)는, 시스템(700)이 언급된 공정들 및/또는 방법들의 일부 또는 전부를 수행하는 데 사용될 수 있도록 하기 위해, 컴퓨터 판독 가능 저장 매체(704)에 인코딩된 컴퓨터 프로그램 코드(706)를 실행하도록 구성된다. 하나 이상의 실시예들에서, 프로세서(702)는 중앙 처리 유닛(central processing unit)(CPU), 다중 프로세서, 분산 처리 시스템, 주문형 집적 회로(application specific integrated circuit)(ASIC), 및/또는 적합한 처리 유닛이다.
하나 이상의 실시예에서, 컴퓨터 판독 가능 저장 매체(704)는 전자, 자기, 광학, 전자기, 적외선, 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터 판독 가능 저장 매체(704)는 반도체 또는 솔리드 스테이트 메모리(semiconductor or solid- state memory), 자기 테이프, 착탈식 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 강성 자기 디스크, 및/또는 광학 디스크를 포함한다. 광학 디스크들을 사용하는 하나 이상의 실시예에서, 컴퓨터 판독 가능 저장 매체(704)는 컴팩트 디스크 판독 전용 메모리(compact disk-read only memory)(CD-ROM), 컴팩트 디스크 판독/기입(compact disk-read/write)(CD-R/W), 및/또는 디지털 비디오 디스크(digital video disc)(DVD)를 포함한다.
하나 이상의 실시예들에서, 저장 매체(704)는 시스템(700)(여기서 이러한 실행은 (적어도 부분적으로) EDA 툴을 나타냄)이 언급된 공정들 및/또는 방법들의 일부 또는 전부를 수행하는 데 사용될 수 있도록 구성된 컴퓨터 프로그램 코드(706)를 저장한다. 하나 이상의 실시예들에서, 저장 매체(704)는 또한 언급된 공정들 및/또는 방법들의 일부 또는 전부를 수행하는 것을 가능하게 하는 정보를 저장한다. 하나 이상의 실시예들에서, 저장 매체(704)는 본원에 개시된 바와 같은 표준 셀들을 포함하는 표준 셀들의 라이브러리(707)를 저장한다. 하나 이상의 실시예들에서, 저장 매체(704)는 본원에 개시된 하나 이상의 레이아웃들에 대응하는 하나 이상의 레이아웃 다이어그램들(709)을 저장한다.
EDA 시스템(700)은 I/O 인터페이스(710)를 포함한다. I/O 인터페이스(710)는 외부 회로부에 연결된다. 하나 이상의 실시예들에서, I/O 인터페이스(710)는 정보 및 커맨드들을 프로세서(702)에 통신하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙패드, 터치스크린, 및/또는 커서 방향 키들을 포함한다.
EDA 시스템(700)은 또한 프로세서(702)에 연결된 네트워크 인터페이스(712)를 포함한다. 네트워크 인터페이스(712)는 시스템(700)이 하나 이상의 다른 컴퓨터 시스템들이 연결된 네트워크(714)와 통신할 수 있게 한다. 네트워크 인터페이스(712)는 블루투스(BLUETOOTH), WIFI, WIMAX, GPRS 또는 WCDMA와 같은 무선 네트워크 인터페이스들; 또는 이더넷(ETHERNET), USB, 또는 IEEE-1364와 같은 유선 네트워크 인터페이스들을 포함한다. 하나 이상의 실시예들에서, 언급된 공정들 및/또는 방법들의 일부 또는 전부는 둘 이상의 시스템들(700)에서 구현된다.
시스템(700)은 I/O 인터페이스(710)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(710)를 통해 수신된 정보는 인스트럭션들, 데이터, 설계 규칙들, 표준 셀들의 라이브러리들, 및/또는 프로세서(702)에 의한 처리를 위한 다른 파라미터들 중 하나 이상을 포함한다. 정보는 버스(708)를 통해 프로세서(702)에 전달된다. EDA 시스템(700)은 I/O 인터페이스(710)를 통해 UI와 관련된 정보를 수신하도록 구성된다. 정보는 사용자 인터페이스(UI)(742)로서의 컴퓨터 판독 가능 매체(704)에 저장된다.
일부 실시예에서, 언급된 공정들 및/또는 방법들의 일부 또는 전부는 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 언급된 공정들 및/또는 방법들의 일부 또는 전부는 추가적인 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 언급된 공정들 및/또는 방법들의 일부 또는 전부는 소프트웨어 애플리케이션에 대한 플러그인(plug-in)으로서 구현된다. 일부 실시예에서, 언급된 공정들 및/또는 방법들 중 적어도 하나는 EDA 툴의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 언급된 공정들 및/또는 방법들의 일부 또는 전부는 EDA 시스템(700)에 의해 사용되는 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 표준 셀들을 포함하는 레이아웃 다이어그램은 CADENCE DESIGN SYSTEMS, Inc.로부터 입수 가능한 VIRTUOSO®와 같은 툴, 또는 다른 적합한 레이아웃 생성 툴을 사용하여 생성된다.
일부 실시예에서, 공정들은 비 일시적 컴퓨터 판독 가능 기록 매체에 저장된 프로그램의 함수들로서 실현된다. 비 일시적 컴퓨터 판독 가능 기록 매체의 예들은 외부/착탈식 및/또는 내부/내장 스토리지 또는 메모리 유닛, 예컨대, DVD와 같은 광학 디스크, 하드 디스크와 같은 자기 디스크, ROM, RAM, 및 메모리 카드 등과 같은 반도체 메모리 중 하나 이상을 포함하지만, 이에 제한되는 것은 아니다.
도 8은 일부 실시예에 따른 집적 회로(IC) 제조 시스템(800) 및 이와 연관된 IC 제조 흐름의 블럭 다이어그램이다. 일부 실시예에서, 레이아웃 다이어그램에 기반하여, (A) 하나 이상의 반도체 마스크들 또는 (B) 반도체 집적 회로의 층 내의 적어도 하나의 컴포넌트 중 적어도 하나는 제조 시스템(800)을 사용하여 제조된다.
도 8에서, IC 제조 시스템(800)은 IC 디바이스(860)의 제조와 관련된 설계, 개발, 및 제조 사이클들 및/또는 서비스들에서 서로 상호 작용하는 설계 하우스(820), 마스크 하우스(830), 및 IC 제조업체/제조자("팹(fab)")(850)와 같은 엔티티들을 포함한다. 시스템(800) 내의 엔티티들은 통신 네트워크에 의해 접속된다. 일부 실시예에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크들이다. 통신 네트워크는 유선 및/또는 무선 통신 채널들을 포함한다. 각각의 엔티티는 하나 이상의 다른 엔티티들과 상호 작용하고 하나 이상의 다른 엔티티들에 서비스들을 제공 및/또는 이들로부터 서비스들을 수신한다. 일부 실시예에서, 설계 하우스(820), 마스크 하우스(830), 및 IC 팹(850) 중 둘 이상은 단일 대기업에 의해 소유된다. 일부 실시예에서, 설계 하우스(820), 마스크 하우스(830), 및 IC 팹(850) 중 둘 이상은 공통 시설 내에 공존하고, 공통 리소스들을 사용한다.
설계 하우스(또는 설계 팀)(820)는 IC 설계 레이아웃 다이어그램(822)을 생성한다. IC 설계 레이아웃 다이어그램(822)은 IC 디바이스(860)를 위해 설계된 다양한 기하학적 구조 패턴들을 포함한다. 기하학적 구조 패턴들은 제조될 IC 디바이스(860)의 다양한 컴포넌트들을 구성하는 금속, 산화물, 또는 반도체 층들의 패턴들에 대응한다. 다양한 층들은 결합되어 다양한 IC 피처들을 형성한다. 예를 들어, IC 설계 레이아웃 다이어그램(822)의 일부는 반도체 기판(예를 들어, 실리콘 웨이퍼) 내에 형성될 다양한 IC 피처들, 예를 들어, 활성 영역, 게이트 전극, 소스 및 드레인, 층간 인터커넥션의 금속 라인들 또는 비아들, 및 패드들을 본딩하기 위한 개구부들과, 반도체 기판 상에 배치된 다양한 재료 층들을 포함한다. 설계 하우스(820)는 IC 설계 레이아웃 다이어그램(822)을 형성하기 위해 적절한 설계 절차를 구현한다. 설계 절차는 하나 이상의 로직 설계, 물리적 설계, 또는 배치 및 경로를 포함한다. IC 설계 레이아웃 다이어그램(822)은 기하학적 구조 패턴들의 정보를 갖는 하나 이상의 데이터 파일들로 제시된다. 예를 들어, IC 설계 레이아웃 다이어그램(822)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(830)는 데이터 준비(832) 및 마스크 제조(844)를 포함한다. 마스크 하우스(830)는 IC 설계 레이아웃 다이어그램(822)을 사용하여, IC 설계 레이아웃 다이어그램(822)에 따라 IC 디바이스(860)의 다양한 층들을 제조하는 데 사용될 하나 이상의 마스크들(845)을 제조한다. 마스크 하우스(830)는 IC 설계 레이아웃 다이어그램(822)이 대표 데이터 파일(representative data file)("RDF")로 변환되는 마스크 데이터 준비(832)를 수행한다. 마스크 데이터 준비(832)는 RDF를 마스크 제조(844)에 제공한다. 마스크 제조(844)는 마스크 라이터(mask writer)를 포함한다. 마스크 라이터는 RDF를 마스크(레티클)(845) 또는 반도체 웨이퍼(853)와 같은 기판 상의 이미지로 변환한다. 설계 레이아웃 다이어그램(822)은 마스크 라이터의 특정 특성들 및/또는 IC 팹(850)의 요구 사항들을 준수하기 위해 마스크 데이터 준비(832)에 의해 조작된다. 도 8에서, 마스크 데이터 준비(832) 및 마스크 제조(844)는 별도의 요소들로서 도시되어 있다. 일부 실시예에서, 마스크 데이터 준비(832) 및 마스크 제조(844)는 총칭하여 마스크 데이터 준비로 지칭될 수 있다.
일부 실시예에서, 마스크 데이터 준비(832)는, 리소그래피 강화 기법들을 사용하여 회절, 간섭, 다른 공정 영향 등으로부터 발생할 수 있는 것과 같은 이미지 에러들을 보상하는 광학 근접 보정(optical proximity correction)(OPC)을 포함한다. OPC는 IC 설계 레이아웃 다이어그램(822)을 조정한다. 일부 실시예에서, 마스크 데이터 준비(832)는 오프축 조명(off-axis illumination), 서브-해상도 지원 피처들(sub-resolution assist features), 위상 시프팅 마스크들, 다른 적합한 기법들 등, 또는 이들의 조합들과 같은 추가 해상도 강화 기법들(resolution enhancement techniques)(RET)을 포함한다. 일부 실시예에서, OPC를 역 이미징(inverse imaging) 문제로 취급하는 역 리소그래피 기술(inverse lithography technology)(ILT)이 또한 사용된다.
일부 실시예에서, 마스크 데이터 준비(832)는, 반도체 제조 공정들 등에서의 가변성을 보상하기 위해, 충분한 마진들을 보장하는 특정 기하학적 구조 및/또는 접속 제한 사항들을 포함하는 마스크 생성 규칙들의 세트를 사용하여, OPC에서 겪은 공정들을 포함하는 IC 설계 레이아웃 다이어그램(822)을 체킹하는 마스크 규칙 체커(mask rule checker)(MRC)를 포함한다. 일부 실시예에서, MRC는 마스크 제조(844) 동안의 한계들을 보상하기 위해 IC 설계 레이아웃 다이어그램(822)을 수정하며, 이는 마스크 생성 규칙들을 충족시키기 위해 OPC에 의해 수행된 수정들의 일부를 취소할 수 있다.
일부 실시예에서, 마스크 데이터 준비(832)는 IC 디바이스(860)를 제조하기 위해 IC 팹(850)에 의해 구현될 공정을 시뮬레이션하는 리소그래피 공정 체킹(lithography process checking)(LPC)을 포함한다. LPC는 IC 설계 레이아웃 다이어그램(822)에 기반하여 이러한 공정을 시뮬레이션하여, IC 디바이스(860)와 같은 시뮬레이션된 제조 디바이스를 생성한다. LPC 시뮬레이션에서의 공정 파라미터들은 IC 제조 사이클의 다양한 공정들과 연관된 파라미터들, IC를 제조하는 데 사용되는 툴들과 연관된 파라미터들, 및/또는 제조 공정의 다른 양태들을 포함할 수 있다. LPC는 에어리얼 이미지 콘트라스트(aerial image contrast), 초점 심도(depth of focus)("DOF"), 마스크 오차 개선 팩터(mask error enhancement factor)("MEEF"), 다른 적합한 팩터들 등 또는 이들의 조합들과 같은 다양한 팩터들을 고려한다. 일부 실시예에서, 시뮬레이션된 제조된 디바이스가 LPC에 의해 생성된 후, 만약 그 시뮬레이션된 디바이스가 설계 규칙들을 충족시키기에 충분한 형상을 갖지 않으면, OPC 및/또는 MRC는 IC 설계 레이아웃 다이어그램(822)을 추가로 개선하기 위해 반복된다.
마스크 데이터 준비(832)에 대한 전술한 설명은 명확성을 위해 단순화되었다는 것을 이해해야 한다. 일부 실시예에서, 데이터 준비(832)는 제조 규칙들에 따라 IC 설계 레이아웃 다이어그램(822)을 수정하기 위한 로직 연산(logic operation)(LOP)과 같은 추가적인 피처들을 포함한다. 추가적으로, 데이터 준비(832) 동안 IC 설계 레이아웃 다이어그램(822)에 적용된 공정들은 다양한 상이한 순서들로 실행될 수 있다.
마스크 데이터 준비(832) 후 그리고 마스크 제조(844) 동안, 수정된 IC 설계 레이아웃 다이어그램(822)에 기반하여 마스크(845) 또는 마스크들(845)의 그룹이 제조된다. 일부 실시예에서, 마스크 제조(844)는 IC 설계 레이아웃 다이어그램(822)에 기반하여 하나 이상의 리소그래픽 노광들을 수행하는 것을 포함한다. 일부 실시예에서, 전자 빔(e-beam) 또는 다수의 e-beam들의 메커니즘은 수정된 IC 설계 레이아웃 다이어그램(822)에 기반하여 마스크(포토마스크 또는 레티클)(845) 상에 패턴을 형성하는 데 사용된다. 마스크(845)는 다양한 기술들로 형성될 수 있다. 일부 실시예에서, 마스크(845)는 이진 기술(binary technology)을 사용하여 형성된다. 일부 실시예에서, 마스크 패턴은 불투명 영역들 및 투명 영역들을 포함한다. 웨이퍼 상에 코팅된 이미지 감지성 재료 층(예컨대, 포토레지스트)을 노광시키는 데 사용되는 자외선(UV) 빔과 같은 방사선 빔은 불투명 영역에 의해 차단되고, 투명 영역들을 통해 투과한다. 일 예에서, 마스크(845)의 이진 마스크 버전은 투명 기판(예컨대, 용융 석영), 및 이진 마스크의 불투명 영역들에서 코팅된 불투명 재료(예컨대, 크롬)를 포함한다. 다른 예에서, 마스크(845)는 위상 시프트 기술을 사용하여 형성된다. 마스크(845)의 위상 시프트 마스크(phase shift mask)(PSM) 버전에서, 위상 시프트 마스크 상에 형성된 패턴의 다양한 피처들은 해상도 및 이미징 품질을 향상시키기 위해 적절한 위상차를 갖도록 구성된다. 다양한 예들에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교번 PSM일 수 있다. 마스크 제조(844)에 의해 생성된 마스크(들)는 다양한 공정들에서 사용된다. 예를 들어, 이러한 마스크(들)는 반도체 웨이퍼(853)에 다양한 도핑 영역들을 형성하기 위한 이온 주입 공정, 반도체 웨이퍼(853)에 다양한 에칭 영역들을 형성하기 위한 에칭 공정, 및/또는 다른 적합한 공정들에서 사용된다.
IC 팹(850)은 다양한 상이한 IC 제품들을 제조하기 위한 하나 이상의 제조 시설들을 포함하는 IC 제조 사업장이다. 일부 실시예에서, IC 팹(850)은 반도체 파운드리(semiconductor foundry)이다. 예를 들어, 복수의 IC 제품들의 프론트 엔드 제조를 위한 제조 시설(프론트 엔드 오브 라인(front-end-of-line)(FEOL) 제조)이 존재할 수 있는 한편, 제 2 제조 시설은 IC 제품들의 인터커넥션 및 패키징을 위한 백 엔드 제조(백 엔드 오브 라인(back-end-of-line)(BEOL) 제조)를 제공할 수 있으며, 그리고 제 3 제조 시설은 파운드리 사업장을 위한 다른 서비스들을 제공할 수 있다.
IC 팹(850)은, IC 디바이스(860)가 마스크(들), 예컨대, 마스크(845)에 따라 제조되도록, 반도체 웨이퍼(853)에 대한 다양한 제조 동작들을 실행하도록 구성된 제조 툴들(852)을 포함한다. 다양한 실시예들에서, 제조 툴들(852)는 웨이퍼 스테퍼, 이온 주입기, 포토레지스트 코터, 공정 챔버, 예컨대, CVD 챔버 또는 LPCVD 노, CMP 시스템, 플라즈마 에칭 시스템, 웨이퍼 세정 시스템, 또는 본원에서 논의된 바와 같이 하나 이상의 적합한 제조 공정들을 수행할 수 있는 다른 제조 장비 중 하나 이상을 포함한다.
IC 팹(850)은 마스크 하우스(830)에 의해 제조된 마스크(들)(845)를 사용하여 IC 디바이스(860)를 제조한다. 따라서, IC 팹(850)은 IC 설계 레이아웃 다이어그램(822)을 적어도 간접적으로 사용하여 IC 디바이스(860)를 제조한다. 일부 실시예에서, 반도체 웨이퍼(853)는 IC 디바이스(860)를 형성하기 위해 마스크(들)(845)를 사용하는 IC 팹(850)에 의해 제조된다. 일부 실시예에서, IC 제조는 IC 설계 레이아웃 다이어그램(822)에 적어도 간접적으로 기반하여 하나 이상의 리소그래픽 노광들을 수행하는 것을 포함한다. 반도체 웨이퍼(853)는 실리콘 기판 또는 그 위에 재료 층들이 형성된 다른 적절한 기판을 포함한다. 반도체 웨이퍼(853)는 (이후의 제조 단계들에서 형성되는) 다양한 도핑 영역들, 유전체 피처들, 다중 레벨 인터커넥트들 등 중 하나 이상을 더 포함한다.
집적 회로(IC) 제조 시스템(예컨대, 도 8의 시스템(800)) 및 이와 관련된 IC 제조 흐름에 관한 세부 사항들은, 예컨대, 2016년 2월 9일에 등록된 미국 특허 번호 제9,256,709호, 2015년 10월 1일에 공개된 미국 특허 공개 번호 제20150278429호, 2014년 2월 6일 공개된 미국 특허 공개 번호 제20140040838호, 및 2007년 8월 21일에 등록된 미국 특허 번호 제7,260,442호에서 찾을 수 있고, 이들 각각의 전체 내용은 본원에 참고로 포함된다.
일부 실시예에서, 반도체 디바이스는: 활성 영역; 제 1 방향으로 연장되고 상기 활성 영역과 상응하게 중첩하는 제 1, 제 2 및 제 3 금속-대-드레인/소스(MD) 컨택트 구조물들; 상기 제 1 방향에 수직인 제 2 방향으로 연장되고, 상기 제 1, 제 2 및 제 3 MD 컨택트 구조물들과 중첩하는 비아-대-비아(V2V) 레일; 상기 V2V 레일과 중첩하고, 제 1 금속화 층 내에 존재하고, 그리고 상기 제 2 방향과 관련하여, 상기 제 1, 제 2 및 제 3 MD 컨택트 구조물들의 각각과 중첩하는 제 1 도전성 세그먼트; 및 상기 제 1 MD 컨택트 구조물과 상기 제 1 도전성 세그먼트 사이의 제 1 비아-대-MD (VD) 구조물을 포함하고, 상기 제 1 VD 구조물은 상기 제 1 도전성 세그먼트, 상기 V2V 레일 및 상기 제 1 MD 컨택트 구조물을 전기적으로 연결하고; 상기 제 2 또는 제 3 MD 컨택트 구조물들 중 적어도 하나는 상기 V2V 레일로부터 전기적으로 분리된다.
일부 실시예에서, 상기 제 1 방향과 관련하여, 상기 제 2 MD 컨택트 구조물은 V2V 레일과 중첩하고; 상기 반도체 디바이스는 상기 제 1 및 제 2 방향들의 각각에 수직인 제 3 방향과 관련하여, 상기 V2V 레일과 상기 제 2 MD 컨택트 구조물 사이의 유전체 재료를 더 포함하고, 상기 유전체 재료는 상기 제 2 MD 컨택트 구조물로부터 상기 V2V 레일을 전기적으로 격리시킨다. 일부 실시예에서, 상기 제 1 방향과 관련하여, 상기 제 1 도전성 세그먼트는 상기 V2V 레일 위에 중심이 맞추어진다. 일부 실시예에서, 상기 제 1 방향과 관련하여, 상기 V2V 레일 및 상기 제 1 도전성 세그먼트의 각각은 상기 활성 영역 위에 중심이 맞추어진다. 일부 실시예에서, 상기 제 1 방향과 관련하여, 상기 V2V 레일 및 상기 제 1 도전성 세그먼트의 각각은 상기 활성 영역과 중첩하지 않는다. 일부 실시예에서, 상기 활성 영역은 제 1 활성 영역이고; 상기 V2V 레일은 제 1 V2V 레일이며; 상기 반도체 디바이스는: 상기 제 1 방향으로 연장되고, 상기 활성 영역과 상응하게 중첩하는 제 4, 제 5 및 제 6 MD 컨택트 구조물들; 상기 제 2 방향으로 연장되고, 상기 제 1 및 제 2 MD 컨택트 구조물들과 중첩하는 제 2 V2V 레일; 상기 제 1 금속화 층 내에 존재하고, 상기 제 2 V2V 레일과 중첩하는 제 2 도전성 세그먼트; 상기 제 4 MD 컨택트 구조물과 상기 제 2 도전성 세그먼트 사이의 제 3 VD 구조물 ― 상기 제 3 VD 구조물은 상기 제 2 도전성 세그먼트, 상기 제 2 V2V 레일 및 상기 제 4 MD 컨택트 구조물을 전기적으로 연결함 ―; 및 상기 제 6 MD 컨택트 구조물과 상기 제 2 도전성 세그먼트 사이의 제 4 VD 구조물 ― 상기 제 4 VD 구조물은 상기 제 2 도전성 세그먼트, 상기 제 2 V2V 레일 및 상기 제 6 MD 컨택트 구조물을 전기적으로 연결함 ―을 더 포함하고; 그리고 상기 제 5 MD 컨택트 구조물은 상기 제 2 V2V 레일로부터 전기적으로 분리된다. 일부 실시예에서, 상기 반도체 디바이스는, 상기 제 1 방향으로 연장되고, 상기 활성 영역과 상응하게 중첩하는 제 1 및 제 2 게이트 구조물들을 더 포함하고, 상기 제 1 게이트 구조물은 상기 제 1 및 제 2 MD 컨택트 구조물들 사이에 개재되고; 상기 제 2 게이트 구조물은 상기 제 2 및 제 3 MD 컨택트 구조물들 사이에 개재된다. 일부 실시예에서, 상기 제 1 방향과 관련하여, 상기 제 2 또는 제 3 MD 컨택트 구조물 중 적어도 하나는 상기 V2V 레일과 중첩하지 않으며, 이에 따라 상기 제 2 또는 제 3 MD 컨택트 구조물은 상기 V2V 레일로부터 전기적으로 분리된다. 일부 실시예에서, 상기 제 1 방향과 관련하여, 상기 V2V 레일은 상기 제 2 MD 컨택트 구조물과 중첩하고; 상기 반도체 디바이스는 상기 제 3 MD 컨택트 구조물과 상기 제 1 도전성 세그먼트 사이의 제 2 VD 구조물을 더 포함하고, 상기 제 2 VD 구조물은 상기 제 1 도전성 세그먼트, 상기 V2V 레일 및 상기 제 3 MD 컨택트 구조물을 전기적으로 연결하며; 그리고 상기 제 2 방향과 관련하여, 상기 제 2 MD 컨택트 구조물은 상기 제 1 및 제 3 MD 컨택트 구조물들 사이에 존재한다.
일부 실시예에서, 반도체 디바이스는: 제 1 방향으로 연장되는 제 1 및 제 2 활성 영역들; 상기 제 1 방향에 수직인 제 2 방향으로 연장되고, 상기 제 1 및 제 2 활성 영역들과 상응하게 중첩하는 제 1 및 제 2 금속-대-드레인/소스(MD) 컨택트 구조물들; 상기 제 1 방향으로 연장되고, 상기 제 1 및 제 2 MD 컨택트 구조물들과 중첩하는 비아-대-비아(V2V) 레일; 제 1 금속화 층 내에 존재하고, 상기 V2V 레일과 중첩하는 제 1 도전성 세그먼트; 및 상기 제 1 MD 컨택트 구조물과 상기 제 1 도전성 세그먼트 사이의 제 1 비아-대-MD (VD) 구조물을 포함하고, 상기 제 1 VD 구조물은 상기 제 1 도전성 세그먼트, 상기 V2V 레일 및 상기 제 1 MD 컨택트 구조물을 전기적으로 연결하고; 상기 제 2 MD 컨택트 구조물은 상기 V2V 레일로부터 전기적으로 분리된다.
일부 실시예에서, 상기 제 2 방향과 관련하여, 상기 V2V 레일은 상기 제 1 및 제 2 활성 영역들 사이에 존재한다. 일부 실시예에서, 상기 제 2 방향과 관련하여, 상기 제 1 도전성 세그먼트는 상기 V2V 레일 위에 중심이 맞추어진다. 일부 실시예에서, 상기 V2V 레일은 제 1 V2V 레일이고; 상기 제 2 방향과 관련하여, 상기 V2V 레일은 상기 제 1 활성 영역과 중첩한다. 일부 실시예에서, 상기 V2V 레일은 제 1 V2V 레일이고, 그리고 상기 반도체 디바이스는: 상기 제 1 방향으로 연장되고, 상기 제 1 및 제 2 MD 컨택트 구조물들과 중첩하고, 그리고 상기 제 2 활성 영역과 중첩하는 제 2 V2V 레일; 및 상기 제 1 금속화 층 내에 존재하고, 상기 제 2 V2V 레일과 중첩하는 제 2 도전성 세그먼트를 더 포함한다. 일부 실시예에서, 상기 제 2 방향과 관련하여, 상기 제 1 도전성 세그먼트는 상기 제 1 V2V 레일 위에 중심이 맞추어진다.
일부 실시예에서, (반도체 디바이스를 형성하는) 방법은: 활성 영역을 형성하는 단계; 제 1 방향으로 연장되고, 상기 활성 영역과 상응하게 중첩하고, 그리고 상기 활성 영역에 전기적으로 연결되는 제 1, 제 2 및 제 3 금속-대-드레인/소스(MD) 컨택트 구조물들을 형성하는 단계; 상기 제 1 MD 컨택트 구조물 위에 존재하고, 상기 제 1 MD 컨택트 구조물에 전기적으로 연결되는 제 1 비아-대-MD (VD) 구조물을 형성하는 단계; 상기 제 1 방향에 수직인 제 2 방향으로 연장되고, 상기 제 1 MD 컨택트 구조물과 상기 제 2 또는 제 3 MD 컨택트 구조물들 중 적어도 하나와 중첩하고, 그리고 상기 제 1 VD 구조물에 전기적으로 연결되는 비아-대-비아(V2V) 레일을 형성하는 단계; 상기 제 1 및 제 2 방향들의 각각에 수직인 제 3 방향과 관련하여, 상기 V2V 레일의 상부 표면을 상기 제 1 VD 구조물의 상부 표면을 넘어 돌출하지 않도록 배치하고, 그리고 상기 V2V 레일의 하부 표면을, 상기 V2V 레일의 하부 표면과 제 1, 제 2 및 제 3 MD 컨택트 구조물들의 상응하는 상부 표면들 사이에 제 1, 제 2 및 제 3 갭들이 상응하게 남아 있도록 배치하는 단계; 및 상기 V2V 레일과 중첩하고, 제 1 금속화 층 내에 존재하고, 그리고 상기 제 1 VD 구조물에 전기적으로 연결되는 제 1 도전성 세그먼트를 형성하는 단계를 포함하고; 상기 제 2 및 제 3 MD 컨택트 구조물들 중 적어도 하나는 상기 V2V 레일로부터 상기 제 2 또는 제 3 갭들에 의해 상응하게 전기적으로 분리된다.
일부 실시예에서, 방법은 상기 제 3 MD 컨택트 구조물 위에 존재하고, 그리고 상기 제 3 MD 컨택트 구조물, 상기 제 1 도전성 세그먼트 및 상기 V2V 레일에 전기적으로 연결되는 제 2 VD 구조물을 형성하는 단계를 더 포함한다. 일부 실시예에서, 상기 제 1 방향과 관련하여, 상기 V2V 레일은 또한 상기 제 3 MD 컨택트 구조물과 중첩하고; 상기 방법은 상기 제 3 MD 컨택트 구조물 위에 존재하고, 상기 제 3 MD 컨택트 구조물, 상기 제 1 도전성 세그먼트 및 상기 V2V 레일에 전기적으로 연결되는 제 2 VD 구조물을 형성하는 단계를 더 포함하고; 그리고, 상기 제 2 방향과 관련하여, 상기 제 2 MD 컨택트 구조물은 상기 제 1 및 제 3 MD 컨택트 구조물들 사이에 존재한다. 일부 실시예에서, 상기 제 1 방향과 관련하여, 상기 V2V 레일은 상기 제 2 MD 컨택트 구조물과 중첩하고; 상기 방법은 상기 제 1 및 제 2 방향들의 각각에 수직인 제 3 방향과 관련하여, 상기 V2V 레일과 상기 제 2 또는 제 3 MD 컨택트 구조물들 중 적어도 하나 사이에 유전체 재료를 형성하는 단계를 더 포함하고, 상기 유전체 재료는 상기 V2V 레일을 상기 제 2 또는 제 3 MD 컨택트 구조물로부터 상응하게 전기적으로 격리시킨다. 일부 실시예에서, 상기 방법은 상기 제 1 방향과 관련하여, 상기 제 1 도전성 세그먼트를 상기 V2V 레일 위에 중심을 맞추는 단계를 더 포함한다. 일부 실시예에서, 상기 방법은 상기 제 1 방향과 관련하여, 상기 V2V 레일 및 상기 제 1 도전성 세그먼트의 각각을 상기 활성 영역 위에 중심을 맞추는 단계를 더 포함한다. 일부 실시예에서, 상기 방법은 상기 제 1 방향과 관련하여, 상기 V2V 레일 및 상기 제 1 도전성 세그먼트의 각각을 상기 활성 영역과 중첩하지 않도록 위치시키는 단계를 더 포함한다. 일부 실시예에서, 상기 방법은: 상기 제 1 방향으로 연장되고, 상기 활성 영역과 상응하게 중첩하는 제 1 및 제 2 게이트 구조물들을 형성하는 단계; 상기 제 1 게이트 구조물을 상기 제 1 및 제 2 MD 컨택트 구조물들 사이에 개재하는 단계; 및 상기 제 2 게이트 구조물을 상기 제 2 및 제 3 MD 컨택트 구조물들 사이에 개재하는 단계를 더 포함한다.
일부 실시예에서, 반도체 디바이스는: 활성 영역; 제 1 방향으로 연장되고, 상기 활성 영역과 상응하게 중첩하는 제 1, 제 2 및 제 3 금속-대-드레인/소스(MD) 컨택트 구조물들; 상기 제 1 방향에 수직인 제 2 방향으로 연장되고, 상기 제 1, 제 2 및 제 3 MD 컨택트 구조물들과 중첩하는 비아-대-비아(V2V) 레일; 상기 V2V 레일과 중첩하고, 제 1 금속화 층 내에 존재하는 제 1 도전성 세그먼트; 상기 제 1 MD 컨택트 구조물과 상기 제 1 도전성 세그먼트 사이의 제 1 비아-대-MD (VD) 구조물 ― 상기 제 1 VD 구조물은 상기 제 1 도전성 세그먼트, 상기 V2V 레일 및 상기 제 1 MD 컨택트 구조물을 전기적으로 연결함 ―; 및 상기 제 3 MD 컨택트 구조물과 상기 제 1 도전성 세그먼트 사이의 제 2 VD 구조물 ― 상기 제 2 VD 구조물은 상기 제 1 도전성 세그먼트, 상기 V2V 레일 및 상기 제 3 MD 컨택트 구조물을 전기적으로 연결함 ―을 포함하고; 상기 제 2 MD 컨택트 구조물은 상기 V2V 레일로부터 전기적으로 분리된다.
일부 실시예에서, 상기 제 1 방향과 관련하여, 상기 제 2 MD 컨택트 구조물은 상기 V2V 레일과 중첩하고, 상기 반도체 디바이스는 상기 제 1 및 제 2 방향들의 각각에 수직인 제 3 방향과 관련하여, 상기 V2V 레일과 상기 제 2 MD 컨택트 구조물 사이의 유전체 재료를 더 포함하고, 상기 유전체 재료는 상기 제 2 MD 컨택트 구조물로부터 상기 V2V 레일을 전기적으로 격리시킨다. 일부 실시예에서, 상기 제 1 방향과 관련하여, 상기 제 1 도전성 세그먼트는 상기 V2V 레일 위에 중심이 맞추어진다. 일부 실시예에서, 상기 제 1 방향과 관련하여, 상기 V2V 레일 및 상기 제 1 도전성 세그먼트의 각각은 상기 활성 영역 위에 중심이 맞추어진다. 일부 실시예에서, 상기 제 1 방향과 관련하여, 상기 V2V 레일 및 상기 제 1 도전성 세그먼트의 각각은 상기 활성 영역과 중첩하지 않는다. 일부 실시예에서, 상기 활성 영역은 제 1 활성 영역이고; 상기 V2V 레일은 제 1 V2V 레일이며; 상기 반도체 디바이스는: 상기 제 1 방향으로 연장되고, 상기 활성 영역과 상응하게 중첩하는 제 4, 제 5 및 제 6 MD 컨택트 구조물들; 상기 제 2 방향으로 연장되고, 상기 제 1 및 제 2 MD 컨택트 구조물들과 중첩하는 제 2 V2V 레일; 상기 제 1 금속화 층 내에 존재하고, 상기 제 2 V2V 레일과 중첩하는 제 2 도전성 세그먼트; 상기 제 4 MD 컨택트 구조물과 상기 제 2 도전성 세그먼트 사이의 제 3 VD 구조물 ― 상기 제 3 VD 구조물은 상기 제 2 도전성 세그먼트, 상기 제 2 V2V 레일 및 상기 제 4 MD 컨택트 구조물을 전기적으로 연결함 ―; 및 상기 제 6 MD 컨택트 구조물과 상기 제 2 도전성 세그먼트 사이의 제 4 VD 구조물 ― 상기 제 4 VD 구조물은 상기 제 2 도전성 세그먼트, 상기 제 2 V2V 레일 및 상기 제 6 MD 컨택트 구조물을 전기적으로 연결함 ―을 더 포함하고; 그리고 상기 제 5 MD 컨택트 구조물은 상기 제 2 V2V 레일로부터 전기적으로 분리된다. 일부 실시예에서, 상기 반도체 디바이스는, 상기 제 1 방향으로 연장되고, 상기 활성 영역과 상응하게 중첩하는 제 1 및 제 2 게이트 구조물들을 더 포함하고, 상기 제 1 게이트 구조물은 상기 제 1 및 제 2 MD 컨택트 구조물들 사이에 개재되고; 상기 제 2 게이트 구조물은 상기 제 2 및 제 3 MD 컨택트 구조물들 사이에 개재된다.
일부 실시예에서, (반도체 디바이스를 형성하는) 방법은: 활성 영역을 형성하는 단계; 제 1 방향으로 연장되고, 상기 활성 영역과 상응하게 중첩하고, 그리고 상기 활성 영역에 전기적으로 연결되는 제 1, 제 2 및 제 3 금속-대-드레인/소스(MD) 컨택트 구조물들을 형성하는 단계; 적어도 상기 제 1 MD 컨택트 구조물 및 제 3 MD 컨택트 구조물과 중첩하도록 상기 제 1 방향에 수직인 제 2 방향으로 연장되는 비아-대-비아(V2V) 레일을 형성하는 단계; 제 1 및 제 2 방향들의 각각에 수직인 제 3 방향과 관련하여, 제 1, 제 2 및 제 3 갭들이 상기 V2V 레일의 하부 표면과 상기 제 1, 제 2 및 제 3 MD 컨택트 구조물들 사이에 상응하게 남아 있도록 상기 V2V 레일의 하부 표면을 배치하는 단계; 상기 제 1 MD 컨택트 구조물 및 상기 V2V 레일 위에 존재하고, 상기 제 1 MD 컨택트 구조물 및 상기 V2V 레일에 전기적으로 연결되는 제 1 비아-대-MD (VD) 구조물을 형성하는 단계; 상기 제 3 MD 컨택트 구조물 및 상기 V2V 레일 위에 존재하고, 상기 제 3 MD 컨택트 구조물 및 상기 V2V 레일에 전기적으로 연결되는 제 2 VD 구조물을 형성하는 단계; 및 상기 V2V 레일과 중첩하고, 제 1 금속화 층 내에 존재하고, 그리고 적어도 상기 제 1 및 제 2 VD 구조물들에 전기적으로 연결되는 제 1 도전성 세그먼트를 형성하는 단계를 포함하고; 상기 제 2 MD 컨택트 구조물은 상기 제 2 갭에 의해 상기 V2V 레일로부터 전기적으로 분리된다.
일부 실시예에서, 상기 제 1 방향과 관련하여, 상기 V2V 레일은 상기 제 2 MD 컨택트 구조물과 중첩하고; 상기 방법은 상기 제 1 및 제 2 방향들의 각각에 수직인 제 3 방향과 관련하여, 상기 V2V 레일과 상기 제 2 MD 컨택트 구조물 사이에 유전체 재료를 형성하는 단계를 더 포함하고, 상기 유전체 재료는 상기 V2V 레일을 상기 제 2 MD 컨택트 구조물로부터 전기적으로 격리시킨다. 일부 실시예에서, 상기 방법은 상기 제 1 방향과 관련하여, 상기 제 1 도전성 세그먼트를 상기 V2V 레일 위에 중심을 맞추는 단계를 더 포함한다. 일부 실시예에서, 상기 방법은 상기 제 1 방향과 관련하여, 상기 V2V 레일 및 상기 제 1 도전성 세그먼트의 각각을 상기 활성 영역 위에 중심을 맞추는 단계를 더 포함한다. 일부 실시예에서, 상기 방법은 상기 제 1 방향과 관련하여, 상기 V2V 레일 및 상기 제 1 도전성 세그먼트의 각각을 상기 활성 영역과 중첩하지 않도록 위치시키는 단계를 더 포함한다. 일부 실시예에서, 상기 방법은: 상기 제 1 방향으로 연장되고, 상기 활성 영역과 상응하게 중첩하는 제 1 및 제 2 게이트 구조물들을 형성하는 단계; 상기 제 1 게이트 구조물을 상기 제 1 및 제 2 MD 컨택트 구조물들 사이에 개재하는 단계; 및 상기 제 2 게이트 구조물을 상기 제 2 및 제 3 MD 컨택트 구조물들 사이에 개재하는 단계를 더 포함한다. 일부 실시예에서, 상기 방법은 상기 제 1 및 제 2 방향들의 각각에 수직인 제 3 방향과 관련하여, 상기 제 1 및 제 2 VD 구조물들의 상응하는 상부 표면들을 상기 V2V 레일의 상부 표면에 대해 리세싱되지 않도록 배치하는 단계를 더 포함한다.
개시된 실시예들 중 하나 이상이 위에 설명된 하나 이상의 이점을 충족한다는 것을 본 기술 분야의 통상의 기술자는 쉽게 알 수 있을 것이다. 전술한 명세서를 읽은 후, 통상의 기술자는 본원에 광범위하게 개시된 바와 같이 다양한 변경, 균등물의 대체 및 다양한 다른 실시예에 영향을 미칠 수 있을 것이다. 따라서, 본원에 부여된 보호범위는 첨부된 청구범위 및 그 등가물에 포함된 정의에 의해서만 제한되도록 의도된다.
실시예
실시예 1. 반도체 디바이스에 있어서,
활성 영역;
제 1 방향으로 연장되고, 상기 활성 영역과 상응하게 중첩하는 제 1, 제 2 및 제 3 금속-대-드레인/소스(MD; metal-to-drain/source) 컨택트 구조물들;
상기 제 1 방향에 수직인 제 2 방향으로 연장되고, 상기 제 1, 제 2 및 제 3 MD 컨택트 구조물들과 중첩하는 비아-대-비아(V2V; via-to-via) 레일;
상기 V2V 레일과 중첩하고, 제 1 금속화 층 내에 있으며, 상기 제 2 방향과 관련하여, 상기 제 1, 제 2 및 제 3 MD 컨택트 구조물들의 각각과 중첩하는 제 1 도전성 세그먼트; 및
상기 제 1 MD 컨택트 구조물과 상기 제 1 도전성 세그먼트 사이에 있으며, 상기 제 1 도전성 세그먼트, 상기 V2V 레일 및 상기 제 1 MD 컨택트 구조물을 전기적으로 연결하는(coupling) 제 1 비아-대-MD(VD; via-to-MD) 구조물
을 포함하고,
상기 제 2 및 제 3 MD 컨택트 구조물들 중 적어도 하나는 상기 V2V 레일로부터 전기적으로 분리되는(decoupled) 것인, 반도체 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제 1 방향과 관련하여, 상기 제 2 MD 컨택트 구조물은 상기 V2V 레일과 중첩하고,
상기 반도체 디바이스는:
상기 제 1 및 제 2 방향들의 각각에 수직인 제 3 방향과 관련하여, 상기 V2V 레일과 상기 제 2 MD 컨택트 구조물 사이의 유전체 재료를 더 포함하고, 상기 유전체 재료는 상기 V2V 레일을 상기 제 2 MD 컨택트 구조물로부터 전기적으로 격리시키는 것인, 반도체 디바이스.
실시예 3. 실시예 1에 있어서,
상기 제 1 방향과 관련하여, 상기 제 1 도전성 세그먼트는 상기 V2V 레일 위에 중심이 맞추어지는(centered) 것인, 반도체 디바이스.
실시예 4. 실시예 1에 있어서,
상기 제 1 방향과 관련하여, 상기 V2V 레일 및 상기 제 1 도전성 세그먼트의 각각은 상기 활성 영역 위에 중심이 맞추어지는 것인, 반도체 디바이스.
실시예 5. 실시예 1에 있어서,
상기 제 1 방향과 관련하여, 상기 V2V 레일 및 상기 제 1 도전성 세그먼트의 각각은 상기 활성 영역과 중첩하지 않는 것인, 반도체 디바이스.
실시예 6. 실시예 1에 있어서,
상기 활성 영역은 제 1 활성 영역이고;
상기 V2V 레일은 제 1 V2V 레일이고;
상기 반도체 디바이스는:
상기 제 1 방향으로 연장되고, 상기 활성 영역과 상응하게 중첩하는 제 4, 제 5 및 제 6 MD 컨택트 구조물들;
상기 제 2 방향으로 연장되고, 상기 제 1 및 제 2 MD 컨택트 구조물들과 중첩하는 제 2 V2V 레일;
상기 제 1 금속화 층 내에 있으며, 상기 제 2 V2V 레일과 중첩하는 제 2 도전성 세그먼트;
상기 제 4 MD 컨택트 구조물과 상기 제 2 도전성 세그먼트 사이에 있으며, 상기 제 2 도전성 세그먼트, 상기 제 2 V2V 레일 및 상기 제 4 MD 컨택트 구조물을 전기적으로 연결하는 제 3 VD 구조물; 및
상기 제 6 MD 컨택트 구조물과 상기 제 2 도전성 세그먼트 사이에 있으며, 상기 제 2 도전성 세그먼트, 상기 제 2 V2V 레일 및 상기 제 6 MD 컨택트 구조물을 전기적으로 연결하는 제 4 VD 구조물
을 더 포함하고,
상기 제 5 MD 컨택트 구조물은 상기 제 2 V2V 레일로부터 전기적으로 분리되는 것인, 반도체 디바이스.
실시예 7. 실시예 1에 있어서,
상기 제 1 방향으로 연장되고, 상기 활성 영역과 상응하게 중첩하는 제 1 및 제 2 게이트 구조물들을 더 포함하고,
상기 제 1 게이트 구조물은 상기 제 1 MD 컨택트 구조물과 상기 제 2 MD 컨택트 구조물 사이에 개재되고,
상기 제 2 게이트 구조물은 상기 제 2 MD 컨택트 구조물과 상기 제 3 MD 컨택트 구조물 사이에 개재되는 것인, 반도체 디바이스.
실시예 8. 실시예 1에 있어서,
상기 제 1 방향과 관련하여, 상기 제 2 및 제 3 MD 컨택트 구조물 중 적어도 하나는 상기 V2V 레일과 중첩하지 않는 것인, 반도체 디바이스.
실시예 9. 반도체 디바이스에 있어서,
제 1 방향으로 연장되는 제 1 및 제 2 활성 영역들;
상기 제 1 방향에 수직인 제 2 방향으로 연장되고, 상기 제 1 및 제 2 활성 영역들과 상응하게 중첩하는 제 1 및 제 2 금속-대-드레인/소스(MD) 컨택트 구조물들;
상기 제 1 방향으로 연장되고, 상기 제 1 및 제 2 MD 컨택트 구조물들과 중첩하는 비아-대-비아(V2V) 레일;
제 1 금속화 층 내에 있으며, 상기 V2V 레일과 중첩하는 제 1 도전성 세그먼트; 및
상기 제 1 MD 컨택트 구조물과 상기 제 1 도전성 세그먼트 사이에 있으며, 상기 제 1 도전성 세그먼트, 상기 V2V 레일 및 상기 제 1 MD 컨택트 구조물을 전기적으로 연결하는 제 1 비아-대-MD(VD) 구조물
을 포함하고,
상기 제 2 MD 컨택트 구조물은 상기 V2V 레일로부터 전기적으로 분리되는 것인, 반도체 디바이스.
실시예 10. 실시예 9에 있어서,
상기 제 2 방향과 관련하여, 상기 V2V 레일은 상기 제 1 활성 영역과 상기 제 2 활성 영역 사이에 있는 것인, 반도체 디바이스.
실시예 11. 실시예 10에 있어서,
상기 제 2 방향과 관련하여, 상기 제 1 도전성 세그먼트는 상기 V2V 레일 위에 중심이 맞추어지는 것인, 반도체 디바이스.
실시예 12. 실시예 9에 있어서,
상기 V2V 레일은 제 1 V2V 레일이고,
상기 제 2 방향과 관련하여, 상기 V2V 레일은 상기 제 1 활성 영역과 중첩하는 것인, 반도체 디바이스.
실시예 13. 실시예 12에 있어서,
상기 V2V 레일은 제 1 V2V 레일이고,
상기 반도체 디바이스는:
상기 제 1 방향으로 연장되고, 상기 제 1 및 제 2 MD 컨택트 구조물들과 중첩하며, 상기 제 2 활성 영역과 중첩하는 제 2 V2V 레일; 및
상기 제 1 금속화 층 내에 있으며, 상기 제 2 V2V 레일과 중첩하는 제 2 도전성 세그먼트
를 더 포함하는 것인, 반도체 디바이스.
실시예 14. 실시예 12에 있어서,
상기 제 2 방향과 관련하여, 상기 제 1 도전성 세그먼트는 상기 제 1 V2V 레일 위에 중심이 맞추어지는 것인, 반도체 디바이스.
실시예 15. 반도체 디바이스를 형성하는 방법에 있어서,
활성 영역을 형성하는 단계;
제 1 방향으로 연장되고, 상기 활성 영역과 상응하게 중첩하며 상기 활성 영역에 전기적으로 연결되는 제 1, 제 2 및 제 3 금속-대-드레인/소스(MD) 컨택트 구조물들을 형성하는 단계;
상기 제 1 MD 컨택트 구조물 위에, 상기 제 1 MD 컨택트 구조물에 전기적으로 연결되는 제 1 비아-대-MD(VD) 구조물을 형성하는 단계;
상기 제 1 방향에 수직인 제 2 방향으로 연장되고, 상기 제 1 MD 컨택트 구조물과 상기 제 2 및 제 3 MD 컨택트 구조물들 중 적어도 하나와 중첩하며, 상기 제 1 VD 구조물에 전기적으로 연결되는 비아-대-비아(V2V) 레일을 형성하는 단계;
상기 제 1 및 제 2 방향들의 각각에 수직인 제 3 방향과 관련하여:
상기 V2V 레일의 상부 표면을 상기 제 1 VD 구조물의 상부 표면을 넘어 돌출하지 않도록 설정하고,
상기 V2V 레일의 하부 표면을, 상기 V2V 레일의 하부 표면과 제 1, 제 2 및 제 3 MD 컨택트 구조물들의 상응하는 상부 표면들 사이에 제 1, 제 2 및 제 3 갭들이 상응하게 남아 있도록 설정하는 단계; 및
상기 V2V 레일과 중첩하고, 제 1 금속화 층 내에 있으며, 상기 제 1 VD 구조물에 전기적으로 연결되는 제 1 도전성 세그먼트를 형성하는 단계
를 포함하고,
상기 제 2 및 제 3 MD 컨택트 구조물들 중 적어도 하나는 상기 V2V 레일로부터 상기 제 2 또는 제 3 갭들에 의해 상응하게 전기적으로 분리되는 것인, 반도체 디바이스를 형성하는 방법.
실시예 16. 실시예 15에 있어서,
상기 제 1 방향과 관련하여, 상기 V2V 레일은 상기 제 2 MD 컨택트 구조물과 중첩하고;
상기 방법은:
상기 제 1 및 제 2 방향들의 각각에 수직인 제 3 방향과 관련하여, 상기 V2V 레일과 상기 제 2 및 제 3 MD 컨택트 구조물들 중 적어도 하나 사이에 유전체 재료를 형성하는 단계를 더 포함하고, 상기 유전체 재료는 상기 V2V 레일을 상기 제 2 또는 제 3 MD 컨택트 구조물로부터 상응하게 전기적으로 격리시키는 것인, 반도체 디바이스를 형성하는 방법.
실시예 17. 실시예 15에 있어서,
상기 제 1 방향과 관련하여, 상기 제 1 도전성 세그먼트를 상기 V2V 레일 위에 중심을 맞추는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 18. 실시예 15에 있어서,
상기 제 1 방향과 관련하여, 상기 V2V 레일과 상기 제 1 도전성 세그먼트의 각각을 상기 활성 영역 위에 중심을 맞추는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 19. 실시예 15에 있어서,
상기 제 1 방향과 관련하여, 상기 V2V 레일 및 상기 제 1 도전성 세그먼트의 각각을 상기 활성 영역과 중첩하지 않도록 위치시키는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 20. 실시예 15에 있어서,
상기 제 1 방향으로 연장되고, 상기 활성 영역과 상응하게 중첩하는 제 1 및 제 2 게이트 구조물들을 형성하는 단계;
상기 제 1 게이트 구조물을 상기 제 1 MD 컨택트 구조물과 상기 제 2 MD 컨택트 구조물 사이에 개재하는 단계; 및
상기 제 2 게이트 구조물을 상기 제 2 MD 컨택트 구조물과 상기 제 3 MD 컨택트 구조물 사이에 개재하는 단계
를 더 포함하는, 반도체 디바이스를 형성하는 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    활성 영역;
    제 1 방향으로 연장되고, 상기 활성 영역과 상응하게 중첩하는 제 1, 제 2 및 제 3 금속-대-드레인/소스(MD; metal-to-drain/source) 컨택트 구조물들;
    상기 제 1 방향에 수직인 제 2 방향으로 연장되고, 상기 제 1, 제 2 및 제 3 MD 컨택트 구조물들과 중첩하는 비아-대-비아(V2V; via-to-via) 레일;
    상기 V2V 레일과 중첩하고, 제 1 금속화 층 내에 있으며, 상기 제 2 방향과 관련하여, 상기 제 1, 제 2 및 제 3 MD 컨택트 구조물들의 각각과 중첩하는 제 1 도전성 세그먼트; 및
    상기 제 1 MD 컨택트 구조물과 상기 제 1 도전성 세그먼트 사이에 있으며, 상기 제 1 도전성 세그먼트, 상기 V2V 레일 및 상기 제 1 MD 컨택트 구조물을 전기적으로 연결하는(coupling) 제 1 비아-대-MD(VD; via-to-MD) 구조물
    을 포함하고,
    상기 제 1 및 제 2 방향들의 각각에 수직인 제 3 방향과 관련하여, 상기 V2V 레일의 상부 표면은 상기 제 1 VD 구조물의 상부 표면을 넘어 돌출하지 않고,
    상기 제 2 및 제 3 MD 컨택트 구조물들 중 적어도 하나는 상기 V2V 레일로부터 전기적으로 분리되는(decoupled) 것인, 반도체 디바이스.
  2. 청구항 1에 있어서,
    상기 제 1 방향과 관련하여, 상기 제 2 MD 컨택트 구조물은 상기 V2V 레일과 중첩하고,
    상기 반도체 디바이스는:
    상기 제 1 및 제 2 방향들의 각각에 수직인 제 3 방향과 관련하여, 상기 V2V 레일과 상기 제 2 MD 컨택트 구조물 사이의 유전체 재료를 더 포함하고, 상기 유전체 재료는 상기 V2V 레일을 상기 제 2 MD 컨택트 구조물로부터 전기적으로 격리시키는 것인, 반도체 디바이스.
  3. 청구항 1에 있어서,
    상기 제 1 방향과 관련하여, 상기 제 1 도전성 세그먼트는 상기 V2V 레일 위에 중심이 맞추어지는(centered) 것인, 반도체 디바이스.
  4. 청구항 1에 있어서,
    상기 제 1 방향과 관련하여, 상기 V2V 레일 및 상기 제 1 도전성 세그먼트의 각각은 상기 활성 영역 위에 중심이 맞추어지는 것인, 반도체 디바이스.
  5. 청구항 1에 있어서,
    상기 제 1 방향과 관련하여, 상기 V2V 레일 및 상기 제 1 도전성 세그먼트의 각각은 상기 활성 영역과 중첩하지 않는 것인, 반도체 디바이스.
  6. 반도체 디바이스에 있어서,
    활성 영역;
    제 1 방향으로 연장되고, 상기 활성 영역과 상응하게 중첩하는 제 1, 제 2 및 제 3 금속-대-드레인/소스(MD; metal-to-drain/source) 컨택트 구조물들;
    상기 제 1 방향에 수직인 제 2 방향으로 연장되고, 상기 제 1, 제 2 및 제 3 MD 컨택트 구조물들과 중첩하는 비아-대-비아(V2V; via-to-via) 레일;
    상기 V2V 레일과 중첩하고, 제 1 금속화 층 내에 있으며, 상기 제 2 방향과 관련하여, 상기 제 1, 제 2 및 제 3 MD 컨택트 구조물들의 각각과 중첩하는 제 1 도전성 세그먼트; 및
    상기 제 1 MD 컨택트 구조물과 상기 제 1 도전성 세그먼트 사이에 있으며, 상기 제 1 도전성 세그먼트, 상기 V2V 레일 및 상기 제 1 MD 컨택트 구조물을 전기적으로 연결하는(coupling) 제 1 비아-대-MD(VD; via-to-MD) 구조물
    을 포함하고,
    상기 제 2 및 제 3 MD 컨택트 구조물들 중 적어도 하나는 상기 V2V 레일로부터 전기적으로 분리되고;
    상기 활성 영역은 제 1 활성 영역이고;
    상기 V2V 레일은 제 1 V2V 레일이고;
    상기 반도체 디바이스는:
    상기 제 1 방향으로 연장되고, 상기 활성 영역과 상응하게 중첩하는 제 4, 제 5 및 제 6 MD 컨택트 구조물들;
    상기 제 2 방향으로 연장되고, 상기 제 1 및 제 2 MD 컨택트 구조물들과 중첩하는 제 2 V2V 레일;
    상기 제 1 금속화 층 내에 있으며, 상기 제 2 V2V 레일과 중첩하는 제 2 도전성 세그먼트;
    상기 제 4 MD 컨택트 구조물과 상기 제 2 도전성 세그먼트 사이에 있으며, 상기 제 2 도전성 세그먼트, 상기 제 2 V2V 레일 및 상기 제 4 MD 컨택트 구조물을 전기적으로 연결하는 제 3 VD 구조물; 및
    상기 제 6 MD 컨택트 구조물과 상기 제 2 도전성 세그먼트 사이에 있으며, 상기 제 2 도전성 세그먼트, 상기 제 2 V2V 레일 및 상기 제 6 MD 컨택트 구조물을 전기적으로 연결하는 제 4 VD 구조물
    을 더 포함하고,
    상기 제 5 MD 컨택트 구조물은 상기 제 2 V2V 레일로부터 전기적으로 분리되는 것인, 반도체 디바이스.
  7. 청구항 1에 있어서,
    상기 제 1 방향으로 연장되고, 상기 활성 영역과 상응하게 중첩하는 제 1 및 제 2 게이트 구조물들을 더 포함하고,
    상기 제 1 게이트 구조물은 상기 제 1 MD 컨택트 구조물과 상기 제 2 MD 컨택트 구조물 사이에 개재되고,
    상기 제 2 게이트 구조물은 상기 제 2 MD 컨택트 구조물과 상기 제 3 MD 컨택트 구조물 사이에 개재되는 것인, 반도체 디바이스.
  8. 청구항 1에 있어서,
    상기 제 1 방향과 관련하여, 상기 제 2 및 제 3 MD 컨택트 구조물 중 적어도 하나는 상기 V2V 레일과 중첩하지 않는 것인, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    제 1 방향으로 연장되는 제 1 및 제 2 활성 영역들;
    상기 제 1 방향에 수직인 제 2 방향으로 연장되고, 상기 제 1 및 제 2 활성 영역들과 상응하게 중첩하는 제 1 및 제 2 금속-대-드레인/소스(MD) 컨택트 구조물들;
    상기 제 1 방향으로 연장되고, 상기 제 1 및 제 2 MD 컨택트 구조물들과 중첩하는 비아-대-비아(V2V) 레일;
    제 1 금속화 층 내에 있으며, 상기 V2V 레일과 중첩하는 제 1 도전성 세그먼트; 및
    상기 제 1 MD 컨택트 구조물과 상기 제 1 도전성 세그먼트 사이에 있으며, 상기 제 1 도전성 세그먼트, 상기 V2V 레일 및 상기 제 1 MD 컨택트 구조물을 전기적으로 연결하는 제 1 비아-대-MD(VD) 구조물
    을 포함하고,
    상기 제 1 및 제 2 방향들의 각각에 수직인 제 3 방향과 관련하여, 상기 V2V 레일의 상부 표면은 상기 제 1 VD 구조물의 상부 표면을 넘어 돌출하지 않고,
    상기 제 2 MD 컨택트 구조물은 상기 V2V 레일로부터 전기적으로 분리되는 것인, 반도체 디바이스.
  10. 반도체 디바이스를 형성하는 방법에 있어서,
    활성 영역을 형성하는 단계;
    제 1 방향으로 연장되고, 상기 활성 영역과 상응하게 중첩하며 상기 활성 영역에 전기적으로 연결되는 제 1, 제 2 및 제 3 금속-대-드레인/소스(MD) 컨택트 구조물들을 형성하는 단계;
    상기 제 1 MD 컨택트 구조물 위에, 상기 제 1 MD 컨택트 구조물에 전기적으로 연결되는 제 1 비아-대-MD(VD) 구조물을 형성하는 단계;
    상기 제 1 방향에 수직인 제 2 방향으로 연장되고, 상기 제 1 MD 컨택트 구조물과 상기 제 2 및 제 3 MD 컨택트 구조물들 중 적어도 하나와 중첩하며, 상기 제 1 VD 구조물에 전기적으로 연결되는 비아-대-비아(V2V) 레일을 형성하는 단계;
    상기 제 1 및 제 2 방향들의 각각에 수직인 제 3 방향과 관련하여:
    상기 V2V 레일의 상부 표면을 상기 제 1 VD 구조물의 상부 표면을 넘어 돌출하지 않도록 설정하고,
    상기 V2V 레일의 하부 표면을, 상기 V2V 레일의 하부 표면과 제 1, 제 2 및 제 3 MD 컨택트 구조물들의 상응하는 상부 표면들 사이에 제 1, 제 2 및 제 3 갭들이 상응하게 남아 있도록 설정하는 단계; 및
    상기 V2V 레일과 중첩하고, 제 1 금속화 층 내에 있으며, 상기 제 1 VD 구조물에 전기적으로 연결되는 제 1 도전성 세그먼트를 형성하는 단계
    를 포함하고,
    상기 제 2 및 제 3 MD 컨택트 구조물들 중 적어도 하나는 상기 V2V 레일로부터 상기 제 2 또는 제 3 갭들에 의해 상응하게 전기적으로 분리되는 것인, 반도체 디바이스를 형성하는 방법.
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