CN113809077B - 半导体器件及其形成方法 - Google Patents

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Abstract

公开了一种半导体器件及其形成方法，半导体器件包括：有源区；第一、第二和第三金属到漏极/源极(MD)接触结构，在第一方向上延伸并对应地与有源区重叠；通孔到通孔轨，在垂直于第一方向的第二方向上延伸，并与第一、第二和第三MD接触结构重叠；第一导电部，与通孔到通孔轨重叠，处于第一金属化层中，并相对于第二方向与第一、第二和第三MD接触结构中的每个重叠；以及第一通孔到MD(VD)结构，在第一MD接触结构与第一导电部之间，第一VD结构将第一导电部、通孔到通孔轨与第一MD接触结构电耦合，其中，第二或第三MD接触结构中的至少一个与通孔到通孔轨电去耦。

Description

半导体器件及其形成方法
技术领域
本发明的实施例提供了一种半导体器件及其形成方法。
背景技术
集成电路(“IC”)包括一个或多个半导体器件。表示半导体器件的一种方式是借助于称为布局图的平面图。
发明内容
根据本发明实施例的一个方面，提供了一种半导体器件，包括：有源区；第一、第二和第三金属到漏极/源极(MD)接触结构，在第一方向上延伸并对应地与有源区重叠；通孔到通孔(V2V)轨，在垂直于第一方向的第二方向上延伸，V2V轨与第一、第二和第三MD接触结构重叠；第一导电部，与V2V轨重叠，第一导电部处于第一金属化层中，并相对于第二方向与第一、第二和第三MD接触结构中的每个重叠；以及第一通孔到MD(VD)结构，在第一MD接触结构与第一导电部之间，第一VD结构将第一导电部、V2V轨与第一MD接触结构电耦合，并且其中，第二或第三MD接触结构中的至少一个与V2V轨电去耦。
根据本发明实施例的另一个方面，提供了一种半导体器件，包括：第一和第二有源区，在第一方向上延伸；第一和第二金属到漏极/源极(MD)接触结构，在垂直于第一方向的第二方向上延伸并对应地与第一和第二有源区重叠；通孔到通孔(V2V)轨，在第一方向上延伸，V2V轨与第一和第二MD接触结构重叠；第一导电部，在第一金属化层中并与V2V轨重叠；以及第一通孔到MD(VD)结构，在第一MD接触结构与第一导电部之间，第一VD结构将第一导电部、V2V轨与第一MD接触结构电耦合；并且其中，第二MD接触结构与V2V轨电去耦。
根据本发明实施例的又一个方面，提供了一种形成半导体器件的方法，方法包括：形成有源区；形成第一、第二和第三金属到漏极/源极(MD)接触结构，在第一方向上延伸并对应地与有源区重叠并电耦合；在第一MD接触结构上方形成第一通孔到MD(VD)结构并电耦合至第一MD接触结构；形成通孔到通孔(V2V)轨，V2V轨在垂直于第一方向的第二方向上延伸并与第一MD接触结构和第二或第三MD接触结构中的至少一个重叠，并电耦合至第一VD结构；相对于垂直于第一和第二方向中的每个的第三方向：设置V2V轨的上表面，以不突出超过第一VD结构的上表面；和设置V2V轨的下表面，以使得在V2V轨的下表面与第一、第二和第三MD接触结构的对应上表面之间对应地保持第一、第二和第三间隙；以及形成第一导电部，第一导电部与V2V轨重叠，处于第一金属化层中，并电耦合至第一VD结构，并且其中，第二和第三MD接触结构中的至少一个通过第二或第三间隙对应地与V2V轨电去耦。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的半导体器件的框图。
图2A、图2E和图2F是根据一些实施例的对应单元区的布局图。
图2B、图2C和图2D是根据一些实施例的图2A的布局图的对应截面。
图3A、图3B和图3C是根据一些实施例的对应单元区的布局图。
图3D和图3E是根据一些实施例的对应图3A和图3C的布局图的对应横截面。
图4是根据一些实施例的制造半导体器件的方法的流程图。
图5是根据一些实施例的制造半导体器件的方法的流程图。
图6是根据一些实施例的制造半导体器件的方法的流程图。
图7是根据一些实施例的电子设计自动化(EDA)系统的框图。
图8是根据一些实施例的集成电路(IC)制造系统以及与其相关联的IC制造流程的框图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下文描述部件、材料、值、步骤、操作、材料、布置等的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。可预期其他部件、值、操作、材料、布置等。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在一些实施例中，一种半导体器件具有通孔到通孔(V2V)轨。在一些实施例中，V2V轨被配置为使得在V2V轨的下表面与对应的下面的金属到源极/漏极(MD)接触结构的上表面之间形成间隙。在一些实施例中，V2V轨与对应的下面的MD接触结构之间的间隙至少部分地由MD接触结构与对应的导电部之间的通孔到MD(VD)结构填充(后者在上面的金属化层中)，该VD结构电耦合导电部、MD接触结构与V2V轨。例如，根据一些实施例，V2V轨和对应的下面的MD接触结构之间的间隙填充有介电材料，该介电材料将V2V轨与MD接触结构电去耦。在一些实施例中，一种半导体器件包括：V2V轨，对应地与第一、第二和第三MD接触结构重叠，该第二MD接触结构插入在第一与第二MD接触结构之间；第一和第二VD结构，对应地处于第一和第三MD接触结构上并与其电耦合，该V2V轨电耦合至第一和第二VD结构；以及电耦合至第一VD结构和第二VD结构的上面的金属化层中的导电部；并且其中，第二MD接触结构与V2V轨电去耦。
根据另一种方法，V2V轨被配置使得：(1)V2V轨的底面与每个对应的下面的MD接触结构的上表面对应，即，两者之间没有间隙，(2)V2V轨与第一、第二和第三下面的MD接触结构中的每个重叠，第二MD接触结构插入在第一与第三MD接触结构之间，(3)V2V轨电耦合至第一和第三MD接触结构。根据另一种方法的V2V轨，因为V2V轨的底面对应地与每个对应的下面的MD接触结构的上表面相邻，所以插入的第二MD接触结构必定也耦合至V2V轨以及因此第一和第二MD接触结构。然而，存在期望将插入的第二MD接触结构与第一和第二MD接触结构电去耦的情况。相比之下，根据一些实施例，V2V轨被配置为使得在V2V轨的下表面与对应的下面的MD接触结构的上表面之间形成间隙，结果是MD接触结构与V2V轨电去耦，除非在MD接触结构上形成对应的VD结构。继续该实例，根据第二MD接触结构插入在第一与第二MD接触结构之间并且第一和第二VD结构形成在第一和第三MD接触结构上的一些实施例，插入的第二MD接触结构与V2V轨(以及因此第一和第二MD接触结构)电去耦，除非在第二MD接触结构上形成对应的VD结构。
图1是根据本发明的至少一个实施例的半导体器件100的框图。
在图1中，半导体器件100尤其包括单元区102。在一些实施例中，单元区102是SRAM单元区。在一些实施例中，单元区102是除SRAM单元区以外的单元区。单元102尤其包括通孔到通孔(V2V)轨114(见图2A至图2F和图3A至图3E)。产生包括轨114的单元区的布局图的实例包括图2A至图2F和图3A至图3E中的每个中的布局图。
图2A、图2E和图2F是根据一些实施例的对应单元区202A、202E和202F的布局图。图2B、图2C和图2D是根据一些实施例的图2A的布局图的对应截面。
图2A和图2E至图2F的布局图表示部分地根据图2A和图2E至图2F的布局图对应地制造的对应半导体器件中的对应单元区。如此，图2A和图2E至图2F的布局图中的单个形状(也称为图案)表示在根据图2A和图2E至图2F的布局图部分地对应地制造的对应半导体器件的对应单元区中的对应单个结构。
为了讨论简单起见，将图2A和图2E至图2F的布局图(以及本文中包括的其他布局图)中的元件被称为结构而不是形状本身。例如，图2A和图2E至图2F的每个布局图中的形状204(1)和204(2)中的每个是有源区域形状，该形状表示对应的半导体器件中的有源区。在下面的讨论中，形状204(1)和204(2)对应地被称为有源区204(1)和204(2)，而不是有源区图案204(1)和204(2)。另外，例如，图2A和图2E至图2F的每个布局图中的形状214(1)和214(2)是通孔到通孔(V2V)轨形状，该形状表示对应的半导体器件中的V2V轨114。在下面的讨论中，V2V轨形状214(1)和214(2)对应地称为V2V轨形状214(1)和214(2)，而不是V2V轨形状214(1)和214(2)。
根据平行于第一方向的轨迹线T1、T2、T3、T4和T5对应地组织图2A和图2E至图2F的布局图。第一方向是图2A和图2E至图2F中的Y轴的方向。在一些实施例中，相对于X轴，相邻的轨迹线以半个单位的接触多晶硅间距(CPP)分离。通常，CPP的单位特定于对应工艺节点，通过该工艺节点，将基于对应布局图制造半导体器件。例如，轨迹线T3和T4被CPP/2分离，并且轨迹线T3和T5被1*CPP分离。相对于X轴，单元区202A、202E和202F中的每个具有3CPP的宽度。
图2A中的截面线IIB-IIB’和IIC-IIC’对应地在垂直于第一方向的第二方向上延伸，该第二方向是图2A和图2E至图2F中的X轴。在一些实施例中，第一方向和第二方向是除了Y轴和X轴的对应方向之外的竖直方向。在图2E至图2F中的每个中，对称轴线226在第二方向上(即在X轴的方向上)延伸。
在图2A中，单元区202A包括：有源区204(1)和204(2)；栅极结构206(1)、206(2)、206(3)和206(4)；布线部至漏极/源极(WD)接触结构的208(1)、208(2)、208(3)、208(4)、208(5)和208(6)；通孔到栅极(VG)结构210(1)和210(2)；通孔至WD结构212(1)、212(2)、212(3)、212(4)、212(5)和212(6)；V2V轨214(1)和214(2)；以及第一金属化层中的导电部216(1)和216(2)。在一些实施例中，WD接触结构被描述为金属到漏极/源极(MD)接触结构，并且在本文中将如此称谓。因此，在一些实施例中，通孔至WD结构被描述为通孔到MD结构，并且在本文中将如此称谓。在图2A中，示出了单元边界203，该单元边界是布局图的部件，但在基于图2A的半导体器件中不具有对应的结构。在一些实施例中，编号约定从零开始，并且因此第一金属化是M0。在一些实施例中，编号约定从一开始，并且因此第一金属化是M1。
在图2A中，有源区204(1)-204(2)在X轴的方向上延伸。栅极结构206(1)-206(4)在Y轴的方向上对应地延伸，并对应地处于对应的有源区204(1)-204(2)上方并与其电耦合。VG结构210(1)和210(2)位于对应的栅极结构206(2)和206(3)上方并与其电耦合。在一些实施例中，栅极结构206(1)和206(4)是伪栅极结构。
在图2A中，MD接触结构208(1)-208(3)在Y-Y轴的方向上对应地延伸，并对应地处于有源区204(1)上方并与其电耦合。MD接触结构208(4)-208(6)对应地处于有源区204(2)上方并与其电耦合。VD结构212(1)-212(3)对应地处于MD接触结构208(1)-208(3)上方并与其电耦合。VD结构212(4)-212(6)对应地处于MD接触结构208(4)-208(6)上方并与其电耦合。
在图2A中，V2V轨214(1)在X轴的方向上延伸；处于有源区204(1)上方；对应地处于MD接触结构208(1)和208(3)上方；并对应地处于VD结构212(1)和212(3)上方并与其电耦合。V2V轨214(2)在X轴的方向上延伸；并对应地处于MD接触结构208(4)和208(6)上方；并对应地处于VD结构212(4)和212(6)上方并与其电耦合。导电部216(1)在X轴的方向上延伸；处于有源区204(1)上方；并对应地处于MD接触结构208(1)和208(3)以及V2V轨214(1)上方。导电部216(2)在X轴的方向上延伸；并对应地处于MD接触结构208(4)和208(6)以及V2V轨214(2)上方。在一些实施例中，关于相对于Y轴测量的宽度，V2V轨的宽度比对应的导电部窄。例如，V2V轨214(1)和214(2)的宽度比对应的导电部216(1)和216(2)窄。在一些实施例中，相对于关于Z轴测量的层位置，V2V轨的宽度比对应的导电部窄，这是因为V2V轨处于比对应的导电部的层低的层中。在一些实施例中，关于相对于Y轴测量的宽度，V2V轨的宽度与对应的导电部基本相同。在一些实施例中，关于相对于Y轴测量的宽度，V2V轨的宽度比对应的导电部宽。
在图2A中，有源区204(1)和204(2)是对应的半导体区。在一些实施例中，有源区204(1)和204(2)是对应地掺杂的半导体区。在一些实施例中，有源区204(1)被配置用于P型导电性，例如，PMOS晶体管，而有源区204(2)被配置用于N型导电性，例如，NMOS晶体管。在一些实施例中，有源区204(1)被配置用于N型导电性，并且有源区204(2)被配置用于P型导电性。在一些实施例中，有源区204(1)和204(2)中的每个被配置用于相同类型的导电性。
在图2A中示出了各种晶体管。第一晶体管包括栅极结构206(2)和有源区204(1)中的对应地位于MD接触结构208(1)和208(2)下面的源极/漏极区。第二晶体管包括栅极结构206(3)和有源区204(1)中的对应地位于MD接触结构208(2)和208(3)下面的源极/漏极区。第三晶体管包括栅极结构206(2)和有源区204(2)中的对应地位于MD接触结构208(4)和208(5)下面的源极/漏极区。第四晶体管包括栅极结构206(3)和有源区204(2)中的对应地位于MD接触结构208(5)和208(6)下面的源极/漏极区。
在图2A中，在一些实施例中，单元区202A代表四晶体管(4T)反相器的基础。在一些实施例中，反相器被视为布尔逻辑函数的实例。在一些实施例中，单元区202A被包括在较大单元区中，该较大单元区表示其他布尔逻辑函数，例如AND、OR、XOR、XNOR等。在一些实施例中，单元区202A被包括在较大单元区中，该较大单元区表示存储功能，例如触发器、锁存器等。更具体地，在此类实施例中：导电部216(1)和216(2)对应地电耦合至第一和第二参考电压，例如，VDD和VSS；MD接触件208(2)和208(5)在Y轴的方向上延伸以彼此合并(未示出)，并电耦合在一起并用作反相器的输出引脚；在第一金属化层中设置有附加的导电部(未示出)，该附加的导电部电耦合VG结构210(1)-210(2)，并用作反相器的输入引脚。
在图2A中，单元区202A具有电源轨(PR)架构的异质布置。在一些实施例中，单元区202A被描述为是PR异质的。单元区202A的上部具有专用PR(PPR)架构218，如下所述。
单元区202A的下部具有公共PR(CPR)架构220，如下所述。
在一些实施例中，CPR架构的共同方面被理解如下。在单元区202A的下部中，相对于Y轴，电源轨(例如，导电部216(2))与单元边界203的底边缘重叠。邻接单元边界203的底边缘的另一单元区(未示出)将与单元区202A共享电源轨。因为单元区202A的下部的电源轨跨单元边界203的底边缘延伸并且能够与另一单元区共享(即，可共享)，所以该电源轨被认为是公共电源轨。
在一些实施例中，PPR架构的私有方面被理解如下。在单元区202A的上部，相对于Y轴，电源轨(例如导电部216(1))不与单元边界203的顶边缘重叠。邻接单元边界203的顶边缘的另一单元区(未示出)将不能与单元区202A共享电源轨。由于单元区202A的上部的电源轨不跨单元边界203的顶边缘延伸，即，由于单元区202A的上部中的电源轨不可共享，因此该电源轨被认为是专用电源轨。
根据PPR架构218，图2A中的V2V轨214(1)和导电部216(1)中的每个与有源区204(1)重叠。更具体地，相对于Y轴，V2V轨214(1)和导电部216(1)中的每个在有源区204(1)上方居中。而且，相对于Y轴，V2V轨214(1)和导电部216(1)均不跨单元边界203的顶边缘延伸。
在图2A中，就相对于Y轴的长度而言，较长的MD接触结构208(2)的长度足够，以使得MD接触结构208(5)的大部分不由V2V轨214(1)或导电部216(1)中的任一个重叠。回顾VD结构212(2)对应于MD接触结构208(2)，较长的MD接触结构208(2)的长度导致VD结构212(2)不由V2V轨214(1)重叠，即，导致VD结构212(2)与V2V轨214(1)电去耦。
相比之下，相对于Y轴，较短的MD接触结构208(1)或208(3)中的每个的长度导致每个MD接触结构208(1)或208(3)中的每个对应地由V2V轨214(1)和导电部216(1)中的每个重叠。回顾VD结构212(1)和212(3)对应于MD接触结构208(1)和208(3)，较短的MD接触结构208(1)和208(3)中的每个的长度进一步导致VD结构212(1)和212(3)由V2V轨214(1)重叠，即，进一步导致VD结构212(1)和212(3)电耦合至V2V轨214(1)。
在图2A中，根据CPR架构220，并且相对于Y轴，图2A中的V2V轨214(2)和导电部216(2)中的每个与单元边界203的底边缘重叠。更具体地说，相对于Y轴，V2V轨214(2)和导电部216(2)中的每个位于单元边界203的底边缘的中心。此外，相对于Y轴，V2V轨214(1)和导电部216(2)都不与有源区204(2)重叠。
相对于Y轴，较短的MD接触结构208(5)的长度导致MD接触结构208(5)不由V2V轨214(2)重叠，也不由导电部216(2)重叠。回顾VD结构212(5)对应于MD接触结构208(5)，较短的MD接触结构208(5)的长度进一步导致VD结构212(5)不由V2V轨214(2)重叠，即，进一步导致VD结构212(5)与V2V轨214(2)电去耦。
相比之下，就相对于Y轴的长度而言，较长的MD接触结构208(4)或208(6)中的每个的长度足够，以使得每个MD接触结构208(4)或208(6)对应地由V2V轨214(2)和导电部216(2)中的每个重叠。回顾VD结构212(4)和212(6)对应于MD接触结构208(4)和208(6)，较长的MD接触结构208(4)和208(6)中的每个的较长长度进一步导致VD结构212(4)和212(6)由V2V轨214(2)重叠，即，进一步导致VD结构212(4)和212(6)电耦合至V2V轨214(2)。
在一些实施例中，PPR架构是变化的。在一些实施例中，关于PPR架构，将较长的MD接触结构与较短的MD接触结构交换位置(相对于X轴)，并且相应地移动对应的VD结构。作为位置交换的实例，关于PPR架构218，将较短的MD接触结构208(2)与轨迹T6对准(未示出)，不是与轨迹T4对准，并且将较长的MD接触结构208(3)对应地与轨迹T4对准(未示出)。作为位置交换的另一实例，将较短的MD接触结构208(2)与轨迹T2对准(未示出)，而不是与轨迹T4对准，并且将较长的MD接触结构208(1)对应地与轨迹T4对准(未示出)。
在一些实施例中，关于PPR架构，将较短的MD接触结构替换成较长的MD接触结构(长度替换)，并且相应地移动对应的VD结构，从而产生两个较短且较长的MD接触结构。作为长度替换的实例，关于PPR架构218M，将较长的MD接触件208(3)M替换成较短的MD接触结构(未示出但与MD接触结构208(2)M相似)(未示出)。作为长度替换的实例，将较长的MD接触件208(1)M替换成较短的MD接触结构(未示出但与MD接触结构208(2)M相似)(未示出)。
在一些实施例中，CPR架构是变化的。在一些实施例中，关于CPR架构，将较短的MD接触结构与较长的MD接触结构交换位置(相对于X轴)，并且相应地移动对应的VD结构。作为位置交换的实例，关于CPR架构220，将较长的MD接触结构208(5)与轨迹T6对准(未示出)，不是与轨迹T4对准，并且将较短的MD接触结构208(6)对应地与轨迹T4对准(未示出)。作为位置交换的另一实例，将较长的MD接触结构208(5)与轨迹T2对准(未示出)，而不是与轨迹T4对准，并且将较短的MD接触结构208(4)对应地与轨迹T4对准(未示出)。
在一些实施例中，关于CPR架构，将较长的MD接触结构替换成较长的MD接触结构(长度替换)(未示出)，并且相应地移动对应的VD结构，从而产生两个较短且较长的MD接触结构。作为长度替换的实例，关于CPR架构220M，将较短的MD接触件208(6)M替换成较长的MD接触结构(未示出但与MD接触结构208(5)M相似)(未示出)。作为长度替换的实例，将较短的MD接触件208(4)M替换成较长的MD接触结构(未示出但与MD接触结构208(5)M相似)。
同样，图2B、图2C和图2D是根据一些实施例的图2A的布局图的对应截面。
图2A中的截面线IIB-IIB’示出了图2B与对应的图2A和图2B的相关性。图2A中的截面线IIC-IIC’示出了图2D与图2A的相关性。
在图2B至图2C中的每个中，V2V轨214(1)被配置为具有一定的厚度，该厚度导致在V2V轨214(1)的下表面与对应的MD接触结构208(1)、208(2)和208(3)的上表面之间形成间隙222(1)、222(2)和222(3)。VD结构212(1)和212(3)的部分填充对应的间隙222(1)和222(3)。介电材料(未示出)填充间隙222(2)，使得MD接触结构208(2)与V2V轨214(1)电去耦。根据另一种方法，V2V轨被配置使得(1)V2V轨的底面与每个对应的下面的MD接触结构的上表面对应地邻接。如此，如果根据另一种方法将V2V轨214(2)替换成V2V轨，则MD接触结构将电耦合至MD接触结构208(2)，并因此也电耦合至MD接触结构208(1)和208(3)中的每个，结果是第一晶体管(对应于对应地位于MD接触结构208(1)和208(2)的下面的栅极结构206(2)和有源区204(1)中的源极/漏极区)将不再是能够用作开关的晶体管。相比之下，在图2A中，V2V轨214(1)有利地被配置使得在V2V轨214(1)的下表面与MD接触结构208(1)、208(2)和208(3)的上表面之间形成间隙222(1)、222(2)和222(3)，结果是MD接触结构208(2)与V2V轨214(1)电去耦。
在图2D中，相对于Z轴，V2V轨214(2)被配置为具有一定的厚度，该厚度导致在V2V轨214(2)的下表面与对应的MD接触结构208(4)、MD接触结构-重影208(5)’(参见下文)和MD接触结构208(6)的上表面之间形成间隙222(4)、222(5)和222(6)。相对于Y轴，MD接触结构208(5)不在V2V轨214(2)之下。因此，示出了假想线，即MD接触结构208(5)’的虚线形式，其中，MD接触结构208(5)将以其他方式存在于图2D中。相对于Z轴，每个间隙222(1)-222(6)具有在图2A至图2C中示出为项目223的大小/距离。
在图2A和图2D中，相对于Z方向，V2V轨214(1)被配置为使得V2V轨214(1)的上表面不突出超过对应的VD结构212(1)和212(3)的上表面。V2V轨214(2)被配置为使得V2V轨214(2)的上表面不突出超过对应的VD结构212(4)和212(6)的上表面。
根据一些实施例，图2C是图2B的变型。更具体地，图2C示出图2B的变型的一小部分。在图2C中，V2V轨214(2)’被配置为使得在V2V轨214(1)的上表面与导电部216(1)的下表面之间形成间隙，例如224(1)。
图2E是图2A的变型。图2F是图2A的变型。更具体地，单元区208E是单元区208A的变型。更具体地，单元区208F是单元区208A的变型。
在图2E中，相对于Y轴，单元区208E被在X轴的方向上延伸的线226一分为二。在图2F中，相对于Y轴，单元区208F被在X轴的方向上延伸的线226一分为二。线226是镜对称轴线。
在图2E中，单元区202E具有PPR架构的均匀布置。在一些实施例中，单元区202E被描述为是PPR均质的，即，单元区202E不包括CPR架构。单元区202E的上部具有PPR架构218。单元区202E的下部具有PPR架构218M。相对于轴226，项目编号218M中的字母M后缀表示PPR架构218M相对于PPR架构218是镜像对称的。因此，单元区202E具有PPR均质的架构。
与单元区202A的PR异构架构相比，单元区202E的PPR异构架构包括以下镜像对称元件：MD接触结构208(1)M、208(2)M和208(3)M对应地代替MD接触结构208(4)、208(5)和208(6)；并且VD结构212(1)M、212(2)M和212(3)M对应地代替VD结构212(4)、212(5)和212(6)。在一些实施例中，PPR架构是变化的，从而导致单元区是PPR同质的，但相对于轴226不是镜像对称的。
在图2F中，单元区202F具有CPR架构的均匀布置。在一些实施例中，单元区202F被描述为是CPR均质的，即，单元区202F不包括PPR架构。单元区202E的上部具有CPR架构220M。单元区202F的下部具有CPR架构220。相对于轴226，项目编号220M中的字母M后缀表示CPR架构220M相对于CPR架构220是镜像对称的。因此，单元区202F具有CPR均质的架构。
与单元区202A的PR异构架构相比，单元区202F的CPR异构架构包括以下镜像对称元件：MD接触结构208(4)M、208(5)M和208(6)M对应地代替MD接触结构208(1)、208(2)和208(3)；并且VD结构212(4)M、212(5)M和212(6)M对应地代替VD结构212(1)、212(2)和212(3)。在一些实施例中，CPR架构是变化的，从而导致小区区是CPR同质的，但相对于轴226不是镜像对称的。
图3A、图3B和图3C是根据一些实施例的对应单元区302A、302B和302C的布局图。图3D和图3E是根据一些实施例的对应图3A和图3C的布局图的对应横截面。
图3A至图3C的布局图表示部分地根据图3A至图3C的布局图对应地制造的对应半导体器件中的对应单元区。如此，图3A至图3C的布局图中的单个形状(也称为图案)表示在根据图3A至图3C的布局图部分地对应地制造的对应半导体器件的对应单元区中的对应单个结构。为了讨论简单起见，将图3A至图3C的布局图(以及本文中包括的其他布局图)中的元件被称为结构而不是形状本身。
图3A至图3E遵循与图2A至图2F相似的编号方案。尽管对应，但某些部件也有所不同。为了帮助识别对应但仍有差异的部件，编号约定对图3A至图3E使用3系列编号，而图2A至图2F对编号约定使用2系列编号。例如，图3A的项目204(1)是有源区，而图3A中的对应项304目(1)是有源区，并且其中：相似性反映在公共根*04(1)中；并且差异反映在用于图3A的首位数字3和用于图2F的首位数字2中。为了简洁起见，讨论将更多地集中在图3A至图3C和图2A至图2E之间的差异上而不是相似点上。
根据轨迹线T1、T2、T3、T4和T5对应地组织布局图302A-302C。图3C中的截面线IIIE-IIIE’中的截面线IIID-IIID’对应地在垂直于第一方向的第二方向上延伸。第二方向是例如图3A至图3C中的X轴。
在图3A中，单元区302A包括：有源区304(1)和304(2)；栅极结构306(1)、306(2)、306(3)和306(4)；MD接触结构308(1)和308(2)；VG结构310(1)和310(2)；VD结构312(1)和312(2)；V2V轨314(1)；以及第一金属化层中的导电部316(1)、316(2)和316(3)。在图3A中，示出了单元边界303，该单元边界是布局图的部件，但在基于图3A的半导体器件中不具有对应的结构。
VG结构310(1)和310(2)位于栅极结构306(2)上方并与其电耦合。MD接触极结构308(1)-308(2)在Y轴的方向上对应地延伸，并对应地处于有源区304(1)和304(2)上方并与其电耦合。VD结构312(1)-312(2)对应地处于MD接触结构308(2)上方并与其电耦合。V2V轨314(1)在X轴的方向上延伸；对应地处于MD接触结构308(1)和308(2)上方；并对应地处于VD结构312(1)-312(2)上方并与其电耦合。
在图3A中，导电部316(1)-316(3)在X轴的方向上延伸。导电部316(1)和316(3)对应地处于VG结构310(1)和310(2)上方并与其电耦合。在一些实施例中，栅极结构206(1)和206(3)是伪栅极结构。导电部316(2)对应地处于MD接触结构308(1)和308(3)和V2V轨314(1)上方；并处于VD结构312(1)和312(2)上方并与其电耦合。单元区302A的架构是PPR均质的。
镜对称轴线326在X轴的方向上延伸。相对于Y轴，V2V轨314(1)和导电部316(1)处于有源区304(1)和304(2)之间；并在轴326上居中。
在一些实施例中，在行在X轴的方向上延伸并且单元格区的高度相对于Y轴高的一些实施例中，双高度单元格区的高度为两行，而单高度单元格的高度为一行。单元区302A是双高度单元区，而例如单元区102A是单高度单元区。由于单元区302是双高度单元区，因此在一些实施例中，轴线326也代表两个行之间的边界。
MD接触结构308(1)将有源区304(1)的漏极/源极(DS)区328(1)电耦合至有源区308(2)的DS区328(3)。MD接触结构308(2)将有源区304(1)的DS区328(2)电耦合至有源区308(2)的DS区328(4)。相对于X轴，单元区302A的宽度为2CPP。
根据一些其他实施例(未示出)，单元区302A的互连由单高度单元区提供，其中，对应于DS区328(1)和328(3)的第一和第二DS区处于同一有源区中，并且对应于DS区328(2)和328(4)的第三和第四DS区处于同一有源区中。相对于X轴，根据其他实施例的单高度单元区的宽度为3CPP。根据其他实施例的单高度单元区使用：第一金属化层(和对应的VD结构)中的第一附加导电部以电耦合第一与第二DS区；以及第一金属化层(和对应的VD结构)中的第二附加导电部以电耦合第三与第四DS区。通过使用MD接触结构308(1)电耦合(1)DS区328(1)与328(3)并使用MD接触结构308(2)来电耦合(2)DS区328(2)与328(4)，单元区302A与其他实施例的单元区相比，具有包括在减小第一金属化层中的拥塞的同时使单元区的宽度变窄的优点，并与其他实施例的单元区相比具有增加单元区的高度的缺点。在一些实施例中，单元区302A的优点被认为大于单元区302A的所指出的缺点。
图3B是根据一些实施例的作为图3A的变型单元区202A的单元区302B的布局图。
更具体地，图3B示出了单元区302B的一小部分，其中，变型位于相对于图3A的单元区302A的变型处。图3A的VD结构312(1)和312(2)被合并成图3B中的单个VD结构312(3)。尽管图3A的每个VD结构312(1)和312(2)是正方形，但VD结构312(3)是矩形的，长轴在Y轴的方向上延伸。在一些实施例中，通孔结构312(3)被描述为通孔条结构。
图3C类似于图3A，为简洁起见，讨论将更多地集中在图3C与图3A之间的差异上而不是相似点上。
单元区302A的架构是PPR均质的，而单元区302C的架构是CPR均质的。
单元区302C包括两个V2V轨，即314(2)和314(3)，而不是如单元区302A中的单个V2V轨314(1)。因此，单元区302C的VD结构312(3)和312(4)对应地替代单元区302A的VD结构312(1)和312(2)。
相对于Y轴：V2V轨314(2)和导电部316(2)在有源区304(1)上居中；并且V2V轨314(3)和导电部316(3)在有源区304(2)上居中。就第一金属化层中的布线拥塞而言，并且与单元区302A相比，单元区302C：由于图3A中的导电部316(1)被替换成图3C中的导电部316(2)和316(3)而减少有源区304(1)与304(2)之间的布线拥塞；并且由于图3C中的导电部316(2)和316(3)替代图3A的导电部316(1)而增加有源区304(1)和304(2)上方的布线拥塞。
同样，图3D和图3E是根据一些实施例的对应图3A和图3C的布局图的对应横截面。
在一些实施例中，V2V轨314(1)被配置为使得在V2V轨314(1)的上表面和导电部316(2)的下表面之间形成间隙(未示出，但参见图3C的224(1))。
图4是根据一些实施例的制造半导体器件的方法的流程图。
在图4中，流程图包括框402至416。在框402处，形成有源区。有源区的实例是图2A的有源区204(1)等。从框402，流程进行到框404。
在框404处，形成在第一方向上延伸的第一、第二和第三MD接触结构，并对应地重叠并电耦合至有源区。第一方向的实例是平行于Y轴的方向。此类第一、第二和第三MD接触结构的实例包括图2A的MD接触结构208(1)、208(2)和208(3)等。从框404，流程进行到框406。
在框406处，衬底在第一MD接触结构上方形成第一通孔到MD(VD)结构并且将其电耦合至第一MD接触结构。这种第一VD结构的实例是图2A的VD结构212(1)等。从框406，流程进行到框408。
在框408处，形成通孔到通孔(V2V)轨，该轨在垂直于第一方向的第二方向上延伸并与第一MD接触结构，以便第二或第三MD接触结构中的至少一个重叠，并电耦合至第一VD结构。第二方向的实例是平行于X轴的方向。这种V2V轨的实例是图2A的V2V轨214(1)等。从框408，流程进行到框410。
在框410处，相对于垂直于第一方向和第二方向中的每个的第三方向，设置V2V轨的上表面以使其不突出超过第一VD结构的上表面。第三方向的实例是平行于Z轴的方向。V2V轨的这种上表面的实例是图2B中的V2V轨214(1)的上表面等。从框410，流程进行到框412。
在框412处，相对于第三方向，设置V2V轨的下表面，以使得在V2V轨的下表面与第一、第二和第三MD接触结构的对应上表面之间对应地保持第一、第二和第三间隙。V2V轨的这种下表面的实例是图2B中的V2V轨214(1)的下表面，这导致在V2V轨214(1)的下表面与对应的MD接触结构208(1)、208(2)和208(3)等的上表面之间形成间隙222(1)、222(2)和222(3)。从框412，流程进行到框414。
在框414处，形成第一导电部，该第一导电部与V2V轨重叠，处于第一金属化层中，并且电耦合至第一VD结构。这种第一导电部的实例是图2A中的导电部216(1)等。从框414，流程进行到框416。
在框416处，相对于第三方向，在V2V轨与第二或第三MD接触结构中的至少一个之间形成介电材料，结果，介电材料使V2V轨与第二或第三MD接触结构对应地电隔离，即，介电材料将第二或第三MD接触结构与V2V轨电去耦。填充有介电材料的间隙(在V2V轨和第二或第三MD接触结构中的至少一个之间)的实例是图2B的间隙222(2)，该绝缘材料将V2V轨与第二或第三MD接触结构对应地隔离，即，将第二或第三MD接触结构与V2V轨电去耦。
在图4的流程图中，(通常)在V2V轨之前形成VD结构。可选地，通常在V2V轨之后形成VD结构(请参见图5)。
图5是根据一些实施例的制造半导体器件的方法的流程图。
在图5中，流程图包括框502至516。在框502处，形成有源区。有源区的实例是图2A的有源区204(1)等。从框502，流程进行到框504。
在框504处，形成在第一方向上延伸的第一、第二和第三MD接触结构，并对应地重叠并电耦合至有源区。第一方向的实例是平行于Y轴的方向。此类第一、第二和第三MD接触结构的实例包括图2A的MD接触结构208(1)、208(2)和208(3)等。从框504，流程进行到框506。
在框506处，形成通孔到通孔(V2V)轨，该轨在垂直于第一方向的第二方向上延伸并与第一MD接触结构，以便第二或第三MD接触结构中的至少一个重叠，并电耦合至第一VD结构。第二方向的实例是平行于X轴的方向。这种V2V轨的实例是图2A的V2V轨214(1)等。从框506，流程进行到框508。
在框508处，相对于垂直于第一方向和第二方向中的每个的第三方向，设置V2V轨的上表面以使其不突出超过第一通孔到MD(VD)结构的上表面(关于后者，参见框512)。第三方向的实例是平行于Z轴的方向。V2V轨的这种上表面的实例是图2B中的V2V轨214(1)的上表面等。从框508，流程进行到框510。
在框510处，相对于第三方向，设置V2V轨的下表面，以使得在V2V轨的下表面与第一、第二和第三MD接触结构的对应上表面之间对应地保持第一、第二和第三间隙。V2V轨的这种下表面的实例是图2B中的V2V轨214(1)的下表面，这导致在V2V轨214(1)的下表面与对应的MD接触结构208(1)、208(2)和208(3)等的上表面之间形成间隙222(1)、222(2)和222(3)。从框510，流程进行到框512。
在框512处，在第一MD接触结构上方形成第一VD结构，并将第一VD结构电耦合至第一MD接触结构。这种第一VD结构的实例是图2A的VD结构212(1)等。从框512，流程进行到框514。
在框514处，形成第一导电部，该第一导电部与V2V轨重叠，处于第一金属化层中，并且电耦合至第一VD结构。这种第一导电部的实例是图2A中的导电部216(1)等。从框514，流程进行到框516。
在框516处，相对于第三方向，在V2V轨与第二或第三MD接触结构中的至少一个之间形成介电材料，结果，介电材料使V2V轨与第二或第三MD接触结构对应地电隔离，即，介电材料将第二或第三MD接触结构与V2V轨电去耦。填充有介电材料的间隙(在V2V轨和第二或第三MD接触结构中的至少一个之间)的实例是图2B的间隙222(2)，该绝缘材料将V2V轨与第二或第三MD接触结构对应地隔离，即，将第二或第三MD接触结构与V2V轨电去耦。
图6是根据一些实施例的制造半导体器件的方法600的流程图。
根据一些实施例，方法600例如可使用EDA系统700(图7，下面讨论)和集成电路(IC)、制造系统800(图8，下面讨论)来实现。可根据方法600制造的半导体器件的实例包括图1的半导体器件100、对应于本文公开的各种布局图的半导体器件等。
在图6中，方法600包括框602-604。在框602处，生成布局图，该布局图尤其包括本文公开的布局图中的一个或多个等。根据一些实施例，框602例如可使用EDA系统700(图7，在下面讨论)来实现。
更具体地，框602包括生成对应于将要表示的半导体图中的结构的形状。例如，关于框602：当所生成的布局图对应于单元区202A时，框602包括生成对应于单元区202A中所示的结构的形状；并且当所生成的布局图对应于单元区202E时，框602包括生成对应于单元区202E中所示的结构的形状；当所生成的布局图对应于单元区202F时，框602包括生成对应于单元区202F中所示的结构的形状；当所生成的布局图对应于单元区302A时，框602包括生成对应于单元区302A中所示的结构的形状；当所生成的布局图对应于单元区302B时，框602包括生成对应于单元区302B中所示的结构的形状；当所生成的布局图对应于单元区302时，框602包括生成对应于单元区302C中所示的结构的形状；等等。流程从框602进行到框604。
在框604处，基于布局图，(A)进行一次或多次光刻曝光；或(B)制造一个或多个半导体掩模；或(C)制造半导体器件的一层中的一个或多个元件。参见图8的以下讨论。
图7是根据一些实施例的电子设计自动化(EDA)系统700的框图。
在一些实施例中，EDA系统700包括自动放置和布线(APR)系统。根据一个或多个实施例，本文描述的设计布局图的方法表示电线布线布置，根据一些实施例，例如可使用EDA系统700来实施。
在一些实施例中，EDA系统700是通用计算设备，包括硬件处理器702和非瞬时计算机可读存储介质704。除其他外，存储媒介704用计算机程序代码706(即可执行指令集)编码，即存储该计算机程序代码。通过硬件处理器702执行指令706(至少部分地)表示一种EDA工具，该EDA工具实施根据一个或多个实施例(下文中，所提到的过程和/或方法)的本文描述的方法的一部分或全部。
处理器702通过总线708电耦合至计算机可读存储媒介704。处理器702还通过总线708电耦合至输入/输出(I/O)接口710。网络接口712也通过总线708电连接至处理器702。网络接口712连接至网络714，以使得处理器702和计算机可读存储介质704能够通过网络714连接至外部元件。处理器702被配置为执行编码在计算机可读存储介质704中的计算机程序代码706，以使系统700可用于执行所提到的过程和/或方法的一部分或全部。在一个或者多个实施例中，处理器702为中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或者多个实施例中，计算机可读存储媒介704是电子的、磁性的、光纤的、电磁的、红外线的、和/或半导体系统(或者装置或者器件)。例如，计算机可读存储媒介704包括半导体或固态存储器、磁带、移动估算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在一个或者多个使用光盘的实施例中，计算机可读存储媒介704包括光盘只读存储器(CD-ROM)、读写光盘存储器(CD-R/W)和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储介质704存储计算机程序代码706，该计算机程序代码被配置为使系统700(其中此类执行(至少部分地)代表EDA工具)可用于执行所提到的过程和/或方法的一部分或全部。在一个或多个实施例中，存储介质704还存储有助于执行所提到的过程和/或方法的一部分或全部的信息。在一个或多个实施例中，存储介质704存储标准单元库707，包括诸如本文公开的标准单元。在一个或多个实施例中，存储介质704存储对应于本文公开的一个或多个布局的一个或多个布局图709。
EDA系统700包括I/O接口710。I/O接口710耦合至外部电路。在一个或者多个实施例中，I/O接口710包括键盘、小键盘、鼠标、轨迹球、轨迹板、触摸屏和/或用于传递信息和命令给处理器702的光标方向键。
EDA系统700还包括耦合至处理器702的网络接口712。网络接口712允许系统700与与一个或多个其他电脑系统连接的网络714连通。网络接口712包括无线网接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA或有限网络接口，如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或更多系统700中实施所描述的工艺和/或方法的一部分或全部。
系统700被配置为通过I/O接口710接收信息。通过I/O接口710接收的信息包括一个或多个指令、数据、设计规则、标准单元库和/或其他参数，以供处理器702处理。信息通过总线708传输到处理器702。EDA系统700被配置为通过I/O接口710接收与UI有关的信息。信息作为用户接口(UI)742存储在计算机可读介质704中。
在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为用于由处理器执行的独立软件应用。在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为作为附加软件应用程序的一部分的软件应用程序。在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为软件应用程序的插件。在一些实施例中，所描述的工艺和/或方法的一部分或者全部被执行为EDA工具的部分的软件应用程序。在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为由EDA系统700使用的软件应用程序。在一些实施例中，使用诸如可从CADENCE DESIGN SYSTEMS，Inc.获得的VIRTUOSO等工具或另一种合适的布局生成工具来生成包括标准单元的布局图。
在一些实施例中，工艺实现为存储在非瞬时计算机可读记录介质中的程序的功能。非瞬时计算机可读记录媒介的实例包括但不限于外部/可移动和/或内部/内置存储装置或存储器单元，例如，诸如DVD等光盘、诸如硬盘等磁盘、诸如ROM、RAM、存储器卡等半导体存储器中的一个或多个。
图8是根据一些实施例的集成电路(IC)制造系统800以及与其相关联的IC制造流程的框图。在一些实施例中，基于布局图，使用制造系统800来制造以下各项中的至少一个：(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个元件。
在图8中，IC制造系统800包括在设计、开发和制造周期中彼此交互的实体，诸如设计室820、掩模室830和IC生产厂/制造厂(“fab”)850和/或与制造IC器件860有关的服务。系统800中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体互动，并向一个或多个其他实体提供服务和/或从一个或多个其他实体接受服务。在一些实施例中，设计室820、掩模室830和IC fab 850中的两个或更多个由单个较大公司拥有。在一些实施例中，设计室820、掩模室830和IC fab 850的两个或更多个在公共设施中共存并使用公共资源。
设计室(或设计团队)820生成IC设计布局图822。IC设计布局图822包括为IC器件860设计的各种几何图案。几何图案对应于构成要制造的IC器件860的各种元件的金属、氧化物或半导体层的图案。各个层组合形成各种IC部件。例如，IC设计布局图822的一部分包括各种IC特征，诸如有源区、栅电极、源极和漏极、层间互连件的金属线或通孔、以及用于接合焊盘的开口，以形成在布置在半导体衬底上的半导体衬底(诸如硅晶圆)和各种材料层中。设计室820实施适当的设计程序以形成IC设计布局图822。设计过程包括逻辑设计、物理设计或布局和布线中的一个或多个。IC设计布局图822被呈现在具有几何图案的信息的一个或多个数据文件中。例如，IC设计布局图822可以GDSII文件格式或DFII文件格式表示。
掩模室830包括数据准备832和掩模制造844。掩模室830使用IC设计布局图822来制造一个或多个掩模845，以根据IC设计布局图822来制造IC器件860的各个层。掩模室830执行掩模数据准备832，其中，IC设计布局图822被翻译成表示数据文件(“RDF”)。掩模数据准备832向掩模制造844提供RDF。掩模制造844包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(中间掩模)845或半导体晶圆853。通过掩模数据准备832操纵设计布局图822，以符合掩模写入器的特定特性和/或IC fab 850的要求。在图8中，掩模数据准备832和掩模制造844被示出为单独要素。在一些实施例中，掩模数据准备832和掩模制造844能够共同称为掩模数据准备。
在一些实施例中，掩模数据准备832包括光学邻近修正(OPC)，OPC使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他处理效果等引起的图像误差。OPC调整IC设计布局图822。在一些实施例中，掩模数据准备832包括另外的分辨率增强技术(RET)，诸如离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用反光刻技术(ILT)，其将OPC视为反成像问题。
在一些实施例中，掩模数据准备832包括掩模规则检查器(MRC)，MRC用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局图822，该掩模创建规则包含一定的几何和/或连接性限制以确保足够的裕度，以解决半导体制造工艺中的可变性等问题。在一些实施例中，MRC修改IC设计布局图822以补偿掩模制造844期间的限制，这可撤销由OPC执行的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据准备832包括光刻工艺检查(LPC)，LPC模拟将由IC fab850实施以制造IC器件860的处理。LPC基于IC设计布局图822来模拟此处理，以创建模拟的制造器件，诸如IC器件860。LPC模拟中的处理参数可包括与IC制造周期的各种工艺相关的参数，与用于制造IC的工具相关的参数、和/或制造工艺的其他方面。LPC检查考虑到各种因素，诸如，航空图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)和其他合适的因素等或其组合。在一些实施例中，已由LPC创建的模拟制造的器件之后，如果模拟的器件的形状不够接近不能满足设计规则，则重复OPC和/或MRC以进一步细化IC设计布局图822。
应当理解，为了清楚起见，掩模数据准备832的以上描述已被简化。在一些实施例中，数据准备832包括诸如逻辑操作(LOP)等附加特征，以根据制造规则来修改IC设计布局图822。此外，可以各种不同的顺序执行在数据准备832期间应用于IC设计布局图822的工艺。
在掩模数据准备832之后以及在掩模制造844期间，基于修改的IC设计布局图822来制造掩模845或一组掩模845。在一些实施例中，掩模制造844包括基于IC设计布局图822来执行一次或多次光刻曝光。在一些实施例中，电子束(e-beam)或多个电子束的机制用于根据修改后的IC设计布局图822在掩模(光掩模或中间掩模)845上形成图案。掩模845可以各种技术形成。在一些实施例中，使用二元技术形成掩模845。在一些实施例中，掩模图案包括不透明区和透明区。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束，诸如紫外线(UV)束，被不透明区域阻挡并且透射通过透明区域。在一个实例中，掩模845的二元中间掩模本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模845。在掩模845的相移掩模(PSM)版本中，在相移掩模上形成的图案中的各种特征被配置为具有适当的相位差以增强分辨率和成像质量。在各种实例中，相移掩模可为衰减的PSM或交替的PSM。掩模制造844生成的一个或多个掩模用于各种工艺中。例如，此类掩模用于离子注入工艺中以在半导体晶圆853中形成各种掺杂区，用于刻蚀工艺中以在半导体晶圆853中形成各种刻蚀区，和/或用于其他合适的工艺中。
IC fab 850是包括一个或多个制造设施以用于制造各种不同的IC产品的IC制造企业。在一些实施例中，IC fab 850为半导体代工厂。例如，可能存在制造设备用于多个IC产品的前端制造(前道工序(FEOL)制造)，而第二制造设备可提供用于互连和封装IC产品的后端制造(后道工序(BEOL)的制造)，并且第三制造设备可能会为铸造业务提供其他服务。
IC fab 850包括制造工具852，该等制造工具被配置为在半导体晶圆853上执行各种制造操作，使得根据一个或多个掩模(例如，掩模845)制造IC器件860。在各种实施例中，制造工具852包括以下各项中的一个或多个：晶圆步进机、离子注入机、光刻胶涂覆机、处理室(例如，CVD室或LPCVD炉)、CMP系统、等离子蚀刻系统、晶圆清洁系统或如本文讨论的能够执行一个或多个合适的制造工艺的其他制造器件。
IC fab 850使用通过掩模室830制造的掩模845来制造IC器件860。因此，IC fab850至少间接使用IC设计布局图822以制备IC器件860。在一些实施例中，使用掩模845，通过IC fab 850制造半导体晶圆853以形成IC器件860。在一些实施例中，IC制造包括至少间接地基于IC设计布局图822执行一个或多个光刻曝光。半导体晶圆853包括硅衬底或具有其上形成有多个材料层的其他合适的衬底。半导体晶圆853还包括各种掺杂区、介电部件和多层互连等(在后续制造步骤中形成)中的一个或多个。
关于集成电路(IC)制造系统(例如，图8的系统800)以及与之相关联的IC制造流程的细节例如在以下各项中找到：2016年2月9日授权的美国专利授予第9,256,709号、2015年10月1日公开的美国专利第20150278429号、2014年2月6日公开的美国专利授权第20140040838号和2007年8月21日授予的美国专利第7,260,442号，该等专利中每个的全部内容通过引用并入于此。
例如，在美国专利号9,256,709中，在设计室(或设计团队)生成IC设计布局。IC设计布局包括为IC器件设计的各种几何图案。几何图案对应于构成要制造的IC器件的各种组件的金属，氧化物或半导体层的图案。各个层组合形成各种IC功能。例如，IC设计布局的部分包括各种IC部件，例如有源区域、栅电极、源极和漏极、层间互连的金属线或通孔，以及用于在半导体中形成的用于焊盘的开口，开口将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。设计室执行适当的设计过程以形成IC设计布局。设计过程可以包括逻辑设计、物理设计和/或布局布线。IC设计布局被呈现在具有几何图案信息的一个或多个数据文件中。掩模室使用IC设计布局来制造一个或多个掩模，掩模用于根据IC设计布局来制造IC器件的各个层。掩模室执行掩模数据准备，其中将IC设计布局转换成可以由掩模编写器物理写入的形式，其中将由掩模数据准备准备的设计布局修改为遵守特定的掩模制造商和/或掩模厂商，然后进行制造。在本实施例中，掩模数据准备和掩模制造被图示为单独的元件，然而，掩模数据准备和掩模制造可以被统称为掩模数据准备。掩模数据准备通常包括光学接近度校正(OPC)，其使用光刻增强技术来补偿图像误差，诸如可能由于衍射、干涉或其他处理效应而引起的那些图像误差。掩模数据准备可以包括其他分辨率增强技术(RET)，例如离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术或其组合。掩模数据准备132还包括掩模规则检查器(MRC)，掩模规则检查器使用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局，该掩模创建规则可以包含一些几何和连通性限制以确保足够的裕度。
例如，在美国授权前公开号20150278429中，在一个实施例中，IC制造系统可以采用无掩模光刻技术，诸如电子束光刻或光学无掩模光刻。在这样的系统中，掩模制造被旁路，并且IC设计布局通过适合于利用特定的无掩模光刻技术进行晶圆处理的数据准备来修改。数据准备修改了适合于IC制造系统中的后续操作的设计布局。数据准备的结果以一个或多个数据文件表示，例如GDSII文件格式或DFII文件格式的文件。一个或多个数据文件包括几何图案的信息，例如表示主要设计图案和/或辅助部件的多边形。在本实施例中，一个或多个数据文件还包括由数据准备产生的辅助数据。辅助数据将用于增强IC制造系统的各种操作，例如由掩模室进行的掩模制造和由IC制造商进行的晶圆曝光。
例如，在授权前公告号第20140040838号中，IC设计布局被呈现在具有几何图案信息的一个或多个数据文件中。在一示例中，IC设计布局以本领域已知的“GDS”格式表示。在替代实施例中，IC设计布局可以以诸如DFII、CIF、OASIS或任何其他合适的文件类型的替代文件格式在IC制造系统中的组件之间传输。IC设计布局300包括代表集成电路的部件的各种几何图案。例如，IC设计布局可以包括主要的IC部件，例如有源区、栅电极、源极和漏极、金属线、层间互连通孔，以及用于在半导体中形成的用于焊盘的开口，开口将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。IC设计布局还可包括一些辅助部件，诸如用于成像效果、处理增强和/或掩模识别信息的那些部件。
例如，在美国专利第7,260,442号中，掩模制造系统包括：用于加工掩模的加工工具；与处理工具连接的计量工具，用于检查掩模并获得检查结果；控制器，与处理工具和计量工具耦接，用于生成处理工具的制造模型，并根据设备数据、材料数据和掩模的检查结果对制造模型进行校准。掩模制造系统可包括至少一个处理工具、计量工具、控制器、数据库和制造执行系统。处理工具可以是曝光工具、显影剂、蚀刻机或光刻胶剥离剂。计量工具执行蚀刻后检查或剥离后检查，并分别获得蚀刻后检查结果或剥离后检查结果。控制器用于处理工具的运行到运行控制，包括前馈控制和后馈控制。控制器从计量工具接收蚀刻后或剥离后检查结果，并从数据库中检索器件和材料数据。与制造执行系统连接的控制器生成处理工具的制造模型，并根据设备数据、材料数据和掩模的检查结果来校准制造模型。控制器还监视处理工具的操作条件并在处理期间调整处理工具的制造模型。
在一些实施例中，一种半导体器件包括：有源区；第一、第二和第三金属到漏极/源极(MD)接触结构，在第一方向上延伸并对应地与所述有源区重叠；通孔到通孔(V2V)轨，在垂直于所述第一方向的第二方向上延伸并与所述第一、第二和第三MD接触结构重叠；第一导电部，与所述V2V轨重叠，处于第一金属化层中，并相对于所述第二方向与所述第一、第二和第三MD接触结构中的每个重叠；以及第一通孔到MD(VD)结构，在所述第一MD接触结构与所述第一导电部之间，所述第一VD结构将所述第一导电部、所述V2V轨与所述第一MD接触结构电耦合；并且其中，所述第二或第三MD接触结构中的至少一个与所述V2V轨电去耦。
在一些实施例中，相对于所述第一方向，所述第二MD接触结构与所述V2V轨重叠；并且所述半导体器件还包括：介电材料，相对于垂直于所述第一和第二方向中的每个的第三方向，在所述V2V轨与所述第二MD接触结构之间，所述介电材料将所述V2V轨与所述第二MD接触结构电隔离。在一些实施例中，相对于所述第一方向，所述第一导电部在所述V2V轨上方居中。在一些实施例中，相对于所述第一方向，所述V2V轨和所述第一导电部中的每个在所述有源区上方居中。在一些实施例中，相对于所述第一方向，所述V2V轨和所述第一导电部中的每个不与所述有源区重叠。在一些实施例中，所述有源区是第一有源区；所述V2V轨是第一V2V轨；并且所述半导体器件还包括：第四、第五和第六MD接触结构，在所述第一方向上延伸并对应地与所述有源区重叠；第二V2V轨，在所述第二方向上延伸并与所述第一和第二MD接触结构重叠；以及第二导电部，在所述第一金属化层中并与所述第二V2V轨重叠；以及第三VD结构，在所述第四MD接触结构与所述第二导电部之间，所述第三VD结构将所述第二导电部、所述第二V2V轨与所述第四MD接触结构电耦合；以及第四VD结构，在所述第六MD接触结构与所述第二导电部之间，所述第四VD结构将所述第二导电部、所述第二V2V轨与所述第六MD接触结构电耦合，并且其中，所述第五MD接触结构与所述第二V2V轨电去耦。在一些实施例中，所述半导体器件还包括：第一和第二栅极结构，在所述第一方向上延伸并对应地与所述有源区重叠，并且其中：所述第一栅极结构插入在所述第一与第二MD接触结构之间，并且所述第二栅极结构插入在所述第二与第三MD接触结构之间。在一些实施例中，相对于所述第一方向，所述第二或第三MD接触结构中的至少一个不与所述V2V轨重叠，从而对应地导致所述第二或第三MD接触结构与所述V2V轨电去耦。在一些实施例中，相对于所述第一方向，所述V2V轨与所述第二MD接触结构重叠，并且所述半导体器件还包括所述第三MD接触结构与所述第一导电部之间的第二VD结构，所述第二VD结构将第一导电部、所述V2V轨与所述第三MD接触结构电耦合，并且相对于所述第二方向，所述第二MD接触结构位于所述第一与第三MD接触结构之间。
在一些实施例中，一种半导体器件包括：第一和第二有源区，在第一方向上延伸；第一和第二金属到漏极/源极(MD)接触结构，在垂直于所述第一方向的第二方向上延伸并对应地与所述第一和第二有源区重叠；通孔到通孔(V2V)轨，在所述第一方向上延伸，并与所述第一和第二MD接触结构重叠；第一导电部，在第一金属化层中并与所述V2V轨重叠；第一通孔到MD(VD)结构，在所述第一MD接触结构与所述第一导电部之间，所述第一VD结构将所述第一导电部、所述V2V轨与所述第一MD接触结构电耦合，并且其中，所述第二MD接触结构与所述V2V轨电去耦。
在一些实施例中，相对于所述第二方向，所述V2V轨在所述第一与第二有源区之间。在一些实施例中，相对于所述第二方向，所述第一导电部在所述V2V轨上方居中。在一些实施例中，所述V2V轨是第一V2V轨，并且相对于所述第二方向，所述V2V轨与所述第一有源区重叠。在一些实施例中，所述V2V轨是第一V2V轨，并且所述半导体器件还包括：第二V2V轨，在所述第一方向上延伸并与所述第一和第二MD接触结构重叠，并与所述第二有源区重叠；以及第二导电部，在所述第一金属化层中并与所述第二V2V轨重叠。在一些实施例中，相对于所述第二方向，所述第一导电部在所述第一V2V轨上方居中。
在一些实施例中，一种(形成半导体器件的)方法包括：形成有源区；形成第一、第二和第三金属到漏极/源极(MD)接触结构，在第一方向上延伸并对应地与所述有源区重叠并电耦合；在所述第一MD接触结构上方形成第一通孔到MD(VD)结构并电耦合至所述第一MD接触结构；形成通孔到通孔(V2V)轨，所述V2V轨在垂直于所述第一方向的第二方向上延伸并与所述第一MD接触结构和所述第二或第三MD接触结构中的至少一个重叠，并电耦合至所述第一VD结构；相对于垂直于所述第一和第二方向中的每个的第三方向：设置所述V2V轨的上表面，以不突出超过所述第一VD结构的上表面；以及设置所述V2V轨的下表面，以使得在所述V2V轨的所述下表面与第一、第二和第三MD接触结构的对应上表面之间对应地保持第一、第二和第三间隙；以及形成第一导电部，所述第一导电部与所述V2V轨重叠，处于第一金属化层中，并电耦合至所述第一VD结构；并且其中，所述第二和第三MD接触结构中的至少一个通过所述第二或第三间隙对应地与所述V2V轨电去耦。
在一些实施例中，所述方法还包括：在所述第三MD接触结构上方形成第二VD结构，并将其电耦合至所述第三MD接触结构、所述第一导电部和所述V2V轨。在一些实施例中，相对于所述第一方向，所述V2V轨还与所述第三MD接触结构重叠，并且所述方法还包括：在所述第三MD接触结构上方形成第二VD结构，并将其电耦合至所述第三MD接触结构、所述第一导电部和所述V2V轨，并且相对于第二方向，所述第二MD接触结构位于所述第一与第三MD接触结构之间。在一些实施例中，相对于所述第一方向，所述V2V轨与所述第二MD接触结构重叠，并且所述方法还包括：相对于垂直于所述第一方向和第二方向中的每个方向的第三方向，在所述V2V轨与所述第二或第三MD接触结构中的至少一个之间形成介电材料，所述介电材料对应地将所述V2V轨与所述第二或第三MD接触结构电隔离。在一些实施例中，所述方法还包括：相对于所述第一方向，使所述第一导电部在所述V2V轨上方居中。在一些实施例中，所述方法还包括：相对于所述第一方向，使所述V2V轨和所述第一导电部中的每个在所述有源区上方居中。在一些实施例中，所述方法还包括：相对于所述第一方向，所述V2V轨和所述第一导电部中的每个定位成不与所述有源区重叠。在一些实施例中，所述方法还包括：形成在所述第一方向上延伸并对应地与所述有源区重叠的第一和第二栅极结构；将所述第一栅极结构插入在所述第一与第二MD接触结构之间；以及将所述第二栅极结构插入在所述第二与第三MD接触结构之间。
在一些实施例中，一种半导体器件包括：有源区；第一、第二和第三金属到漏极/源极(MD)接触结构，在第一方向上延伸并对应地与所述有源区重叠；通孔到通孔(V2V)轨，在垂直于所述第一方向的第二方向上延伸并与所述第一、第二和第三MD接触结构重叠；第一导电部，与所述V2V轨重叠，并处于第一金属化层中；第一MD接触结构，在所述第一MD接触结构与所述第一导电部之间，所述第一VD结构将所述第一导电部、所述V2V轨与所述第一MD接触结构电耦合；第二VD结构，在所述第三MD接触结构与所述第一导电部之间，所述第二VD结构将所述第一导电部、所述V2V轨与所述第三MD接触结构电耦合；并且其中，所述第二MD接触结构与所述V2V轨电去耦。
在一些实施例中，相对于所述第一方向，所述第二MD接触结构与所述V2V轨重叠，并且所述半导体器件还包括：介电材料，相对于垂直于所述第一和第二方向中的每个的第三方向，在所述V2V轨与所述第二MD接触结构之间，所述介电材料将所述V2V轨与所述第二MD接触结构电隔离。在一些实施例中，相对于所述第一方向，所述第一导电部在所述V2V轨上方居中。在一些实施例中，相对于所述第一方向，所述V2V轨和所述第一导电部中的每个在所述有源区上方居中。在一些实施例中，相对于所述第一方向，所述V2V轨和所述第一导电部中的每个不与所述有源区重叠。在一些实施例中，所述有源区是第一有源区，所述V2V轨是第一V2V轨，并且所述半导体器件还包括：第四、第五和第六MD接触结构，在所述第一方向上延伸并对应地与所述有源区重叠；第二V2V轨，在所述第二方向上延伸并与所述第一和第二MD接触结构重叠；以及第二导电部，在所述第一金属化层中并与所述第二V2V轨重叠；以及第三VD结构，在所述第四MD接触结构与所述第二导电部之间，所述第三VD结构将所述第二导电部、所述第二V2V轨与所述第四MD接触结构电耦合；以及第四VD结构，在所述第六MD接触结构与所述第二导电部之间，所述第四VD结构将所述第二导电部、所述第二V2V轨与所述第六MD接触结构电耦合，并且其中，所述第五MD接触结构与所述第二V2V轨电去耦。在一些实施例中，所述半导体器件还包括：第一和第二栅极结构，在所述第一方向上延伸并对应地与所述有源区重叠，并且其中：所述第一栅极结构插入在所述第一与第二MD接触结构之间，并且所述第二栅极结构插入在所述第二与第三MD接触结构之间。
在一些实施例中，一种(形成半导体器件的)方法包括：形成有源区；形成第一、第二和第三金属到漏极/源极(MD)接触结构，在第一方向上延伸并对应地与所述有源区重叠并电耦合；形成通孔到通孔(V2V)轨，所述V2V轨在垂直于所述第一方向的第二方向上延伸，以便与所述第一MD接触结构和所述第二MD接触结构中的至少一个重叠；相对于垂直于所述第一和第二方向中的每个的第三方向：设置所述V2V轨的下表面，以使得在所述V2V轨的所述下表面与所述第一、第二和第三MD接触结构之间对应地保持第一、第二和第三间隙；在所述第一MD接触结构和所述V2V轨上形成第一通孔至MD(VD)结构与其电耦合；在所述第三MD接触结构和所述V2V轨上方形成第二VD结构并与其电耦合；以及形成第一导电部，所述第一导电部与所述V2V轨重叠，处于第一金属化层中，并电耦合至至少所述第一和第二VD结构，并且其中，所述第二MD接触结构通过所述第二间隙与所述V2V轨电去耦。
在一些实施例中，相对于所述第一方向，所述V2V轨与所述第二MD接触结构重叠，并且所述方法还包括：相对于垂直于所述第一方向和第二方向中的每个方向的第三方向，在所述V2V轨与所述第二MD接触结构之间形成介电材料，所述介电材料将所述V2V轨与所述第二MD接触结构电隔离。在一些实施例中，所述方法还包括：相对于所述第一方向，使所述第一导电部在所述V2V轨中心上方居中。在一些实施例中，所述方法还包括：相对于所述第一方向，使所述V2V轨和所述第一导电部中的每个在所述有源区上方居中。在一些实施例中，所述方法还包括：相对于所述第一方向，所述V2V轨和所述第一导电部中的每个定位成不与所述有源区重叠。在一些实施例中，所述方法还包括：形成在所述第一方向上延伸并对应地与所述有源区重叠的第一和第二栅极结构；将所述第一栅极结构插入在所述第一与第二MD接触结构之间；以及将所述第二栅极结构插入在所述第二与第三MD接触结构之间。在一些实施例中，所述方法还包括：相对于垂直于所述第一和第二方向中的每个的第三方向，设置所述第一和第二VD结构的对应上表面，以便不相对于所述V2V轨的上表面凹陷。
本领域的普通技术人员将显而易见，所公开的实施例中的一个或多个实现以上阐述的一个或多个优点。在阅读了前述说明书之后，本领域普通技术人员将能够影响本文广泛公开的各种变化、等效物的替代方案以及各种其他实施例。因此，期望在此授予的保护仅受所附权利要求及其等效物中包含的定义限制。

Claims (20)

1.一种半导体器件，包括：
有源区；
第一、第二和第三MD接触结构，MD即金属到漏极/源极，所述第一、第二和第三MD接触结构在第一方向上延伸并对应地与所述有源区重叠；
通孔到通孔轨，在垂直于所述第一方向的第二方向上延伸，所述通孔到通孔轨与所述第一、第二和第三MD接触结构重叠；
第一导电部，与所述通孔到通孔轨重叠，所述第一导电部处于第一金属化层中，并相对于所述第二方向与所述第一、第二和第三MD接触结构中的每个重叠；以及
第一VD结构，VD即通孔到MD，所述第一VD结构在所述第一MD接触结构与所述第一导电部之间，并且将所述第一导电部、所述通孔到通孔轨与所述第一MD接触结构电耦合，并且
其中，相对于垂直于所述第一方向和所述第二方向中的每个的第三方向，所述通孔到通孔轨的上表面不突出且不超过所述第一VD结构的上表面；
其中，所述第二或第三MD接触结构中的至少一个与所述通孔到通孔轨电去耦。
2.根据权利要求1所述的半导体器件，其中：
相对于所述第一方向，所述第二MD接触结构与所述通孔到通孔轨重叠；并且
所述半导体器件还包括：
介电材料，相对于垂直于所述第一和第二方向中的每个的第三方向，在所述通孔到通孔轨与所述第二MD接触结构之间，所述介电材料将所述通孔到通孔轨与所述第二MD接触结构电隔离。
3.根据权利要求1所述的半导体器件，其中：
相对于所述第一方向，所述第一导电部在所述通孔到通孔轨上方居中。
4.根据权利要求1所述的半导体器件，其中：
相对于所述第一方向，所述通孔到通孔轨和所述第一导电部中的每个在所述有源区上方居中。
5.根据权利要求1所述的半导体器件，其中：
相对于所述第一方向，所述通孔到通孔轨和所述第一导电部中的每个不与所述有源区重叠。
6.根据权利要求1所述的半导体器件，其中：
所述有源区是第一有源区；
所述通孔到通孔轨是第一通孔到通孔轨；并且
所述半导体器件还包括：
第四、第五和第六MD接触结构，在所述第一方向上延伸并对应地与所述有源区重叠；
第二通孔到通孔轨，在所述第二方向上延伸并与所述第一和第二MD接触结构重叠；以及
第二导电部，在所述第一金属化层中并与所述第二通孔到通孔轨重叠；以及
第三VD结构，在所述第四MD接触结构与所述第二导电部之间，所述第三VD结构将所述第二导电部、所述第二通孔到通孔轨与所述第四MD接触结构电耦合；以及
第四VD结构，在所述第六MD接触结构与所述第二导电部之间，所述第四VD结构将所述第二导电部、所述第二通孔到通孔轨与所述第六MD接触结构电耦合，并且
其中，所述第五MD接触结构与所述第二通孔到通孔轨电去耦。
7.根据权利要求1所述的半导体器件，还包括：
第一和第二栅极结构，在所述第一方向上延伸并对应地与所述有源区重叠，并且
其中：
所述第一栅极结构插入在所述第一与第二MD接触结构之间，并且
所述第二栅极结构插入在所述第二与第三MD接触结构之间。
8.根据权利要求1所述的半导体器件，其中：
相对于所述第一方向，所述第二或第三MD接触结构中的至少一个不与所述通孔到通孔轨重叠。
9.一种半导体器件，包括：
第一和第二有源区，在第一方向上延伸；
第一和第二MD接触结构，MD即金属到漏极/源极，所述第一和第二MD接触结构在垂直于所述第一方向的第二方向上延伸并对应地与所述第一和第二有源区重叠；
通孔到通孔轨，在所述第一方向上延伸，所述通孔到通孔轨与所述第一和第二MD接触结构重叠；
第一导电部，在第一金属化层中并与所述通孔到通孔轨重叠；以及
第一VD结构，VD即通孔到MD，所述第一VD结构在所述第一MD接触结构与所述第一导电部之间，并且将所述第一导电部、所述通孔到通孔轨与所述第一MD接触结构电耦合；并且
其中，相对于垂直于所述第一方向和所述第二方向中的每个的第三方向，所述通孔到通孔轨的上表面不突出且不超过所述第一VD结构的上表面；
其中，所述第二MD接触结构与所述通孔到通孔轨电去耦。
10.根据权利要求9所述的半导体器件，其中：
相对于所述第二方向，所述通孔到通孔轨在所述第一与第二有源区之间。
11.根据权利要求10所述的半导体器件，其中：
相对于所述第二方向，所述第一导电部在所述通孔到通孔轨上方居中。
12.根据权利要求9所述的半导体器件，其中：
所述通孔到通孔轨是第一通孔到通孔轨，并且
相对于所述第二方向，所述通孔到通孔轨与所述第一有源区重叠。
13.根据权利要求12所述的半导体器件，其中：
所述通孔到通孔轨是第一通孔到通孔轨，并且
所述半导体器件还包括：
第二通孔到通孔轨，在所述第一方向上延伸并与所述第一和第二MD接触结构重叠，并与所述第二有源区重叠；以及
第二导电部，在所述第一金属化层中并与所述第二通孔到通孔轨重叠。
14.根据权利要求12所述的半导体器件，其中：
相对于所述第二方向，所述第一导电部在所述第一通孔到通孔轨上方居中。
15.一种形成半导体器件的方法，所述方法包括：
形成有源区；
形成第一、第二和第三MD接触结构，MD即金属到漏极/源极，所述第一、第二和第三MD接触结构在第一方向上延伸并对应地与所述有源区重叠并电耦合；
在所述第一MD接触结构上方形成第一VD结构，VD即通孔到MD，所述第一VD结构电耦合至所述第一MD接触结构；
形成通孔到通孔轨，所述通孔到通孔轨在垂直于所述第一方向的第二方向上延伸并与所述第一MD接触结构和所述第二或第三MD接触结构中的至少一个重叠，并电耦合至所述第一VD结构；
相对于垂直于所述第一和第二方向中的每个的第三方向：
设置所述通孔到通孔轨的上表面，以不突出且不超过所述第一VD结构的上表面；和
设置所述通孔到通孔轨的下表面，以使得在所述通孔到通孔轨的所述下表面与第一、第二和第三MD接触结构的对应上表面之间对应地保持第一、第二和第三间隙；以及
形成第一导电部，所述第一导电部与所述通孔到通孔轨重叠，处于第一金属化层中，并电耦合至所述第一VD结构，并且
其中，所述第二和第三MD接触结构中的至少一个通过所述第二和第三间隙中的对应间隙对应地与所述通孔到通孔轨电去耦。
16.根据权利要求15所述的方法，其中：
相对于所述第一方向，所述通孔到通孔轨与所述第二MD接触结构重叠；并且
所述方法还包括：
相对于垂直于所述第一方向和第二方向中的每个方向的第三方向，在所述通孔到通孔轨与所述第二或第三MD接触结构中的至少一个之间形成介电材料，所述介电材料对应地将所述通孔到通孔轨与所述第二或第三MD接触结构电隔离。
17.根据权利要求15所述的方法，还包括：
相对于所述第一方向，使所述第一导电部在所述通孔到通孔轨上方居中。
18.根据权利要求15所述的方法，还包括：
相对于所述第一方向，使所述通孔到通孔轨和所述第一导电部中的每个在所述有源区上方居中。
19.根据权利要求15所述的方法，还包括：
相对于所述第一方向，所述通孔到通孔轨和所述第一导电部中的每个定位成不与所述有源区重叠。
20.根据权利要求15所述的方法，还包括：
形成在所述第一方向上延伸并对应地与所述有源区重叠的第一和第二栅极结构；
将所述第一栅极结构插入在所述第一与第二MD接触结构之间；以及
将所述第二栅极结构插入在所述第二与第三MD接触结构之间。
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