CN109427741A - 包括pg对准单元的半导体器件和生成其布局的方法 - Google Patents

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Abstract

半导体结构包括电源网格层(包括第一金属化层)和单元组。第一金属化层包括：导电的第一部分和导电的第二部分，提供相应电源电压和参考电压并且具有定向为与第一方向大致平行的相应长轴；以及导电的第三部分和导电的第四部分，提供相应电源电压和参考电压并且具有定向为与第二方向大致平行的相应长轴，其中，第二方向大致垂直于第一方向。单元组位于PG层下面。每个单元缺少包括在第一金属化层中的导电结构。相对于第一金属化层的第一部分和第二部分中的至少一个以重复关系将单元布置为与第一部分和第二部分的至少一个重叠。本发明的实施例还涉及包括PG对准单元的半导体器件和生成其布局的方法。

Description

包括PG对准单元的半导体器件和生成其布局的方法
技术领域
本发明的实施例涉及包括PG对准单元的半导体器件和生成其布局的方法。
背景技术
用于表示半导体器件的一种方法是称为布局图的平面图。在生成布局图的布置阶段期间，布局图中的行填充有来自各种标准单元配置的库的标准功能单元。根据设计、层数等，将标准功能单元的面积利用率限制于例如，约80％或更小，以便留出空间用于信号布线。如果功能标准单元的面积利用率超过约80％，则可布线性显著降低，噪声分布显著恶化，从而导致定时故障等。
发明内容
本发明的实施例提供了一种半导体结构，包括：电源网格(PG)层，包括：第一金属化层，包括：导电的第一部分和导电的第二部分，配置为相应地提供电源电压和参考电压；并且具有定向为与第一方向平行的相应长轴；以及导电的第三部分和导电的第四部分，配置为相应地提供所述电源电压和所述参考电压，并且具有定向为与第二方向平行的相应长轴，其中，所述第二方向垂直于所述第一方向；以及单元组，所述单元组位于所述电源网格层之上或下面；每个单元缺少包括在所述第一金属化层中的导电结构；所述单元布置为与所述第一部分和所述第二部分中的至少一个重叠；相对于所述第一金属化层的所述第一部分和所述第二部分中的至少一个以重复关系布置所述单元。
本发明的另一实施例提供了一种生成半导体器件的布局图的方法，所述布局图存储在非暂时性计算机可读介质上，所述方法包括：生成表示电源网格层的电源网格(PG)图案组，生成图案组包括：生成包括第一导体图案和第二导体图案的第一子组图案，其中，所述第一导体图案和所述第二导体图案表示第一金属化层的相应的导电的第一部分和导电的第二部分，从而相应地提供电源电压和参考电压；所述第一导体图案和所述第二导体图案的长轴定向为平行于第一方向；生成包括第三导体图案和第四导体图案的第二子组图案，其中，所述第三导体图案和所述第四导体图案表示第二金属化层的相应的导电的第三部分和导电的第四部分，从而相应地提供所述电源电压和所述参考电压；所述第三导体图案和所述第四导体图案的长轴定向为平行于第二方向，其中，所述第二方向垂直于所述第一方向；根据所述电源网格图案组，生成表示单元的单元图案，从而生成所述布局图，生成所述单元图案包括：将所述单元图案定位在所述电源网格图案组下面；从所述单元图案中的每个排除第五导体图案，所述第五导体图案表示包括在所述第一金属化层中的导电结构；将所述单元图案布置为与所述第一部分或所述第二部分中的至少一个重叠；以及相对于电源网格的所述第一导体图案或所述第二导体图案中的至少一个以重复关系布置所述单元图案；以及其中，通过计算机的处理器执行生成电源网格图案和生成所述单元图案中的至少一个。
本发明的又一实施例提供了一种生成半导体器件的布局图的系统，布局存储在非暂时性计算机可读介质上，所述系统包括：至少一个处理器；以及至少一个存储器，包括用于一个或多个程序的计算机程序代码；其中，所述至少一个存储器、所述计算机程序代码和所述至少一个处理器配置为使所述系统：生成表示单元的单元图案，包括：将所述单元图案定位在第一非金属化层中；以及从所述单元图案的每个排除第一导体图案，其中，所述第一导体图案表示包括在第一金属化层中的导电结构；以及生成表示电源网格层的电源网格(PG)图案组，从而生成所述布局图，包括：生成包括第二导体图案和第三导体图案的第一子组图案，其中，所述第二导体图案和所述第三导体图案表示所述第一金属化层的相应的导电的第二部分和导电的第三部分，从而相应地提供电源电压和参考电压，所述第一金属化层包括在所述电源网格层中；所述第二导体图案和所述第三导体图案的长轴定位为平行于第一方向；生成包括第四导体图案和第五导体图案的第二子组图案，其中，所述第四导体图案和所述第五导体图案表示第二金属化层的相应的导电的第四部分和导电的第五部分，从而相应地提供所述电源电压和所述参考电压，所述第二金属化层包括在所述电源网格层中；所述第四导体图案和所述第五导体图案的长轴定向为平行于第二方向，其中，所述第二方向垂直于所述第一方向；以及将所述第二部分或所述第三导体图案中的至少一个布置为与所述单元图案重叠。
附图说明
在附图中通过实例但以非限制的方式示出一个或多个实施例，其中，在通篇描述中，具有相同参考标号的元件表示相同的元件。除非另有声明，否则不按比例绘制附图。
图1是根据本发明的至少一个实施例的半导体器件的框图。
图2是根据本发明的至少一个实施例的电路宏的电源网格部分的布局图。
图3是根据本发明的至少一个实施例的半导体器件的电源网格部分的截面图。
图4A是根据本发明的至少一个实施例的形成半导体器件的布局图的方法的流程图。
图4B是根据本发明的至少一个实施例的形成半导体器件的布局图的另一方法的流程图。
图5A是根据本发明的至少一个实施例的形成半导体器件的另一布局图的另一方法的流程图。
图5B是根据本发明的至少一个实施例的更详细地示出图5A的流程的框的流程图。
图5C是根据本发明的至少一个实施例的更详细地示出图5A的流程的另一框的流程图。
图6A是根据本发明的至少一个实施例的形成半导体器件的另一布局图的另一方法的流程图。
图6B是根据本发明的至少一个实施例的更详细地示出图6A的流程的框的流程图。
图6C是根据本发明的至少一个实施例的更详细地示出图6A的流程的另一框的流程图。
图7是根据本发明的至少一个实施例的电子设计自动化(EDA)系统的框图。
图8是根据本发明的至少一个实施例的集成电路(IC)制造系统及其相关的IC制造流程的框图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件、材料、值、步骤、操作、材料、布置等的特定实例以简化本发明。当然这些仅是实例并不旨在限定。其他组件、值、操作、材料、布置等是预期的。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。应当在由制造工艺容差导致的变化的背景下理解短语“大致为矩形””、“大致平行”、“大致垂直”和“大致对准”等。
根据另一种方法，在生成布局图的布置阶段期间并且在功能单元的布置之后，利用填充单元填充未被功能单元占据的区域，以便保持跨越单元的电源导轨和/或接地导轨的电连续性，从而促进更均匀的平面性，确保符合设计规则所要求的导体密度最小值，保持掺杂剂阱的连续性，保持掺杂剂层的连续性等。如果在布置阶段之后并且偶然地，电源网格中的一个或多个金属化区段下面的区域没有被功能单元占据，那么然后利用填充单元填充这样的区域。在电源网格中的金属化区段下面的区域与填充这些区域的填充单元之间没有重复的关系。
根据一些实施例，在布局图中，在电源网格(PG)层下面布置单元组。每个单元缺少包括在第一金属化层中的导电结构。该单元布置成与第一部分和第二部分中的至少一个重叠。而且，相对于电源网格的第一部分或第二部分中的至少一个以重复关系布置该单元。PG层包括第一金属化层和第二金属化层。第一金属化层包括导电的第一部分和导电的第二部分，其中，导电的第一部分和导电的第二部分配置为相应地提供电源电压和参考电压，并且具有定向为与第一方向大致平行的相应长轴。第二金属化层包括导电的第三部分和导电的第四部分，其中，导电的第三部分和导电的第四部分配置为相应地提供电源电压和参考电压，并且具有定向为与第二方向大致平行的相应长轴，其中，第二方向大致垂直于第一方向。
图1是根据本发明的至少一个实施例的半导体器件100的框图。
在图1中，半导体器件100尤其包括宏102。在一些实施例中，电路宏102是SRAM存储器系统，其中，SRAM存储器系统包括(其中)半导体结构(在下文中为电源网格部分)104(参见图2的项目200、图3的300等，下面讨论)。在一些实施例中，在类似于模块化编程的架构层次(architectural hierarchy)的背景下理解电路宏/模块102，其中，通过主程序(或其他子程序)调用(called)子程序/程序以执行给定的计算功能。在这种背景下，半导体器件100使用电路宏/模块102来实施一个或多个给定功能。因此，在本背景下并且在架构层次上，半导体器件100类似于主程序，并且电路宏/模块(以下称为宏)102类似于子程序/程序。在一些实施例中，宏102是软宏。在一些实施例中，宏102是硬宏。在一些实施例中，宏102是在寄存器传输级(RTL)代码中描述/表达的软宏。在一些实施例中，尚未对宏102实施合成、布置和布线，从而使得可以合成、布置和布线软宏，从而用于各个工艺节点。在一些实施例中，宏102是以二进制文件格式(例如，图形数据库系统Ⅱ(GDSII)流格式)描述/表达的硬宏，其中，二进制文件格式表示分层形式中的宏102的一个或多个布局图的平面几何形状、文本标签、其他信息等。在一些实施例中，已经对宏102实施合成、布置和布线，从而使得硬宏针对特定的工艺节点。
图2是根据本发明的至少一个实施例的电路宏的电源网格部分的布局图200。在一些实施例中，从布局图200产生的电源网格部分是图1的宏102的电源网格部分104。在一些实施例中，从布局图200产生的电源网格部分是图3的电源网格部分300(下面讨论)。
在图2中，布局图200包括表示PG层(图3中的330，下面讨论)的电源网格(PG)图案组。PG图案组包括第一子组图案；通孔图案204，表示通孔层(图3中的334，下面讨论)；和第二子组图案。
第一子组图案包括：第一导体图案202A、202B、202E、202F、202I和202J，表示提供电源电压的第一金属化层(例如，图3中的332)的相应的导电的第一部分；第二导体图案202C、202D、202G、202H、202K和202L，表示提供参考电压的第一金属化层的相应的导电的第二部分。第一导体图案202A、202B、202E、202F、202I和202J以及第二导体图案202C、202D、202G、202H、202K和202L的长轴定向为平行于第一方向。
第二子组图案包括：第三导体图案208A、208C、208E、208G和208I，表示提供电源电压的第二金属化层(例如，图3中的336)的导电的第三部分；和第四导体图案208B、208D、208F和208H，表示提供参考电压的第二金属化层的导电的第四部分。第三导体图案208A、208C、208E、208G和208I以及第四导体图案208B、208D、208F和208H的长轴定向为平行于第二方向，其中，该第二方向大致垂直于第一方向。
在图2中，第一方向是垂直方向；第二方向是水平方向。在一些实施例中，第一方向和第二方向是相应的垂直和水平方向之外的方向。
在图2中，电源电压是VDD。在一些实施例中，电源电压是除VDD之外的电压。在一些实施例中，参考电压是VSS。在一些实施例中，参考电压是VSS。在一些实施例中，参考电压是接地电压。在一些实施例中，参考电压是除VSS之外的电压。
在图2中，第一金属化层是M1，并且第二金属化层是M2。在一些实施例中，第一金属化层是M0，并且第二金属化层是M1。在一些实施例中，第一金属化层是M(i)，并且第二金属化层是M(i+1)，其中，i是整数并且i＞1。
通孔图案204表示通常称为通孔的导电互连结构。在第一导体图案202A、202B、202E、202F、202I和202J和相应的第三导体图案208A、208C、208E、208G和208I之间插入通孔图案204。还在第二导体图案202C、202D、202G、202H、202K和202L和相应的第四导体图案208B、208D、208F和208H之间插入通孔图案204。
在图2中，在布局图200上示出PG交叉点210AA-210AZ和210BA-210BD(下文中为210AA-210BD)。在图2中，如椭圆形所示，截短交叉点210AY-210AZ和210BA-210BD。作为实例更详细地讨论交叉点210AA、210AB、210AG和210AH。交叉点210AA大致居中于第一导体图案202A和202B的相应区段之间，并且大致居中于第三导体图案208A和第四导体图案208B的相应区段之间。交叉点210AB大致居中于第二导体图案202C和202D的相应区段之间，并且大致居中于第三导体图案208A和第四导体图案208B的相应区段之间。交叉点210AG大致居中于第一导体图案202A和202B的相应区段之间，并且大致居中于第三导体图案208C和第四导体图案208D的相应区段之间。交叉点210AH大致居中于第二导体图案202C和202D的相应区段之间，并且大致居中于第三导体图案208C和第四导体图案208D的相应区段之间。
布局图200还包括表示标准单元的单元图案212AA-212AZ和212BA-212BD(下文中为212AA-212BD)。在图2中，如椭圆所示，截短单元图案212AY-212AZ和212BA-212BD。每个单元图案212AA-212BD表示排除M1导体图案的标准单元，其中，M1导体图案表示包括在第一金属化层(其还是图2中的M1)中的导电结构。这种标准单元描述为非M1撞击(impinging)标准单元。因此，单元图案212AA-212BD描述为非M1撞击单元图案。
在图2中，单元图案212AA-212BD位于M1层下面。
在图2中，每个单元图案212AA-212BD大致居中于相应的交叉点210AA-210BD上。在一些实施例中，每个单元图案212AA-212BD大致居中于相应的交叉点210AA-210BD上。
在图2中，每个单元图案212AA-212BD与相对于第一方向对称的相应交叉点210AA-210BD重叠。在一些实施例中，每个单元图案212AA-212BD与相对于第一方向不对称的相应交叉点210AA-210BD重叠。
在图2中，每个单元图案212AA-212BD与相对于第二方向对称的相应交叉点210AA-210BD重叠。在一些实施例中，每个单元图案212AA-212BD与相对于第二方向不对称的相应交叉点210AA-210BD重叠。
单元图案212AA-212BD大致居中于相应的交叉点210AA-210BD上：相对于相应的交叉点210AA-210BD以重复关系布置单元图案212AA-212BD的实例；因此，相对于第一导体图案202A、202B、202E、202F、202I和202J与第二导体图案202C、202D、202G、202H、202K和202L的相应区段以重复关系布置单元图案212AA-212BD的实例；并且因此还相对于第三导体图案208A、208C、208E、208G和208I与第四导体图案208B、208D、208F和208H的相应区段以重复关系布置单元图案212AA-212BD的实例。
在一些实施例中，少于所有交叉点210AA-210BD提供有非M1撞击单元图案的相应较少的实例，同时保持非M1撞击单元图案的较少实例的重复关系并且少于所有交叉点210AA-210BD。在一些实施例中，交叉点210AC、210AI、210AO、210AU和210BA提供有相应的单元图案212AC、212AI、212AO、212AU和212BA，而交叉点210AA-210BD中的其他交叉点未提供有非M1撞击单元图案的相应实例。
回顾与第二导体图案202C、202D、202G、202H、202K和202L的区段(表示具有参考电压VSS的导体区段)相对应的交叉点210AB、210AD、210AF、210AH、210AJ、210AL、210AN、210AP、210AR、210AT、210AV、210AX、210AZ、210BB和210BD，在一些实施例中，交叉点210AB、210AD、210AF、210AH、210AJ、210AL、210AN、210AP、210AR、210AT、210AV、210AX、210AZ、210BB和210BD提供有相应的单元图案212AB、212AD、212AF、212AH、212AJ、212AL、212AN、212AP、212AR、212AT、212AV、212AX、212AZ、212BB和212BD，而交叉点210AA-210BD中的其他交叉点未提供非M1撞击单元图案的相应实例。
回顾与第一导体图案202A、202B、202E、202F、202I和202J的区段(表示具有电源电压VDD的导体区段)相对应的交叉点210AA、210AC、210AE、210AG、210AI、210AK、210AM、210AO、210AQ、210AS、210AU、210AW、210AY、210BA和210BC，在一些实施例中，交叉点212AA、212AC、212AE、212AG、212AI、212AK、212AM、212AO、212AQ、212AS、212AU、212AW、212AY、212BA和212BC提供有相应的单元图案212AB、212AD、212AF、212AH、212AJ、212AL、212AN、212AP、212AR、212AT、212AV、212AX、212AZ、212BB和212BD，而交叉点210AA-210BD中的其他交叉点未提供非M1撞击单元图案的相应实例。
在一些实施例中，第一导体图案202A、202B、202E、202F、202I和202J以及第二导体图案202C、202D、202G、202H、202K和202L在第一方向上延伸超过图2所示的，并且提供第三导体图案、第四导体图案和通孔图案204的额外的相应实例，从而产生PG交叉点的额外的相应的第一实例。在这种实施例中，在PG交叉点的一个或多个额外第一实例处相应地提供非M1撞击单元图案的一个或多个额外实例。
在一些实施例中，第三导体图案208A、208C、208E、208G和208I以及第四导体图案208B、208D、208F和208H在第二方向上延伸超过图2中所示的，并且提供第一导体图案、第二导体图案和通孔图案204的额外的相应实例，从而产生PG交叉点的额外的相应实例。在这种实施例中，在PG交叉点的一个或多个额外的第二实例处相应地提供非M1撞击单元图案的一个或多个额外的第二实例。
在一些实施例中，单元图案210A-210Z和212A中的每个不是：大致居中于第一导体图案202A、202B、202E、202F、202I和202J与第二导体图案202C、202D、202G、202H、202K和202L的相应区段之间；和/或大致居中于第三导体图案208A、208C、208E、208G和208I以及第四导体图案208B、208D、208F和208H的相应区段之间。
在一些实施例中，一个或多个单元图案212AA-212BD表示相应的标准连接单元(tap cells)。在一些实施例中，每个单元图案212AA-212BD表示标准连接单元。在一些实施例中，其中，(A)提供有非M1撞击单元图案的相应实例的交叉点的子组(表示少于所有交叉点210AA-210BD)，以及(B)非M1撞击单元图案的每个相应实例是标准单元，不必相对于交叉点的子组以重复关系提供标准单元的相应实例。
在一些实施例中，标准连接单元为一个或多个晶体管提供晶体管主体偏置。在一些实施例中，标准连接单元通过向其上形成有CMOS器件的阱提供电源来提供主体偏置。在一些实施例中，标准连接单元向相应的N阱提供偏置电压和/或向相应的P阱提供偏置电压。在一些实施例中，标准连接单元将N阱连接至第一电源导轨(例如，VDD导轨)，和/或将P阱连接至第二电源导轨(例如，VSS导轨)。在一些实施例中，标准连接单元的益处包括降低对电路闭锁的敏感性，减小FET晶体管泄漏电流，调整FET晶体管阈值电压等中的一个或多个。在其中在给定区域中标准连接单元散布有标准单元(后者不是标准连接单元)的一些实施例中，如果标准连接单元的数量满足阈值密度，则消除需要，否则包括位于其他标准单元中的主体偏置部件，其中，标准连接单元的阈值密度基于相应的半导体工艺/技术节点，例如，通过该节点将制造与包括布局图200等的半导体器件布局图相对应的半导体器件。在一些实施例中，标准连接单元不包括例如第一金属化M1层中的相应区段的输入/输出引脚/端子。在一些实施例中，标准单元(诸如缓冲单元、NAND单元、AND单元、NOR单元、OR单元等)包括第一金属化M1层中的相应的一个或多个引脚/端子，并且认为是功能单元，标准单元认为是非功能单元。例如，于2006年10月3日授权的第7115460号美国专利、于2015年7月14日授权的第9082886号美国专利和于2017年7月6日发表的美国预授权出版号为20170194319的出版物中公开了标准连接单元的细节，并且每个的全部内容结合于此作为参考。
在一些实施例中，一个或多个单元图案212AA-212BD表示相应的标准去耦电容器(DCAP)单元。在一些实施例中，一个或多个单元图案212AA-212BD表示相应的标准填充单元。
图3是根据本发明的至少一个实施例的半导体器件的电源网格部分300的截面图。在一些实施例中，由布局图200产生电源网格部分300，从而使得图3对应于图2中的Ⅲ-Ⅲ’线。因此，相对于图2，图3中相应对象的编号增加100。在一些实施例中，电源网格部分300对应于图1的电源网格部分104。
由于通过布局图200产生电源网格部分300，为了简明，将不讨论布局200和电源网格部分300之间的类似性。相反，讨论将集中在电源网格部分300和布局图200之间的差异上。
在图3中，PG层330包括：第一金属化层332；通孔层334；第二金属化层336；通孔层342和第三金属化层348。在第一金属化层332上形成通孔层334。在通孔层334上形成第二金属化层336。第一金属化层332包括散布有层间电介质(ILD)338的导电的第一部分302I和302J与导电的第二部分302G和302H。导电的第一部分302I和302J提供电源电压。导电的第二部分302G和302H提供参考电压。第二金属化层336包括导电的第三部分308A。通孔层334包括散布有通孔304的ILD 329。通孔304的实例将相应的导电的第一部分302I和302J连接至导电的第三部分308A。
电源网格部分300具有包括衬底层340的额外的可选层。衬底层340包括一个或多个标准单元341，其中，标准单元341不同于与例如单元图案212AA-212BD相对应的非M1撞击单元。在横截面300中，在第一金属化层332下面形成非M1撞击单元312AD。
通孔层342包括散布有ILD 346的通孔344的实例。第三金属化M3层348包括导电的第五导电部分356A和356B。通孔344的实例将导电的第三部分308A与第三金属化M3层348的相应的第五导电部分356A和356B连接。
图4A是根据本发明的至少一个实施例的形成半导体器件的布局图的方法400A的流程图。布局图的实例包括一个或多个布局图200(图2)等。
在图4A中，流程图包括框402-404。在框402处，放置/布置表示电源网格层的第一金属化层的相应的导电的第一部分和导电的第二部分的第一导体图案和第二导体图案。第一导体图案和第二导体图案的实例是图2的相应的第一导体图案202A、202B、202E、202F、202I和202J以及第二导体图案202C、202D、202G、202H、202K和202L。流程从框402进行至框404。在框404处，在表示第一金属化层的相应的导电的第一部分和导电的第二部分的第一导体图案和第二导体图案下面布置非M1撞击单元图案。非M1撞击单元图案的实例包括图2的单元图案212AY-212AZ和212BA-212BD。
图4B是根据本发明的至少一个实施例的形成半导体器件的布局图的方法400B的流程图。布局图的实例包括一个或多个布局图200(图2)等。
在图4B中，流程图包括框420-422。在框420处，在布置中布置非M1撞击单元图案。非M1撞击单元图案的实例包括图2的单元图案212AY-212AZ和212BA-212BD。流程从框420进行至框422。在框422处，在非M1撞击单元图案的布置下面放置/布置表示电源网格层的第一金属化层的相应的导电的第一部分和导电的第二部分的第一导体图案和第二导体图案。第一导体图案和第二导体图案的实例是图2的相应的第一导体图案202A、202B、202E、202F、202I和202J以及第二导体图案202C、202D、202G、202H、202K和202L。
图5A是根据本发明的至少一个实施例的形成半导体器件的布局图的方法500的流程图。布局图的实例包括一个或多个布局图200(图2)等。
在图5A中，流程图包括框502-506。在框502处，生成表示PG层的电源网格(PG)图案组。PG图案组的实例是图2的PG图案组，其包括：第一导体图案202A、202B、202E、202F、202I和202J；通孔图案204；以及第二导体图案202C、202D、202G、202H、202K和202L。流程从框502进行至框504。在框504处，根据PG图案组生成非M1撞击单元图案，从而生成布局图。非M1撞击单元图案的实例包括图2的单元图案212AY-212AZ和212BA-212BD。流程从框504进行至框506。在框506处，基于布局，制造(A)一个或多个半导体掩模(参见图8，下文讨论)或(B)制造初始半导体集成电路的层中的至少一个组件(再次参见图8，下文讨论)中的至少一个。
图5B是根据本发明的至少一个实施例的更详细地示出图5A的流程的框502的流程图。
在图5B中，框502(再次，生成PG图案组)包括框520-526。在框520处，生成包括第一导体图案和第二导体图案的第一子组图案，其中，第一导体图案和第二导体图案表示第一金属化层的相应的导电的第一部分和导电的第二部分，从而相应地提供电源电压和参考电压。第一导体图案和第二导体图案的实例包括第一导体图案202A、202B、202E、202F、202I和202J以及第二导体图案202C、202D、202G、202H、202K和202L。流程从框520进行至框522。在框522处，第一导体图案和第二导体图案的长轴定向为大致平行于第一方向。流程从框522进行至框524。在框524处，生成包括第三导体图案和第四导体图案的第二子组图案，其中，第三导体图案和第四导体图案表示第二金属化层的相应的导电的第三部分和导电的第四部分，从而相应地提供电源电压和参考电压。第三导体图案和第四导体图案的实例包括图2的第三导体图案208A、208C、208E、208G和208I以及第四导体图案208B、208D、208F和208H。流程从框524进行至框526。在框526处，第三导体图案和第四导体图案的长轴定向为大致平行于第二方向。
图5C是根据本发明的至少一个实施例的更详细地示出图5A的流程的框504的流程图。
在图5C中，框504(再次，根据PG图案组生成非M1撞击单元图案)包括框530-536。在框530处，非M1撞击单元图案位于PG图案组下面。定位到PG图案组下面的非M1撞击单元图案的实例是图2的布局图200。流程从框530进行至框532。在框532处，从每个单元图案排除第五导体图案。第五导体图案表示包括在第一金属化层中的导电结构。从单元图案排除第五导体图案的实例反映在图2的单元图案212AY-212AZ中，其中，图2的单元图案212AY-212AZ位于第一金属化层332下面，但不延伸到第一金属化层332中。流程从框532进行至框534。
在框534处，将单元图案布置为与第一导体图案或第二导体图案中的至少一个重叠。在图2的背景下，重叠的实例是单元图案212AY-212AZ与第一导体图案202A、202B、202E、202F、202I和202J以及第二导体图案202C、202D、202G、202H、202K和202L的相应区段重叠。流程从框534进行至框536。
在框536处，相对于第一金属化层的第一导体图案或第二导体图案中的至少一个以重复关系布置单元图案。以上在图2的背景下讨论重复关系的实例。
图6A是根据本发明的至少一个实施例的形成半导体器件的布局图的方法600的流程图。布局图的实例包括一个或多个布局图200(图2)等。
在图6A中，流程图包括框602-606。在框602处，生成单元图案，从每个单元图案第一导体图案，其中，第一导体图案表示包括在第一金属化层中的导电结构，从而产生非M1撞击单元图案。从单元图案排除第一导体图案的实例反映在图2的单元图案212AY-212AZ中，其中，图2的单元图案212AY-212AZ位于第一金属化层332下面，但不延伸到第一金属化层332中。流程从框602进行至框604。
在框604处，生成表示PG层的电源网格(PG)图案组。生成PG图案组包括生成包括第二导体图案和第三导体图案的第一子组图案，从而生成布局图。第二导体图案和第三导体图案表示第一金属化层的相应的导电的第二部分和导电的第三部分，从而相应地提供电源电压和参考电压。第二导体图案和第三导体图案的实例包括第一导体图案202A、202B、202E、202F、202I和202J以及第二导体图案202C、202D、202G、202H、202K和202L。流程从框604进行至框606。在框606处，基于布局，制造(A)一个或多个半导体掩模(参见图8，下文讨论)或(B)制造初始半导体集成电路的层中的至少一个组件(再次参见图8，下文讨论)中的至少一个。
图6B是根据本发明的至少一个实施例的更详细地示出图6A的流程的框602的流程图。
在图6B中，框602(再次，根据PG图案组生成非M1撞击单元图案)包括框620。在框620处，单元图案位于非金属化层中。
非M1撞击单元图案定位在非金属化层中的实例是将非M1撞击单元图案定位在第一导体图案202A、202B、202E、202F、202I和202J以及第二导体图案202C、202D、202G、202H、202K和202L(表示第一金属化层332的导电的第一部分和导电的第二部分)下面(如图2)。
图6C是根据本发明的至少一个实施例的更详细地示出图6A的流程的框604的流程图。
在图6C中，框604(再次，生成PG图案组)包括框632-638。在框632处，第二导体图案和第三导体图案的长轴定向为大致平行于第一方向。流程从框632进行至框634。在框634处，生成包括第四导体图案和第五导体图案的第二子组图案，其中，其中，第四导体图案和第五导体图案表示第二金属化层的相应的导电的第四部分和导电的第五部分，从而相应地提供电源电压和参考电压。第四导体图案和第五导体图案的实例包括图2的第三导体图案208A、208C、208E、208G和208I以及第四导体图案208B、208D、208F和208H。流程从框634进行至框636。在框636处，第四导体图案和第五导体图案的长轴定向为大致平行于第二方向。流程从框636进行至框638。
在框638处，将第二导体图案或第三导体图案中的至少一个布置为与非M1撞击单元图案重叠。在图2的背景下，重叠的实例是单元图案212AY-212AZ与第一导体图案202A、202B、202E、202F、202I和202J以及第二导体图案202C、202D、202G、202H、202K和202L的相应区段重叠。
图7是根据本发明的至少一个实施例的电子设计自动化(EDA)系统700的框图。
在一些实施例中，EDA系统700包括APR系统。根据一些实施例，例如使用EDA系统700来实现图5A至图5C和/或图6A至图6C的流程的方法(下文中所述的工艺和/或方法)。
在一些实施例中，EDA系统700是包括硬件处理器702和非暂时性计算机可读存储介质704的通用计算器件。其中，利用即存储计算机程序代码706，即可执行指令组来编码存储介质704。由硬件处理器702执行指令706(至少部分地)表示EDA工具，该EDA工具实现例如所述工艺和/或方法的部分或全部。
处理器702通过总线708电连接至计算机可读存储介质704。处理器702也通过总线708电连接至I/O界面710。网络界面712还通过总线708电连接至处理器702。网络界面712连接至网络714，从而使得处理器702和计算机可读存储介质704能够经由网络714连接至外部元件。处理器702配置为执行编码在计算机可读存储介质704中的计算机程序代码706，以便使得系统700可用于实施所述过程和/或方法的部分或全部。计算机可读存储介质704还包括根据所述工艺和/或方法的部分或全部生成的一个或多个布局707。在一个或多个实施例中，处理器702是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质704是电子、磁、光学、电磁、红外和/或半导体系统(或装置或器件)。例如，计算机可读存储介质704包括半导体或固相存储器、磁带、可移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质704包括只读光盘存储器(CD-ROM)、光盘读取/写入(CD-R/W)、和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储介质704存储配置为使得系统700(其中这种执行(至少部分地)表示EDA工具)可用于实施所述工艺和/或方法的部分或全部的计算机程序代码706。在一个或多个实施例中，存储介质704还存储有助于实施所述工艺和/或方法的部分或全部的信息。在一个或多个实施例中，存储介质704存储标准单元的库(未示出)。
EDA系统700包括I/O界面710。I/O界面710连接至外部电路。在一个或多个实施例中，I/O界面710包括键盘、小型键盘、鼠标、轨迹球、触控板、触摸屏、和/或光标方向键，从而用于向处理器702传达信息和命令。
此外，EDA系统700包括网络界面712。网络界面712包括诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA等的无线网络界面；或诸如ETHERNET、USB等的有线网络界面。在一个或多个实施例中，在两个或多个系统700中实现所述工艺和/或方法的部分或全部。
系统700配置为通过I/O界面710接收信息。通过I/O界面710接收的信息包括用于由处理器702处理的指令、数据、设计规则、标准单元库和/或其他参数中的一个或多个。信息通过总线708传送至处理器702。EDA系统700配置为通过I/O界面710接收与UI有关的信息。该信息作为用户界面(UI)742存储在计算机可读介质704中。
在一些实施例中，所述工艺和/或方法的部分或全部实现为由处理器执行的独立软件应用。在一些实施例中，所述工艺和/或方法的部分或全部实现为作为额外的软件应用的部分的软件应用。在一些实施例中，所述工艺和/或方法的部分或全部实现为作为软件应用的插件。在一些实施例中，所述工艺和/或方法中的至少一个实现为作为EDA工具的部分的软件应用。在一些实施例中，所述工艺和/或方法的部分或全部实现为作为由EDA系统700使用的软件应用。在一些实施例中，使用诸如可从铿腾电子科技公司(CADENCE DESIGNSYSTEMS，Inc.)获得的工具或其他合适的布局生成工具生成布局。
在一些实施例中，工艺实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的实例包括，但不限于，外部/可去除和/或内部/机内的储存或存储单元，例如，光盘(诸如DVD)、磁盘(诸如硬盘)、半导体存储器(诸如ROM、RAM、存储卡等)中的一种或多种。
图8是根据本发明的至少一个实施例的集成电路(IC)制造系统800及其相关的IC制造流程的框图。
在图8中，IC制造系统800包括在设计、开发和制造周期中彼此相互作用的实体(诸如设计室820、掩模室830和IC制造商/制造者(“fab”)840)，和/或与制造IC器件860有关的服务。通过通信网络连接系统800中的实体。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是诸如内联网和因特网的各种不同的网络。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体相互作用并向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室820、掩模室830和IC制造者840中的两个或多个由单个较大公司拥有。在一些实施例中，设计室820、掩模室830和IC制造者840中的两个或多个以公共设施的方式共存并且使用公共资源。
设计室(或设计团队)820生成IC设计布局822。IC设计布局822包括为IC器件860设计的各种几何图案。几何图案对应于构成要制造的IC器件860的各种组件的金属、氧化物或半导体层的图案。各个层结合以形成各种IC部件。例如，IC设计布局822的部分包括要在半导体衬底(诸如硅晶圆)中形成的各个IC部件(诸如有源区、栅电极、源电极和漏电极、层间互连的金属线或通孔和用于接合焊盘的开口)，以及设置在半导体衬底上的各种材料层。设计室820实施适当的设计过程以形成IC设计布局822。设计过程包括逻辑设计、物理设计或布置和布线中的一个或多个。IC设计布局822呈现为具有几何图案信息的一个或多个数据文件。例如，可以以GDSII文件格式或DFII文件格式表示IC设计布局822。
掩模室830包括数据准备832和掩模制造834。掩模室830使用IC设计布局822以根据IC布局设计822制造一个或多个掩模，其中，一个或多个掩模用于制造IC器件860的各个层。掩模室830实施掩模数据准备832，其中，IC设计布局822转换为代表性数据文件(“RDF”)。掩模数据制备832为掩模制造834提供RDF。掩模制造834包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(掩模版)或半导体晶圆。设计布局由掩模数据准备832操作以符合掩模写入器的特定特性和/或IC制造者840的要求。在图8中，掩模数据准备832和掩模制造834示出为单独的元件。在一些实施例中，掩模数据准备832和掩模制造834可以统称为掩模数据准备。
在一些实施例中，掩模数据制备832包括光学邻近修正(OPC)，其使用光刻增强技术来补偿诸如可能由衍射、干涉、其他工艺效应等引起的图像误差的图像误差。OPC调整IC设计布局822。在一些实施例中，掩模数据准备832包括进一步的诸如离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术等或它们的组合的分辨率增强技术(RET)。在一些实施例中，还使用反向光刻技术(ILT)，其将OPC视为反向成像问题。
在一些实施例中，掩模数据准备832包括掩模规则检查器(MRC)，其中，该掩模规则检查器(MRC)利用包括特定的几何和/或连接限制的掩模创建规则组检查已经经历了OPC中的工艺的IC设计布局，以确保足够的裕度，从而解决半导体制造工艺中的变化性等。在一些实施例中，MRC修改IC设计布局以补偿掩模制造834期间的限制，这可以取消OPC实施的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据准备832包括光刻工艺检查(LPC)，其模拟将由IC制造者840实施的处理以制造IC器件860。LPC基于IC设计布局822模拟该处理以创建诸如IC器件860的模拟制造的器件。LPC模拟中的处理参数可以包括与IC制造周期的各个工艺相关的参数，与用于制造IC的工具相关的参数和/或制造工艺的其他方面。LPC考虑了各种因素，诸如空间图像对比度、焦点深度(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适因素等或它们的组合。在一些实施例中，在通过LPC创建模拟制造的器件之后，如果模拟器件的形状不够接近而无法满足设计规则，则将重复OPC和/或MRC以进一步改进IC设计布局822。
应当理解，为了简明，已经简化了掩模数据准备832的上述描述。在一些实施例中，数据准备832包括诸如逻辑操作(LOP)的额外的特征以根据制造规则修改IC设计布局。此外，可以以各种不同的顺序执行在数据准备832期间应用于IC设计布局822的工艺。
在掩模数据准备832之后和掩模制造834期间，基于修改的IC设计布局制造掩模或掩模组。在一些实施例中，电子束(e束)或多个电子束的机制用于基于修改的IC设计布局在掩模(光掩模或中间掩模)上形成图案。采样各种技术来形成掩模。在一些实施例中，使用二进制技术形成掩模。在一些实施例中，掩模图案包括不透明区和透明区，并且用于进行一个或多个光刻曝光。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如光刻胶)的辐射束(诸如紫外(UV)束)被不透明区阻挡并透过透明区。在一个实例中，二元掩模包括透明衬底(例如，熔融石英)和涂覆在掩模的不透明区中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模。在相移掩模(PSM)中，形成在掩模上的图案中的各个部件配置为具有适当的相位差以提高分辨率和成像质量。在各个实例中，相移掩模可以是衰减型PSM或交替型PSM。通过掩模制造834所生成的掩模用于各个工艺中。例如，这种掩模可以用于离子注入工艺中以在半导体晶圆中形成各种掺杂区，用于蚀刻工艺中以在半导体晶圆中形成各种蚀刻区，和/或用于其他合适的工艺中。
IC制造者840是一个IC制造企业，其包括用于制造各种不同IC产品的一个或多个制造设施。在一些实施例中，IC制造者840是半导体代工厂。例如，可以存在用于多种IC产品的前段制造(前段制程(FEOL)制造)的制造设施，而第二制造设施可以提供用于IC产品互连和封装的后段制造(后段制程(BEOL)制造)，以及第三个制造设施可以为代工企业提供其他服务。
IC制造者840使用由掩模室830制造的掩模(或多个掩模)来制造IC器件860。因此，IC制造者840至少间接地使用IC设计布局822来制造IC器件860。在一些实施例中，使用掩模(或多个掩模)由IC制造者840制造半导体晶圆842以形成IC器件860。半导体晶圆842包括具有形成在其上的材料层的硅衬底或其他适当的衬底。半导体晶圆还包括各种掺杂区、介电部件、多层互连件等中的一个或多个(在后续的制造步骤中形成)。
例如，在以下专利中发现关于集成电路(IC)制造系统(例如，图8的系统800)以及与其相关的IC制造流程的细节：于2016年2月9日授权的第9,256,709号美国专利、于2015年10月1日发表的美国预授权出版号为20150278429的美国专利、于2014年2月6日发表的美国预授权出版号为20140040838的美国专利以及于2007年8月21日授权的第7,260,442号美国专利，其每个的全部内容结合于此作为参考。
本发明的实施例涉及一种半导体结构，包括：电源网格层，其中，电源网格层包括：第一金属化层，其中，第一金属化层包括：导电的第一部分和导电的第二部分，配置为相应地提供电源电压和参考电压并且具有定向为大致平行于第一方向的相应长轴；以及导电的第三部分和导电的第四部分，配置为相应地提供电源电压和参考电压并且具有定向为大致平行于第二方向的相应长轴，其中，第二方向大致垂直于第一方向；以及单元组，该组位于PG层下面；每个单元缺少包括在第一金属化层中的导电结构；将该单元布置为与第一部分和第二部分中的至少一个重叠；并且相对于第一金属化层的第一部分或第二部分中的至少一个以重复关系布置该单元。在实施例中，将该单元布置为与第三部分或第四部分中的至少一个重叠。在实施例中，该单元包括标准连接单元。在实施例中，单元还包括去耦电容器(DCAP)单元。在实施例中，单元还包括填充单元。在实施例中，单元的中心布置为与相应的第一部分的中心和相应的第二部分的中心中的至少一个大致对准。在实施例中，该单元组位于第一金属化层下面。
本发明的另一实施例涉及一种生成半导体器件的布局图的方法(该布局图存储在非暂时性计算机可读介质上)，包括：生成表示PG层的电源网格(PG)图案组，生成图案组包括：生成包括第一导体图案和第二导体图案的第一子组图案，其中，第一导体图案和第二导体图案表示第一金属化层的相应导电第一部分和导电的第二部分，从而相应地提供电源电压和参考电压；第一导体图案和第二导体图案的长轴定位为大致平行于第一方向；生成包括第三导体图案和第四导体图案的第二子组图案，其中，第三导体图案和第四导体图案表示第二金属化层的相应导电的第三部分和导电的第四部分，从而相应地提供电源电压和参考电压；第三导体图案和第四导体图案的长轴定位为大致平行于第二方向，其中，第二方向大致垂直于第一方向，根据电源网格图案组生成表示单元的单元图案，从而生成布局图，生成单元图案包括：将单元图案定位在电源网格图案组下面；每个单元图案中排除第五导体图案，其中，第五导体图案表示包括在第一金属化层中的导电结构；将单元图案布置为与第一部分或第二部分中的至少一个重叠；并且，相对于电源网格的第一导体图案或第二导体图案中的至少一个以重复关系布置单元图案；并且其中，由计算机的处理器执行生成电源网格图案和生成单元图案中的至少一个。在实施例中，该方法还包括实施以下中的至少一个：包括：基于布局进行一次或多次光刻曝光；基于布局制造一个或多个半导体掩模；或基于布局制造半导体集成电路的层中的至少一个组件。在实施例中，生成单元图案组还包括：将单元图案布置为与第三部分或第四部分中的至少一个重叠。在实施例中，单元图案表示的单元包括标准撞击单元。在实施例中，单元图案表示的单元还包括去耦电容器(DCAP)单元。在实施例中，单元图案表示的单元还包括填充单元。在实施例中，生成单元图案还包括：将单元图案的中心与相应的第一部分的中心或相应的第二部分的中心中的至少一个对准。
本发明的又一实施例涉及一种用于生成半导体器件的布局图的系统(该布局图存储在非暂时性计算机可读介质上)，该系统包括至少一个处理器和和至少一个存储器，其中，存储器包括用于一个或多个程序的计算机程序代码，其中，至少一个存储器、计算机程序代码和至少一个处理器配置为使系统：生成表示单元的单元图案，包括：将单元图案定位在第一非金属化层中；以及从单元图案的每个排除第一导体图案，其中，该第一导体图案表示包括在第一金属化层中的导电结构；以及生成表示PG层的电源网格(PG)图案组，从而生成布局图，包括：生成包括第二导体图案和第三导体图案的第一子组图案，其中，第二导体图案和第三导体图案表示第一金属化层的相应导电的第二部分和导电的第三部分，从而相应地提供电源电压和参考电压，第一金属化层包括在PG层中；第二导体图案和第三导体图案的长轴定位为大致平行于第一方向；生成包括第四导体图案和第五导体的第二子组图案图案，其中，第四导体图案和第五导体图案表示第二金属化层的相应的导电的第四部分和导电的第五部分，从而相应地提供电源电压和参考电压，第二金属化层包括在PG层中；第四导体图案和第五导体图案的长轴定位为大致平行于第二方向，其中，该第二方向大致垂直于第一方向；以及将第二部分或第三导体图案中的至少一个布置为与单元图案重叠。在实施例中，该系统还包括用于实施以下中的至少一个的制造设施，包括：基于布局图进行一次或多次光刻曝光；基于布局图制造一个或多个半导体掩模；或基于布局图制造半导体集成电路的层中的至少一个组件。
在实施例中，关于生成电源网格图案组，至少一个存储器、计算机程序代码和至少一个处理器还配置为：相对于单元图案的布置以重复关系布置第四部分或第五部分中的至少一个。在实施例中，单元图案表示的单元包括标准撞击单元。在实施例中，单元图案表示的单元还包括去耦电容器(DCAP)单元或填充单元中的一个或多个。在实施例中，关于生成单元图案，至少一个存储器、计算机程序代码和至少一个处理器还配置为：将单元图案的相应第二部分的中心与相应第三部分的中心中的一个大致对准。
可见，对于本领域的普通技术人员来说，所公开的一个或多个实施例实现了以上所阐述的一个或多个优点。在阅读上述说明书之后，本领域的普通技术人员将能够做出各种改变、等同替换以及本文广义地公开的各种其他实施例。因此，意欲仅通过所附权利要求及其等同物中所包含的限定来限制本文要求授予的保护内容。

Claims (10)

1.一种半导体结构，包括：
电源网格(PG)层，包括：
第一金属化层，包括：
导电的第一部分和导电的第二部分，配置为相应地提供电源电压和参考电压；并且具有定向为与第一方向平行的相应长轴；以及
导电的第三部分和导电的第四部分，配置为相应地提供所述电源电压和所述参考电压，并且具有定向为与第二方向平行的相应长轴，其中，所述第二方向垂直于所述第一方向；以及
单元组，所述单元组位于所述电源网格层之上或下面；
每个单元缺少包括在所述第一金属化层中的导电结构；
所述单元布置为与所述第一部分和所述第二部分中的至少一个重叠；
相对于所述第一金属化层的所述第一部分和所述第二部分中的至少一个以重复关系布置所述单元。
2.根据权利要求1所述的半导体结构，其中，
所述单元布置为与所述第三部分或所述第四部分中的至少一个重叠。
3.根据权利要求1所述的半导体结构，其中，
所述单元包括连接单元。
4.根据权利要求3所述的半导体结构，其中，所述单元还包括：
去耦电容器(DCAP)单元。
5.根据权利要求3所述的半导体结构，其中，所述单元还包括：
填充单元。
6.根据权利要求1所述的半导体结构，其中，
所述单元的中心布置为与相应的所述第一部分的中心和相应的所述第二部分的中心中的至少一个对准。
7.根据权利要求1所述的半导体结构，其中，
所述单元组位于所述第一金属化层下面。
8.一种生成半导体器件的布局图的方法，所述布局图存储在非暂时性计算机可读介质上，所述方法包括：
生成表示电源网格层的电源网格(PG)图案组，生成图案组包括：
生成包括第一导体图案和第二导体图案的第一子组图案，其中，所述第一导体图案和所述第二导体图案表示第一金属化层的相应的导电的第一部分和导电的第二部分，从而相应地提供电源电压和参考电压；
所述第一导体图案和所述第二导体图案的长轴定向为平行于第一方向；
生成包括第三导体图案和第四导体图案的第二子组图案，其中，所述第三导体图案和所述第四导体图案表示第二金属化层的相应的导电的第三部分和导电的第四部分，从而相应地提供所述电源电压和所述参考电压；
所述第三导体图案和所述第四导体图案的长轴定向为平行于第二方向，其中，所述第二方向垂直于所述第一方向；
根据所述电源网格图案组，生成表示单元的单元图案，从而生成所述布局图，生成所述单元图案包括：
将所述单元图案定位在所述电源网格图案组下面；
从所述单元图案中的每个排除第五导体图案，所述第五导体图案表示包括在所述第一金属化层中的导电结构；
将所述单元图案布置为与所述第一部分或所述第二部分中的至少一个重叠；以及
相对于电源网格的所述第一导体图案或所述第二导体图案中的至少一个以重复关系布置所述单元图案；以及
其中，通过计算机的处理器执行生成电源网格图案和生成所述单元图案中的至少一个。
9.根据权利要求8所述的方法，还包括：
实施以下中的至少一个，包括：
基于所述布局图进行一次或多次光刻曝光；
基于所述布局图，制造一个或多个半导体掩模；或
基于所述布局图，制造半导体集成电路的层中的至少一个组件。
10.一种生成半导体器件的布局图的系统，布局存储在非暂时性计算机可读介质上，所述系统包括：
至少一个处理器；以及
至少一个存储器，包括用于一个或多个程序的计算机程序代码；
其中，所述至少一个存储器、所述计算机程序代码和所述至少一个处理器配置为使所述系统：
生成表示单元的单元图案，包括：
将所述单元图案定位在第一非金属化层中；以及
从所述单元图案的每个排除第一导体图案，其中，所述第一导体图案表示包括在第一金属化层中的导电结构；以及
生成表示电源网格层的电源网格(PG)图案组，从而生成所述布局图，包括：
生成包括第二导体图案和第三导体图案的第一子组图案，其中，所述第二导体图案和所述第三导体图案表示所述第一金属化层的相应的导电的第二部分和导电的第三部分，从而相应地提供电源电压和参考电压，所述第一金属化层包括在所述电源网格层中；
所述第二导体图案和所述第三导体图案的长轴定位为平行于第一方向；
生成包括第四导体图案和第五导体图案的第二子组图案，其中，所述第四导体图案和所述第五导体图案表示第二金属化层的相应的导电的第四部分和导电的第五部分，从而相应地提供所述电源电压和所述参考电压，所述第二金属化层包括在所述电源网格层中；
所述第四导体图案和所述第五导体图案的长轴定向为平行于第二方向，其中，所述第二方向垂直于所述第一方向；以及
将所述第二部分或所述第三导体图案中的至少一个布置为与所述单元图案重叠。
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