CN115497959A - 集成电路及其制造方法 - Google Patents

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CN115497959A CN202210449072.9A CN202210449072A CN115497959A CN 115497959 A CN115497959 A CN 115497959A CN 202210449072 A CN202210449072 A CN 202210449072A CN 115497959 A CN115497959 A CN 115497959A
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高嘉鸿
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Abstract

本揭示文件关于一种集成电路以及其制造方法。集成电路包含第一、第二及第三半导体单元区。第一单元区包含具有第一掺杂类型的第一主动区。第二半导体单元区在第二方向上连接第一单元区，且包含相应地具有第二掺杂类型及第一掺杂类型的第二主动区及第三主动区。第二主动区在第一主动区与第三主动区之间。第三单元区在第二方向上连接第二单元区，且包含具有第二掺杂类型的第四主动区。第三主动区在第四主动区与第二主动区之间。第二半导体单元区具有高度2H，且第一、第二及第三半导体单元区共同具有高度3H。

Description

集成电路及其制造方法
技术领域
本揭示文件是关于一种集成电路以及其制造方法，特别是关于一种具有多个单元区的集成电路以及其制造方法。
背景技术
半导体集成电路(integrated circuit,IC)产业生产种类广泛的模拟以及数字装置，以解决许多不同领域的问题。半导体制程技术节点的发展使组件尺寸逐渐减小，且使间距收紧，进而导致晶体管密度逐渐增加。集成电路变得更小。
发明内容
本揭示文件提供一种集成电路。此集成电路包含第一半导体单元区、第二半导体单元区以及第三半导体单元区。第一半导体单元区包含位于基板中且沿着第一方向延伸的第一主动区，第一主动区配置为第一掺杂类型。第二半导体单元区在第二方向上连接第一半导体单元区，并包含位于基板中且沿着第一方向延伸的第二主动区以及第三主动区，第二主动区配置为不同于第一掺杂类型的第二掺杂类型，第三主动区配置为第一掺杂类型，且第二主动区位于第一主动区与第三主动区之间。第三半导体单元区在第二方向上连接第二半导体单元区，且第三半导体单元区包含位于基板中并沿着第一方向延伸的第四主动区，第四主动区配置为第二掺杂类型，且第三主动区位于第四主动区与第二主动区之间。在第二方向上，第二半导体单元区的高度为单位高度的两倍，而第一、第二以及第三半导体单元区总共的高度为单位高度的三倍。
本揭示文件还提供另一种集成电路。此集成电路包含第一半导体单元区、第二半导体单元区以及第三半导体单元区。第一半导体单元区包含位于基板中且沿着第一方向延伸的主动区，第一半导体单元区的主动区配置为第一掺杂类型。在垂直于第一方向的第二方向上，第一半导体单元区为单位高度的0.5倍。第二半导体单元区包含位于基板中且沿着第一方向延伸的主动区，第二半导体单元区的主动区配置为不同于第一掺杂类型的第二掺杂类型。在第二方向上，第二半导体单元区为单位高度的0.5倍。第三半导体单元区在第二方向上连接第一半导体单元区以及第二半导体单元区，第三半导体单元区包含位于基板中且沿着第一方向延伸的第一主动区以及第二主动区，基板的第一主动区以及第二主动区分别配置为第二掺杂类型以及第一掺杂类型。在第二方向上，第三半导体单元区为单位高度的两倍。
本揭示文件提供一种集成电路的制造方法。制造方法包含以下步骤：形成多个主动区，包含在第一方向上延伸的第一主动区、第二主动区、第三主动区以及第四主动区，形成主动区的步骤包含以下流程：沿着垂直于第一方向的第二方向，掺杂第一主动区以及第三主动区，使其具有n型导电特性且最终具有一单位的高度；沿着垂直于第一方向的第二方向，掺杂第二主动区以及第四主动区，使其具有p型导电特性且最终具有三单元的高度。完成形成主动区的步骤之后，形成在第二方向上延伸且重叠第一主动区、第二主动区、第三主动区以及第四主动区的多个相应部分的多个栅极结构。沿着第二方向移除覆盖于第一主动区与第二主动区之间的第一缝隙之上的栅极结构中的至少一者的部分，并在至少一栅极结构中产生一断裂，代表包含第一主动区的第一单元区与包含第二以及第三主动区的第二单元区之间的边界。沿着第二方向移除覆盖于第三主动区与第四主动区之间的第二缝隙之上的栅极结构中的至少一者的部分，并在至少一栅极结构中产生一断裂，代表包含第二单元区与包含第四主动区的第三单元区之间的边界。
附图说明
一或多个实施例作为实例而非限制，在随附附图中进行说明，其中具有相同参考号所指定的元件始终表示类似的元件。除非另有揭示，否则附图未按比例绘制。
图1根据一些实施例绘示集成电路的方块图；
图2根据一些实施例绘示集成电路布局图；
图3A以及图3B根据一些实施例绘示集成电路的相应布局图；
图3C根据一些实施例绘示将图3B的布局图沿着线3C-3C'截取的横截面图；
图3D根据一些实施例绘示将图3B的布局图沿着线3D-3D'截取的横截面图；
图3E根据一些实施例绘示将图3B的布局图沿着线3E-3E'截取的横截面图；
图4根据一些实施例绘示集成电路的示意图；
图5根据一些实施例绘示图4的集成电路的布局图；
图6根据一些实施例绘示集成电路的示意图；
图7根据一些实施例绘示图6的集成电路的布局图；
图8根据一些实施例绘示集成电路的示意图；
图9根据一些实施例绘示图8的集成电路的布局图；
图10根据一些实施例绘示集成电路的示意图；
图11根据一些实施例绘示图10的集成电路的布局图；
图12根据一些实施例绘示集成电路布局图的产生方法的流程图；
图13根据一些实施例绘示集成电路的制造方法的流程图；
图14根据一些实施例绘示集成电路的制造方法的另一流程图；
图15根据一些实施例绘示电子设计自动化(electronic design automation,EDA)系统的方块图；以及
图16根据一些实施例绘示集成电路制造系统以及与之相关的集成电路制造流程的方块图。
【符号说明】
100:集成电路
102:半导体装置
104:电路区域
106:n型单元区
108:PPNN型单元区
110:p型单元区
200:集成电路
204:多单元区
212,216,220:半导体单元区
214,218,222,224:主动区
226,227:单元区
228～231:主动区
232:未使用节距部分
300A,300B:布局图
302:基板图案
312,316,320:单元
314,318,322,324:主动区图案
370:第一布局层级/主动区层级
371A,371B:(漏极/源极上方金属区段)/(漏极/源极上方金属图案)/接点图案
372:栅极层级/多晶层级
373:漏极/源极上方金属层级
374:栅极切割图案
376A～376D:栅极图案
380:通孔至栅极结构
382:第一金属化层级/金属0层级
384a～384c:金属0区段/导电特征图案
386a,386b:通孔图案
388:第一互连层级
390:第二金属化层级/金属1层级
392:金属图案/导电特征图案
393:通孔至源极/漏极层级
394a,394b:通孔图案
396A,396B:连续多晶硅跨扩散层边界图案
3C-3C',3D-3D',3E-3E':线
400:集成电路/缓冲电路
402,404:反向器
500:布局图/缓冲单元
502A,502B:单元
504:反向器单元
514:NMOS主动区
518,522:PMOS主动区图案
524:NMOS主动区图案
600:集成电路/与门
602:第一级电路
604:第二级电路
700:布局图/与单元
702A:单元/NMOS单元
702B:单元/PMOS单元
704:单元
714:NMOS主动区图案
718:PMOS主动区图案
722:PMOS主动区
724:NMOS主动区
800:集成电路/与-或-非门
802:第一级电路
804:第二级电路
900:布局图/与-或-非单元
902A,902B,904:单元
914,924:NMOS主动区图案
918,922:PMOS主动区图案
1000:集成电路/扫描D正反器
1002:第一级电路
1004:第二级电路
1100:布局图/扫描D正反器单元
1102A,1102B,1104:单元
1114:N型主动区图案
1118:P型主动区图案
1122:PP型主动区图案
1124:NN型主动区图案
1200:方法
1202,1204,1206,1208:方块
1300:方法
1302,1304:方块
1400:方法
1402,1404,1406,1408,1410:方块
1500:电子设计自动化系统
1502:硬件处理器
1504:非暂态计算机可读储存媒体
1506:计算机程序码/指令
1507:标准单元库
1508:总线
1510:输入/输出接口
1512:网络接口
1514:网络
1600:集成电路制造系统
1620:设计厂
1622:集成电路设计布局
1630:遮罩厂
1632:遮罩数据准备
1634:遮罩制造
1640:集成电路制造厂
1642:半导体晶圆
1645:遮罩
1652:制造工具
1660:集成电路装置
A1,A2,A+1,A+2:输入/信号
AR:主动区
B1,B2:输入/信号
CM0A,CM0B,CMD:层级
CPO:栅极切割
CPODE:连续多晶硅跨扩散层边界
D:功能输入
H:单位高度
I:输入
M0,M0A,M0B:金属0
M1:金属1
MD:漏极/源极上方金属
N,N1～N4:NMOS晶体管
nd1～nd3:节点
net2:输入
P,P1～P4:PMOS晶体管
Q,Z:输出
SI:扫描输入
SS:基板
VBB,VPP:电压
VD:通孔至漏极/源极
VDD,VSS:供应电压
VG:通孔至栅极
VIA0:通孔
a,γ:变数
clkb,clkbb,CP,ml_ax,ml_b,sl_a,sl_bx,SE,seb:扫描/测试启动信号
具体实施方式
以下揭示内容提供许多不同实施例或实例，以便实施所提供的标的的不同特征。下文描述部件及布置的特定实例以简化本案。当然，这些仅为实例且不欲为限制性。举例而言，在下文的描述中，第一特征形成于第二特征上方或第二特征上可包含以直接接触形成第一特征与第二特征的实施例，且亦可包含可在第一特征与第二特征之间形成额外特征以使得第一特征与第二特征可不处于直接接触的实施例。另外，本案可在各实例中重复元件符号及/或字母。此重复是出于简化与清楚目的，且本身并不指示所论述的各实施例及/或配置之间的关系。
此外，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所图示一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中元件的不同定向。设备可经其他方式定向(旋转90度或处于其他定向上)且因此可类似解读本文所使用的空间相对性描述词。在一些实施例中，术语“标准单元结构”是指包含于各种标准单元结构库中的标准化构建块。在一些实施例中，各种标准单元结构从其标准单元结构库中选择，且在表示电路的布局图中作为组件使用。
在一些实施例中，集成电路包含第一、第二以及第三半导体单元区。第一半导体单元区包含基板中在第一方向(例如，平行于X轴)上延伸的第一主动区。在一些实施例中，第一主动区被配置为第一掺杂类型。第二单元区在第二方向(例如，平行于Y轴)上连接第一单元区。第二半导体单元区包含基板中的第二以及第三主动区，且在第一方向上延伸。在一些实施例中，第二主动区被配置为不同于第一掺杂类型的第二掺杂类型。在一些实施例中，第三主动区被配置为第一掺杂类型。第二主动区在第一主动区与第三主动区之间。第三半导体单元区在第二方向上连接第二半导体单元区。第三半导体单元区包含基板中在第一方向上延伸的第四主动区。在一些实施例中，第四主动区被配置为第一掺杂类型。第三主动区在第四主动区与第二主动区之间。在一些实施例中，第四主动区被配置为第二掺杂类型。在一些实施例中，集成电路具有N-PPNN-P掺杂堆叠架构。
根据另一方法，在给定集成电路的第二单元区中，另一方法所对应的晶体管的主动区在第一方向上延伸，以容纳另一方法所对应的晶体管在给定集成电路的第一以及第二单元区中形成，并导致另一方法的集成电路在第一方向上的节距大于给定集成电路的节距。在一些实施例中，通过将晶体管相应地移动至第一以及第三单元区，与另一方法的集成电路相比，给定集成电路的节距减小，代表给定集成电路的面积变窄。应注意，单元区的宽度以节距单位δ的倍数来量测，其中δ取决于相应半导体制程技术节点的量测单位，在一些实施例中，与另一方法的集成电路相比，给定集成电路具有以1δ、2δ、4δ或类似者减小的宽度。在一些实施例中，节距单位δ被称为栅节距(contacted poly pitch,CPP)。一般而言，与另一方法相比，较大/系统集成电路使用了给定集成电路的许多实例，使得每一给定集成电路的1δ、2δ、4δ或类似者所累积节省的节距，帮助较大/系统集成电路显著地减小了总体面积。
图1根据一些实施例绘示集成电路100的方块图。
集成电路100包含具有电路区域104的半导体装置102。电路区域104包含n型单元区106以及p型单元区110，相对于Y轴方向上具有高度H的高度标准单元，各个单元区具有高度大约0.5H。电路区域104进一步包含具有高度大约2H的PPNN型单元区108。相对于Y轴，PPNN型单元区108堆叠于p型单元区110上，且n型单元区106堆叠于PPNN型单元区108上。
集成电路100进一步被称为晶片或微晶片，且为一组位于半导体材料(通常为硅或本揭示文件预期范畴内的其他适合材料)的一小平坦区域(例如，晶片或基板)上的电子电路。集成电路100支持一或多个整合至晶片中的金属氧化物半导体场效应晶体管(metaloxide semiconductor field effect transistor,MOSFET)。然而，其他适合的晶体管以及电子组件均在本揭示文件的预期范畴内。集成电路100电性耦合、合并或容纳一或多个半导体装置102。
半导体装置102是一种使用了半导体材料(例如，主要为硅、锗、砷化镓以及本揭示文件预期范畴内的有机半导体及其他适合材料)的电子特性来实现其功能的电子组件。
电路区域104被配置为N-PPNN-P掺杂堆叠架构。举例而言，n型单元区106连接PPNN型单元区108，且PPNN型单元区108连接p型单元区110。在一些实施例中，电路区域104连接另一单元，例如对应于具有高度H的标准单元的标准单元区(例如图2的单元区226)。在一些实施例中，电路区域104以减小或最小的间距连接其他单元。在一些实施例中，电路区域104被配置为P-NNPP-N掺杂堆叠架构。其他适合的配置在本揭示文件的预期范畴内。
诸如电路区域104的N-PPNN-P掺杂堆叠架构减少了单元配置之间的空白空间。根据其他方法，电路区域104的n型单元区106及p型单元区110占据的空间通常为空白空间。因此，在一些实施例中，通过将原本在现在变窄的区域中的晶体管重新定位至相对于Y轴的标准单元之上以及之下的空白空间，使标准单元相对于X轴变窄。以这种方式缩小标准单元的宽度(相对于X轴)亦会增加标准单元的高度(相对于Y轴)。因为重新定位的晶体管移动至原先的空白空间；然而，随后的标准单元高度的增加几乎没有任何缺点。
图2根据一些实施例绘示集成电路200的示意图。
在一些实施例中，集成电路200类似于集成电路100，且集成电路200以及集成电路100可以互换。集成电路200包含多单元区204，多单元区204类似于集成电路100的单元区104。多单元区204可包含于集成电路100中。
多单元区204包含在第一方向(例如X轴)上延伸的半导体单元区212。半导体单元区212包含在第一方向上延伸且配置为具有n型掺杂剂的主动区214。相对于垂直于第一方向的第二方向(例如Y轴)，半导体单元区212具有高度0.5H。多单元区204进一步包含在第一方向上延伸的半导体单元区216。半导体单元区216包含在第一方向上延伸且配置为具有p型掺杂剂的主动区218。相对于第二方向，半导体单元区216具有高度0.5H。多单元区204进一步包含在第一方向上延伸的半导体单元区220。相对于第二方向，半导体单元区相应地连接半导体单元区212之下以及半导体单元区216之上。半导体单元区220包含在第一方向上延伸的主动区222以及224，且相应地配置为具有p型及n型掺杂剂。相对于第二方向，半导体单元区220具有高度2H。
在图2中，集成电路200进一步包含单元区226(例如，标准单元区)，其相对于第二方向(Y轴)连接于多单元区204。在一些实施例中，单元区226基于单元库1507(图15)的标准单元所构成。更具体而言，单元区226从多单元区204的上方连接，即代表单元区226位于多单元区204上方。其他适合的定向在本揭示文件的预期范畴内。单元区226具有高度H。半导体单元区220具有高度2H。半导体单元区212以及216各自具有高度0.5H。单元区226包含相应地配置有p型以及n型掺杂剂的主动区228以及230。
在图2中，集成电路200进一步包含连接多单元区204的单元区227(例如，标准单元区)。在一些实施例中，单元区227基于单元库1507(图15)或上述的标准单元所构成。更具体而言，单元区227从连接多单元区204的下方连接，即代表单元区227位于多单元区204下方。其他适合的定向在本揭示文件的预期范畴内。单元区227具有高度H。单元区227包含相应地配置有p型以及n型掺杂剂的主动区229以及231。
相对于第一方向(X轴)，且与单元区226相比，多单元区204具有未使用节距部分232。未使用节距部分232代表多单元区204的第一级的原先位置。根据另一方法，多单元区204的对应部分不包含主动区222以及224，而是将半导体单元区220的对应部分(及其主动区222以及224的对应部分)延伸至未使用节距部分232中。
多单元区204组织成第一级以及第二级。第一级由半导体单元区212及216表示。第二级由半导体单元区220表示。与另一方法相比，本来在未使用节距部分232中的半导体装置移动至半导体单元区212及216。
多单元区204具有N-PPNN-P掺杂堆叠架构，其中N-PPNN-P中单个N对应于半导体单元区212，N-PPNN-P中PPNN序列对应于半导体单元区220，且N-PPNN-P中单个P对应于半导体单元区216。在一些实施例中，相对于Y轴，PPNN序列是指NN区以及与NN区分离的PP区，其中PP区的高度为主动区230中P区高度的三倍，且其中NN区的高度为主动区230中N区高度的三倍。在一些实施例中，集成电路200进一步包含具有P-NNPP-N掺杂堆叠架构的多单元区(未示出)，且用以相对于第二方向(Y轴)连接单元区226或单元区227。
相对于第二方向(Y轴)，主动区214、218、222以及224的高度为变数γ的相应倍数，其中变数γ取决于相应半导体制程技术节点的量测单位。具体而言，主动区214、218、228、229、230以及231各自具有变数γ的高度。主动区222及224各自具有3倍的变数γ的高度。
图3A以及图3B根据一些实施例绘示集成电路的相应布局图300A以及300B。
基于布局图300A及/或300B的集成电路实例包含集成电路200、集成电路100或类似者。此外，布局图300以及300B稍有不同。布局图300B包含额外图案，例如通孔至漏极/源极(via-to-drain/source,VD)图案394、通孔图案386a、386b以及金属图案392。
图3C根据一些实施例绘示将图3B的布局图300B沿着线3C-3C'截取的横截面图。
图3D根据一些实施例绘示将图3B的布局图300B沿着线3D-3D'截取的横截面图。
图3E根据一些实施例绘示将图3B的布局图300B沿着线3E-3E'截取的横截面图。
为了易于说明，图3A至图3B中的一些但非全部的元件有被标示出来。在一些实施例中，布局图300A及/或300B包含图3A至图3B中未标示的额外元件。为了简化图3B，图3C至图3E的相应横截面包含图3B中未标示的元件。举例而言，图3C包含金属0(metal 0,M0)区段384a，而图3B中未标示其相应形状。举例而言，图3D包含漏极/源极上方金属(metal-over-source/drain,MD)区段371A以及金属0区段384b，而图3B中未标示其相应形状。举例而言，图3E包含漏极/源极上方金属区段371B以及金属0区段384c，而图3B中未标示其相应形状。
图3B的布局图300B的特征相应地位于图3C至图3E的层级中。此类层级包含布局图300B的主动区(active region,AR)层级370、栅极层级372、源极/漏极上方金属层级373。图3C至图3E包含图3B的布局图300B的一或多个特征，例如布局图300B的第一金属化层级(M_1st层级)382。对于根据给定半导体制程技术节点所制造的给定集成电路结构，无论给定集成电路中的栅极结构是否由多晶硅形成，出于历史便利性的原因，即因为根据一或多个前导半导体制程技术节点所制造的集成电路中的栅极结构是由多晶硅形成的，一些实施例将给定集成电路中栅极层级372称为多晶层级372。
图3A以及图3B根据对应于X轴以及Y轴的第一以及第二垂直方向组织。在一些实施例中，第一以及第二方向对应于X轴以及Y轴以外的轴。在下文中，第一以及第二方向相应地称为第一方向X以及第二方向Y。相对于具有高度H的单个高度标准单元，布局图300B在第二方向Y上具有高度3H，其代表单元312、单元320以与单元316的相应高度之和，且其中变数H取决于相应半导体制程技术节点的量测单位。在一些实施例中，布局图300B沿着单元边界(未示出)连接其他单元(例如标准单元)。
布局图300A以及300B各自代表一集成电路。集成电路中的结构由布局图300A以及300B中的图案(亦称为形状)表示。布局图300A或300B各自包含位于基板图案302上方且在第一方向X上延伸的主动区图案314、318、322、以及324。主动区图案314、318、322以及324在第二方向Y上彼此分离。主动区图案314、318、322以及324可用于制造集成电路200的一组相应的主动区214、218、222以及224(图2)。
在一些实施例中，主动区图案314、318、322以及324位于第一布局层级(即主动区层级)370上。在一些实施例中，第一布局层级370对应于集成电路200、400、600、800或1000(图2、图4、图6、图8或图10)、布局图500、700、900或1100(图5、图7、图9以及图11)或类似者中的一或多者的主动层级或主动区层级。此组主动区图案314、318、322以及324中的图案的其他配置、其他布局层级上的配置或数目均在本揭示文件的范畴内。
图3D以及图3E包含在第二方向Y上延伸的相应接点图案371A以及371B。接点图案371A以及371B各自在第一方向X上与相邻接点图案分离。接点图案371A以及371B可以用于在相应集成电路中制造相应的接点。在一些实施例中，接点图案371A以及371B称为漏极/源极上方金属图案。接点图案371A以及371B在漏极/源极上方金属层级373中。接点图案371A以及371B的部分可以用于制造集成电路200、400、600、800或1000的一相应N型金属氧化物半导体(N-type metal oxide semiconductor,NMOS)或P型金属氧化物半导体(P-typemetal oxide semiconductor,PMOS)晶体管的源极或漏极端。接点图案371A以及371B相应地重叠于主动区图案314、318、322或324经过掺杂的源极/漏极部分。在一些实施例中，至少接点图案371A或371B在主动区图案322以及324上方。在一些实施例中，至少接点图案371A或371B在主动区图案314、318、322以及324上方。接点图案371A以及371B位于漏极/源极上方金属层级373中。诸如接点图案371A以及371B的其他配置、其他布局层级上的配置或数目均在本揭示文件的范畴内。
布局图300B进一步包含通孔图案386a或386b(统称为通孔图案组386)。通孔图案组386可以用于在相应集成电路中制造相应的一组通孔。通孔图案组386在第一互连层级(VIA_1st层级)388(见图3D)中，第一互连层级388位于第一金属化层级(M_1st层级)382与第二金属化层级(M_2nd层级)390之间。图3A至图3E假定了相应半导体制程技术节点的编号规则，将第一金属化层级382以及第二金属化层级390相应指定为金属0以及金属1层级，且指定第一互连层级388为V0层级。因此，通孔图案386a以及386b为V0图案。在一些实施例中，相应半导体制程技术节点的编号规则将第一金属化层级382以及第二金属化层级390相应指定为M1以及M2层级，且指定第一互连层级388为V1层级。通孔图案组386中图案的其他配置、其他层级上的配置或数目均在本揭示文件的范畴内。
布局图300B进一步包含通孔图案394a或394b(统称为通孔图案组394)。通孔图案组394可以用于在相应集成电路中制造相应的一组通孔。通孔图案组394在通孔至源极/漏极(VD)层级393(见图3E)中，通孔至源极/漏极层级393位于漏极/源极上方金属层级373与第一金属化层级382之间。通孔图案394a以及394b在主动区图案314以及318的相应部分上方。在一些实施例中，通孔图案组394的通孔图案被称为漏极/源极上方金属上方通孔(via-over-MD,VD)图案。通孔图案组394中图案的其他配置、其他布局层级上的配置或数目均在本揭示文件的范畴内。
布局图300A以及300B进一步包含：在第二方向Y上延伸的栅极图案376A、376B、376C以及376D(统称为栅极图案组376)；以及相应的通孔至栅极(via-to-gate,VG)结构380。栅极图案组376的栅极图案各自在第一方向X上以第一节距与栅极图案组376的相邻栅极图案分离。
栅极图案376A～376D的部分可用于制造相应的集成电路(例如，集成电路400、600、800、1000或类似者)的NMOS晶体管以及PMOS晶体管的相应栅极。栅极图案376A、376B、376C以及376D以一节距单位δ的距离彼此分离。举例而言，栅极图案376A、376B、376C以及376D总共具有4δ的节距。在一些实施例中，第一栅极结构与最近的第二栅极结构之间的最小距离称为节距单位δ，其中节距单位δ取决于相应半导体制程技术节点的量测单位。对于根据给定半导体制程技术节点所制造的给定集成电路结构，无论给定集成电路中栅极结构是否由多晶硅形成，出于历史便利性的原因，即因为根据一或多个前导半导体制程技术节点所制造的集成电路中栅极结构节点由多晶硅形成，一些实施例将节距单位δ称为栅节距。
布局图300A以及300B进一步包含栅极切割(gate-cut,CPO)图案374。栅极切割图案374的部分在相应的栅极图案376A～376D的部分的上方，表示栅极图案376A～376D的部分的下方将在制造相应的集成电路期间被移除。栅极图案376A～376D位于主动区图案314、318、322、324以及基板图案302的相应部分之上。栅极图案376A～376D在栅极层级372中。栅极图案组376中图案的其他配置、其他布局层级上的配置或数目均在本揭示文件的范畴内。
布局图300A以及300B进一步包含在第二方向Y上延伸的连续多晶硅跨扩散层边界(continuous poly on diffusion edge,CPODE)图案396A以及396B。在一些实施例中，连续多晶硅跨扩散层边界图案396A可用于在相应集成电路中制造第一连续多晶硅跨扩散层边界结构，且连续多晶硅跨扩散层边界图案396B可用于在相应集成电路中制造第二连续多晶硅跨扩散层边界结构。在一些实施例中，连续多晶硅跨扩散层边界结构被称为介电栅极结构。在一些实施例中，介电栅极并非导电的结构，因此不作为晶体管的主动栅极；相反地，介电栅极包含一或多个介电材料且用作电性隔离结构的介电结构。在一些实施例中，形成介电栅极是通过：首先形成虚设栅极，牺牲/移除(例如，蚀刻)虚设栅极以形成沟槽，(可选地)移除先前已在虚设栅极下方的基板的一部分以加深沟槽，接着用一或多种介电材料填充沟槽，使得所得电性隔离结构的实体尺寸类似于牺牲的虚设栅极的尺寸。介电栅极的详细信息可在美国授权前公开第20190386000号或美国授权前公开第20170358584号中找到，其全部内容通过引用倂入本文中。
连续多晶硅跨扩散层边界图案396A与栅极图案376A具有2δ的节距。栅极图案376D与连续多晶硅跨扩散层边界图案396B具有2δ的节距。栅极图案376A～376D与连续多晶硅跨扩散层边界图案396A～396B具有5δ的间距，即布局图300A以及300B各自具有5δ的间距。
相对于第一方向X，连续多晶硅跨扩散层边界图案396A的相应部分在单元312、316以及320的左边缘上，而连续多晶硅跨扩散层边界图案396B的相应部分在单元312、316以及320的右边缘上。在一些实施例中，连续多晶硅跨扩散层边界图案396A～396B位于栅极层级372中。栅极切割图案374的部分在连续多晶硅跨扩散层边界图案396A～396B的相应部分上方，这表示连续多晶硅跨扩散层边界图案396A～396B之前的先导虚设栅极图案(未显示)的相应下伏部分将在相应集成电路的制造期间被移除。连续多晶硅跨扩散层边界图案396A～396B的其他配置、其他布局层级上的配置或数目均在本揭示文件的范畴内。
导电特征图案384a、384b以及384c(以下称导电特征图案组384)包含于布局图300B中但未示出(见图3C至图3E)，在第二方向Y上延伸，且位于金属0层级382中。
布局图300B进一步包含在第二方向Y上延伸且位于金属1层级390中的导电特征图案392。导电特征图案392可用于在相应集成电路中制造导电结构。
在图3A以及图3B中，相应布局图300A以及300B各自包含一对单元312、316以及一单元320。相对于在第二方向Y上具有高度H的高度标准单元，单元312以及316具有0.5H的高度，而单元320具有2H的高度。单元312、316以及320在第一方向X上具有相应宽度。相对于第二方向Y，单元312、316以及320彼此连接以产生N-PPNN-P序列，代表相应集成电路的N-PPNN-P掺杂堆叠架构。此外，布局图300A以及300B各自能够连接本揭示文件预期范畴内的一或多个标准单元、非标准单元或其他适合电路设计库单元。
相对于第二方向Y，单元312与320之间的边界由栅极切割图案374实例的第一子集合重叠，且单元320与316之间的边界由栅极切割图案374实例的第二子集合重叠。
在图3A以及图3B中，相对于Y轴，连续多晶硅跨扩散层边界图案396A以及396B的相应部分的长度将单元312定义为具有高度0.5H，将单元320定义为具有高度2H，且将单元316定义为具有高度0.5H。因此，在基于布局图300A或300B的半导体装置中，基于连续多晶硅跨扩散层边界图案396A以及396B的连续多晶硅跨扩散层边界结构的相应部分的长度将基于单元312的单元区定义为具有高度0.5H，将基于单元320的单元区定义为具有高度2H，且将基于单元316的单元区定义为具有高度0.5H。
图4根据一些实施例绘示集成电路400的示意图。
图5根据一些实施例绘示图4的集成电路400的布局图500。
集成电路400为一缓冲电路。集成电路400包含一对串联耦合的反向器402以及404。反向器402包含PMOS晶体管P1以及NMOS晶体管N1。晶体管P1以及晶体管N1的栅极在节点nd1处耦合在一起，且用以接收输入I。晶体管P1的源极耦合至供应电压VDD。晶体管P1的漏极耦合至晶体管N1的漏极以及节点nd2。晶体管N1的源极耦合至供应电压VSS。
反向器404包含PMOS晶体管P2以及NMOS晶体管N2。晶体管P2以及晶体管N2的栅极在节点nd2处耦合在一起，且用以接收输入net2。晶体管P2的源极耦合至供应电压VDD。晶体管P2的漏极耦合至NMOS晶体管N2的漏极以及节点nd3。晶体管N2的源极耦合至供应电压VSS。
在操作中，当输入I在反向器402的临限值之上时，则节点nd2处的输出为输入I的反向信号。此外，当输出I在反向器402的临限值之下时，则节点nd2处的输出为输入I的反向信号。当输入I保持不变时，则节点nd2保持输入I的反向信号。当节点nd2处的信号在反向器404的临限值之上时，节点nd2处的输出在反向器404处进一步反向，则节点nd3处的输出(例如，Z)为节点nd2处的信号的反向信号。此外，当节点nd2处的信号在反向器单元404的临限值之下时，则节点nd3处的输出为节点nd2处的信号的反向信号。当节点nd2处的输入信号保持不变时，则节点nd3处的信号保持节点nd2的反向信号。
图5的布局图500为一缓冲单元，且用于制造缓冲电路400。缓冲单元500包含由单元502A以及502B形成的反向器单元，以及一个反向器单元504。
在布局图500中，反向器402的单元502A以及502B以分开的形式示出。单元502A具有包含晶体管N1的NMOS配置。单元502B具有包含晶体管P1的PMOS配置。单元502A类似于图3A以及图3B的单元312，而单元502B类似于单元316。单元502A以及502B各自具有0.5H的高度。单元502A具有单个NMOS主动区514。单元502B具有单个PMOS主动区图案518。
反向器404在图5中以反向器单元504示出，包含晶体管N2以及晶体管P2。反向器单元504类似于图3A以及图3B中的单元320。单元505具有2H的高度、单个NMOS主动区图案524以及单个PMOS主动区图案522。
在图5中，相对于X轴，最左侧栅极图案为一虚设栅极图案，其相应地定义了单元502A、502B以及反向器单元504的左边缘。此外，相对于X轴，最右侧栅极图案为一虚设栅极图案，其相应地定义了单元502A、502B以及反向器单元504的右边缘。相对于Y轴，最左侧以及最右侧的栅极图案的相应部分的长度将单元502A定义为具有高度0.5H，将反向器单元504定义为具有高度2H，且将单元502B定义为具有高度0.5H。因此，在基于布局图500的半导体装置中，基于最左侧以及最右侧虚设栅极图案的虚设栅极结构的相应部分的长度，将基于单元502A的单元区定义为具有高度0.5H，将基于反向器单元504的单元区定义为具有高度2H，且将基于单元502B的单元区定义为具有高度0.5H。在一些实施例中，最左侧以及最右侧虚设栅极图案由相应的连续多晶硅跨扩散层边界图案(未示出)替换。
相对于第二方向Y，缓冲单元500用以连接至一标准单元，例如，其间没有任何空白空间。缓冲单元500具有4δ的节距。根据另一方法，晶体管P2以及晶体管N2的主动区在第一方向X上延伸，以容纳与晶体管N1以及P1相对应的晶体管的形成，导致另一方法的缓冲单元在第一方向X上的节距为5δ，比缓冲单元500的节距大1δ。经由回顾可知，缓冲单元500的节距为4δ，通过将晶体管N1以及晶体管P1移动至相应单元502A以及502B，与另一方法相比，缓冲单元500的节距减小了1δ，代表缓冲单元500的占地面积变窄，尽管缓冲单元500在第二方向Y上的高度增加。通常而言，给定集成电路使用缓冲单元500的许多实例，与其他方法相比，造成了每一单元节省了1δ的累积节距，明显有助于减小给定集成电路的总体占地面积。
图6根据一些实施例绘示集成电路600的示意图。
图7根据一些实施例绘示图6的集成电路600的布局图700。
集成电路600为一代表逻辑与门(AND gate)的电路。集成电路600包含串联耦合于第二级电路604的第一级电路602。第一级电路602包含PMOS晶体管P1、P2以及NMOS晶体管N1、N2。晶体管P1以及晶体管N1的栅极在节点nd1处耦合在一起，且用以接收输入A1。晶体管P1的源极耦合至供应电压VDD。晶体管P1的漏极耦合至晶体管N1的漏极以及节点nd2。晶体管N1的源极耦合至晶体管N2的漏极。晶体管N2的栅极耦合至第二输入A2，而晶体管N2的源极耦合至供应电压VSS或地面。晶体管P2进一步耦合至输入A2，并具有耦合至节点nd2的漏极。晶体管P2的源极耦合至供应电压VDD。
第二级电路604包含PMOS晶体管P3以及NMOS晶体管N3。晶体管P3及晶体管N3的栅极在节点nd2处耦合在一起，且用以接收输入信号。晶体管P3的源极耦合至供应电压VDD。晶体管P3的漏极耦合至晶体管N3的漏极以及节点nd3。晶体管N3的源极耦合至供应电压VSS。
图7的布局图700为用于制造或产生与门600的逻辑与单元(AND cell)。与单元700的节距为4δ。
在与单元700中，与门600的第一级电路602表示为分成包含晶体管N1以及晶体管N2的NMOS单元702A，以及包含晶体管P1以及晶体管P2的PMOS单元702B。单元702A类似于单元312，而单元702B类似于单元316。单元702A以及702B各自具有0.5H的高度。单元702A具有单个NMOS主动区图案714。单元702B具有单个PMOS主动区图案718。
与门600的第二级电路604在图7中表示为包含晶体管N3以及晶体管P3的单元704。单元704类似于单元320。单元704具有2H的高度、单个NMOS主动区724以及单个PMOS主动区722。
在图7中，相对于X轴，最左侧栅极图案为一虚设栅极图案，其相应地定义了单元702A、702B以及704的左边缘。此外，相对于X轴，最右侧栅极图案为一虚设栅极图案，其相应地定义了单元702A、702B以及704的右边缘。相对于Y轴，最左侧以及最右侧栅极图案的相应部分的长度将单元702A定义为具有高度0.5H，将单元704定义为具有高度2H，且将单元702B定义为具有高度0.5H。因此，在基于布局图700的半导体装置中，基于最左侧以及最右侧虚设栅极图案的虚设栅极结构的相应部分的长度，将基于单元702A的单元区定义为高度0.5H，将基于单元704的单元区定义为高度2H，且将基于单元702B的单元区定义为高度0.5H。在一些实施例中，最左侧以及最右侧的虚设栅极图案由相应的连续多晶硅跨扩散层边界图案(未示出)替换。
相对于第二方向Y，与单元700用以连接至标准单元，例如，其间没有任何空白空间。根据另一方法，晶体管P3以及晶体管N3的主动区在第一方向X上延伸，以容纳与晶体管N1、N2、P1以及P2相对应的晶体管的形成，导致另一方法的与单元在第一方向X上的节距为6δ，比与单元700的节距大2δ。经由回顾可知，与单元700的节距为4δ，通过将晶体管N1、N2以及P1、P2移动至相应的单元702A以及702B，与另一方法相比，与单元700的节距减小了2δ，代表与单元700的占地面积变窄，尽管与单元700在第二方向Y上的高度增加。通常而言，给定集成电路使用与单元700的许多实例，与其他方法相比，造成每一单元节省了2δ的累积节距，明显有助于减小给定集成电路的总体占地面积。
图8根据一些实施例绘示集成电路800的示意图。
图9根据一些实施例绘示图8的集成电路800的布局图900。
集成电路800为一代表逻辑与-或-非(AND-OR-INVERT,AOI)门的电路。集成电路800包含第一级电路802以及第二级电路804。第一级电路802包含PMOS晶体管P1、P2、P3、P4以及NMOS晶体管N2、N3。晶体管P1的栅极耦合至输入B1，输入B1亦耦合至晶体管N2的栅极。晶体管P1的源极耦合至供应电压VDD。晶体管P1的漏极耦合至晶体管P3的源极以及节点nd1。晶体管P2的栅极耦合至输入B2，输入B2亦耦合至晶体管N4的栅极。晶体管P2的源极耦合至供应电压VDD。晶体管P2的漏极耦合至晶体管P4的源极以及节点nd1。晶体管P3的栅极耦合至输入A1，输入A1亦耦合至晶体管N1的栅极。晶体管P3的源极耦合至节点nd1。晶体管P3的漏极耦合至晶体管N1的漏极以及节点nd2。晶体管P4的栅极耦合至输入A2，输入A2亦耦合至晶体管N3的栅极。晶体管P4的源极耦合至节点nd1。晶体管P4的漏极耦合至晶体管N2的漏极以及节点nd2。晶体管N2的栅极耦合至输入B1，输入B1亦耦合至晶体管P1的栅极。晶体管N2的源极耦合至晶体管N4的漏极。晶体管N2的漏极耦合至晶体管P4的漏极以及节点nd2。此外，晶体管N3的栅极耦合至输入A2，输入A2亦耦合至晶体管P4的栅极。晶体管N3的源极耦合至供应电压VSS。晶体管N3的漏极耦合至晶体管N1的源极。
第二级电路804包含NMOS晶体管N1以及N4。晶体管N1的栅极耦合至信号A1，信号A1亦耦合至晶体管P3的栅极。晶体管N1的漏极耦合至晶体管P3的源极以及接点nd2。晶体管N1的源极耦合至晶体管N3的漏极。晶体管N4的栅极耦合至信号B2，信号B2亦耦合至晶体管P2的栅极。晶体管N4的漏极耦合至晶体管N2的源极。晶体管N4的源极耦合至供应电压VSS。
布局图900为用于制造或产生与-或-非门800的逻辑与-或-非单元。与-或-非单元900的节距为5δ。
在图9的与-或-非单元900中，与-或-非门800的第一级电路802以单元904表示，单元904包含晶体管P1、P2、P3、P4、N2以及N3。单元904类似于单元320。单元904具有一高度2H的单元、单个NMOS主动区图案924以及单个PMOS主动区图案922。
在图9的与-或-非单元900中，第二级电路804以分开的两个单元902A以及902B表示。单元902A具有包含晶体管N1以及N4的NMOS配置。单元902B具有不包含任何主动晶体管的PMOS配置。单元902A类似于单元312，而单元902B类似于单元316。单元902A以及902B各自具有0.5H的高度。单元902A具有单个NMOS主动区图案914。单元902B具有单个PMOS主动区图案918。在单元902B中，各个漏极/源极上方金属(MD)图案以及各个栅极图案为非主动的。在一些实施例中，在单元902B中，各个漏极/源极上方金属图案以及各个栅极图案保持悬浮。
在图9中，相对于X轴，最左侧栅极图案为一虚设栅极图案，其相应地定义了单元902A、902B以及904的左边缘。此外，相对于X轴，最右侧栅极图案为一虚设栅极图案，其相应地定义了单元902A、902B以及904的右边缘。相对于Y轴，最左侧以及最右侧栅极图案的相应部分的长度，将单元902A定义为具有高度0.5H，将单元904定义为具有高度2H，且将单元902B定义为具有高度0.5H。因此，在基于布局图900的半导体装置中，基于最左侧以及最右侧虚设栅极图案的虚设栅极结构的相应部分的长度，将基于单元902A的单元区定义为具有高度0.5H，将基于单元904的单元区定义为具有高度2H，将基于单元902B的单元区定义为具有高度0.5H。在一些实施例中，最左侧以及最右侧虚设栅极图案由相应的连续多晶硅跨扩散层边界图案(未示出)替换。
相对于第二方向Y，与-或-非单元900用以连接至标准单元，例如，其间没有任何空白空间。根据另一方法，晶体管P1、P2、P3、P4、N2以及N3的主动区在第一方向X上延伸以容纳与晶体管N1以及N4相应的晶体管的形成，导致另一方法的与-或-非单元在第一方向X上的节距为9δ，比与-或-非单元900的节距大3δ。经过回顾可知，与-或-非单元900的节距为5δ，通过将晶体管N1以及N4移动至与-或-非单元900的相应单元902A，与另一方法相比，与-或-非单元900的节距减小了4δ，代表与-或-非单元900的占地面积缩小，尽管其在第二方向Y上的高度增加。通常而言，给定集成电路使用与-或-非单元900的许多实例，与其他方法相比，造成每一单元节省了4δ的累积节距，明显有助于减小给定集成电路的总体占地面积。
图10根据一些实施例绘示集成电路1000的示意图。
图11根据一些实施例绘示图10的集成电路1000的布局图1100。
集成电路1000为代表一扫描D正反器(scan D flip-flop,SDFF)的电路。集成电路1000包含第一级电路1002的七个实例以及第二级电路1004的三个实例。
关于操作，扫描D正反器1000为一个具有多工器，附加在输入处的D正反器。多工器的一输入用作功能输入D，而多工器的另一输入用作扫描输入(Scan-In,SI)。各种扫描/测试启动(scan/test enable,SE/TE)信号用于控制多工器选择位元。
图11的布局图1100为用于制造或产生扫描D正反器1000的扫描D正反器单元。扫描D正反器单元1100的节距为15δ。
在扫描D正反器单元1100中，第一级电路1002以单元1104表示。单元1104包含PP型主动区图案1122以及NN型主动区图案1124。在扫描D正反器单元1100中，第二级电路1004以分开的两个单元1102A以及1102B表示。单元1102A包含N型主动区图案1114。单元1102B包含P型主动区图案1118。
相对于第二方向Y，扫描D正反器单元1100用以连接于标准单元，例如，其间没有任何空白空间。
在图11中，相对于X轴，最左侧栅极图案为一虚设栅极图案，其相应地定义了单元1102A、1102B以及1104的左边缘。此外，相对于X轴，最右侧栅极图案为一虚设栅极图案，其相应地定义了单元1102A、1102B以及1104的右边缘。相对于Y轴，最左侧以及最右侧栅极图案的相应部分的长度，将单元1102A定义为具有高度0.5H，将单元1104定义为具有高度2H，且将单元1102B定义为具有高度0.5H。因此，在基于布局图1100的半导体装置中，基于最左侧以及最右侧虚设栅极图案的虚设栅极结构的相应部分的长度，将基于单元1102A的单元区定义为具有高度0.5H，将基于单元1104的单元区定义为具有高度2H，且将基于单元1102B的单元区定义为具有高度0.5H。在一些实施例中，最左侧以及最右侧虚设栅极图案由相应的连续多晶硅跨扩散层边界图案(未示出)替换。
根据另一方法，在另一方法的单元1104的对等部分中，晶体管的主动区在第一方向X上延伸，以容纳另一方法的单元1102A以及1102B的对等部分中晶体管的形成，导致另一方法的扫描D正反器单元在第一方向X上的节距为19δ，比扫描D正反器单元1100的节距大4δ。经过回顾可知，扫描D正反器单元1100的节距为15δ，通过将晶体管移动至相应单元1102A以及1102B，与另一方法相比，扫描D正反器单元1100的节距减小4δ，代表扫描D正反器单元1100的占地面积缩小，尽管第二方向Y上的扫描D正反器单元1100的高度增加。通常而言，给定集成电路使用扫描D正反器单元1100的许多实例，与其他方法相比，造成每一单元节省了4δ的累积节距，明显有助于减小给定集成电路的总体占地面积。
图12根据一些实施例绘示布局图的产生方法1200的流程图。
在图12的方块1202，产生N型主动区图案。N型主动区图案以实质上平行于彼此的方式配置，且在第一方向上延伸。在一些实施例中，第一方向为水平方向。相对于垂直于第一方向的第二方向(例如，垂直方向)，N型主动区图案的第一实例(第一N型主动区图案)具有1γ的高度，且N型主动区图案的第二实例(第二N型主动区图案)具有3γ的高度，其中γ取决于相应的半导体制程技术节点的量测单位。此类N型主动区图案的实例包含图3A以及图3B中的主动区图案314以及324或类似者。流程从方块1202进行至方块1204。
在方块1204，P型主动区图案以实质上平行于彼此的方式配置，且在第一方向上延伸。相对于第二方向，P型主动区图案的第一实例具有1γ的高度，且P型主动区图案的第二实例具有3γ的高度。此类P型主动区图案的实例包含图3A以及图3B中的主动区图案318以及322、及类似者。流程从方块1204进行至方块1206。
在方块1206，相对于垂直于第一方向的第二方向，N型主动区图案以及P型主动区图案配置成N-PPNN-P序列。举例而言，相对于第二方向，第一P型主动区图案位于底部，第二N型主动区图案在第一P型主动区图案之上，第二P型主动区图案在第二N型主动区图案之上，且第一N型主动区图案在第二P型主动区图案之上，其中子序列PPNN由第二P型主动区图案在第二N型主动区图案之上来表示。或者，在以下表格1中将该实例以堆叠的形式表示。
Figure BDA0003616573770000231
表格1
流程从方块1206进行至方块1208。
在方块1208，产生栅极图案。栅极图案以实质上平行于彼此的方式配置，且在第二方向上延伸。此类栅极图案的实例为图3C中的栅极图案376A的实例或类似者。
图13根据一些实施例绘示半导体装置的制造方法1300的流程图。
根据一些实施例，可以使用例如电子设计自动化系统1500(见图15，于下文讨论)以及集成电路制造系统1600(见图16，于下文讨论)，来实施方法1300。根据方法1300，可以制造的半导体装置的实例包含图2的集成电路200、对应于本揭示文件所揭示的布局图中的各种布局图的半导体装置、及类似者。
在图13中，方法1300包含方块1302～1304。在方块1302，产生布局图，其中包含本揭示文件所揭示的布局图中的一或多者，例如，由图12的方法1200产生的布局图或类似者。根据一些实施例，可以使用例如电子设计自动化系统1500(见图15，于下文讨论)来实施方块1302。
更具体而言，方块1302包含产生对应于半导体附图中所示的结构的形状。举例而言，对于产生对应于半导体单元区212的布局图的方块1302，方块1302亦包含产生对应于半导体单元区212中所示的结构的形状；对于产生对应于半导体单元区220的布局图的方块1302，方块1302亦包含产生对应于半导体单元区220中所示的结构的形状；对于产生对应于半导体单元区216的布局图的方块1302，方块1302亦包含产生对应于半导体单元区216中所示的结构的形状；对于产生对应于单元区226的布局图的方块1302，方块1302亦包含产生对应于单元区226中所示的结构的形状；对于产生对应于单元312的布局图的方块1302，方块1302亦包含产生对应于单元312中所示的结构的形状；对于产生对应于单元320的布局图的方块1302，方块1302亦包含产生对应于单元320中所示的结构的形状；或类似者。流程从方块1302进行至方块1304。
在方块1304，基于布局图，制作以下各者中的至少一者：(A)一或多个光学微影曝光或(B)一或多个半导体遮罩或(C)半导体装置层中的一或多个组件。参见以下图16中集成电路制造系统1600的讨论。
图14根据一些实施例绘示集成电路的制造方法1400的流程图。
方法1400包含方块1402～1410。在方块1402，形成第一、第二、第三以及第四主动区，进而形成N-PPNN-P掺杂堆叠架构。对于配置在N-PPNN-P掺杂堆叠架构中的第一至第四主动区，其布局图中的主动区图案所对应的实例包含图2、图3A、图3B、图5、图7、图9、图11或类似者的主动区图案。
在一些实施例中，方块1402包含以下内容。在第一方向(例如，平行于X轴)上延伸第一至第四主动区。相对于垂直于第一方向的第二方向(例如，平行于Y轴)：配置第一至第四主动区的序列；调整第一以及第四主动区的大小，使其具有一单位的高度；调整第二以及第三主动区的大小，使其具有三单位的高度；掺杂第一以及第三主动区，使其具有N型导电特性；以及掺杂第二以及第四主动区，使其具有P型导电特性。高度单位的一实例为γ，如上所述。相对于第二方向，配置第一至第四主动区的序列，形成如下序列：第一主动区、第二主动区、第三主动区、第四主动区，且此序列使得集成电路具有N-PPNN-P的掺杂堆叠架构。流程从方块1402进行至方块1404。
在方块1404，形成在第二方向上延伸且与第一、第二、第三以及第四主动区的相应部分重叠的栅极结构。栅极结构的栅极图案所对应的实例包含图3A以及图3B的栅极图案376A～376D、图5、图7、图9、图11的栅极图案或类似者。流程从方块1404进行至方块1406。
在方块1406，假设栅极结构代表一群组，且相对于栅极结构群组，且进一步相对于第一方向，在相对于第一方向的群组的第一及第二侧上的第一至第四主动区的相应部分上方形成连续多晶硅跨扩散层边界(CPODE)结构。在一些实施例中，相对于X轴，在栅极结构群组的左侧形成第一连续多晶硅跨扩散层边界结构，其取代代表栅极结构群组左侧的栅极结构，且在栅极结构群组的右侧形成第二连续多晶硅跨扩散层边界结构，其取代代表栅极结构群组右侧的栅极结构。在一些实施例中，同时形成第一以及第二连续多晶硅跨扩散层边界结构。在一些实施例中，第一以及第二连续多晶硅跨扩散层边界结构的同时形成包含多个步骤，包含：牺牲/移除(例如，蚀刻)每个代表栅极结构群组左侧的栅极结构以形成第一沟槽，以及牺牲/移除(例如，蚀刻)每个代表栅极结构群组右侧的栅极结构以形成第二沟槽；接着用一或多种介电材料填充每个第一以及第二沟槽，以形成相应的第一以及第二电性隔离结构，使得所得的第一以及第二电性隔离结构的实体尺寸近似于牺牲的相应虚设栅极的尺寸。在一些实施例中，在填充第一以及第二沟槽之前，通过移除(例如，蚀刻)部分第一以及第二沟槽下方的基板来加深第一及第二沟槽。对应于连续多晶硅跨扩散层边界结构的连续多晶硅跨扩散层边界图案的实例包含图3B的连续多晶硅跨扩散层边界图案396A～396B、图5、图7、图9、图11的连续多晶硅跨扩散层边界图案、及类似者。
在一些实施例中，方块1406更具体地包含了形成第一连续多晶硅跨扩散层边界(CPODE)结构以及形成第二连续多晶硅跨扩散层边界结构。第一连续多晶硅跨扩散层边界结构的形成，将第一连续多晶硅跨扩散层边界结构定位于栅极结构群组的第一侧，第一连续多晶硅跨扩散层边界结构在第二方向上延伸，且与第一、第二、第三以及第四主动区的相应部分重叠，使得第一连续多晶硅跨扩散层边界结构相对于第一方向，相应地代表了第一、第二以及第三单元区的边界。第二连续多晶硅跨扩散层边界结构的形成，将第二连续多晶硅跨扩散层边界结构定位于栅极结构群组的第二侧，第二连续多晶硅跨扩散层边界结构在第二方向上延伸，且与第一、第二、第三以及第四主动区的相应部分重叠，使得第二连续多晶硅跨扩散层边界结构相对于第一方向，相应地代表了第一、第二以及第三单元区的边界。流程从方块1406进行至方块1408。
在方块1408，相对于第二方向，移除覆盖于第一主动区与第二主动区之间的第一缝隙之上的栅极结构中的至少一者的一部分，并在至少一栅极结构中产生断裂，代表包含第一主动区的第一单元区与包含第二以及第三主动区的第二单元区之间的边界。与第一单元区相对应的布局图中单元的实例包含图3A以及图3B中的单元312、图5中的单元502A、图7中的单元702A、图9中的单元902A、图11中的单元1102A或类似者。对应于第二单元区的布局图中单元的实例包含图3A以及图3B中的单元320、图5中的反向器单元504、图7中的单元704、图9中的单元904、图11中的单元1104或类似者。栅极结构中产生的断裂的实例包含，基于布局图300A或300B的集成电路所导致的栅极结构中的断裂，更具体而言，栅极结构中的断裂源自于图3A以及图3B中，在单元312与320之间的边界处，覆盖在栅极图案376A之上的栅极切割图案374的部分。流程从方块1408进行至方块1410。
在方块1410，相对于第二方向，移除覆盖于第三主动区与第四主动区之间的第二缝隙之上的栅极结构中的至少一者的一部分，并在该栅极结构中的该至少一者中产生的断裂，代表第二单元区与包含第四主动区的第三单元区之间的边界。在上文的方块1408的讨论中，提供了第二单元区的实例。对应于第三单元区的布局图中单元的实例包含图3A以及图3B中的单元316、图5中的单元502B、图7中的单元702B、图9中的单元902B、图11中的单元1102B或类似者。栅极结构中产生的断裂的实例包含，基于布局图300A或300B的集成电路所导致的栅极结构中的断裂，更具体而言，栅极结构中的断裂源自于图3A以及图3B中，在单元320与316之间的边界处，覆盖在栅极图案376A之上的栅极切割图案374的部分。
图15根据一些实施例绘示电子设计自动化(EDA)系统1500的方块图。
在一些实施例中，电子设计自动化系统1500包含自动布局与绕线(auto placeand route,APR)系统。根据一些实施例，举例而言，可以使用电子设计自动化系统1500来实施图14的流程图的方法1400，以产生非统一高度、高度0.5H的n型单元区106或p型单元区110、统一高度1.0H的单元结构(图2)或非统一高度2.0H的PPNN型单元区108的实例，或其他适合的材料均在本揭示文件的预期范畴内。
在一些实施例中，电子设计自动化系统1500为一包含硬件处理器1502以及非暂态计算机可读储存媒体1504的通用计算装置。储存媒体1504由计算机程序码1506(即一组可执行指令)所编码。由硬件处理器1502执行的指令1506代表(至少部分)电子设计自动化工具，电子设计自动化工具根据一或多个实施例(以下称所提及制程及/或方法)实施例如图12至图14的方法的一部分或全部。
处理器1502透过总线1508电性耦合至计算机可读储存媒体1504。处理器1502通过总线1508进一步电性耦合至输入/输出接口1510。网络接口1512透过总线1508进一步电性连接至处理器1502。网络接口1512连接至网络1514，使得处理器1502以及计算机可读储存媒体1504能够透过网络1514连接至外部元件。处理器1502用以执行编码于计算机可读储存媒体1504中的计算机程序码1506，使得系统1500可以用于执行所提及制程及/或方法的一部分或全部。在一或多个实施例中，处理器1502为中央处理单元(central processingunit,CPU)、多处理器、分散式处理系统、特殊应用集成电路(application specificintegrated circuit,ASIC)及/或适合的处理单元。
在一或多个实施例中，计算机可读储存媒体1504为电子、磁性、光学、电磁、红外线及/或半导体系统(或设备或装置)。举例而言，计算机可读储存媒体1504包含半导体或固态记忆体、磁带、可卸除式计算机磁盘、随机存取记忆体(random access memory,RAM)、只读记忆体(read-only memory,ROM)、刚性磁盘及/或光盘。在使用光盘的一或多个实施例中，计算机可读储存媒体1504包含只读记忆光盘(compact disk-read only memory,CD-ROM)、可读写记忆光盘(compact disk-read/write,CD-R/W)及/或数字影像光盘(digital videodisc,DVD)。
在一或多个实施例中，储存媒体1504储存计算机程序码1506，计算机程序码1506用以使得系统1500(其中这种执行代表(至少部分的)电子设计自动化工具)可以用于执行所提及制程及/或方法的一部分或全部。在一或多个实施例中，储存媒体1504进一步储存促进执行所提及制程及/或方法的一部分或全部的信息。在一或多个实施例中，储存媒体1504储存包含本揭示文件所揭示的此类标准单元的标准单元库1507。
电子设计自动化系统1500包含输入/输出接口1510。输入/输出接口1510耦合至外部电路系统。在一或多个实施例中，输入/输出接口1510包含键盘、小键盘、鼠标、轨迹球、轨迹垫、触控式屏幕及/或用于交流信息以及指令至处理器1502的游标方向键。
电子设计自动化系统1500进一步包含耦合至处理器1502的网络接口1512。网络接口1512使系统1500可以与网络1514通讯，一或多个其他计算机系统连接至该网络。网络接口1512包含无线网络接口，诸如蓝牙(Bluetooth)、无线网络(WIFI)、全球互通微波存取(Worldwide interoperability for microwave access,WIMAX)、通用封包无线服务(General packet radio service,GPRS)或宽带分码多工存取(Wideband code divisionmultiple access,WCDMA)；或有线网络接口，诸如乙太网络(Ethernet)、通用序列总线(Universal serial bus,USB)或IEEE-1364。在一或多个实施例中，在两个或两个以上系统1500中实施所提及制程及/或方法的一部分或全部。
系统1500用以经由输入/输出接口1510接收信息。经由输入/输出接口1510接收的信息包含用于由处理器1502处理的指令、数据、设计规则、标准单元库及/或其他参数中的一或多者。该信息透过总线1508传输至处理器1502。电子设计自动化系统1500用以经由输入/输出接口1510接收与使用者界面(user interface,UI)相关的信息。该信息作为使用者界面储存于计算机可读媒体1504中。
在一些实施例中，所提及制程及/或方法的一部分或全部被实现为独立应用软件，以供处理器执行。在一些实施例中，所提及制程及/或方法的一部分或全部被实现为额外应用软件的一部分的应用软件。在一些实施例中，所提及制程及/或方法的一部分或全部被实现为应用软件的外挂程序。在一些实施例中，所提及制程及/或方法中的至少一者被实现为电子设计自动化工具的一部分的应用软件。在一些实施例中，所提及制程及/或方法的一部分或全部被实现为由电子设计自动化系统1500使用的应用软件。在一些实施例中，包含标准单元的布局是使用工具(例如
Figure BDA0003616573770000291
)或是其他适合的布局产生工具所产生。
在一些实施例中，制程被实现为储存于非暂态计算机可读记录媒体中的程序的功能。非暂态计算机可读记录媒体的实例包含但不限于外部/可卸除式及/或内部/嵌入式储存器或记忆体单元，例如以下各者中的一或多者：光盘，诸如数字影像光盘；磁盘，诸如硬盘；半导体记忆体，诸如只读记忆体、随机存取记忆体、记忆卡及类似者。
图16根据一些实施例绘示集成电路制造系统1600及其相关联集成电路制造流程的方块图。
在图13的方块1302之后，基于布局，使用制造系统1600制造以下各者中的至少一者：(A)一或多个半导体遮罩或(B)初期半导体集成电路层中的至少一组件。在一些实施例中，在图14的方块1402之后，基于布局，制造以下各者中的至少一者：(A)一或多个半导体遮罩或(B)初期半导体集成电路层中的至少一组件。
在图16中，集成电路制造系统1600多个实体单位，例如设计厂1620、遮罩厂1630以及集成电路制造厂(fab)1640，三者在与制造集成电路装置1660相关的设计、开发以及制造周期及/或服务中彼此关联。系统1600中的多个实体单位由一个通讯网络所连接。在一些实施例中，此通讯网络是一个单一网络。在一些实施例中，此通讯网络是各种不同的网络，例如内部网络以及网际网络。此通讯网络包含有线及/或无线的通讯频道。每个实体单位可以与一个或多个其他实体单位互动，并向一个或多个其他实体单位提供服务，及/或从一个或多个其他实体单位接受服务。在一些实施例中，设计厂1620、遮罩厂1630以及集成电路制造厂1640中的两个或更多个实体单位由一个公司所拥有。在一些实施例中，设计厂1620、遮罩厂1630以及集成电路制造厂1640中的两个或更多个实体单位共存于一个公共设施中并使用公共资源。
设计厂(或设计团队)1620产生集成电路设计布局1622。集成电路设计布局1622包含为集成电路装置1660所设计的几何图案。几何图案对应于构成制造的集成电路装置1660的各种元件的金属、氧化物或半导体层的图案。透过结合各种层，以形成各种集成电路的特征。举例而言，集成电路设计布局1622的一部分包含各种集成电路特征，例如主动区、栅极电极、源极电极、漏极电极、层间互连的金属线或硅通孔，以及焊片的开口，以形成在半导体基板(例如硅晶圆)以及设置在半导体基板上的各种材料层。设计厂1620实行适当的设计程序以形成集成电路设计布局1622。设计程序包含逻辑设计、物理设计或布局布线中的一项或多项。集成电路设计布局1622以一个或多个数据文件呈现，这些数据文件具有几何图案的讯息。举例而言，集成电路设计布局1622可以用图形数据库系统文件格式或DFII文件格式来表示。
遮罩厂1630包含遮罩数据准备1632以及遮罩制造1634。遮罩厂1630使用集成电路设计布局1622来制造一或多个遮罩1645，再根据集成电路设计布局1622，将遮罩用于制造集成电路装置1660的各种层。遮罩厂1630执行遮罩数据准备1632，其中集成电路设计布局1622被转换成代表数据文件(representative data file,RDF)。遮罩数据准备1632将代表数据文件提供给遮罩制造1634。遮罩制造1634包含遮罩写入器。遮罩写入器将代表数据文件转换为基板上的图像，诸如遮罩(主光罩)1645或半导体晶圆1642。设计布局由遮罩数据准备1632操纵，以符合遮罩写入器的特定特性及/或集成电路制造厂1640的要求。在图16中，遮罩数据准备1632、遮罩制造1634以及遮罩1645被绘示为分开的元件。在一些实施例中，遮罩数据准备1632以及遮罩制造1634可以统称为遮罩数据准备。
在一些实施例中，遮罩数据准备1632包含光学邻近效应修正(optical proximitycorrection,OPC)，其使用微影增强技术来补偿图像误差，例如可能由绕射、干涉、其他制程效应等引起的图像误差。光学邻近效应修正调整集成电路设计布局1622。在一些实施例中，遮罩数据准备1632包含进一步的解析度增强技术(resolution enhancement technique,RET)，例如离轴照明、亚解析度辅助特征、相转移遮罩、其他适合的技术或其组合。在一些实施例中，反向式微影技术(inverse lithography technology,ILT)也有被使用，其将光学邻近效应修正视为逆成像问题。
在一些实施例中，遮罩数据准备2132包含遮罩规则检查器(mask rule checker,MRC)，遮罩规则检查器使用遮罩创建规则，检查在光学邻近效应修正中经过处理的集成电路设计布局，此组遮罩创建规则包含多个几何及/或连通性限制以确保足够的边界范围，以考虑半导体制程的变化性等。在一些实施例中，遮罩规则检查器修改集成电路设计布局，以补偿遮罩制造1634期间的限制，此动作可以取消由光学邻近效应修正所执行的部分修改，以满足遮罩创建规则。
在一些实施例中，遮罩数据准备1632包含微影制程检查(lithography processchecking,LPC)，微影制程检查会模拟由集成电路制造厂1640实施以制造集成电路装置1660的流程。微影制程检查以集成电路设计布局1622为基准模拟此流程，以创造模拟制造的装置，例如集成电路装置1660。微影制程检查模拟中的制程参数可以包含与集成电路制造周期中各种制程相关的参数、与用于制造集成电路的工具相关的参数及/或制造流程的其他态样。微影制程检查会考量各种参数，例如空间影像对比度、焦深(depth of focus,DOF)、遮罩误差增强参数(mask error enhancement factor,MEEF)以及其他适合的参数或其组合。在一些实施例中，在微影制程检查创造模拟制造的装置之后，如果模拟装置的形状不够接近设计规则，则可以重复使用光学邻近效应修正及/或遮罩规则检查器以进一步细化集成电路设计布局1622。
应理解，为了清楚起见，上述关于遮罩数据准备1632的描述已经经过简化。在一些实施例中，遮罩数据准备1632包含额外特征，例如根据制造规则修改集成电路设计布局1622的逻辑操作(logic operation,LOP)。此外，在遮罩数据准备1632期间，应用于集成电路设计布局1622的流程可以以各种不同的顺序执行。
在遮罩数据准备1632之后以及在遮罩制造1634期间，基于修改过的集成电路设计布局1622，制造一个遮罩1645或一个遮罩组1645。在一些实施例中，基于修改过的集成电路设计布局1622，使用电子束(electron-beam)或多个电子束的机构，在遮罩(光罩或倍缩光罩)1645上形成图案。遮罩1645可以使用各种技术形成。在一些实施例中，使用二元技术形成遮罩1645。在一些实施例中，遮罩图案包含不透明区域以及透明区域。用于对覆盖在晶片上的图像敏感材料层(例如光阻剂)进行曝光的辐射线，例如紫外(ultraviolet,UV)线，被不透明区域阻挡并透射穿过透明区域。在一实例中，一个二元遮罩版本的遮罩1645包含一个透明基板(例如熔融石英)以及覆盖在二元遮罩的不透明区域中的不透明材料(例如铬)。在另一实例中，使用了相位偏移技术来形成遮罩1645。在相位偏移遮罩(phase shiftmask,PSM)版本的遮罩1645中，在相位偏移遮罩上形成的图案中的各种特征具有适当的相位差，以提高解析度以及成像品质。在各种实例中，相位偏移遮罩可以是衰减相位偏移遮罩或交替相位偏移遮罩。遮罩制造1634产生的遮罩用于多种流程中。举例而言，遮罩用于离子植入流程中，以在半导体晶圆中形成各种掺杂区，用于蚀刻流程中，以在半导体晶圆中形成各种蚀刻区域，及/或用在其他适合的流程中。
集成电路制造厂1640是集成电路制造实体单位，包含一或多个用于制造各种不同集成电路产品的制造设施。在一些实施例中，集成电路制造厂1640是半导体代工厂。举例而言，可能存在一个制造设施，用于多个集成电路产品的前段制造(前段(front-end-of-line，FEOL)制程)，第二个制造设施可能提供用于集成电路产品的后段制造的内接以及封装(后段(back-end-of-line,BEOL)制程)，而第三个制造设施可以为代工厂实体单位提供其他服务。
集成电路制造厂1640使用由遮罩厂1630制造的遮罩1645(或多个遮罩1645)来制造集成电路装置1660。因此，集成电路制造厂1640至少间接地使用了集成电路设计布局1622来制造集成电路装置1660。在一些实施例中，半导体晶圆1642由制造工具1652使用遮罩1645(或多个遮罩1645)来制造，以形成集成电路装置1660。半导体晶圆1642包含其上形成的硅基板或其他具有材料层的适合的基板。半导体晶圆1642进一步包含一或多个掺杂区、介电特征、多级互连等(在后续制造步骤中形成)。
有关集成电路制造系统(例如，图13的系统1600)及其相关联的集成电路制造流程的详细信息，请参见例如2016年2月9日授予的美国专利第9,256,709号、2015年10月1日发布的美国授权前公开第20150278429号、2014年2月6日发布的美国授权前公开第20140040838号、2007年8月21日授予的美国专利第7,260,442号，以上各者的全部内容以引用的方式倂入本揭示文件中。
在一些实施例中，集成电路包含：第一半导体单元区，其包含在基板中且在第一方向上延伸的第一主动区，第一主动区配置有第一掺杂类型；第二半导体单元区，其在第二方向上连接第一半导体单元区，并包含在基板中且在第一方向上延伸的第二以及第三主动区，第二主动区配置有不同于第一掺杂类型的第二掺杂类型，第三主动区配置有第一掺杂类型，且第二主动区在第一主动区与第三主动区之间；以及第三半导体单元区，其在第二方向上连接第二半导体单元区，且第三半导体单元区包含在基板中并在第一方向上延伸的第四主动区，第四主动区配置有第二掺杂类型，且第三主动区在第四主动区与第二主动区之间；且其中相对于第二方向：第二半导体单元区具有高度2H；而第一、第二以及第三半导体单元区共同具有高度3H。
在一些实施例中，集成电路包含：一或多个栅极结构，在主动区的相应者上方且在第二方向上延伸。在一些实施例中，一或多个栅极结构中的至少一者从第一半导体单元区延伸至第三半导体单元区。在一些实施例中，集成电路进一步包含第四半导体单元区，其在第二方向上连接第三半导体单元区，第四半导体单元区包含在基板中且在第一方向上延伸的第五及第六主动区，第五主动区配置有第二掺杂类型，第六主动区配置有第一掺杂类型，且第五主动区在第四主动区与第六主动区之间。在一些实施例中，集成电路进一步包含第四半导体单元区，其在第二方向上连接第一半导体单元区，第四半导体单元区包含在基板中且在第一方向上延伸的第五以及第六主动区，第六主动区配置有第一掺杂类型，第五主动区配置有第二掺杂类型，且第五主动区在第六主动区与第一主动区之间。在一些实施例中，第一半导体单元区至第三半导体单元区中的至少一者在第一方向上比第四半导体单元区短至少一节距。在一些实施例中，第一及第三半导体单元区中的各者具有高度0.5H。相对于第二方向，第四半导体单元区具有H的高度，第六主动区配置有第一掺杂类型，且第五主动区在第四主动区与第六主动区之间。在一些实施例中，相对于第二方向，第二主动区的高度约为第一以及第三主动区的两倍；且第一至第三主动区具有N-PPNN-P序列。在一些实施例中，相对于第二方向，第三主动区的高度约为第一以及第四主动区的两倍；且第一至第四半导体单元区具有P-NNPP-N序列。
在一些实施例中，集成电路包含：第一半导体单元区、第二半导体单元区以及第三半导体单元区。第一半导体单元区包含在基板中且在第一方向上延伸的第一主动区，第一主动区配置有第一掺杂类型。第二半导体单元区在第二方向上连接第一半导体单元区，并包含在基板中且在第一方向上延伸的第二以及第三主动区，第二主动区配置有不同于第一掺杂类型的第二掺杂类型，第三主动区配置有第一掺杂类型，且第二主动区在第一主动区与第三主动区之间。第三半导体单元区在第二方向上连接第二半导体单元区，且第三半导体单元区包含在基板中并在第一方向上延伸的第四主动区，第四主动区配置有第二掺杂类型，且第三主动区在第四主动区与第二主动区之间。相对于第二方向，第二半导体单元区具有高度2H，而第一、第二以及第三半导体单元区总共具有高度3H。
在一些实施例中，集成电路进一步包含一或多个栅极结构，栅极结构在第二方向上在第一半导体单元至第三半导体单元区上方延伸。在一些实施例中，一或多个栅极结构中的至少一者从第一半导体单元区延伸至第二半导体单元区。在一些实施例中，集成电路进一步包含第四半导体单元区，第四半导体单元区在第二方向上连接第一半导体单元区，第四半导体单元区包含在基板中且在第一方向上延伸的第一以及第二主动区，第一主动区配置有第二掺杂类型，第二主动区配置有第一掺杂类型，且第二主动区在第一主动区与第一半导体区的主动区之间。在一些实施例中，相对于第二方向，第三半导体单元区的第一以及第二主动区的高度约为第一以及第二半导体单元区的相对应的主动区的两倍，且第一至第二主动区具有N-PPNN-P序列。在一些实施例中，集成电路进一步包含第四半导体单元区，第四半导体单元区在第二方向上连接第二半导体单元区，第四半导体单元区包含在基板中且在第一方向上延伸的第一以及第二主动区，第一以及第二主动区相应地配置有第二以及第一掺杂类型，且第一主动区在第二主动区与第二半导体区的主动区之间。
在一些实施例中，一种集成电路的制造方法包含：形成包含在第一方向上延伸的第一、第二、第三以及第四主动区的主动区，形成主动区的步骤包含，相对于垂直于第一方向的第二方向，掺杂第一以及第三主动区，以使其具有N型导电性并最终具有一单位的高度，以及掺杂第二以及第四主动区，以使其具有P型导电性并最终具有三单位的高度；形成在第二方向上延伸且与第一、第二、第三以及第四主动区的相应部分重叠的栅极结构；相对于第二方向，移除覆盖于第一主动区与第二主动区之间的第一缝隙之上的栅极结构中的至少一者的一部分，并在至少一栅极结构中产生断裂，代表包含第一主动区的第一单元区与包含第二以及第三主动区的第二单元区之间的边界；以及，相对于第二方向，移除覆盖于第三主动区与第四主动区之间的第二缝隙之上的栅极结构中的至少一者的一部分，并在该栅极结构中的该至少一者中产生的断裂，代表第二单元区与包含第四主动区的第三单元区之间的边界。
在一些实施例中，相对于第二方向，第一、第二、第三以及第四主动区的形成导致如下序列：第一主动区、第二主动区、第三主动区、第四主动区，且此序列导致集成电路具有N-PPNN-P的掺杂堆叠架构。在一些实施例中，栅极结构代表一群组，且相对于栅极结构群组，并进一步相对于第一方向，该方法进一步包含：将第一连续多晶硅跨扩散层边界结构定位于栅极结构群组的第一侧，第一连续多晶硅跨扩散层边界结构在第二方向上延伸，且与第一、第二、第三以及第四主动区的相应部分重叠，使得第一连续多晶硅跨扩散层边界结构相对于第一方向，相应地代表了第一、第二以及第三单元区的边界；以及将第二连续多晶硅跨扩散层边界结构定位于栅极结构群组的第二侧，第二连续多晶硅跨扩散层边界结构在第二方向上延伸，且与第一、第二、第三以及第四主动区的相应部分重叠，使得第二连续多晶硅跨扩散层边界结构相对于第一方向，相应地代表了第一、第二以及第三单元区的边界。在一些实施例中，形成栅极结构包含，相对于第一方向，将栅极结构彼此间隔一节距的单位(节距单位)，其中节距单位取决于相应半导体制程技术节点的量测单位；形成第一连续多晶硅跨扩散层边界结构包含，相对于第一方向，将第一连续多晶硅跨扩散层边界结构与栅极结构中最近一者间隔开一节距单元；形成第二连续多晶硅跨扩散层边界结构包含，相对于第一方向，将第二连续多晶硅跨扩散层边界结构与栅极结构中最近一者间隔一节距单元；以及形成栅极结构进一步包含：对于集成电路为缓冲电路或与门的情况，设定形成的栅极结构的数目，使得相对于第一方向，第一、第二以及第三单元区中的各者的总节距为四节距单元；或对于集成电路为与-或-非(AOI)门的情况，设定形成的栅极结构的数目，使得相对于第一方向，第一、第二以及第三单元区中的各者的总节距为五节距单元；或对于集成电路为扫描D正反器(SDFF)的情况，设定形成的栅极结构的数目，使得相对于第一方向，第一、第二以及第三单元区中的各者的总节距为15节距单位。
熟悉此项技术者应了解，可易于使用本案作为设计或修改其他制程及结构的基础以便实施本文所介绍的实施例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本案的精神及范畴，并且可在不脱离本案的精神及范畴的情况下在本文中实施各种变化、取代及修改。

Claims (10)

1.一种集成电路，其特征在于，包含：
一第一半导体单元区，包含位于一基板中且沿着一第一方向延伸的一第一主动区，该第一主动区配置为一第一掺杂类型；
一第二半导体单元区，在一第二方向上连接该第一半导体单元区，且包含位于该基板中并沿着该第一方向延伸的第二主动区以及第三主动区，该第二主动区配置为不同于该第一掺杂类型的一第二掺杂类型，该第三主动区配置为该第一掺杂类型，且该第二主动区位于该第一主动区与该第三主动区之间；以及
一第三半导体单元区，在该第二方向上连接该第二半导体单元区，且包含位于该基板中并沿着该第一方向延伸的一第四主动区，该第四主动区配置为该第二掺杂类型，且该第三主动区位于该第四主动区与该第二主动区之间；
其中，相对于该第二方向：
该第二半导体单元区的高度为一单位高度的两倍；且
该第一半导体单元区、该第二半导体单元区以及该第三半导体单元区总共的高度为该单位高度的三倍。
2.如权利要求1所述的集成电路，其特征在于，进一步包含：
一或多个栅极结构，位于该些主动区中的相应者的上方，且沿着该第二方向延伸。
3.如权利要求1所述的集成电路，其特征在于，进一步包含：
一第四半导体单元区，在该第二方向上连接该第三半导体单元区，该第四半导体单元区包含位于该基板中且沿着该第一方向延伸的第五主动区以及第六主动区，该第五主动区配置为该第二掺杂类型，该第六主动区配置为该第一掺杂类型，且该第五主动区位于该第四主动区与该第六主动区之间。
4.如权利要求1所述的集成电路，其特征在于，进一步包含：
一第四半导体单元区，在该第二方向上连接该第一半导体单元区，该第四半导体单元区包含位于该基板中且沿着该第一方向延伸的第五主动区以及第六主动区，该第五主动区配置为该第一掺杂类型，该第六主动区配置为该第二掺杂类型，且该第五主动区位于该第六主动区与该第一主动区之间。
5.如权利要求1所述的集成电路，其特征在于，进一步包含：
一第四半导体单元区，在该第二方向上连接该第一半导体单元区或该第三半导体单元区，该第四半导体单元区包含位于该基板中且沿着该第一方向延伸的第五主动区以及第六主动区，该第五主动区以及该第六主动区分别配置为该第二掺杂类型以及该第一掺杂类型或分别配置为该第一掺杂类型以及该第二掺杂类型；以及
其中，相对于该第二方向，该第四半导体单元区的高度为该单位高度，该第六主动区配置为该第一掺杂类型，且该第五主动区位于该第四主动区与该第六主动区之间。
6.一种集成电路，其特征在于，包含：
一第一半导体单元区，包含位于一基板中且沿着一第一方向延伸的一主动区，该第一半导体单元区的该主动区配置为一第一掺杂类型；
在垂直于该第一方向的一第二方向上，该第一半导体单元区的高度为一单位高度的0.5倍；
一第二半导体单元区，包含位于该基板中且沿着该第一方向延伸的一主动区，该第二半导体单元区的该主动区配置为不同于该第一掺杂类型的一第二掺杂类型；
在该第二方向上，该第二半导体单元区的高度为该单位高度的0.5倍；以及
一第三半导体单元区，在该第二方向上连接该第一半导体单元区以及该第二半导体单元区，该第三半导体单元区包含位于该基板中且沿着该第一方向延伸的一第一主动区以及一第二主动区，该基板的该第一主动区以及该第二主动区分别配置为该第二掺杂类型以及该第一掺杂类型；
在该第二方向上，该第三半导体单元区的高度为该单位高度的两倍。
7.如权利要求6所述的集成电路，其特征在于，进一步包含：
一或多个栅极结构，在第二方向上沿着该第三半导体单元区在该第一半导体单元区上方延伸。
8.如权利要求6所述的集成电路，其特征在于，进一步包含：
一第四半导体单元区，在该第二方向上连接该第一半导体单元区，该第四半导体单元区包含位于该基板中且沿着该第一方向延伸的第一主动区以及第二主动区，该第四半导体单元区的该第一主动区配置为该第二掺杂类型，该第四半导体单元区的该第二主动区配置为该第一掺杂类型，且该第四半导体区的该第二主动区位于该第四半导体区的该第一主动区与该第一半导体区的该主动区之间。
9.如权利要求6所述的集成电路，其特征在于，进一步包含：
一第四半导体单元区，在该第二方向上连接该第二半导体单元区，该第四半导体单元区包含位于该基板中且沿着该第一方向延伸的该第一主动区以及该第二主动区，该第四半导体单元区的该第一主动区以及该第二主动区分别配置为该第二掺杂类型以及该第一掺杂类型，且该第四半导体区的该第一主动区位于该第四半导体区的该第二主动区与该第二半导体区的该主动区之间。
10.一种集成电路的制造方法，其特征在于，该制造方法包含以下步骤：
形成多个主动区，包含在一第一方向上延伸的一第一主动区、一第二主动区、一第三主动区以及一第四主动区，该形成主动区的步骤包含以下流程：
沿着垂直于该第一方向的一第二方向，掺杂该第一主动区以及该第三主动区，使其具有n型导电特性且最终具有一单位的一高度；以及
沿着垂直于该第一方向的该第二方向，掺杂该第二主动区以及该第四主动区，使其具有p型导电特性且最终具有三单元的一高度；
形成在该第二方向上延伸且重叠该第一主动区、该第二主动区、该第三主动区以及该第四主动区的多个相应部分的多个栅极结构；
沿着该第二方向移除覆盖于该第一主动区与该第二主动区之间的一第一缝隙之上的该些栅极结构中的至少一者的一部分，并在至少一栅极结构中产生一断裂，代表包含该第一主动区的一第一单元区与包含该第二以及该第三主动区的一第二单元区之间的一边界；以及
沿着该第二方向移除覆盖于该第三主动区与该第四主动区之间的一第二缝隙之上的该些栅极结构中的至少一者的一部分，并在至少一栅极结构中产生一断裂，代表包含该第二单元区与包含该第四主动区的一第三单元区之间的一边界。
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