TW201921640A - 半導體結構以及產生半導體元件的佈局圖的方法及系統 - Google Patents

半導體結構以及產生半導體元件的佈局圖的方法及系統

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Abstract

本發明實施例提供一種半導體結構，包括電網層及胞元的集合，電網層包括第一金屬化層。第一金屬化層包括：導電第一部分及導電第二部分，對應地提供電源供應電壓及參考電壓，且具有被定向為實質上平行於第一方向的對應長軸；以及導電第三部分及導電第四部分，對應地提供電源供應電壓及參考電壓，且具有被定向為實質上平行於第二方向的對應長軸，第二方向實質上垂直於第一方向。胞元集合位於電網層下方。每一胞元缺乏包含於第一金屬化層中的導電結構。胞元被佈置成與導電第一部分及導電第二部分中的至少一者交疊，並以相對於第一金屬化層的導電第一部分或導電第二部分中的至少一者的重複關係佈置。

Description

包括電網對準胞元的半導體元件及產生其佈局的方法
表示半導體元件的一種方式為使用稱為佈局圖的平面視圖。在佈局圖產生的放置階段期間，使用各種標準胞元配置庫中的標準功能胞元以填充佈局圖中的列。取決於設計、層的數目或類似者，就標準功能胞元而言，將其使用區域限制於例如約80%或更低，以便為訊號佈線留下空間。若由標準功能胞元利用的區域超過約80%，則佈線性（routability）顯著減弱，雜訊剖面（noise profile）顯著劣化，導致時序故障（timing failure）或類似者。
以下揭示內容提供用以實施所提供標的的不同特徵的許多不同實施例或實例。下文描述組件、材料、值、步驟、操作、材料、佈置或類似者的特定實例以簡化本揭露內容。當然，這些僅為實例且並不意欲為限制性的。預期存在其他組件、值、操作、材料、佈置或類似者。舉例而言，在以下描述中，第一特徵形成於第二特徵之上或第二特徵上可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括在第一特徵與第二特徵之間可形成額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複參考標號及/或字母。此重複是出於簡化及清楚之目的，且本身並不表示所論述的各種實施例及/或配置之間的關係。
此外，為易於描述，本文中可使用諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者的空間相對用語來描述附圖中所示出的一個構件或特徵與另一構件或特徵的關係。除附圖中所描繪的定向之外，空間相對用語意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向（旋轉90度或處於其他定向）且本文中所使用的空間相對描述詞可同樣相應地進行解譯。短語「實質上矩形」、「實質上平行」、「實質上垂直」以及「實質上對準」及類似短語應在由製造製程容差（process-tolerance）所引起的變化的背景下進行理解。
根據另一方法，在佈局圖產生的放置階段期間及在放置功能胞元之後，使用填充劑胞元（filler cell）以填充未被功能胞元佔據的區域，以便保持胞元跨距電源軌（cell-spanning power rail）及/或接地軌（ground rail）的電連續性（electrical continuity）、促成更均勻的平坦度、確保符合設計規則所需的最小導體密度、保持摻雜阱的連續性、保持摻雜層的連續性或類似者。若在放置階段之後及因偶然，電網（power grid；PG）中的一或多個金屬化區段下方的區域未被功能胞元佔據，則使用填充劑胞元填充此類區域。電網中的金屬化區段下方的區域與填充此類區域的填充劑胞元之間無重複關係。
根據一些實施例，在佈局圖中，胞元集合放置於電網層下方。每一胞元缺乏包含於第一金屬化層中的導電結構。胞元被佈置成與第一部分及第二部分中的至少一者交疊。此外，胞元相對於電網的第一部分或第二部分中的至少一者以重複關係佈置。電網層包括第一金屬化層及第二金屬化層。第一金屬化層包括導電第一部分及導電第二部分，導電第一部分及導電第二部分被配置成對應地提供電源供應電壓及參考電壓，且具有被定向為實質上平行於第一方向的對應長軸。第二金屬化層包括導電第三部分及導電第四部分，導電第三部分及導電第四部分被配置成對應地提供電源供應電壓及參考電壓，且具有被定向為實質上平行於第二方向的對應長軸，第二方向實質上垂直於第一方向。
圖1為根據本揭露至少一個實施例的半導體元件100的方塊圖。
在圖1中，除其他之外，半導體元件100包括巨集（macro）102。在一些實施例中，電路巨集102為（除其他之外）包括半導體結構（下文中的電網部分）104的靜態隨機存取記憶體（Static Random Access Memory; SRAM）記憶體系統（參見下文所述的圖2的項目（item）200、圖3的項目300或類似者）。在一些實施例中，電路巨集/模組102是在與模組程式設計的架構階層（architectural hierarchy）類似的背景中來理解，在所述模組程式設計中，子常式（subroutine）/程式由主程式（或由其他子常式）調用以執行給定計算函數。在此背景中，半導體元件100使用電路巨集/模組102以執行一或多個給定函數。因此，在此背景中且就架構階層而言，半導體元件100類似於主程式，且電路巨集/模組（下文中稱為巨集）102類似於子常式/程式。在一些實施例中，巨集102為軟巨集。在一些實施例中，巨集102為硬巨集。在一些實施例中，巨集102為以暫存器傳輸級（register-transfer level；RTL）碼描述或表達（couched）的軟巨集。在一些實施例中，未對巨集102執行合成、放置以及佈線，以使得可針對各種製程節點對軟巨集進行合成、放置以及佈線。在一些實施例中，巨集102為以二進制檔案格式（例如，圖形資料庫系統II（Graphic Database System II；GDSII）串流格式）描述或表達的硬巨集，其中二進制檔案格式以階層形式表示巨集102的一或多個佈局圖的平面幾何形狀、文字標籤、其他資訊及類似者。在一些實施例中，已對巨集102執行合成、放置以及佈線，以使得硬巨集是特定製程節點所特有的。
圖2為根據本揭露至少一個實施例的電路巨集的電網部分的佈局圖200。在一些實施例中，由佈局圖200產生的電網部分為圖1的巨集102的電網部分104。在一些實施例中，由佈局圖200產生的電網部分為圖3的電網部分300（下文論述）。
在圖2中，佈局圖200包括表示電網層（下文所論述的圖3的電網層330）的電網（PG）圖案集合（set）。電網圖案集合包括第一圖案子集（subset）、表示通孔層（下文所論述的圖3的通孔層334）的通孔圖案204以及第二圖案子集。
第一圖案子集包括：第一導體圖案202A、第一導體圖案202B、第一導體圖案202E、第一導體圖案202F、第一導體圖案202I以及第一導體圖案202J，這些第一導體圖案表示第一金屬化層（例如，圖3的第一金屬化層332）的對應導電第一部分，其提供電源供應電壓（power-supply voltage）；以及第二導體圖案202C、第二導體圖案202D、第二導體圖案202G、第二導體圖案202H、第二導體圖案202K以及第二導體圖案202L，這些第二導體圖案表示第一金屬化層的對應導電第二部分，其提供參考電壓。第一導體圖案202A、202B、202E、202F、202I及202J的長軸及第二導體圖案202C、202D、202G、202H、202K及202L的長軸被定向為平行於第一方向。
第二圖案子集包括：第三導體圖案208A、第三導體圖案208C、第三導體圖案208E、第三導體圖案208G以及第三導體圖案208I，這些第三導體圖案表示第二金屬化層（例如，圖3的第二金屬化層336）的導電第三部分，其提供電源供應電壓；以及第四導體圖案208B、第四導體圖案208D、第四導體圖案208F以及第四導體圖案208H，這些第四導體圖案表示第二金屬化層的導電第四部分，其提供參考電壓。第三導體圖案208A、208C、208E、208G及208I的長軸以及第四導體圖案208B、208D、208F及208H的長軸被定向為平行於第二方向。第二方向實質上垂直於第一方向。
在圖2中，第一方向為豎直方向且第二方向為水平方向。在一些實施例中，第一方向及第二方向為除了對應豎直方向及對應水平方向以外的方向。
在圖2中，電源供應電壓為VDD。在一些實施例中，電源供應電壓為除VDD以外的電壓。在一些實施例中，參考電壓為VSS。在一些實施例中，參考電壓為除VSS以外的電壓。在一些實施例中，參考電壓接地。在一些實施例中，參考電壓為除接地電壓以外的電壓。
在圖2中，第一金屬化層為M1且第二金屬化層為M2。在一些實施例中，第一金屬化層為M0且第二金屬化層為M1。在一些實施例中，第一金屬化層為M(i)且第二金屬化層為M(i+1)，其中i為整數且i＞1。
通孔圖案204表示通常稱為通孔的導電內連線結構。通孔圖案204插置於第一導體圖案202A、202B、202E、202F、202I及202J與對應的第三導體圖案208A、208C、208E、208G及208I之間。通孔圖案204亦插置於第二導體圖案202C、202D、202G、202H、202K及202L與對應的第四導體圖案208B、208D、208F以及208H之間。
在圖2中，電網交叉點（intersection）210AA至電網交叉點210AZ以及電網交叉點210BA至電網交叉點210BD（下文中的電網交叉點210AA至電網交叉點210BD）繪示於佈局圖200。在圖2中，交叉點210AY至交叉點210AZ以及交叉點210BA至交叉點210BD被截頂（truncated），如由省略號所示。交叉點210AA、交叉點210AB、交叉點210AG以及交叉點210AH作為實例以更詳細地論述。交叉點210AA實質上居中於第一導體圖案202A與第一導體圖案202B的對應區段之間，且實質上居中於第三導體圖案208A與第四導體圖案208B的對應區段之間。交叉點210AB實質上居中於第二導體圖案202C與第二導體圖案202D的對應區段之間，且實質上居中於第三導體圖案208A與第四導體圖案208B的對應區段之間。交叉點210AG實質上居中於第一導體圖案202A與第一導體圖案202B的對應區段之間，且實質上居中於第三導體圖案208C與第四導體圖案208D的對應區段之間。交叉點210AB實質上居中於第二導體圖案202C與第二導體圖案202D的對應區段之間，且實質上居中於第三導體圖案208C與第四導體圖案208D的對應區段之間。
佈局圖200更包括表示標準胞元（standard cell）的胞元圖案212AA至胞元圖案212AZ以及胞元圖案212BA至胞元圖案212BD（下文中稱為胞元圖案212AA至胞元圖案212BD）。在圖2中，胞元圖案212AY至胞元圖案212AZ以及胞元圖案212BA至胞元圖案212BD被截頂，如由省略號所表示。胞元圖案212AA至胞元圖案212BD中的每一者表示排除M1導體圖案的標準胞元，M1導體圖案表示包含於第一金屬化層（在圖2中同樣為第一金屬化層M1）中的導電結構。此類標準胞元被描述為非M1衝擊（non-M1-impinging）標準胞元。因此，胞元圖案212AA至胞元圖案212BD被描述為非M1衝擊胞元圖案。
在圖2中，胞元圖案212AA至胞元圖案212BD位於M1層下方。
在圖2中，胞元圖案212AA至胞元圖案212BD中的每一者實質上居中於對應的交叉點210AA至交叉點210BD上。在一些實施例中，胞元圖案212AA至胞元圖案212BD中的每一者實質上不居中於對應的交叉點210AA至交叉點210BD上。
在圖2中，胞元圖案212AA至胞元圖案212BD中的每一者與對應的交叉點210AA至交叉點210BD相對於第一方向對稱地交疊。在一些實施例中，胞元圖案212AA至胞元圖案212BD中的每一者與對應的交叉點210AA至交叉點210BD相對於第一方向不對稱地交疊。
在圖2中，胞元圖案212AA至胞元圖案212BD中的每一者與對應的交叉點210AA至交叉點210BD相對於第二方向對稱地交疊。在一些實施例中，胞元圖案212AA至胞元圖案212BD中的每一者與對應的交叉點210AA至交叉點210BD相對於第二方向不對稱地交疊。
胞元圖案212AA至胞元圖案212BD在對應的交叉點210AA至交叉點210BD上的實質居中為：胞元圖案212AA至胞元圖案212BD相對於對應的交叉點210AA至交叉點210BD以重複關係佈置的實例；因此為胞元圖案212AA至胞元圖案212BD相對於第一導體圖案202A、202B、202E、202F、202I及202J的對應區段以及第二導體圖案202C、202D、202G、202H、202K及202L的對應區段以重複關係佈置的實例；且因此亦為胞元圖案212AA至胞元圖案212BD相對於第三導體圖案208A、208C、208E、208G及208I的對應區段以及第四導體圖案208B、208D、208F及208H的對應區段以重複關係佈置的實例。
在一些實施例中，儘管維持非M1衝擊胞元圖案的較少實例相對於少於全部的交叉點210AA至交叉點210BD的重複關係，少於全部的交叉點210AA至交叉點210BD具有非M1衝擊胞元圖案的對應較少實例。在一些實施例中，交叉點210AC、交叉點210AI、交叉點210AO、交叉點210AU以及交叉點210BA具有對應的胞元圖案212AC、胞元圖案212AI、胞元圖案212AO、胞元圖案212AU以及胞元圖案212BA，而交叉點210AA至交叉點210BD中的其他交叉點不具有非M1衝擊胞元圖案的對應實例。
回顧交叉點210AB、210AD、210AF、210AH、210AJ、210AL、210AN、210AP、210AR、210AT、210AV、210AX、210AZ、210BB及210BD對應於表示具有參考電壓VSS的導體區段的第二導體圖案202C、202D、202G、202H、202K及202L的區段，在一些實施例中，交叉點210AB、210AD、210AF、210AH、210AJ、210AL、210AN、210AP、210AR、210AT、210AV、210AX、210AZ、210BB以及210BD具有對應的胞元圖案212AB、212AD、212AF、212AH、212AJ、212AL、212AN、212AP、212AR、212AT、212AV、212AX、212AZ、212BB及212BD，而交叉點210AA至交叉點210BD中的其他交叉點不具有非M1衝擊胞元圖案的對應實例。
回顧交叉點210AA、210AC、210AE、210AG、210AI、210AK、210AM、210AO、210AQ、210AS、210AU、210AW、210AY、210BA及210BC對應於表示具有參考電壓VDD的導體區段的第一導體圖案202A、202B、202E、202F、202I及202J的區段。在一些實施例中，交叉點212AA、212AC、212AE、212AG、212AI、212AK、212AM、212AO、212AQ、212AS、212AU、212AW、212AY、212BA及212BC具有對應的胞元圖案212AB、212AD、212AF、212AH、212AJ、212AL、212AN、212AP、212AR、212AT、212AV、212AX、212AZ、212BB及212BD，而交叉點210AA至交叉點210BD中的其他交叉點不具有非M1衝擊胞元圖案的對應實例。
在一些實施例中，第一導體圖案202A、202B、202E、202F、202I及202J以及第二導體圖案202C、202D、202G、202H、202K及202L在第一方向上延伸超出圖2中所繪示，且提供第三導體圖案、第四導體圖案以及通孔圖案204的額外對應實例，結果產生電網交叉點的額外對應第一實例。在此類實施例中，在電網交叉點的額外第一實例中的一或多者處對應地提供非M1衝擊胞元圖案的一或多個額外實例。
在一些實施例中，第三導體圖案208A、208C、208E、208G及208I以及第四導體圖案208B、208D、208F及208H在第二方向上延伸超出圖2中所繪示，且提供第一導體圖案、第二導體圖案以及通孔圖案204的額外對應實例，結果產生電網交叉點的額外對應實例。在此類實施例中，在電網交叉點的額外第二實例中的一或多者處對應地提供非M1衝擊胞元圖案的一或多個額外第二實例。
在一些實施例中，交叉點210AA至交叉點210AZ以及胞元圖案212A中的每一者並不實質上居中於第一導體圖案202A、202B、202E、202F、202I及202J的對應區段與第二導體圖案202C、202D、202G、202H、202K及202L的對應區段之間；及/或並不實質上居中於第三導體圖案208A、208C、208E、208G及208I的對應區段與第四導體圖案208B、208D、208F及208H的對應區段之間。
在一些實施例中，胞元圖案212AA至胞元圖案212BD中的一或多者表示對應的標準分接頭胞元（tap cell）。在一些實施例中，胞元圖案212AA至胞元圖案212BD中的每一者表示標準分接頭胞元。在一些實施例中，其中（A）交叉點子集（表示少於所有的交叉點210AA至交叉點210BD）具有非M1衝擊胞元圖案的對應實例且（B）非M1衝擊胞元圖案的對應實例中的每一者為標準胞元，標準胞元的對應實例不一定相對於交叉點子集以重複關係而提供。
在一些實施例中，標準分接頭胞元為一或多個電晶體提供電晶體主體偏壓（body bias）。在一些實施例中，標準分接頭胞元藉由向阱供應電源而供應主體偏壓，其中在所述阱上形成有CMOS元件。在一些實施例中，標準分接頭胞元向對應的N型阱提供偏壓電壓及/或向對應的P型阱提供偏壓電壓。在一些實施例中，標準分接頭胞元將N型阱耦接至第一電源軌（power rail）（例如，VDD軌）及/或將P型阱耦接至第二電源軌（例如，VSS軌）。在一些實施例中，標準分接頭胞元的益處包括減小對電路閂鎖（latch-up）的易感性（susceptibility）、減小場效應（FET）電晶體漏電流、調節場效應電晶體閥值電壓或類似益處中的一或多者。在一些在給定區域標準分接頭胞元與標準胞元（後者不為標準分接頭胞元）穿插設置的實施例中，若標準分接頭胞元的數目滿足閥值密度，則其他標準胞元中無需包括主體偏壓特徵，其中標準分接頭胞元的閥值密度是基於對應的半導體製程/技術節點，例如藉由所述半導體製程/技術節點將製造對應於半導體元件佈局圖的半導體元件，所述佈局圖包括佈局圖200或類似佈局圖。在一些實施例中，標準分接頭胞元不包括輸入/輸出引腳或/輸入/輸出端子，例如第一金屬化層M1中的對應區段。在一些實施例中，標準胞元（例如緩衝器胞元、NAND胞元、AND胞元、NOR胞元、OR胞元或類似胞元）包括第一金屬化層M1中對應的一或多個引腳/端子且被認為是功能胞元，而標準分接頭胞元被視為非功能胞元。標準分接頭胞元的細節揭露於例如以下各者中：2006年10月3日獲得授權的美國專利第7,115,460號、2015年7月14日獲得授權的美國專利第9,082,886號以及2017年7月6日公開的美國預先授權公開案第20170194319號，其中每一者的全部內容以引用的方式併入本文中。
在一些實施例中，胞元圖案212AA至胞元圖案212BD中的一或多者表示對應的標準解耦電容器（decoupling-capacitor；DCAP）胞元。在一些實施例中，胞元圖案212AA至胞元圖案212BD中的一或多者表示對應的標準填充劑胞元。
圖3為根據本揭露至少一個實施例的半導體元件的電網部分300的剖面圖。在一些實施例中，電網部分300由佈局圖200產生，以使得圖3對應於圖2中的線III-III'。相應的，相對於圖2，圖3中對應的物體的編號增加100。在一些實施例中，電網部分300對應於圖1的電網部分104。
由於電網部分300由佈局圖200產生，為簡要起見，將不論述佈局圖200與電網部分300之間的相似處。相反，論述將集中於電網部分300與佈局圖200之間的差異。
在圖3中，電網部分300包括第一金屬化層332、通孔層334、第二金屬化層336、通孔層342以及第三金屬化層348。通孔層334形成於第一金屬化層332上。第二金屬化層336形成於通孔層334上。第一金屬化層332包括與層間介電質（interlayer-dielectric；ILD）338穿插設置的導電第一部分302I及導電第一部分302J以及導電第二部分302G及導電第二部分302H。導電第一部分302I及導電第一部分302J提供電源供應電壓。導電第二部分302G及導電第二部分302H提供參考電壓。第二金屬化層336包括導電第三部分308A。通孔層334包括與通孔304的實例穿插設置的ILD 329。通孔304的實例將對應的導電第一部分302I及302J連接至導電第三部分308A。
電網部分300具有包括基底層340的額外可選層。基底層340包括一或多個標準胞元341，其中標準胞元341不同於非M1衝擊胞元（對應於例如胞元圖案212AA至212BD）。在剖面圖300中，非M1衝擊胞元312AD形成於第一金屬化層332下方。
通孔層342包括與ILD 346穿插設置的通孔344的實例。第三金屬化層（M3）348包括導電第五部分356A及導電第五部分356B。通孔344的實例將導電第三部分308A與第三金屬化層（M3）348的對應的導電第五部分356A及導電第五部分356B連接。
圖4A為根據本揭露至少一個實施例的形成半導體元件的佈局圖的方法400A的流程圖。佈局圖的實例包括佈局圖200（圖2）或類似佈局圖中的一或多者。
在圖4A中，流程圖包括區塊402至區塊404。在區塊402處，放置/佈置表示電網層的第一金屬化層的對應導電第一部分及對應導電第二部分的第一導體圖案及第二導體圖案。第一導體圖案及第二導體圖案的實例為圖2的對應第一導體圖案202A、202B、202E、202F、202I及202J以及對應第二導體圖案202C、202D、202G、202H、202K及202L。流程自區塊402進行至區塊404。在區塊404處，將非M1衝擊胞元圖案放置於第一導體圖案及第二導體圖案下方，所述第一導體圖案及第二導體圖案表示第一金屬化層的對應的導電第一部分及導電第二部分。非M1衝擊胞元圖案的實例包括圖2A的胞元圖案212AY至212AZ及胞元圖案212BA至212BD。
圖4B為根據本揭露至少一個實施例的形成半導體元件的佈局圖的方法400B的流程圖。佈局圖的實例包括佈局圖200（圖2）或類似佈局圖中的一或多者。
在圖4B中，流程圖包括區塊420至區塊422。在區塊420處，非M1衝擊胞元圖案以一佈置放置。非M1衝擊胞元圖案的實例包括圖2的胞元圖案212AY至212AZ及胞元圖案212BA至212BD。流程自區塊420進行至區塊422。在區塊422處，將第一導體圖案及第二導體圖案放置/佈置於非M1衝擊胞元圖案的佈置的下方，其中所述第一導體圖案及第二導體圖案表示電網層的第一金屬化層的對應的導電第一部分及導電第二部分。第一導體圖案及第二導體圖案的實例為圖2的對應第一導體圖案202A、202B、202E、202F、202I及202J以及對應第二導體圖案202C、202D、202G、202H、202K及202L。
圖5A為根據本揭露至少一個實施例的形成半導體元件的佈局圖的方法500的流程圖。佈局圖的實例包括佈局圖200（圖2）或類似佈局圖中的一或多者。
在圖5A中，流程圖包括區塊502至區塊506。在區塊502處，產生表示電網層的電網（PG）圖案集合（set of patterns）。電網圖案集合的實例為圖2的電網圖案集合，其包括：第一導體圖案202A、202B、202E、202F、202I及202J、通孔圖案204以及第二導體圖案202C、202D、202G、202H、202K及202L。流程自區塊502進行至區塊504。在區塊504處，根據電網圖案集合產生非M1衝擊胞元圖案，從而產生佈局圖。非M1衝擊胞元圖案的實例包括圖2的胞元圖案212AY至212AZ及胞元圖案212BA至212BD。流程自區塊504進行至區塊506。在區塊506處，基於佈局，發生以下中的至少一者：（A）製造一或多個半導體罩幕（參見圖8，下文論述）或（B）製造未完成的（inchoate）半導體積體電路的層中的至少一個組件（同樣參見圖8，下文論述）。
圖5B為根據本揭露至少一個實施例的更詳細繪示圖5A的流程圖的區塊502的流程圖。
在圖5B中，區塊502（同樣，產生電網圖案集合）包括區塊520至區塊526。在區塊520處，產生包括第一導體圖案及第二導體圖案的第一圖案子集，所述第一導體圖案及第二導體圖案表示對應的第一金屬化層的導電第一部分及導電第二部分，所述導電第一部分及導電第二部分對應地提供電源供應電壓及參考電壓。第一導體圖案及第二導體圖案的實例包括第一導體圖案202A、202B、202E、202F、202I及202J以及第二導體圖案202C、202D、202G、202H、202K及202L。流程自區塊520進行至區塊522。在區塊522處，第一導體圖案及第二導體圖案的長軸被定向為實質上平行於第一方向。流程自區塊522進行至區塊524。在區塊524處，產生包括第三導體圖案及第四導體圖案的第二圖案子集，所述第三導體圖案及第四導體圖案表示對應的第二金屬化層的導電第三部分及導電第四部分，所述導電第三部分及導電第四部分對應地提供電源供應電壓及參考電壓。第三導體圖案及第四導體圖案的實例包括圖2的第三導體圖案208A、208C、208E、208G及208I以及第四導體圖案208B、208D、208F及208H。流程自區塊524進行至區塊526。在區塊526處，第三導體圖案及第四導體圖案的長軸被定向為實質上平行於第二方向。
圖5C為根據本揭露至少一個實施例的更詳細繪示圖5A的流程圖的區塊504的流程圖。
在圖5C中，區塊504（同樣，根據電網圖案集合產生非M1衝擊胞元圖案）包括區塊530至區塊536。在區塊530處，將非M1衝擊胞元圖案設置於電網圖案集合下方。將非M1衝擊胞元圖案設置於電網圖案集合下方的實例為圖2的佈局圖200。流程自區塊530進行至區塊532。在區塊532處，從每個胞元圖案中排除第五導體圖案。第五導體圖案表示包含於第一金屬化層中的導電結構。從胞元圖案排除第五導體圖案的實例反映在圖2的胞元圖案212AY至胞元圖案212AZ中，所述胞元圖案212AY至胞元圖案212AZ位於第一金屬化層332下方但未延伸至第一金屬化層332中。流程自區塊532進行至區塊534。
在區塊534處，胞元圖案被佈置成與第一導體圖案或第二導體圖案中的至少一者交疊。在圖2的背景下的交疊的實例為胞元圖案212AY至212AZ與第一導體圖案202A、202B、202E、202F、202I及202J的對應區段以及第二導體圖案202C、202D、202G、202H、202K及202L的對應區段交疊。流程自區塊534進行至區塊536。
在區塊536處，胞元圖案以相對於第一金屬化層的第一導體圖案或第二導體圖案中的至少一者的重複關係佈置。上文已在圖2的背景中論述重複關係的實例。
圖6A為根據本揭露至少一個實施例的形成半導體元件的佈局圖的方法600的流程圖。佈局圖的實例包括佈局圖200（圖2）或類似佈局圖中的一或多者。
在圖6A中，流程圖包括區塊602至區塊606。在區塊602處，產生胞元圖案，從每個胞元圖案中排除表示包含於第一金屬化層中的導電結構的第一導體圖案，從而產生非M1衝擊胞元圖案。從胞元圖案排除第一導體圖案的實例反映於圖2的胞元圖案212AY至胞元圖案212AZ中，胞元圖案212AY至胞元圖案212AZ位於第一金屬化層332下方但未延伸至第一金屬化層332中。流程自區塊602進行至區塊604。
在區塊604處，產生表示電網層的電網圖案集合。產生電網圖案集合包括產生包括第二導體圖案及第三導體圖案的第一圖案子集，從而產生佈局圖。第二導體圖案及第三導體圖案表示對應的第一金屬化層的導電第二部分及導電第三部分，導電第二部分及導電第三部分對應地提供電源供應電壓及參考電壓。第二導體圖案及第三導體圖案的實例包括第一導體圖案202A、202B、202E、202F、202I及202J以及第二導體圖案202C、202D、202G、202H、202K及202L。流程自區塊604進行至區塊606。在區塊606處，基於佈局，發生以下中的至少一者：（A）製造一或多個半導體罩幕（參見圖8，下文論述）或（B）製造未完成的半導體積體電路的層中的至少一個組件（同樣參見圖8，下文論述）。
圖6B為根據本揭露的至少一個實施例的更詳細繪示圖6A的流程圖的區塊602的流程圖。
在圖6B中，區塊602（同樣，產生胞元圖案）包括區塊620。在區塊620處，胞元圖案被設置於非金屬化層中。
將非M1衝擊胞元圖案設置於非金屬化層中的實例為將非M1衝擊胞元圖案設置於表示第一金屬化層332的導電第一部分及導電第二部分的第一導體圖案202A、202B、202E、202F、202I及202J以及第二導體圖案202C、202D、202G、202H、202K及202L下方（如圖2所示）。
圖6C為根據本揭露至少一個實施例的更詳細繪示圖6A的流程圖的區塊604的流程圖。
在圖6C中，區塊604（同樣，產生電網圖案集合）包括區塊632至區塊638。在區塊632處，將第二導體圖案的長軸及第三導體圖案的長軸定向為實質上平行於第一方向。流程自區塊632進行至區塊634。在區塊634處，產生包括第四導體圖案及第五導體圖案的第二圖案子集，第四導體圖案及第五導體圖案表示對應的第二金屬化層的導電第四部分及導電第五部分，導電第四部分及導電第五部分對應地提供電源供應電壓及參考電壓。第四導體圖案及第五導體圖案的實例包括圖2的第三導體圖案208A、208C、208E、208G及208I以及第四導體圖案208B、208D、208F及208H。流程自區塊634進行至區塊636。在區塊636處，將第四導體圖案的長軸及第五導體圖案的長軸定向為實質上平行於第二方向。流程自區塊636進行至區塊638。
在區塊638處，將第二導體圖案或第三導體圖案中的至少一者佈置成與非M1衝擊胞元圖案交疊。在圖2的背景下交疊的實例為胞元圖案212AY至212AZ與第一導體圖案202A、202B、202E、202F、202I及202J的對應區段以及第二導體圖案202C、202D、202G、202H、202K及202L的對應區段交疊。流程自區塊634進行至區塊636。
圖7為根據本揭露至少一個實施例的電子設計自動化（electronic design automation；EDA）系統700的方塊圖。
在一些實施例中，電子設計自動化系統700包括自動放置及佈線（automatic placement and routing，APR）系統。根據一些實施例，例如使用電子設計自動化系統700來實施圖5A至圖5C及/或圖6A至圖6C所示流程圖的方法（下文中所述的製程及/或方法）。
在一些實施例中，電子設計自動化系統700為包括硬體處理器702及非暫時性電腦可讀取儲存媒體704的通用計算裝置。除其他形式之外，儲存媒體704編碼有（亦即，儲存）電腦程式碼706（亦即，可執行指令集）。硬體處理器702對指令706的執行（至少部分地）表示電子設計自動化工具，所述電子設計自動化工具實施例如所述製程及/或方法中的一部分或全部。
處理器702經由匯流排（bus）708電耦接至電腦可讀取儲存媒體704。處理器702亦藉由匯流排708電耦接至輸入/輸出（I/O）介面710。網路介面712亦經由匯流排708電連接至處理器702。網路介面712連接至網路714，以使處理器702及電腦可讀取儲存媒體704能夠經由網路714連接至外部元件。處理器702被配置成執行編碼於電腦可讀取儲存媒體704中的電腦程式碼706，以使系統700能夠用於執於所述製程及/或方法中的一部分或全部。電腦可讀取儲存媒體704亦包括根據所述製程及/或方法中的一部分或全部而產生的一或多個佈局707。在一或多個實施例中，處理器702為中央處理單元（central processing unit；CPU）、多處理器（multi-processor）、分佈式處理系統、特定應用積體電路（application specific integrated circuit；ASIC）及/或合適的處理單元。
在一或多個實施例中，電腦可讀取儲存媒體704為電子系統、磁性系統、光學系統、電磁系統、紅外系統及/或半導體系統（或設備或裝置）。舉例而言，電腦可讀取儲存媒體704包括半導體或固態記憶體、磁帶、可移式電腦磁片（removable computer diskette）、隨機存取記憶體（random access memory；RAM）、唯讀記憶體（read-only memory；ROM）、硬式磁碟（rigid magnetic disk）及/或光碟（optical disk）。在使用光碟的一或多個實施例中，電腦可讀取儲存媒體704包括光碟唯讀記憶體（compact disk-read only memory；CD-ROM）、可讀/寫光碟（compact disk-read/write；CD-R/W）及/或數位視訊光碟（digital video disc；DVD）。
在一或多個實施例中，儲存媒體704儲存電腦程式碼706，所述電腦程式碼706經配置以使得系統700可用於執行所述製程及/或方法中的一部分或全部（其中此類執行（至少部分地）表示電子設計自動化工具）。在一或多個實施例中，儲存媒體704亦儲存有助於執行所述製程及/或方法的一部分或全部的資訊。在一或多個實施例中，儲存媒體704儲存標準胞元庫（未繪示）。
電子設計自動化系統700包括輸入/輸出介面710。輸入/輸出介面710耦接至外部電路系統。在一或多個實施例中，輸入/輸出介面710包括用於將資訊及命令傳達至處理器702的鍵盤、小鍵盤（keypad）、滑鼠、軌跡球（trackball）、軌跡墊（trackpad）、觸控式螢幕及/或遊標方向按鍵（cursor direction key）。
同樣，電子設計自動化系統700包括網路介面712。網路介面712包括無線網路介面，例如藍芽、無線保真（WIFI）、全球互通微波存取（WIMAX）、通用封包無線電服務（GPRS）、寬頻分碼多工存取（WCDMA）或其類似物；或有線網路介面，諸如乙太網路（ETHERNET）、通用串列匯流排（USB）或其類似物。在一或多個實施例中，在兩個或更多個系統700中實施所述製程及/或方法的一部分或全部。
系統700被配置成經由輸入/輸出介面710接收資訊。經由輸入/輸出介面710所接收的資訊包括供由處理器702處理的指令、資料、設計規則、標準胞元庫及/或其他參數中的一或多者。所述資訊經由匯流排708被傳送至處理器702。電子設計自動化系統700被配置成經由輸入/輸出介面710接收與使用者介面（user interface；UI）相關的資訊。所述資訊作為使用者介面（UI）742儲存於電腦可讀取儲存媒體704中。
在一些實施例中，所述製程及/或方法的一部分或全部被實施為用於由處理器執行的獨立軟體應用程式。在一些實施例中，所述製程及/或方法的一部分或全部被實施為軟體應用程式，所述軟體應用程式為額外軟體應用程式的一部分。在一些實施例中，所述製程及/或方法的一部分或全部被實施為軟體應用程式的插件（plug-in）。在一些實施例中，所述製程及/或方法中的至少一者被實施為軟體應用程式，所述軟體應用程式為電子設計自動化工具的一部分。在一些實施例中，所述製程及/或方法的一部分或全部被實施為軟體應用程式，所述軟體應用程式由電子設計自動化系統700使用。在一些實施例中，使用例如可購自凱登斯設計系統公司（CADENCE DESIGN SYSTEMS, Inc.）的VIRTUOSO® 等工具或另一合適的佈局產生工具來產生佈局。
在一些實施例中，所述製程被實現為儲存於非暫時性電腦可讀取記錄媒體中的程式的功能。非暫時性電腦可讀取記錄媒體的實例包括（但不限於）外部/可移除及/或內部/內建式儲存器或記憶體單元（memory unit），例如，光碟（例如DVD）、磁碟（例如硬碟）、半導體記憶體（諸如ROM、RAM、記憶卡）及其類似物中的一或多者。
圖8為根據本揭露至少一個實施例的積體電路（IC）製造系統800及與其相關聯的IC製造流程的方塊圖。
在圖8中，積體電路製造系統800包括實體，例如設計機構820、罩幕機構830以及積體電路製造商/積體電路製造者（fabricator）（「工廠（fab）」）840，所述實體在與製造積體電路元件860相關的設計、開發以及製造循環及/或服務中彼此相互作用。系統800中的各實體藉由通訊網路連接。在一些實施例中，通訊網路為單個網路。在一些實施例中，通訊網路為各種不同網路，例如內部網路（intranet）及網際網路（Internet）。通訊網路包括有線通訊通道及/或無線通訊通道。每一實體與其他實體中的一或多者相互作用，並向其他實體中的一或多者提供服務及/或自其他實體中的一或多者接收服務。在一些實施例中，單個較大公司擁有設計機構820、罩幕機構830以及積體電路工廠840中的兩個或更多個。在一些實施例中，設計機構820、罩幕機構830以及積體電路工廠840中的兩個或更多個共存於公共設施中且使用公共資源。
設計機構（或設計團隊）820產生積體電路設計佈局822。積體電路設計佈局822包括為積體電路元件860設計的各種幾何圖案。所述幾何圖案對應於構成待製造的積體電路元件860的各種組件的金屬層、氧化物層或半導體層的圖案。各種層組合以形成各種積體電路特徵。舉例而言，積體電路設計佈局822的一部分包括待形成於半導體基底（例如矽晶圓）中的例如主動區域、閘極電極、源極電極以及汲極電極、層間內連線的金屬線或通孔以及接合墊的開口等各種積體電路特徵以及設置於半導體基底上的各種材料層。設計機構820實施恰當設計程式以形成積體電路設計佈局822。設計程式包括邏輯設計、實體設計（physical design）或放置與佈線中的一或多者。積體電路設計佈局822呈現於具有幾何圖案的資訊的一或多個資料檔案中。舉例而言，IC設計佈局822可以GDSII檔案格式或DFII檔案格式表達。
罩幕機構830包括資料準備852及罩幕製造844。罩幕機構830使用積體電路設計佈局822來製造一或多個罩幕，所述一或多個罩幕待用於根據積體電路設計佈局822製造積體電路元件860的各種層。罩幕機構830執行罩幕資料準備852，其中積體電路設計佈局822被轉譯成代表性資料檔案（「representative data file；RDF」）。罩幕資料準備852將代表性資料檔案提供至罩幕製造844。罩幕製造844包括罩幕寫入器（mask writer）。罩幕寫入器將代表性資料檔案轉換為基底上的影像，例如罩幕（罩版（reticle））或半導體晶圓。設計佈局由罩幕資料準備852操縱以符合罩幕寫入器的特定特性及/或積體電路工廠840的要求。在圖8中，將罩幕資料準備852及罩幕製造844示為單獨的部件。在一些實施例中，罩幕資料準備852及罩幕製造844可統稱為罩幕資料準備。
在一些實施例中，罩幕資料準備852包括光學近接校正（optical proximity correction；OPC），所述光學近接校正使用微影增強技術（lithography enhancement technique）來補償影像誤差，例如由繞射（diffraction）、干擾（interference）、其他製程效應及類似者所引起的影像誤差。光學近接校正調節積體電路設計佈局822。在一些實施例中，罩幕資料準備852包括其他解析度增強技術（resolution enhancement techniques；RET），例如離軸照明（off-axis illumination）、亞解析度輔助特徵（sub-resolution assist feature）、相移罩幕（phase-shifting mask）、其他合適的技術及類似技術或其組合。在一些實施例中，亦使用將光學近接校正作為逆向成像問題進行處理的逆向微影技術（inverse lithography technology；ILT）。
在一些實施例中，罩幕資料準備852包括罩幕規則檢查（mask rule checker，MRC），所述罩幕規則檢查以含有特定幾何約束條件及/或連接性約束條件的罩幕創建規則（mask creation rule）集合來檢查已歷經光學近接校正中的各製程的積體電路設計佈局，以確保具有足夠的容限（margin），進而考量到半導體製造製程中的可變性（variablity）等。在一些實施例中，罩幕規則檢查修改積體電路設計佈局以補償罩幕製作844期間的限制，此可能解除（undo）由光學近接校正執行的修改的一部分以滿足罩幕創建規則。
在一些實施例中，罩幕資料準備852包括微影製程檢查（lithography process checking；LPC），所述微影製程檢查對將由積體電路工廠840實施的製程進行模擬以製造積體電路元件860。微影製程檢查基於積體電路設計佈局822來模擬此製程以創建模擬製造元件，例如積體電路元件860。微影製程檢查模擬中的處理參數可包括與積體電路製造循環的各種製程相關聯的參數、與用於製造積體電路的工具相關聯的參數及/或製造製程的其他態樣。微影製程檢查考慮各種因素，例如空間影像對比度（aerial image contrast）、聚焦深度（「depth of focus；DOF」）、罩幕誤差增強因數（「mask error enhancement factor；MEEF」）、其他合適因素及類似因素或其組合。在一些實施例中，在已藉由微影製程檢查而創建模擬製造的元件之後，若模擬元件的形狀並不夠接近於滿足設計規則，則重複光學近接校正及/或罩幕規則檢查以進一步完善積體電路設計佈局822。
應理解，為清晰起見，以上對罩幕資料準備852的描述進行了簡化。在一些實施例中，資料準備852包括額外特徵（例如邏輯運算（logic operation；LOP）），以根據製造規則來修改積體電路設計佈局。另外，應用於積體電路設計佈局822的製程在資料準備852期間可以各種不同次序執行。
在罩幕資料準備852之後及在罩幕製造844期間，基於經修改的積體電路設計佈局來製造罩幕或罩幕的群組。在一些實施例中，使用電子束（e-beam）或多重電子束機制，基於經修改的積體電路設計佈局而在罩幕（光罩或罩版）上形成圖案。罩幕可以各種技術形成。在一些實施例中，罩幕使用二元技術（binary technology）來形成。在一些實施例中，罩幕圖案包括不透明區及透明區，且用於進行一或多個微影曝光。用於將已塗佈於晶圓上的影像敏感材料層（例如，光阻）曝光的輻射束（例如紫外線（ultraviolet；UV）束）被不透明區遮擋且透射穿過透明區。在一個實例中，二元罩幕（binary mask）包括透明基底（例如，熔融石英（fused quartz））及塗佈於罩幕的不透明區中的不透明材料（例如，鉻）。在另一實例中，罩幕使用相移技術形成。在相移罩幕（phase shift mask；PSM）中，形成於罩幕上的圖案中的各種特徵經配置以具有恰當相位差（phase difference），以提高解析度及成像品質。在各種實例中，相移罩幕可為衰減式相移罩幕（attenuated PSM）或交替式相移罩幕（alternating PSM）。藉由罩幕製造844產生的罩幕用於各種製程。舉例而言，此類罩幕用於離子植入製程以在半導體晶圓中形成各種摻雜區、用於蝕刻製程以在半導體晶圓中形成各種蝕刻區，及/或用於其他合適的製程。
積體電路工廠840為積體電路製造企業，其包括用於製造各種不同積體電路產品的一或多個製造設施。在一些實施例中，積體電路工廠840為半導體代工廠（foundry）。舉例而言，可存在一種用於多個積體電路產品的前端製造（前段製程（front-end-of-line；FEOL）製造）的製造設施，同時第二製造設施可提供用於積體電路產品的內連線及封裝的後端製造（後段製程（back-end-of-line；BEOL）製造），且第三製造設施可提供其他代工業務服務。
積體電路工廠840使用藉由罩幕機構830製造的一或多個罩幕來製造積體電路元件860。因此，積體電路工廠840至少間接地使用積體電路設計佈局822以製造積體電路元件860。在一些實施例中，積體電路工廠840使用一或多個罩幕來製造半導體晶圓842，以形成積體電路元件860。半導體晶圓842包括矽基底或上面形成有材料層的其他恰當基底。半導體晶圓更包括（形成於後續製造步驟的）各種摻雜區、介電特徵、多層級內連線及類似者中的一或多者。
關於積體電路（IC）製造系統（例如圖8的系統800）及與其相關聯的積體電路製造流程的細節可在例如以下各者中找到：2016年2月9日獲得授權的美國專利第9,256,709號、2015年10月1日公開的美國預先授權公開案第20150278429號、2014年2月6日公開的美國預先授權公開案第20140040838號，以及2007年8月21日獲得授權的美國專利第7,260,442號，其中每一者的全部內容以引用的方式併入本文中。
本揭露實施例是有關於一種半導體結構，其包括電網層以及胞元的集合。電網層包括第一金屬化層。第一金屬化層包括導電第一部分及導電第二部分以及導電第三部分及導電第四部分。導電第一部分及導電第二部分被配置成對應地提供電源供應電壓及參考電壓，且具有被定向為實質上平行於第一方向的對應長軸。導電第三部分及導電第四部分被配置成對應地提供電源供應電壓及參考電壓，且具有被定向為實質上平行於第二方向的對應長軸，第二方向實質上垂直於第一方向。胞元集合位於電網層下方。每一胞元缺乏包含於第一金屬化層中的導電結構。胞元經佈置以與導電第一部分及導電第二部分中的至少一者交疊，且胞元以相對於第一金屬化層的導電第一部分或導電第二部分中的至少一者的重複關係佈置。在一實施例中，胞元經佈置以與導電第三部分或導電第四部分中的至少一者交疊。在一實施例中，胞元包括標準分接頭胞元。在一實施例中，胞元更包括解耦電容器（DCAP）胞元。在一實施例中，胞元更包括填充劑胞元。在一實施例中，胞元的中心被佈置成與對應導電第一部分的中心或對應導電第二部分的中心中的至少一者實質上對準。在一實施例中，胞元集合位於第一金屬化層下方。
本揭露另一實施例是有關於一種產生半導體元件的佈局圖（佈局圖儲存於非暫時性電腦可讀取媒體上）的方法，所述方法包括：產生表示電網層的電網（PG）圖案集合，包括：產生包括第一導體圖案及第二導體圖案的第一圖案子集，第一導體圖案及第二導體圖案表示第一金屬化層的對應導電第一部分及對應導電第二部分，導電第一部分及導電第二部分對應地提供電源供應電壓及參考電壓；將第一導體圖案及第二導體圖案的長軸定向為實質上平行於第一方向；產生包括第三導體圖案及第四導體圖案的第二圖案子集，第三導體圖案及第四導體圖案表示第二金屬化層的對應導電第三部分及對應導電第四部分，導電第三部分及導電第四部分對應地提供電源供應電壓及參考電壓；將第三導體圖案及第四導體圖案的長軸定向為實質上平行於第二方向，第二方向實質上垂直於第一方向；根據電網圖案集合，產生表示胞元的胞元圖案，從而產生佈局圖，產生胞元圖案包括：將胞元圖案設置於電網圖案集合下方；從每一胞元圖案中排除第五導體圖案，第五導體圖案表示包含於第一金屬化層中的導電結構；將胞元圖案佈置成與導電第一部分或導電第二部分中的至少一者交疊；以及將胞元圖案以相對於電網層的第一導體圖案或第二導體圖案中的至少一者的重複關係佈置；以及其中產生電網圖案及產生胞元圖案中的至少一者是藉由電腦的處理器而執行。在一實施例中，所述方法更包括執行以下各者中的至少一者，包括：基於佈局進行一或多個微影曝光；基於佈局製造一或多個半導體罩幕；或基於佈局在半導體積體電路的層中製造至少一個組件。在一實施例中，產生胞元圖案集合更包括：將胞元圖案佈置成與導電第三部分或導電第四部分中的至少一者交疊。在一實施例中，胞元圖案表示的胞元包括標準分接頭胞元。在一實施例中，胞元圖案表示的胞元更包括解耦電容器（DCAP）胞元。在一實施例中，胞元圖案表示的胞元更包括填充劑胞元。在一實施例中，產生胞元圖案更包括：將胞元圖案的中心與對應第一部分的中心或對應第二部分的中心中的至少一者實質上對準。
本揭露的又一實施例是關於一種用於產生半導體元件的佈局圖（佈局圖儲存於非暫時性電腦可讀取媒體上）的系統，包括：至少一個處理器及包括用於一或多個程式的電腦程式碼的至少一個記憶體，其中至少一個記憶體、電腦程式碼以及至少一個處理器經配置以使得系統：產生表示胞元的胞元圖案，包括：將胞元圖案設置於第一非金屬化層中；以及從每一胞元圖案中排除第一導體圖案，第一導體圖案表示包含於第一金屬化層中的導電結構；以及產生表示電網層的電網圖案集合，從而產生佈局圖，產生電網圖案集合包括：產生包括第二導體圖案及第三導體圖案的第一圖案子集，第二導體圖案及第三導體圖案表示第一金屬化層的對應導電第二部分及對應導電第三部分，導電第二部分及導電第三部分對應地提供電源供應電壓及參考電壓，第一金屬化層包含於電網層中；將第二導體圖案及第三導體圖案的長軸定向為實質上平行於第一方向；產生包括第四導體圖案及第五導體圖案的第二圖案子集，第四導體圖案及第五導體圖案表示第二金屬化層的對應導電第四部分及對應導電第五部分，導電第四部分及導電第五部分對應地提供電源供應電壓及參考電壓，第二金屬化層包含於電網層中；將第四導體圖案及第五導體圖案的長軸定向為實質上平行於第二方向，第二方向實質上垂直於第一方向；以及將導電第二部分或第三導體圖案中的至少一者佈置成與胞元圖案交疊。在一實施例中，系統更包括用於執行以下各者中的至少一者的製造設施，包括：基於佈局圖進行一或多個微影曝光；基於佈局圖製造一或多個半導體罩幕；或基於佈局圖在半導體積體電路的層中製造至少一個組件。
在一實施例中，關於電網圖案集合的產生，至少一個記憶體、電腦程式碼以及至少一個處理器進一步經配置以將導電第四部分或導電第五部分中的至少一者相對於胞元圖案的佈置以重複關係佈置。在一實施例中，胞元圖案表示的胞元包括標準分接頭胞元。在一實施例中，胞元圖案表示的胞元更包括解耦電容器（DCAP）胞元或填充劑胞元中的一或多者。在一實施例中，關於胞元圖案的產生，至少一個記憶體、電腦程式碼以及至少一個處理器進一步經配置以將對應導電第二部分的中心或對應導電第三部分的中心中的至少一者與胞元圖案的中心實質上對準。
本領域中的技術人員將容易發現，所揭露實施例中的一或多者具有上文所闡述的優勢中的一或多者。在閱讀前述發明說明書之後，本領域的技術人員將能夠實現如本文中所概括地揭露的各種變化、等效物的替代以及各種其他實施例。因此，吾人所需為僅由包含於隨附申請專利範圍及其等效物中的定義而限制對本文所授予的保護。
100‧‧‧半導體元件
102‧‧‧巨集
104‧‧‧電網部分
200‧‧‧佈局圖
202A、202B、202E、202F、202I、202J‧‧‧第一導體圖案
202C、202D、202G、202H、202K、202L‧‧‧第二導體圖案
204‧‧‧通孔圖案
208A、208C、208E、208G、208I‧‧‧第三導體圖案
208B、208D、208F、208H‧‧‧第四導體圖案
210AA、210AB、210AC、210AD、210AE、210AF、210AG、210AH、210AI、210AJ、210AK、210AL、210AM、210AN、210AO、210AP、210AQ、210AR、210AS、210AT、210AU、210AV、210AW、210AX、210AY、210AZ、210BA、210BB、210BC、210BD‧‧‧交叉點
212AA、212AB、212AC、212AD、212AE、212AF、212AG、212AH、212AI、212AJ、212AK、212AL、212AM、212AN、212AO、212AP、212AQ、212AR、212AS、212AT、212AU、212AV、212AW、212AX、212AY、212AZ、212BA、212BB、212BC、212BD‧‧‧胞元圖案
300‧‧‧電網部分
302G、302H‧‧‧導電第二部分
302I、302J‧‧‧導電第一部分
304、344‧‧‧通孔
308A‧‧‧導電第三部分
312AD‧‧‧非M1衝擊胞元
329、338、346‧‧‧層間介電質
330‧‧‧電網層
332、M1‧‧‧第一金屬化層
334、342‧‧‧通孔層
336、M2‧‧‧第二金屬化層
340‧‧‧基底層
341‧‧‧標準胞元
348、M3‧‧‧第三金屬化層
356A、356B‧‧‧導電第五部分
400A、400B、500、600‧‧‧方法
402、404、420、422、502、504、506、520、522、524、526、530、532、534、536、602、604、606、620、632、634、636、638‧‧‧區塊
700‧‧‧電子設計自動化系統
702‧‧‧處理器
704‧‧‧電腦可讀取儲存媒體
706‧‧‧電腦程式碼
707‧‧‧佈局
708‧‧‧匯流排
710‧‧‧輸入/輸出介面
712‧‧‧網路介面
714‧‧‧網路
742‧‧‧使用者介面
800‧‧‧積體電路製造系統
820‧‧‧設計機構
822‧‧‧積體電路設計佈局
830‧‧‧罩幕機構
840‧‧‧積體電路工廠
842‧‧‧半導體晶圓
844‧‧‧罩幕製造
852‧‧‧資料準備
860‧‧‧積體電路元件
VDD‧‧‧電源供應電壓
VSS‧‧‧參考電壓
III、III'‧‧‧線
在附圖的各圖中，藉助於實例且非限制地示出一或多個實施例，其中具有相同參考標號標示的元件通篇表示相同元件。附圖並不按比例繪製，除非另有說明。 圖1為根據本揭露的至少一個實施例的半導體元件的方塊圖。 圖2為根據本揭露的至少一個實施例的電路巨集的電網部分的佈局圖。 圖3為根據本揭露的至少一個實施例的半導體元件的電網部分的剖面圖。 圖4A為根據本揭露的至少一個實施例的形成半導體元件的佈局圖的方法的流程圖。 圖4B為根據本揭露的至少一個實施例的形成半導體元件的佈局圖的另一方法的流程圖。 圖5A為根據本揭露的至少一個實施例的形成半導體元件的另一佈局圖的又一方法的流程圖。 圖5B為根據本揭露的至少一個實施例的更詳細繪示圖5A的流程圖的一區塊的流程圖。 圖5C為根據本揭露的至少一個實施例的更詳細繪示圖5A的流程圖的另一區塊的流程圖。 圖6A為根據本揭露的至少一個實施例的形成半導體元件的另一佈局圖的再一方法的流程圖。 圖6B為根據本揭露的至少一個實施例的更詳細繪示圖6A的流程圖的一區塊的流程圖。 圖6C為根據本揭露的至少一個實施例的更詳細繪示圖6A的流程圖的另一區塊的流程圖。 圖7為根據本揭露的至少一個實施例的電子設計自動化（electronic design automation；EDA）系統的方塊圖。 圖8為根據本揭露的至少一個實施例的積體電路（integrated circuit；IC）製造系統及與其相關聯的積體電路製造流程的方塊圖。

Claims (20)

  1. 一種半導體結構，包括： 電網層，包括： 第一金屬化層，包括： 導電第一部分及導電第二部分，被配置成對應地提供電源供應電壓及參考電壓，且具有被定向為實質上平行於第一方向的對應長軸；以及 導電第三部分及導電第四部分，被配置成對應地提供所述電源供應電壓及所述參考電壓，且具有被定向為實質上平行於第二方向的對應長軸，所述第二方向實質上垂直於所述第一方向；以及 胞元的集合，所述集合位於所述電網層上方或下方； 其中每一所述胞元缺乏包含於所述第一金屬化層中的導電結構； 所述胞元被佈置成與所述導電第一部分及所述導電第二部分中的至少一者交疊；以及 所述胞元相對於所述第一金屬化層的所述導電第一部分或所述導電第二部分中的至少一者以重複關係佈置。
  2. 如申請專利範圍第1項所述的半導體結構，其中： 所述胞元被佈置成與所述導電第三部分或所述導電第四部分中的至少一者交疊。
  3. 如申請專利範圍第1項所述的半導體結構，其中： 所述胞元包括分接頭胞元。
  4. 如申請專利範圍第3項所述的半導體結構，其中所述胞元更包括： 解耦電容器（DCAP）胞元。
  5. 如申請專利範圍第3項所述的半導體結構，其中所述胞元更包括： 填充劑胞元。
  6. 如申請專利範圍第1項所述的半導體結構，其中： 所述胞元的中心被佈置成與對應的所述導電第一部分的中心或對應的所述導電第二部分的中心中的至少一者實質上對準。
  7. 如申請專利範圍第1項所述的半導體結構，其中： 所述胞元的所述集合位於所述第一金屬化層下方。
  8. 一種產生半導體元件的佈局圖的方法，所述佈局圖儲存於非暫時性電腦可讀取媒體上，所述方法包括： 產生代表電網（PG）層的電網圖案集合，包括： 產生包括第一導體圖案及第二導體圖案的第一圖案子集，所述第一導體圖案及所述第二導體圖案代表對應的第一金屬化層的導電第一部分及導電第二部分，所述導電第一部分及所述導電第二部分對應地提供電源供應電壓及參考電壓； 將所述第一導體圖案的長軸及所述第二導體圖案的長軸定向為實質上平行於第一方向； 產生包括第三導體圖案及第四導體圖案的第二圖案子集，所述第三導體圖案及所述第四導體圖案代表對應的第二金屬化層的導電第三部分及導電第四部分，所述導電第三部分及所述導電第四部分對應地提供所述電源供應電壓及所述參考電壓； 將所述第三導體圖案的長軸及所述第四導體圖案的長軸定向為實質上平行於第二方向，所述第二方向實質上垂直於所述第一方向； 根據所述電網圖案集合，產生表示胞元的胞元圖案，從而產生所述佈局圖，產生所述胞元圖案包括： 將所述胞元圖案設置於所述電網圖案集合下方； 從每一所述胞元圖案中排除第五導體圖案，所述第五導體圖案表示包含於所述第一金屬化層中的導電結構； 將所述胞元圖案佈置成與所述導電第一部分或所述導電第二部分中的至少一者交疊；以及 將所述胞元圖案相對於所述電網層的所述第一導體圖案或所述第二導體圖案中的至少一者以重複關係佈置；以及 其中產生電網圖案及產生所述胞元圖案中的至少一者是藉由電腦的處理器執行。
  9. 如申請專利範圍第8項所述的產生半導體元件的佈局圖的方法，更包括： 執行以下各者中的至少一者，包括： 基於所述佈局而進行一或多個微影曝光； 基於所述佈局而製造一或多個半導體罩幕；或 基於所述佈局在半導體積體電路的層中製造至少一個組件。
  10. 如申請專利範圍第8項所述的產生半導體元件的佈局圖的方法，其中產生所述胞元圖案的集合更包括： 將所述胞元圖案佈置成與所述導電第三部分或所述導電第四部分中的至少一者交疊。
  11. 如申請專利範圍第8項所述的產生半導體元件的佈局圖的方法，其中： 所述胞元圖案表示的所述胞元包括分接頭胞元。
  12. 如申請專利範圍第11項所述的產生半導體元件的佈局圖的方法，其中： 所述胞元圖案表示的所述胞元更包括解耦電容器（DCAP）胞元。
  13. 如申請專利範圍第11項所述的產生半導體元件的佈局圖的方法，其中： 所述胞元圖案表示的所述胞元更包括填充劑胞元。
  14. 如申請專利範圍第8項所述的產生半導體元件的佈局圖的方法，其中產生所述胞元圖案更包括： 將所述胞元圖案的中心與對應的所述導電第一部分的中心或對應的所述導電第二部分的中心中的至少一者實質上對準。
  15. 一種用於產生半導體元件的佈局圖的系統，所述佈局圖儲存於非暫時性電腦可讀取媒體上，所述系統包括： 至少一個處理器；以及 至少一個記憶體，包括用於一或多個程式的電腦程式碼； 其中所述至少一個記憶體、所述電腦程式碼以及所述至少一個處理器經配置以使得所述系統進行以下操作： 產生表示胞元的胞元圖案，包括： 將所述胞元圖案設置於第一非金屬化層中；以及 從每一所述胞元圖案中排除第一導體圖案，所述第一導體圖案表示包含於第一金屬化層中的導電結構；以及 產生表示電網層的電網圖案集合，從而產生所述佈局圖，產生所述電網圖案集合包括： 產生包括第二導體圖案及第三導體圖案的第一圖案子集，所述第二導體圖案及所述第三導體圖案表示對應的第一金屬化層的導電第二部分及導電第三部分，所述導電第二部分及所述導電第三部分對應地提供電源供應電壓及參考電壓，所述第一金屬化層包含於所述電網層中； 將所述第二導體圖案及所述第三導體圖案的長軸定向為實質上平行於第一方向； 產生包括第四導體圖案及第五導體圖案的第二圖案子集，所述第四導體圖案及所述第五導體圖案表示對應的第二金屬化層的導電第四部分及導電第五部分，所述導電第四部分及所述導電第五部分對應地提供所述電源供應電壓及所述參考電壓，所述第二金屬化層包含於所述電網層中； 將所述第四導體圖案及所述第五導體圖案的長軸定向為實質上平行於第二方向，所述第二方向實質上垂直於所述第一方向；以及 將所述導電第二部分或所述第三導體圖案中的至少一者佈置成與所述胞元圖案交疊。
  16. 如申請專利範圍第15項所述的用於產生半導體元件的佈局圖的系統，更包括： 製造設施，用於執行以下各者中的至少一者，包括： 基於所述佈局圖而進行一或多個微影曝光； 基於所述佈局圖而製造一或多個半導體罩幕；或 基於所述佈局圖在半導體積體電路的層中製造至少一個組件。
  17. 如申請專利範圍第15項所述的用於產生半導體元件的佈局圖的系統，其中關於產生電網圖案集合，所述至少一個記憶體、所述電腦程式碼以及所述至少一個處理器進一步被配置成： 將所述導電第四部分或所述導電第五部分中的至少一者相對於所述胞元圖案的佈置以重複關係佈置。
  18. 如申請專利範圍第15項所述的用於產生半導體元件的佈局圖的系統，其中： 所述胞元圖案表示的所述胞元包括分接頭胞元。
  19. 如申請專利範圍第18項所述的用於產生半導體元件的佈局圖的系統，其中： 所述胞元圖案表示的所述胞元更包括解耦電容器（DCAP）胞元或填充劑胞元中的一或多者。
  20. 如申請專利範圍第15項所述的用於產生半導體元件的佈局圖的系統，其中關於產生所述胞元圖案，所述至少一個記憶體、所述電腦程式碼以及所述至少一個處理器進一步被配置成： 將對應的所述導電第二部分的中心或對應的所述導電第三部分的中心中的至少一者與所述胞元圖案的中心實質上對準。
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