JP2005093575A

JP2005093575A - 半導体集積回路装置と配線レイアウト方法

Info

Publication number: JP2005093575A
Application number: JP2003322488A
Authority: JP
Inventors: Keisuke Shinjo; 恵介新城
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2003-09-16
Filing date: 2003-09-16
Publication date: 2005-04-07
Also published as: US20050056932A1; US7049642B2; KR20050027968A; CN1599057A; TW200518270A; KR100584064B1; TWI248661B

Abstract

【課題】太い電源配線を形成することなく、高集積化に有利でしかもレイアウト設計の自由度を高くした半導体集積回路装置と配線レイアウト方法を提供する。
【解決手段】ＩＣチップに配置される１つの電源パッドＰＶＤＤ，ＰＧＮＤと複数のＩＯセルＣ１〜Ｃ８とをそれぞれ独立した複数本の同一太さの配線ＨＤで接続する。これら電源パッドと複数のＩＯセルとを接続する配線ＨＤをレイアウトする際に、電源パッドＰＶＤＤ，ＰＧＮＤを擬似的に複数のＩＯセルの数の分割パッドＰＶ１〜ＰＶ４，ＰＧ１〜ＰＧ４に分割し、分割した分割パッドと各ＩＯセルとを接続する配線ＨＤをレイアウトし、レイアウト後に分割パッドＰＶ１〜ＰＶ４，ＰＧ１〜ＰＧ４を合体して１つの電源パッドＰＶＤＤ，ＰＧＮＤとする工程を含む。
【選択図】図６

Description

本発明は半導体集積回路装置に関し、特に半導体集積回路チップ（以下、ＩＣチップと称する）に複数の電源パッド及び信号パッドを配設した半導体集積回路装置と、これらパッドに接続する配線をレイアウトするレイアウト方法に関するものである。

ＩＣチップに多数の電源パッドや信号パッドを配設する半導体集積回路装置では、ＩＣチップの内部回路領域に形成された各種内部回路と、ＩＣチップ外部とを電気接続するための信号パッド及び電源パッドとの間を接続するためのＩＯセルを配設している。図７はその一例の概念構成を示す平面図であり、ＩＣチップ２００の周辺領域に複数のＩＯセル２０２からなるＩＯセル列２０１が配設され、ＩＯセル列２０１で囲まれた領域に内部回路を有する内部回路領域２０３が配設され、内部回路領域２０３の各内部回路は対応するＩＯセル２０２に図には表れない内部回路配線によって接続されている。また、ＩＣチップ表面の絶縁膜上には多数の信号パッド２０４及び電源パッド２０５が配設されており、前記ＩＯセル列２０１の各ＩＯセル２０２に対してパッド配線２０６で接続される。ここで、ＩＯセル列２０１の一部のＩＯセル２０２間には電源バッファ２０７が配設されており、前記パッド配線２０６によって前記電源パッド２０５に接続されている。この電源バッファ２０７は前記電源パッド２０５と複数のＩＯセル２０２との間を相互に接続するために設けられており、１つの電源バッファ２０７で前記電源パッド２０５を所定数のＩＯセル２０２に対して接続を行っている。このように電源バッファを介して複数のＩＯセルへの電源供給を行う技術としては、特許文献１に記載のものがある。

このように電源パッド２０５を電源バッファ２０７を介して複数のＩＯセル２０２に電気接続する構成では、ＩＯセル列２０１内に所要数の電源バッファ２０７を配設する必要があるため、これら電源バッファ２０７が占める面積だけＩＯセル列２０１の配設面積が制約されることになり、半導体集積回路装置の高集積化を図る上での障害になる。また、電源パッド２０５と電源バッファ２０７とを接続するパッド配線２０６は、複数のＩＯセル２０２の電源容量に対応するように太さ（幅寸法）が大きな配線として設計する必要があり、そのためにこのパッド配線２０６を配設する領域をＩＣチップ２００上に確保しなければならず、このパッド配線２０６がレイアウト設計の自由度を制限することになる。

このような問題に対しては、特許文献２に記載の技術を利用することが可能である。特許文献２では、図８に示すように、ＩＣチップ３００を複数の領域３０１に分割し、各領域３０１にそれぞれ電源パッド３０２，３０３を配設するとともに、各電源パッド３０２，３０３にそれぞれ接続する電源バス３０４，３０５を配設する。そして、この電源バス３０４，３０５に対して複数本の副電源バス３０６，３０７を介して複数個の基本セル３０８に接続したものである。副電源バス３０６，３０７はそれぞれ電源バス３０２，３０３から複数個の基本セル３０８に対して分岐した構成とされ、その分岐先において基本セル３０８に接続された構成とされている。

特開２００１−６０６２５号公報特開平６−６１４２８号公報

特許文献２の技術では、副電源バス３０６，３０７を介して基本セル３０８に電気接続を行っているので引用文献１のような電源バッファが不要になり、電源バッファの占める面積を低減して高集積化に有利になる。また分割した領域３０１毎に電源パッド３０２，３０３を配設しているため、各電源パッド３０２，３０３及び電源バス３０４，３０５に対して接続される基本セル３０８の数が少なくなり、電源バス３０４，３０５の幅寸法を小さくして電源バスが占める面積を低減する上で有利になる。しかしながら、図８に示したように特許文献２に記載された構成では、副電源バス３０６，３０７は均一な細幅に形成した図として示されているが、実際には複数の基本セル３０８の各電源容量に対応するためには、副電源バス３０６，３０７の共通部分は電源バス３０４，３０５と同程度に太く形成しなければならず、そのため、特許文献２の技術を実際に適用する場合には、電源バスと副電源バスを併せた面積を低減することは難しく、高集積化を図る上での障害になる。また、電源バスのような太い電源配線を配設すると、当該配線の配設位置に制約を受け易くなり、またレイアウト設計の自由度を高める上での障害になる。

また、配線を設計する際に、電源バスや副電源バスのように幅寸法が異なる配線が混在していると、配線のレイアウト時に当該配線幅を考慮して配線間隔や配置位置の設計をしなければならず、設計フローが複雑になり、特に自動設計を進める上での障害になるという問題もある。

本発明の目的は、太い電源配線を形成することなく、高集積化に有利でしかもレイアウト設計の自由度を高くした半導体集積回路装置を提供するものである。また、本発明の目的は、電源パッド、信号パッド及びＩＯセルの間の配線レイアウトを自動設計化することが容易な配線レイアウト方法を提供するものである。

本発明の半導体集積回路装置は、ＩＣチップに配置される１つの電源パッドと複数のＩＯセルとをそれぞれ独立した複数本の同一太さの配線で接続することを特徴とする。

本発明の配線レイアウト方法は、ＩＣチップに配置される電源パッドと複数のＩＯセルとを接続する配線をレイアウトする配線レイアウト方法において、前記電源パッドを擬似的に前記複数のＩＯセルの数に分割し、分割した分割パッドと各ＩＯセルとを接続する配線をレイアウトし、レイアウト後に前記電源パッドを合体して１つの電源パッドとする工程を含むことを特徴とする。

本発明の半導体集積回路装置では、１つの電源パッドに接続されるＩＯセルの数、すなわち、当該電源パッドに接続される電源配線の本数の違いに関わらず、各配線は同一太さで設計されるため、配線のレイアウト時に当該配線幅を考慮して配線間隔や配置位置の設計を行う必要がなくなり、設計フローが単純化でき、特に自動設計を進める上で有効になる。

また、１つの電源パッドに複数本の電源配線が接続される場合でも、各電源配線はそれぞれ独立してＩＯセルに接続されているため、当該電源パッドに接続されるＩＯセルの数に対応して電源配線を太く設計する必要がなく、したがって接続されるＩＯセルの個数に応じた電源容量を考慮して幅寸法の大きな電源配線を設計する必要もなく、また太い電源配線を配設することによって配線の配設位置に制約を受けるようなこともなく、ＩＣチップでの高集積化を図る上でも有利になる。

本発明の半導体集積回路装置の最良の形態は、ＩＣチップに配置される１つの電源パッドと複数のＩＯセルとをそれぞれ独立した複数本の同一太さの配線で接続する。複数のＩＯセルは対応する信号パッドに対してそれぞれ独立した配線で接続する。電源パッドと複数のＩＯセルの間の領域に信号パッドが配列される。電源パッドはそれぞれ異なる電位のパッドで構成される。１つのＩＯセルには高電位パッド又は低電位パッドに接続される配線の少なくとも一方が接続される。電源パッド及び信号パッドは前記ＩＣチップの表面に格子状に配列される。

本発明の配線レイアウト方法の最良の形態は、ＩＣチップのＩＯセルの配置可能位置情報と、当該ＩＯセル位置に対応する信号パッド情報と、当該ＩＯセルに対応する電源パッドとその分割数の情報をライブラリに定義する工程と、前記ライブラリと前記ＩＣチップの顧客ピン配列（パッド配列）情報と、配設するパッドにそれぞれ接続するＩＯセルのネットリスト情報から信号パッドに対応した配置可能位置にＩＯセルを配置する工程と、前記ライブラリの定義に基づいて、１つの電源パッドを当該電源パッドに接続可能なＩＯセルの数に分割する工程と、分割した各分割パッドと対応する配置位置に配置された１つのＩＯセルとを接続する配線をレイアウトする工程と、当該ＩＯセルに対して信号パッドを接続する配線をレイアウトする工程と、レイアウトした分割パッドを合体して１つの電源パッドとする工程とを含む。

次に、本発明の実施例を図面を参照して説明する。図１は本発明をＦＣＢＧＡ（フリップ・チップ・ボール・グリッド・アレイ）半導体集積回路に適用した実施例１の一部の平面レイアウト図である。同図において、ＩＣチップ１０は縦横それぞれの方向に複数に区画した素子領域１１を備えており、これらの素子領域１１内には、内部回路領域１２とＩＯセル領域１３とが設定されている。この実施例では、前記素子領域１１の大部分を多数の内部回路からなる内部回路領域１２として構成し、この内部回路領域１２に隣接する位置に複数個のＩＯセルが横一列に配列されたＩＯセル領域１３が設定されている。前記ＩＯセル領域１３内の各ＩＯセルは図には表れない内部回路配線によって対応する内部回路に接続されている。また、図１に斜線で示すように、前記ＩＣチップ１０のほぼ全面領域にわたって前記内部回路領域１２やＩＯセル領域１３の表面上を覆う層間絶縁膜上にＩＣチップの外部と接続を行うためのパッド１４、ここでは信号パッド及び電源パッドが格子状（グリッド状）に配設されており、前記ＩＯセル領域１３内の各ＩＯセルに対して前記パッド１４がそれぞれ図には表れないパッド配線によって接続されている。なお、後述するように前記パッド１４にはそれぞれ半田ボール等が形成され、当該半田ボールを利用して図外の実装基板に対して実装を行うものであることは言うまでもない。

図２は前記素子領域１１の一部を拡大して模式的に示す図であり、図１の素子領域１１のうち３つの素子領域１１ａ〜１１ｃについて図示している。これら素子領域１１ａ〜１１ｃにはそれぞれＩＯセル領域１３ａ〜１３ｃが配置され、これらのＩＯセル領域１３ａ〜１３ｃ内の複数のＩＯセルを電源配線ＨＤと信号配線ＨＳとで構成されるパッド配線１５によってパッド１４に電気接続している。前記パッド１４は、信号パッドＰＳＩＧと、ＶＶＤ及びＧＮＤの各電源パッドＰＶＤＤ，ＰＧＮＤとで構成されているものとする。また、ここでは説明を簡略化するために、各ＩＯセル領域１３ａ〜１３ｃは８個のＩＯセルＣ１〜Ｃ８で構成されているものとし、電源パッドとして３個のＶＤＤパッドＰＶＤＤと、3 個のＧＮＤパッドＰＧＮＤが配設され、信号パッドとして１５個の信号パッドＰＳＩＧが配設されており、これらのパッドは前記内部回路領域１２上及びＩＯセル領域１３上にわたってグリッド状に配列されている。そして、前記ＶＤＤパッドＰＶＤＤ又はＰＧＮＤパッドには各ＩＯセル領域１３ａ〜１３ｃの複数個のＩＯセルが電源配線ＨＤにより接続され、また、選択されたＩＯセルにはそれぞれ対応する１つの信号パッドＰＳＩＧが信号配線ＨＳにより接続されている。なお、図２において黒丸は各配線ＨＤ，ＨＳとＩＯセルＣ１〜Ｃ８とのコンタクト箇所を示している。ここで、前記配線ＨＤ，ＨＳのうち、特に各ＩＯセルＣ１〜Ｃ８と電源パッドＰＶＤＤ，ＰＧＮＤとを接続する電源配線ＨＤはそれぞれ個別に各ＩＯセルＣ１〜Ｃ８と電源パッドＰＶＤＤ，ＰＧＮＤとを接続しており、配線経路の途中で同一の電源パッドに接続される電源配線ＨＤが並行配置される場合でも、各電源配線ＨＤは互いに接触ないし一体化されることなく独立した状態に保たれている。

図３は図２の素子領域のうち素子領域１１ａの配線構成を示す拡大平面図、図４はその模式的な断面図である。１つのＩＯセル領域１３を構成している８個のＩＯセルＣ１〜Ｃ８はシリコン基板１００に拡散層１０１を形成することによって構成されており、これらのＩＯセルＣ１〜Ｃ８には第１層間絶縁膜１０２上に所要パターンに形成されて当該第１層間絶縁膜１０２に設けられたコンタクトホールＣＨを介して接続されている。また、この第１層配線Ｈ１を覆う第２層間絶縁膜１０３の上層には当該第２層間絶縁膜１０３に設けられた第１スルーホールＴＨ１を介して接続される第２層配線Ｈ２が所要パターンに形成されている。さらに、第２層配線Ｈ２を覆う第３層間絶縁膜１０４上に電源パッドＰＶＤＤと信号パッドＰＳＩＧとが形成されており、これらは第２スルーホールＴＨ２を介して前記第２層配線Ｈ２に接続されている。なお、一部の電源パッドや信号パッドはスルーホールＴＨによって直接第１層配線Ｌ１に接続するようにしてもよい。これにより、前記ＩＯセルＣ１〜Ｃ８はそれぞれ独立した電源配線ＨＤと信号配線ＨＳ、すなわち第１層配線Ｈ１と第２層配線Ｈ２の２層構造の電源配線ＨＤと信号配線ＨＳとによってそれぞれ電源パッドＰＶＤＤと信号パッドＰＳＩＧとに接続されている。ここでは８個のＩＯセルＣ１〜Ｃ８のうち、４個のＩＯセルＣ１〜Ｃ４はＶＤＤパッドＰＶＤＤに接続され、他の４個のＩＯセルＣ５〜Ｃ８はＧＮＤパッドＰＧＮＤに接続される。なお、実際には前記第１層配線Ｈ１と第２層配線Ｈ２の両配線幅（太さ）はほぼ同じであるが、図３では両配線Ｈ１，Ｈ２やスルーホールＴＨ１，ＴＨ２等を識別し易くするために後者の配線幅を若干太めに図示している。図３から判るように、各ＩＯセルＣ１〜Ｃ８と電源パッドＰＶＤＤ，ＰＧＮＤとをそれぞれ個別に接続する電源配線ＨＤ（Ｈ１，Ｈ２）はそれぞれ相互に接触ないし一体化されることなくＩＯセルＣ１〜Ｃ８と電源パッドＰＶＤＤ，ＰＧＮＤとを接続した状態が保たれている。なお、前記パッド１４にはそれぞれＩＣチップ１０を実装するための半田ボール１６が形成される。

図５は前記ＩＯセル、信号パッド及び電源パッド、配線のレイアウト設計を行う手法を説明するためのフロー図である。先ず、設計するＩＣチップにおけるＩＯセルの配置可能位置情報Ｊ１と、当該ＩＯセル位置に対応する信号パッド情報Ｊ２と、当該ＩＯセルに対応するＶＤＤ及びＧＮＤの電源パッドとその分割数の情報Ｊ３をライブラリに定義する（Ｓ１０１）。このとき、ライブラリの電源パッドはＶＤＤパッドであるかＧＮＤパッドであるかを定義しておく。また、分割数は電源パッドの容量や、電源パッドに接続される配線の容量等に基づいて設定する。

次いで、前記ライブラリとＩＣチップの顧客ピン配列（パッド配列）情報Ｊ４と、配設するパッドにそれぞれ接続するＩＯセルのネットリスト情報Ｊ５から信号パッドに対応した配置可能位置にＩＯセルを配置する（Ｓ１０２）。

次いで、前記ライブラリの定義に基づいて、１つの電源パッドを当該電源パッドに接続可能なＩＯセルの数に分割する（Ｓ１０３）。ついで、分割した各分割パッドと対応する配置位置に配置された１つのＩＯセルとを配線により接続する（Ｓ１０４）。また、当該ＩＯセルに対して配線により信号パッドを接続する（Ｓ１０５）。このとき、各分割パッドに接続される配線は電源パッドとＩＯセルとの間においてそれぞれ短絡し、あるいは合体することがないように独立した配線として配線レイアウト設計する。

図６はこの配線レイアウト設計の時点における配列レイアウト図であり、図３に対応する図である。前述のように、各ＩＯセルＣ１〜Ｃ８はコンタクトホールＣＨを介して第１層配線Ｈ１に接続され、第２層配線Ｈ２はスルーホールＴＨ１を介して第１層配線Ｈ１に接続され、電源パッドＰＶＤＤ，ＰＧＮＤ及び信号パッドＰＳＩＧはスルーホールＴＨ１，ＴＨ２，ＴＨを介して第１層配線Ｈ１又は第２層配線Ｈ２に形成されており、これにより各ＩＯセルＣ１〜Ｃ８は第１層配線Ｈ１、第２層配線Ｈ２からなる電源配線ＨＤと信号配線ＨＳによって電源パッドＰＶＤＤ，ＰＧＮＤと信号パッドＰＳＩＧとに電気接続されている。ここでは前述のように８個のＩＯセルＣ１〜Ｃ８のうち、４個のＩＯセルＣ１〜Ｃ４はＶＤＤパッドＰＶＤＤに接続され、他の４個のＩＯセルＣ５〜Ｃ８はＧＮＤパッドＰＧＮＤに接続されるため、ＶＤＤパッドＰＶＤＤとＧＮＤパッドＰＧＮＤはそれぞれ４個の分割パッドＰＶ１〜ＰＶ４、ＰＧ１〜ＰＧ４に分割され、各分割パッドＰＶ１〜ＰＶ４，ＰＧ１〜ＰＧ４をそれぞれ第１層配線Ｈ１及び第２層配線Ｈ２からなる電源配線ＨＤによって個別に各ＩＯセルＣ１〜Ｃ８に電気接続している。また、各ＩＯセルＣ１〜Ｃ８はそれぞれ第１層配線Ｈ１及び第２層配線Ｈ２からなる信号配線ＨＳによって個別に各信号パッドＰＧＩＧに電気接続することは言うまでもない。

そして、図６に示したように、１つの電源パッドＰＶＤＤ，ＰＧＮＤに配置された分割パッドＰＶ１〜ＰＶ４，ＰＧ１〜ＰＧ４を合体処理して１つの電源パッド（ＶＤＤパッドＰＶＤＤ又はＧＮＤパッドＰＧＮＤ）として設計する（Ｓ１０６）。図６においては、ＶＤＤパッドを分割した４個の分割パッドＰＶ１〜ＰＶ４を合体処理して１つのＶＤＤパッドＰＶＤＤとし、ＧＮＤパッドを分割した４個の分割パッドＰＧ１〜ＰＧ４を合体処理して１つのＧＮＤパッドＰＧＮＤとする。しかる後、以上のフローと並行して行われている内部回路設計フローから得られる内部回路配線情報Ｊ６と、以上のフローまでに得られたＩＯセルと電源パッド又は信号パッドとを接続するパッド配線（電源配線ＨＤと信号配線ＨＳ）とを一体化して配線マスクを設計する（Ｓ１０７）。ただし、この実施例では前記したようにＩＯセルと各パッドとを接続するための配線は第１層配線と第２層配線とで構成されるため、これら２つの層に対応した２つの配線マスクが形成されることになる。

このように本実施例では、１つの電源パッドに接続されるＩＯセルの数、すなわち、当該電源パッドに接続される電源配線の本数の違いに関わらず、各配線は同一太さ（幅寸法）で設計される。そのため、配線のレイアウト時に当該配線幅を考慮して配線間隔や配置位置の設計を行う必要がなくなり、設計フローが単純化でき、特に自動設計を進める上で有効になる。

さらに、本実施例では、１つの電源パッドと複数のＩＯセルとをそれぞれ独立した電源配線で接続するので、電源パッドの配設位置が複数のＩＯセルの配設位置に制約を受けることが少なくなる。そのため、電源パッドとＩＯセルとの間の領域に信号パッドを配設することが可能になり、信号配線を短縮し、ＩＣチップでの高速動作を実現することも可能になる。

本発明の半導体集積回路装置の一部の平面レイアウト図である。一部のＩＯセルとパッドとの接続状態を示す模式的な平面図である。図２の一部を拡大した配線レイアウト図である。図３の模式的な断面図である。本発明の配線レイアウト方法を説明するためのフロー図である。レイアウト途中における配線レイアウトの概念図である。従来の電源配線の構成例を示すレイアウト図である。従来の他の電源配線の構成例を示すレイアウト図である。

符号の説明

１０ＩＣチップ
１１素子領域
１２内部回路領域
１３ＩＯセル領域
１４パッド
１５パッド配線
１６半田ボール
ＰＶＤＤＶＤＤパッド（電源パッド）
ＰＧＮＤＧＮＤパッド（電源パッド）
ＰＳＩＧ信号パッド
ＨＤ電源配線（パッド配線）
ＨＳ信号配線（パッド配線）
Ｈ１第１層配線
Ｈ２第２層配線
ＴＨ，ＨＴ１，ＴＨ２スルーホール

Claims

ＩＣチップに配置される１つの電源パッドと複数のＩＯセルとをそれぞれ独立した複数本の同一太さの配線で接続したことを特徴とする半導体集積回路装置。
前記複数のＩＯセルは対応する信号パッドに対してそれぞれ独立した配線で接続したことを特徴とする請求項１に記載の半導体集積回路装置。
前記電源パッドと前記複数のＩＯセルの間の領域に前記信号パッドが配列されていることを特徴とする請求項２に記載の半導体集積回路装置。
前記電源パッドはそれぞれ異なる電位のパッドで構成されていることを特徴とする請求項１ないし３のいずれかに記載の半導体集積回路装置。
前記１つのＩＯセルには高電位パッド又は低電位パッドに接続される配線の少なくとも一方が接続されていることを特徴とする請求項４に記載の半導体集積回路装置。
前記電源パッド及び信号パッドは前記ＩＣチップの表面に格子状に配列されていることを特徴とする請求項２ないし５のいずれかに記載の半導体集積回路装置。
ＩＣチップに配置される電源パッドと複数のＩＯセルとを接続する配線をレイアウトする配線レイアウト方法において、前記電源パッドを擬似的に前記複数のＩＯセルの数に分割し、分割した分割パッドと各ＩＯセルとを接続する配線をレイアウトし、レイアウト後に前記電源パッドを合体して１つの電源パッドとする工程を含むことを特徴とする配線レイアウト方法。
ＩＣチップのＩＯセルの配置可能位置情報と、当該ＩＯセル位置に対応する信号パッド情報と、当該ＩＯセルに対応する電源パッドとその分割数の情報をライブラリに定義する工程と、前記ライブラリと前記ＩＣチップの顧客ピン配列（パッド配列）情報と、配設するパッドにそれぞれ接続するＩＯセルのネットリスト情報から信号パッドに対応した配置可能位置にＩＯセルを配置する工程と、前記ライブラリの定義に基づいて、１つの電源パッドを当該電源パッドに接続可能なＩＯセルの数に分割する工程と、分割した各分割パッドと対応する配置位置に配置された１つのＩＯセルとを接続する配線をレイアウトする工程と、当該ＩＯセルに対して信号パッドを接続する配線をレイアウトする工程と、レイアウトした分割パッドを合体して１つの電源パッドとする工程とを含むことを特徴とする配線レイアウト方法。
前記複数の配線を同一太さでレイアウトすることを特徴とする請求項７又は８に記載の配線レイアウト方法。