WO2010100682A1 - 半導体集積回路装置 - Google Patents

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WO2010100682A1
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semiconductor integrated
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農添三資
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パナソニック株式会社
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Definitions

  • the present invention relates to a semiconductor integrated circuit device including a flip chip area pad array having a multilayer wiring layer and a power supply structure thereof.
  • the positions of an I / O pad area as an area where I / O pads for connecting input / output signals and a power supply are arranged in advance, and a gate area as an area where standard cells and macros are arranged are arranged.
  • the I / O pad region is a peripheral portion of a chip as a semiconductor integrated circuit device
  • the gate region is a central portion (inside) surrounded by the I / O pad region.
  • the I / O pads, standard cells, and macros are designed and arranged in the determined area.
  • a method using a flip chip package As a related technology, there is a method using a flip chip package.
  • a flip chip package By using a flip chip package, it is possible to increase the number of signal terminals, and it is possible to provide a power plane on an intermediate board that connects a package called a build-up board and the chip.
  • the power supply area pad can be arranged at an arbitrary location, and the power supply capability inside the chip is improved.
  • FIG. 1 A conventional area pad arrangement is shown in FIG.
  • a signal area pad (denoted by symbol S in the figure) 102, a VDD area pad (denoted by symbol V in the figure) 103, and a GND area pad (indicated by symbol G in the figure) 104 and 104 are arranged.
  • the VDD area pad 103 and the GND area pad 104 are part of the power supply area pad.
  • the arrangement and voltage drop of the power supply area pad will be described, only the power supply area pad will be described below.
  • FIG. 2 is a diagram focusing on the arrangement of only the power supply area pads in FIG. This is the same as the area pad arrangement of Patent Document 3. That is, the same power supply area pads are arranged in the row direction, and different power supply area pads are arranged alternately in the column direction. In the row direction, VDD area pads 103 or GND area pads 104 are successively arranged, and in the column direction, VDD area pads 103 and GND area pads 104 are alternately arranged.
  • Figure 3 shows different power supply area pad arrangements.
  • different power supply area pads are alternately arranged in both the row direction and the column direction. That is, the VDD area pads 103 and the GND area pads 104 are alternately arranged in both the row direction and the column direction. This is the same as the area pad arrangement of Patent Document 2.
  • the effect of the voltage drop is determined by the VDD voltage drop and the GND voltage rise. Therefore, the resistance from the VDD power supply and the resistance from the GND power supply are obtained and compared.
  • the resistance from each power supply area pad to the center point x in a part 501 of the chip will be considered using FIG. Assume that the power supply area pads are arranged at equal intervals, and the resistance from the power supply area pad on the right side of the point x is R. At this time, since the resistance value is proportional to the distance, the resistance from the power supply area pad on the upper right of the point x is ⁇ 2R. Further, the resistance from the power source area pad immediately above the point x is kR (k> 0). If the spacing between the wiring layers is much smaller than the spacing between the power supply area pads, k ⁇ 1.
  • FIG. 6A is an enlarged view at the center A point of the chip 101 of FIG. 4 in the case of the power supply area pad arrangement of FIG.
  • FIG. 6B is an enlarged view of the chip central portion A in FIG. 4 in the case of the power supply area pad arrangement in FIG.
  • the resistance from the other VDD area pads 103 is the same as that of the right and left VDD area pads 103, the upper VDD area pad 103,
  • the total resistance is a total of three resistors. Since the resistance values of the three resistors are R, R, and kR, respectively, the combined resistance from the VDD area pad 103 is ⁇ k / (2k + 1) ⁇ ⁇ R. Similarly, the combined resistance from the GND area pad 104 is ⁇ 2 / 2 (2 + ⁇ 2) ⁇ ⁇ R.
  • the combined resistance from the VDD area pad 103 is ⁇ 2 ⁇ k / (4 ⁇ k + ⁇ 2) ⁇ ⁇ R, GND at the point indicated by the symbol X in the chip central portion 501.
  • the combined resistance from the area pad 104 is (1/4) ⁇ R.
  • FIG. 7 shows the graphs of the expressions (1) and (2) in the range of 0 ⁇ k ⁇ 0.5.
  • Equation (1) has a smaller value. That is, at the center of the chip, the power supply area pad arrangement of FIG. 2 has a smaller resistance and a smaller voltage drop.
  • FIG. 8A is an enlarged view of the chip 101 peripheral portion B in FIG. 4 in the case of the power supply area pad arrangement in FIG.
  • FIG. 8B is an enlarged view of the chip peripheral portion B in FIG. 4 in the case of the power supply area pad arrangement in FIG.
  • FIGS. 8A and 8B show a view around the lower side as the chip peripheral portion 502, and the lower side of the drawing is the lower side of the chip 101.
  • the resistance from the other VDD area pads 103 is the same as the upper VDD area pad 103, from the two left and right VDD area pads 103.
  • the total resistance is a total of three resistors. Since the resistance values of the three resistors are R, R, and kR, respectively, the combined resistance from the VDD area pad 103 is ⁇ k / (2 ⁇ k + 1) ⁇ ⁇ R. Similarly, the combined resistance from the GND area pad 104 is ⁇ 1 / (1 + ⁇ 2) ⁇ ⁇ R.
  • the combined resistance from the VDD area pad 103 in the chip peripheral portion 502 is ⁇ k / ( ⁇ 2 ⁇ k + 1) ⁇ ⁇ R
  • the combined resistance from the GND area pad 104 is (1 / 3) ⁇ R.
  • FIG. 9 shows the graphs of equations (3) and (4) in the range of 0 ⁇ k ⁇ 0.5.
  • Equation (4) has a smaller value. That is, in the chip peripheral portion 502, the power source area pad arrangement in FIG. 3 has a smaller resistance and a smaller voltage drop.
  • the semiconductor integrated circuit device solves the above-described problems, and an object of the semiconductor integrated circuit device is to change the arrangement of the I / O area pads and the power supply area pads between the central portion and the peripheral portion of the chip.
  • the purpose is to suppress the voltage drop that depends on the position within.
  • the semiconductor integrated circuit device of the present invention is a semiconductor integrated circuit device having a plurality of area pads and at least two power supplies, and the plurality of area pads include areas connected to a first power supply.
  • a pad and an area pad connected to a second power source are included, and an arrangement relationship between the area pad connected to the first power source and the area pad connected to the second power source is:
  • the semiconductor integrated circuit device is different in a central portion and a peripheral portion.
  • the present invention provides the semiconductor integrated circuit device, wherein the area pad connected to the first power source and the area pad connected to the second power source are arranged in a row direction at a central portion of the semiconductor integrated circuit device. Only or only in the column direction.
  • the area pad connected to the first power supply and the area pad connected to the second power supply are arranged in a row direction in a peripheral portion of the semiconductor integrated circuit device. And are alternately arranged in the column direction.
  • the area pad connected to the first power supply and the area pad connected to the second power supply are at least 2 in the peripheral portion of the semiconductor integrated circuit device. It is characterized by being alternately arranged in rows or two columns in both the row direction and the column direction.
  • the present invention is characterized in that, in the semiconductor integrated circuit device, the first power source is a high-voltage power source, and the second power source is a ground power source.
  • the present invention provides the semiconductor integrated circuit device, wherein the plurality of area pads include an area pad connected to a third power source, the area pad connected to the first power source, The area pad connected to the second power source and the area pad connected to the third power source are different in the central portion and the peripheral portion of the semiconductor integrated circuit device.
  • the present invention is characterized in that, in the semiconductor integrated circuit device, the area pad connected to the third power supply exists only in one of a central portion and a peripheral portion of the semiconductor integrated circuit.
  • the conductor integrated circuit device of the present invention is a semiconductor integrated circuit device having a plurality of I / O pads, a plurality of area pads, and at least two power supplies, and the plurality of I / O pads are connected to a first power supply. And an I / O pad connected to a second power source.
  • the plurality of area pads include an area pad connected to the first power source and the first power source. And an area pad connected to the first power supply in the peripheral part of the semiconductor integrated circuit device, and an area pad connected to the second power supply.
  • the arrangement relationship between the I / O pad and the area pad is that the area pad connected to the first power source and the area pad connected to the second power source in the central part of the semiconductor integrated circuit device. Wherein different from the location relation.
  • the present invention provides the semiconductor integrated circuit device, wherein the area pad connected to the first power source and the area pad connected to the second power source are arranged in a row direction at a central portion of the semiconductor integrated circuit device. Only or only in the column direction.
  • the present invention provides the semiconductor integrated circuit device, wherein the I / O pad connected to the first power source, the I / O pad connected to the second power source, and the first power source are connected.
  • the area pads and the area pads connected to the second power supply are alternately arranged in the row direction and the column direction in the peripheral portion of the semiconductor integrated circuit device.
  • the area pad connected to the first power source and the area pad connected to the second power source are at least one in the peripheral portion of the semiconductor integrated circuit device.
  • One row or one column is alternately arranged in both the row direction and the column direction.
  • the present invention is characterized in that, in the semiconductor integrated circuit device, the first power source is a high-voltage power source, and the second power source is a ground power source.
  • the plurality of area pads include an I / O pad connected to a third power supply and an area pad connected to the third power supply.
  • the arrangement relationship between the area pad connected to the first power source, the area pad connected to the second power source, and the area pad connected to the third power source is the same as that of the semiconductor integrated circuit device. It is characterized by the difference between the central part and the peripheral part.
  • the present invention is characterized in that, in the semiconductor integrated circuit device, the area pad connected to the third power supply exists only in one of a central portion and a peripheral portion of the semiconductor integrated circuit.
  • the arrangement of the power supply area pads is changed between the central portion and the peripheral portion of the chip. Therefore, for example, the power supply area pads are arranged at the center and the periphery of the chip so that the area pad arrangement of FIG. 2 is used at the center of the chip and the area pad arrangement of FIG. If changed, the voltage drop can be effectively suppressed in both the central portion and the peripheral portion of the chip.
  • the semiconductor integrated circuit device of the present invention since the arrangement of the power supply area pads is changed between the central portion and the peripheral portion of the chip, it is possible to prevent a voltage drop from locally increasing on the chip. can do.
  • FIG. 1 is a diagram showing an example of a conventional power supply area pad arrangement.
  • FIG. 2 is a diagram showing another example of a conventional power supply area pad arrangement.
  • FIG. 3 is a diagram showing still another example of the conventional power supply area pad arrangement.
  • FIG. 4 is a diagram showing an example of the power supply area pad arrangement.
  • FIG. 5 is an explanatory diagram for calculating the resistance from each power supply area pad.
  • 6A is an enlarged view of the center portion of the chip in the case of the power supply area pad arrangement of FIG. 2
  • FIG. 6B is an enlarged view of the center portion of the chip in the case of the power supply area pad arrangement of FIG.
  • FIG. 7 is a graph showing resistance values at the center of the chip in the case of the power supply area pad arrangement of FIGS.
  • FIG. 8A is an enlarged view of the chip peripheral portion in the case of the power supply area pad arrangement of FIG. 2, and FIG. 8B is an enlarged view of the chip peripheral portion in the case of the power supply area pad arrangement of FIG.
  • FIG. 9 is a diagram showing a graph of resistance values at the periphery of the chip in the case of the power supply area pad arrangement of FIGS.
  • FIG. 10 is a diagram showing a power supply area pad arrangement according to the first embodiment of the semiconductor integrated circuit device of the present invention.
  • FIG. 11 is a diagram showing a power supply area pad arrangement according to the second embodiment of the semiconductor integrated circuit device of the present invention.
  • FIG. 12 is a diagram showing a power supply area pad arrangement of the semiconductor integrated circuit device according to the third embodiment of the present invention.
  • FIG. 13 is a diagram showing an arrangement of power supply I / O pads and power supply area pads in the semiconductor integrated circuit device according to the fourth embodiment of the present invention.
  • FIG. 10 is a diagram showing a first embodiment of the area pad arrangement of the semiconductor integrated circuit device of the present invention. Here, attention is paid to the arrangement of the power supply area pads, and the signal area pads are not drawn in the drawing.
  • the power supply area pad arrangement shown in FIG. 10 will be described. As shown in the drawing, in two columns and two rows of the peripheral portion P of the chip 101, different power source area pads are alternately arranged in both the row direction and the column direction. That is, in both the row direction and the column direction, the VDD area pad 103 connected to the high voltage power supply VDD that is the first power supply and the GND area pad 104 connected to the ground power supply GND that is the second power supply alternately. Are lined up. Further, except for the central portion M of the chip 101, that is, the peripheral portion P of the chip 101, the same power supply area pads are arranged in the row direction, and different power supply area pads are arranged alternately in the column direction. Yes. That is, the VDD area pad 103 or the GND area pad 104 is continuously arranged in the row direction, and the VDD area pad 103 and the GND area pad 104 are alternately arranged in the column direction.
  • the central portion M has the area pad arrangement shown in FIG. In P, since the area pad arrangement of FIG. 3 is used, the voltage drop can be suppressed.
  • the peripheral portion P has two columns and two rows. However, if the arrangement is changed between the peripheral portion P and the central portion M so as to optimally suppress the voltage drop, the peripheral portion P column. The number and the number of lines can be changed.
  • FIG. 11 is a diagram of the second embodiment of the area pad arrangement of the semiconductor integrated circuit device of the present invention. Here, attention is paid to the arrangement of the power supply area pads, and the signal area pads are not drawn in the drawing.
  • VDD1 area pad (denoted by reference symbol V1) 1101, a VDD2 area pad (denoted by reference symbol V2) 1102, and a GND area pad 104.
  • V1 area pad (denoted by reference symbol V1) 1101, a VDD2 area pad (denoted by reference symbol V2) 1102, and a GND area pad 104.
  • V1 area pad (denoted by reference symbol V1) 1101, a VDD2 area pad (denoted by reference symbol V2) 1102, and a GND area pad 104.
  • the VDD1 area pad 1101, the VDD2 area pad 1102, and the GND area pad 104 are alternately arranged in both the row direction and the column direction. Further, except for the central portion M of the chip 101, that is, the peripheral portion P of the chip 101, the same power supply area pads are arranged in the row direction, and different power supply area pads are arranged in order in the column direction. ing.
  • the VDD1 area pad 1101, the VDD2 area pad 1102, or the GND area pad 104 is successively arranged in the row direction, and the VDD1 area pad 1101, the VDD2 area pad 1102, and the GND area pad 104 are arranged in order in the column direction. Yes.
  • the voltage drop can be suppressed in both the central portion M and the peripheral portion P as in the first embodiment.
  • the peripheral part P is sequentially arranged in 3 columns and 3 rows, but if the arrangement is changed so as to optimally suppress the voltage drop at the peripheral part P and the central part M, the peripheral part P It is possible to change the number of columns and rows of P.
  • FIG. 12 is a diagram of the second embodiment of the area pad arrangement of the semiconductor integrated circuit device of the present invention. Here, attention is paid to the arrangement of the power supply area pads, and the signal area pads are not drawn in the drawing.
  • the power supply area pad arrangement shown in FIG. 12 will be described. As shown in the figure, in the third column and third row of the peripheral portion P of the chip 101, different power supply area pads are arranged in order in the row direction and the column direction. That is, the VDD1 area pad 1101, the VDD2 area pad 1102, and the GND area pad 104 are alternately arranged in both the row direction and the column direction. Further, except for the central portion M of the chip 101, that is, the peripheral portion P of the chip 101, the same power supply area pads are arranged in the row direction, and different power supply area pads are arranged in order in the column direction. ing. That is, the VDD1 area pad 1101 or the GND area pad 104 is successively arranged in the row direction, and the VDD1 area pad 1101 and the GND area pad 104 are arranged in order in the column direction.
  • the voltage drop can be suppressed in both the central portion M and the peripheral portion P as in the first embodiment.
  • the VDD2 area pad 1102 exists only in the peripheral portion P of the chip 101.
  • the block supplied by the VDD2 area pad 1102 exists only around the chip, by arranging the VDD2 area pad 1102 only in the chip peripheral part P, more VDD1 area pads 1101 are arranged in the chip center part M. As a whole, the voltage drop is optimally suppressed.
  • the present invention is not limited to this example, and if the block supplied by the VDD2 area pad 1102 exists only at the center of the chip, the opposite configuration may be adopted.
  • the peripheral portion P is sequentially arranged in three columns and three rows. However, if the arrangement is changed in the peripheral portion P and the central portion M so as to optimally suppress the voltage drop, the peripheral portion P It is possible to change the number of columns and the number of rows.
  • FIG. 13 is a diagram of an embodiment 4 of an area pad array of a semiconductor integrated circuit device according to the present invention.
  • attention is paid to the arrangement of the power supply I / O pad and the power supply area pad, and the signal I / O pad and the signal area pad are not shown in the drawing.
  • the arrangement of the power I / O pads shown in FIG. 13 will be described. As shown in the figure, in the I / O pad region PD located on the outer periphery of the chip peripheral portion P, the VDDI / O pad 1301 and the GNDI / O pad 1302 are alternately arranged. Next, the power supply area pad arrangement will be described. As shown in the figure, in one column and one row of the peripheral portion P of the chip 101, different power source area pads are alternately arranged in both the row direction and the column direction. Looking at the relationship between adjacent power supply I / O pads, the VDDI / O pad 1301 and the GND area pad 104 or the VDD area pad 103 and the GNDI / O pad 1302 are arranged next to each other. Yes.
  • area pads or I / O pads connected to the high voltage power supply VDD and I / O pads or area pads connected to the ground power supply GND are alternately arranged in both the row direction and the column direction.
  • an array in which the same power supply area pads are arranged in the row direction and different power supply area pads are arranged alternately in the column direction. is doing. That is, the VDD area pad 103 or the GND area pad 104 is continuously arranged in the row direction, and the VDD area pad 103 and the GND area pad 104 are alternately arranged in the column direction.
  • the peripheral portion P includes two columns and two rows including I / O pads, that is, the area pad has one row and one column.
  • the peripheral portion P and the central portion M each have an optimum voltage drop. If the arrangement is changed so as to suppress it, the number of columns and rows of the peripheral portion P can be changed.
  • the power supply I / O pad and the power supply area pad are two types connected to the high voltage power supply VDD and the ground power supply GND.
  • the same as in the second and third embodiments Therefore, it is obvious that the same effect can be obtained.
  • the semiconductor integrated circuit device since the arrangement of the power supply area pads is changed between the central portion and the peripheral portion of the chip, the voltage drop can be effectively suppressed at any position on the chip.
  • the chip performance deterioration can be prevented and it is useful for designing a semiconductor integrated circuit device having a power supply area pad.

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Abstract

　半導体集積回路装置において、チップ１０１の周辺部Ｐと中央部Ｍとでは、電源エリアパッドの配置関係が変更される。即ち、チップ１０１の周辺部Ｐの２列、２行では、行方向及び列方向共に、高電圧電源ＶＤＤに接続されるＶＤＤエリアパッド１０３と、接地電源ＧＮＤに接続されるＧＮＤエリアパッド１０４とが交互に並んで配置される。また、チップ１０１の中央部Ｍでは、行方向に同じＶＤＤエリアパッド１０３又はＧＮＤエリアパッド１０４が続いて並び、列方向にはＶＤＤエリアパッド１０３とＧＮＤエリアパッド１０４とが交互に並んで配置される。これ等の電源エリアパッド配列により、電圧降下が抑えられる。

Description

半導体集積回路装置
　本発明は、多層配線層を有するフリップチップのエリアパッド配列とその電源構造とを備えた半導体集積回路装置に関する。
　半導体集積回路の設計では、予め、入出力信号や電源を接続するＩ／Ｏパッドを配置する領域としてのＩ／Ｏパッド領域、及び、スタンダードセルやマクロを配置する領域としてのゲート領域の位置が各々決められている。例えば、Ｉ／Ｏパッド領域は、半導体集積回路装置としてのチップの周辺部、ゲート領域は、前記Ｉ／Ｏパッド領域に囲まれた中央部（内部）である。そして、設計の際、Ｉ／Ｏパッドやスタンダードセル、マクロは、その決められた領域の中において、設計、配置される。
　Ｉ／Ｏパッドを用いた半導体集積回路装置では、入出力信号数が増えると、Ｉ／Ｏパッドの数も増えるため、チップ辺の長さを長くする必要がある。このとき、ゲート領域の面積が増加するため、ゲートサイズによっては、ゲート領域のデッドスペースが増加することが考えられる。また、チップ辺が長くなると、チップの電源Ｉ／Ｏパッドから、チップ中央までの距離が長くなり、抵抗が高くなることにより、電圧降下も大きくなる。電圧降下が大きいと、供給される電圧が低くなり、動作速度の低下を招くという問題がある。
　これに関連する技術として、フリップチップパッケージを使用する方法がある。フリップチップパッケージを使用することにより、信号端子数を増やすことが可能になることや、ビルドアップ基板と呼ばれるパッケージとチップとを接続する中間基板に電源プレーンを設けることができ、チップの内部領域の任意の場所に電源エリアパッドの配置が可能となり、チップ内部の電源供給能力が向上する。
　従来技術として、フリップチップのエリアパッド配列と電源構造が公知の技術として知られている。（特許文献１、特許文献２、特許文献３参照）
　従来のエリアパッド配列を図１に示す。図１のチップ１０１では、エリアパッドとして、信号エリアパッド（図の符号Ｓで表記）１０２と、ＶＤＤエリアパッド（図の符号Ｖで表記）１０３と、ＧＮＤエリアパッド（図の符号Ｇで表記）１０４との３種類が配置されている。ＶＤＤエリアパッド１０３とＧＮＤエリアパッド１０４は、電源エリアパッドの一部である。本明細書では、電源エリアパッドの配置と電圧降下について述べるので、以下、電源エリアパッドのみについて話を進める。
　図１において、電源エリアパッドのみの配列に注目した図が図２である。これは、特許文献３のエリアパッド配列と同様である。つまり、行方向に、同じ電源エリアパッドが並んでおり、列方向には、異なる電源エリアパッドが交互に並んでいる配列をしている。行方向には、ＶＤＤエリアパッド１０３又はＧＮＤエリアパッド１０４が続いて並び、列方向には、ＶＤＤエリアパッド１０３とＧＮＤエリアパッド１０４とが交互に並んでいる。
　図３に、異なる電源エリアパッド配列を示す。図３では、行方向、列方向共に、異なる電源エリアパッドが交互に並んでいる。つまり、行方向、列方向共に、ＶＤＤエリアパッド１０３と、ＧＮＤエリアパッド１０４とが交互に並んでいる。これは、特許文献２のエリアパッド配列と同様である。
特開２００３―０６８８５２号公報 特開２００３―１２４３１８号公報 特開２００４－０４７５１６号公報
　しかしながら、図２及び図３の電源エリアパッド配列では、電源供給が不十分であり、電圧降下が最適ではない箇所がある。以下、詳述する。
　図２と図３の電源エリアパッド配列での電圧降下について述べる。図４に示すように、チップ１０１の中央部Ａ点と、チップ１０１の周辺部Ｂ点とについて、図２の電源エリアパッド４０１の配置の場合と、図３の電源エリアパッド４０１の配置の場合とを比較する。
　電圧降下の影響は、ＶＤＤ電圧の降下と、ＧＮＤ電圧の上昇によって決定される。そこで、ＶＤＤ電源からの抵抗と、ＧＮＤ電源からの抵抗とを求めて、比較をする。
　先ず、図５を用いて、チップの一部５０１において、各電源エリアパッドからの中央点ｘまでの抵抗を考える。各電源エリアパッドが等間隔に配置されているとし、ｘ点の右隣の電源エリアパッドからの抵抗をＲとする。このとき、抵抗値は距離に比例するので、ｘ点の右斜め上の電源エリアパッドからの抵抗は、√２Ｒとなる。また、ｘ点の真上の電源エリアパッドからの抵抗をｋＲ（ｋ＞０）とする。電源エリアパッド間の間隔より、各配線層間の間隔の方が極く小さいとすると、ｋ＜＜１となる。
　次に、図６を用いて、図４のチップ１０１の中央部Ａ点での、図２の電源エリアパッド配列の場合と、図３の電源エリアパッド配列の場合の、ＶＤＤ電源からの抵抗と、ＧＮＤ電源からの抵抗を求める。
　図６（ａ）は、図２の電源エリアパッド配置の場合の図４のチップ１０１中央部Ａ点での拡大図である。図６（ｂ）は、図３の電源エリアパッド配置の場合の図４のチップ中央部Ａ点での拡大図である。
　図６（ａ）において、チップ中央部５０１における符号Ｘで示した点について、他のＶＤＤエリアパッド１０３からの抵抗は、左右の２つのＶＤＤエリアパッド１０３からと、真上のＶＤＤエリアパッド１０３、計３つの抵抗の合成抵抗になる。３つの抵抗の抵抗値は各々、Ｒ、Ｒ、ｋＲであるので、ＶＤＤエリアパッド１０３からの合成抵抗は｛ｋ／（２ｋ＋１）｝・Ｒとなる。同様にして、ＧＮＤエリアパッド１０４からの合成抵抗は｛√２／２（２＋√２）｝・Ｒとなる。
　同様に、図６（ｂ）において、チップ中央部５０１における符号Ｘで示した点について、ＶＤＤエリアパッド１０３からの合成抵抗は｛√２・ｋ／（４・ｋ＋√２）｝・Ｒ、ＧＮＤエリアパッド１０４からの合成抵抗は（１／４）・Ｒとなる。
　よって、図６（ａ）における、ＶＤＤエリアパッド１０３、ＧＮＤエリアパッド１０４からの抵抗の和は式（１）となる。また、図６（ｂ）における、ＶＤＤエリアパッド１０３、ＧＮＤエリアパッド１０４からの抵抗の和は式（２）となる。
Figure JPOXMLDOC01-appb-M000001
Figure JPOXMLDOC01-appb-M000002
　図７に、０＜ｋ＜０．５の範囲での前記式（１）、（２）のグラフを示す。同図から判るように、０＜ｋ＜＜１の範囲では、式（１）の方が、小さな値になる。つまり、チップの中央部では、図２の電源エリアパッド配列の方が抵抗が小さく、電圧降下も小さくなる。
　次に、図８を用いて、図４のチップ１０１の周辺部Ｂ点での、図２の電源エリアパッド配列の場合と、図３の電源エリアパッド配列の場合の、ＶＤＤ電源からの抵抗と、ＧＮＤ電源からのの抵抗を求める。
　図８（ａ）は、図２の電源エリアパッド配置の場合の図４のチップ１０１周辺部Ｂ点での拡大図である。図８（ｂ）は、図３の電源エリアパッド配置の場合の図４のチップ周辺部Ｂ点での拡大図である。図８（ａ）、（ｂ）では、チップ周辺部５０２として下辺周辺の図を示しており、図の下辺は、チップ１０１の下辺である。
　図８（ａ）において、チップ周辺部５０２における符号Ｘで示した点について、他のＶＤＤエリアパッド１０３からの抵抗は、左右の２つのＶＤＤエリアパッド１０３からと、真上のＶＤＤエリアパッド１０３、計３つの抵抗の合成抵抗になる。３つの抵抗の抵抗値は各々、Ｒ、Ｒ、ｋＲであるので、ＶＤＤエリアパッド１０３からの合成抵抗は｛ｋ／（２・ｋ＋１）｝・Ｒとなる。同様にして、ＧＮＤエリアパッド１０４からの合成抵抗は｛１／（１＋√２）｝・Ｒとなる。
　同様に、図８（ｂ）において、チップ周辺部５０２における、ＶＤＤエリアパッド１０３からの合成抵抗は｛ｋ／（√２・ｋ＋１）｝・Ｒ、ＧＮＤエリアパッド１０４からの合成抵抗は（１／３）・Ｒとなる。
　よって、図８（ａ）における、ＶＤＤエリアパッド１０３、ＧＮＤエリアパッド１０４からの抵抗の和は式（３）となる。また、図８（ｂ）における、ＶＤＤエリアパッド１０３、ＧＮＤエリアパッド１０４からの抵抗の和は式（４）となる。
Figure JPOXMLDOC01-appb-M000003
Figure JPOXMLDOC01-appb-M000004
　図９に、０＜ｋ＜０．５の範囲での式（３）、（４）のグラフを示す。図から判るように、０＜ｋ＜＜１の範囲では、式（４）の方が、小さな値になる。つまり、チップ周辺部５０２では、図３の電源エリアパッド配列の方が抵抗が小さく、電圧降下も小さくなる。
　このように、図２及び図３の電源エリアパッド配列では、チップ１０１内の位置に依存して、電圧降下を最小にできないという課題がある。
　本発明の半導体集積回路装置は、上述した課題を解決するものであり、その目的は、チップの中央部と周辺部とでＩ／Ｏエリアパッド及び電源エリアパッドの配列を変更することにより、チップ内の位置に依存する電圧降下を抑えることにある。
　具体的に、本発明の半導体集積回路装置は、複数のエリアパッド及び、少なくとも２つの電源を有する半導体集積回路装置であって、前記複数のエリアパッドには、第１の電源に接続されたエリアパッドと、第２の電源に接続されたエリアパッドとが含まれており、前記第１の電源に接続されたエリアパッドと、前記第２の電源に接続されたエリアパッドとの配置関係は、前記半導体集積回路装置の中央部と周辺部とで異なることを特徴とする。
　本発明は、前記半導体集積回路装置において、前記第１の電源に接続されたエリアパッドと、前記第２の電源に接続されたエリアパッドとは、前記半導体集積回路装置の中央部において、行方向のみ又は列方向のみ、交互に配置されていることを特徴とする。
　本発明は、前記半導体集積回路装置において、前記第１の電源に接続されたエリアパッドと、前記第２の電源に接続されたエリアパッドとは、前記半導体集積回路装置の周辺部において、行方向及び列方向共に交互に配置されていることを特徴とする。
　本発明は、前記半導体集積回路装置において、前記第１の電源に接続されたエリアパッドと、前記第２の電源に接続されたエリアパッドとは、前記半導体集積回路装置の周辺部において、少なくとも２行又は２列分、行方向及び列方向共に交互に配置されていることを特徴とする。
　本発明は、前記半導体集積回路装置において、前記第１の電源は高電圧電源であり、前記第２の電源は接地電源であることを特徴とする。
　本発明は、前記半導体集積回路装置において、前記複数のエリアパッドには、第３の電源に接続されたエリアパッドが含まれており、前記第１の電源に接続されたエリアパッドと、前記第２の電源に接続されたエリアパッドと、前記第３の電源に接続されたエリアパッドとの配置関係は、前記半導体集積回路装置の中央部と周辺部とで異なることを特徴とする。
　本発明は、前記半導体集積回路装置において、前記第３の電源に接続されたエリアパッドは、前記半導体集積回路の中央部又は周辺部の何れか一方にしか存在しないことを特徴とする。
　本発明の導体集積回路装置は、複数のＩ／Ｏバッド及び複数のエリアパッド、並びに少なくとも２つの電源を有する半導体集積回路装置において、前記複数のＩ／Ｏパッドには、第１の電源に接続されたＩ／Ｏパッドと、第２の電源に接続されたＩ／Ｏパッドとが含まれており、前記複数のエリアパッドには、前記第１の電源に接続されたエリアパッドと、前記第２の電源に接続されたエリアパッドとが含まれており、前記半導体集積回路装置の周辺部における前記第１の電源に接続されたＩ／Ｏパッド及びエリアパッドと、前記第２の電源に接続されたＩ／Ｏパッド及びエリアパッドとの配置関係は、前記半導体集積回路装置の中央部における前記第１の電源に接続されたエリアパッドと、前記第２の電源に接続されたエリアパッドとの配置関係とは異なることを特徴とする。
　本発明は、前記半導体集積回路装置において、前記第１の電源に接続されたエリアパッドと、前記第２の電源に接続されたエリアパッドとは、前記半導体集積回路装置の中央部において、行方向のみ又は列方向のみ、交互に配置されていることを特徴とする。
　本発明は、前記半導体集積回路装置において、前記第１の電源に接続されたＩ／Ｏパッドと、前記第２の電源に接続されたＩ／Ｏパッドと、前記第１の電源に接続されたエリアパッドと、前記第２の電源に接続されたエリアパッドとは、前記半導体集積回路装置の周辺部において、行方向及び列方向共に交互に配置されていることを特徴とする。
　本発明は、前記半導体集積回路装置において、前記第１の電源に接続されたエリアパッドと、前記第２の電源に接続されたエリアパッドとは、前記半導体集積回路装置の周辺部において、少なくとも１行又は１列分、行方向及び列方向共に交互に配置されていることを特徴とする。
　本発明は、前記半導体集積回路装置において、前記第１の電源は高電圧電源であり、前記第２の電源は接地電源であることを特徴とする。
　本発明は、前記半導体集積回路装置において、前記複数のエリアパッドには、第３の電源に接続されたＩ／Ｏパッドと、前記第３の電源に接続されたエリアパッドとが含まれており、前記第１の電源に接続されたエリアパッドと、前記第２の電源に接続されたエリアパッドと、前記第３の電源に接続されたエリアパッドとの配置関係は、前記半導体集積回路装置の中央部と周辺部とで異なることを特徴とする。
　本発明は、前記半導体集積回路装置において、前記第３の電源に接続されたエリアパッドは、前記半導体集積回路の中央部又は周辺部の何れか一方にしか存在しないことを特徴とする。
　以上により、本発明では、チップの中央部と周辺部とで電源エリアパッドの配列が変更される。従って、例えば、チップの中央部では前記図２のエリアパッド配列とし、チップの周辺部では前記図３のエリアパッド配列となるように、電源エリアパッドの配列をチップの中央部と周辺部とで変更すれば、チップの中央部及び周辺部の双方で電圧降下を有効に抑えることができる。
　以上説明したように、本発明の半導体集積回路装置によれば、チップの中央部と周辺部とで電源エリアパッドの配列を変更したので、チップ上で局所的に電圧降下が大きくなることを防止することができる。
図１は従来の電源エリアパッド配列の例を示す図である。 図２は従来の電源エリアパッド配列の他の例を示す図である。 図３は従来の電源エリアパッド配列の更に他の例を示す図である。 図４は電源エリアパッド配列の一例を示す図である。 図５は各電源エリアパッドからの抵抗の計算のための説明図である。 図６（ａ）は図２の電源エリアパッド配置の場合のチップ中央部の拡大図、同図（ｂ）は図３の電源エリアパッド配置の場合のチップ中央部の拡大図である。 図７は図２及び図３の電源エリアパッド配置の場合のチップ中央部での抵抗値のグラフを示す図である。 図８（ａ）は図２の電源エリアパッド配置の場合のチップ周辺部の拡大図、同図（ｂ）は図３の電源エリアパッド配置の場合のチップ周辺部の拡大図である。 図９は図２及び図３の電源エリアパッド配置の場合のチップ周辺部での抵抗値のグラフを示す図である。 図１０は本発明の半導体集積回路装置の実施形態１の電源エリアパッド配列を示す図である。 図１１は本発明の半導体集積回路装置の実施形態２の電源エリアパッド配列を示す図である。 図１２は本発明の半導体集積回路装置の実施形態３の電源エリアパッド配列を示す図である。 図１３は本発明の半導体集積回路装置の実施形態４の電源Ｉ／Ｏパッド及び電源エリアパッドの配列を示す図である。
　（第１の実施形態）
　以下、本発明の第１の実施形態について添付図面を参照して説明する。
　図１０は、本発明の半導体集積回路装置のエリアパッド配列の実施形態１を示す図である。尚、ここでは、電源エリアパッドの配置に注目しており、信号エリアパッドは図には描いていない。
　図１０に示される電源エリアパッド配列について説明する。図示されているように、チップ１０１の周辺部Ｐの２列、２行では、行方向及び列方向共に、異なる電源エリアパッドが交互に並んでいる。つまり、行方向及び列方向共に、第１の電源である高電圧電源ＶＤＤに接続されるＶＤＤエリアパッド１０３と、第２の電源である接地電源ＧＮＤに接続されるＧＮＤエリアパッド１０４とが交互に並んでいる。また、チップ１０１の中央部Ｍ、即ち、チップ１０１の周辺部Ｐ以外では、行方向に同じ電源エリアパッドが並んでおり、列方向には異なる電源エリアパッドが交互に並んでいる配列をしている。つまり、行方向には、ＶＤＤエリアパッド１０３又はＧＮＤエリアパッド１０４が続いて並び、列方向には、ＶＤＤエリアパッド１０３とＧＮＤエリアパッド１０４とが交互に並んでいる。
　このような電源エリアパッド配列にすると、発明が解決しようとする課題でも述べたように、中央部Ｍでは、図２のエリアパッド配列になっているので、電圧降下を抑えることができ、周辺部Ｐでは、図３のエリアパッド配列になっているので、電圧降下を抑えることができる。
　図１０の例では、周辺部Ｐを２列２行としているが、周辺部Ｐと中央部Ｍとで、各々電圧降下を最適に抑えるように配置を変更するのであれば、周辺部Ｐの列数、行数を変えることが可能である。
　（第２の実施形態）
　以下に、本発明の第２実施形態について添付図面を参照して説明する。
　図１１は、本発明の半導体集積回路装置のエリアパッド配列の実施形態２の図である。尚、ここでは、電源エリアパッドの配置に注目しており、信号エリアパッドは図には描いていない。
　図１１に示される、電源エリアパッド配列について説明する。本実施形態では、実施形態１と異なり、電源エリアパッドとして、ＶＤＤ１エリアパッド（図の符号Ｖ１で表記）１１０１、ＶＤＤ２エリアパッド（図の符号Ｖ２で表記）１１０２、ＧＮＤエリアパッド１０４の３種類がある。例えば、デジタル用、アナログ用の高電圧電源がある場合や、通常用、基板用の他の高電圧電源がある場合がこれに相当する。
　図示されているように、チップ１０１の周辺部Ｐの３列、３行では、行方向、列方向共に、異なる電源エリアパッドが順に並んでいる。つまり、行方向、列方向共に、ＶＤＤ１エリアパッド１１０１、ＶＤＤ２エリアパッド１１０２、ＧＮＤエリアパッド１０４が交互に並んでいる。また、チップ１０１の中央部Ｍ、即ち、チップ１０１の周辺部Ｐ以外では、行方向に、同じ電源エリアパッドが並んでおり、列方向には、異なる電源エリアパッドが順に並んでいる配列をしている。つまり、行方向には、ＶＤＤ１エリアパッド１１０１又はＶＤＤ２エリアパッド１１０２又はＧＮＤエリアパッド１０４が続いて並び、列方向には、ＶＤＤ１エリアパッド１１０１とＶＤＤ２エリアパッド１１０２とＧＮＤエリアパッド１０４とが順に並んでいる。
　このような電源エリアパッド配列にすると、実施形態１と同様に、中央部Ｍ、周辺部Ｐ共に、電圧降下を抑えることができる。
　図１１の例では、周辺部Ｐを３列３行で順にしているが、周辺部Ｐと中央部Ｍとで、各々電圧降下を最適に抑えるように配置を変更するのであれば、周辺部Ｐの列数、行数を変えることが可能である。
　（第３の実施形態）
　以下に、本発明の第３実施形態について添付図面を参照して説明する。
　図１２は、本発明の半導体集積回路装置のエリアパッド配列の実施形態２の図である。尚、ここでは、電源エリアパッドの配置に注目しており、信号エリアパッドは図には描いていない。
　図１２に示される、電源エリアパッド配列について説明する。図示されているように、チップ１０１の周辺部Ｐの３列、３行では、行方向、列方向共に、異なる電源エリアパッドが順に並んでいる。つまり、行方向、列方向共に、ＶＤＤ１エリアパッド１１０１、ＶＤＤ２エリアパッド１１０２、ＧＮＤエリアパッド１０４が交互に並んでいる。また、チップ１０１の中央部Ｍ、即ち、チップ１０１の周辺部Ｐ以外では、行方向に、同じ電源エリアパッドが並んでおり、列方向には、異なる電源エリアパッドが順に並んでいる配列をしている。つまり、行方向には、ＶＤＤ１エリアパッド１１０１又はＧＮＤエリアパッド１０４が続いて並び、列方向には、ＶＤＤ１エリアパッド１１０１とＧＮＤエリアパッド１０４とが順に並んでいる。
　このような電源エリアパッド配列にすると、実施形態１と同様に、中央部Ｍ、周辺部Ｐ共に、電圧降下を抑えることができる。
　本実施形態では、実施形態２と異なり、ＶＤＤ２エリアパッド１１０２は、チップ１０１の周辺部Ｐにしか存在しない。例えばＶＤＤ２エリアパッド１１０２により供給されるブロックがチップ周辺にしか存在しない場合などは、チップ周辺部ＰのみにＶＤＤ２エリアパッド１１０２を配置することにより、チップ中央部ＭでＶＤＤ１エリアパッド１１０１がより多く配置され、全体として電圧降下が最適に抑えられる。尚、この本実施形態の例に限らず、ＶＤＤ２エリアパッド１１０２により供給されるブロックがチップ中央部にしか存在しない場合には、前記とは逆の構成を採用しても良い。
　図１２の例では、周辺部Ｐを３列３行で順にしているが、周辺部Ｐと中央部Ｍで、各々電圧降下を最適に抑えるように配置を変更するのであれば、周辺部Ｐの列数、行数を変えることが可能である。
　（第４の実施形態）
　以下に、本発明の第４実施形態について添付図面を参照して説明する。
　図１３は、本発明の半導体集積回路装置のエリアパッド配列の実施形態４の図である。尚、ここでは、電源Ｉ／Ｏパッド及び電源エリアパッドの配置に注目しており、信号Ｉ／Ｏパッド、信号エリアパッドは図には描いていない。
　図１３に示される電源Ｉ／Ｏパッドの配列について説明する。図示されているように、チップ周辺部Ｐの外周に位置するＩ／Ｏパッド領域ＰＤにおいて、ＶＤＤＩ／Ｏパッド１３０１、ＧＮＤＩ／Ｏパッド１３０２は交互に並んでいる。次に電源エリアパッド配列について説明する。図示されているように、チップ１０１の周辺部Ｐの１列、１行では、行方向、列方向共に、異なる電源エリアパッドが交互に並んでいる。また、隣接する電源Ｉ／Ｏパッドとの関係を見ると、こちらもＶＤＤＩ／Ｏバッド１３０１とＧＮＤエリアパッド１０４とが、又はＶＤＤエリアパッド１０３とＧＮＤＩ／Ｏパッド１３０２とが隣り合うように並んでいる。つまり、行方向、列方向共に、高電圧電源ＶＤＤに接続されたエリアパッド又はＩ／Ｏパッド、接地電源ＧＮＤに接続されたＩ／Ｏパッド又はエリアパッドが交互に並んでいる。また、チップ１０１の中央部Ｍ、即ち、チップ１０１の周辺部Ｐ以外では、行方向に、同じ電源エリアパッドが並んでおり、列方向には、異なる電源エリアパッドが交互に並んでいる配列をしている。つまり、行方向には、ＶＤＤエリアパッド１０３又はＧＮＤエリアパッド１０４が続いて並び、列方向には、ＶＤＤエリアパッド１０３とＧＮＤエリアパッド１０４とが交互に並んでいる。
　このような電源エリアパッド配列にすると、実施形態１と同様に、中央部Ｍでは、図２の電源配列になっているので、電圧降下を抑えることができ、周辺部Ｐでは、図３の電源配列になっているので、電圧降下を抑えることができる。
　図１３の例では、周辺部Ｐを、Ｉ／Ｏパッドを含め２列２行、つまりエリアパッドは１行１列としているが、周辺部Ｐと中央部Ｍとで、各々電圧降下を最適に抑えるように配置を変更するのであれば、周辺部Ｐの列数、行数を変えることが可能である。
　尚、本実施形態では、電源Ｉ／Ｏパッド、電源エリアパッドは高電圧電源ＶＤＤ、接地電源ＧＮＤに繋がる２種類としているが、３種類以上ある場合でも、実施形態２、３と同様にすることにより、同様の効果が得られることは明白である。
　以上説明したように、本発明の半導体集積回路装置は、チップの中央部と周辺部とで電源エリアパッドの配列を変更したので、チップの何れの位置においても電圧降下を有効に抑えることができ、チップのパフォーマンス劣化を防ぐことができ、電源エリアパッドを有する半導体集積回路装置の設計に有用である。
１０１　　　　　チップ
１０２　　　　　信号エリアパッド
１０３　　　　　ＶＤＤエリアパッド
１０４　　　　　ＧＮＤエリアパッド
４０１　　　　　電源エリアパッド
１１０１　　　　ＶＤＤ１エリアパッド
１１０２　　　　ＶＤＤ２エリアパッド
１３０１　　　　ＶＤＤＩ／Ｏパッド
１３０２　　　　ＧＮＤＩ／Ｏパッド
Ｍ　　　　　　　チップ中央部
Ｐ　　　　　　　チップ周辺部
ＰＤ　　　　　　Ｉ／Ｏパッド領域
５０１　　　　　チップ中央部
５０２　　　　　チップ周辺部

Claims (14)

  1. 　複数のエリアパッド及び、少なくとも２つの電源を有する半導体集積回路装置であって、
    　前記複数のエリアパッドには、第１の電源に接続されたエリアパッドと、第２の電源に接続されたエリアパッドとが含まれており、
    　前記第１の電源に接続されたエリアパッドと、前記第２の電源に接続されたエリアパッドとの配置関係は、前記半導体集積回路装置の中央部と周辺部とで異なる
    　ことを特徴とする半導体集積回路装置。
  2. 　前記請求項１記載の半導体集積回路装置において、
    　前記第１の電源に接続されたエリアパッドと、前記第２の電源に接続されたエリアパッドとは、前記半導体集積回路装置の中央部において、行方向のみ又は列方向のみ、交互に配置されている
    　ことを特徴とする半導体集積回路装置。
  3. 　前記請求項１又は２に記載の半導体集積回路装置において、
    　前記第１の電源に接続されたエリアパッドと、前記第２の電源に接続されたエリアパッドとは、前記半導体集積回路装置の周辺部において、行方向及び列方向共に交互に配置されている
    　ことを特徴とする半導体集積回路装置。
  4. 　前記請求項１～３の何れか１項に記載の半導体集積回路装置において、
    　前記第１の電源に接続されたエリアパッドと、前記第２の電源に接続されたエリアパッドとは、前記半導体集積回路装置の周辺部において、少なくとも２行又は２列分、行方向及び列方向共に交互に配置されている
    　ことを特徴とする半導体集積回路装置。
  5. 　前記請求項１～４の何れか１項に記載の半導体集積回路装置において、
    　前記第１の電源は高電圧電源であり、前記第２の電源は接地電源である
    　ことを特徴とする半導体集積回路装置。
  6. 　前記請求項１～５の何れか１項に記載の半導体集積回路装置において、
    　前記複数のエリアパッドには、第３の電源に接続されたエリアパッドが含まれており、
    　前記第１の電源に接続されたエリアパッドと、前記第２の電源に接続されたエリアパッドと、前記第３の電源に接続されたエリアパッドとの配置関係は、前記半導体集積回路装置の中央部と周辺部とで異なる
    　ことを特徴とする半導体集積回路装置。
  7. 　前記請求項６に記載の半導体集積回路装置において、
    　前記第３の電源に接続されたエリアパッドは、前記半導体集積回路の中央部又は周辺部の何れか一方にしか存在しない
    　ことを特徴とする半導体集積回路装置。
  8. 　複数のＩ／Ｏバッド及び複数のエリアパッド、並びに少なくとも２つの電源を有する半導体集積回路装置において、
    　前記複数のＩ／Ｏパッドには、第１の電源に接続されたＩ／Ｏパッドと、第２の電源に接続されたＩ／Ｏパッドとが含まれており、
    　前記複数のエリアパッドには、前記第１の電源に接続されたエリアパッドと、前記第２の電源に接続されたエリアパッドとが含まれており、
    　前記半導体集積回路装置の周辺部における前記第１の電源に接続されたＩ／Ｏパッド及びエリアパッドと、前記第２の電源に接続されたＩ／Ｏパッド及びエリアパッドとの配置関係は、
    　前記半導体集積回路装置の中央部における前記第１の電源に接続されたエリアパッドと、前記第２の電源に接続されたエリアパッドとの配置関係とは異なる
    　ことを特徴とする半導体集積回路装置。
  9. 　前記請求項８記載の半導体集積回路装置において、
    　前記第１の電源に接続されたエリアパッドと、前記第２の電源に接続されたエリアパッドとは、前記半導体集積回路装置の中央部において、行方向のみ又は列方向のみ、交互に配置されている
    　ことを特徴とする半導体集積回路装置。
  10. 　前記請求項８又は９に記載の半導体集積回路装置において、
    　前記第１の電源に接続されたＩ／Ｏパッドと、前記第２の電源に接続されたＩ／Ｏパッドと、前記第１の電源に接続されたエリアパッドと、前記第２の電源に接続されたエリアパッドとは、前記半導体集積回路装置の周辺部において、行方向及び列方向共に交互に配置されている
    　ことを特徴とする半導体集積回路装置。
  11. 　前記請求項８～１０の何れか１項に記載の半導体集積回路装置において、
    　前記第１の電源に接続されたエリアパッドと、前記第２の電源に接続されたエリアパッドとは、前記半導体集積回路装置の周辺部において、少なくとも１行又は１列分、行方向及び列方向共に交互に配置されている
    　ことを特徴とする半導体集積回路装置。
  12. 　前記請求項８～１１の何れか１項に記載の半導体集積回路装置において、
    　前記第１の電源は高電圧電源であり、前記第２の電源は接地電源である
    　ことを特徴とする半導体集積回路装置。
  13. 　前記請求項８～１２の何れか１項に記載の半導体集積回路装置において、
    　前記複数のエリアパッドには、第３の電源に接続されたＩ／Ｏパッドと、前記第３の電源に接続されたエリアパッドとが含まれており、
    　前記第１の電源に接続されたエリアパッドと、前記第２の電源に接続されたエリアパッドと、前記第３の電源に接続されたエリアパッドとの配置関係は、前記半導体集積回路装置の中央部と周辺部とで異なる
    　ことを特徴とする半導体集積回路装置。
  14. 　前記請求項１３に記載の半導体集積回路装置において、
    　前記第３の電源に接続されたエリアパッドは、前記半導体集積回路の中央部又は周辺部の何れか一方にしか存在しない
    　ことを特徴とする半導体集積回路装置。
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