JPWO2010100849A1 - 半導体集積回路装置 - Google Patents

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Abstract

半導体集積回路装置において、チップ１０１のゲート領域Ｇの周辺部Ｐと中央部Ｍとでは、電源エリアＩ／Ｏパッドの配置関係が変更される。即ち、ゲート領域Ｇの周辺部Ｐの２列、２行では、行方向及び列方向共に、高電圧電源ＶＤＤに接続されるＶＤＤエリアＩ／Ｏパッド１０３と、接地電源ＧＮＤに接続されるＧＮＤエリアＩ／Ｏパッド１０４とが交互に並んで配置される。また、ゲート領域Ｇの中央部Ｍでは、行方向に同じＶＤＤエリアＩ／Ｏパッド１０３又はＧＮＤエリアＩ／Ｏパッド１０４が続いて並び、列方向にはＶＤＤエリアＩ／Ｏパッド１０３とＧＮＤエリアＩ／Ｏパッド１０４とが交互に並んで配置される。これ等の電源エリアＩ／Ｏパッド配列により、電圧降下が抑えられる。

Description

本発明は、多層配線層を有するフリップチップのエリアＩ／Ｏパッド配列とその電源構造とを備えた半導体集積回路装置に関する。
半導体集積回路の設計では、予め、Ｉ／Ｏセルを配置する領域としての周辺Ｉ／Ｏ領域、及び、スタンダードセルやマクロを配置する領域としてのゲート領域の位置が各々決められている。例えば、周辺Ｉ／Ｏ領域は、半導体集積回路装置としてのチップの周辺部、ゲート領域は、その周辺Ｉ／Ｏ領域に囲まれた中央部（内部）である。そして、設計の際に、Ｉ／Ｏセルやスタンダードセル及びマクロは、その決められた周辺Ｉ／Ｏ領域及びゲート領域の各々の内部において、設計、配置される。
図１４は、半導体集積回路装置としてのチップの全体図を示す。同図において、チップ２００は、周辺Ｉ／Ｏ領域２０１とゲート領域２０２とを有する。前記周辺Ｉ／Ｏ領域２０１には、図示しないがＩ／ＯセルやＥＳＤ保護回路が配置され、ゲート領域２０２には、同図に示すようにスタンダードセル２０３やマクロ２０４が配置される。
また、前記Ｉ／ＯセルやＥＳＤ保護回路は、チップ２００の内外への入出力信号や電源と接続されるＩ／Ｏパッドに接続される。以下、電源に繋がるＩ／Ｏパッドを電源Ｉ／Ｏパッド、信号に繋がるＩ／Ｏパッドを信号Ｉ／Ｏパッドと呼ぶ。特に区別が不要な場合には、単にＩ／Ｏパッドと記す。
従来、Ｉ／Ｏパッドは周辺Ｉ／Ｏ領域上に配置されている。このようなＩ／Ｏパッドを用いた半導体集積回路装置では、チップ２００の内外への入出力信号数が増えると、Ｉ／Ｏパッドの数も増えるため、チップ辺を長くする必要がある。このとき、長いチップ辺に伴いゲート領域の面積が増加するため、ゲートサイズによってはゲート領域のデッドスペースが増加することが懸念される。また、チップ辺が長くなると、チップ周辺の周辺Ｉ／Ｏ領域に配置された電源Ｉ／Ｏパッドからチップ中央部までの距離が長くなり、その結果、電源Ｉ／Ｏパッドからチップ中央部に延びる配線での抵抗値が高くなって、電圧降下が増大する。電圧降下が増大すると、チップ内部へ供給される電圧が低くなり、動作速度の低下を招くという問題が生じる。
チップ内部への電源供給能力の向上に関連する技術として、フリップチップパッケージを使用する方法がある。
このフリップチップパッケージは、信号端子数を増やすことが可能になることや、ビルドアップ基板と呼ばれるパッケージとチップとを接続する中間基板に電源プレーンを設けることができ、チップの内部領域の任意の場所に電源Ｉ／Ｏパッドの配置が可能となるので、チップ内部への電源供給能力を向上させることが可能である。
図１５は、Ｉ／Ｏパッド周りの構成の一例を示す。同図は、前記図１４の周辺Ｉ／Ｏ領域２０１の範囲を拡大したものである。
チップ２００周辺の周辺Ｉ／Ｏ領域２０１には、複数のＩ／Ｏセル２１０やＥＳＤ保護回路２１１が配置されており、一方、チップ２００の内部のゲート領域２０２には、図示しないスタンダードセルやマクロセルが前記複数のＩ／Ｏセル２１０と同じ層で配置されている。
図１５で四角形状で示すＩ／Ｏパッド２２０ａ、２２０ｂ、２２１ａ、２２１ｂは、前記スタンダードセルやＩ／Ｏセルの配置された層とは異なる層に配置されており、前記周辺Ｉ／Ｏ領域２０１に平面視で少なくとも一部が重なっているＩ／Ｏパッド２２０ａ、２２０ｂを周辺Ｉ／Ｏパッド、前記周辺Ｉ／Ｏ領域２０１に重なっていないＩ／Ｏパッド、即ち、ゲート領域２０２上に配置されたＩ／Ｏパッド２２１ａ、２２１ｂをエリアＩ／Ｏパッドと呼ぶ。
デジタル信号用のＩ／Ｏパッド２２０ａ、２２１ｂは、同図に示すようにＩ／Ｏセル２１０及び配線２３０を介してチップ２００内部のゲート領域２０２のスタンダードセル等と接続されている。電源などのアナログ信号用のＩ／Ｏパッド２２０ｂ、２２１ａは、同図に示すように、ＥＳＤ保護回路２１１と接続されると共に配線２３０を介してチップ２００内部のゲート領域２０２のスタンダードセル等に接続されている。
尚、図１５は一例を示し、Ｉ／Ｏパッドが必ずしもＩ／ＯセルやＥＳＤ保護回路に接続されていない場合もある。
以下、電源に繋がるエリアＩ／Ｏパッドを電源エリアＩ／Ｏパッド、信号に繋がるエリアＩ／Ｏパッドを信号エリアＩ／Ｏパッド、電源に繋がる周辺Ｉ／Ｏパッドを電源周辺Ｉ／Ｏパッド、信号に繋がる周辺Ｉ／Ｏパッドを信号周辺Ｉ／Ｏパッドと呼ぶ。特に区別が不要な場合は、単にエリアＩ／Ｏパッド、周辺Ｉ／Ｏパッド、Ｉ／Ｏパッドと記す。
フリップチップのエリアＩ／Ｏパッド配列と電源構造の一例が、例えば特許文献１、特許文献２、特許文献３に記載されている。
それ等の一例として、従来のエリアＩ／Ｏパッド配列を図１に示す。図１のチップ２００では、周辺Ｉ／Ｏ領域２０１で囲まれた領域、即ち、チップ２００の内部に位置するゲート領域２０２において、エリアＩ／Ｏパッドとして、信号エリアＩ／Ｏパッド（同図のＳ表記）１０２と、所定電源ＶＤＤに繋がる電源エリアＩ／ＯパッドであるＶＤＤエリアＩ／Ｏパッド（同図のＶ表記）１０３と、接地電源ＧＮＤに繋がる電源エリアＩ／ＯパッドであるＧＮＤエリアＩ／Ｏパッド（同図のＧ表記）１０４との３種類が配置されている。ＶＤＤエリアＩ／Ｏパッド１０３とＧＮＤエリアＩ／Ｏパッド１０４とは、電源エリアＩ／Ｏパッドの一部である。本願では、電源エリアＩ／Ｏパッドの配置と電圧降下について述べるので、以下、電源エリアＩ／Ｏパッドのみについて話を進める。
図１において、電源エリアＩ／Ｏパッド１０３、１０４のみの配列に注目した図が図２である。図２は、特許文献３のエリアＩ／Ｏパッド配列と同様である。つまり、行方向に同じ電源エリアＩ／Ｏパッドが並んでおり、列方向には、異なる電源エリアＩ／Ｏパッドが交互に並んでいる配列をしている。行方向には、ＶＤＤエリアＩ／Ｏパッド１０３又はＧＮＤエリアＩ／Ｏパッド１０４が続いて並び、列方向には、ＶＤＤエリアＩ／Ｏパッド１０３とＧＮＤエリアＩ／Ｏパッド１０４とが交互に並んでいる。
図３は、異なる電源エリアＩ／Ｏパッドの配列を示す。同図では、行方向及び列方向共に、異なる電源エリアＩ／Ｏパッドが交互に並んでいる。つまり、行方向及び列方向共に、ＶＤＤエリアＩ／Ｏパッド１０３とＧＮＤエリアＩ／Ｏパッド１０４とが交互に並んでいる。この配列は、特許文献２のエリアＩ／Ｏパッド配列と同様である。
尚、半導体集積回路装置は、その用途によって、（１）周辺Ｉ／Ｏパッドを有し、エリアＩ／Ｏパッドを有しないもの、（２）周辺Ｉ／Ｏパッド及びエリアＩ／Ｏパッドを有するもの、（３）周辺Ｉ／Ｏパッドを有さず、エリアＩ／Ｏパッドを有するものなどの種類がある。
特開２００３―０６８８５２号公報 特開２００３―１２４３１８号公報 特開２００４−０４７５１６号公報
しかしながら、図２及び図３の電源エリアＩ／Ｏパッド配列では、電源供給が不十分であり、電圧降下が最適ではない箇所がある。以下、詳述する。
図２と図３の電源エリアＩ／Ｏパッド配列での電圧降下について述べる。図４に示すように、チップ２００のゲート領域２０２の中央部Ａ点と、ゲート領域２０２の周辺部Ｂ点とについて、図２の電源エリアＩ／Ｏパッド４０１の配置の場合と、図３の電源エリアＩ／Ｏパッド４０１の配置の場合とを比較する。
電圧降下の影響は、ＶＤＤ電圧の降下と、ＧＮＤ電圧の上昇によって決定される。そこで、ＶＤＤ電源からの抵抗と、ＧＮＤ電源からの抵抗とを求めて、比較をする。
先ず、図５を用いて、チップの一部５０１において、各電源エリアＩ／Ｏパッドからの中央点ｘまでの抵抗を考える。各電源エリアＩ／Ｏパッドが等間隔に配置されているとし、ｘ点の右隣の電源エリアＩ／Ｏパッドからの抵抗をＲとする。このとき、抵抗値は距離に比例するので、ｘ点の右斜め上の電源エリアＩ／Ｏパッドからの抵抗は、√２Ｒとなる。また、ｘ点の真上の電源エリアＩ／Ｏパッドからの抵抗をｋＲ（ｋ＞０）とする。電源エリアＩ／Ｏパッド間の間隔より、各配線層間の間隔の方が極く小さいとすると、ｋ＜＜１となる。
次に、図６を用いて、図４のチップ２００の中央部Ａ点での、図２の電源エリアＩ／Ｏパッド配列の場合と、図３の電源エリアＩ／Ｏパッド配列の場合との、ＶＤＤ電源からの抵抗と、ＧＮＤ電源からの抵抗を求める。
図６（ａ）は、図２の電源エリアＩ／Ｏパッド配置の場合の図４のチップ１０１中央部Ａ点での拡大図である。図６（ｂ）は、図３の電源エリアＩ／Ｏパッド配置の場合の図４のチップ中央部Ａ点での拡大図である。
図６（ａ）において、チップ中央部５０１における符号Ｘで示した点について、他のＶＤＤエリアＩ／Ｏパッド１０３からの抵抗は、左右の２つのＶＤＤエリアＩ／Ｏパッド１０３からと、真上のＶＤＤエリアＩ／Ｏパッド１０３、計３つの抵抗の合成抵抗になる。３つの抵抗の抵抗値は各々、Ｒ、Ｒ、ｋＲであるので、ＶＤＤエリアＩ／Ｏパッド１０３からの合成抵抗は｛ｋ／（２ｋ＋１）｝・Ｒとなる。同様にして、ＧＮＤエリアＩ／Ｏパッド１０４からの合成抵抗は｛√２／２（２＋√２）｝・Ｒとなる。
同様に、図６（ｂ）において、チップ中央部５０１における符号Ｘで示した点について、ＶＤＤエリアＩ／Ｏパッド１０３からの合成抵抗は｛√２・ｋ／（４・ｋ＋√２）｝・Ｒ、ＧＮＤエリアＩ／Ｏパッド１０４からの合成抵抗は（１／４）・Ｒとなる。
よって、図６（ａ）における、ＶＤＤエリアＩ／Ｏパッド１０３、ＧＮＤエリアＩ／Ｏパッド１０４からの抵抗の和は式（１）となる。また、図６（ｂ）における、ＶＤＤエリアＩ／Ｏパッド１０３、ＧＮＤエリアＩ／Ｏパッド１０４からの抵抗の和は式（２）となる。
Figure 2010100849
Figure 2010100849
図７に、０＜ｋ＜０．５の範囲での前記式（１）、（２）のグラフを示す。同図から判るように、０＜ｋ＜＜１の範囲では、式（１）の方が、小さな値になる。つまり、チップの中央部では、図２の電源エリアＩ／Ｏパッド配列の方が抵抗が小さく、電圧降下も小さくなる。
次に、図８を用いて、図４のチップ２００のゲート領域２０２の周辺部Ｂ点での、図２の電源エリアＩ／Ｏパッド配列の場合と、図３の電源エリアＩ／Ｏパッド配列の場合との、ＶＤＤ電源からの抵抗と、ＧＮＤ電源からの抵抗を求める。
図８（ａ）は、図２の電源エリアＩ／Ｏパッド配置の場合の図４のチップ２００のゲート領域２０２の周辺部Ｂ点での拡大図である。図８（ｂ）は、図３の電源エリアＩ／Ｏパッド配置の場合の図４のゲート領域周辺部Ｂ点での拡大図である。図８（ａ）、（ｂ）では、チップ周辺部５０２として下辺周辺の図を示しており、図の下辺は、ゲート領域２０２の下辺である。
図８（ａ）において、ゲート領域周辺部５０２における符号Ｘで示した点について、他のＶＤＤエリアＩ／Ｏパッド１０３からの抵抗は、左右の２つのＶＤＤエリアＩ／Ｏパッド１０３からと、真上のＶＤＤエリアＩ／Ｏパッド１０３、計３つの抵抗の合成抵抗になる。３つの抵抗の抵抗値は各々、Ｒ、Ｒ、ｋＲであるので、ＶＤＤエリアＩ／Ｏパッド１０３からの合成抵抗は｛ｋ／（２・ｋ＋１）｝・Ｒとなる。同様にして、ＧＮＤエリアＩ／Ｏパッド１０４からの合成抵抗は｛１／（１＋√２）｝・Ｒとなる。
同様に、図８（ｂ）において、ゲート領域周辺部５０２における、ＶＤＤエリアＩ／Ｏパッド１０３からの合成抵抗は｛ｋ／（√２・ｋ＋１）｝・Ｒ、ＧＮＤエリアＩ／Ｏパッド１０４からの合成抵抗は（１／３）・Ｒとなる。
よって、図８（ａ）における、ＶＤＤエリアＩ／Ｏパッド１０３、ＧＮＤエリアＩ／Ｏパッド１０４からの抵抗の和は式（３）となる。また、図８（ｂ）における、ＶＤＤエリアＩ／Ｏパッド１０３、ＧＮＤエリアＩ／Ｏパッド１０４からの抵抗の和は式（４）となる。
Figure 2010100849
Figure 2010100849
図９に、０＜ｋ＜０．５の範囲での式（３）、（４）のグラフを示す。同図から判るように、０＜ｋ＜＜１の範囲では、式（４）の方が小さな値になる。つまり、チップ周辺部５０２では、図３の電源エリアＩ／Ｏパッド配列の方が抵抗が小さく、電圧降下も小さくなる。
このように、図２及び図３の電源エリアＩ／Ｏパッド配列では、ゲート領域２０２の位置に依存して、電圧降下を最小にできないという課題がある。
本発明の半導体集積回路装置は、上述した課題を解決するものであり、その目的は、チップのゲート領域の中央部と周辺部とでエリアＩ／Ｏパッド及び電源エリアＩ／Ｏパッドの配列を変更することにより、ゲート領域の位置に依存する電圧降下を抑えることにある。
具体的に、本発明の半導体集積回路装置は、Ｉ／Ｏセルを配置する周辺Ｉ／Ｏ領域と、前記周辺Ｉ／Ｏ領域に囲まれたゲート領域とを有する半導体集積回路装置であって、前記ゲート領域上に配置された複数のエリアＩ／Ｏパッドと、少なくとも第１及び第２の電源とを有し、前記複数のエリアＩ／Ｏパッドには、前記第１の電源に接続されたエリアＩ／Ｏパッドと、第２の電源に接続されたエリアＩ／Ｏパッドとが含まれ、前記第１の電源に接続されたエリアＩ／Ｏパッドと、前記第２の電源に接続されたエリアＩ／Ｏパッドとの配置関係は、前記ゲート領域の中央部と周辺部とで異なることを特徴とする。
本発明の一実施形態は、前記半導体集積回路装置において、前記第１の電源に接続されたエリアＩ／Ｏパッドと、前記第２の電源に接続されたエリアＩ／Ｏパッドとは、前記ゲート領域の中央部において、行方向のみ又は列方向のみ、交互に配置されていることを特徴とする。
本発明の一実施形態は、前記半導体集積回路装置において、前記第１の電源に接続されたエリアＩ／Ｏパッドと、前記第２の電源に接続されたエリアＩ／Ｏパッドとは、前記ゲート領域の周辺部において、行方向及び列方向共に、交互に配置されていることを特徴とする。
本発明の一実施形態は、前記半導体集積回路装置において、前記第１の電源に接続されたエリアＩ／Ｏパッドと、前記第２の電源に接続されたエリアＩ／Ｏパッドとは、前記ゲート領域の周辺部において、少なくとも２行又は２列分、行方向及び列方向共に、交互に配置されていることを特徴とする。
本発明の一実施形態は、前記半導体集積回路装置において、前記第１の電源は高電圧電源であり、前記第２の電源は接地電源であることを特徴とする。
本発明の一実施形態は、前記半導体集積回路装置において、前記複数のエリアＩ／Ｏパッドには、第３の電源に接続されたエリアＩ／Ｏパッドが含まれており、前記第１の電源に接続されたエリアＩ／Ｏパッドと、前記第２の電源に接続されたＩ／Ｏパッドと、前記第３の電源に接続されたエリアＩ／Ｏパッドとの配置関係は、前記ゲート領域の中央部と周辺部とで異なることを特徴とする。
本発明の一実施形態は、前記半導体集積回路装置において、前記第３の電源に接続されたエリアＩ／Ｏパッドは、前記ゲート領域の中央部又は周辺部の何れか一方にしか存在しないことを特徴とする。
本発明の一実施形態は、前記半導体集積回路装置において、前記周辺Ｉ／Ｏ領域上に配置された複数の周辺Ｉ／Ｏパッドを備えることを特徴とする。
以上により、本発明では、チップのゲート領域において、そのゲート領域の中央部と周辺部とで電源エリアＩ／Ｏパッドの配列が変更される。従って、例えば、チップのゲート領域の中央部では前記図２のエリアＩ／Ｏパッド配列とし、チップのゲート領域の周辺部では前記図３のエリアＩ／Ｏパッド配列となるように、電源エリアＩ／Ｏパッドの配列をチップのゲート領域の中央部と周辺部とで変更すれば、チップのゲート領域の中央部及び周辺部の双方で電圧降下を有効に抑えることができる。
以上説明したように、本発明の半導体集積回路装置によれば、チップのゲート領域の中央部と周辺部とで電源エリアＩ／Ｏパッドの配列を変更したので、チップ上で局所的に電圧降下が大きくなることを防止することができる。
図１は従来の電源エリアＩ／Ｏパッド配列の例を示す図である。 図２は従来の電源エリアＩ／Ｏパッド配列の他の例を示す図である。 図３は従来の電源エリアＩ／Ｏパッド配列の更に他の例を示す図である。 図４は電源エリアＩ／Ｏパッド配列の一例を示す図である。 図５は各電源エリアＩ／Ｏパッドからの抵抗の計算のための説明図である。 図６（ａ）は図２の電源エリアＩ／Ｏパッド配置の場合のチップ中央部の拡大図、同図（ｂ）は図３の電源エリアＩ／Ｏパッド配置の場合のチップ中央部の拡大図である。 図７は図２及び図３の電源エリアＩ／Ｏパッド配置の場合のチップ中央部での抵抗値のグラフを示す図である。 図８（ａ）は図２の電源エリアＩ／Ｏパッド配置の場合のゲート領域周辺部の拡大図、同図（ｂ）は図３の電源エリアＩ／Ｏパッド配置の場合のゲート領域周辺部の拡大図である。 図９は図２及び図３の電源エリアＩ／Ｏパッド配置の場合のゲート領域周辺部での抵抗値のグラフを示す図である。 図１０は本発明の半導体集積回路装置の実施形態１の電源エリアＩ／Ｏパッド配列を示す図である。 図１１は本発明の半導体集積回路装置の実施形態２の電源エリアＩ／Ｏパッド配列を示す図である。 図１２は本発明の半導体集積回路装置の実施形態３の電源エリアＩ／Ｏパッド配列を示す図である。 図１３は本発明の半導体集積回路装置の実施形態４の電源周辺Ｉ／Ｏパッド及び電源エリアＩ／Ｏパッドの配列を示す図である。 従来の半導体集積回路のチップの一例を示す概略構成図である。 同チップの周辺Ｉ／Ｏ領域付近の一例を示す図である。
（第１の実施形態）
以下、本発明の第１の実施形態について添付図面を参照して説明する。
図１０は、本発明の半導体集積回路装置のエリアＩ／Ｏパッド配列の実施形態１を示す図である。尚、ここでは、電源エリアＩ／Ｏパッドの配置に注目しており、信号エリアＩ／Ｏパッドは図には描いていない。
図１０に示される電源エリアＩ／Ｏパッド配列について説明する。図示されているように、チップ１０１周辺の周辺Ｉ／Ｏ領域ＰＥで囲まれた領域、即ち、チップ１０１の内部に位置するゲート領域Ｇにおいて、そのゲート領域Ｇの周辺部Ｐの２列、２行では、行方向及び列方向共に、異なる電源エリアＩ／Ｏパッドが交互に並んでいる。つまり、行方向及び列方向共に、第１の電源である高電圧電源ＶＤＤに接続されるＶＤＤエリアＩ／Ｏパッド１０３と、第２の電源である接地電源ＧＮＤに接続されるＧＮＤエリアＩ／Ｏパッド１０４とが交互に並んでいる。また、チップ１０１のゲート領域Ｇの中央部Ｍ、即ち、ゲート領域Ｇの周辺部Ｐ以外では、行方向に同じ電源エリアＩ／Ｏパッドが並んでおり、列方向には異なる電源エリアＩ／Ｏパッドが交互に並んでいる配列をしている。つまり、行方向には、ＶＤＤエリアＩ／Ｏパッド１０３又はＧＮＤエリアＩ／Ｏパッド１０４が続いて並び、列方向には、ＶＤＤエリアＩ／Ｏパッド１０３とＧＮＤエリアＩ／Ｏパッド１０４とが交互に並んでいる。
このような電源エリアＩ／Ｏパッド配列にすると、発明が解決しようとする課題でも述べたように、ゲート領域Ｇの中央部Ｍでは、図２のエリアＩ／Ｏパッド配列になっているので、電圧降下を抑えることができ、ゲート領域Ｇの周辺部Ｐでは、図３のエリアＩ／Ｏパッド配列になっているので、電圧降下を抑えることができる。
図１０の例では、ゲート領域Ｇの周辺部Ｐを２列２行としているが、ゲート領域Ｇの周辺部Ｐと中央部Ｍとで、各々電圧降下を最適に抑えるように配置を変更するのであれば、のゲート領域周辺部Ｐの列数、行数を変えることが可能である。
（第２の実施形態）
以下に、本発明の第２実施形態について添付図面を参照して説明する。
図１１は、本発明の半導体集積回路装置のエリアＩ／Ｏパッド配列の実施形態２の図である。尚、ここでは、電源エリアＩ／Ｏパッドの配置に注目しており、信号エリアＩ／Ｏパッドは図には描いていない。
図１１に示される電源エリアＩ／Ｏパッド配列について説明する。本実施形態では、実施形態１と異なり、電源エリアＩ／Ｏパッドとして、ＶＤＤ１エリアＩ／Ｏパッド（図の符号Ｖ１で表記）１１０１、ＶＤＤ２エリアＩ／Ｏパッド（図の符号Ｖ２で表記）１１０２、ＧＮＤエリアＩ／Ｏパッド１０４の３種類がある。例えば、デジタル用、アナログ用の高電圧電源がある場合や、通常用、基板用の他の高電圧電源がある場合がこれに相当する。
図示されているように、チップ１０１のゲート領域Ｇの周辺部Ｐの３列、３行では、行方向、列方向共に、異なる電源エリアＩ／Ｏパッドが順に並んでいる。つまり、行方向、列方向共に、ＶＤＤ１エリアＩ／Ｏパッド１１０１、ＶＤＤ２エリアＩ／Ｏパッド１１０２、ＧＮＤエリアＩ／Ｏパッド１０４が交互に並んでいる。また、チップ１０１のゲート領域Ｇの中央部Ｍ、即ち、ゲート領域Ｇの周辺部Ｐ以外では、行方向に、同じ電源エリアＩ／Ｏパッドが並んでおり、列方向には、異なる電源エリアＩ／Ｏパッドが順に並んでいる配列をしている。つまり、行方向には、ＶＤＤ１エリアＩ／Ｏパッド１１０１又はＶＤＤ２エリアＩ／Ｏパッド１１０２又はＧＮＤエリアＩ／Ｏパッド１０４が続いて並び、列方向には、ＶＤＤ１エリアＩ／Ｏパッド１１０１とＶＤＤ２エリアＩ／Ｏパッド１１０２とＧＮＤエリアＩ／Ｏパッド１０４とが順に並んでいる。
このような電源エリアＩ／Ｏパッド配列にすると、実施形態１と同様に、ゲート領域Ｇの中央部Ｍ、周辺部Ｐ共に、電圧降下を抑えることができる。
図１１の例では、ゲート領域Ｇの周辺部Ｐを３列３行で順にしているが、ゲート領域Ｇの周辺部Ｐと中央部Ｍとで、各々電圧降下を最適に抑えるように配置を変更するのであれば、ゲート領域Ｇの周辺部Ｐの列数、行数を変えることが可能である。
（第３の実施形態）
以下に、本発明の第３実施形態について添付図面を参照して説明する。
図１２は、本発明の半導体集積回路装置のエリアＩ／Ｏパッド配列の実施形態３の図である。尚、ここでは、電源エリアＩ／Ｏパッドの配置に注目しており、信号エリアＩ／Ｏパッドは図には描いていない。
図１２に示される電源エリアＩ／Ｏパッド配列について説明する。図示されているように、チップ１０１のゲート領域Ｇの周辺部Ｐの３列、３行では、行方向、列方向共に、異なる電源エリアＩ／Ｏパッドが順に並んでいる。つまり、行方向、列方向共に、ＶＤＤ１エリアＩ／Ｏパッド１１０１、ＶＤＤ２エリアＩ／Ｏパッド１１０２、ＧＮＤエリアＩ／Ｏパッド１０４が交互に並んでいる。また、チップ１０１のゲート領域Ｇの中央部Ｍ、即ち、ゲート領域Ｇの周辺部Ｐ以外では、行方向に同じ電源エリアＩ／Ｏパッドが並んでおり、列方向には異なる電源エリアＩ／Ｏパッドが順に並んでいる配列をしている。つまり、行方向には、ＶＤＤ１エリアＩ／Ｏパッド１１０１又はＧＮＤエリアＩ／Ｏパッド１０４が続いて並び、列方向には、ＶＤＤ１エリアＩ／Ｏパッド１１０１とＧＮＤエリアＩ／Ｏパッド１０４とが順に並んでいる。
このような電源エリアＩ／Ｏパッド配列にすると、実施形態１と同様に、ゲート領域Ｇの中央部Ｍ、周辺部Ｐ共に、電圧降下を抑えることができる。
本実施形態では、実施形態２と異なり、ＶＤＤ２エリアＩ／Ｏパッド１１０２は、チップ１０１のゲート領域Ｇの周辺部Ｐにしか存在しない。例えばＶＤＤ２エリアＩ／Ｏパッド１１０２により供給されるブロックがゲート領域Ｇの周辺にしか存在しない場合などは、ゲート領域Ｇの周辺部ＰのみにＶＤＤ２エリアＩ／Ｏパッド１１０２を配置することにより、ゲート領域Ｇの中央部ＭでＶＤＤ１エリアＩ／Ｏパッド１１０１がより多く配置され、全体として電圧降下が最適に抑えられる。尚、本実施形態の例に限らず、ＶＤＤ２エリアＩ／Ｏパッド１１０２により供給されるブロックがゲート領域Ｇの中央部にしか存在しない場合には、前記とは逆の構成を採用しても良い。
図１２の例では、ゲート領域Ｇの周辺部Ｐを３列３行で順にしているが、ゲート領域Ｇの周辺部Ｐと中央部Ｍで、各々電圧降下を最適に抑えるように配置を変更するのであれば、ゲート領域Ｇの周辺部Ｐの列数、行数を変えることが可能である。
（第４の実施形態）
以下に、本発明の第４実施形態について添付図面を参照して説明する。
図１３は、本発明の半導体集積回路装置のエリアＩ／Ｏパッド配列の実施形態４の図である。尚、ここでは、電源周辺Ｉ／Ｏパッド及び電源エリアＩ／Ｏパッドの配置に注目しており、信号周辺Ｉ／Ｏパッド、信号エリアＩ／Ｏパッドは同図には描いていない。
図１３に示される電源周辺Ｉ／Ｏパッドの配列について説明する。図示されているように、ゲート領域Ｇの周辺部Ｐの外周に位置する周辺Ｉ／Ｏパッド領域ＰＥにおいて、ＶＤＤ周辺Ｉ／Ｏパッド１３０１、ＧＮＤ周辺Ｉ／Ｏパッド１３０２が交互に並んでいる。次に電源エリアＩ／Ｏパッド配列について説明する。図示されているように、ゲート領域Ｇの周辺部Ｐの１列、１行では、行方向、列方向共に、異なる電源エリアＩ／Ｏパッドが交互に並んでいる。また、隣接する電源周辺Ｉ／Ｏパッドとの関係を見ると、こちらもＶＤＤＩ／Ｏバッド１３０１とＧＮＤエリアＩ／Ｏパッド１０４とが、又はＶＤＤエリアＩ／Ｏパッド１０３とＧＮＤ周辺Ｉ／Ｏパッド１３０２とが隣り合うように並んでいる。つまり、行方向、列方向共に、高電圧電源ＶＤＤに接続されたエリアＩ／Ｏパッド又は周辺Ｉ／Ｏパッド、接地電源ＧＮＤに接続された周辺Ｉ／Ｏパッド又はエリアＩ／Ｏパッドが交互に並んでいる。また、ゲート領域Ｇの中央部Ｍ、即ち、ゲート領域Ｇの周辺部Ｐ以外では、行方向に、同じ電源エリアＩ／Ｏパッドが並んでおり、列方向には、異なる電源エリアＩ／Ｏパッドが交互に並んでいる配列をしている。つまり、行方向には、ＶＤＤエリアＩ／Ｏパッド１０３又はＧＮＤエリアＩ／Ｏパッド１０４が続いて並び、列方向には、ＶＤＤエリアＩ／Ｏパッド１０３とＧＮＤエリアＩ／Ｏパッド１０４とが交互に並んでいる。
このような電源エリアＩ／Ｏパッド配列にすると、実施形態１と同様に、ゲート領域Ｇの中央部Ｍでは、図２の電源配列になっているので、電圧降下を抑えることができ、ゲート領域Ｇの周辺部Ｐでは、図３の電源配列になっているので、電圧降下を抑えることができる。
図１３の例では、ゲート領域Ｇの周辺部Ｐを、周辺Ｉ／Ｏパッドを含めて２列２行、つまりエリアＩ／Ｏパッドは１行１列としているが、ゲート領域Ｇの周辺部Ｐと中央部Ｍとで、各々電圧降下を最適に抑えるように配置を変更するのであれば、ゲート領域Ｇの周辺部Ｐの列数、行数を変えることが可能である。
尚、本実施形態では、電源周辺Ｉ／Ｏパッド、電源エリアＩ／Ｏパッドは高電圧電源ＶＤＤ、接地電源ＧＮＤに繋がる２種類としているが、３種類以上ある場合でも、実施形態２、３と同様にすることにより、同様の効果が得られることは明白である。
以上説明したように、本発明の半導体集積回路装置は、チップのゲート領域の中央部と周辺部とで電源エリアＩ／Ｏパッドの配列を変更したので、チップのゲート領域の何れの位置においても電圧降下を有効に抑えることができ、チップのパフォーマンス劣化を防ぐことができ、電源エリアＩ／Ｏパッドを有する半導体集積回路装置の設計に有用である。
１０１ チップ
１０２ 信号エリアＩ／Ｏパッド
１０３ ＶＤＤエリアＩ／Ｏパッド
１０４ ＧＮＤエリアＩ／Ｏパッド
４０１ 電源エリアＩ／Ｏパッド
１１０１ ＶＤＤ１エリアＩ／Ｏパッド
１１０２ ＶＤＤ２エリアＩ／Ｏパッド
１３０１ ＶＤＤ周辺Ｉ／Ｏパッド
１３０２ ＧＮＤ周辺Ｉ／Ｏパッド
Ｇ ゲート領域
Ｍ ゲート領域中央部
Ｐ ゲート領域周辺部
ＰＥ 周辺Ｉ／Ｏ領域
５０１ ゲート領域中央部
５０２ ゲート領域周辺部
本発明は、多層配線層を有するフリップチップのエリアＩ／Ｏパッド配列とその電源構造とを備えた半導体集積回路装置に関する。
半導体集積回路の設計では、予め、Ｉ／Ｏセルを配置する領域としての周辺Ｉ／Ｏ領域、及び、スタンダードセルやマクロを配置する領域としてのゲート領域の位置が各々決められている。例えば、周辺Ｉ／Ｏ領域は、半導体集積回路装置としてのチップの周辺部、ゲート領域は、その周辺Ｉ／Ｏ領域に囲まれた中央部（内部）である。そして、設計の際に、Ｉ／Ｏセルやスタンダードセル及びマクロは、その決められた周辺Ｉ／Ｏ領域及びゲート領域の各々の内部において、設計、配置される。
図１４は、半導体集積回路装置としてのチップの全体図を示す。同図において、チップ２００は、周辺Ｉ／Ｏ領域２０１とゲート領域２０２とを有する。前記周辺Ｉ／Ｏ領域２０１には、図示しないがＩ／ＯセルやＥＳＤ保護回路が配置され、ゲート領域２０２には、同図に示すようにスタンダードセル２０３やマクロ２０４が配置される。
また、前記Ｉ／ＯセルやＥＳＤ保護回路は、チップ２００の内外への入出力信号や電源と接続されるＩ／Ｏパッドに接続される。以下、電源に繋がるＩ／Ｏパッドを電源Ｉ／Ｏパッド、信号に繋がるＩ／Ｏパッドを信号Ｉ／Ｏパッドと呼ぶ。特に区別が不要な場合には、単にＩ／Ｏパッドと記す。
従来、Ｉ／Ｏパッドは周辺Ｉ／Ｏ領域上に配置されている。このようなＩ／Ｏパッドを用いた半導体集積回路装置では、チップ２００の内外への入出力信号数が増えると、Ｉ／Ｏパッドの数も増えるため、チップ辺を長くする必要がある。このとき、長いチップ辺に伴いゲート領域の面積が増加するため、ゲートサイズによってはゲート領域のデッドスペースが増加することが懸念される。また、チップ辺が長くなると、チップ周辺の周辺Ｉ／Ｏ領域に配置された電源Ｉ／Ｏパッドからチップ中央部までの距離が長くなり、その結果、電源Ｉ／Ｏパッドからチップ中央部に延びる配線での抵抗値が高くなって、電圧降下が増大する。電圧降下が増大すると、チップ内部へ供給される電圧が低くなり、動作速度の低下を招くという問題が生じる。
チップ内部への電源供給能力の向上に関連する技術として、フリップチップパッケージを使用する方法がある。
このフリップチップパッケージは、信号端子数を増やすことが可能になることや、ビルドアップ基板と呼ばれるパッケージとチップとを接続する中間基板に電源プレーンを設けることができ、チップの内部領域の任意の場所に電源Ｉ／Ｏパッドの配置が可能となるので、チップ内部への電源供給能力を向上させることが可能である。
図１５は、Ｉ／Ｏパッド周りの構成の一例を示す。同図は、前記図１４の周辺Ｉ／Ｏ領域２０１の範囲を拡大したものである。
チップ２００周辺の周辺Ｉ／Ｏ領域２０１には、複数のＩ／Ｏセル２１０やＥＳＤ保護回路２１１が配置されており、一方、チップ２００の内部のゲート領域２０２には、図示しないスタンダードセルやマクロセルが前記複数のＩ／Ｏセル２１０と同じ層で配置されている。
図１５で四角形状で示すＩ／Ｏパッド２２０ａ、２２０ｂ、２２１ａ、２２１ｂは、前記スタンダードセルやＩ／Ｏセルの配置された層とは異なる層に配置されており、前記周辺Ｉ／Ｏ領域２０１に平面視で少なくとも一部が重なっているＩ／Ｏパッド２２０ａ、２２０ｂを周辺Ｉ／Ｏパッド、前記周辺Ｉ／Ｏ領域２０１に重なっていないＩ／Ｏパッド、即ち、ゲート領域２０２上に配置されたＩ／Ｏパッド２２１ａ、２２１ｂをエリアＩ／Ｏパッドと呼ぶ。
デジタル信号用のＩ／Ｏパッド２２０ａ、２２１ｂは、同図に示すようにＩ／Ｏセル２１０及び配線２３０を介してチップ２００内部のゲート領域２０２のスタンダードセル等と接続されている。電源などのアナログ信号用のＩ／Ｏパッド２２０ｂ、２２１ａは、同図に示すように、ＥＳＤ保護回路２１１と接続されると共に配線２３０を介してチップ２００内部のゲート領域２０２のスタンダードセル等に接続されている。
尚、図１５は一例を示し、Ｉ／Ｏパッドが必ずしもＩ／ＯセルやＥＳＤ保護回路に接続されていない場合もある。
以下、電源に繋がるエリアＩ／Ｏパッドを電源エリアＩ／Ｏパッド、信号に繋がるエリアＩ／Ｏパッドを信号エリアＩ／Ｏパッド、電源に繋がる周辺Ｉ／Ｏパッドを電源周辺Ｉ／Ｏパッド、信号に繋がる周辺Ｉ／Ｏパッドを信号周辺Ｉ／Ｏパッドと呼ぶ。特に区別が不要な場合は、単にエリアＩ／Ｏパッド、周辺Ｉ／Ｏパッド、Ｉ／Ｏパッドと記す。
フリップチップのエリアＩ／Ｏパッド配列と電源構造の一例が、例えば特許文献１、特許文献２、特許文献３に記載されている。
それ等の一例として、従来のエリアＩ／Ｏパッド配列を図１に示す。図１のチップ２００では、周辺Ｉ／Ｏ領域２０１で囲まれた領域、即ち、チップ２００の内部に位置するゲート領域２０２において、エリアＩ／Ｏパッドとして、信号エリアＩ／Ｏパッド（同図のＳ表記）１０２と、所定電源ＶＤＤに繋がる電源エリアＩ／ＯパッドであるＶＤＤエリアＩ／Ｏパッド（同図のＶ表記）１０３と、接地電源ＧＮＤに繋がる電源エリアＩ／ＯパッドであるＧＮＤエリアＩ／Ｏパッド（同図のＧ表記）１０４との３種類が配置されている。ＶＤＤエリアＩ／Ｏパッド１０３とＧＮＤエリアＩ／Ｏパッド１０４とは、電源エリアＩ／Ｏパッドの一部である。本願では、電源エリアＩ／Ｏパッドの配置と電圧降下について述べるので、以下、電源エリアＩ／Ｏパッドのみについて話を進める。
図１において、電源エリアＩ／Ｏパッド１０３、１０４のみの配列に注目した図が図２である。図２は、特許文献３のエリアＩ／Ｏパッド配列と同様である。つまり、行方向に同じ電源エリアＩ／Ｏパッドが並んでおり、列方向には、異なる電源エリアＩ／Ｏパッドが交互に並んでいる配列をしている。行方向には、ＶＤＤエリアＩ／Ｏパッド１０３又はＧＮＤエリアＩ／Ｏパッド１０４が続いて並び、列方向には、ＶＤＤエリアＩ／Ｏパッド１０３とＧＮＤエリアＩ／Ｏパッド１０４とが交互に並んでいる。
図３は、異なる電源エリアＩ／Ｏパッドの配列を示す。同図では、行方向及び列方向共に、異なる電源エリアＩ／Ｏパッドが交互に並んでいる。つまり、行方向及び列方向共に、ＶＤＤエリアＩ／Ｏパッド１０３とＧＮＤエリアＩ／Ｏパッド１０４とが交互に並んでいる。この配列は、特許文献２のエリアＩ／Ｏパッド配列と同様である。
尚、半導体集積回路装置は、その用途によって、（１）周辺Ｉ／Ｏパッドを有し、エリアＩ／Ｏパッドを有しないもの、（２）周辺Ｉ／Ｏパッド及びエリアＩ／Ｏパッドを有するもの、（３）周辺Ｉ／Ｏパッドを有さず、エリアＩ／Ｏパッドを有するものなどの種類がある。
特開２００３―０６８８５２号公報 特開２００３―１２４３１８号公報 特開２００４−０４７５１６号公報
しかしながら、図２及び図３の電源エリアＩ／Ｏパッド配列では、電源供給が不十分であり、電圧降下が最適ではない箇所がある。以下、詳述する。
図２と図３の電源エリアＩ／Ｏパッド配列での電圧降下について述べる。図４に示すように、チップ２００のゲート領域２０２の中央部Ａ点と、ゲート領域２０２の周辺部Ｂ点とについて、図２の電源エリアＩ／Ｏパッド４０１の配置の場合と、図３の電源エリアＩ／Ｏパッド４０１の配置の場合とを比較する。
電圧降下の影響は、ＶＤＤ電圧の降下と、ＧＮＤ電圧の上昇によって決定される。そこで、ＶＤＤ電源からの抵抗と、ＧＮＤ電源からの抵抗とを求めて、比較をする。
先ず、図５を用いて、チップの一部５０１において、各電源エリアＩ／Ｏパッドからの中央点ｘまでの抵抗を考える。各電源エリアＩ／Ｏパッドが等間隔に配置されているとし、ｘ点の右隣の電源エリアＩ／Ｏパッドからの抵抗をＲとする。このとき、抵抗値は距離に比例するので、ｘ点の右斜め上の電源エリアＩ／Ｏパッドからの抵抗は、√２Ｒとなる。また、ｘ点の真上の電源エリアＩ／Ｏパッドからの抵抗をｋＲ（ｋ＞０）とする。電源エリアＩ／Ｏパッド間の間隔より、各配線層間の間隔の方が極く小さいとすると、ｋ＜＜１となる。
次に、図６を用いて、図４のチップ２００の中央部Ａ点での、図２の電源エリアＩ／Ｏパッド配列の場合と、図３の電源エリアＩ／Ｏパッド配列の場合との、ＶＤＤ電源からの抵抗と、ＧＮＤ電源からの抵抗を求める。
図６（ａ）は、図２の電源エリアＩ／Ｏパッド配置の場合の図４のチップ１０１中央部Ａ点での拡大図である。図６（ｂ）は、図３の電源エリアＩ／Ｏパッド配置の場合の図４のチップ中央部Ａ点での拡大図である。
図６（ａ）において、チップ中央部５０１における符号Ｘで示した点について、他のＶＤＤエリアＩ／Ｏパッド１０３からの抵抗は、左右の２つのＶＤＤエリアＩ／Ｏパッド１０３からと、真上のＶＤＤエリアＩ／Ｏパッド１０３、計３つの抵抗の合成抵抗になる。３つの抵抗の抵抗値は各々、Ｒ、Ｒ、ｋＲであるので、ＶＤＤエリアＩ／Ｏパッド１０３からの合成抵抗は｛ｋ／（２ｋ＋１）｝・Ｒとなる。同様にして、ＧＮＤエリアＩ／Ｏパッド１０４からの合成抵抗は｛√２／２（２＋√２）｝・Ｒとなる。
同様に、図６（ｂ）において、チップ中央部５０１における符号Ｘで示した点について、ＶＤＤエリアＩ／Ｏパッド１０３からの合成抵抗は｛√２・ｋ／（４・ｋ＋√２）｝・Ｒ、ＧＮＤエリアＩ／Ｏパッド１０４からの合成抵抗は（１／４）・Ｒとなる。
よって、図６（ａ）における、ＶＤＤエリアＩ／Ｏパッド１０３、ＧＮＤエリアＩ／Ｏパッド１０４からの抵抗の和は式（１）となる。また、図６（ｂ）における、ＶＤＤエリアＩ／Ｏパッド１０３、ＧＮＤエリアＩ／Ｏパッド１０４からの抵抗の和は式（２）となる。
Figure 2010100849
Figure 2010100849
図７に、０＜ｋ＜０．５の範囲での前記式（１）、（２）のグラフを示す。同図から判るように、０＜ｋ＜＜１の範囲では、式（１）の方が、小さな値になる。つまり、チップの中央部では、図２の電源エリアＩ／Ｏパッド配列の方が抵抗が小さく、電圧降下も小さくなる。
次に、図８を用いて、図４のチップ２００のゲート領域２０２の周辺部Ｂ点での、図２の電源エリアＩ／Ｏパッド配列の場合と、図３の電源エリアＩ／Ｏパッド配列の場合との、ＶＤＤ電源からの抵抗と、ＧＮＤ電源からの抵抗を求める。
図８（ａ）は、図２の電源エリアＩ／Ｏパッド配置の場合の図４のチップ２００のゲート領域２０２の周辺部Ｂ点での拡大図である。図８（ｂ）は、図３の電源エリアＩ／Ｏパッド配置の場合の図４のゲート領域周辺部Ｂ点での拡大図である。図８（ａ）、（ｂ）では、チップ周辺部５０２として下辺周辺の図を示しており、図の下辺は、ゲート領域２０２の下辺である。
図８（ａ）において、ゲート領域周辺部５０２における符号Ｘで示した点について、他のＶＤＤエリアＩ／Ｏパッド１０３からの抵抗は、左右の２つのＶＤＤエリアＩ／Ｏパッド１０３からと、真上のＶＤＤエリアＩ／Ｏパッド１０３、計３つの抵抗の合成抵抗になる。３つの抵抗の抵抗値は各々、Ｒ、Ｒ、ｋＲであるので、ＶＤＤエリアＩ／Ｏパッド１０３からの合成抵抗は｛ｋ／（２・ｋ＋１）｝・Ｒとなる。同様にして、ＧＮＤエリアＩ／Ｏパッド１０４からの合成抵抗は｛１／（１＋√２）｝・Ｒとなる。
同様に、図８（ｂ）において、ゲート領域周辺部５０２における、ＶＤＤエリアＩ／Ｏパッド１０３からの合成抵抗は｛ｋ／（√２・ｋ＋１）｝・Ｒ、ＧＮＤエリアＩ／Ｏパッド１０４からの合成抵抗は（１／３）・Ｒとなる。
よって、図８（ａ）における、ＶＤＤエリアＩ／Ｏパッド１０３、ＧＮＤエリアＩ／Ｏパッド１０４からの抵抗の和は式（３）となる。また、図８（ｂ）における、ＶＤＤエリアＩ／Ｏパッド１０３、ＧＮＤエリアＩ／Ｏパッド１０４からの抵抗の和は式（４）となる。
Figure 2010100849
Figure 2010100849
図９に、０＜ｋ＜０．５の範囲での式（３）、（４）のグラフを示す。同図から判るように、０＜ｋ＜＜１の範囲では、式（４）の方が小さな値になる。つまり、チップ周辺部５０２では、図３の電源エリアＩ／Ｏパッド配列の方が抵抗が小さく、電圧降下も小さくなる。
このように、図２及び図３の電源エリアＩ／Ｏパッド配列では、ゲート領域２０２の位置に依存して、電圧降下を最小にできないという課題がある。
本発明の半導体集積回路装置は、上述した課題を解決するものであり、その目的は、チップのゲート領域の中央部と周辺部とでエリアＩ／Ｏパッド及び電源エリアＩ／Ｏパッドの配列を変更することにより、ゲート領域の位置に依存する電圧降下を抑えることにある。
具体的に、請求項１記載の発明の半導体集積回路装置は、Ｉ／Ｏセルを配置する周辺Ｉ／Ｏ領域と、前記周辺Ｉ／Ｏ領域に囲まれたゲート領域とを有する半導体集積回路装置であって、前記ゲート領域上に配置された複数のエリアＩ／Ｏパッドと、少なくとも第１及び第２の電源とを有し、前記複数のエリアＩ／Ｏパッドには、前記第１の電源に接続されたエリアＩ／Ｏパッドと、第２の電源に接続されたエリアＩ／Ｏパッドとが含まれ、前記第１の電源に接続されたエリアＩ／Ｏパッドと、前記第２の電源に接続されたエリアＩ／Ｏパッドとの配置関係は、前記ゲート領域の中央部と周辺部とで異なることを特徴とする。
請求項２記載の発明は、前記請求項１記載の半導体集積回路装置において、前記第１の電源に接続されたエリアＩ／Ｏパッドと、前記第２の電源に接続されたエリアＩ／Ｏパッドとは、前記ゲート領域の中央部において、行方向のみ又は列方向のみ、交互に配置されていることを特徴とする。
請求項３記載の発明は、前記請求項１又は２に記載の半導体集積回路装置において、前記第１の電源に接続されたエリアＩ／Ｏパッドと、前記第２の電源に接続されたエリアＩ／Ｏパッドとは、前記ゲート領域の周辺部において、行方向及び列方向共に、交互に配置されていることを特徴とする。
請求項４記載の発明は、前記請求項１〜３の何れか１項に記載の半導体集積回路装置において、前記第１の電源に接続されたエリアＩ／Ｏパッドと、前記第２の電源に接続されたエリアＩ／Ｏパッドとは、前記ゲート領域の周辺部において、少なくとも２行又は２列分、行方向及び列方向共に、交互に配置されていることを特徴とする。
請求項５記載の発明は、前記請求項１〜４の何れか１項に記載の半導体集積回路装置において、前記第１の電源は高電圧電源であり、前記第２の電源は接地電源であることを特徴とする。
請求項６記載の発明は、前記請求項１〜５の何れか１項に記載の半導体集積回路装置において、前記複数のエリアＩ／Ｏパッドには、第３の電源に接続されたエリアＩ／Ｏパッドが含まれており、前記第１の電源に接続されたエリアＩ／Ｏパッドと、前記第２の電源に接続されたＩ／Ｏパッドと、前記第３の電源に接続されたエリアＩ／Ｏパッドとの配置関係は、前記ゲート領域の中央部と周辺部とで異なることを特徴とする。
請求項７記載の発明は、前記請求項６記載の半導体集積回路装置において、前記第３の電源に接続されたエリアＩ／Ｏパッドは、前記ゲート領域の中央部又は周辺部の何れか一方にしか存在しないことを特徴とする。
請求項８記載の発明は、前記請求項１〜７の何れか１項に記載の半導体集積回路装置において、前記周辺Ｉ／Ｏ領域上に配置された複数の周辺Ｉ／Ｏパッドを備えることを特徴とする。
以上により、本発明では、チップのゲート領域において、そのゲート領域の中央部と周辺部とで電源エリアＩ／Ｏパッドの配列が変更される。従って、例えば、チップのゲート領域の中央部では前記図２のエリアＩ／Ｏパッド配列とし、チップのゲート領域の周辺部では前記図３のエリアＩ／Ｏパッド配列となるように、電源エリアＩ／Ｏパッドの配列をチップのゲート領域の中央部と周辺部とで変更すれば、チップのゲート領域の中央部及び周辺部の双方で電圧降下を有効に抑えることができる。
以上説明したように、本発明の半導体集積回路装置によれば、チップのゲート領域の中央部と周辺部とで電源エリアＩ／Ｏパッドの配列を変更したので、チップ上で局所的に電圧降下が大きくなることを防止することができる。
従来の電源エリアＩ／Ｏパッド配列の例を示す図である。 従来の電源エリアＩ／Ｏパッド配列の他の例を示す図である。 従来の電源エリアＩ／Ｏパッド配列の更に他の例を示す図である。 電源エリアＩ／Ｏパッド配列の一例を示す図である。 各電源エリアＩ／Ｏパッドからの抵抗の計算のための説明図である。 （ａ）は図２の電源エリアＩ／Ｏパッド配置の場合のチップ中央部の拡大図、同図（ｂ）は図３の電源エリアＩ／Ｏパッド配置の場合のチップ中央部の拡大図である。 図２及び図３の電源エリアＩ／Ｏパッド配置の場合のチップ中央部での抵抗値のグラフを示す図である。 （ａ）は図２の電源エリアＩ／Ｏパッド配置の場合のゲート領域周辺部の拡大図、同図（ｂ）は図３の電源エリアＩ／Ｏパッド配置の場合のゲート領域周辺部の拡大図である。 図２及び図３の電源エリアＩ／Ｏパッド配置の場合のゲート領域周辺部での抵抗値のグラフを示す図である。 本発明の半導体集積回路装置の実施形態１の電源エリアＩ／Ｏパッド配列を示す図である。 本発明の半導体集積回路装置の実施形態２の電源エリアＩ／Ｏパッド配列を示す図である。 本発明の半導体集積回路装置の実施形態３の電源エリアＩ／Ｏパッド配列を示す図である。 本発明の半導体集積回路装置の実施形態４の電源周辺Ｉ／Ｏパッド及び電源エリアＩ／Ｏパッドの配列を示す図である。 従来の半導体集積回路のチップの一例を示す概略構成図である。 同チップの周辺Ｉ／Ｏ領域付近の一例を示す図である。
（第１の実施形態）
以下、本発明の第１の実施形態について添付図面を参照して説明する。
図１０は、本発明の半導体集積回路装置のエリアＩ／Ｏパッド配列の実施形態１を示す図である。尚、ここでは、電源エリアＩ／Ｏパッドの配置に注目しており、信号エリアＩ／Ｏパッドは図には描いていない。
図１０に示される電源エリアＩ／Ｏパッド配列について説明する。図示されているように、チップ１０１周辺の周辺Ｉ／Ｏ領域ＰＥで囲まれた領域、即ち、チップ１０１の内部に位置するゲート領域Ｇにおいて、そのゲート領域Ｇの周辺部Ｐの２列、２行では、行方向及び列方向共に、異なる電源エリアＩ／Ｏパッドが交互に並んでいる。つまり、行方向及び列方向共に、第１の電源である高電圧電源ＶＤＤに接続されるＶＤＤエリアＩ／Ｏパッド１０３と、第２の電源である接地電源ＧＮＤに接続されるＧＮＤエリアＩ／Ｏパッド１０４とが交互に並んでいる。また、チップ１０１のゲート領域Ｇの中央部Ｍ、即ち、ゲート領域Ｇの周辺部Ｐ以外では、行方向に同じ電源エリアＩ／Ｏパッドが並んでおり、列方向には異なる電源エリアＩ／Ｏパッドが交互に並んでいる配列をしている。つまり、行方向には、ＶＤＤエリアＩ／Ｏパッド１０３又はＧＮＤエリアＩ／Ｏパッド１０４が続いて並び、列方向には、ＶＤＤエリアＩ／Ｏパッド１０３とＧＮＤエリアＩ／Ｏパッド１０４とが交互に並んでいる。
このような電源エリアＩ／Ｏパッド配列にすると、発明が解決しようとする課題でも述べたように、ゲート領域Ｇの中央部Ｍでは、図２のエリアＩ／Ｏパッド配列になっているので、電圧降下を抑えることができ、ゲート領域Ｇの周辺部Ｐでは、図３のエリアＩ／Ｏパッド配列になっているので、電圧降下を抑えることができる。
図１０の例では、ゲート領域Ｇの周辺部Ｐを２列２行としているが、ゲート領域Ｇの周辺部Ｐと中央部Ｍとで、各々電圧降下を最適に抑えるように配置を変更するのであれば、のゲート領域周辺部Ｐの列数、行数を変えることが可能である。
（第２の実施形態）
以下に、本発明の第２実施形態について添付図面を参照して説明する。
図１１は、本発明の半導体集積回路装置のエリアＩ／Ｏパッド配列の実施形態２の図である。尚、ここでは、電源エリアＩ／Ｏパッドの配置に注目しており、信号エリアＩ／Ｏパッドは図には描いていない。
図１１に示される電源エリアＩ／Ｏパッド配列について説明する。本実施形態では、実施形態１と異なり、電源エリアＩ／Ｏパッドとして、ＶＤＤ１エリアＩ／Ｏパッド（図の符号Ｖ１で表記）１１０１、ＶＤＤ２エリアＩ／Ｏパッド（図の符号Ｖ２で表記）１１０２、ＧＮＤエリアＩ／Ｏパッド１０４の３種類がある。例えば、デジタル用、アナログ用の高電圧電源がある場合や、通常用、基板用の他の高電圧電源がある場合がこれに相当する。
図示されているように、チップ１０１のゲート領域Ｇの周辺部Ｐの３列、３行では、行方向、列方向共に、異なる電源エリアＩ／Ｏパッドが順に並んでいる。つまり、行方向、列方向共に、ＶＤＤ１エリアＩ／Ｏパッド１１０１、ＶＤＤ２エリアＩ／Ｏパッド１１０２、ＧＮＤエリアＩ／Ｏパッド１０４が交互に並んでいる。また、チップ１０１のゲート領域Ｇの中央部Ｍ、即ち、ゲート領域Ｇの周辺部Ｐ以外では、行方向に、同じ電源エリアＩ／Ｏパッドが並んでおり、列方向には、異なる電源エリアＩ／Ｏパッドが順に並んでいる配列をしている。つまり、行方向には、ＶＤＤ１エリアＩ／Ｏパッド１１０１又はＶＤＤ２エリアＩ／Ｏパッド１１０２又はＧＮＤエリアＩ／Ｏパッド１０４が続いて並び、列方向には、ＶＤＤ１エリアＩ／Ｏパッド１１０１とＶＤＤ２エリアＩ／Ｏパッド１１０２とＧＮＤエリアＩ／Ｏパッド１０４とが順に並んでいる。
このような電源エリアＩ／Ｏパッド配列にすると、実施形態１と同様に、ゲート領域Ｇの中央部Ｍ、周辺部Ｐ共に、電圧降下を抑えることができる。
図１１の例では、ゲート領域Ｇの周辺部Ｐを３列３行で順にしているが、ゲート領域Ｇの周辺部Ｐと中央部Ｍとで、各々電圧降下を最適に抑えるように配置を変更するのであれば、ゲート領域Ｇの周辺部Ｐの列数、行数を変えることが可能である。
（第３の実施形態）
以下に、本発明の第３実施形態について添付図面を参照して説明する。
図１２は、本発明の半導体集積回路装置のエリアＩ／Ｏパッド配列の実施形態３の図である。尚、ここでは、電源エリアＩ／Ｏパッドの配置に注目しており、信号エリアＩ／Ｏパッドは図には描いていない。
図１２に示される電源エリアＩ／Ｏパッド配列について説明する。図示されているように、チップ１０１のゲート領域Ｇの周辺部Ｐの３列、３行では、行方向、列方向共に、異なる電源エリアＩ／Ｏパッドが順に並んでいる。つまり、行方向、列方向共に、ＶＤＤ１エリアＩ／Ｏパッド１１０１、ＶＤＤ２エリアＩ／Ｏパッド１１０２、ＧＮＤエリアＩ／Ｏパッド１０４が交互に並んでいる。また、チップ１０１のゲート領域Ｇの中央部Ｍ、即ち、ゲート領域Ｇの周辺部Ｐ以外では、行方向に同じ電源エリアＩ／Ｏパッドが並んでおり、列方向には異なる電源エリアＩ／Ｏパッドが順に並んでいる配列をしている。つまり、行方向には、ＶＤＤ１エリアＩ／Ｏパッド１１０１又はＧＮＤエリアＩ／Ｏパッド１０４が続いて並び、列方向には、ＶＤＤ１エリアＩ／Ｏパッド１１０１とＧＮＤエリアＩ／Ｏパッド１０４とが順に並んでいる。
このような電源エリアＩ／Ｏパッド配列にすると、実施形態１と同様に、ゲート領域Ｇの中央部Ｍ、周辺部Ｐ共に、電圧降下を抑えることができる。
本実施形態では、実施形態２と異なり、ＶＤＤ２エリアＩ／Ｏパッド１１０２は、チップ１０１のゲート領域Ｇの周辺部Ｐにしか存在しない。例えばＶＤＤ２エリアＩ／Ｏパッド１１０２により供給されるブロックがゲート領域Ｇの周辺にしか存在しない場合などは、ゲート領域Ｇの周辺部ＰのみにＶＤＤ２エリアＩ／Ｏパッド１１０２を配置することにより、ゲート領域Ｇの中央部ＭでＶＤＤ１エリアＩ／Ｏパッド１１０１がより多く配置され、全体として電圧降下が最適に抑えられる。尚、本実施形態の例に限らず、ＶＤＤ２エリアＩ／Ｏパッド１１０２により供給されるブロックがゲート領域Ｇの中央部にしか存在しない場合には、前記とは逆の構成を採用しても良い。
図１２の例では、ゲート領域Ｇの周辺部Ｐを３列３行で順にしているが、ゲート領域Ｇの周辺部Ｐと中央部Ｍで、各々電圧降下を最適に抑えるように配置を変更するのであれば、ゲート領域Ｇの周辺部Ｐの列数、行数を変えることが可能である。
（第４の実施形態）
以下に、本発明の第４実施形態について添付図面を参照して説明する。
図１３は、本発明の半導体集積回路装置のエリアＩ／Ｏパッド配列の実施形態４の図である。尚、ここでは、電源周辺Ｉ／Ｏパッド及び電源エリアＩ／Ｏパッドの配置に注目しており、信号周辺Ｉ／Ｏパッド、信号エリアＩ／Ｏパッドは同図には描いていない。
図１３に示される電源周辺Ｉ／Ｏパッドの配列について説明する。図示されているように、ゲート領域Ｇの周辺部Ｐの外周に位置する周辺Ｉ／Ｏパッド領域ＰＥにおいて、ＶＤＤ周辺Ｉ／Ｏパッド１３０１、ＧＮＤ周辺Ｉ／Ｏパッド１３０２が交互に並んでいる。次に電源エリアＩ／Ｏパッド配列について説明する。図示されているように、ゲート領域Ｇの周辺部Ｐの１列、１行では、行方向、列方向共に、異なる電源エリアＩ／Ｏパッドが交互に並んでいる。また、隣接する電源周辺Ｉ／Ｏパッドとの関係を見ると、こちらもＶＤＤＩ／Ｏバッド１３０１とＧＮＤエリアＩ／Ｏパッド１０４とが、又はＶＤＤエリアＩ／Ｏパッド１０３とＧＮＤ周辺Ｉ／Ｏパッド１３０２とが隣り合うように並んでいる。つまり、行方向、列方向共に、高電圧電源ＶＤＤに接続されたエリアＩ／Ｏパッド又は周辺Ｉ／Ｏパッド、接地電源ＧＮＤに接続された周辺Ｉ／Ｏパッド又はエリアＩ／Ｏパッドが交互に並んでいる。また、ゲート領域Ｇの中央部Ｍ、即ち、ゲート領域Ｇの周辺部Ｐ以外では、行方向に、同じ電源エリアＩ／Ｏパッドが並んでおり、列方向には、異なる電源エリアＩ／Ｏパッドが交互に並んでいる配列をしている。つまり、行方向には、ＶＤＤエリアＩ／Ｏパッド１０３又はＧＮＤエリアＩ／Ｏパッド１０４が続いて並び、列方向には、ＶＤＤエリアＩ／Ｏパッド１０３とＧＮＤエリアＩ／Ｏパッド１０４とが交互に並んでいる。
このような電源エリアＩ／Ｏパッド配列にすると、実施形態１と同様に、ゲート領域Ｇの中央部Ｍでは、図２の電源配列になっているので、電圧降下を抑えることができ、ゲート領域Ｇの周辺部Ｐでは、図３の電源配列になっているので、電圧降下を抑えることができる。
図１３の例では、ゲート領域Ｇの周辺部Ｐを、周辺Ｉ／Ｏパッドを含めて２列２行、つまりエリアＩ／Ｏパッドは１行１列としているが、ゲート領域Ｇの周辺部Ｐと中央部Ｍとで、各々電圧降下を最適に抑えるように配置を変更するのであれば、ゲート領域Ｇの周辺部Ｐの列数、行数を変えることが可能である。
尚、本実施形態では、電源周辺Ｉ／Ｏパッド、電源エリアＩ／Ｏパッドは高電圧電源ＶＤＤ、接地電源ＧＮＤに繋がる２種類としているが、３種類以上ある場合でも、実施形態２、３と同様にすることにより、同様の効果が得られることは明白である。
以上説明したように、本発明の半導体集積回路装置は、チップのゲート領域の中央部と周辺部とで電源エリアＩ／Ｏパッドの配列を変更したので、チップのゲート領域の何れの位置においても電圧降下を有効に抑えることができ、チップのパフォーマンス劣化を防ぐことができ、電源エリアＩ／Ｏパッドを有する半導体集積回路装置の設計に有用である。
１０１ チップ
１０２ 信号エリアＩ／Ｏパッド
１０３ ＶＤＤエリアＩ／Ｏパッド
１０４ ＧＮＤエリアＩ／Ｏパッド
４０１ 電源エリアＩ／Ｏパッド
１１０１ ＶＤＤ１エリアＩ／Ｏパッド
１１０２ ＶＤＤ２エリアＩ／Ｏパッド
１３０１ ＶＤＤ周辺Ｉ／Ｏパッド
１３０２ ＧＮＤ周辺Ｉ／Ｏパッド
Ｇ ゲート領域
Ｍ ゲート領域中央部
Ｐ ゲート領域周辺部
ＰＥ 周辺Ｉ／Ｏ領域
５０１ ゲート領域中央部
５０２ ゲート領域周辺部

Claims (8)

  1. Ｉ／Ｏセルを配置する周辺Ｉ／Ｏ領域と、前記周辺Ｉ／Ｏ領域に囲まれたゲート領域とを有する半導体集積回路装置であって、
    前記ゲート領域上に配置された複数のエリアＩ／Ｏパッドと、
    少なくとも第１及び第２の電源とを有し、
    前記複数のエリアＩ／Ｏパッドには、前記第１の電源に接続されたエリアＩ／Ｏパッドと、第２の電源に接続されたエリアＩ／Ｏパッドとが含まれ、
    前記第１の電源に接続されたエリアＩ／Ｏパッドと、前記第２の電源に接続されたエリアＩ／Ｏパッドとの配置関係は、前記ゲート領域の中央部と周辺部とで異なる
    ことを特徴とする半導体集積回路装置。
  2. 前記請求項１記載の半導体集積回路装置において、
    前記第１の電源に接続されたエリアＩ／Ｏパッドと、前記第２の電源に接続されたエリアＩ／Ｏパッドとは、前記ゲート領域の中央部において、行方向のみ又は列方向のみ、交互に配置されている
    ことを特徴とする半導体集積回路装置。
  3. 前記請求項１又は２に記載の半導体集積回路装置において、
    前記第１の電源に接続されたエリアＩ／Ｏパッドと、前記第２の電源に接続されたエリアＩ／Ｏパッドとは、前記ゲート領域の周辺部において、行方向及び列方向共に、交互に配置されている
    ことを特徴とする半導体集積回路装置。
  4. 前記請求項１〜３の何れか１項に記載の半導体集積回路装置において、
    前記第１の電源に接続されたエリアＩ／Ｏパッドと、前記第２の電源に接続されたエリアＩ／Ｏパッドとは、前記ゲート領域の周辺部において、少なくとも２行又は２列分、行方向及び列方向共に、交互に配置されている
    ことを特徴とする半導体集積回路装置。
  5. 前記請求項１〜４の何れか１項に記載の半導体集積回路装置において、
    前記第１の電源は高電圧電源であり、前記第２の電源は接地電源である
    ことを特徴とする半導体集積回路装置。
  6. 前記請求項１〜５の何れか１項に記載の半導体集積回路装置において、
    前記複数のエリアＩ／Ｏパッドには、第３の電源に接続されたエリアＩ／Ｏパッドが含まれており、
    前記第１の電源に接続されたエリアＩ／Ｏパッドと、前記第２の電源に接続されたＩ／Ｏパッドと、前記第３の電源に接続されたエリアＩ／Ｏパッドとの配置関係は、前記ゲート領域の中央部と周辺部とで異なる
    ことを特徴とする半導体集積回路装置。
  7. 前記請求項６記載の半導体集積回路装置において、
    前記第３の電源に接続されたエリアＩ／Ｏパッドは、前記ゲート領域の中央部又は周辺部の何れか一方にしか存在しない
    ことを特徴とする半導体集積回路装置。
  8. 前記請求項１〜７の何れか１項に記載の半導体集積回路装置において、
    前記周辺Ｉ／Ｏ領域上に配置された複数の周辺Ｉ／Ｏパッドを備える
    ことを特徴とする半導体集積回路装置。
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