JP2009260147A - 半導体集積回路装置 - Google Patents

Abstract

【課題】高電位電源配線と低電位電源配線との間の電位差の平面分布を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】高電位電源に接続されるパッド１１と、上位の配線層に配置され、パッド１１と接続され、幅の広いＬ字形を組み合わせた十字形を有する幹配線１３と、幹配線１３と同じ配線層に配置され、幹配線１３より狭い幅を有し、幹配線１３と接続され、幹配線１３を２辺として形成する矩形に含まれる領域にそれぞれ分布する枝配線１５と、低電位電源に接続されるパッド２１と、下位の配線層に配置され、パッド２１と接続され、幅の広いＬ字形を有し、投影面上で幹配線１３に対向する位置に配置された幹配線２３と、幹配線２３と同じ配線層に配置され、幹配線２３より狭い幅を有し、幹配線２３と接続され、幹配線２３を２辺として形成する矩形に含まれる内側の領域にそれぞれ分布する枝配線２５とを備える。
【選択図】図１

Description

本発明は、電源電圧差の少ない半導体集積回路装置に関する。

従来の半導体集積回路装置の電源配線は、例えば、高電位電源及び低電位電源が、格子状に構成されており、半導体集積回路装置の外周部等に設けられたボンディングパッド等を介して、半導体集積回路装置の外部から供給される電源電位を、この電源配線を通じて半導体集積回路の内部に供給している。

半導体集積回路装置の電力消費に伴う電流、及び電源配線の持つ電気抵抗による電圧降下の影響で、半導体集積回路装置上で、電源供給部から遠い部分では、高電位電源電圧の低下、低電位電源電圧の上昇が発生する。

高電位電源配線と低電位電源配線とは、同じように半導体集積回路装置の外部から電源供給を受け、また、同じような配線形態を持つことが多いので、半導体集積回路装置上、高電位電源電圧の最も低下している部分と、低電位電源電圧の最も上昇している部分とは、ほぼ一致している。

すなわち、集積回路装置の中心部では、高電位電源と低電位電源との間の電位差が小さくなり、一方、外周部では、高電位電源と低電位電源との間の電位差が大きくなる。集積回路装置上に配置されるトランジスタ、あるいは、トランジスタ等を組み合わせた論理回路の動作速度は、この高電位電源と低電位電源との間の電位差に依存するため、集積回路装置上の位置により、動作速度のばらつきが生じることになる。

高電位電源と低電位電源との間の電位差を小さくするために、例えば、一方の外周部に高電位電源配線と低電位電源配線のバンプ端子（ボンディングパッド）を交互に配置し、反対側の外周部に、対応する高電位電源配線と低電位電源配線のバンプ端子を配置して、それぞれ、対応するバンプ端子間を厚配線（断面積の大きな配線、幹配線）で接続し、それぞれの厚配線には、直交する方向に交互に伸びた櫛型状の枝配線が接続されている半導体集積回路が開示されている（例えば、特許文献１参照。）。

しかしながら、開示された半導体集積回路装置では、高電位及び低電位電源配線は、交互配置された枝配線が櫛形構造をなしているので、枝配線に沿う方向においては、幹配線から離れるに従って、高電位電源電圧は降下し、隣接する低電位電源電圧は上昇するので、高電位電源配線と低電位電源配線との間の電位差を小さくすることが可能となるが、幹配線に沿う方向においては、それぞれの中央部で、高電位電源電圧は最も降下し、隣接する低電位電源電圧は最も上昇することになり、外周部と中央部においては、高電位電源配線と低電位電源配線との間の電位差が大きいという問題を有している。
特開平２−９０６５１号公報（第３、４頁、第１図）

本発明は、高電位電源配線と低電位電源配線との間の電位差の平面分布を小さくすることが可能な半導体集積回路装置を提供することを目的とする。

本発明の一態様の半導体集積回路装置は、電源配線として使用可能なほぼ平行な複数の配線層において、ほぼ直線をなして異なる方向を向いて配置され、第１の電源電圧が供給される２つの第１の幹配線と、前記配線層にほぼ垂直な方向から見たときに、前記第１の幹配線の幅より小さく形成され、前記第１の幹配線と接続され、前記第１の幹配線を、少なくとも、２辺の一部とする平行四辺形にほぼ含まれる第１の領域に分布する第１の枝配線と、ほぼ直線をなして異なる方向を向いて配置され、前記第１の幹配線に対向する位置に配置され、第２の電源電圧が供給される２つの第２の幹配線と、前記配線層にほぼ垂直な方向から見たときに、前記第２の幹配線の幅より小さく形成され、前記第２の幹配線と接続され、前記第１の領域とほぼ重なり合って前記第２の幹配線を、少なくとも、２辺の一部とする平行四辺形にほぼ含まれる第２の領域に分布する第２の枝配線とを備えていることを特徴とする。

また、本発明の別態様の半導体集積回路装置は、第１の配線層によってほぼ直線をなして異なる方向を向いて配置され、第１の電源電圧が供給される第１の幹配線と、前記第１の配線層によって構成され、前記第１の幹配線の断面積より相対的に小さな断面積を有し、前記第１の幹配線と接続され、前記第１の幹配線を、少なくとも、２辺の一部とする平行四辺形にほぼ含まれる第１の領域に分布する第１の枝配線と、第２の配線層によってほぼ直線をなして異なる方向を向いて配置され、前記第１の配線層にほぼ垂直な方向からの投影面上で前記第１の幹配線に対向する位置に配置され、第２の電源電圧が供給される第２の幹配線と、前記第２の配線層によって構成され、前記第２の幹配線の断面積より相対的に小さな断面積を有し、前記第２の幹配線と接続され、前記投影面上で前記第１の領域とほぼ重なり合って前記第２の幹配線を、少なくとも、２辺の一部とする平行四辺形にほぼ含まれる第２の領域に分布する第２の枝配線とを備えていることを特徴とする。

また、本発明の別態様の半導体集積回路装置は、縦方向の配線を有する第１の配線層と縦方向とほぼ９０度異なる横方向の配線を有する第２の配線層において、前記縦方向の配線及び前記横方向の配線を連結し、前記第１の配線層にほぼ垂直な方向からの投影面上でＬ字形に構成され、Ｌ字形の開放端部に第１の電源電圧が供給される第１の幹配線と、前記縦方向の配線及び前記横方向の配線によって構成され、前記第１の幹配線の断面積より相対的に小さな断面積を有し、前記第１の幹配線と垂直方向に、及び互いに垂直方向に連結され、前記投影面上で前記第１の幹配線を２辺とする矩形にほぼ含まれる第１の領域に分布する第１の枝配線と、前記縦方向の配線及び前記横方向の配線を連結し、前記投影面上でＬ字形に構成され、前記第１の幹配線に対向する位置に配置され、連結されたＬ字形の角部に第２の電源電圧が供給される第２の幹配線と、前記縦方向の配線及び前記横方向の配線によって構成され、前記第２の幹配線の断面積より相対的に小さな断面積を有し、前記第２の幹配線と垂直方向に、及び互いに垂直方向に連結され、前記投影面上で前記第１の領域とほぼ重なり合って前記第２の幹配線を２辺とする矩形にほぼ含まれる第２の領域に分布する第２の枝配線とを備えていることを特徴とする。

本発明によれば、高電位電源配線と低電位電源配線との間の電位差の平面分布を小さくすることが可能な半導体集積回路装置を提供することができる。

以下、本発明の実施例について、図面を参照しながら説明する。以下に示す図では、同一の構成要素には同一の符号を付す。

本発明の実施例１に係る半導体集積回路装置について、図１乃至図５を参照しながら説明する。図１は半導体集積回路装置のレイアウトを模式的に示す図で、図１（ａ）は高電位及び低電位電源配線を示す平面図、図１（ｂ）は高電位電源配線を示す平面図、図１（ｃ）は低電位電源配線を示す平面図である。図２は半導体集積回路装置の高電位及び低電位電源配線に基づく等電位線の立体的な分布を示す模式図である。図３は高電位電源配線と低電位電源配線との間の電位差の分布を示す模式図である。図４は電源電位分布の断面を示す模式図で、図４（ａ）は図２及び図３に示す高電位及び低電位電源配線に基づく電源電位分布の断面を示す模式図で、図４（ｂ）は比較のための電源電位分布の断面を示す模式図ある。図５は半導体集積回路装置の伝播遅延を示す模式的なブロック図である。

図１に示すように、半導体集積回路装置１は、半導体チップ６の表面に、第１のボンディングパッドであるパッド１１と、パッド１１と接続された第１の幹配線である幹配線１３と、幹配線１３と接続された第１の枝配線である枝配線１５と、第２のボンディングパッドであるパッド２１と、パッド２１と接続された第２の幹配線である幹配線２３と、幹配線２３と接続された第２の枝配線である枝配線２５とを備えている。

パッド１１は、第１の電源電圧である高電位電源に接続される。パッド１１は、幹配線１３と同じ配線層またはそれより上位（半導体チップ６の表面からより離れる位置）にあり、半導体チップ６の周辺部に、他のパッド（図示略）と並列して形成されている。パッド１１は、半導体チップ６の外部から、例えば、ワイヤ（図示略）によるボンディングが可能な大きさを有している。

幹配線１３は、ほぼ平行に配置された複数の配線層の上位にある第１の配線層である配線層に配置され、両端部がパッド１１と接続される。なお、パッド１１は、必ずしも幹配線１３の端部と接続される必要はない。幹配線１３は、枝配線１５と比較して、幅が広く形成されている。幹配線１３は、矩形をなす半導体チップ６の対向する辺のほぼ中央部でパッド１１と接続され、十字形を有している。すなわち、方向が異なる４つのＬ字形が形成されている。幹配線１３及びその延長は、半導体チップ６をほぼ４等分するような位置にある。なお、幹配線１３は、枝配線１５と比較して、断面積が大きく形成される必要があり、例えば、幹配線２３と平行する他配線層と、ビア等を介して接続して、複数の配線層からなる構成としてもよい。また、幹配線１３のなす十字形は、必ずしも、９０度で交わっていなくてもよい。

枝配線１５は、幹配線１３と同じ配線層に配置され、幹配線１３の幅より狭い幅を有する。枝配線１５は、ほぼ等間隔に配置され、それぞれの枝配線１５は、幹配線１３とほぼ直交するように接続されているので、互いに直交する網目状の分布をなしている。直交するＬ字形の幹配線１３を２辺とする矩形を形成すると、枝配線１５は、その矩形にほぼ含まれる領域にそれぞれ分布する。

パッド２１は、第２の電源電圧である低電位電源に接続される。パッド２１は、パッド１１と同様に、他のパッド（図示略）と並列して形成されている。

幹配線２３は、幹配線１３のある配線層より下位、例えば、直下の第２の配線層である配線層に配置される。幹配線２３は、枝配線２５と比較して、幅が広く形成されている。幹配線２３は、半導体チップ６の周辺角部にほぼ直交する角部を有し、矩形をなす半導体チップ６のそれぞれの辺のほぼ中央部方向に延在するＬ字形をなし、投影面上で、すなわち、平面図上において、幹配線１３に対向する位置に配置されている。幹配線２３は、Ｌ字形の角部でパッド２１と接続されている。なお、パッド２１は、必ずしも幹配線２３の角部と接続される必要はない。また、幹配線２３は、枝配線２５と比較して、断面積が大きく形成される必要があり、例えば、幹配線２３と平行する他配線層と、ビア等を介して接続して、複数の配線層からなる構成としてもよい。また、幹配線２３のなす角部は、必ずしも、９０度で交わっていなくてもよい。

枝配線２５は、幹配線２３と同じ配線層に配置され、幹配線２３の幅より狭い幅を有する。枝配線２５は、ほぼ等間隔に配置され、それぞれの枝配線２５は、幹配線２３とほぼ直交するように接続されているので、互いに直交する網目状の分布をなしている。直交するＬ字形の幹配線２３を２辺とする矩形を形成すると、枝配線２５は、その矩形にほぼ含まれる領域にそれぞれ分布する。枝配線２５は、投影面上で枝配線１５と同じ方向に延在し、投影面上で枝配線１５とほぼ同じ領域に分布し、網目の間隔は枝配線１５とほぼ同じであるが、平面方向に互いに網目の間隔の半分ずつずれた分布をなしている。つまり、枝配線２５の直交部は、投影面上において枝配線１５で囲まれた矩形のほぼ中央部に位置している。

枝配線１５、２５は、図示を省略するが、ビア等を介して、半導体チップ６の基板表面に形成されたトランジスタ、あるいは、トランジスタ等を組み合わせた論理回路の電源配線等と接続されている。従って、図１に示された枝配線１５、２５は、密な分布をなしている場合がある。

パッド１１、２１は、図示を省略するが、例えば、外部のリード及びワイヤを介して、それぞれ、接続され、パッド１１には、高電位電源電圧が供給され、パッド２１には、低電位電源電圧が供給される。なお、パッド１１、２１は、矩形をなし、幹配線１３の端部、及び、幹配線２３のＬ字形の角部にそれぞれ１個ずつ配置されているが、これはパッド１１、２１の概略的な位置を示しており、必要に応じて変更が可能である。つまり、パッド１１、２１は、幹配線１３、２３及び枝配線１５、２５に対して、半導体チップ６のもっと外周側に離れて配置されてもよいし、複数本のワイヤで外部のリードと接続されてもよいし、また、ワイヤに代えてバンプによる接続等も可能である。

次に、半導体集積回路装置１に高電位電源電圧及び低電位電源電圧を供給したときの電位分布について説明する。以下において、高電位電源電圧をＶＤＤ、低電位電源電圧を接地、すなわち、グランド電位ＧＮＤとして示す。

図２に示すように、パッド１１を外部電源の電源電圧ＶＤＤに接続して、パッド２１を外部電源のグランド電位ＧＮＤに接続したとき、半導体集積回路装置１のＶＤＤ等電位線及びＧＮＤ等電位線は、それぞれ、図面上部及び図面下部に実線で示される曲線となる。なお、実線で示されたそれぞれの矩形は半導体チップ６の周辺部の配線に相当する位置を示し、１点鎖線で示された上部に向かって電位が高いことを示している。図中の破線、１点鎖線、及び２点鎖線は補助線である。

ＶＤＤ等電位線が示すように、矩形の辺の中央部を結ぶ幹配線１３に相当する位置では、電圧が緩く降下するが、枝配線１５のところでは電圧が比較的急に降下し、幹配線１３から離れると電圧降下が大きくなる。

一方、ＧＮＤ等電位線が示すように、周辺部の幹配線２３に相当する位置では電圧が緩く上昇するが、枝配線２５のところでは電圧が比較的急に上昇し、幹配線２３から離れるに従って電圧上昇が大きくなる。

半導体集積回路装置１に配置されるトランジスタ、あるいは、トランジスタ等を組み合わせた論理回路の動作速度は、電源電圧ＶＤＤとグランド電位ＧＮＤとの差で表わされる電源電位差に依存する。そこで、図２に示された２次元のＶＤＤ電位分布とＧＮＤ電位分布とから電源電位差を求めて、図３及び図４（ａ）に示す。

図３に示すように、２次元の電源電位差を示す等電位差線は、半導体チップ６の周辺部の配線位置に相当する矩形の内部において、対角線方向の一部が切断されたラグビーボール形状で囲まれた等電位差線の内部で最も小さく、周辺部の配線位置を示す矩形の辺の中央部、すなわち、幹配線１３が半導体チップ６の周辺部のパッド１１と接続される位置で最も大きくなる。

図４（ａ）に示すように、図２及び図３において２点鎖線Ａで示された位置における高電位及び低電位電源配線に基づく電源電位分布（ＶＤＤ電位線、ＧＮＤ電位線）の断面において、ＶＤＤ電位はチップの中央部で極大値をとり、チップの両周辺部で小さくなり、ＧＮＤ電位は、チップの両周辺部で小さく、チップの中央部で極大値をとる。その結果、半導体チップ６の中央部で電位差が最大となり、また、周辺部でも中央部とほとんど同じ程度となり、中央部と周辺部との中間で、電源電位差が最小となる。

ここで比較のために、例えば、特許文献１に示すような、枝配線が櫛形構造をなしている幹配線に沿う方向における電源電位分布を模式的に図４（ｂ）に示す。図４（ｂ）に示すように、ＶＤＤ電位線が示すように、ＶＤＤ電位はチップの両周辺部で大きく、チップの中央部で極小値をとり、ＧＮＤ電位線が示すように、ＧＮＤ電位は、チップの両周辺部で小さく、チップの中央部で極大値をとる。その結果、ＶＤＤ電位とＧＮＤ電位との間の電源電位差は、チップの両周辺部で最も大きく、チップの中央部で最も小さくなる。

本実施例の半導体集積回路装置１の電源電位差の最大値と最小値との差は、比較例の半導体集積回路装置の場合より、小さくなる。なお、半導体集積回路装置１において、電源電位差は、上述したように、周辺部の配線位置を示す矩形の辺の中央部で最大となり、図４（ｂ）のチップ周辺部の電源電位差とほぼ同程度となるが、電源電位差の最大値と最小値との差は、半導体集積回路装置１の最小値が大きい分だけ、比較例の半導体集積回路装置の場合より、小さくなる。

上述したように、半導体集積回路装置１は、高電位電源に接続されるパッド１１と、上位の配線層に配置され、パッド１１と接続され、幅の広いＬ字形を組み合わせた十字形を有する幹配線１３と、幹配線１３と同じ配線層に配置され、幹配線１３の幅より狭い幅を有し、幹配線１３と接続され、幹配線１３を２辺とする矩形を形成すると、その矩形のほぼ内側の領域にそれぞれ分布する枝配線１５と、低電位電源に接続されるパッド２１と、下位の配線層に配置され、パッド２１と接続され、幅の広いＬ字形を有し、投影面上で幹配線１３に対向する位置に配置された幹配線２３と、幹配線２３と同じ配線層に配置され、幹配線２３の幅より狭い幅を有し、幹配線２３と接続され、幹配線２３を２辺とする矩形を形成すると、その矩形のほぼ内側の領域にそれぞれ分布する枝配線２５とを備えている。

Ｌ字形を有し投影面上で互いに対向する幹配線１３、２３とそれらに接続された枝配線１５、２５とで形成される基本的な配線領域は、半導体集積回路装置１に、幹配線１３を境界として４個存在し、４個の配線領域はほぼ同じ程度の面積を有している。また、４個の配線領域は、ほぼ鏡像の関係を有している。

その結果、半導体集積回路装置１は、高電位電源配線と低電位電源配線との間の電源電位差の平面分布、すなわち、面内分布を小さくすることが可能となる。

また、電源電位差が存在する状況では、高速動作を行う半導体集積回路装置を設計する場合、タイミング調整を行う必要がある。つまり、例えば、図５に示すように、フリップフロップ３３間に論理回路３５を配置して、フリップフロップ３３間を一定のクロック時間内で信号が正確に伝播されるよう設計するためには、（１）論理回路３５が電源電位差の最も低いところにあり、クロック系のバッファ３１が電源電圧差の最も高いところに配置されている場合において、且つ、（２）論理回路３５が電源電圧差の最も高いところにあり、クロック系のバッファ３１が電源電圧差の最も低いところに配置されている場合において、正確に動作するように、フリップフロップ３３間の論理回路に許される信号伝播遅延を調整する必要がある。

図５に示す回路において、上述した電源電位差の最大値と最小値との差が小さくなると、クロック系のバッファ３１を通りフリップフロップ３３間の論理回路を通る伝播遅延の最大値と最小値との差が小さくなり、同時に、クロック系のバッファ３１のみを通る信号伝播遅延の最大値と最小値との差が小さくなり、一定の高速動作を行わせるための調整が容易となる。つまり、タイミング調整用の論理ゲート（図示略）を追加する必要が少なくなり、回路規模の増大を抑制することができる。そして、回路規模の増大を抑制することができるために、半導体集積回路装置１の消費電力の増大を抑制することが可能となる。

本発明の実施例２に係る半導体集積回路装置について、図６を参照しながら説明する。図６は半導体集積回路装置のレイアウトを模式的に示す図で、図６（ａ）は高電位及び低電位電源配線を示す平面図、図６（ｂ）は低電位電源配線を示す平面図である。実施例１の半導体集積回路装置１とは、低電位電源の隣接する幹配線が延在方向で互いに接続されている点が異なる。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略する。

図６に示すように、半導体集積回路装置２は、高電位電源配線である幹配線１３、枝配線１５、及び、パッド１１に関して、実施例１の半導体集積回路装置１の場合と同様であり、低電位電源配線の幹配線４３が、延在方向の半導体チップ７の周辺中央部でそれぞれ接続されて１本化されている。幹配線４３は、半導体チップ７の周辺角部に、ほぼ直交する角部を有して、局部的にＬ字形を形成している。枝配線２５及びパッド２１は、実施例１の半導体集積回路装置１の場合と同様に配置されている。

Ｌ字形を形成する幹配線１３と、投影面上で対向するＬ字形を形成する幹配線４３とで囲まれる領域は、実施例１の半導体集積回路装置１の場合と同様な枝配線１５、２５の分布となっている。幹配線４３が互いに連続して隣接関係にあるそれぞれの領域において、論理回路等がほぼ同様にレイアウトされている場合、幹配線４３が連続されたことによるグランド電位の変化、すなわち、上昇は小さく、低電位電源電圧分布は幹配線４３の連続、不連続に関わらずほぼ同様となる。つまり、実施例１の幹配線２３の場合と同様な低電位電源電圧の分布となる。

一方、論理回路等のレイアウトに片寄りがある場合、実施例１の幹配線２３のように、幹配線が不連続の場合と比較すると、グランド電位上昇は、電位上昇の大きい側の値と小さい側の値の中間の値となり、電圧変化量は緩やかになる。

その結果、半導体集積回路装置２は、実施例１の半導体集積回路装置１が有する効果を有している他に、半導体チップ７の論理回路等のレイアウトの片寄りによって発生する電源電圧分布の変化量を小さくする効果を有する。

本発明の実施例３に係る半導体集積回路装置について、図７を参照しながら説明する。図７は半導体集積回路装置のレイアウトを模式的に示す図で、図７（ａ）は高電位及び低電位電源配線を示す平面図、図７（ｂ）は高電位電源配線を示す平面図、図７（ｃ）は低電位電源配線を示す平面図である。実施例２の半導体集積回路装置２とは、投影面上で対向するＬ字形の幹配線が形成する領域の数が増加している点が異なる。なお、実施例１及び実施例２と同一構成部分には同一の符号を付して、その説明は省略する。

図７に示すように、半導体集積回路装置３は、半導体チップ８の面積が実施例１及び２の半導体チップ６、７より大きく、実施例２の半導体集積回路装置２の高電位及び低電位電源配線がレイアウトされた領域に相当する領域を、半導体チップ８上に４個有している。つまり、Ｌ字形を有し互いに対向する幹配線１３、４３、及び、幹配線１３、６３とそれらに接続された枝配線１５、２５で形成される基本的な領域は、半導体集積回路装置３に１６個存在し、１６個の領域はほぼ同じ程度の面積を有している。

半導体チップ８の内側に位置する第３の幹配線である高電位電源配線の幹配線１３は、幅のより大きな幹配線５３に接続されている。幹配線５３は、矩形をなす半導体チップ８の対向する辺のほぼ中央部でパッド５１と接続され、実施例１の半導体集積回路装置１における幹配線１３と同様に、十字形を有している。幹配線５３及びその延長は、半導体チップ８をほぼ４等分するような位置にある。なお、幹配線５３は、幹配線１３と比較して、断面積が大きく形成され、例えば、幹配線５３と平行する他配線層と、ビア等を介して接続して、複数の配線層からなる構成としてもよい。

半導体チップ８の内側に位置する低電位電源配線の幹配線６３は、幹配線４３より幅が大きく、矩形をなす半導体チップ８の対向する辺のほぼ中央部でパッド６１と接続され、周辺部の幹配線４３をパッド６１より中央部の位置で接続し、十字形を有している。投影面上で、幹配線５３と幹配線６３とは、ほぼ重なっており、パッド５１とパッド６１とは、互いのボンディングが可能な程度ずれた位置関係にある。なお、幹配線６３は、幹配線４３と比較して、断面積が大きく形成され、例えば、幹配線５３と平行する他配線層と、ビア等を介して接続して、複数の配線層からなる構成としてもよい。

半導体集積回路装置３は、半導体チップ８の平面的な中央部に十字形をなす幅のより広い幹配線５３、６３が配置されている。幹配線５３、６３は、半導体チップ８の中央部において、電圧変化の小さな高電位及び低電位電源電圧を供給可能となる。幹配線５３と接続される幹配線１３は、実施例１の半導体集積回路装置１における幹配線１３とほぼ同等の電圧降下の少ない高電位電源を供給可能となる。

その結果、半導体集積回路装置３は、半導体チップ８の面積が実施例１及び２の半導体チップ６、７より大きい場合において、高電位電源配線と低電位電源配線との電源電位差の平面分布、すなわち、面内分布を小さくすることが可能となる。

本発明の実施例４に係る半導体集積回路装置について、図８を参照しながら説明する。図８は半導体集積回路装置のレイアウトを模式的に示す図で、図８（ａ）は高電位及び低電位電源配線を示す平面図、図８（ｂ）は上位配線層の電源配線を示す平面図、図８（ｃ）は下位配線層の電源配線を示す平面図である。実施例１の半導体集積回路装置１とは、上位及び下位配線層の配線方向がそれぞれ一方向を向き、例えば、互いに９０度異なる方向を向いている点が異なる。なお、実施例１または実施例２と同一構成部分には同一の符号を付して、その説明は省略する。

図８に示すように、半導体集積回路装置４は、縦方向の配線を有する第１の配線層である上位の配線層（図８（ａ）参照）と、ほぼ９０度異なる横方向の配線を有する第２の配線層である下位の配線層（図８（ｂ）参照）を有して、次のように構成されている。

幹配線７３ａ、７３ｂは、それぞれ、縦方向の配線及び横方向の配線が垂直方向にビア８９を介して連結され、縦方向の配線層にほぼ垂直な方向からの投影面上でＬ字形に構成され、つまり４つのＬ字形で十字形をなし、Ｌ字形の開放端部をパッド１１に接続されている。

枝配線７５ａ、７５ｂは、それぞれ、縦方向の配線及び横方向の配線が垂直方向にビア８９を介して連結され、幹配線７３ａ、７３ｂの断面積より相対的に小さな断面積、すなわち、狭い幅を有し、幹配線７３ｂ、７３ａと垂直方向にビア８９を介して連結され、投影面上でＬ字形をなす幹配線７３ａ、７３ｂを２辺とする矩形のほぼ内側の領域に分布されている。

幹配線８３ａ、８３ｂは、それぞれ、縦方向の配線及び横方向の配線が垂直方向にビア８９を介して連結され、上記投影面上で４つのＬ字形に構成され、幹配線７３ａ、７３ｂに対向する位置に配置され、連結されたＬ字形の上記投影面上での角部をパッド２１に接続されている。

枝配線８５ａ、８５ｂは、それぞれ、縦方向の配線及び横方向の配線が垂直方向にビア８９を介して連結され、幹配線８３ａ、８３ｂの断面積より相対的に小さな断面積、すなわち、狭い幅を有し、幹配線８３ｂ、８３ａと垂直方向にビア８９を介して連結され、投影面上でＬ字形をなす幹配線８３ａ、８３ｂを２辺とする矩形のほぼ内側の、幹配線７３ａ、７３ｂを２辺とする矩形の内側の領域とほぼ重なり合う領域に配置されている。

パッド１１、２１は、実施例１の半導体集積回路装置１の場合と同様に配置されている。パッド１１に接続された幹配線７３ａ、７３ｂは高電位電源配線であり、パッド２１に接続された幹配線８３ａ、８３ｂ低電位電源配線である。ビア８９は、幹配線７３ａ、７３ｂ、８３ａ、８３ｂ同士を連結する場合太く、幹配線７３ａ、７３ｂ、８３ａ、８３ｂと枝配線７５ａ、７５ｂ、８５ａ、８５ｂ、及び枝配線７５ａ、７５ｂ、８５ａ、８５ｂ同士を連結する場合細く形成され、単位長さあたり、接続される断面積の小さい側の配線と同程度またはより低い抵抗を有している。

上述したように、半導体集積回路装置４は、幹配線７３ａ、７３ｂ、８３ａ、８３ｂ、枝配線７５ａ、７５ｂ、８５ａ、８５ｂが、２つの配線層にわたって分布し、それぞれ、ビア８９を介して連結されているが、実施例１、２の半導体集積回路装置２、３とほとんど同様な電源電圧の分布を示し、半導体集積回路装置２、３が有する効果と同様な効果を有している。その上、設計の容易性、及びプロセスの容易性等を有している。

なお、上位及び下位配線層の配線方向は、必ずしも、互いに９０度である必要はない。

以上、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。

例えば、実施例１及び２では高電位電源の幹配線を、半導体チップの対向する辺のほぼ中央部を結ぶ線上に配置し、低電位電源の幹配線を、半導体チップの周辺角部にほぼ直交する角部を有するＬ字形に配置する例を示したが、高電位電源の幹配線と低電位電源の幹配線の位置を置き替えることは可能である。

また、実施例では、ほぼ同様な４個（組）の基本的な配線領域、及びほぼ同様な１６個の配線領域を鏡像の関係で配置して、半導体チップの全面をカバーする例を示したが、基本的な配線領域が、ほぼ同様であることは必ずしも必要ない。また、鏡像の関係で配置することも必ずしも必要ない。つまり、半導体集積回路装置を構成する機能ブロック等が有する電源配線法に従って、例えば、基本的な配線領域の面積、幹配線の断面積、枝配線の本数、及び配置の仕方等は、変更が可能である。

また、実施例では高電位電源の配線を、上位の配線層に配置する例を示したが、低電位電源の配線を上位の配線層に配置する置き替えが可能である。

本発明は、以下の付記に記載されるような構成が考えられる。
（付記１） 電源配線として使用可能なほぼ平行な複数の配線層において、ほぼ直線をなして異なる方向を向いて配置され、第１の電源電圧が供給される２つの第１の幹配線と、前記配線層にほぼ垂直な方向から見たときに、前記第１の幹配線の幅より小さく形成され、前記第１の幹配線と接続され、前記第１の幹配線を、少なくとも、２辺の一部とする平行四辺形にほぼ含まれる第１の領域に分布する第１の枝配線と、ほぼ直線をなして異なる方向を向いて配置され、前記第１の幹配線に対向する位置に配置され、第２の電源電圧が供給される２つの第２の幹配線と、前記配線層にほぼ垂直な方向から見たときに、前記第２の幹配線の幅より小さく形成され、前記第２の幹配線と接続され、前記第１の領域とほぼ重なり合って前記第２の幹配線を、少なくとも、２辺の一部とする平行四辺形にほぼ含まれる第２の領域に分布する第２の枝配線とを備えている半導体集積回路装置。

（付記２） 前記投影面上で、前記第１の幹配線は、互いにほぼ９０度で交わり、前記第２の幹配線は、互いにほぼ９０度で交わる付記１に記載の半導体集積回路装置。

（付記３） 前記投影面上で、前記第１の幹配線と前記第１の枝配線とはほぼ９０度で交わり、前記第２の幹配線と前記第２の枝配線とはほぼ９０度で交わる付記１に記載の半導体集積回路装置。

本発明の実施例１に係る半導体集積回路装置のレイアウトを模式的に示す図で、図１（ａ）は高電位及び低電位電源配線を示す平面図、図１（ｂ）は高電位電源配線を示す平面図、図１（ｃ）は低電位電源配線を示す平面図。 本発明の実施例１に係る半導体集積回路装置の高電位及び低電位電源配線に基づく等電位線の立体的な分布を示す模式図。 本発明の実施例１に係る半導体集積回路装置の高電位電源配線と低電位電源配線との間の電位差の分布を示す模式図。 本発明の実施例１に係る半導体集積回路装置の電源電位分布の断面を示す模式図で、図４（ａ）は図２及び図３に示す高電位及び低電位電源配線に基づく電源電位分布の断面を示す模式図で、図４（ｂ）は比較のための電源電位分布の断面を示す模式図。 本発明の実施例１に係る半導体集積回路装置の伝播遅延を示す模式的なブロック図。 本発明の実施例２に係る半導体集積回路装置のレイアウトを模式的に示す図で、図６（ａ）は高電位及び低電位電源配線を示す平面図、図６（ｂ）は低電位電源配線を示す平面図。 本発明の実施例３に係る半導体集積回路装置のレイアウトを模式的に示す図で、図７（ａ）は高電位及び低電位電源配線を示す平面図、図７（ｂ）は高電位電源配線を示す平面図、図７（ｃ）は低電位電源配線を示す平面図。 本発明の実施例４に係る半導体集積回路装置のレイアウトを模式的に示す図で、図８（ａ）は高電位及び低電位電源配線を示す平面図、図８（ｂ）は高電位電源配線を示す平面図、図８（ｃ）は低電位電源配線を示す平面図。

符号の説明

１、２、３、４ 半導体集積回路装置
６、７、８、９ 半導体チップ
１１、２１、５１、６１ パッド
１３、２３、４３、５３、６３、７３ａ、７３ｂ、８３ａ、８３ｂ 幹配線
１５、２５、７５ａ、７５ｂ、８５ａ、８５ｂ 枝配線
３１ バッファ
３３ フリップフロップ（ＦＦ）
３５ 論理回路
８９ ビア
ＶＤＤ 高電位電源電圧
ＧＮＤ 低電位電源電圧

Claims (5)

1. 電源配線として使用可能なほぼ平行な複数の配線層において、
   ほぼ直線をなして異なる方向を向いて配置され、第１の電源電圧が供給される２つの第１の幹配線と、
   前記配線層にほぼ垂直な方向から見たときに、前記第１の幹配線の幅より小さく形成され、前記第１の幹配線と接続され、前記第１の幹配線を、少なくとも、２辺の一部とする平行四辺形にほぼ含まれる第１の領域に分布する第１の枝配線と、
   ほぼ直線をなして異なる方向を向いて配置され、前記第１の幹配線に対向する位置に配置され、第２の電源電圧が供給される２つの第２の幹配線と、
   前記配線層にほぼ垂直な方向から見たときに、前記第２の幹配線の幅より小さく形成され、前記第２の幹配線と接続され、前記第１の領域とほぼ重なり合って前記第２の幹配線を、少なくとも、２辺の一部とする平行四辺形にほぼ含まれる第２の領域に分布する第２の枝配線と、
   を備えていることを特徴とする半導体集積回路装置。
2. 第１の配線層によってほぼ直線をなして異なる方向を向いて配置され、第１の電源電圧が供給される第１の幹配線と、
   前記第１の配線層によって構成され、前記第１の幹配線の断面積より相対的に小さな断面積を有し、前記第１の幹配線と接続され、前記第１の幹配線を、少なくとも、２辺の一部とする平行四辺形にほぼ含まれる第１の領域に分布する第１の枝配線と、
   第２の配線層によってほぼ直線をなして異なる方向を向いて配置され、前記第１の配線層にほぼ垂直な方向からの投影面上で前記第１の幹配線に対向する位置に配置され、第２の電源電圧が供給される第２の幹配線と、
   前記第２の配線層によって構成され、前記第２の幹配線の断面積より相対的に小さな断面積を有し、前記第２の幹配線と接続され、前記投影面上で前記第１の領域とほぼ重なり合って前記第２の幹配線を、少なくとも、２辺の一部とする平行四辺形にほぼ含まれる第２の領域に分布する第２の枝配線と、
   を備えていることを特徴とする半導体集積回路装置。
3. 縦方向の配線を有する第１の配線層と縦方向とほぼ９０度異なる横方向の配線を有する第２の配線層において、
   前記縦方向の配線及び前記横方向の配線を連結し、前記第１の配線層にほぼ垂直な方向からの投影面上でＬ字形に構成され、Ｌ字形の開放端部に第１の電源電圧が供給される第１の幹配線と、
   前記縦方向の配線及び前記横方向の配線によって構成され、前記第１の幹配線の断面積より相対的に小さな断面積を有し、前記第１の幹配線と垂直方向に、及び互いに垂直方向に連結され、前記投影面上で前記第１の幹配線を２辺とする矩形にほぼ含まれる第１の領域に分布する第１の枝配線と、
   前記縦方向の配線及び前記横方向の配線を連結し、前記投影面上でＬ字形に構成され、前記第１の幹配線に対向する位置に配置され、連結されたＬ字形の角部に第２の電源電圧が供給される第２の幹配線と、
   前記縦方向の配線及び前記横方向の配線によって構成され、前記第２の幹配線の断面積より相対的に小さな断面積を有し、前記第２の幹配線と垂直方向に、及び互いに垂直方向に連結され、前記投影面上で前記第１の領域とほぼ重なり合って前記第２の幹配線を２辺とする矩形にほぼ含まれる第２の領域に分布する第２の枝配線と、
   を備えていることを特徴とする半導体集積回路装置。
4. 前記第１及び第２の領域の組が、複数組配置されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路装置。
5. 前記第１及び第２の領域の組が、鏡像関係をなして配置されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路装置。

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