JP5509650B2 - 半導体装置 - Google Patents
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半導体基板(10)の表面に延在し、所定間隔を有して交互に配置されたソース領域(20)及びドレイン領域(30)と、該ソース領域(20)及び該ドレイン領域(30)とコンタクトホール(60、60a)を介して接続されたフィンガー状の配線(75、75a、75b)を複数含む第1配線層(70、70a)と、該第1配線層(70、70a)とスルーホール(80、80a)を介して接続された第2配線層(90)とを有する半導体装置であって、前記第1配線層(70、70a)は、前記スルーホール(80、80a)が形成されないスルーホール非形成領域(74、74a、74b)と、前記スルーホール(80、80a)が形成されるスルーホール形成領域(73、73a、73b)と、を含み、前記スルーホール形成領域(73、73a、73b)の配線幅が、スルーホールの形成が可能な最小限の配線幅であって、前記スルーホール非形成領域(74、74a、74b)の配線幅は、両側に存在する配線の制約下で確保できる最大の配線幅であることを特徴とする。
前記第2配線層(90)は、前記第1配線層(70、70a)の前記フィンガー状の配線の延在方向を2分するように配置された第2ソース配線層(91)及び第2ドレイン配線層(92)を含むことを特徴とする。
前記コンタクトホール(60、60a)と前記スルーホール(80、80a)は、平面的に一致しない位置に設けられていることを特徴とする。
前記第1配線層(70、70a)は、前記ソース領域(20)に接続される第1ソース配線(71、71a)と前記ドレイン領域(30)に接続される第1ドレイン配線(72、72a)とを含み、
前記第1ソース配線(71、71a)と前記第1ドレイン配線(72、72a)の前記フィンガー状の配線(75)は、前記スルーホール形成領域(73、73a、73b)同士及び前記スルーホール非形成領域(74、74a、74b)同士の配線幅が等しい配線を含むことを特徴とする。
前記第1配線層(70、70a)は、前記ソース領域(20)に接続される第1ソース配線(71、71a)と前記ドレイン領域(30)に接続される第1ドレイン配線(72、72a)とを含み、
前記第1ソース配線(71、71a)と前記第1ドレイン配線(72、72a)の前記フィンガー状の配線(75a、75b)は、前記スルーホール形成領域(73、73a、73b)同士及び前記スルーホール非形成領域(74、74a、74b)同士の配線幅が、異なることを特徴とする。
20 ソース領域
30 ドレイン領域
40 ゲート
50 バックゲート領域
60、60a コンタクトホール
70、70a 第1配線層
71、71a 第1ソース配線層
72、72a 第1ドレイン配線層
73、73a、73b スルーホール形成領域
74、74a、74b スルーホール非形成領域
75、75a、75b フィンガー状の配線
80、80a スルーホール
90 第2配線層
91 第2ソース配線層
92 第2ドレイン配線層
93、94 パッド
100、101、102、103 絶縁層
Claims (6)
- 半導体基板の表面に延在し、所定間隔を有して交互に配置されたソース領域及びドレイン領域と、該ソース領域及び該ドレイン領域とコンタクトホールを介して接続されたフィンガー状の配線を複数含む第1配線層と、該第1配線層とスルーホールを介して接続された第2配線層とを有する半導体装置であって、
前記第1配線層は、前記スルーホールが形成されないスルーホール非形成領域と、
前記スルーホールが形成されるスルーホール形成領域と、を含み、
前記スルーホール形成領域の配線幅が、スルーホールの形成が可能な最小限の配線幅であって、前記スルーホール非形成領域の配線幅は、両側に存在する配線の制約下で確保できる最大の配線幅であることを特徴とする半導体装置。 - 前記コンタクトホールは、前記スルーホール形成領域で、疎に設けられ、前記スルーホール非形成領域で、密に設けられることを特徴とする請求項1に記載の半導体装置。
- 前記第2配線層は、前記第1配線層の前記フィンガー状の配線の延在方向を2分するように配置された第2ソース配線層及び第2ドレイン配線層を含むことを特徴とする請求項1又は2に記載の半導体装置。
- 前記コンタクトホールと前記スルーホールは、平面的に一致しない位置に設けられていることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
- 前記第1配線層は、前記ソース領域に接続される第1ソース配線と前記ドレイン領域に接続される第1ドレイン配線とを含み、
前記第1ソース配線と前記第1ドレイン配線の前記フィンガー状の配線は、前記スルーホール形成領域同士及び前記スルーホール非形成領域同士の配線幅が等しい配線を含むことを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。 - 前記第1配線層は、前記ソース領域に接続される第1ソース配線と前記ドレイン領域に接続される第1ドレイン配線とを含み、
前記第1ソース配線と前記第1ドレイン配線の前記フィンガー状の配線は、前記スルーホール形成領域同士及び前記スルーホール非形成領域同士の配線幅が、異なることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。
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