JP2006269835A - 半導体装置 - Google Patents
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Abstract
【解決手段】 半導体装置1は、トランジスタ10,20を備えている。トランジスタ10(第1のトランジスタ)は、MOSFETであり、ソース領域102,106、ドレイン領域104、およびゲート電極110を有している。トランジスタ20(第2のトランジスタ)も、MOSFETであり、ソース領域202,206、ドレイン領域204、およびゲート電極210を有している。トランジスタ10のソース領域106とトランジスタ20のソース領域202とは、半導体基板90における同一の領域である。すなわち、これらのソース領域106とソース領域202とは、互いに共有されている。
【選択図】 図1
Description
図1は、本発明による半導体装置の第1実施形態を示す平面図である。また、図2は、図1の半導体装置のII−II線に沿った断面を示す断面図である。半導体装置1は、トランジスタ10,20を備えている。
図6は、本発明による半導体装置の第2実施形態を示す平面図である。また、図7は、図6の半導体装置のVII−VII線に沿った断面を示す断面図である。半導体装置2は、トランジスタ10,20、ドレイン配線52,54、およびソース配線56,58を備えている。各トランジスタ10,20の構成は、半導体装置1におけるものと同様である。また、半導体装置2においても、半導体装置1と同様に、複数ずつのトランジスタ10,20が交互に配置されている。
図8は、本発明による半導体装置の第3実施形態を示す平面図である。半導体装置3は、複数(具体的には2つ)のトランジスタ群70a,70bを備えている。各トランジスタ群70a,70bの構成は、図1で説明したものと同様である。これらのトランジスタ群70a,70bは、図中の上下方向に沿って配列されている。すなわち、トランジスタ群70a,70bの配列方向は、各トランジスタ群70a,70bにおけるトランジスタ10,20の配列方向に略垂直な方向である。また、トランジスタ群70aとトランジスタ群70bとは、相異なる素子形成領域内に設けられている。したがって、両トランジスタ群70a,70bの間は、素子分離領域30によって隔てられている。
2 半導体装置
3 半導体装置
10,20 トランジスタ
30 素子分離領域
40a,40b 出力端子
52,54 ドレイン配線
56,58 ソース配線
62 導電プラグ
64 導電プラグ
66 導電プラグ
68 導電プラグ
70a,70b トランジスタ群
72a,74a ドレイン配線
72b,74b ドレイン配線
76a,78a ソース配線
76b,78b ソース配線
80a,80b,80c,80d 出力端子
90 半導体基板
102,106 ソース領域
104 ドレイン領域
110 ゲート電極
112,114 ゲート領域
202,206 ソース領域
204 ドレイン領域
210 ゲート電極
212,214 ゲート領域
Claims (7)
- 第1のソース・ドレイン領域と、第1のゲート領域を挟んで前記第1のソース・ドレイン領域の反対側に位置する第2のソース・ドレイン領域と、第2のゲート領域を挟んで前記第2のソース・ドレイン領域の反対側に位置し、前記第1のソース・ドレイン領域と電気的に接続された第3のソース・ドレイン領域と、前記第1および第2のゲート領域にそれぞれ設けられた第1のゲート電極と、を有して構成される第1のトランジスタと、
前記第3のソース・ドレイン領域と、第3のゲート領域を挟んで前記第3のソース・ドレイン領域の反対側に位置する第4のソース・ドレイン領域と、第4のゲート領域を挟んで前記第4のソース・ドレイン領域の反対側に位置し、前記第1および第3のソース・ドレイン領域と電気的に接続された第5のソース・ドレイン領域と、前記第3および第4のゲート領域にそれぞれ設けられ、前記第1のゲート電極とは独立に制御される第2のゲート電極と、を有して構成される第2のトランジスタと、
を備えることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1および第2のトランジスタは、それぞれ複数ずつ設けられるとともに、交互に配置されており、
前記第1のトランジスタの前記第1のソース・ドレイン領域と、当該第1のトランジスタの前記第1のソース・ドレイン領域側に隣接する前記第2のトランジスタの前記第5のソース・ドレイン領域とは、互いに共有されている半導体装置。 - 請求項1または2に記載の半導体装置において、
前記第1および第2のトランジスタの配列方向に沿って延在し、前記第2のソース・ドレイン領域と電気的に接続された第1のソース・ドレイン配線と、
前記第1のソース・ドレイン配線と隣り合うとともに前記配列方向に沿って延在し、前記第4のソース・ドレイン領域と電気的に接続された第2のソース・ドレイン配線と、
前記第1のソース・ドレイン配線における前記第2のソース・ドレイン配線とは反対側において当該第1のソース・ドレイン配線と隣り合うとともに前記配列方向に沿って延在し、前記第1、第3および第5のソース・ドレイン領域と電気的に接続された第3のソース・ドレイン配線と、
前記第2のソース・ドレイン配線における前記第1のソース・ドレイン配線とは反対側において当該第2のソース・ドレイン配線と隣り合うとともに前記配列方向に沿って延在し、前記第1、第3および第5のソース・ドレイン領域と電気的に接続された第4のソース・ドレイン配線と、
を備える半導体装置。 - 請求項1乃至3いずれかに記載の半導体装置において、
前記第1および第2のゲート電極は、一方がオンのとき他方がオフとなるように制御される半導体装置。 - 請求項1乃至4いずれかに記載の半導体装置において、
前記第1および第2のトランジスタは、素子分離領域によって囲まれた1つの素子形成領域内に設けられている半導体装置。 - 請求項1乃至5いずれかに記載の半導体装置において、
前記第1および第2のトランジスタからなるトランジスタ群が複数設けられており、
当該複数のトランジスタ群の前記各ゲート電極は、互いに独立に制御される半導体装置。 - 請求項6に記載の半導体装置において、
前記複数のトランジスタ群は、当該各トランジスタ群における前記第1および第2のトランジスタの配列方向に略垂直な方向に沿って配列されている半導体装置。
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