JP2007227665A - 半導体集積回路装置 - Google Patents

Abstract

【課題】出力電流に応じてセルを適切に分割することにより、集積効率を向上させることが可能な半導体集積回路装置を提供する。
【解決手段】複数のＭＯＳＦＥＴを有するＭＯＳＦＥＴセル領域３１及び３２と、ＭＯＳＦＥＴセル領域３１及び３２のＭＯＳＦＥＴのゲートに信号を供給して、該ＭＯＳＦＥＴを制御する制御回路３３１、３３２及び３３３を有する制御回路セル領域３３と、ＭＯＳＦＥＴセル領域３１及び３２のＭＯＳＦＥＴの出力端子が接続されたＰＡＤ部３４１、３４２及び３４３を有するＰＡＤセル領域とを有し、ＰＡＤセル領域３４のＰＡＤ部３４１、３４２及び３４３から出力されるべき電流の大きさに応じた数のＭＯＳＦＥＴセル領域３１及び３２ＭＯＳＦＥＴが接続されている。
【選択図】図３

Description

本発明は、半導体集積回路装置に関し、特に、集積効率を上げるレイアウト技術に関する。

従来、半導体集積回路装置内には、ＰＡＤ部、Ｎ形ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）部、Ｐ形ＭＯＳＦＥＴ部及び制御回路部が、まとめて一つのセルとして形成されている。

図１に従来の半導体集積回路装置のレイアウト図の一例を示す。図１において、半導体集積回路は、レイアウト構成の異なる三つのＩＯ（入出力）セル１１、１２及び１３と、電源ラインＶＤＤ及びＶＳＳとを有する。三つのＩＯセル１１、１２及び１３は、夫々、制御回路部１１０、１２０及び１３０と、ＰＡＤ部１１１、１２１及び１３１と、複数のＮ形ＭＯＳＦＥＴ及びＰ形ＭＯＳＦＥＴとを有する。

三つのＩＯセルのうちの第１のＩＯセル１１において、複数のＮ形ＭＯＳＦＥＴのうち、そのゲート電極を配線１１４によって制御回路部１１０に接続されている２個のＮ形ＭＯＳＦＥＴは、Ｎ形ＭＯＳＦＥＴ部１１２を形成し、他のＮ形ＭＯＳＦＥＴは、そのゲート電極を電源ラインＶＳＳに接続され、サージ保護用トランジスタ部１１６を形成する。また、複数のＰ形ＭＯＳＦＥＴのうち、そのゲート電極を配線１１５によって制御回路部１１０に接続されている４個のＰ形ＭＯＳＦＥＴは、Ｐ形ＭＯＳＦＥＴ部１１３を形成し、他のＰ形ＭＯＳＦＥＴは、そのゲート電極を電源ラインＶＤＤに接続され、やはりサージ保護用トランジスタ部１１７を形成する。

また、三つのＩＯセルのうちの第２のＩＯセル１２において、複数のＮ形ＭＯＳＦＥＴのうち、そのゲート電極を配線１２４によって制御回路部１２０に接続されている４個のＮ形ＭＯＳＦＥＴは、Ｎ形ＭＯＳＦＥＴ部１２２を形成し、他のＮ形ＭＯＳＦＥＴは、そのゲート電極を電源ラインＶＳＳに接続され、サージ保護用トランジスタ部１２６を形成する。また、複数のＰ形ＭＯＳＦＥＴのうち、そのゲート電極を配線１２５によって制御回路部１２０に接続されている８個のＰ形ＭＯＳＦＥＴは、Ｐ形ＭＯＳＦＥＴ部１２３を形成し、他のＰ形ＭＯＳＦＥＴは、そのゲート電極を電源ラインＶＤＤに接続され、やはりサージ保護用トランジスタ部１２７を形成する。

また、三つのＩＯセルのうちの第３のＩＯセル１３において、複数のＮ形ＭＯＳＦＥＴのうち、８個全てが、そのゲート電極を配線１３４によって制御回路部１３０に接続され、Ｎ形ＭＯＳＦＥＴ部１３２を形成している。また、複数のＰ形ＭＯＳＦＥＴは、全て、そのゲート電極を電源ラインＶＤＤに接続され、サージ保護用トランジスタ部１３７を形成する。即ち、第３のセル１３には、Ｐ形ＭＯＳＦＥＴ部が存在しない。

夫々のＩＯセルにおいてＰＡＤ部から出力することができる電流の大きさは、ＩＯセル内でそのゲート電極が制御回路に接続されているＭＯＳＦＥＴの数に依存し、出力電流が大きい程より多くのＭＯＳＦＥＴが駆動されなければならないので、ゲート電極が制御回路に接続されているＭＯＳＦＥＴの数は増加する。

なお、電源ラインＶＤＤ及びＶＳＳ並びに配線１１４、１１５、１２４、１２５及び１３４は、メタル配線であり、Ｎ形ＭＯＳＦＥＴ及びＰ形ＭＯＳＦＥＴのゲート電極は、ポリシリコンにより形成されている。

図１の半導体集積回路装置のレイアウトを更に明瞭とするために、図２に等価回路図を示す。

第１のＩＯセル１１において、Ｎ形ＭＯＳＦＥＴ部１１２及びサージ保護用トランジスタ部１１６の全てのＮ形ＭＯＳＦＥＴに関して、そのソース電極は電源ラインＶＳＳ（一般に、接地。）に接続され、ドレイン電極はＰＡＤ部１１１に接続されている。また、Ｐ形ＭＯＳＦＥＴ部１１３及びサージ保護用トランジスタ部１１７の全てのＰ形ＭＯＳＦＥＴに関して、そのソース電極は電源ラインＶＤＤ（一般に、正の電位。）に接続され、そのドレイン電極はＰＡＤ部１１１に接続されている。なお、夫々のＭＯＳＦＥＴのドレイン電極とＰＡＤ部と間の接続にも、メタル配線が用いられる。また、第２のＩＯセル１２及び第３のＩＯセル１３に関しても、同様に、夫々のＭＯＳＦＥＴと電源ラインＶＤＤ及びＶＳＳ並びにＰＡＤ部とが接続されている。

上記のように、制御回路部、ＰＡＤ部、Ｎ形ＭＯＳＦＥＴ部及びＰ形ＭＯＳＦＥＴ部を一つのセルとする半導体集積回路装置のレイアウトは、例えば特開２００４−３２７６０２号公報（特許文献１）でも開示されている。
特開２００４−３２７６０２号公報

しかし、従来の半導体集積回路装置において、一つのセルは、一つのＰＡＤ部に対して制御回路部、Ｎ形ＭＯＳＦＥＴ部及びＰ形ＭＯＳＦＥＴ部とを有するので、駆動されるべきＦＥＴの個数がセル内に形成されているＦＥＴの個数よりも多い場合には、不足しているＦＥＴを形成するためにセルのサイズは増大し、一方、駆動されるべきＦＥＴの個数がセル内に形成されているＦＥＴの個数よりも少ない場合には、セル内に使用されない余分なＦＥＴが存在してしまうという問題がある。

従って、本発明は、上記問題を鑑みて、出力電流に応じてセルを適切に分割することにより、集積効率を向上させることが可能な半導体集積回路装置を提供することを目的とする。

上記目的を達成するために、本発明の半導体集積回路装置は、複数のＭＯＳＦＥＴを有するＭＯＳＦＥＴセル領域と、該ＭＯＳＦＥＴセル領域のＭＯＳＦＥＴのゲートに信号を供給して、該ＭＯＳＦＥＴを制御する制御回路を有する制御回路セル領域と、前記ＭＯＳＦＥＴセル領域のＭＯＳＦＥＴの出力端子が接続されたＰＡＤ部を有するＰＡＤセル領域とを有し、該ＰＡＤセル領域のＰＡＤ部から出力されるべき電流の大きさに応じた数の前記ＭＯＳＦＥＴセル領域のＭＯＳＦＥＴが接続されていることを特徴とする。

これにより、出力電流に応じてセルを適切に分割することが可能となり、集積効率が改善された半導体集積回路装置を提供することができる。

また、上記目的を達成するために、本発明の半導体集積回路装置は、前記ＭＯＳＦＥＴセル領域が、一以上のＭＯＳＦＥＴから成るブロックに分けられることを特徴とする。

これにより、本発明の半導体集積回路装置において、ノイズの影響を低減することができる。

また、上記目的を達成するために、本発明の半導体集積回路装置は、前記ブロックが、前記制御回路セル領域の一つ又は複数の制御回路により制御されることを特徴とする。

また、上記目的を達成するために、本発明の半導体集積回路装置は、前記制御回路が、前記ブロックを選択的に制御することを特徴とする。

これらの特徴により、数通りにブロック分けされたセルを用意することが可能であり、更に集積効率を改善することができる。

本発明により、セルを適切に分割することにより、集積効率を向上させることが可能な半導体集積回路装置を提供することが可能となる。

以下、本発明の実施の形態について、添付の図面を参照して説明する。

図３は、本発明の半導体集積回路装置の第1の実施例を示すレイアウト図である。

図３において、半導体集積回路装置は、Ｎ形ＭＯＳＦＥＴセル領域３１と、Ｐ形ＭＯＳＦＥＴセル領域３２と、制御回路セル領域３３と、ＰＡＤセル領域３４と、電源ラインＶＤＤ及びＶＳＳとを有する。電源ラインのうちの一つＶＤＤは正の電位を有し、他の電源ラインＶＳＳは接地されている。

Ｎ形ＭＯＳＦＥＴセル領域３１は、複数のＮ形ＭＯＳＦＥＴから成るセル領域である。一方、Ｐ形ＭＯＳＦＥＴセル領域３２は、複数のＰ形ＭＯＳＦＥＴから成るセル領域である。制御回路セル領域３３は、Ｎ形ＭＯＳＦＥＴセル領域３１及びＰ形ＭＯＳＦＥＴセル領域３２に形成されているＭＯＳＦＥＴを制御するための制御回路３３１、３３２及び３３３を有するセル領域である。ＰＡＤセル領域３４は、半導体集積回路装置の入出力ポートの役割を果たすＰＡＤ部３４１、３４２及び３４３を有するセル領域である。

Ｎ形ＭＯＳＦＥＴセル領域３１において、複数のＮ形ＭＯＳＦＥＴのうちの一部は、そのゲート電極が制御回路セル領域内の制御回路３３１、３３２又は３３３に接続されており、他のＮ形ＭＯＳＦＥＴは、そのゲート電極が電源ラインＶＳＳに接続され、サージ保護用トランジスタとして使用される。また、Ｐ形ＭＯＳＦＥＴセル領域３２において、複数のＰ形ＭＯＳＦＥＴのうちの一部は、そのゲート電極が制御回路セル領域内の制御回路３３１、３３２又は３３３に接続されており、他のＰ形ＭＯＳＦＥＴは、そのゲート電極が電源ラインＶＤＤに接続され、サージ保護用トランジスタとして使用される。

図３において、半導体集積回路装置は、配線領域３５及び３６を更に有する。第１の配線領域３５は、ＰＡＤセル領域３４とＮ形ＭＯＳＦＥＴセル領域３１との間に配置され、ＰＡＤ部３４１、３４２又は３４３と、Ｎ形ＭＯＳＦＥＴセル領域３１内のＮ形ＭＯＳＦＥＴのドレイン電極とを接続するためのメタル配線が通っている。第２の配線領域３６は、Ｎ形ＭＯＳＦＥＴセル領域３１とＰ形ＭＯＳＦＥＴセル領域３２との間に配置され、Ｎ形ＭＯＳＦＥＴセル領域３１を介して、ＰＡＤ部３４１、３４２又は３４３と、Ｐ形ＭＯＳＦＥＴセル領域３２内のＰ形ＭＯＳＦＥＴのドレイン電極とを接続するためのメタル配線が通っている。

図４に、図３の半導体集積回路装置の等価回路図を示す。

図４において、半導体集積回路装置は、Ｎ形ＭＯＳＦＥＴセル領域３１においてドレイン電極及びソース電極により相互接続されたＮ形ＭＯＳＦＥＴ Ｎ_４０１〜Ｎ_４２４を有し、Ｐ形ＭＯＳＦＥＴセル領域３２においてドレイン電極及びソース電極により相互接続されたＰ形ＭＯＳＦＥＴ Ｐ_４０１〜Ｐ_４２４を有する。Ｎ形ＭＯＳＦＥＴセル領域３１内のＮ形ＭＯＳＦＥＴのうち、２個のＮ形ＭＯＳＦＥＴ Ｎ_４０１及びＮ_４０２は、そのゲート電極を制御回路３３１に接続されており、４個のＮ形ＭＯＳＦＥＴ Ｎ_４０９〜Ｎ_４１２は、そのゲート電極を制御回路３３２に接続されており、８個のＮ形ＭＯＳＦＥＴ Ｎ_４１７〜Ｎ_４２４は、そのゲート電極を制御回路３３３に接続されている。残りのＮ形ＭＯＳＦＥＴ Ｎ_４０３〜Ｎ_４０８及びＮ_４１３〜Ｎ_４１６は、そのゲート電極を電源ラインＶＳＳに接続され、サージ保護用トランジスタとして使用される。一方、Ｐ形ＭＯＳＦＥＴセル領域３２内のＰ形ＭＯＳＦＥＴのうち、４個のＰ形ＭＯＳＦＥＴ Ｐ_４０１〜Ｐ_４０４は、そのゲート電極を制御回路３３１に接続されており、８個のＰ形ＭＯＳＦＥＴ Ｐ_４０７〜Ｐ_４１４は、そのゲート電極を制御回路３３２に接続されている。残りのＰ形ＭＯＳＦＥＴ Ｐ_４０５及びＰ_４０６並びにＰ_４１５〜Ｐ_４２４は、そのゲート電極を電源ラインＶＤＤに接続され、サージ保護用トランジスタとして使用される。

また、全てのＮ形ＭＯＳＦＥＴのソース電極は電源ラインＶＳＳに接続され、ドレイン電極が相互接続された隣り合うＮ形ＭＯＳＦＥＴのドレイン電極はＰＡＤ部３４１、３４２又は３４３に接続されており、一方、全てのＰ形ＭＯＳＦＥＴに関して、ソース電極は電源ラインＶＤＤに接続され、ドレイン電極が相互接続された隣り合うＰ形ＭＯＳＦＥＴのドレイン電極はＰＡＤ部３４１、３４２又は３４３に接続されている。

図２と図４とを見比べると、図４に示した本発明の半導体集積回路装置では、ゲート電極が制御回路に接続された駆動可能なＭＯＳＦＥＴの数が、図２に示した従来の半導体集積回路装置と同数である。また、図４に示した本発明の半導体集積回路装置では、図２の半導体集積回路装置の夫々のＩＯセルにおいてサージ保護用トランジスタ部を形成するＮ形ＭＯＳＦＥＴ及びＰ形ＭＯＳＦＥＴが隣り合うＩＯセル間で共有されるように、Ｎ形ＭＯＳＦＥＴセル領域３１及びＰ形ＭＯＳＦＥＴセル領域３２が構成されていることが分かる。結果として、半導体集積回路装置全体で形成されるＭＯＳＦＥＴの数は減少するので、半導体集積回路装置のチップサイズを小さくすることできる。

また、特定のＰＡＤ部から出力可能な電流の大きさを増大する場合に、従来の半導体集積回路装置では、特定のＰＡＤが含まれるＩＯセルにおいて、より多くのＭＯＳＦＥＴを駆動するために、より多くのＭＯＳＦＥＴのゲート電極が制御回路に接続されるが、ＩＯセル内に予め形成されているＭＯＳＦＥＴだけでは必要な大きさの電流を出力することができない場合には、更なるＭＯＳＦＥＴを形成するためにＩＯセルのサイズを大きくする必要がある。しかし、本発明の半導体集積回路装置では、上述したように、駆動可能なＭＯＳＦＥＴの数は同じであるにも関わらず、チップサイズは小さくすることができるので、従来の半導体集積回路装置と同じチップサイズで、より大きな出力電流を得ることができる。

ただし、例えば、高周波信号を出力するＰＡＤ部に接続されたＭＯＳＦＥＴは高速にオン・オフ動作を行うので、全てのＭＯＳＦＥＴが共有されている場合には、他のＰＡＤ部に接続されたＭＯＳＦＥＴにノイズが回り込む可能性が高くなる。従って、用途に応じてＮ形ＭＯＳＦＥＴセル領域及びＰ形ＭＯＳＦＥＴセル領域の夫々を区切る必要がある。

Ｎ形ＭＯＳＦＥＴ及びＰ形ＭＯＳＦＥＴ並びに制御回路をブロック分けし、セル化することにより、ノイズの影響を低減することが可能であると共に、更に、数通りにブロック分けされたセルを用意することで、半導体集積回路装置の集積効率が向上する。

次に、ＩＯセル間のＭＯＳＦＥＴの共有部分を小さくするように、Ｎ形ＭＯＳＦＥＴセル領域及びＰ形ＭＯＳＦＥＴセル領域を構成した場合について、以下の実施例を参照して詳細に説明する。

図５は、本発明の半導体集積回路装置の第２の実施例を示すレイアウト図である。

図５において、半導体集積回路装置は、Ｎ形ＭＯＳＦＥＴセル領域５１と、Ｐ形ＭＯＳＦＥＴセル領域５２と、制御回路セル領域５３と、ＰＡＤセル領域５４と、電源ラインＶＤＤ及びＶＳＳとを有する。

Ｎ形ＭＯＳＦＥＴセル領域５１は、複数のＮ形ＭＯＳＦＥＴから成るセル領域である。一方、Ｐ形ＭＯＳＦＥＴセル領域５２は、複数のＰ形ＭＯＳＦＥＴから成るセル領域である。制御回路セル領域５３は、Ｎ形ＭＯＳＦＥＴセル領域５１及びＰ形ＭＯＳＦＥＴセル領域５２に形成されているＭＯＳＦＥＴを制御するための制御回路５３１、５３２及び５３３を有するセル領域である。ＰＡＤセル領域５４は、半導体集積回路装置の入出力ポートの役割を果たすＰＡＤ部５４１、５４２及び５４３を有するセル領域である。

Ｎ形ＭＯＳＦＥＴセル領域５１において、複数のＮ形ＭＯＳＦＥＴのうちの一部は、そのゲート電極が制御回路セル領域内のいずれかの制御回路５３１、５３２又は５３３に接続されており、他のＮ形ＭＯＳＦＥＴは、そのゲート電極が電源ラインＶＳＳに接続され、サージ保護用トランジスタとして使用される。また、Ｐ形ＭＯＳＦＥＴセル領域５２において、複数のＰ形ＭＯＳＦＥＴのうちの一部は、そのゲート電極が制御回路セル領域内のいずれかの制御回路５３１、５３２又は５３３に接続されており、他のＰ形ＭＯＳＦＥＴは、そのゲート電極が電源ラインＶＤＤに接続され、サージ保護用トランジスタとして使用される。

図５において、半導体集積回路装置は、配線領域５５及び５６を更に有する。第１の配線領域５５は、ＰＡＤセル領域５４とＮ形ＭＯＳＦＥＴセル領域５１との間に配置され、ＰＡＤ部５４１、５４２又は５４３と、Ｎ形ＭＯＳＦＥＴセル領域５１内のＮ形ＭＯＳＦＥＴのドレイン電極とを接続するためのメタル配線が通っている。第２の配線領域５６は、Ｎ形ＭＯＳＦＥＴセル領域５１とＰ形ＭＯＳＦＥＴセル領域５２との間に配置され、Ｎ形ＭＯＳＦＥＴセル領域５１を介して、ＰＡＤ部５４１、５４２又は５４３と、Ｐ形ＭＯＳＦＥＴセル領域５２内のＰ形ＭＯＳＦＥＴのドレイン電極とを接続するためのメタル配線が通っている。

図６に、図５の半導体集積回路装置の等価回路図を示す。

図６において、半導体集積回路装置は、Ｎ形ＭＯＳＦＥＴセル領域５１において、ドレイン電極により相互接続された２個のＮ形ＭＯＳＦＥＴから成るブロック５１１〜５１９を有し、Ｐ形ＭＯＳＦＥＴセル領域５２において、ドレイン電極により相互接続された２個のＰ形ＭＯＳＦＥＴから成るブロック５２１〜５２９を有する。

Ｎ形ＭＯＳＦＥＴのブロックのうちの第１のブロック５１１において、２個のＮ形ＭＯＳＦＥＴは、ゲート電極を制御回路５３１に接続され、ソース電極を電源ラインＶＳＳに接続されている。また、相互接続されたそれらのＮ形ＭＯＳＦＥＴのドレイン電極はＰＡＤ部５４１に接続されている。第２及び第３のブロック５１２及び５１３において、２個のＮ形ＭＯＳＦＥＴは、ゲート電極及びソース電極を電源ラインＶＳＳに接続されており、相互接続されたそれらのＮ形ＭＯＳＦＥＴのドレイン電極はＰＡＤ部５４１に接続されている。第４及び第５のブロック５１４及び５１５において、２個のＮ形ＭＯＳＦＥＴは、ゲート電極を制御回路５４１に接続され、ソース電極を電源ラインＶＳＳに接続されている。また、相互接続されたそれらのＮ形ＭＯＳＦＥＴのドレイン電極はＰＡＤ部５４２に接続されている。第６、第７、第８及び第９のブロック５１６、５１７、５１８及び５１９において、２個のＮ形ＭＯＳＦＥＴは、ゲート電極を制御回路５３３に接続され、ソース電極を電源ラインＶＳＳに接続されている。また、相互接続されたそれらのＮ形ＭＯＳＦＥＴのドレイン電極はＰＡＤ部５４３に接続されている。なお、ゲート電極がいずれの制御回路でもなく電源ラインＶＳＳに接続されているＮ形ＭＯＳＦＥＴは、サージ保護用トランジスタとして使用される。

Ｐ形ＭＯＳＦＥＴのブロックのうちの第１及び第２のブロック５２１及び５２２において、２個のＰ形ＭＯＳＦＥＴは、ゲート電極を制御回路５３１に接続され、ソース電極を電源ラインＶＤＤに接続されている。また、相互接続されたそれらのＰ形ＭＯＳＦＥＴのドレイン電極はＰＡＤ部５４１に接続されている。第３のブロック５２３において、２個のＰ形ＭＯＳＦＥＴは、ゲート電極及びソース電極を電源ラインＶＤＤに接続されており、相互接続されたそれらのＰ形ＭＯＳＦＥＴのドレイン電極はＰＡＤ部５４１に接続されている。第４、第５、第６及び第７のブロック５２４、５２５、５２６及び５２７において、２個のＰ形ＭＯＳＦＥＴは、ゲート電極を制御回路５３２に接続され、ソース電極を電源ラインＶＤＤに接続されている。また、相互接続されたそれらのＰ形ＭＯＳＦＥＴのドレイン電極はＰＡＤ部５４２に接続されている。第８及び第９のブロック５２８及び５２９において、２個のＰ形ＭＯＳＦＥＴは、ゲート電極及びソース電極を電源ラインＶＤＤに接続されており、相互接続されたそれらのＰ形ＭＯＳＦＥＴのドレイン電極はＰＡＤ部５４３に接続されている。なお、ゲート電極がいずれの制御回路でもなく電源ラインＶＤＤに接続されているＰ形ＭＯＳＦＥＴは、サージ保護用トランジスタとして使用される。

図４に示した本発明の第１の実施例と同じく、図６の半導体集積回路装置では、ゲート電極が制御回路に接続された駆動可能なＭＯＳＦＥＴの数が、図２に示した従来の半導体集積回路装置と同数である。また、図６の半導体集積回路装置では、図２の半導体集積回路装置の夫々のＩＯセルにおいてサージ保護用トランジスタ部を形成するＮ形ＭＯＳＦＥＴ及びＰ形ＭＯＳＦＥＴが隣り合うＩＯセル間で共有されるように、Ｎ形ＭＯＳＦＥＴセル領域５１及びＰ形ＭＯＳＦＥＴセル領域５２が構成されていることが分かる。

ただし、本実施例の半導体集積回路装置は、実施例１の半導体集積回路装置のように、全てのＮ形ＭＯＳＦＥＴ及びＰ形ＭＯＳＦＥＴを夫々横一列に並べて、隣り合うＭＯＳＦＥＴのドレイン電極同士及びソース電極同士を接続するのではなく、２個のＮ形ＭＯＳＦＥＴ及びＰ形ＭＯＳＦＥＴを夫々ブロックとして横一列に並べ、隣り合うブロックが電源ラインを介して接続されているので、三つの制御回路の夫々が制御するＭＯＳＦＥＴの個数は同じであるにも関わらず、ＭＯＳＦＥＴの共有部分のサイズが小さくなっている。従って、半導体集積回路装置を図５のようなレイアウト構成とすることにより、ノイズの影響を低減することができる。

次に、従来の半導体集積回路装置の夫々のＩＯセルにおいて、ゲート電極が制御回路に接続され、駆動可能なＮ形ＭＯＳＦＥＴ及びＰ形ＭＯＳＦＥＴを隣り合うＩＯセル間で共有するよう構成した場合について、以下の実施例を参照して詳細に説明する。

図７は、本発明の半導体集積回路装置の第３の実施例を示すレイアウト図である。図７において、半導体集積回路装置は、Ｎ形ＭＯＳＦＥＴセル領域７１と、Ｐ形ＭＯＳＦＥＴセル領域７２と、制御回路セル領域７３と、ＰＡＤセル領域７４と、電源ラインＶＤＤ及びＶＳＳとを有する。

Ｎ形ＭＯＳＦＥＴセル領域７１は、複数のＮ形ＭＯＳＦＥＴから成るセル領域である。一方、Ｐ形ＭＯＳＦＥＴセル領域７２は、複数のＰ形ＭＯＳＦＥＴから成るセル領域である。制御回路セル領域７３は、Ｎ形ＭＯＳＦＥＴセル領域７１及びＰ形ＭＯＳＦＥＴセル領域７２に形成されているＭＯＳＦＥＴを制御するための制御回路７３１〜７３５を有するセル領域である。制御回路セル領域７３において、制御回路７３２と７３３とは、協働して、ＭＯＳＦＥＴを制御する。同様に、制御回路７３４及び７３５も、協働して、ＭＯＳＦＥＴを制御する。ＰＡＤセル領域７４は、半導体集積回路装置の入出力ポートの役割を果たすＰＡＤ部７４１、７４２及び７４３を有するセル領域である。

Ｎ形ＭＯＳＦＥＴセル領域７１において、複数のＮ形ＭＯＳＦＥＴのうちの一部は、そのゲート電極が制御回路セル領域内の制御回路７３１乃至７３５のいずれかの制御回路に接続されており、他のＮ形ＭＯＳＦＥＴは、そのゲート電極が電源ラインＶＳＳに接続され、サージ保護用トランジスタとして使用される。また、Ｐ形ＭＯＳＦＥＴセル領域７２において、複数のＰ形ＭＯＳＦＥＴのうちの一部は、そのゲート電極が制御回路セル領域内の制御回路７３１乃至７３５のいずれかの制御回路に接続されており、他のＰ形ＭＯＳＦＥＴは、そのゲート電極が電源ラインＶＤＤに接続され、サージ保護用トランジスタとして使用される。

図７において、半導体集積回路装置は、配線領域７５及び７６を更に有する。第１の配線領域７５は、ＰＡＤセル領域７４とＮ形ＭＯＳＦＥＴセル領域７１との間に配置され、ＰＡＤ部７４１、７４２又は７４３と、Ｎ形ＭＯＳＦＥＴセル領域７１内のＮ形ＭＯＳＦＥＴのドレイン電極とを接続するためのメタル配線が通っている。第２の配線領域７６は、Ｎ形ＭＯＳＦＥＴセル領域７１とＰ形ＭＯＳＦＥＴセル領域７２との間に配置され、Ｎ形ＭＯＳＦＥＴセル領域７１を介して、ＰＡＤ部７４１、７４２又は７４３と、Ｐ形ＭＯＳＦＥＴセル領域７２内のＰ形ＭＯＳＦＥＴのドレイン電極とを接続するためのメタル配線が通っている。

図８に、図７の半導体集積回路装置の等価回路図を示す。

図８において、半導体集積回路装置は、Ｎ形ＭＯＳＦＥＴセル領域７１において、ドレイン電極及びソース電極により相互接続された４個のＮ形ＭＯＳＦＥＴから成るブロック８１１〜８１５を有し、Ｐ形ＭＯＳＦＥＴセル領域７２において、同じくドレイン電極及びソース電極により相互接続された４個のＰ形ＭＯＳＦＥＴから成るブロック８２１〜８２５とを有する。Ｎ形ＭＯＳＦＥＴ及びＰ形ＭＯＳＦＥＴの夫々のブロックにおいて、第１のＭＯＳＦＥＴは、そのドレイン電極により第２のＭＯＳＦＥＴのドレイン電極に接続され、第２のＭＯＳＦＥＴのソース電極は、第３のＭＯＳＦＥＴのソース電極に接続され、第３のＭＯＳＦＥＴのドレイン電極は、第４のＭＯＳＦＥＴのドレイン電極に接続されている。また、図８の等価回路では、図７の制御回路７３２及び７３３は、一つの制御回路８３として表され、同様に、図７の制御回路７３４及び７３５は、一つの制御回路８４として表されている。

Ｎ形ＭＯＳＦＥＴのブロックのうちの第１のブロック８１１において、第１及び第２のＮ形ＭＯＳＦＥＴは、ゲート電極を制御回路７３１に接続され、一方、第３及び第４のＮ形ＭＯＳＦＥＴは、ゲート電極を電源ラインＶＳＳに接続されている。また、第１及び第４のＮ形ＭＯＳＦＥＴのソース電極並びに相互接続された第２及び第３のＮ形ＭＯＳＦＥＴのソース電極は、電源ラインＶＳＳに接続され、相互接続された第１及び第２のＮ形ＭＯＳＦＥＴのドレイン電極並びに第３及び第４のＮ形ＭＯＳＦＥＴのドレイン電極は、ＰＡＤ部７４１に接続されている。第２のブロック８１２において、第１及び第２のＮ形ＭＯＳＦＥＴは、ゲート電極を電源ラインＶＳＳに接続され、一方、第３及び第４のＮ形ＭＯＳＦＥＴは、ゲート電極を制御回路８３に接続されている。また、第１及び第４のＮ形ＭＯＳＦＥＴのソース電極並びに相互接続された第２及び第３のＮ形ＭＯＳＦＥＴのソース電極は、電源ラインＶＳＳに接続され、相互接続された第１及び第２のＮ形ＭＯＳＦＥＴのドレイン電極並びに第３及び第４のＮ形ＭＯＳＦＥＴのドレイン電極は、ＰＡＤ部７４２に接続されている。第３のブロック８１３において、第１及び第２のＮ形ＭＯＳＦＥＴは、ゲート電極を制御回路８３に接続され、一方、第３及び第４のＮ形ＭＯＳＦＥＴは、ゲート電極を電源ラインＶＳＳに接続されている。また、第１及び第４のＮ形ＭＯＳＦＥＴのソース電極並びに相互接続された第２及び第３のＮ形ＭＯＳＦＥＴのソース電極は、電源ラインＶＳＳに接続され、相互接続された第１及び第２のＮ形ＭＯＳＦＥＴのドレイン電極並びに第３及び第４のＮ形ＭＯＳＦＥＴのドレイン電極は、ＰＡＤ部７４２に接続されている。第４及び第５のブロック８１４及び８１５の夫々において、全てのＮ形ＭＯＳＦＥＴは、ゲート電極を制御回路８４に接続されている。また、第１及び第４のＮ形ＭＯＳＦＥＴのソース電極並びに相互接続された第２及び第３のＮ形ＭＯＳＦＥＴのソース電極は、電源ラインＶＳＳに接続され、相互接続された第１及び第２のＮ形ＭＯＳＦＥＴのドレイン電極並びに第３及び第４のＮ形ＭＯＳＦＥＴのドレイン電極は、ＰＡＤ部７４３に接続されている。

Ｐ形ＭＯＳＦＥＴのブロックのうちの第１のブロック８２１において、全てのＰ形ＭＯＳＦＥＴは、ゲート電極を制御回路７３１に接続されている。また、第１及び第４のＰ形ＭＯＳＦＥＴのソース電極並びに相互接続された第２及び第３のＰ形ＭＯＳＦＥＴのソース電極は、電源ラインＶＤＤに接続され、相互接続された第１及び第２のＰ形ＭＯＳＦＥＴのドレイン電極並びに第３及び第４のＰ形ＭＯＳＦＥＴのドレイン電極は、ＰＡＤ部７４１に接続されている。第２及び第３のブロック８２２及び８２３の夫々において、全てのＰ形ＭＯＳＦＥＴは、ゲート電極を制御回路８３に接続されている。また、第１及び第４のＰ形ＭＯＳＦＥＴのソース電極並びに相互接続された第２及び第３のＰ形ＭＯＳＦＥＴのソース電極は、電源ラインＶＤＤに接続され、相互接続された第１及び第２のＰ形ＭＯＳＦＥＴのドレイン電極並びに第３及び第４のＰ形ＭＯＳＦＥＴのドレイン電極は、ＰＡＤ部７４２に接続されている。第４及び第５のブロック８２４及び８２５の夫々において、全てのＰ形ＭＯＳＦＥＴは、ゲート電極を電源ラインＶＤＤに接続されている。また、第１及び第４のＰ形ＭＯＳＦＥＴのソース電極並びに相互接続された第２及び第３のＰ形ＭＯＳＦＥＴのソース電極は、電源ラインＶＤＤに接続され、相互接続された第１及び第２のＰ形ＭＯＳＦＥＴのドレイン電極並びに第３及び第４のＰ形ＭＯＳＦＥＴのドレイン電極は、ＰＡＤ部７４３に接続されている。

従って、図９に示した半導体集積回路装置では、隣り合うＭＯＳＦＥＴのブロックが、夫々、協働して制御を実行する異なる制御回路により制御されている。

図２と図８とを見比べると、図８の半導体集積回路装置では、ゲート電極が制御回路に接続された駆動可能なＭＯＳＦＥＴの数が、図２に示した従来の半導体集積回路装置と同数である。また、図８の半導体集積回路装置では、複数の制御回路が協働してＭＯＳＦＥＴの制御動作を実行することにより、図２の半導体集積回路装置の夫々のＩＯセルにおいてＮ形ＭＯＳＦＥＴ部及びＰ形ＭＯＳＦＥＴ部を形成するＮ形ＭＯＳＦＥＴ及びＰ形ＭＯＳＦＥＴが隣り合うＩＯセル間で共有されるように構成されていることが分かる。

次に、従来の半導体集積回路装置の夫々のＩＯセルにおいて、ゲート電極が制御回路接続され、駆動可能なＮ形ＭＯＳＦＥＴ及びＰ形ＭＯＳＦＥＴを隣り合うＩＯセル間で共有するよう構成した場合に、その共有部分を小さくするよう構成した実施例について詳細に説明する。

図９は、本発明の半導体集積回路装置の第４の実施例を示すレイアウト図である。

図９において、半導体集積回路装置は、Ｎ形ＭＯＳＦＥＴセル領域９１と、Ｐ形ＭＯＳＦＥＴセル領域９２と、制御回路セル領域９３と、ＰＡＤセル領域９４と、電源ラインＶＤＤ及びＶＳＳとを有する。

Ｎ形ＭＯＳＦＥＴセル領域９１は、複数のＮ形ＭＯＳＦＥＴから成るセル領域である。一方、Ｐ形ＭＯＳＦＥＴセル領域９２は、複数のＰ形ＭＯＳＦＥＴから成るセル領域である。制御回路セル領域９３は、Ｎ形ＭＯＳＦＥＴセル領域９１及びＰ形ＭＯＳＦＥＴセル領域９２に形成されているＭＯＳＦＥＴを制御するための制御回路９３１〜９３５を有するセル領域である。制御回路セル領域９３において、制御回路９３２と９３３とは、協働して、ＭＯＳＦＥＴを制御する。同様に、制御回路９３４及び９３５も、協働して、ＭＯＳＦＥＴを制御する。ＰＡＤセル領域９４は、半導体集積回路装置の入出力ポートの役割を果たすＰＡＤ部９４１、９４２及び９４３を有するセル領域である。

Ｎ形ＭＯＳＦＥＴセル領域９１において、複数のＮ形ＭＯＳＦＥＴのうちの一部は、そのゲート電極が制御回路セル領域内の制御回路９３１乃至９３５のいずれかの制御回路に接続されており、他のＮ形ＭＯＳＦＥＴは、そのゲート電極を電源ラインＶＳＳに接続され、サージ保護用トランジスタとして使用される。また、Ｐ形ＭＯＳＦＥＴセル領域９２において、複数のＰ形ＭＯＳＦＥＴのうちの一部は、そのゲート電極が制御回路セル領域内の制御回路９３１乃至９３５のいずれかの制御回路に接続されており、他のＰ形ＭＯＳＦＥＴは、そのゲート電極を電源ラインＶＤＤに接続され、サージ保護用トランジスタとして使用される。

図９において、半導体集積回路装置は、配線領域９５、９６及び９７を更に有する。第１の配線領域９５は、ＰＡＤセル領域９４とＮ形ＭＯＳＦＥＴセル領域９１との間に配置され、ＰＡＤ部９４１、９４２又は９４３と、Ｎ形ＭＯＳＦＥＴセル領域９１内のＮ形ＭＯＳＦＥＴのドレイン電極とを接続するためのメタル配線が通っている。第２の配線領域９６は、Ｎ形ＭＯＳＦＥＴセル領域９１とＰ形ＭＯＳＦＥＴセル領域９２との間に配置され、Ｎ形ＭＯＳＦＥＴセル領域９１を介して、ＰＡＤ部９４１、９４２又は９４３と、Ｐ形ＭＯＳＦＥＴセル領域９２内のＰ形ＭＯＳＦＥＴのドレイン電極とを接続するためのメタル配線が通っている。第３の配線領域９７は、Ｐ形ＭＯＳＦＥＴセル領域９２と制御回路セル領域９３との間に配置され、制御回路９３１乃至９３５のいずれかの制御回路と、Ｎ形ＭＯＳＦＥＴセル領域９１内のＮ形ＭＯＳＦＥＴのゲート電極及びＰ形ＭＯＳＦＥＴセル領域９２内のＰ形ＭＯＳＦＥＴのゲート電極とを接続するためのメタル配線が通っている。

図１０に、図９の半導体集積回路装置の等価回路図を示す。

図１０において、半導体集積回路装置は、Ｎ形ＭＯＳＦＥＴセル領域９１において、ドレイン電極及びソース電極により相互接続された４個のＮ形ＭＯＳＦＥＴから成るブロック１０１１〜１０１５を有し、Ｐ形ＭＯＳＦＥＴセル領域９２において、同じくドレイン電極及びソース電極により相互接続された４個のＰ形ＭＯＳＦＥＴから成るブロック１０２１〜１０２５とを有する。Ｎ形ＭＯＳＦＥＴ及びＰ形ＭＯＳＦＥＴの夫々のブロックにおいて、第１のＭＯＳＦＥＴは、そのドレイン電極により第２のＭＯＳＦＥＴのドレイン電極に接続され、第２のＭＯＳＦＥＴのソース電極は、第３のＭＯＳＦＥＴのソース電極に接続され、第３のＭＯＳＦＥＴのドレイン電極は、第４のＭＯＳＦＥＴのドレイン電極に接続されている。また、図１０の等価回路では、図９の制御回路９３２及び９３３は、一つの制御回路１０３０として表され、同様に、図９の制御回路９３４及び９３５は、一つの制御回路１０４０として表されている。

Ｎ形ＭＯＳＦＥＴのブロックのうちの第１のブロック１０１１において、第１及び第２のＮ形ＭＯＳＦＥＴは、ゲート電極を制御回路９３１に接続され、一方、第３及び第４のＮ形ＭＯＳＦＥＴは、ゲート電極を電源ラインＶＳＳに接続されている。また、第１及び第４のＮ形ＭＯＳＦＥＴのソース電極並びに相互接続された第２及び第３のＮ形ＭＯＳＦＥＴのソース電極は、電源ラインＶＳＳに接続され、相互接続された第１及び第２のＮ形ＭＯＳＦＥＴのドレイン電極並びに第３及び第４のＮ形ＭＯＳＦＥＴのドレイン電極は、ＰＡＤ部９４１に接続されている。第２のブロック１０１２において、第１及び第２のＮ形ＭＯＳＦＥＴは、ゲート電極を電源ラインＶＳＳに接続され、一方、第３及び第４のＮ形ＭＯＳＦＥＴは、ゲート電極を制御回路１０３０に接続されている。また、第１及び第４のＮ形ＭＯＳＦＥＴのソース電極並びに相互接続された第２及び第３のＮ形ＭＯＳＦＥＴのソース電極は、電源ラインＶＳＳに接続され、相互接続された第１及び第２のＮ形ＭＯＳＦＥＴのドレイン電極並びに第３及び第４のＮ形ＭＯＳＦＥＴのドレイン電極は、ＰＡＤ部９４２に接続されている。第３のブロック１０１３において、第１及び第２のＮ形ＭＯＳＦＥＴは、ゲート電極を制御回路１０３０に接続され、一方、第３及び第４のＮ形ＭＯＳＦＥＴは、ゲート電極を電源ラインＶＳＳに接続されている。また、第１及び第４のＮ形ＭＯＳＦＥＴのソース電極並びに相互接続された第２及び第３のＮ形ＭＯＳＦＥＴのソース電極は、電源ラインＶＳＳに接続され、相互接続された第１及び第２のＮ形ＭＯＳＦＥＴのドレイン電極並びに第３及び第４のＮ形ＭＯＳＦＥＴのドレイン電極は、ＰＡＤ部９４２に接続されている。第４及び第５のブロック１０１４及び１０１５の夫々において、全てのＮ形ＭＯＳＦＥＴは、ゲート電極を制御回路１０４０に接続されている。また、第１及び第４のＮ形ＭＯＳＦＥＴのソース電極並びに相互接続された第２及び第３のＮ形ＭＯＳＦＥＴのソース電極は、電源ラインＶＳＳに接続され、相互接続された第１及び第２のＮ形ＭＯＳＦＥＴのドレイン電極並びに第３及び第４のＮ形ＭＯＳＦＥＴのドレイン電極は、ＰＡＤ部９４３に接続されている。

Ｐ形ＭＯＳＦＥＴのブロックのうちの第１のブロック１０２１において、全てのＰ形ＭＯＳＦＥＴは、ゲート電極を制御回路１０３０に接続されている。また、第１及び第４のＰ形ＭＯＳＦＥＴのソース電極並びに相互接続された第２及び第３のＰ形ＭＯＳＦＥＴのソース電極は、電源ラインＶＤＤに接続され、相互接続された第１及び第２のＰ形ＭＯＳＦＥＴのドレイン電極並びに第３及び第４のＰ形ＭＯＳＦＥＴのドレイン電極は、ＰＡＤ部９４２に接続されている。第２のブロック１０２２において、全てのＰ形ＭＯＳＦＥＴは、ゲート電極を制御回路９３１に接続されている。また、第１及び第４のＰ形ＭＯＳＦＥＴのソース電極並びに相互接続された第２及び第３のＰ形ＭＯＳＦＥＴのソース電極は、電源ラインＶＤＤに接続され、相互接続された第１及び第２のＰ形ＭＯＳＦＥＴのドレイン電極並びに第３及び第４のＰ形ＭＯＳＦＥＴのドレイン電極は、ＰＡＤ部９４１に接続されている。第３のブロック１０２３において、全てのＰ形ＭＯＳＦＥＴは、ゲート電極を制御回路１０３０に接続されている。また、第１及び第４のＰ形ＭＯＳＦＥＴのソース電極並びに相互接続された第２及び第３のＰ形ＭＯＳＦＥＴのソース電極は、電源ラインＶＤＤに接続され、相互接続された第１及び第２のＰ形ＭＯＳＦＥＴのドレイン電極並びに第３及び第４のＰ形ＭＯＳＦＥＴのドレイン電極は、ＰＡＤ部９４２に接続されている。第４及び第５のブロック１０２４及び１０２５の夫々において、全てのＰ形ＭＯＳＦＥＴは、ゲート電極を電源ラインＶＤＤに接続されている。また、第１及び第４のＰ形ＭＯＳＦＥＴのソース電極並びに相互接続された第２及び第３のＰ形ＭＯＳＦＥＴのソース電極は、電源ラインＶＤＤに接続され、相互接続された第１及び第２のＰ形ＭＯＳＦＥＴのドレイン電極並びに第３及び第４のＰ形ＭＯＳＦＥＴのドレイン電極は、ＰＡＤ部９４３に接続されている。

図８に示した本発明の第３の実施例と同じく、図１０の半導体集積回路装置では、ゲート電極が制御回路に接続された駆動可能なＭＯＳＦＥＴの数が、図２に示した従来の半導体集積回路装置と同数である。また、図１０の半導体集積回路装置では、複数の制御回路が協働してＭＯＳＦＥＴの制御動作を実行することにより、図２の半導体集積回路装置の夫々のＩＯセルにおいてＮ形ＭＯＳＦＥＴ部及びＰ形ＭＯＳＦＥＴ部を形成するＮ形ＭＯＳＦＥＴ及びＰ形ＭＯＳＦＥＴが隣り合うＩＯセル間で共有されるように構成されていることが分かる。

ただし、本実施例の半導体集積回路装置では、Ｐ形ＭＯＳＦＥＴの第１のブロックが、実施例３の半導体集積回路装置ではＰ形ＭＯＳＦＥＴの第２のブロックを制御する制御回路７３２に相当する制御回路９３２により制御され、一方、Ｐ形ＭＯＳＦＥＴの第２のブロックが、実施例３の半導体集積回路装置ではＰ形ＭＯＳＦＥＴの第１のブロックを制御する制御回路７３１に相当する制御回路９３１により制御されている。この場合、Ｐ形ＭＯＳＦＥＴの第１のブロックを制御する制御回路９３２は、Ｐ形ＭＯＳＦＥＴの第３のブロックを制御する制御回路９３３と協働して制御動作を実行するが、制御回路９３２が制御するＰ形ＭＯＳＦＥＴの第１のブロックと、制御回路９３３が制御するＰ形ＭＯＳＦＥＴの第３のブロックとはレイアウト上隣接していないので、ＭＯＳＦＥＴの共有部分のサイズが小さくなる。

このように、半導体集積回路装置において、制御回路は、一以上のＮ形ＭＯＳＦＥＴ又はＰ形ＭＯＳＦＥＴから成るブロックを選択的に制御することができる。

以上、発明を実施するための最良の形態について説明を行ったが、本発明は、この最良の形態で述べた実施の形態に限定されるものではない。本発明の主旨を損なわない範囲で変更することが可能である。

従来の半導体集積回路装置の一例を示すレイアウト図である。 図１の半導体集積回路装置の等価回路図を示す。 本発明の半導体集積回路装置の第１の実施例を示すレイアウト図である。 図３の半導体集積回路装置の等価回路図を示す。 本発明の半導体集積回路装置の第２の実施例を示すレイアウト図である。 図５の半導体集積回路装置の等価回路図を示す。 本発明の半導体集積回路装置の第３の実施例を示すレイアウト図である。 図７の半導体集積回路装置の等価回路図を示す。 本発明の半導体集積回路装置の第４の実施例を示すレイアウト図である。 図９の半導体集積回路装置の等価回路図を示す。

符号の説明

３３１〜３３３，５３１〜５３３，７３１〜７３５，８３，８４ 制御回路
３４１〜３４３，５４１〜５４３，７４１〜７４３ ＰＡＤ部
３１，５１，７１，９１ Ｎ形ＭＯＳＦＥＴセル領域
３２，５２，７２，９２ Ｐ形ＭＯＳＦＥＴセル領域
３３，５３，７３，９３ 制御回路セル領域
３４，５４，７４，９４ ＰＡＤセル領域
５１１〜５１９，５２１〜５２９，８１１〜８１５，８２１〜８２５ ブロック
Ｎ_４０１〜Ｎ_４２４ Ｎ形ＭＯＳＦＥＴ
Ｐ_４０１〜Ｐ_４２４ Ｐ形ＭＯＳＦＥＴ
ＶＤＤ，ＶＳＳ 電源ライン

Claims (4)

1. 複数のＭＯＳＦＥＴを有するＭＯＳＦＥＴセル領域と、
   該ＭＯＳＦＥＴセル領域のＭＯＳＦＥＴのゲートに信号を供給して、該ＭＯＳＦＥＴを制御する制御回路を有する制御回路セル領域と、
   前記ＭＯＳＦＥＴセル領域のＭＯＳＦＥＴの出力端子が接続されたＰＡＤ部を有するＰＡＤセル領域とを有し、
   該ＰＡＤセル領域のＰＡＤ部から出力されるべき電流の大きさに応じた数の前記ＭＯＳＦＥＴセル領域のＭＯＳＦＥＴが接続されていることを特徴とする半導体集積回路装置。
2. 前記ＭＯＳＦＥＴセル領域は、一以上のＭＯＳＦＥＴから成るブロックに分けられることを特徴とする、請求項１記載の半導体集積回路装置。
3. 前記ブロックは、前記制御回路セル領域の一つ又は複数の制御回路により制御されることを特徴とする、請求項２記載の半導体集積回路装置。
4. 前記制御回路は、前記ブロックを選択的に制御することを特徴とする、請求項３記載の半導体集積回路装置。

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