JP2009111110A

JP2009111110A - 半導体装置

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Publication number: JP2009111110A
Application number: JP2007281232A
Authority: JP
Inventors: Toshiaki Motoyui; 敏彰元結
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2007-10-30
Filing date: 2007-10-30
Publication date: 2009-05-21
Also published as: CN101425501B; CN101425501A; US20090108459A1; US7851926B2

Abstract

【課題】特定の配線層に電流集中が起こってしまっていた。
【解決手段】半導体装置は、それぞれがソース領域あるいはドレイン領域に接続され、ソース領域あるいはドレイン領域と相似形状に形成されている複数の下層配線層と、複数の下層配線層に電気的に接続され、下層配線層と相似形状に形成された複数の第１の領域、及び当該第１の領域と同一層で形成され複数の第１の領域を電気的に接続する連結部を有する中間配線層と、中間配線層に電気的に接続される上層配線層を有する。
【選択図】図４

Description

本発明は、半導体装置に関し、特にパワートランジスタを含む半導体装置。

大電力用のトランジスタでは、半導体基板上に複数のＭＯＳトランジスタを形成し、複数のトランジスタのソース、ドレインなどを共通接続した状態として大電力用トランジスタを形成する場合がある。特許文献１にはＨブリッジ回路に用いる場合を例としてこのようなパワートランジスタが示されている。特許文献１ではＨブリッジ回路で示されている図のみ示されているため、簡略化のため１つのパワーＭＯＳＦＥＴとした場合の例を図１５〜図１７に示す。以下。図１５乃至図１７を適宜参照してパワートランジスタの構成について説明する。

図１５は、半導体基板１００上にソース領域１、ドレイン領域３、ゲート電極２を形成した場合のレイアウトを示す図である。なお、図１５は、半導体基板や半導体チップ全体を示すものではなく、半導体基板１００上にパワートランジスタを配置したときのレイアウトの一部を模式的に示したものである。図１５に示すように、半導体基板１００上にパワートランジスタを形成する場合、ソース領域(SOURCE)、ゲート電極(GATE)、ドレイン領域(DRAIN)、ゲート電極(GATE)の順で繰り返す繰り返し構造とされるのが一般的である。ソース領域１、ドレイン領域３は半導体基板１００に形成された拡散層であるが、ゲート電極２は半導体基板１００上にゲート酸化膜（不図示）などを介して形成されたポリシリコン配線である。

図１５に示すようにゲート電極２は共通接続され図示していないゲート配線などに電気的に接続される。複数のソース領域１は、後に図１６、図１７を用いて説明する下層のソース配線１０にコンタクトなどを介して接続され、更に上層のソース配線１１を介してソースパッド１０１に接続される。同様に、複数のドレイン領域３も下層のドレイン配線３０、上層のドレイン配線３１を介してドレインパッド１０２に接続されている。

ここで、図１６、図１７を用いて、一般的なパワートランジスタの配線構造について説明する。図１６は下層のソース配線１０、下層のドレイン配線３０、上層のソース配線１１、上層のドレイン配線３１、下層配線１０、３０と上層配線１１、３１の間のコンタクト８０、９０を示した上面図である。なお、図１６では図１５に示したソース領域１、ドレイン領域３、および拡散領域と下層の配線を接続するコンタクトは省略している。図１７は、図１６におけるＰ−Ｐ線にそった断面図を模式的に示すものである。

図１７に示すように半導体基板１００上には層間絶縁膜２０が形成されている。そして図１６に示すように、この層間絶縁膜上２０に、ソース領域１とほぼ平行なソース配線１０、ドレイン領域とほぼ平行なドレイン配線３０が形成されている。ソース領域１とソース配線１０、ドレイン領域３とドレイン配線３０は、図１７に示す拡散領域と下層配線を接続するコンタクト２１で接続されている。

下層のソース配線１０、ドレイン配線３０上には第２の層間絶縁膜２２が形成され、層間絶縁膜２２上に上層のソース配線１１及びドレイン配線３１が形成されている。図１６に示すように、上層のソース配線１１及びドレイン配線３１は、ＭＯＳトランジスタの形成領域の略半分を覆う極めて広い配線層（以後、ベタ配線と称す）で形成されている。上層のソース配線層１１は、ソースパッド１０１と電気的に接続されている。上層のドレイン配線層３１は、ドレインパッド１０２と電気的に接続されている。上層ソース配線（ベタ配線）１１が形成される領域下の層間絶縁膜２２にはコンタクト８０が形成されている。このコンタクト８０により、下層のソース配線１０は、上層のソース配線１１と電気的に接続されている。上層ドレイン配線（ベタ配線）３１が形成される領域下の層間絶縁膜２２にはコンタクト９０が形成されている。このコンタクト９０により、下層のドレイン配線３０は、上層のドレイン配線３１と電気的に接続されている。図１７は、上層のドレイン配線３１が形成される部分に対応する断面図であるため、コンタクト９０のみが示されているが、上層のソース配線１１が形成される領域下では、コンタクト８０のみが形成され、コンタクト９０は形成されない。
特開２０００−３１１９５３号公報

このようなパワートランジスタを構成する半導体チップであっても、１つの半導体チップに１つのパワートランジスタのみを形成せずに、複数の素子を搭載して１つの半導体チップとする場合がある。このような場合、上記に説明したような配線層２層でパワートランジスタを構成する半導体チップを構成するのは困難となり複数の配線層を用いてパワートランジスタを含む半導体チップを形成する必要性が生じる。

このような半導体チップでは、パワートランジスタの下層の配線層と上記で言う上層、つまり最上層のベタ配線層の間に形成される配線層の形状、面積などにより、パワートランジスタに対する下層配線への電流集中やパッド近傍への電流集中が生じてしまい素子寿命が短くなってしまう場合があった。

そのため、パワートランジスタを含む半導体装置の下層配線、パッドに接続される上層配線との間に位置する中間配線層の形状を考慮することで、配線の一部に対する電流密度が高くなることを緩和することが望まれていた。

本発明の１態様による半導体装置は、それぞれがソース領域あるいはドレイン領域に接続され、ソース領域あるいはドレイン領域と相似形状に形成されている複数の下層配線層と、複数の下層配線層に電気的に接続され、下層配線層と相似形状に形成された複数の第１の領域、及び当該第１の領域と同一層で形成され複数の第１の領域を電気的に接続する連結部を有する中間配線層と、中間配線層に電気的に接続される上層配線層を有する。

この構成により、下層配線層あるいは上層配線層に対する電流集中を防止することが可能である。

特定の配線層に対する電流集中を防ぐことが可能である。

以下、図面を参照して、本発明の実施の形態について詳細に説明する。なお、図１乃至図４において背景技術において説明した部位と同等の働きをする部分には同じ符号を付して説明している。

図１は、半導体基板１００上にソース領域１、ドレイン領域３、ゲート電極２を形成した場合のレイアウトを示す図である。以降、図１乃至図４を用いて詳細に説明するが、本実施の形態では半導体基板（あるいはウェル）１００に形成された、ソース領域１、ゲート電極２、ドレイン領域３で電界効果型トランジスタを形成している。ソース領域１及びドレイン領域３は第1導電型の半導体基板（ウェル）１００に第２導電型の不純物拡散領域を形成することによって形成されている。ゲート電極２は半導体基板１００上にゲート酸化膜（不図示）などを介して形成されたポリシリコン配線による電極である。

図１は、半導体基板１００や半導体チップ全体を示すものではなく、半導体基板１００上にパワートランジスタを配置したときのレイアウトの一部を模式的に示したものである。図１に示すように、半導体基板上で、拡散領域、ゲート電極は、第１の方向（図面Ｘ方向）に延在している。拡散領域、ゲート電極の配置は、第２の方向（図面Ｙ方向）に沿って、ソース領域(SOURCE)、ゲート電極(GATE)、ドレイン領域(DRAIN)、ゲート電極(GATE)、ソース領域(SOURCE)の順を繰り返す、繰り返し構造とされる。

図１に示すようにゲート電極２は共通接続され図示していないゲート配線などに電気的に接続される。複数のソース領域１は、後に図２、図３、図４を用いて説明する１層目（下層配線層）のソース配線１０にコンタクトを介して接続される。後述するが、この１層目のソース配線１０は、さらに２層目（中層配線層）のソース配線１２、３層目（上層配線層）のソース配線１１に接続され、ソースパッド１０１とソース領域１を電気的に接続している。同様に、複数のドレイン領域３も１層目のドレイン配線３０、２層目のドレイン配線３２、３層目のドレイン配線３１を介してドレインパッド１０２に電気的に接続されている。

ここで、図２、図３を用いて、本実施の形態のパワートランジスタの配線構造について説明する。図２は１層目のソース配線１０、ドレイン配線３０を示す図である。なお、図２では図１に示したソース領域１、ゲート電極２、ドレイン領域３、および拡散領域と１層目の配線を接続するコンタクトは省略している。図３は、図２におけるIII−III線に沿った断面図を模式的に示すものである。

図２に示すように１層目配線（下層配線）１０、３０は、ソース領域１あるいはドレイン領域３と相似形状とされ複数形成されている。
図３に示すように半導体基板１００上には層間絶縁膜２０が形成されている。そして図２に示すように、この層間絶縁膜２０上に、ソース領域１とほぼ平行なソース配線１０、ドレイン領域３とほぼ平行なドレイン配線３０が配置されている。図４は、２層目のソース配線（中間配線層）１２、２層目のドレイン配線（中間配線層）３２、および１層目配線１０、３０と２層目配線１２、３２の間のコンタクト４０、５０を示した上面図である。図面の簡略化のため、１層目のソース配線１０およびドレイン配線３０などは省略されている。また、図５は、図４のＶ−Ｖ線における断面図、図６は、図４のVI−VI線における断面図を示す図である。１層目のソース配線１０、ドレイン配線３０上には第２の層間絶縁膜２２が形成され、層間絶縁膜２２上に２層目のソース配線１２及びドレイン配線３２が形成されている。

図４に示すように、本実施の形態では、２層目の配線層が、特殊な形状をしている。２層目のドレイン配線３２に着目して具体的に説明すると、２層目のドレイン配線３２は、トランジスタが並んで形成される方向（図面Ｙ方向、第２の方向）のほぼ全域に渡って形成される部分（矩形状配線層）と、１層目のドレイン配線３０と同様に、ドレイン領域３にほぼ並行に形成される部分（短冊状配線層）を有している。つまり、下層配線層と相似形状に形成された複数の第１の領域、及び当該第１の領域と同一層で形成され前記複数の第１の領域を電気的に接続する連結部を有している。２層目のソース配線１２も同様に、トランジスタが並んで形成される方向（図面Ｙ方向、第２の方向）のほぼ全域に渡って形成される部分と、ソース領域１にほぼ並行に形成される部分を有している（以下、２層目のソース・ドレイン配線を半ベタ配線と称す）。

図５は、２層目のドレイン配線３２が図面Ｙ方向のほぼ全域に渡って形成される領域（ベタ領域、２層目配線の連結部を含む領域）における断面図である。図４のＶ-Ｖ線に対応する断面図であるため、１層目ドレイン配線３０と２層目ドレイン配線３２を接続するコンタクト５０のみが示されている。図６に示す断面ではVI−VI線（図面Ｙ方向）で、２層目のソース配線１２、２層目のドレイン配線３２が交互に配置されている。そのため、１層目のソース配線１０と２層目のソース配線１２を接続するコンタクト４０と上記したコンタクト５０が交互に配置されている。

図７は、２層目のソース配線１２、ドレイン配線３２、および３層目（上層配線層）のソース配線１１、ドレイン配線３１と、２層目と３層目の配線を接続するコンタクトを上面からみた模式図である。また、図８は、図７におけるVIII−VIII線における断面図、図９は、図７におけるIX−IXにおける断面図を示す図である。図８に示すように２層目の配線上には第３の層間絶縁膜２３が形成されている。

図７においては太い鎖線で示された領域が３層目の配線を示している。図７に示すように、３層目のソース配線１１及びドレイン配線３１は、図面Ｘ方向に関してＭＯＳトランジスタの形成領域の略半分を覆う極めて広い配線層（以後、ベタ配線と称す）で形成されている。ドレイン配線３１を例に説明すると、３層目のドレイン配線３１はドレイン領域が延在する方向（図面Ｘ方向）の約半分に渡って全面に形成され、トランジスタが並んで形成される方向（図面Ｙ方向）のほぼ全域に渡って形成される。３層目のソース配線１１もドレイン配線３１と左右対称な位置にほぼ同様なベタ配線で形成される。

図８は、２層目のドレイン配線３２が図面Ｙ方向のほぼ全域にわたって形成される領域における断面図である。２層目のドレイン配線３２と３層目のドレイン配線３１を接続するコンタクト７０は、連結部（矩形状配線層）では、図面Ｙ方向（第２の方向）について、第１の領域（短冊状配線層）よりも多数形成することができる。図９に示す断面では、２層目のソース配線１２、２層目のドレイン配線３２が交互に配置されているため、２層目のドレイン配線３２と３層目のドレイン配線３１を接続するコンタクト７０は、２層目のドレイン配線３２に対応する位置に形成されている。

また、図１０は、図７におけるＸ−Ｘ線における断面を示す図である、図７及び図１０を用いて示されるように２層目のドレイン配線３２は、３層目のソース配線１１の下部にも一部形成されるが、その部分においては２層目の配線と３層目のソース配線間にコンタクトは形成されず、ソース・ドレイン間の短絡は起こらない。図１０に示すように、１つの下層配線（ソース配線１０あるいはドレイン配線３０）の任意の１本の直上のみに関して着目すれば、１層目−２層目間のコンタクトよりも２層目−３層目間のコンタクトが少なくなる。

ここで、パワートランジスタを有する半導体装置が多層配線とされた場合に、中間層配線（本実施の形態では２層目配線）を上記に説明したような形状とする理由について説明する。

パワートランジスタの場合、流す電流が大きい為、その配線経路中の電流密度が高くなることなどが問題となってくる。仮に、本実施の形態における２層目の配線を３層目の配線と同様のベタ配線、つまり図面Ｘ方向でソース形成領域、あるいはドレイン形成領域のほぼ半分全域に渡る、（図面Ｙ方向でトランジスタ形成領域全域に渡るような配線（例えば、図７における３層目配線１１、３１と同形状）とした場合、ソース及びドレインパッド１０１、１０２近辺に最大電流が流れても、その先における電流密度が低く抑えられ,
ソースパッド１０１、ドレインパッド１０２におけるパッド近辺の電流密度に対する余裕度は大きくなる。しかし、２層目、３層目をベタ配線とした場合は、その電流がソース領域１あるいはドレイン領域３に相似した形状とされている１層目のソース配線１０、ドレイン配線３０に集中することとなる。そのため、１層目配線に電流密度が集中し、１層目配線の配線寿命の劣化などを招いてしまう。

一方、本実施の形態における２層目の配線を１層目の配線と同様に、ソース領域１、ドレイン領域３とほぼ平行な形状の配線とした場合、ソースパッド、ドレインパッド１０１、１０２に最大電流が流れた場合は、２層目にベタ配線部分がないため３層目の配線（ベタ配線）のみに流れてしまい、パッド近傍への電流の集中が大きく、３層目の配線の電流密度が大きくなり、配線寿命の劣化を招いてしまう恐れが有る。

そのため、本実施の形態では、２層目の配線層を、ＭＯＳトランジスタを形成する領域（図面Ｘ方向）全域にまたがる部分と、ソース領域、ドレイン領域にほぼ平行な形状となる部分を有する構成とし、配線層全体としての電流密度が高くなることを緩和する構成としている。

以下に、配線層全体として、電流密度が高くなることを緩和するための２層目の配線層の構成を詳細に説明する。

図１乃至図１０を用いて説明したように、ソースパッド１０１、ドレインパッド１０２に接続される配線を１１、３１のようにベタ配線構造、ソース領域１、ドレイン領域３に接続される配線をソース領域１、ドレイン領域３とほぼ平行な細線が平行に並べられるような構造としている。

上記した図１から図１０では発明の実施の形態の構造を説明するための模式図であったが、図１１に１層目の配線から３層目の配線までのレイアウト図をより詳細に示す。仮に。２層目の配線層を図７の１１、３１に示すようなベタ配線とした場合、最大電流が流れる時に最も電流密度が高くなるのは、ソース領域１、ドレイン領域３が形成される幅（図１１（ａ）にＴで示す）のほぼ中央付近、つまり３層目配線（ベタ配線）におけるソース配線１１とドレイン配線３１の境目付近である。２層目がベタ配線であればこの部分の１層目配線にドレイン電流全体の１／２の電流が集中してしまう。よって、その近辺においては１層目の配線１０、３０に対する電流密度を出来るだけ緩和することが好ましい。
そのため、本実施の形態では、図１１（ｂ）に示すように上層（本実施の形態の３層目）配線同士の境目付近（図１１（ｃ）参照）に対応する領域の中層配線（本実施の形態の２層目）は、トランジスタを形成する領域全体にまたがる構造（上記した半ベタ構造）ではなく、１層目配線の形状に追尾した形状であることが好ましい。

そのため、本実施の形態では２層目のソース配線１２（あるいはドレイン配線３２）は、図面Ｘ方向にみた場合、全体として、ソース領域１、ドレイン領域３を形成する図面Ｘ方向の幅Ｔに対し、ほぼ（Ｔ×２／３）に対応する幅を有している。ここで、ほぼ（Ｔ×２／３）とするのはソース配線３２とドレイン配線が接触してしまうことを防ぐ為である。そして、２層目の配線は、ソース領域端（あるいはドレイン領域端）からＴ×１／３に対応する領域において、図面Ｙ方向のトランジスタを形成する領域全体にまたがるベタ配線構造とされている。そして、残りのＴ×１／３に相当する部分は１層目のソース配線１０（ドレイン配線３０）同様にソース領域１あるいはドレイン領域３の形状に相似した形状とされている。つまり、ソース配線層は、図面Ｘ方向に関して、Ｔ×２／３の長さにわたって延在し、その延在する長さ（Ｔ×２／３）に対して、約１／２（Ｔ×１／３）がベタ配線（連結部）とされている。

このような形状とすることで、３層目のソース配線１１とドレイン配線３１の境目付近における１層目配線（図１１（ａ）、点線Ｐで囲った領域）に集中するソース電流、ドレイン電流を、最大電流の１／２から１／３に緩和することが可能となる。また２層目の配線は上記したようにその一部（Ｔ×１／３）における領域が、いわゆるベタ配線構造となっているため、３層目のベタ配線１１、３１に対する電流集中も緩和され、ソースパッド、ドレインパッドなどにおける電流集中も緩和される。したがって、１層目の配線層（例えばソース配線１０）１本の第1の方向（図面Ｘ方向）における長さをＴ、第２の方向（図面Ｙ方向）長さをＳとした場合、２層目の配線層は、第２の方向に関して１層目配線の長さＳと略同一な長さを有して第1の方向に延在する部分と、第２の方向に関する１層目配線の長さＳよりも長い、長さＳ２を有して第１の方向に延在する部分を有している。言い換えれば、２層目の配線層は１層目の配線層と相似形状に形成された領域を有し相似形状に形成された２層目配線同士を他の領域に形成された２層目配線層の連結部で互いに接続している。このような構成とすることで、１層目配線層および３層目配線層の配線寿命を延ばし、半導体装置全体として劣化する為の寿命も延ばすことが可能となる。なお、この形状は、３層目の配線層におけるソース、ドレイン配線の境目付近における電界集中を防ぐため、１層目のソース配線１０（あるいはドレイン配線３０）の端部から１層目ソース電極の長さの１／３程度が第２の方向に関する１層目配線の長さＳよりも長い部分として形成され、それに連結される１層目ソース電極の長さの１／３程度が、１層目のソース配線と相似形状として形成されるのが良い。中間配線層の矩形状配線層の長さと短冊状配線層の長さは、それぞれ上層配線層と下層配線層との関係において互いに重なり合う長さが長いほど電流密度が高くなることを抑制できる。このため、矩形状配線層の長さと短冊状配線層の長さはその点を考慮して適宜、決定すればよい。

実施の形態２
本実施の形態は、実施の形態１で説明したパワートランジスタの構造をＨブリッジ回路に適用した場合の例である。Ｈブリッジ回路は図１２に示すように直列に接続したＰ型ＭＯＳトランジスタＰ１、Ｎ型ＭＯＳトランジスタＮ１と、直列に接続したＰ型ＭＯＳトランジスタＰ２、Ｎ型ＭＯＳトランジスタＮ２をそれぞれ並列に接続する。そしてＰ型トランジスタとＮ型トランジスタの間のノード（Ｐ１、Ｎ１のドレイン、Ｐ２，Ｎ２のドレイン）を２つの出力端子として、例えばモータなどの負荷を駆動する。Ｐ型ＭＯＳトランジスタのソースには電源電位が与えられ、Ｎ型ＭＯＳトランジスタのソースには接地電位が与えられる。

このようなＨブリッジ回路を構成する場合、図１３に示すようにＰ型のパワーＭＯＳトランジスタ、Ｎ型のパワーＭＯＳトランジスタを並べて形成する。図では１組のＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタしか示されていないがＨブリッジ回路であれば図１３に示した配置と同様の配置がもう１組用意される。個々のトランジスタの構成は図１乃至１１を用いて説明した構成とされ、その導電型がＰ型かＮ型かによって異なるのみである。

さらに、Ｈブリッジ回路の場合、Ｐ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジスタのドレインが共通接続され、出力端子となるため上記した２層目、３層目の配線を図１４に示すような形状とし、出力パッドとしてのドレインパッド２０２を１つとすることが可能である。なお、図１４に示した２層目配線においても個々のトランジスタのソース領域（あるいはドレイン領域）の第１の方向に関して延在する長さと、短冊状部分、ベタ部分の関係は同じである。つまり、ソース領域（あるいはドレイン領域）の図面Ｘ方向に関して延在する長さをＴとした場合、２層目配線は図面Ｘ方向に関して、その延在する長さに対して、約１／２がベタ配線（連結部）とされている。

以上、詳細に説明したように本発明によれば、中間層にいわゆるベタ配線と呼ばれる連結部（矩形状配線層）と、下層の配線層と相似形状に形成された第１領域（短冊状配線層）の両方を具備させることでパワートランジスタの配線層への電流集中を効果的に防止することが出来る。

本実施の形態のトランジスタのレイアウトを示す図。本実施の形態の１層目配線のレイアウトを示す図図２におけるIII−III線断面図。本実施の形態の２層目配線、１層目配線−２層目配線間のコンタクトを示す図。図４におけるＶ−Ｖ線断面図。図４におけるVI−VI線断面図。本実施の形態の２層目配線、３層目配線、２層目配線−３層目配線間のコンタクトを示す図。図７におけるVIII−VIII線断面図。図７におけるIX−IX線断面図。図７におけるＸ−Ｘ線断面図。本実施の形態における各配線層の形状を示す図。Ｈブリッジ回路を示す回路図。Ｈブリッジ回路における本実施の形態のトランジスタのレイアウトを示す図。Ｈブリッジ回路における本実施の形態の２層目配線、３層目配線の形状を示す図。パワートランジスタにおけるレイアウトを示す図。パワートランジスタにおける配線、コンタクトのレイアウトを示す図。図１６におけるＰ−Ｐ線断面図

符号の説明

１ソース領域
２ゲート電極
３ドレイン領域
１０ソース配線（下層配線）
１１ソース配線（上層配線）
１２ソース配線
２１コンタクト
２０、２２、２３層間絶縁膜
３０ドレイン配線
３１ドレイン配線
３２ドレイン配線
３２ライン配線
４０、５０、６０、７０コンタクト
１００半導体基板
１０１ソースパッド
１０２ドレインパッド
２０２ドレインパッド

Claims

それぞれがソース領域あるいはドレイン領域に接続され、ソース領域あるいはドレイン領域と相似形状に形成されている複数の下層配線層と、
前記複数の下層配線層に電気的に接続され、前記下層配線層と相似形状に形成された複数の第１の領域、及び当該第１の領域と同一層で形成され前記複数の第１の領域を電気的に接続する連結部を有する中間配線層と、
前記中間配線層に電気的に接続される上層配線層を有する半導体装置。
前記半導体装置はパワートランジスタを含むことを特徴とする請求項１記載の半導体装置。
前記連結部は、前記中間配線層のそれが延在する第１の方向の長さに対して、略１／２の長さを有することを特徴とする請求項１あるいは２に記載の半導体装置。
前記複数の下層配線層の任意の１配線の前記第１の方向に関する長さをＴ、前記第１の方向と直交する第２の方向に関する長さをＳとした場合に、前記中間配線層は前記第２の方向に関して前記Ｓよりも長い部分を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
前記中間配線層は、前記第１の方向に関して前記下層配線層の当該第１の方向に関する長さＴよりも短いことを特徴とする請求項３または４に記載のパワートランジスタ。
下層配線層の任意の１本の直上のみに関して着目した場合に、下層配線層と中間配線層との間のコンタクトよりも中間配線層と上層配線層との間のコンタクトが少ないことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
前記中間配線層は、前記下層配線層の類似パターンと、前記上層配線層の類似パターンとを併せ持つ請求項１乃至６のいずれか１項に記載の半導体装置。
前記下層配線層は、短冊状配線層である請求項１乃至７のいずれか１項に記載の半導体装置。
前記上層配線層は、前記ソース領域及び前記ドレイン領域の概ね半分の領域に渡って形成された矩形状配線層である請求項１乃至８のいずれか１項に記載の半導体装置。
前記ソース領域及び前記ドレイン領域が交互配置され、前記ソース領域及び前記ドレイン領域のそれぞれに電気的接続された前記下層配線層、前記中間配線層および前記上層配線層が、略対称かつ前記２つの中間配線層の短冊状配線層が互いに噛み合う格好で形成配置された請求項８または９のいずれか１項に記載の半導体装置。