JP2020129595A - 半導体装置 - Google Patents

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Abstract

【課題】製造過程におけるウェーハの反りを低減できる半導体装置を提供する。【解決手段】半導体装置は、第１導電形の第１層と、第２導電形の第２層と、第１導電形の第３層と、を含む半導体部と、前記半導体部の裏面上に設けられた第１電極と、前記半導体部の表面側に設けられた第２電極と、前記半導体部の表面側に設けられた第３電極と、前記半導体部の表面側に設けられたトレンチの内部に配置され、前記第３電極に電気的に接続された制御電極と、を備える。前記第２層は、前記第１層と前記第２電極との間に設けられ、前記トレンチの内部に設けられた絶縁膜を介して前記制御電極に向き合う。前記第３層は、前記第２層と前記第２電極との間に選択的に設けられる。前記制御電極は、前記半導体部の前記表面に沿った第１方向に延伸する第１部分と、前記第１方向と交差する第２方向に延伸する第２部分と、を含み、前記トレンチ内で分岐することなく連続して延在する。【選択図】図１

Description

実施形態は、半導体装置に関する。
電力制御用半導体装置は、電力損失を低減するために低いＯＮ抵抗を有することが望ましい。例えば、トレンチゲート型のＭＯＳＦＥＴでは、ＯＮ電流が流れる活性領域におけるトレンチゲートの密度を高くすることにより、ＯＮ抵抗を低減することができる。しかしながら、その製造過程において、トレンチゲート内に設けられるポリシリコン、ゲート絶縁膜、フィールドプレート絶縁膜などと半導体との間の熱膨張率の違いに起因したウェーハの反りが大きくなり、製造効率を低下させる場合がある。
特開２００８−４７７２号公報
実施形態は、製造過程におけるウェーハの反りを低減できる半導体装置を提供する。
実施形態に係る半導体装置は、第１導電形の第１半導体層を含む半導体部と、前記半導体部の裏面上に設けられた第１電極と、前記半導体部の表面側に設けられた第２電極と、前記半導体部の表面側に設けられ、前記半導体部および前記第２電極から電気的に絶縁された第３電極と、前記半導体部と前記第２電極との間において、前記半導体部の表面側に設けられたトレンチの内部に配置され、前記第３電極に電気的に接続された制御電極と、を備える。前記制御電極は、第１絶縁膜を介して前記半導体部から電気的に絶縁され、第２絶縁膜を介して前記第２電極から電気的に絶縁される。前記半導体部は、第２導電形の第２半導体層と、第１導電形の第３半導体層と、をさらに含む。前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第１絶縁膜を介して前記制御電極に向き合う。前記第３半導体層は、前記第２半導体層と前記第２電極との間に選択的に設けられ、且つ、前記第２電極に電気的に接続される。前記制御電極は、前記トレンチ内で分岐することなく連続して延在し、前記半導体部の前記表面に平行な方向に延伸する第１部分および第２部分を含む。前記第１部分は第１方向に延伸し、前記第２部分は前記第１方向と交差する第２方向に延伸する。
実施形態に係る半導体装置を示す模式図である。 実施形態の変形例に係る半導体装置を示す模式図である。 実施形態の別の変形例に係る半導体装置を示す模式図である。 実施形態の他の変形例に係る半導体装置を示す模式図である。 実施形態のさらなる変形例に係る半導体装置を示す模式図である。 実施形態の変形例に係る半導体装置の実装方法を示す模式図である。 比較例に係る半導体装置を示す模式図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１（ａ）および（ｂ）は、実施形態に係る半導体装置１を示す模式図である。半導体装置１は、例えば、トレンチゲート構造を有するパワーＭＯＳＦＥＴである。半導体装置１は、例えば、半導体部１０の表面上に設けられたＭＯＳ（Metal Oxide Semiconductor）構造を有する。半導体部１０は、例えば、シリコンである。図１（ａ）は、半導体装置１のゲート電極２０およびゲートパッド３０の配置を示す模式平面図である。図１（ｂ）は、図１（ａ）中に示すＡ−Ａ線に沿った断面を示す模式図である。
図１（ａ）に示すように、ゲート電極２０は、例えば、第１部分２０ａと第２部分２０ｂとを含む。第１部分２０ａは、半導体部１０の表面に沿った第１方向（例えば、Ｘ方向）に延在する。第２部分２０ｂは、第１部分２０ａにつながり、半導体部１０の表面に沿った第２方向（例えば、Ｙ方向）に延在する。第１方向は、例えば、半導体部１０の表面内において第２方向と交差する。
ゲートパッド３０は、例えば、半導体部１０の表面の外縁に沿った４つ角の１つに配置される。ゲートパッド３０は、半導体部１０の表面の外縁に沿ってＸ方向およびＹ方向に延伸するゲート配線３０ＰＸおよび３０ＰＹに接続される。ゲート配線３０ＰＹは、ゲート電極２０の第１部分２０ａに電気的に接続される。ゲート配線３０ＰＸは、ゲート電極２０の第２部分２０ｂに電気的に接続される。
ゲート電極２０は、例えば、複数配置される。複数のゲート電極２０の第１部分２０ａは、Ｙ方向に並び、ゲート配線３０ＰＹに電気的に接続される。また、複数のゲート電極の第２部分２０ｂは、Ｘ方向に並び、ゲート配線３０ＰＸに電気的に接続される。
図１（ｂ）に示すように、半導体装置１は、ドレイン電極４０（第１電極）と、ソース電極５０（第２電極）とをさらに備える。ドレイン電極４０は、半導体部１０の裏面上に設けられる。ソース電極５０は、半導体部１０の表面側に設けられる。
半導体部１０は、例えば、ｎ形ドリフト層１１（第１半導体層）と、ｎ形ドレイン層１３と、ｐ形拡散層１５（第２半導体層）と、ｎ形ソース層１７（第３半導体層）と、ｐ形コンタクト層１９と、を含む。
ｎ形ドレイン層１３は、ｎ形ドリフト層１１とドレイン電極４０との間に設けられる。ｎ形ドレイン層１３は、ｎ形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。ドレイン電極４０は、ｎ形ドレイン層１３に接し、電気的に接続される。
ｐ形拡散層１５は、ｎ形ドリフト層１１とソース電極５０との間に設けられる。ｎ形ソース層１７は、ｐ形拡散層１５とソース電極５０との間に選択的に設けられる。ｎ形ソース層１７は、ｎ形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含み、ソース電極５０に電気的に接続される。
ｐ形コンタクト層１９は、例えば、ｐ形拡散層１５の中に設けられる。ｐ形拡散層１５は、ｐ形拡散層１５のｐ形不純物よりも高濃度のｐ形不純物を含む。ソース電極５０は、層間絶縁膜３３を貫いて半導体部１０中に延伸するコンタクト部５０ＣＰを介してｐ形コンタクト層１９に電気的に接続される。
コンタクト部５０ＣＰは、層間絶縁膜３３の表面からｐ形コンタクト層１９に至る深さのコンタクトトレンチＣＴの内部に延在し、ｐ形コンタクト層１９に接する。また、コンタクト部５０ＣＰは、コンタクトトレンチＣＴの内壁に露出したｎ形ソース層１７に接し、電気的に接続される。
図１（ｂ）に示すように、ゲート電極２０は、半導体部１０の表面側に設けられたゲートトレンチＧＴの内部に配置される。ゲートトレンチＧＴの内部には、ゲート電極２０から電気的に絶縁されたフィールドプレート２５も配置される。ゲート電極２０およびフィールドプレート２５は、絶縁膜２７により半導体部１０から電気的に絶縁される。さらに、ゲート電極２０は、層間絶縁膜３３によりソース電極５０から電気的に絶縁される。絶縁膜２７および層間絶縁膜３３は、例えば、シリコン酸化膜である。
ゲート電極２０は、絶縁膜２７の一部２７ｇを介してｐ形拡散層１５に向き合うように配置される。絶縁膜２７の一部２７ｇは、ゲート絶縁膜として機能する。フィールドプレート２５は、例えば、Ｚ方向においてｎ形ドリフト層１１とゲート電極２０との間に位置する。フィールドプレート２５は、ゲート電極２０と共にゲートトレンチＧＴの内部に延在する。フィールドプレート２５は、例えば、図示しない部分でソース電極５０に電気的に接続される。
図１（ａ）に示すように、実施形態に係るゲート電極２０は、第１部分２０ａおよび第２部分２０ｂを含み、ゲートトレンチＧＴの内部において連続的に延在する。例えば、半導体部１０の線熱膨張係数と、ゲートトレンチＧＴの内部に設けられる絶縁膜２７の線熱膨張係数と、の差に起因してウェーハ内部に発生する応力は、第１部分２０ａおよび第２部分２０ｂを設けることにより緩和される。これにより、半導体装置１の製造過程におけるウェーハの反りを抑制することができる。
例えば、第１部分２０ａもしくは第２部分２０ｂのいずれか一方だけを含む構成では、ゲート電極２０と直交する方向におけるウェーハの反りが大きくなる。これに対し、第１部分２０ａと第２部分２０ｂの両方を設けると、それぞれの部分が設けられる領域の面積が小さくなり、応力が低減される。また、図５（ｂ）に示すような例では、第１部分２０ａが配置される領域の面積と第２部分２０ｂが配置される領域の面積比を変化させることにより、ウェーハの反り量を制御することも可能である。
フィールドプレート２５をゲートトレンチＧＴの内部に配置したトレンチゲート構造では、ゲートトレンチＧＴはＺ方向により深く設けられる。このため、ゲートトレンチＧＴの内部に設けられる絶縁膜２７の体積が増加し、製造過程におけるウェーハの歪が大きくなる。その結果、ウェーハの反りが大きくなる。すなわち、本実施形態に係るゲート電極２０は、ゲートトレンチＧＴがより深く形成される半導体装置の製造過程においてウェーハの反りを効果的に抑制する。
さらに、本実施形態に係る半導体装置１では、ＯＮ抵抗を低減することができる。例えば、図７（ａ）に示す半導体装置８では、半導体部１０に設けられた複数の第１部分２０ａおよび複数の第２部分２０ｂを有する。これにより、半導体装置８の製造過程におけるウェーハの反りを抑制することができる。しかしながら、半導体装置８では、第１部分２０ａと第２部分２０ｂは離間しており、それぞれ異なる領域に配置される。すなわち、複数の第１部分２０ａを含む第１領域ＧＲ１と、複数の第２部分２０ｂを含む第２領域ＧＲ２と、が設けられる。このため、第１領域ＧＲ１と第２領域ＧＲ２との間にＯＮ電流に寄与しない部分が生じる。
これに対し、実施形態に係る半導体装置１では、ゲート電極２０の第１部分２０ａおよび第２部分２０ｂをつなげて配置することにより、ＯＮ電流に寄与する面積を広くすることができる。すなわち、半導体装置１では、半導体装置８よりもＯＮ抵抗を低減することができる。
また、図７（ｂ）に示す半導体装置９では、複数の第１部分２０ａおよび複数の第２部分２０ｂが相互に交差した格子状に配置される。これにより、半導体装置９の製造過程におけるウェーハの反りを抑制することができる。しかしながら、半導体装置９では、ゲートトレンチＧＴが微細化されると、第１部分２０ａ間および第２部分２０ｂ間に位置する半導体部１０の面積が縮小され、ｎ形ドリフト層１１中を流れる電流のゲート電極２０間における流路が狭くなる。このため、ゲート電極２０を微細化することによりチャネル抵抗が低減されても、トータルのＯＮ抵抗を十分に低減できない場合が生じる。さらに、ｐ形拡散層１５にソース電極５０を電気的に接続するコンタクト構造を形成することが難しくなる。
これに対し、実施形態に係る半導体装置１では、ゲート電極２０は、ゲートトレンチＧＴの内部において分岐することなく延在する。これにより、ゲートトレンチＧＴの微細化に伴う、第１部分２０ａ間および第２部分２０ｂ間に位置する半導体部１０の面積の縮小を緩和することができる。すなわち、ｎ形ドリフト層１１におけるＯＮ抵抗の増加を抑制することができる。また、第１部分２０ａ間および第２部分２０ｂ間にコンタクトトレンチＣＴを形成することも容易であり、ｐ形拡散層１５に対するソース電極５０のコンタクト構造を形成することが容易である。
図２（ａ）および（ｂ）は、実施形態の変形例に係る半導体装置２を示す模式図である。図２（ａ）は、ゲート電極２０、ゲートパッド３０、ゲート配線３０ＰＸ、３０ＰＹおよび３０Ｓの配置を示す模式平面図である。図２（ｂ）は、図２（ａ）中に示すＣＥ方向に沿った模式断面図である。
図２（ａ）に示すように、半導体装置２では、ゲート電極２０の第１部分２０ａと第２部分２０ｂの接続部の上方に位置するゲート配線３０Ｓが設けられる。ゲート配線３０Ｓは、ゲートパッド３０からＣＥ方向に延伸し、複数のゲート電極２０の接続部の上方に位置する。
図２（ｂ）は、図２（ａ）中に示すコンタクト部３０ＣＰの断面図である。ゲート配線３０Ｓは、半導体部１０の上方に設けられる。ゲート配線３０Ｓは、層間絶縁膜３３により半導体部１０から電気的に絶縁される。そして、ゲート配線３０Ｓは、ゲートコンタクト３０ＧＣを介してゲート電極２０に電気的に接続される。ゲートコンタクト３０ＧＣは、層間絶縁膜３３中をゲート配線３０Ｓからゲート電極２０に至る深さまで延伸する。
ゲートコンタクト３０ＧＣは、ゲート電極２０の寄生抵抗を低減するために設けられる。例えば、ゲート配線３０ＰＸの接続部とゲート配線３０ＰＹの接続部との間のゲート電極２０の寄生抵抗が所定の値よりも大きくなる場合に、ゲートコンタクト３０ＧＣを設ける。これにより、半導体装置２のゲートバイアスに対する応答速度を速くすることができる。
図３（ａ）および（ｂ）は、実施形態の変形例に係る半導体装置３を示す模式図である。図３（ａ）は、ゲート電極２０、ゲートパッド３０、ゲート配線３０ＰＸおよび３０ＰＹの配置を示す模式平面図である。図３（ｂ）は、ゲートパッド３０、ゲート配線３０ＰＸ、３０ＰＹおよびソース電極５０の配置を示す模式平面図である。
図３（ａ）に示すように、半導体装置３では、ゲートパッド３０は、活性領域の中央に配置される。ゲート配線３０ＰＸは、ゲートパッド３０からＸ方向および−Ｘ方向に延伸する。ゲート配線３０ＰＸは、ゲートパッド３０に電気的に接続される。ゲート配線３０ＰＹは、ゲートパッド３０からＹ方向および−Ｙ方向に延伸する。ゲート配線３０ＰＹは、ゲートパッド３０に電気的に接続される。
半導体装置３は、複数のゲート電極２０を有する。ゲート電極２０は、第１部分２０ａおよび第２部分２０ｂをそれぞれ含む。第１部分２０ａは、ゲート配線３０ＰＹに電気的に接続され、Ｘ方向に延伸する。第２部分２０ｂは、ゲート配線３０ＰＸに接続され、Ｙ方向に延伸する。複数のゲート電極２０の第１部分２０ａは、Ｙ方向に並び、第２部分２０ｂは、Ｘ方向に並ぶ。
例えば、半導体部１０の表面上における同じ位置に配置されたゲート電極２０を比較すると、ゲート配線３０ＰＸとの接続部からゲート配線３０ＰＹとの接続部に至る長さは、半導体装置３のゲート電極２０の長さの方が、半導体装置１のゲート電極２０の長さよりも短くなる。すなわち、半導体装置３では、ゲート電極２０の寄生抵抗を低減し、ゲートバイアスに対する応答速度を早くできる。
図３（ｂ）に示すように、ソース電極５０は、ゲートパッド３０、ゲート配線３０ＰＸおよび３０ＰＹと重ならないように、４つの部分に分けて配置される。ソース電極５０は、半導体部１０の表面上において離間して配置されることにより、ゲートパッド３０、ゲート配線３０ＰＸおよび３０ＰＹから電気的に絶縁される。また、実施形態は、この例に限定される訳ではなく、例えば、ソース電極５０が層間絶縁膜を介してゲート配線３０ＰＸおよび３０ＰＹの上に位置するように設けても良い。
図４（ａ）〜図５（ｂ）は、実施形態の変形例に係る半導体装置４〜７を示す模式図である。図４（ａ）〜図５（ｂ）は、ゲート電極２０およびゲートパッド３０の配置を示す模式図である。
図４（ａ）に示す半導体装置４では、ゲート電極２０は、複数の第１部分２０ａおよび複数の第２部分２０ｂが一体につながった平面形状を有している。ゲート電極２０は、複数の第１部分２０ａおよび複数の第２部分２０ｂにより、例えば、渦状に構成される。複数の第１部分２０ａは、Ｙ方向に並び、複数の第２部分２０ｂは、Ｘ方向に並ぶ。ゲートパッド３０は、半導体部１０の表面の外縁に位置する４つの角の１つに配置され、ゲート電極２０は、ゲートパッド３０に電気的に接続される。
図４（ｂ）に示す半導体装置５では、ゲートパッド３０は、半導体部１０の表面の中央に配置され、２つのゲート電極２０が、ゲートパッド３０の両側に配置される。２つのゲート電極２０は、それぞれ、複数の第１部分２０ａと複数の第２部分２０ｂとを渦状に一体に配置した構成を有する。複数の第１部分２０ａは、Ｙ方向に並び、複数の第２部分２０ｂは、Ｘ方向に並ぶ。ゲート電極２０は、半導体部１０の中央において、ゲートパッド３０に電気的に接続される。
図５（ａ）に示す半導体装置６では、２つのゲート電極２０をＹ方向に並べて配置した構造を有する。２つのゲート電極２０は、それぞれ、複数の第１部分２０ａと複数の第２部分２０ｂとを渦状に一体に配置した構成を有する。ゲートパッド３０は、半導体部１０の表面の外縁に位置する。２つのゲート電極２０は、半導体部１０の外縁において、ゲートパッド３０に電気的に接続される。
図５（ｂ）に示す半導体装置７では、ゲート電極２０は、複数の第１部分２０ａ、複数の第２部分２０ｂ、複数の第３部分２０ｃおよび複数の第４部分２０ｄを含む。ゲート電極２０は、複数の第１部分２０ａおよび複数の第２部分２０ｂを第３部分２０ｃおよび第４部分２０ｄを介して一体につないだ構成を有する。第３部分２０ｃは、例えば、第１部分２０ａに交差する方向（例えば、Ｙ方向）に延伸する。第４部分２０ｄは、例えば、第２部分２０ｂに交差する方向（例えば、Ｘ方向）に延伸する。ゲート電極２０は、半導体部１０の表面の外縁に沿った４つの角の一に配置されたゲートパッド３０に電気的に接続される。
複数の第１部分２０ａは、第１領域ＧＲ１に配置され、第３部分２０ｃを介して相互に接続される。複数の第２部分は、第２領域ＧＲ２に配置され、第４部分２０ｄを介して相互に接続される。第１領域ＧＲ１および第２領域ＧＲ２は、半導体部１０の表面においてＹ方向に並ぶ。複数の第１部分２０ａはＹ方向に並び、複数の第２部分はＸ方向に並ぶ。複数の第３部分２０ｃおよび複数の第４部分２０ｄもウェーハの反り低減に寄与する。
半導体装置４〜７は、複数の第１部分２０ａおよび複数の第２部分２０ｂを含むことにより、その製造過程におけるウェーハの反りを効果的に抑制することができる。さらに、複数の第１部分２０ａおよび複数の第２部分２０ｂを一体につなぐことにより、半導体部１０の表面積を有効に使用し、ＯＮ電流を低減することができる。なお、半導体装置４〜７においても、ゲート配線３０Ｓおよびコンタクト部３０ＣＰを適宜設けることによりゲート電極２０の寄生抵抗を低減することができる。
図６（ａ）〜（ｃ）は、実施形態に係る半導体装置３または半導体装置５（図４（ｂ）参照）の実装方法を示す模式図である。半導体装置３および半導体装置５では、ゲートパッド３０は、半導体部１０の表面の中央に配置される。
図６（ａ）は、半導体装置３の半導体部１０の上方に配置されるコネクタ６０および７０の配置を示す模式平面図である。図６（ｂ）は、図６（ａ）中に示すＢ−Ｂ線に沿った断面を示す模式図である。図６（ｃ）は、図６（ａ）中に示すＣ−Ｃ線に沿った断面を示す模式図である。なお、図６（ａ）では、ソース電極５０を省略しており、図６（ｂ）および（ｃ）では、半導体部１０の各半導体層、ゲート電極２０およびドレイン電極４０を省略している。
図６（ａ）に示すように、例えば、２つのコネクタ６０およびコネクタ７０が、半導体部１０の上方に配置される。コネクタ６０は、例えば、グランド電位に接続される。コネクタ７０は、例えば、ゲートバイアスの供給回路に接続される。
図６（ｂ）に示すように、コネクタ６０は、ソース電極５０に接続される。ドレイン電極４０（図１（ｂ）参照）は、例えば、ドレインバイアスの供給回路に接続される。これによりドレイン・ソース間に所定の電圧が供給される。
図６（ｃ）に示すように、コネクタ７０は、例えば、ソース電極５０を跨いてゲートパッド３０に接続される。コネクタ７０は、ソース電極５０から上方に離間して配置される。この例では、コネクタ７０が、半導体部１０の中央に位置するゲートパッド３０に接続されるため、その両側にコネクタ６０が配置される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１〜８…半導体装置、 １０…半導体部、 １１…ｎ形ドリフト層、 １３…ｎ形ドレイン層、 １５…ｐ形拡散層、 １７…ｎ形ソース層、 １９…ｐ形コンタクト層、 ２０…ゲート電極、 ２０ａ…第１部分、 ２０ｂ…第２部分、 ２５…フィールドプレート、 ２７…絶縁膜、 ３０…ゲートパッド、 ３０ＣＰ、５０ＣＰ…コンタクト部、 ３０ＧＣ…ゲートコンタクト、 ３０ＰＸ、３０ＰＹ、３０Ｓ…ゲート配線、 ３３…層間絶縁膜、 ４０…ドレイン電極、 ５０…ソース電極、 ６０、７０…コネクタ、 ＣＴ…コンタクトトレンチ、 ＧＴ…ゲートトレンチ

Claims (7)

  1. 第１導電形の第１半導体層を含む半導体部と、
    前記半導体部の裏面上に設けられた第１電極と、
    前記半導体部の表面側に設けられた第２電極と、
    前記半導体部の表面側に設けられ、前記半導体部および前記第２電極から電気的に絶縁された第３電極と、
    前記半導体部と前記第２電極との間において、前記半導体部の表面側に設けられたトレンチの内部に配置され、前記第３電極に電気的に接続された制御電極と、
    を備え、
    前記制御電極は、第１絶縁膜を介して前記半導体部から電気的に絶縁され、第２絶縁膜を介して前記第２電極から電気的に絶縁され、
    前記半導体部は、第２導電形の第２半導体層と、第１導電形の第３半導体層と、をさらに含み、
    前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第１絶縁膜を介して前記制御電極に向き合い、
    前記第３半導体層は、前記第２半導体層と前記第２電極との間に選択的に設けられ、且つ、前記第２電極に電気的に接続され、
    前記制御電極は、前記トレンチ内で分岐することなく連続して延在し、前記半導体部の前記表面に平行な方向に延伸する第１部分および第２部分を含み、
    前記第１部分は第１方向に延伸し、前記第２部分は前記第１方向と交差する第２方向に延伸した半導体装置。
  2. 前記制御電極は、複数設けられ、
    前記複数の制御電極の第１部分は、前記半導体部の前記表面に平行な第３方向であって前記第１方向と直交する第３方向に並び、前記複数の制御電極の第２部分は、前記半導体部の前記表面に平行な第４方向であって前記第２方向と直交する第４方向に並ぶ請求項１記載の半導体装置。
  3. 前記第３方向に延在し、前記第３電極および前記複数の制御電極の第１部分に電気的に接続された第１制御配線と、
    前記第４方向に延在し、前記第３電極および前記複数の制御電極の第２部分に電気的に接続された第２制御配線と、
    をさらに備える請求項２記載の半導体装置。
  4. 前記第３電極は、前記半導体部の前記表面の中央に配置された請求項３記載の半導体装置。
  5. 前記複数の制御電極の第１部分と前記複数の制御電極の第２部分の接続部の上方に位置し、前記半導体部の前記表面に沿って延伸する第３制御配線をさらに備え、
    前記第３制御配線は、前記接続部の少なくとも１つに電気的に接続される請求項３または４に記載の半導体装置。
  6. 前記制御電極の前記第１部分および前記第２部分は、それぞれ複数設けられ、
    前記複数の第１部分および前記複数の第２部分が一体につながった請求項１記載の半導体装置。
  7. 前記トレンチの内部に設けられ、前記半導体部の前記表面と直交する第５方向において、前記制御電極と前記第１半導体層との間に位置するフィールドプレートをさらに備え、
    前記フィールドプレートは、前記制御電極に沿った方向に延伸し、前記第２電極に電気的に接続される請求項１〜６のいずれか１つに記載の半導体装置。
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