JP2005302952A - 半導体装置 - Google Patents

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Abstract

【課題】 小型化の要請に応えつつ、オン抵抗を低くして消費電力を低減する。
【解決手段】 トランジスタＱＡを構成するトレンチゲート等が、半導体基板１０上に配列された複数の第１孤立島領域７１、７１’上に分割して形成され、同様にトランジスタＱＢを構成するトレンチゲート等が、半導体基板１０上に配列された複数の第２孤立島領域７２、７２´に分割して形成されている。第１孤立島領域７１と第２孤立島領域とはストライプ状に交互に配置されると共に長方形形状を有し、両領域の隣接線の下部に位置する半導体基板１０においてトランジスタＱＡ及びＱＢがドレイン領域を共有している。第１孤立島領域７１’と７２’は、複数の異なる形状の長方形を統合させた形状を有する。
【選択図】 図１

Description

本発明は、半導体装置に関し、特に、２次電池の保護回路等に用いられるパワーＭＯＳトランジスタモジュールなどに適用することができる半導体装置に関する。
リチウムイオン電池等の充電可能な２次電池には、過充放電や過電流等から２次電池を保護するための保護回路が備えられている。この保護回路の概略構成を図１０に示す。保護回路１００は、２次電池２００と直列接続された２個のトランジスタＱＡ及びＱＢと、制御ＩＣ３００とから構成される。制御ＩＣ３００は、２次電池２００の両端電圧やトランジスタＱＡ及びＱＢを流れる電流を監視して、過充放電又は過電流を検出した場合には、制御信号（ゲート信号）を出力してトランジスタＱＡ又はＱＢを導通状態から非導通状態に切り替えて、２次電池２００を負荷または電源から遮断する。
携帯電話等の小型化の要求に伴い、２次電池の保護回路についても小型化の要求が強まっている。このため、こうした保護回路中の２つのＭＯＳトランジスタ（ＱＡ、ＱＢ）を、１つの外囲器中にモジュール化したパワーＭＯＳトランジスタモジュールとして構成することにより、保護回路の小型化を図る試みがなされている。
また、こうした保護回路１００を構成するトランジスタＱＡ及びＱＢは、２次電池２００が接続される携帯電話等が１回の充電で長時間使えるようにするよう、低いオン抵抗を有することが求められる。トランジスタＱＡ及びＱＢをモジュール化したパワーＭＯＳトランジスタモジュールにおいても、モジュール全体として低いオン抵抗を有することが求められる。
こうしたパワーＭＯＳトランジスタモジュールの第１の従来例を図１１〜図１３に示す。図１１は、第１の従来例に係るパワーＭＯＳトランジスタモジュールの平面図であり、また、図１２及び図１３は、それぞれ図１１のＡ−Ａ’及びＢ−Ｂ’断面図である。
図１１に示すように、この第１の従来例に係るパワーＭＯＳトランジスタモジュールは、ソース領域（第１主電極領域）とドレイン領域（第２主電極領域）とを有する２つのトランジスタＱＡ及びＱＢを１枚の金属基板（ドレインフレーム）５０上に形成し、各トランジスタＱＡ及びＱＢのドレイン領域が、この金属基板５０により共通接続されているものである。また各トランジスタＱＡ及びＱＢは、ゲート電極５６Ａ及び５６Ｂ、及びソース電極５７Ａ及び５７Ｂを備えている。ゲート電極５６Ａ及び５６Ｂは、ゲート電極配線５３により、前述の制御ＩＣ３００より制御信号（ゲート信号）を与えられ、ソース電極５７Ａ及び５７Ｂは、ソース電極配線５４により、外部の要素（２次電池２００、負荷等）と接続されている。
トランジスタＱＡ及びＱＢは、例えば図１２及び図１３に示すような、いわゆるトレンチゲート型ＭＯＳトランジスタである。トレンチゲート型ＭＯＳトランジスタは、トレンチゲートの側壁をチャネル領域として、ソース領域から基板裏面に形成されたドレイン領域へ縦方向にドレイン電流を流すように構成されたものである。このトレンチゲート型トランジスタは、次のようにして形成されている。まず、Ｎ＋型層として形成された半導体基板１０上に、Ｎ−型エピタキシャル層１１を形成し、更にこのＮ−型エピタキシャル層１１の表層部に選択的にＰ型ベース層１２を形成する。更にこのＰ型ベース層１２の表面からＮ− 型エピタキシャル層１１に達する深さのゲートトレンチ１３を形成する。
そして、このゲートトレンチ１３の内壁にゲート絶縁膜１４を形成する。更にこのゲートトレンチ１３の内部に、不純物がドープされたポリシリコンからなるゲート電極１５を埋め込み形成する。その後、このゲート電極１５の上部に酸化シリコンからなる層間絶縁膜１６を形成する。
また、各ゲートトレンチ１３で挟まれた領域のＰ型ベース層１２の表面に、ゲートトレンチ１３の側面に接するように選択的にＮ＋ 型ソース拡散層１７を形成する。更にそのＮ＋型ソース拡散層１７の間にＰ＋型拡散層１８を選択的に形成する。この構成において、ゲートトレンチ１３へ印加されるゲート電圧が制御されると、このＮ＋型ソース拡散層１７に沿ってチャネルが形成される。
このＮ＋型ソース拡散層１７には、その上部に形成されたソース電極５７Ａ又は５７Ｂにより、２次電池２００から電圧を与えられる。また、トレンチゲート１３には、前述のようにゲート電極５６Ａ又は５６Ｂにより、制御ＩＣ３００からゲート信号が与えられる。ゲート電極５６Ａ及び５６Ｂは、ゲートポリシリコン配線５８、及び引き出し配線ＢＬ（図１２、図１３等参照）を介してトレンチゲート１３と接続されている。ゲートポリシリコン配線５８は、Ｎ−型エピタキシャル層１１上にシリコン酸化膜５９を介して形成されている。なお、ゲート電極５６Ａ（５６Ｂ）とソース電極５７Ａ（５７Ｂ）との間は、層間絶縁膜６０及びパシベーション膜６１により絶縁されている。
この図１１〜１３に示すパワーＭＯＳトランジスタモジュールでは、金属基板５０の厚さの分モジュールの小型化には限界があった。
そこで、モジュールの小型化のため、図１４〜図１６に示すように、金属基板５０を省略し、ドレイン領域として利用される１つの半導体基板１０を２つのトランジスタＱＡ及びＱＢが共有する構造のパワーＭＯＳトランジスタ１０（第２の従来例）が、特許文献１等により提案されている。図１４〜図１６において、第１の従来例の構成要素と同一の構成要素については図面中で同一の符号を付して説明する。図１４は、この第２の従来例に係るパワーＭＯＳトランジスタモジュールの平面図であり、また、図１５及び図１６は、それぞれ図１４のＣ−Ｃ’及びＤ−Ｄ’断面図である。
図１５に示すように、トランジスタＱＡ及びＱＢの構造は、第１の従来例と同様であるが、図１６に示すように、トランジスタＱＡ及びＱＢは、ｎ＋型の半導体基板１０及びｎ−型のエピタキシャル層１１を共有している。この第２の従来例の構造では、トランジスタＱＡとＱＢとの間で流れるドレイン電流は、この半導体基板１０を流れるので、第１の従来例のような金属基板５０は不要となり、パワーＭＯＳトランジスタモジュールの大きさを、第１の従来例よりも小さくすることができる。なお、この第２の従来例において、Ｎ＋型層６２を、Ｎ−型エピタキシャル層１１上のトランジスタＱＡとＱＢの境界に設けることもできる。
米国特許第６６５３７４０号公報（第５コラム１９行目〜３９行目、図１２）
しかし、この第２の従来例の回路は、金属基板５０を省略することができるという面で、パワーＭＯＳトランジスタモジュールの小型化の要請には沿うものである。しかし、２つのトランジスタ間を流れる電流が通過する半導体基板１０であり、電気抵抗は金属基板５０（図１１〜１３）と比べると大きい。このためパワーＭＯＳトランジスタモジュール全体のオン抵抗は第１の従来例よりも高くなってしまい、消費電力の低減の要請には十分に応えることができないものであった。
本発明は、この点に鑑みてなされたものであり、小型化の要請に応えつつ、オン抵抗を低くして消費電力を低減することができる半導体装置を提供することを目的とするものである。
上記目的達成のため、本発明に係る半導体装置は、チャネル領域に形成されるチャネルを介してソース領域とドレイン領域との間で電流を流すように構成される第１トランジスタ及び第２トランジスタを同一の半導体基板上に形成し、前記ソース領域又はドレイン領域が一対の前記第１トランジスタ及び前記第２トランジスタの間で共有されるように構成され、前記第１トランジスタは、前記半導体基板上に配列される複数の第１孤立島領域に分割して形成され、前記第２トランジスタは、前記第１孤立島領域の少なくとも一部と隣接させて配列される複数の第２孤立島領域に分割して形成され、前記第1孤立島領域同士が互いに隣接する部分では、その隣接する第１孤立島領域を統合させて統合第１孤立島領域とし、この統合第１孤立島領域に一体的に前記第１トランジスタの一部を形成し、前記第２孤立島領域同士が互いに隣接する部分では、その隣接する第２孤立島領域を統合させて統合第２孤立島領域とし、この統合第２孤立島領域に一体的に前記第２トランジスタの一部を形成することを特徴とする。
本発明によれば、第１トランジスタが複数の第１孤立島領域に分割して形成されると共に、第２トランジスタは、前記第１孤立島領域の隙間に前記第１孤立島領域と隣接させて配列された複数の第２孤立島領域に分割して形成される。このため、２つのトランジスタを同一半導体基板上で単純に直線状に配列するのと比べ、第１トランジスタと第２トランジスタとの間の対向面の面積を増加させることができる。対向面の面積が増えて電流経路すなわち共有されるドレイン領域の幅が広くなると、第１及び第２トランジスタのオン抵抗が低くなる。従って、半導体基板がドレイン領域として２つのトランジスタにより共有される構造においても、全体のオン抵抗を低くすることができ、もって消費電力の低減を図ることができる。そして、配列方向等の関係で、第１孤立島領域同士、又は第２孤立島領域同士が隣接する場合には、その隣接する領域を統合し、その統合された領域にトランジスタの一部を一体的に形成することにより、各孤立島領域の面積をより広くすることができる。
次に、本発明の第１の実施の形態を、図１〜図６を参照して詳細に説明する。図１は、第１の実施の形態に係るパワーＭＯＳトランジスタモジュールの平面図であり、図２は、このパワーＭＯＳトランジスタモジュールのゲートポリシリコン配線（８８Ａ、８８Ｂ）の配線図を示している。図３は、２つのトランジスタＱＡ、ＱＢが形成される領域についての説明図である。また、図４、図５及び図６は、それぞれ図１のＥ−Ｅ’、Ｆ−Ｆ’及びＧ−Ｇ’断面図である。なお、第１及び第２の従来例の構成要素と同一の構成要素については図面中で同一の符号を付して説明する。
図４及び図５に示すように、この実施の形態のトランジスタＱＡ及びＱＢも
第１及び第２の従来例のものと同様に、トレンチゲート１３やＮ＋ 型ソース拡散層１７等から構成されるＮチャネルトレンチゲート型ＭＯＳトランジスタとすることができ、上述したのと同様の製造工程により形成することができる。ただし、これは単に一例に過ぎず、例えば、トランジスタＱＡ及びＱＢを、Ｐチャネルトレンチゲート型ＭＯＳトランジスタとすることもできる。その他、トランジスタＱＡ及びＱＢを、ＩＧＢＴ、又はＮチャネル／Ｐチャネルプレーナゲート型ＭＯＳトランジスタとすることもできる。
また図６に示すように、トランジスタＱＡ及びＱＢは、半導体基板１１及びＮ−エピタキシャル層１２を共有している。また、第１の従来例のような金属基板５０を有さず、トランジスタＱＡ及びＱＢの共通ドレイン領域は半導体基板１１により形成されている。これらの点で、本実施の形態のパワーＭＯＳトランジスタモジュールは、第２の従来例のパワーＭＯＳトランジスタモジュールと共通している。
ただし、この実施の形態のパワーＭＯＳトランジスタモジュールでは、図１に示すように、トランジスタＱＡを構成するトレンチゲート１３やＮ＋型ソース拡散層１７等は複数の第１孤立島領域７１及び７１’に分割して形成されている。一方、トランジスタＱＢを構成するトレンチゲート１３やＮ＋ 型ソース拡散層１７等は複数の第２孤立島領域７２及び７２’に分割して形成されている。
複数の第１孤立島領域７１は、この図１では、Ｙ軸方向を長手方向とする長方形形状とされており、その長辺が第２孤立島領域７２の１つに対する隣接辺となるよう、半導体基板１０上にそれぞれ孤立させて配列されている。複数の第２孤立島領域７２は、第１孤立島領域７１と同様にＹ軸方向を長手方向とする長方形形状とされており、その長辺が第１孤立島領域７１の１つに対する隣接辺となるように、複数の第１孤立島領域７１の間にそれぞれ孤立させて配列されている。すなわち、第１孤立島領域７１と第２孤立島領域７２とは、ストライプ状に交互に半導体基板１１上に形成されており、両領域の隣接線の下部に位置する半導体基板１０においてトランジスタＱＡ及びＱＢがドレイン領域を共有している。
また、第１孤立島領域７１’及び第２孤立島領域７２’は、図１に示すように、複数の異なる形状の長方形を合体させたＬ字形近似の形状となっている。その理由については後述する。
また、図１に示すように、Ｎ＋型ソース拡散層１７に電流を供給するためのソース電極７７Ａ（第１電極層）が、第１孤立島領域７１ごとに形成されている。同様のソース電極７７Ｂ（第２電極層）が、第２孤立島領域７２ごとに形成されている。
このソース電極７７Ａには、パワーＭＯＳトランジスタモジュールの第１の端子Ｓ１に接続される板状の配線電極８０Ａ（第１電極配線）が、例えば半田バンプ８１により接続されている。同様に、ソース電極７７Ｂには、パワーＭＯＳトランジスタモジュールの第２の端子Ｓ２に接続される板状の配線電極８０Ｂ（第２電極配線）が、例えば半田バンプ８１により接続されている。この板状の配線電極８０Ａ及び８０Ｂは、ソース電極７７Ａ及び７７Ｂの隣接線と交差する方向、即ちソース電極７７Ａ及び７７Ｂの配列方向を長手方向として形成されている。配線電極８０Ａはソース電極７７Ａのみと接続され、配線電極８０Ｂはソース電極７７Ｂのみと接続されている。半田バンプ８１の代わりに、Ａｕバンプを用いても良いし、また、アルミニウムボンディング又はＡｕボンディングによりソース電極７７Ａ（７７Ｂ）と配線電極８０Ａ（８０Ｂ）とを接続してもよい。
また、トランジスタＱＡは、トレンチゲート１３へ電圧を印加するためのゲート電極８６Ａを備えている。また、トランジスタＱＢは、トレンチゲート１３へ電圧を印加するためのゲート電極８６Ｂを備えている。
ゲート電極８６Ａは、外部の回路（例えば図９に示す制御ＩＣ３００等）と接続するための半田バンプ８３、及び半田バンプ８３と外部の回路とを接続する板状の配線電極８７Ａ（第１の外部ゲート配線）を備えている。
同様にゲート電極８６Ｂは、外部の回路と接続するための半田バンプ８４、及び半田バンプ８４と外部の回路とを接続する板状の配線電極８７Ｂ（第２の外部ゲート配線）を備えている。配線電極８７Ａ及び配線電極８７Ｂは、配線電極８０Ａ及び８０Ｂとは反対の方向に引き出されており、Ｘ軸方向を長手方向としている。また、配線電極８７Ａ及び半田バンプ８３が形成される領域８６Ｃ（第１の接続領域）と、配線電極８７Ｂ及び半田バンプ８４が形成される領域８６Ｄ（第２の接続領域）とは、Ｙ軸方向を長手方向として形成され、Ｘ軸方向に延びる辺において互いに正対している。
このゲート電極８６Ａ及び８６Ｂは、それぞれ図２に示すゲートポリシリコン配線８８Ａ及び８８Ｂと引き出し配線ＢＬ（図５参照）により、トレンチゲート１３と接続されている。図４〜６に示すように、ゲートポリシリコン配線８８Ａ及び８８Ｂは、Ｎ−型エピタキシャル層１１上にシリコン酸化膜８９を介して形成されている。
引き出し配線ＢＬは、ゲートポリシリコン配線８８ＡとトランジスタＱＡのトレンチゲート１３との間に形成されているが、配線８８ＡとトランジスタＱＢのトレンチゲート１３との間には引き出し配線ＢＬは形成されない。同様に、引き出し配線ＢＬは、ゲートポリシリコン配線８８ＢとトランジスタＱＢのトレンチゲート１３との間に形成されているが、配線８８ＢとトランジスタＱＡのトレンチゲート１３との間には引き出し配線ＢＬは形成されない（図５に示すＦ−Ｆ’断面図参照）。このように、ゲート電極８６ＡにはトランジスタＱＡのトレンチゲートのみが接続され、ゲート電極８６ＢにはトランジスタＱＢのトレンチゲートのみが接続されることにより、トランジスタＱＡ及びＱＢが独立した動作が得られる。
図３に示すように、第１孤立島領域７１’は、３つの異なる長方形形状の第１孤立島領域７１Ａ、７１Ｂ及び７１Ｃを独立して形成する代わりに、これらの３つの領域を合体させたような形状を有している。同様に、第２孤立島領域７２’は、２つの第１孤立島領域７２Ａ及び７２Ｂを独立して形成する代わりに、これらを合体させたような形状を有している。これらの領域の近傍にゲート電極８６Ａ及び８６Ｂが配置されているため、このような形状とされているものである。
領域７１Ｂと７２Ａは、互いにＸ軸方向に延びる辺を隣接辺としてＹ軸方向に配列されている。また、領域７１Ｃ及び７２Ｂは、領域８６Ｃ及び８６Ｄの間に挟まれるようにＹ軸方向に配列されている。領域７１Ｃは、領域８６ＣとＸ軸方向に延びる辺を隣接辺として配列され、領域７１Ｄは、領域８６ＤとＸ軸方向に延びる辺を隣接辺として配列されている。
ここで、図３に示す通り、第１孤立島領域７１Ａ、７１Ｂ、及び７１Ｃ並びに第２孤立島領域７２Ａ及び７２Ｂを、ゲート電極８６Ａ及び８６Ｂの近傍の狭い領域に、それぞれ独立して形成した場合を考える。第１孤立島領域領域７１Ｂと第２孤立島領域７２Ａは、通常の孤立島領域７１及び７２と異なり、Ｘ軸方向の辺を隣接辺として配列されている。第１孤立島領域領域７１Ｃと第２孤立島領域７２Ｂも同様に、Ｘ軸方向の辺を隣接辺として配列されている。
このように隣接辺の方向が異なっている結果、第１孤立島領域７１Ａ、７１Ｂ及び７１Ｃは、Ｙ軸方向に延びる辺を隣接辺として互いに隣接することとなる。これらの領域７１Ａ、７１Ｂ及び７１Ｃは、いずれもトランジスタＱＡを形成するための領域である。従って、図３に示すように、領域７１Ａ、７１Ｂ及び７１Ｃを独立に形成するよりも、３つを合体させて１つの領域７１’とし、この領域７１’に一体的にトランジスタＱＡを形成した方が、トランジスタＱＡの面積を大きくできる。同様の観点から、第２孤立島領域７２Ａと７２Ｂも、合体させて１つの領域７２’とし、この領域７２’に一体的にトランジスタＱＢを形成した方が、トランジスタＱＢの面積を大きくできる。このような理由から、本実施の形態の領域７１’と７２’は、上述したような形状とされているものである。
なお、ゲートポリシリコン配線８８Ａ及び８８Ｂは、図６のＧ−Ｇ’断面図に示すように、層間絶縁膜６０、パシベーション膜６１及び酸化膜８９により互いに電気的に絶縁され、また、ソース電極７７Ａ及び７７Ｂと電気的に絶縁されている。
各孤立島領域７１及び７１’内のゲートポリシリコン配線８８Ａ及び８８Ｂにより囲まれた領域に、トランジスタＱＡ及びＱＢを構成するトレンチゲート１３やＮ＋ 型ソース拡散層１７等が形成されている。トレンチゲート１３は、図４〜図６から明らかなように、第１孤立島領域内においてメッシュ状に形成されている。ただし、本発明はこれに限定されるものではなく、一方向にのみストライプ状にトレンチゲート１３が形成される構造とすることも可能である。
このように、本実施の形態では、２つのトランジスタＱＡ及びＱＢが、複数の孤立島領域７１、７１´、７２及び７２´に分割して形成されている。このため、両トランジスタがそれぞれ単一の領域に形成される第１及び第２の従来例に比べ、両トランジスタＱＡ及びＱＢ間の対向面の面積が大きくなる。従って、図６に示すように、両トランジスタＱＡ及びＱＢが半導体基板１１によりドレイン領域を共有し、半導体基板１１を形成するシリコンの抵抗率が高くても、対向面の面積が第２の従来例のものよりも大きくなるので、パワーＭＯＳトランジスタモジュール全体のオン抵抗を低くすることができる。また、各領域７１、７１’、７２、７２’にソース領域が孤立的に配置されることにより、電極８１が外れた場合でも、不良となるソース領域を容易に検知することができる。
以上、発明の実施の形態について説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な改変、追加及び置換等が可能である。例えば、上記実施の形態では、第１孤立島領域７１と第２孤立島領域７２とを長方形形状とし、両者の境界線は直線としていたが、これに限らず、例えば、図７に示すように、第１孤立島領域７１と第２孤立島領域７２との境界線を波線形状とすることもできる。このようにすると、２つのトランジスタＱＡ及びＱＢの対向面の面積を更に大きくすることができ、オン抵抗を更に低減することができる。また、図８及び９に示すように、境界線の形状を凹凸曲線としたり、或いは円弧曲線としたりすることにより、両トランジスタＱＡ及びＱＢの対向面の面積を大きくすることができる。また、孤立島領域の形状も、長方形に限らず、楕円形、多角形等とすることもできる。また、半導体基板１０の裏面に、基板とはならない程度の薄い金属膜を形成することにより、共通ドレイン領域の抵抗値をより低いものとすることも可能である。
以上の実施の形態は、例えば次のように要約され得る。
（１）半導体基板の一方の面側に形成された第１主電極領域と、前記半導体基板の他方の面側に形成された第２主電極領域と、前記第１主電極領域と前記第２主電極領域との間の電流を制御するゲート電極とを有する第１トランジスタ及び第２トランジスタを同一の半導体基板上に形成し、前記第２主電極領域を前記第１トランジスタ及び前記第２トランジスタの間で共有されるように構成され、前記第１トランジスタの前記第１主電極領域は、前記半導体基板の一方の面側に複数の第１孤立島領域に分割して形成され、前記第２トランジスタの前記第１主電極領域は、前記半導体基板の一方の面側に前記複数の第１孤立島領域の少なくとも一部と隣接して配列される複数の第２孤立島領域に分割して形成され、前記第1孤立島領域同士が互いに隣接する部分では、その隣接する第１孤立島領域を統合させて統合第１孤立島領域とし、この統合第１孤立島領域に一体的に前記第１トランジスタの前記第１主電極領域を形成し、前記第２孤立島領域同士が互いに隣接する部分では、その隣接する第２孤立島領域を統合させて統合第２孤立島領域とし、この統合第２孤立島領域に一体的に前記第２主電極領域を形成し、前記第１孤立島領域及び前記第２孤立島領域は、第１の方向へ延びる輪郭を隣接部として交互に配列される第１群と、前記第１の方向とは別の第２の方向に延びる輪郭を隣接部として配列される第２群とに少なくとも分類され、隣接する前記第１群の第１孤立島領域と前記第２群の第１孤立島領域とが統合されて前記統合第１孤立島領域とされ、隣接する前記第１群の第２孤立島領域と前記第２群の第２孤立島領域とが統合されて前記統合第２孤立島領域とされていることを特徴とする。
（２）前記第１トランジスタの前記ゲート電極は、外部配線と接続される第１の接続領域を有し、前記第２トランジスタの前記ゲート電極は、外部配線と接続される第２の接続領域を有し、前記第２群の第２孤立島領域は、前記第１の接続領域及び前記第２の接続領域と前記第１の方向に並んで配置される部分を有することを特徴とする（１）記載の半導体装置。
（３）前記第２群の第２孤立島領域は、前記第１の接続領域と前記第２接続領域に挟まれて配置されていることを特徴とする（２）記載の半導体装置。
（４）前記第１孤立島領域と前記第２孤立島領域との間の境界線の形状は直線である（１）記載の半導体装置。
（５）前記第１孤立島領域と前記第２孤立島領域との間の境界線の形状は凹凸曲線形状である（１）記載の半導体装置。
（６）前記第１孤立島領域と前記第２孤立島領域との間の境界線の形状は波線形状である（１）記載の半導体装置。
（７）半導体基板の一方の面側に形成された第１主電極領域と、前記半導体基板の他方の面側に形成された第２主電極領域と、前記半導体基板の一方の面側に形成され、前記第１主電極領域と前記第２主電極領域との間の電流を制御するゲート電極と、を有する第１トランジスタ及び第２トランジスタを同一の半導体基板上に形成し、前記第２主電極領域を前記第１トランジスタ及び前記第２トランジスタの間で共有されるように構成され、前記第１トランジスタの前記第１主電極領域は、前記半導体基板の一方の面側に複数の第１孤立島領域に分割して形成され、前記複数の第１孤立島領域はそれぞれの上面に形成された複数の第１電極層を介して第１電極配線に共通接続され、前記第２トランジスタの前記第１主電極領域は、前記半導体基板の一方の面側に前記複数の第１孤立島領域と隣接した複数の第２孤立島領域に分割して形成され、前記複数の第２孤立島領域はそれぞれの上面に形成された複数の第２電極層を介して第２電極配線に共通接続され、
前記第１トランジスタの前記ゲート電極は、第１の外部ゲート配線と接続される第１の接続領域を有し、前記第２トランジスタの前記ゲート電極は、前記第１の接続領域と第１の方向に並んで配置され、第２の外部ゲート配線と接続される第２の接続領域を有し、前記複数の第１孤立島領域と前記複数の第２孤立島領域とは前記第１の方向と交差する第２の方向に並ぶとともに、前記複数の第１孤立島領域のうち前記第１の接続領域に隣接した所定の第１孤立島領域は前記第１の接続領域と前記第１の方向に並ぶ第１の部分を有し、前記複数の第２孤立島領域のうち前記第２の接続領域に隣接した所定の第２孤立島領域は前記第２接続領域と前記第１の方向に並ぶ第２の部分を有することを特徴とする半導体装置。
（８）前記所定の第１孤立島領域は、前記所定の第２孤立島領域のうち前記第２の部分以外の部分と、第１の方向に並ぶ第３の部分を有することを特徴とする（７）記載の半導体装置。
（９）前記第１の部分及び前記第２の部分は、前記第１の接続領域と前記第２接続領域に挟まれて配置されていることを特徴とする（８）記載の半導体装置。
（１０）前記第１電極配線および前記第２電極配線は、板状電極であることを特徴とする（８）記載の半導体装置。
（１１）前記第１電極配線および前記第２電極配線は、前記複数の第１主電極と前記複数の第２主電極とが並ぶ方向を長手方向とする板状電極であることを特徴とする（８）記載の半導体装置。
（１２）前記第１の外部ゲート配線および前記第２の外部ゲート配線は、板状電極であることを特徴とする（１１）記載の半導体装置。
（１３）前記第１の外部ゲート配線および前記第２の外部ゲート配線は、前記複数の第１主電極と前記複数の第２主電極とが並ぶ方向を長手方向とする板状電極であることを特徴とする（１１）記載の半導体装置。
（１４）前記第１の外部ゲート配線および前記第２の外部ゲート配線は、前記第１電極配線および前記第２電極配線と反対方向に引き出されていることを特徴とする（１３）記載の半導体装置。
（１５）前記第１孤立島領域と前記第２孤立島領域との間の境界線の形状は直線である（７）記載の半導体装置。
（１６）前記第１孤立島領域と前記第２孤立島領域との間の境界線の形状は凹凸曲線形状である（７）記載の半導体装置。
（１７）前記第１孤立島領域と前記第２孤立島領域との間の境界線の形状は波線形状である（７）記載の半導体装置。
（１８）前記複数の第１電極層と前記複数の第２電極層とは第２の方向に交互に配置されていることを特徴とする（７）記載の半導体装置。
（１９）前記第１電極層は、バンプを介して前記第１電極配線と接続され、
前記第２電極層は、バンプを介して前記第２電極配線と接続される
ことを特徴とする（７）記載の半導体装置。
（２０）前記第１電極層は、ボンディングを介して前記第１電極配線と接続され、
前記第２電極層は、ボンディングを介して前記第２電極配線と接続される
ことを特徴とする請求項７記載の半導体装置。
本発明の実施の形態に係るパワーＭＯＳトランジスタモジュールの平面図を示す。 本発明の実施の形態に係るパワーＭＯＳトランジスタモジュールのゲートポリシリコン配線（８８Ａ、８８Ｂ）の平面図を示す。 ２つのトランジスタＱＡ、ＱＢが形成される領域についての説明図である。 図１のＥ−Ｅ’断面図を示す。 図１のＦ−Ｆ’断面図を示す。 図１のＧ−Ｇ’断面図を示す。 本実施の形態の変形例を示す。 本実施の形態の変形例を示す。 本実施の形態の変形例を示す。 ２次電池の保護回路１００の構成の概要を示す。 第１の従来例に係るパワーＭＯＳトランジスタモジュールの平面図を示す。 図１１のＡ−Ａ’断面図を示す。 図１１のＢ−Ｂ’断面図を示す。 第２の従来例に係るパワーＭＯＳトランジスタモジュールの平面図を示す。 図１４のＣ−Ｃ’断面図を示す。 図１４のＤ−Ｄ’断面図を示す。
符号の説明
１００・・・保護回路、 ２００・・・２次電池、 ３００・・・制御ＩＣ、 ＱＡ，ＱＢ・・・トランジスタ、 １０・・・ｎ＋型半導体基板、 １１・・・ｎ−型エピタキシャル層、 １２・・・ｐ型ベース層、 １３・・・ゲートトレンチ、 １４・・・ゲート絶縁膜、 １５・・・ゲート電極、 １６・・・層間絶縁膜、 １７・・・Ｎ＋型ソース拡散層、 １８・・・Ｐ＋型拡散層、 ５０・・・金属基板（ドレインフレーム）、 ５３・・・ゲート電極配線、 ５４・・・ソース電極配線、 ５６Ａ、５６Ｂ・・・ゲート電極、 ５７Ａ、５７Ｂ・・・ソース電極、 ５８・・・ゲートポリシリコン配線、 ＢＬ・・・引き出し配線、 ５９・・・シリコン酸化膜、 ６０・・・層間絶縁膜、 ６１・・・パシベーション膜、 ６２・・・Ｎ＋型層、 ７１・・・第１孤立島領域、 ７２・・・第２孤立島領域、 ７７Ａ、７７Ｂ・・・ソース電極、 ７８Ａ及び７８Ｂ・・・ゲートポリシリコン配線、 ８０Ａ、８０Ｂ・・・配線電極、 ８１、８３、８４・・・半田バンプ、 ８６Ａ、８６Ｂ・・・ゲート電極、 ８８Ａ、８８Ｂ・・・ゲートポリシリコン配線、 ８９・・・シリコン酸化膜。

Claims (6)

  1. 半導体基板の一方の面側に形成された第１主電極領域と、前記半導体基板の他方の面側に形成された第２主電極領域と、前記第１主電極領域と前記第２主電極領域との間の電流を制御するゲート電極とを有する第１トランジスタ及び第２トランジスタを同一の半導体基板上に形成し、前記第２主電極領域を前記第１トランジスタ及び前記第２トランジスタの間で共有されるように構成され、
    前記第１トランジスタの前記第１主電極領域は、前記半導体基板の一方の面側に複数の第１孤立島領域に分割して形成され、
    前記第２トランジスタの前記第１主電極領域は、前記半導体基板の一方の面側に前記複数の第１孤立島領域の少なくとも一部と隣接して配列される複数の第２孤立島領域に分割して形成され、
    前記第1孤立島領域同士が互いに隣接する部分では、その隣接する第１孤立島領域を統合させて統合第１孤立島領域とし、この統合第１孤立島領域に一体的に前記第１トランジスタの前記第１主電極領域を形成し、
    前記第２孤立島領域同士が互いに隣接する部分では、その隣接する第２孤立島領域を統合させて統合第２孤立島領域とし、この統合第２孤立島領域に一体的に前記第２主電極領域を形成し、
    前記第１孤立島領域及び前記第２孤立島領域は、第１の方向へ延びる輪郭を隣接部として交互に配列される第１群と、前記第１の方向とは別の第２の方向に延びる輪郭を隣接部として配列される第２群とに少なくとも分類され、
    隣接する前記第１群の第１孤立島領域と前記第２群の第１孤立島領域とが統合されて前記統合第１孤立島領域とされ、
    隣接する前記第１群の第２孤立島領域と前記第２群の第２孤立島領域とが統合されて前記統合第２孤立島領域とされている
    ことを特徴とする半導体装置。
  2. 半導体基板の一方の面側に形成された第１主電極領域と、前記半導体基板の他方の面側に形成された第２主電極領域と、前記半導体基板の一方の面側に形成され、前記第１主電極領域と前記第２主電極領域との間の電流を制御するゲート電極と、を有する第１トランジスタ及び第２トランジスタを同一の半導体基板上に形成し、前記第２主電極領域を前記第１トランジスタ及び前記第２トランジスタの間で共有されるように構成され、
    前記第１トランジスタの前記第１主電極領域は、前記半導体基板の一方の面側に複数の第１孤立島領域に分割して形成され、前記複数の第１孤立島領域はそれぞれの上面に形成された複数の第１電極層を介して第１電極配線に共通接続され、
    前記第２トランジスタの前記第１主電極領域は、前記半導体基板の一方の面側に前記複数の第１孤立島領域と隣接した複数の第２孤立島領域に分割して形成され、前記複数の第２孤立島領域はそれぞれの上面に形成された複数の第２電極層を介して第２電極配線に共通接続され、
    前記第１トランジスタの前記ゲート電極は、第１の外部ゲート配線と接続される第１の接続領域を有し、
    前記第２トランジスタの前記ゲート電極は、前記第１の接続領域と第１の方向に並んで配置され、第２の外部ゲート配線と接続される第２の接続領域を有し、
    前記複数の第１孤立島領域と前記複数の第２孤立島領域とは前記第１の方向と交差する第２の方向に並ぶとともに、前記複数の第１孤立島領域のうち前記第１の接続領域に隣接した所定の第１孤立島領域は前記第１の接続領域と前記第１の方向に並ぶ第１の部分を有し、前記複数の第２孤立島領域のうち前記第２の接続領域に隣接した所定の第２孤立島領域は前記第２接続領域と前記第１の方向に並ぶ第２の部分を有する
    ことを特徴とする半導体装置。
  3. 前記所定の第１孤立島領域は、前記所定の第２孤立島領域のうち前記第２の部分以外の部分と、第１の方向に並ぶ第３の部分を有することを特徴とする請求項２記載の半導体装置。
  4. 前記第１の部分及び前記第２の部分は、前記第１の接続領域と前記第２接続領域に挟まれて配置されていることを特徴とする請求項３記載の半導体装置。
  5. 前記第１電極配線および前記第２電極配線は、前記複数の第１主電極と前記複数の第２主電極とが並ぶ方向を長手方向とする板状電極であることを特徴とする請求項３記載の半導体装置。
  6. 前記複数の第１電極層と前記複数の第２電極層とは第２の方向に交互に配置されていることを特徴とする請求項２記載の半導体装置。
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