JP7442750B1 - 半導体装置 - Google Patents

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Abstract

半導体装置（１）は、平面視において矩形状の半導体層（４０）と、半導体層（４０）の第１の領域（Ａ１）に形成された第１の縦型ＭＯＳトランジスタ（１０）と、平面視において、第１の領域（Ａ１）に隣接した第２の領域（Ａ２）に形成された第２の縦型ＭＯＳトランジスタ（２０）とを備え、平面視において、第１の領域（Ａ１）と第２の領域（Ａ２）とは半導体層（４０）を面積で二等分する一方と他方とであり、第１の領域（Ａ１）に備わる第１のゲート電極（１９）と第１のゲート配線（１１４）とがなす形状と、第２の領域（Ａ２）に備わる第２のゲート電極（２９）と第２のゲート配線（１２４）とがなす形状とは、第１の領域（Ａ１）と第２の領域（Ａ２）との境界線を対称の軸とする線対称の関係になく、かつ、半導体層（４０）の中心を対称の中心とする点対称の関係にない。

Description

本開示は、半導体装置に関し、特には、チップサイズパッケージ型の半導体装置に関する。
リチウムイオン電池を過充電または／および過放電から保護する目的で、１チップで双方向の導通を制御できるデュアル構成の縦型ＭＯＳトランジスタが使用されている。特許文献１および特許文献２には、デュアル構成の縦型ＭＯＳトランジスタの構造が開示されており、１チップに備わる２つの縦型ＭＯＳトランジスタのそれぞれが、平面視で、線対称または点対称の配置となる構造が示されている。
特開２００２－３６８２１７号公報 特開２００２－３６８２１９号公報
リチウムイオン電池を過充電または／および過放電から保護する目的で使用される、双方向導通を制御できるデュアル構成の縦型ＭＯＳトランジスタにおいては、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）耐性を維持しながらスイッチング応答性を高めることが求められる場合がある。
上記の課題を解決するために、本開示に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、半導体基板と、前記半導体基板上に形成された半導体層と、前記半導体層の第１の領域に形成された、複数の第１のゲートトレンチを有する第１の縦型ＭＯＳトランジスタと、前記半導体層の平面視において、前記第１の領域に隣接した第２の領域に形成された、複数の第２のゲートトレンチを有する第２の縦型ＭＯＳトランジスタと、前記半導体基板の裏面に接触して形成された金属層と、を備え、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域であり、前記平面視において、前記半導体層は矩形状であり、前記半導体層の長辺の長さが前記第１の領域の外周を成す辺のうち最長の辺の長さと一致するように、前記第１の領域と前記第２の領域とは前記半導体層を面積で二等分する一方と他方とであり、前記第１の領域には前記第１の縦型ＭＯＳトランジスタの導通を制御する第１のゲート電極と、前記第１のゲート電極と接続された第１のゲート配線とが備わり、前記第２の領域には前記第２の縦型ＭＯＳトランジスタの導通を制御する第２のゲート電極と、前記第２のゲート電極と接続された第２のゲート配線とが備わり、前記平面視において、前記第１のゲート電極と前記第１のゲート配線とが成す形状と、前記第２のゲート電極と前記第２のゲート配線とが成す形状とは、前記第１の領域と前記第２の領域との境界線を対称の軸とする線対称の関係になく、前記平面視において、前記第１のゲート電極と前記第１のゲート配線とが成す形状と、前記第２のゲート電極と前記第２のゲート配線とが成す形状とは、前記半導体層の中心を対称の中心とする点対称の関係にない半導体装置であることを特徴とする。
上記の構成によれば、双方向の導通を制御できるデュアル構成の縦型ＭＯＳトランジスタにおいて、一方の縦型ＭＯＳトランジスタにおいてスイッチング応答性を高め、他方の縦型ＭＯＳトランジスタにおいてＥＳＤ耐性を高めつつ、表面側（パッド面側）から第１の縦型ＭＯＳトランジスタと第２の縦型ＭＯＳトランジスタとを比較的容易に区別することができる。
また本開示に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、半導体基板と、前記半導体基板上に形成された半導体層と、前記半導体層の第１の領域に形成された、複数の第１のゲートトレンチを有する第１の縦型ＭＯＳトランジスタと、前記半導体層の平面視において、前記第１の領域に隣接した第２の領域に形成された、複数の第２のゲートトレンチを有する第２の縦型ＭＯＳトランジスタと、前記半導体基板の裏面に接触して形成された金属層と、を備え、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域であり、前記平面視において、前記第１の領域と前記第２の領域とは前記半導体層を面積で二等分する一方と他方とであって、前記平面視において、前記第１の領域は、前記第１の縦型ＭＯＳトランジスタの導通チャネルが形成される第１の活性領域と、前記第１の活性領域に隣接し、前記第１の活性領域をとり囲む第１の周辺領域とから成り、前記平面視において、前記第２の領域は、前記第２の縦型ＭＯＳトランジスタの導通チャネルが形成される第２の活性領域と、前記第２の活性領域に隣接し、前記第２の活性領域をとり囲む第２の周辺領域とから成り、前記平面視において、前記第１の活性領域に備わる第１の構造体の形状は、前記第１の構造体が前記第１の縦型ＭＯＳトランジスタにおいて有する機能と同じ機能を前記第２の縦型ＭＯＳトランジスタにおいて有する第２の構造体であって、前記第２の活性領域に備わる前記第２の構造体の形状と比べて、前記第１の領域と前記第２の領域との境界線を対称の軸とする線対称の関係になく、かつ前記半導体層の中心を対称の中心とする点対称の関係にない個所を有し、前記平面視において、前記第１の構造体の形状が有する前記個所は、前記第１の構造体にあって前記第２の活性領域に面する側と逆の位置に備わる半導体装置であることを特徴とする。
上記の構成によれば、双方向の導通を制御できるデュアル構成の縦型ＭＯＳトランジスタにおいて、双方向の導通について生じる偏りを抑制しつつ、表面側（パッド面側）から第１の縦型ＭＯＳトランジスタと第２の縦型ＭＯＳトランジスタとを比較的容易に区別することができる。
本開示によれば、双方向の導通を制御できるデュアル構成の縦型ＭＯＳとランジスタにおいて、表面側（パッド面側）から第１の縦型ＭＯＳとランジスタと第２の縦がＭＯＳトランジスタとを比較的容易に区別することができる。
図１は、実施形態１に係る半導体装置の構造の一例を示す断面模式図である。 図２Ａは、実施形態１の典型例に係る半導体装置の構造の一例を示す平面模式図である。 図２Ｂは、実施形態１に係る半導体装置に流れる主電流を示す断面模式図である。 図３Ａは、実施形態１の典型例に係る半導体装置の構造の一例を示す平面模式図である。 図３Ｂは、実施形態１の典型例に係る半導体装置の構造の一例を示す平面模式図である。 図４Ａは、実施形態１に係る第１のトランジスタの略単位構成の平面模式図である。 図４Ｂは、実施形態１に係る第１のトランジスタの略単位構成の斜視模式図である。 図５Ａは、実施形態１の変形例１に係る半導体装置の構造の一例を示す平面模式図である。 図５Ｂは、実施形態１の変形例１に係る半導体装置の構造の一例を示す平面模式図である。 図６は、実施形態１の変形例２に係る半導体装置の構造の一例を示す平面模式図である。 図７Ａは、実施形態１の変形例３に係る半導体装置の構造の一例を示す平面模式図である。 図７Ｂは、実施形態１の変形例３に係る半導体装置の構造の一例を示す平面模式図である。 図８は、実施形態２に係る半導体装置の構造の一例を示す平面模式図である。 図９Ａは、実施形態３に係る半導体装置の構造の一例を示す平面模式図である。 図９Ｂは、実施形態３に係る半導体装置の構造の一例を示す平面模式図である。 図９Ｃは、実施形態３に係る半導体装置の構造の一例を示す平面模式図である。 図９Ｄは、実施形態３に係る比較例の半導体装置の構造を示す平面模式図である。 図９Ｅは、実施形態３に係る半導体装置の構造の一例を示す平面模式図である。 図９Ｆは、実施形態３に係る半導体装置の構造の一例を示す平面模式図である。 図９Ｇは、実施形態３に係る半導体装置の構造の一例を示す平面模式図である。 図９Ｈは、実施形態３に係る半導体装置の構造の一例を示す平面模式図である。
以下、本開示の一態様に係る半導体装置の具体例について、図面を参照しながら説明する。ここで示す実施形態は、いずれも本開示の一具体例を示すものである。従って、以下の実施形態で示される数値、形状、構成要素、構成要素の配置および接続形態は一例であって本開示を限定する趣旨ではない。また、各図は模式図であり、必ずしも厳密に図示されたものではない。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。
（実施形態１）
［１．半導体装置の構造］
図１は半導体装置の構造の一例を示す断面図である。図２Ａはその典型例としての平面図であり、半導体装置は矩形状であることを除いては、その大きさや形状は一例である。またパッドの大きさや形状および配置も一例である。図２Ｂは、半導体装置に流れる主電流を模式的に示す断面図である。図１および図２Ｂは、図２ＡのＩ－Ｉに沿って切断したときの切断面である。ところで、本開示においては、長方形という用語には正方形は含まれないと定義する。長方形であっても正方形であってもよい場合には、矩形という用語を用いで区別するものとする。
図１および図２Ａに示すように、半導体装置１は、半導体基板３２と、金属層３０と、半導体基板３２上に形成された低濃度不純物層３３内の第１の領域Ａ１に形成された第１の縦型ＭＯＳトランジスタ１０（以下、「トランジスタ１０」とも称する。）と、低濃度不純物層３３内の第２の領域Ａ２に形成された第２の縦型ＭＯＳトランジスタ２０（以下、「トランジスタ２０」とも称する。）と、を有する。
ここで、図２Ａに示すように、第１の領域Ａ１と第２の領域Ａ２とは、半導体層４０の平面視において互いに隣接し、面積で半導体層４０を二等分する一方と他方である。図２Ａでは第１の領域Ａ１と第２の領域Ａ２の仮想的な境界線９０を点線で示している（分かりやすさのために、境界線９０を示す点線は半導体層４０の外部まで延長して示している）。本実施形態１においては、平面視で、境界線９０は半導体層４０の長辺に平行する方向に一直線状である。尚、図２Ａおよび後述する図５Ａにおいて、第１の領域Ａ１と第２の領域Ａ２を示す破線は分かりやすさのため半導体層４０および境界線９０とは厳密に一致させず、若干の余白を置いて内側に示しているが、実質的に第１の領域Ａ１の外周と第２の領域Ａ２の外周は半導体層４０の外周および境界線９０と一致するものである。
本開示では半導体基板３２と低濃度不純物層３３とを合わせて半導体層４０とよぶ。半導体基板３２は、半導体層４０の裏面側に配置され、第１導電型の不純物を含む第１導電型のシリコンからなる。低濃度不純物層３３は、半導体層４０の表面側に配置され、半導体基板３２に接触して形成され、半導体基板３２の第１導電型の不純物の濃度より低い濃度の第１導電型の不純物を含んで、第１導電型である。
低濃度不純物層３３は、例えば、エピタキシャル成長により半導体基板３２上に形成されてもよい。なお、低濃度不純物層３３はトランジスタ１０およびトランジスタ２０に共通するドリフト層でもあり、本明細書中ではドリフト層とよぶこともある。
金属層３０は、半導体層４０（半導体基板３２）の裏面側に接触して形成され、銀（Ａｇ）もしくは銅（Ｃｕ）からなる。なお、金属層３０には、金属材料の製造工程において不純物として混入する金属以外の元素が微量に含まれていてもよい。また、金属層３０は半導体層４０（半導体基板３２）の裏面側の全面に形成されていてもいなくてもどちらでもよい。
図１および図２Ａに示すように、低濃度不純物層３３の第１の領域Ａ１には、第１導電型と異なる第２導電型の不純物を含む第１のボディ領域１８が形成されている。第１のボディ領域１８には、第１導電型の不純物を含む第１のソース領域１４、第１のゲート導体１５、および第１のゲート絶縁膜１６が形成されている。第１のゲート絶縁膜１６は、半導体層４０の上面から第１のソース領域１４および第１のボディ領域１８を貫通して低濃度不純物層３３の一部までの深さに形成された複数の第１のゲートトレンチ１７の内部に形成され、第１のゲート導体１５は第１のゲートトレンチ１７の内部で、第１のゲート絶縁膜１６上に形成されている。
第１のソース電極１１は部分１２と部分１３とからなり、部分１２は、部分１３を介して第１のソース領域１４および第１のボディ領域１８に接続されている。第１のゲート導体１５は半導体層４０の内部に埋め込まれた、埋め込みゲート電極であり、第１のゲートパッド１１９に電気的に接続される。
第１のソース電極１１の部分１２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分１２の表面には、金などのめっきが施されてもよい。
第１のソース電極１１の部分１３は、部分１２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
低濃度不純物層３３の第２の領域Ａ２には、第２導電型の不純物を含む第２のボディ領域２８が形成されている。第２のボディ領域２８には、第１導電型の不純物を含む第２のソース領域２４、第２のゲート導体２５、および第２のゲート絶縁膜２６が形成されている。第２のゲート絶縁膜２６は、半導体層４０の上面から第２のソース領域２４および第２のボディ領域２８を貫通して低濃度不純物層３３の一部までの深さに形成された複数の第２のゲートトレンチ２７の内部に形成され、第２のゲート導体２５は第２のゲートトレンチ２７の内部で、第２のゲート絶縁膜２６上に形成されている。
第２のソース電極２１は部分２２と部分２３とからなり、部分２２は、部分２３を介して第２のソース領域２４および第２のボディ領域２８に接続されている。第２のゲート導体２５は半導体層４０の内部に埋め込まれた、埋め込みゲート電極であり、第２のゲートパッド１２９に電気的に接続される。
第２のソース電極２１の部分２２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分２２の表面には、金などのめっきが施されてもよい。
第２のソース電極２１の部分２３は、部分２２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
トランジスタ１０およびトランジスタ２０の上記構成により、半導体基板３２は、トランジスタ１０の第１のドレイン領域およびトランジスタ２０の第２のドレイン領域が共通化された、共通ドレイン領域として機能する。低濃度不純物層３３の、半導体基板３２に接する側の一部も、共通ドレイン領域として機能する場合がある。また金属層３０はトランジスタ１０のドレイン電極およびトランジスタ２０のドレイン電極が共通化された、共通ドレイン電極として機能する。
図１に示すように、第１のボディ領域１８は、開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通して、第１のソース領域１４に接続される第１のソース電極１１の部分１３が設けられている。層間絶縁層３４および第１のソース電極の部分１３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通して第１のソース電極の部分１３に接続される部分１２が設けられている。
第２のボディ領域２８は、開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通して、第２のソース領域２４に接続される第２のソース電極２１の部分２３が設けられている。層間絶縁層３４および第２のソース電極の部分２３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通して第２のソース電極の部分２３に接続される部分２２が設けられている。
したがって複数の第１のソースパッド１１１および複数の第２のソースパッド１２１は、それぞれ第１のソース電極１１および第２のソース電極２１が半導体装置１の表面に部分的に露出した領域、いわゆる端子の部分を指す。同様に、１以上の第１のゲートパッド１１９および１以上の第２のゲートパッド１２９は、それぞれ第１のゲート電極１９（図１、図２Ａ、図２Ｂには図示せず。）および第２のゲート電極２９（図１、図２Ａ、図２Ｂには図示せず。）が半導体装置１の表面に部分的に露出した領域、いわゆる端子の部分を指す。
半導体装置１において、例えば、第１導電型をＮ型、第２導電型をＰ型として、第１のソース領域１４、第２のソース領域２４、半導体基板３２、および、低濃度不純物層３３はＮ型半導体であり、かつ、第１のボディ領域１８および第２のボディ領域２８はＰ型半導体であってもよい。
また、半導体装置１において、例えば、第１導電型をＰ型、第２導電型をＮ型として、第１のソース領域１４、第２のソース領域２４、半導体基板３２、および、低濃度不純物層３３はＰ型半導体であり、かつ、第１のボディ領域１８および第２のボディ領域２８はＮ型半導体であってもよい。
図３Ａは、半導体装置１の構成要素のうち、第１のボディ領域１８と第２のボディ領域２８と、第１の活性領域１１２と第２の活性領域１２２の、半導体層４０（低濃度不純物層３３）の平面視における形状の典型例を示す平面図である。図３Ａと後述する図３Ｂ、図５Ｂ、図６、図７Ｂでは、実際には視認することができない、半導体層４０の上面の構造をわかりやすく図示できるように、パッシベーション層３５、第１のソース電極１１および第２のソース電極２１、層間絶縁層３４があたかも透明であるように省略して示している。また第１のソース領域１４と第２のソース領域２４の図示も省略している。
第１の活性領域１１２とは、トランジスタ１０の第１のゲート電極１９（第１のゲート導体１５）にしきい値以上の電圧を印加したときに導通チャネルが形成される部分すべてを内包する最小範囲を指す。導通チャネルが形成される部分とは、複数の第１のゲートトレンチ１７の各々が、第１のソース領域１４と隣接する部分である。半導体層４０の平面視で、第１の活性領域１１２は第１のボディ領域１８に内包される。
第２の活性領域１２２とはトランジスタ２０の第２のゲート電極２９（第２のゲート導体２５）にしきい値以上の電圧を印加したときに導通チャネルが形成される部分すべてを内包する最小範囲を指す。導通チャネルが形成される部分とは、複数の第２のゲートトレンチ２７の各々が、第２のソース領域２４と隣接する部分である。半導体層４０の平面視で、第２の活性領域１２２は第２のボディ領域２８に内包される。
第１の領域Ａ１のうち第１の活性領域１１２の外側にあり、第１の活性領域１１２を取り囲む領域を第１の周辺領域１１３とよび、第２の領域Ａ２のうち第２の活性領域１２２の外側にあり、第２の活性領域１２２を取り囲む領域を第２の周辺領域１２３とよぶ。図３Ｂに示すように、第１の周辺領域１１３には、第１のゲート電極１９と、第１のゲート電極１９と直接に接続し、第１の活性領域１１２を取り囲む第１のゲート配線（第１のゲートランナー）１１４が備わる。第２の周辺領域１２３には、第２のゲート電極２９と、第２のゲート抵抗素子１２５を直列に介して第２のゲート電極２９と接続し、第２の活性領域１２２を取り囲む第２のゲート配線（第２のゲートランナー）１２４が備わる。
尚、図３Ｂに示すように、第１のゲート電極１９と第１のゲート配線（第１のゲートランナー）１１４との間の位置には第１のゲート抵抗素子１１５が設置されていてもよいが、第１のゲート電極１９と第１のゲート配線（第１のゲートランナー）１１４とが、第１のゲート抵抗素子１１５を電気的に介さず、直接接続されていることに留意すべきである。このため第１のゲート配線（第１のゲートランナー）１１４と第２のゲート配線（第２のゲートランナー）１２４は、平面視において対称な形状でなく、対称に配置されてもいない。
ゲート抵抗素子は、ゲート電極に過剰な電圧が印加された際に、トランジスタが破壊されることを防止する、保護機能を期待して設置される。すなわちＥＳＤ耐性を高めるために設置されるものである。本実施形態１のように、第１のゲート抵抗素子１１５は設置されていても、第１のゲート電極１９と第１のゲート配線（第１のゲートランナー）１１４との間に電気的に接続されていなければ、トランジスタ１０において保護機能は果たされない。尚、第１のゲート抵抗素子１１５および第２のゲート抵抗素子１２５は、ドーパントを注入されたポリシリコンであって、第１のゲート導体１５および第２のゲート導体２５と同時に形成されてもよい。
第１のゲート配線（第１のゲートランナー）１１４および第２のゲート配線（第２のゲートランナー）１２４は、ドーパントを注入されたポリシリコンもしくは第１のゲート電極１９および第２のゲート電極２９と同じ金属種で形成され、それぞれ第１のゲート導体１５および第２のゲート導体２５と接続する構造になっている。
第１の周辺領域１１３には、第１のゲート配線（第１のゲートランナー）１１４のさらに外周側に第１のＥＱＲ（ＥＱｕｉ Ｐｏｔｅｎｔｉａｌ Ｒｉｎｇ）１１６が、同様に第２の周辺領域１２３には、第２のゲート配線（第２のゲートランナー）１２４のさらに外周側に第２のＥＱＲ１２６が備わっていてもよい。
第１のＥＱＲ１１６は第１の領域Ａ１の最外周において、第２のＥＱＲ１２６は第２の領域Ａ２の最外周において、それぞれ第１の活性領域１１２、第２の活性領域１２２を取り囲むように設置される。第１のＥＱＲ１１６、第２のＥＱＲ１２６はそれぞれ金属種で形成されるが、第１のゲート電極１９および第２のゲート電極２９、あるいは第１のソース電極１１および第２のソース電極２１と接続されることはなく、ドレイン領域３２と同電位となるように形成される。第１の領域Ａ１と第２の領域Ａ２との境界においては、第１のＥＱＲ１１６と第２のＥＱＲ１２６は共通であってもよい。
第１のＥＱＲ１１６はトランジスタ１０に対して、外部と第１の活性領域１１２との間にリーク電流が流れるのを止める機能を期待して設置される。また第２のＥＱＲ１２６はトランジスタ２０に対して、外部と第２の活性領域１２２との間にリーク電流が流れるのを止める機能を期待して設置される。
図３Ｂには、第１のゲートトレンチ１７（第１のゲート導体１５）と第２のゲートトレンチ２７（第２のゲート導体２５）を模式的に示している。本実施形態１では、第１のゲートトレンチ１７（第１のゲート導体１５）と第２のゲートトレンチ２７（第２のゲート導体２５）とは共に、平面視で半導体装置１の短辺に平行する方向に延在している。
図３Ｂにおいて、第１のゲートトレンチ１７（第１のゲート導体１５）を示す黒線の両端にある丸印は、第１のゲートトレンチ１７（第１のゲート導体１５）が、第１のゲート配線１１４と接続していることを模式的に示している。同様に、第２のゲートトレンチ２７（第２のゲート導体２５）を示す黒線の両端にある丸印は、第２のゲートトレンチ２７（第２のゲート導体２５）が、第２のゲート配線１２４と接続していることを模式的に示している。
簡単のために、図３Ｂおよび後述する図５Ｂ、図６、図７Ｂでは第１のゲートトレンチ１７（第１のゲート導体１５）および第２のゲートトレンチ２７（第２のゲート導体２５）は一部のみを示した。実際には第１のゲートトレンチ１７（第１のゲート導体１５）も第２のゲートトレンチ２７（第２のゲート導体２５）も、それぞれ第１の活性領域１１２および第２の活性領域１２２の内部にわたって繰り返して全面的に形成されている。
［２．デュアル構成の縦型ＭＯＳトランジスタの動作］
以下の説明では、トランジスタ１０とトランジスタ２０とが、第１導電型をＮ型、第２導電型をＰ型とした、いわゆるＮチャネル型トランジスタの場合として、半導体装置１の導通動作について説明する。
図４Ａおよび図４Ｂは、それぞれ、半導体装置１のＸ方向およびＹ方向に繰り返し形成される、トランジスタ１０（またはトランジスタ２０）の略単位構成の、平面図および斜視図である。図４Ａおよび図４Ｂでは、分かりやすさのために半導体基板３２と金属層３０、さらにパッシベーション層３５と第１のソース電極１１（または第２のソース電極２１）、層間絶縁層３４は図示していない。
なおＹ方向とは、半導体層４０の上面と平行し、第１のゲートトレンチ１７が延在する方向である。またＸ方向とは、半導体層４０の上面と平行し、Ｙ方向に直交する方向のことをいう。Ｚ方向とはＸ方向にもＹ方向にも直交し、半導体装置の高さ方向を示す方向のことをいう。本開示ではＹ方向のことを第１の方向、Ｘ方向のことを第２の方向、Ｚ方向のことを第３の方向と表すこともある。
図４Ａおよび図４Ｂに示すように、トランジスタ１０には、第１のボディ領域１８と第１のソース電極１１とを電気的に接続する第１の接続部１８ａが備わる。第１の接続部１８ａは、第１のボディ領域１８のうち、第１のソース領域１４が形成されていない領域であり、第１のボディ領域１８と同じ第２導電型の不純物を含む。第１のソース領域１４と第１の接続部１８ａとは、Ｙ方向に沿って交互に、かつ周期的に繰り返し配置される。トランジスタ２０についても同様である。
半導体装置１において、第１のソース電極１１に高電圧および第２のソース電極２１に低電圧を印加し、第２のソース電極２１を基準として第２のゲート電極２９（第２のゲート導体２５）にしきい値以上の電圧を印加すると、第２のボディ領域２８中の第２のゲート絶縁膜２６の近傍に導通チャネルが形成される。その結果、第１のソース電極１１－第１の接続部１８ａ－第１のボディ領域１８－低濃度不純物層３３－半導体基板３２－金属層３０－半導体基板３２－低濃度不純物層３３－第２のボディ領域２８に形成された導通チャネル－第２のソース領域２４－第２のソース電極２１という経路で主電流が流れて半導体装置１が導通状態となる。なお、この導通経路における、第２のボディ領域２８と低濃度不純物層３３との接触面にはＰＮジャンクションがあり、ボディダイオードとして機能している。また、この主電流は金属層３０を流れるため、金属層３０を厚くすることで、主電流経路の断面積が拡大し、半導体装置１のオン抵抗は低減できる。
同様に、半導体装置１において、第２のソース電極２１に高電圧および第１のソース電極１１に低電圧を印加し、第１のソース電極１１を基準として第１のゲート電極１９（第１のゲート導体１５）にしきい値以上の電圧を印加すると、第１のボディ領域１８中の第１のゲート絶縁膜１６の近傍に導通チャネルが形成される。その結果、第２のソース電極２１－第２の接続部２８ａ－第２のボディ領域２８－低濃度不純物層３３－半導体基板３２－金属層３０－半導体基板３２－低濃度不純物層３３－第１のボディ領域１８に形成された導通チャネル－第１のソース領域１４－第１のソース電極１１という経路で主電流が流れて半導体装置１が導通状態となる。なお、この導通経路における、第１のボディ領域１８と低濃度不純物層３３との接触面にはＰＮジャンクションがあり、ボディダイオードとして機能している。
［３．本実施形態１における半導体装置の効果］
以降の説明では、本実施形態１における半導体装置１が奏する効果について説明する。
図２Ａに示したように、本実施形態１の典型例で示した半導体装置１は平面視において矩形状であり、トランジスタ１０とトランジスタ２０はそれぞれ長方形状である。さらにトランジスタ１０は、平面視で半導体層４０の長辺の長さが第１の領域Ａ１の外周を成す辺のうち最長の辺の長さと一致するように配置されている。同様にトランジスタ２０は、平面視で半導体層４０の長辺の長さが第２の領域Ａ２の外周を成す辺のうち最長の辺の長さと一致するように配置されている。
また図３Ｂに示すように、第１のゲートトレンチ１７（第１のゲート導体１５）と第２のゲートトレンチ２７（第２のゲート導体２５）は、平面視で半導体層４０の短辺と平行する方向に延在する。すなわちトランジスタ１０とトランジスタ２０は共にフィンガー長がなるべく短くなるように形成されており、トランジスタ１０とトランジスタ２０のそれぞれのゲート抵抗を低くすることができる。
さらにトランジスタ１０においては、第１のゲート電極１９と第１のゲート配線１１４が第１のゲート抵抗素子１１５を介さず、直接に接続されているためゲート抵抗をさらに低くすることができる。このためトランジスタ１０のスイッチング応答性を高めることができる構造となっている。
トランジスタ２０においては第２のゲート電極２９と第２のゲート配線１２４が第２のゲート抵抗素子１２５を直列に介して接続しているため、第２のゲート抵抗素子１２５の抵抗率を適切に設定することで、過剰な印加電圧に対してトランジスタ２０が破壊することを防止できる構造となっている。すなわちＥＳＤ耐性を高めることができる構造となっている。
リチウムイオン電池を過充電または／および過放電から保護する目的で使用されるデュアル構成の縦型ＭＯＳトランジスタでは、トランジスタ１０で過充電を制御し、トランジスタ２０で過放電を制御するというように、それぞれのトランジスタが負う役割が異なる。電池保護回路の設計の仕方によっては、デュアル構成の縦型ＭＯＳトランジスタのいずれか一方にだけスイッチング応答性を高めることが求められる場合がある。このとき本実施形態１における半導体装置１でトランジスタ１０を当該用途の方へ用いれば、スイッチング応答性を高める要望に応えることができる。同時に、特にスイッチング応答性を向上する必要がないトランジスタ２０の方では、第２のゲート電極２９と第２のゲート配線１２４との間に第２のゲート抵抗素子１２５を介在させることで、過剰な印加電圧に対してトランジスタ２０が破壊することを防止することができる。
これはデュアル構成の縦型ＭＯＳトランジスタにおける、トランジスタ１０とトランジスタ２０のそれぞれの用途を考慮し、一方のトランジスタ１０と他方のトランジスタ２０とで構造を作り分け、本来トレードオフの関係にあるスイッチング応答性とＥＳＤ耐性を半導体装置１としては両立するものである。構造を作り分けるとは、すなわちトランジスタ１０とトランジスタ２０とで非対称な構造を敢えて形成するということである。
しかしながら本来、双方向の導通を制御することを求められるデュアル構成の縦型ＭＯＳトランジスタでは、一方のトランジスタ１０と他方のトランジスタ２０とでそれぞれの総ゲート幅が変わることは好ましくない。したがってトランジスタ１０とトランジスタ２０とで設ける非対称な構造は、第１の周辺領域１１３および第２の周辺領域１２３においてのみ形成されることが好ましい。また第１の活性領域１１２および第２の活性領域１２２に備わる構造は対称であることが好ましい。
すなわち本開示に係る半導体装置１は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置１であって、半導体基板３２と、半導体基板３２上に形成された低濃度不純物層３３と、半導体基板３２と低濃度不純物層３３とを合わせて半導体層４０と称するとき、半導体層４０の第１の領域Ａ１に形成された、複数の第１のゲートトレンチ１７を有する第１の縦型ＭＯＳトランジスタ１０と、半導体層４０の平面視において、第１の領域Ａ１に隣接した第２の領域Ａ２に形成された、複数の第２のゲートトレンチ２７を有する第２の縦型ＭＯＳトランジスタ２０と、半導体基板３２の裏面に接触して形成された金属層３０と、を備え、半導体基板３２は、第１の縦型ＭＯＳトランジスタ１０および第２の縦型ＭＯＳトランジスタ２０の共通ドレイン領域であり、平面視において、半導体層４０は矩形状であり、半導体層４０の長辺の長さが第１の領域Ａ１の外周を成す辺のうち最長の辺の長さと一致するように、第１の領域Ａ１と第２の領域Ａ２とは半導体層４０を面積で二等分する一方と他方とであり、第１の領域Ａ１には第１の縦型ＭＯＳトランジスタ１０の導通を制御する第１のゲート電極１９と、第１のゲート電極１９と接続された第１のゲート配線１１４とが備わり、第２の領域Ａ２には第２の縦型ＭＯＳトランジスタ２０の導通を制御する第２のゲート電極２９と、第２のゲート電極２９と接続された第２のゲート配線１２４とが備わり、平面視において、第１のゲート電極１９と第１のゲート配線１１４とが成す形状と、第２のゲート電極２９と第２のゲート配線１２４とが成す形状は、第１の領域Ａ１と第２の領域Ａ２との境界線９０を対称の軸とする線対称の関係になく、平面視において、第１のゲート電極１９と第１のゲート配線１１４とが成す形状と、第２のゲート電極２９と第２のゲート配線１２４とが成す形状は、半導体層４０の中心を対称の中心とする点対称の関係にない半導体装置１であることを特徴とする。
トランジスタ１０とトランジスタ２０との境界線９０とは、半導体層４０の平面視において、第１のソース電極１１の部分１３と、第２のソース電極２１の部分２３との間隔の中央位置をたどる仮想線であると捉えてもよいし、当該中央位置に設けられることがあるＥＱＲ（第１のＥＱＲ１１６と第２のＥＱＲ１２６が共通する部分）であると捉えてもよいし、有限の幅となるが当該間隔そのものと捉えてもよい。当該間隔の場合でも、肉眼あるいは低倍率での外観では線として認識することができる。
また半導体層４０の中心とは、平面視で矩形状である半導体層４０の２つの対角線の交点のことをいう。
本実施形態１においては、平面視で、第１のゲート電極１９と第１のゲート配線１１４とで構成される形状と、第２のゲート電極２９と第２のゲート配線１２４とで構成される形状は、一方が直接に接続されているのに、他方は直接に接続されていないために非対称な構造である。非対称であるということは、平面視において、第１の領域Ａ１と第２の領域Ａ２との境界線９０を対称の軸とする線対称の関係になく、かつ、半導体層４０の中心を対称の中心とする点対称の関係にないということである。
本実施形態１の構成には、一方のトランジスタ１０でスイッチング応答性を高めながら他方のトランジスタ２０でＥＳＤ耐性を高めることができることの他に、２つの利点がある。１つは非対称な構造であるのは第１の周辺領域１１３と第２の周辺領域１２３に備わる構造であるため、一方のトランジスタ１０と他方のトランジスタ２０とで総ゲート幅を同じにできることである。あるいは第１の活性領域１１２と第２の活性領域１２２に備わる構造は対称な構造とすることができることである。したがってデュアル構成の縦型ＭＯＳトランジスタの双方向導通において、導通する方向によって偏りが生じることを防ぐことができる。
もう１つの利点は、肉眼かあるいは低倍率の顕微鏡観察で、一方のトランジスタ１０と他方のトランジスタ２０とを区別することができることである。従来のデュアル構成の縦型ＭＯＳトランジスタでは、通例的に一方のトランジスタ１０と他方のトランジスタ２０とが対称な構造を有しており、不具合発生時などの有事において一方のトランジスタ１０と他方のトランジスタ２０とを、表面側（パッド面側）から区別することが困難であった。本開示では一方のトランジスタ１０と他方のトランジスタ２０とを見分ける何らかの違いが生じるため、パッド面側からの区別が容易になる。
図５Ａ、図５Ｂに本実施形態１の変形例１における半導体装置１を示す。図５Ａ、図５Ｂに示す変形例１では、図３Ａ、図３Ｂに示した本実施形態１の典型例と比べて、平面視で第１の領域Ａ１と第２の領域Ａ２の形状が異なる。特徴的なことは第１の領域Ａ１と第２の領域Ａ２との境界線９０が一直線状ではなく、クランクする個所を有する形状であることである。
図５Ａに示すように、本実施形態１の変形例１では第１の領域Ａ１および第２の領域Ａ２が多角形状である。したがってトランジスタ１０の形状とトランジスタ２０の形状も、平面視で多角形状である。しかし変形例１においても、平面視において、半導体層４０は矩形状であり、半導体層４０の長辺の長さが第１の領域Ａ１の外周を成す辺のうち最長の辺の長さと一致するように、第１の領域Ａ１と第２の領域Ａ２が半導体層４０を面積で二等分する一方と他方であることは変わらない。このため変形例１のような構成であっても本開示の効果を奏することができる。
尚、図５ＡのＩ－Ｉに沿って切断したときの切断面は図１と同等である。
本実施形態１の典型例（図３Ａ、図３Ｂ）で示した半導体装置１では、平面視において、第１の領域Ａ１と第２の領域Ａ２は各々長方形状である。また平面視において、複数の第１のゲートトレンチ１７（第１のゲート導体１５）が延在する方向は、半導体層４０の短辺方向と平行であると同時に、第１の領域Ａ１（すなわちトランジスタ１０）の短辺とも平行であるという特徴を有する。したがって少なくともトランジスタ１０では、フィンガー長が可能な限り短縮されており、ゲート抵抗をなるべく低減するために都合がよい。
尚、半導体層４０が正方形状であるときは、半導体層４０に長辺と短辺の区別がないため、どの辺も長辺と捉えて差し支えない。この場合も、図３Ａで示したようにトランジスタ１０とトランジスタ２０との境界線９０が一直線状になるようにしてトランジスタ１０とトランジスタ２０を配置すれば、平面視においてトランジスタ１０とトランジスタ２０は長方形状になるので、本開示の効果を奏することができる。
さらにトランジスタ１０においてゲート抵抗を低減するためには、第１のゲートトレンチ１７（第１のゲート導体１５）は、その両端で第１のゲート配線１１４と接続することが望ましい。したがって平面視において、半導体層４０が長方形状であっても正方形状であっても、第１の領域Ａ１と第２の領域Ａ２は各々長方形状であって、第１の領域Ａ１の外周を成す４辺のうち、境界線９０と重複する辺を第１の辺３０１とし、第１の辺３０１に対向する辺を第２の辺３０２とし、第１の辺３０１および第２の辺３０２に直交し、互いに対向する一方を第３の辺３０３、他方を第４の辺３０４とする（図２Ａ参照）と、第１のゲート配線１１４は少なくとも第１の辺３０１、第２の辺３０２、第３の辺３０３の略全長に沿って連続して設置されており、複数の第１のゲートトレンチ１７（第１のゲート導体１５）は、第１のゲート配線１１４と、第１の辺３０１に沿った部分および第２の辺３０２に沿った部分において接続されるものが最も多くなるように設置されることが望ましい。
尚、第１の領域Ａ１の外周を成すそれぞれの辺の略全長というのは、平面視で、第１のゲート配線１１４が、そのさらに外周に第１のＥＱＲ１１６などの構造体を有する場合、当該構造体を設置するための幅および第１のゲート配線１１４と当該構造体との間に必要な設置余白、および当該構造体と第１の領域Ａ１の外周を成すそれぞれの辺との間に必要な設置余白等を、第１の領域Ａ１の外周を成すそれぞれの辺の長さから差し引いたうえでの、長さのことを指すものである。
図６に本実施形態１の変形例２における半導体装置１を示す。図６に示す変形例２では、図３Ｂに示した本実施形態１の典型例と比べて、平面視で第２のゲートトレンチ２７（第２のゲート導体２５）の延在する方向が異なる。特徴的なことは平面視で複数の第１のゲートトレンチ１７（第１のゲート導体１５）は、第１の領域Ａ１の短辺に平行する方向に延在している一方で、複数の第２のゲートトレンチ２７（第２のゲート導体２５）は第２の領域Ａ２の長辺に平行する方向に延在することである。すなわち本実施形態１の典型例（図３Ｂ）と比べて、トランジスタ２０のフィンガー長はトランジスタ１０のフィンガー長よりも長くなり、トランジスタ２０のゲート抵抗はトランジスタ１０のゲート抵抗に比べて、さらに増大する。
本実施形態１では、トランジスタ１０のスイッチング応答性を高くする一方で、トランジスタ２０ではＥＳＤ耐性を高めることが目的であるため、本実施形態１の変形例２（図６）の構造はこの目的を果たすのにより好適である。尚、変形例２においては、トランジスタ１０とトランジスタ２０とで総ゲート幅を同等にすることができない場合もある。また図６のＩ－Ｉに沿って切断したときの切断面は図１と同等である。
本実施形態１の典型例（図３Ｂ）に示すように、平面視において、第１のゲート配線１１４は、第３の辺３０３に沿った部分において第１のゲート電極１９と接続されることが望ましい。このような構造である場合、第１のゲート電極１９の電位が第１の辺３０１と第２の辺３０２に沿った部分のそれぞれに均等に伝達し、各々の第１のゲート導体１５における、それぞれの両端からの電位の伝達に偏りが生じるのを防ぐことができる。
これに対して図７Ａ、図７Ｂに、本実施形態１の変形例３における半導体装置１を示す。図７Ａ、図７Ｂに示すように、第１のゲート電極１９が第１のゲート配線１１４と接続するのは、第１の辺３０１に沿った部分もしくは第２の辺３０２に沿った部分であってもよい。このような構造である場合、第１のゲート電極１９の電位が、各々の第１のゲート導体１５へ、その両端が接続する第１の辺３０１に沿った部分もしくは第２の辺３０２に沿った部分のいずれかから最も早く伝達され、ゲート抵抗の低減をさらに促進することができる。
尚、図７ＡのＩ－Ｉに沿って切断したときの切断面は図１と同等である。
ここまで説明した、本実施形態１の典型例（図３Ｂ）および変形例１（図５Ｂ）、変形例２（図６）、変形例３（図７Ｂ）で示した半導体装置１では、平面視において、第１のゲート電極１９と第１のゲート配線１１４とは連続しており、第２のゲート電極２９と第２のゲート配線１２４とは連続しておらず、第２のゲート電極２９は第２のゲート配線１２４と、第２のゲート抵抗素子１２５を直列に介して接続されている。このような構造によって一方のトランジスタ１０でスイッチング応答性を高めながら他方のトランジスタ２０でＥＳＤ耐性を高めることができる。
（実施形態２）
以下、実施形態１に係る半導体装置１から、一部が変更されて構成される実施形態２に係る半導体装置１Ａについて説明する。本実施形態２に係る半導体装置１Ａについて、半導体装置１と同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、半導体装置１との相違点を中心に説明する。
平面視における、実施形態２に係る半導体装置１Ａを図８に示す。図８のＩ－Ｉに沿って切断したときの切断面は図１と同等である。尚、図８では、実際には視認することができない、半導体層４０の上面の構造をわかりやすく図示できるように、パッシベーション層３５、第１のソース電極１１および第２のソース電極２１、層間絶縁層３４があたかも透明であるように省略して示している。また第１のソース領域１４と第２のソース領域２４の図示も省略している。また簡単のために、図８では第１のゲートトレンチ１７（第１のゲート導体１５）および第２のゲートトレンチ２７（第２のゲート導体２５）は一部のみを示した。実際には第１のゲートトレンチ１７（第１のゲート導体１５）も第２のゲートトレンチ２７（第２のゲート導体２５）も、それぞれ第１の活性領域１１２Ａおよび第２の活性領域１２２の内部にわたって繰り返して全面的に形成されている。
図３Ｂに示した実施形態１に係る典型例としての第１の縦型ＭＯＳトランジスタ１０と比べて、実施形態２に係る第１の縦型ＭＯＳトランジスタ１０Ａ（単にトランジスタ１０Ａとも称する）は、図８に示すとおり、第１のゲート電極１９Ａが、第１のゲート抵抗素子１１５を直列に介して第１のゲート配線１１４Ａと接続される。このため本実施形態２においては、第１の縦型ＭＯＳトランジスタ１０Ａが、第２の縦型ＭＯＳトランジスタ２０と近い程度にＥＳＤ耐性を高められる構造となっている。
また第１のトランジスタ１０Ａは平面視で、第１のゲート配線１１４Ａが、第１の領域Ａ１の外周を成す４辺のうち、第１の辺３０１、第２の辺３０２、第３の辺３０３の略全長に沿って連続して設置されているが、第４の辺３０４に沿った部分には設置されていない。また平面視で第１のゲート配線１１４Ａは、第３の辺３０３に沿った部分の他に、第１の辺３０１に沿った部分と第２の辺３０２に沿った部分とを最短で接続する部分（以下では接続部分１１４ｂという）を有する。このため第１の活性領域１１２Ａは、実施形態１における第１の活性領域１１２と比べて、接続部分１１４ｂで分断された形状となっている。
図８に示す本実施形態２の構造は、平面視で、第１のゲート電極１９Ａと第１のゲート配線１１４Ａとで構成される形状と、第２のゲート電極２９と第２のゲート配線１２４とで構成される形状は、第１のゲート配線１１４Ａだけが第１の領域Ａ１における第４の辺３０４に沿った部分を有さないこと、あるいは第１のゲート配線１１４Ａだけが接続部分１１４ｂを備えることで、対称な形状でもなく、対称に配置されてもいない。
尚、第１の領域Ａ１において、第１の活性領域１１２Ａではない領域は第１の周辺領域１１３Ａに区分されるため、接続部分１１４ｂは第１の周辺領域１１３Ａに設置されるものである。また図８では接続部分１１４ｂが１か所のみ設置される例を示しているが、接続部分１１４ｂはトランジスタ１０Ａにおいて複数の個所に設置されていてもよい。
接続部分１１４ｂが備わると、接続部分１１４ｂが備わらない実施形態１の典型例（図３Ｂ）に示す構造と比べて、第１の縦型ＭＯＳトランジスタ１０Ａでは第１のゲート電極１９Ａに印加された電圧が速やかに第１のゲート配線１１４Ａの全体に伝達されやすくなる。このため第１の縦型ＭＯＳトランジスタ１０Ａのゲート抵抗を低くすることができる。したがってトランジスタ１０Ａのスイッチング応答性を高められる構造とすることができる。
さらに平面視で、第１のトランジスタ１０Ａにおいて、第１のＥＱＲ１１６Ａは、第１の領域Ａ１の外周を成す４辺のうち、第１の辺３０１、第２の辺３０２、第３の辺３０３の略全長に沿って連続して設置されているが、第４の辺３０４に沿った部分には設置されていない。したがって第１のトランジスタ１０Ａは、第１の領域Ａ１における第４の辺３０４に沿った部分には、第１のゲート配線１１４Ａも第１のＥＱＲ１１６Ａも設置されていない。このため第１の活性領域１１２Ａは、第１の領域Ａ１の第４の辺３０４に沿った部分へ拡大している。
第１の活性領域１１２Ａが第４の辺３０４の側に拡大しているため、平面視において、トランジスタ１０Ａでは複数の第１のゲートトレンチ１７のうち、第４の辺３０４に最も近接するものと第４の辺３０４との間の距離が、複数の第１のゲートトレンチ１７のうち、第３の辺３０３に最も近接するものと第３の辺３０３との間の距離よりも小さい配置となっている。
このような構造であると、第１の領域Ａ１に接続部分１１４ｂを設置するために第１の活性領域１１２Ａを削減したぶんを、第１の活性領域１１２Ａを第４の辺３０４の側に拡大することで補うことができる。形状は異なれども、第１の活性領域１１２Ａと第２の活性領域１２２の面積が同等であれば望ましい。さらに言えば第１の縦型ＭＯＳトランジスタ１０Ａの総ゲート幅と第２の縦型ＭＯＳトランジスタ２０の総ゲート幅とが同等であることが望ましい。このような構造の場合、デュアル構成の縦型ＭＯＳトランジスタである半導体装置１Ａの双方向の導通が、一方のトランジスタ１０Ａと他方のトランジスタ２０との間で、導通する方向によって偏りが生じることを防ぐことができる。
したがって本実施形態２の構造では、双方向の導通に偏りを生じさせることなく、一方のトランジスタ１０Ａでスイッチング応答性を高めながら他方のトランジスタ２０でＥＳＤ耐性を高めることができる。ただし本実施形態２の構造（図８）では、トランジスタ１０Ａとトランジスタ２０とのスイッチング応答性およびＥＳＤ耐性の差異は、実施形態１の典型例における構造（図３Ｂ）と比べると小さくなっている。
（実施形態３）
実施形態１の中で、双方向の導通を制御できるデュアル構成の縦型ＭＯＳトランジスタにおいて、一方の縦型ＭＯＳトランジスタと他方の縦型ＭＯＳトランジスタとを、表面側（パッド面側）から区別できることの利点に言及した。本実施形態３では、上記利点に特化したときの構造特徴について記載する。
すなわち本実施形態３では、第１の縦型ＭＯＳトランジスタでスイッチング応答性を高め、第２の縦型ＭＯＳトランジスタでＥＳＤ耐性を高めることは考慮しない。このため実施形態１および実施形態２におけるトランジスタ１０（トランジスタ１０Ａ）のようにフィンガー長を短縮することに留意する必要はない。したがって本実施形態３における半導体装置１Ｂでは、第１の縦型ＭＯＳトランジスタ１０Ｂと第２の縦型ＭＯＳトランジスタ２０Ｂは、半導体層４０を面積で二等分する一方と他方であればよい。
以下、実施形態１に係る半導体装置１から、一部が変更されて構成される実施形態３に係る半導体装置１Ｂについて説明する。本実施形態３に係る半導体装置１Ｂについて、半導体装置１と同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、半導体装置１との相違点を中心に説明する。
平面視における、本実施形態３に係る半導体装置１Ｂの例を図９Ａから図９Ｃおよび図９Ｅから図９Ｈに示す。後述するが図９Ｄは本実施形態３の比較例を示したものである。
図９Ｂ、図９Ｃでは、半導体装置１Ｂの上面構造を分かりやすくするために、本来は設置される層間絶縁層３４やパッシベーション層３５の図示を省略している。また図９Ｂでは第１のソース電極１１Ｂ、第２のソース電極２１Ｂおよび第１のゲート電極１９Ｂ、第１のゲート配線１１４Ｂ、第２のゲート電極２９Ｂ、第２のゲート配線１２４Ｂ等の図示も省略している。
図９Ｄから図９Ｈでは、半導体層４０の上面の構造をわかりやすく図示できるように、パッシベーション層３５と層間絶縁層３４があたかも透明であるように示しており、第１のソース電極１１Ｂと第２のソース電極２１Ｂの形状が明確に視認できるように示している。
図９Ａに示すように、半導体装置１Ｂ（半導体層４０）は長方形状であるが、実施形態１の半導体装置１（図２Ａ）と比べて、トランジスタ１０Ｂとトランジスタ２０Ｂとの境界線９０Ｂは、半導体層４０の短辺に平行する方向に一直線状である。また第１の領域Ａ１Ｂと第２の領域Ａ２Ｂは半導体層４０を面積で二等分する一方と他方であり、平面視でそれぞれも長方形状である。
尚、図９Ａにおいては、第１の領域Ａ１Ｂと第２の領域Ａ２Ｂを示す破線は分かりやすさのため半導体層４０および境界線９０Ｂとは厳密に一致させず、若干の余白を置いて内側に示しているが、実質的に第１の領域Ａ１Ｂの外周と第２の領域Ａ２Ｂの外周は半導体層４０の外周および境界線９０Ｂと一致するものである。
図９Ｂに半導体装置１Ｂ（半導体層４０）における第１の活性領域１１２Ｂと第１の周辺領域１１３Ｂ、および第２の活性領域１２２Ｂと第２の周辺領域１２３Ｂの配置を例示する。さらに図９Ｂの配置に対して、図９Ｃに、半導体装置１Ｂ（半導体層４０）における第１のゲート電極１９Ｂと第１のゲート配線１１４Ｂ、および第２のゲート電極２９Ｂと第２のゲート配線１２４Ｂの配置を例示する。また図９Ｃでは第１のソース電極１１Ｂ（部分１３Ｂ）と第２のソース電極２１Ｂ（部分２３Ｂ）の配置も例示する。図９Ｂと図９Ｃで示すように、平面視で、第１の活性領域１１２Ｂと第１のソース電極１１Ｂはほとんど一致して重複するよう配置されており、第２の活性領域１２２Ｂと第２のソース電極２１Ｂはほとんど一致して重複するよう配置されている。
図９Ａ、図９Ｂ、図９Ｃには示されていないが、平面視で第１のゲートトレンチ１７（第１のゲート導体１５）は半導体層４０の短辺に平行する方向に延在しており、この方向をＹ方向としている。図９Ａから図９Ｃに示される例では、第１の領域Ａ１Ｂと第２の領域Ａ２Ｂは、平面視でそれぞれ境界線９０Ｂに平行する方向を長辺とする長方形状であるため、第１のゲートトレンチ１７（第１のゲート導体１５）はトランジスタ１０Ｂの長辺に平行する方向に延在している。したがって図９Ａから図９Ｃに示される例では、トランジスタ１０Ｂのフィンガー長は必ずしも最も短くなるように配置されているわけではない。
しかし第１のゲートトレンチ１７（第１のゲート導体１５）は、半導体層４０の長辺に平行する方向、すなわち平面視でトランジスタ１０Ｂの短辺に平行する方向に延在しても何ら差し支えはない。本実施形態３では第１のゲートトレンチ１７（第１のゲート導体１５）の延在する方向についてはこだわらない。
さて図９Ｄには本実施形態３の比較例を示している。図９Ｄは図９Ｃの配置に対して、第１のゲートパッド１１９Ｂと第２のゲートパッド１２９Ｂ、および第１のソースパッド１１１Ｂと第２のソースパッド１２１Ｂの配置を例示する。図９Ｄでは平面視で、図示されているすべての構成物が境界線９０Ｂを対称の軸とする線対称となるように配置されており、表面側（パッド面側）からトランジスタ１０Ｂとトランジスタ２０Ｂとを区別することが困難である。
これに対して本実施形態３における半導体装置１Ｂの実施例を図９Ｅおよび図９Ｆに示している。尚、図９Ｅおよび図９Ｆに示す半導体装置１Ｂの例は、図９Ｃで示した半導体装置１Ｂの配置を踏まえたうえでのものである。以下でその特徴を説明する。
表面側（パッド面側）からトランジスタ１０Ｂとトランジスタ２０Ｂとを区別するためには、平面視で目印となる何らかの違いが物理的に設けられていることが望ましい。図９Ｅおよび図９Ｆに示した半導体装置１Ｂの例では、それぞれ目印となる個所Ｘが設けられており、分かりやすさのために、目印が設けられる個所Ｘをそれぞれ図中において破線で囲んでいる。
目印となる個所Ｘは平面視において、第１の領域Ａ１Ｂと第２の領域Ａ２Ｂを対比して瞬時的に判断できるように、第１の領域Ａ１Ｂに備わる第１の構造体に設けられ、第２の領域Ａ２Ｂで、第１の構造体と対応関係にある第２の構造体には設けられない形状であることが望ましい。
ここでいう対応関係とは、第１の構造体が第１の縦型ＭＯＳトランジスタ１０Ｂにおいて果たす機能と、第２の構造体が第２の縦型ＭＯＳトランジスタ２０Ｂにおいて果たす機能とが、同じである関係のことをいう。例えば第１の構造体が第１のソース電極である場合は、第２の構造体は第２のソース電極である。第１の構造体が第１のゲート配線である場合は、第２の構造体は第２のゲート配線である。
目印となる個所Ｘは過度に小さかったり、見出しにくいところに設置されると区別が容易でなくなるため、なるべく肉眼で、少なくとも低倍率の顕微鏡観察をおこなえば瞬時的に見出せるように、活性領域の内部に設置されることが好ましい。したがって本実施形態３で対象とする目印となる個所Ｘは、第１の活性領域１１２Ｂと第２の活性領域１２２Ｂとを対比させて見出せるものであるとする。すなわち第１の周辺領域１１３Ｂと第２の周辺領域１２３Ｂに設置される構造体は対称であっても構わない。
しかしながら目印となる個所Ｘを活性領域の内部に設置する場合、平面視で第１の活性領域１１２Ｂに備わる第１の構造体と、第２の活性領域１２２Ｂに備わる第２の構造体とを敢えて対称でない形状にするため、デュアル構成の縦型ＭＯＳトランジスタにおける双方向の導通に、方向の違いにおける偏りを生じさせる要因となる。双方向の導通の偏りをなるべく縮小するため、目印となる個所Ｘには以下２点の特徴を備えさせることが望ましい。
１点目は目印となる個所Ｘに備わる形状の差異によって、平面視における第１の構造体と第２の構造体の面積には差が現れるが、この面積の差を５％未満に留めることである。形状の差異による面積差が５％未満であれば、双方向の導通の偏りの大きさが、何らかの副作用に至るまでの影響を及ぼすことを防ぐことができる。
２点目は目印となる個所Ｘを、トランジスタ１０Ｂとトランジスタ２０Ｂとの境界線９０Ｂに近接しないように設けることである。言い換えると、平面視で、第１の構造体に設けられる目印となる個所Ｘは、当該第１の構造体にあって、第２の活性領域１２２Ｂに面する側とは逆の位置に備えられることが望ましい。第１の構造体にあって、第２の活性領域１２２Ｂに面する側とは逆の位置に備えられるとは、平面視で、第１の構造体だけを単独で見たとき、その中心または中央線よりも、第２の活性領域１２２Ｂから遠ざかる範囲に備えられる、ということである。
目印となる個所Ｘが第２の活性領域１２２Ｂに面する側に設けられると、目印となる個所Ｘにおける形状の差異が、平面視で境界線９０Ｂに近接する領域に設置される可能性がある。境界線９０Ｂに近接する領域は、双方向の導通で最も電流密度が高まる領域となるため、目印となる個所Ｘにおける形状の差異が設けられてしまうと、双方向の導通の偏りが大きくなるおそれがある。
したがって本実施形態３においては、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置１Ｂであって、半導体基板３２と、半導体基板３２上に形成された低濃度不純物層３３と、半導体基板３２と低濃度不純物層３３とを合わせて半導体層４０と称するとき、半導体層４０の第１の領域Ａ１Ｂに形成された、複数の第１のゲートトレンチ１７を有する第１の縦型ＭＯＳトランジスタ１０Ｂと、半導体層４０の平面視において、第１の領域Ａ１Ｂに隣接した第２の領域Ａ２Ｂに形成された、複数の第２のゲートトレンチ２７を有する第２の縦型ＭＯＳトランジスタ２０Ｂと、半導体基板３２の裏面に接触して形成された金属層３０と、を備え、半導体基板３２は、第１の縦型ＭＯＳトランジスタ１０Ｂおよび第２の縦型ＭＯＳトランジスタ２０Ｂの共通ドレイン領域であり、平面視において、第１の領域Ａ１Ｂと第２の領域Ａ２Ｂとは半導体層４０を面積で二等分する一方と他方とであって、平面視において、第１の領域Ａ１Ｂは、第１の縦型ＭＯＳトランジスタ１０Ｂの導通チャネルが形成される第１の活性領域１１２Ｂと、第１の活性領域１１２Ｂに隣接し、第１の活性領域１１２Ｂをとり囲む第１の周辺領域１１３Ｂとから成り、平面視において、第２の領域Ａ２Ｂは、第２の縦型ＭＯＳトランジスタ２０Ｂの導通チャネルが形成される第２の活性領域１２２Ｂと、第２の活性領域１２２Ｂに隣接し、第２の活性領域１２２Ｂをとり囲む第２の周辺領域１２３Ｂとから成り、平面視において、第１の活性領域１１２Ｂに備わる第１の構造体の形状は、第１の構造体が第１の縦型ＭＯＳトランジスタ１０Ｂにおいて有する機能と同じ機能を第２の縦型ＭＯＳトランジスタ２０Ｂにおいて有する第２の構造体であって、第２の活性領域１２２Ｂに備わる前記第２の構造体の形状と比べて、第１の領域Ａ１Ｂと第２の領域Ａ２Ｂとの境界線９０Ｂを対称の軸とする線対称の関係になく、かつ半導体層４０の中心を対称の中心とする点対称の関係にない個所Ｘを有し、平面視において、第１の構造体の形状が有する個所Ｘは、前記第１の構造体にあって、第２の活性領域１２２Ｂに面する側と逆の位置に備わる、半導体装置１Ｂであることが望ましい。
目印となる個所Ｘが設けられていない比較例（図９Ｄ）と比べて、図９Ｅでは、平面視で、複数ある第１のソースパッド１１１Ｂのうちの１つのソースパッドで、端部形状が異なる個所Ｘが設けられている。一方、第２のソースパッド１２１Ｂにはそのような個所は設けられていない。
また図９Ｆでは、平面視で、複数ある第１のソースパッド１１１Ｂのうちの１つの第１のソースパッドで、内側に向かう切り込み個所Ｘが設けられている。一方、第２のソースパッド１２１Ｂにはそのような個所は設けられていない。
すなわち平面視において、第１の構造体は第１の縦型ＭＯＳトランジスタ１０Ｂの第１のソースパッド１１１Ｂであり、第２の構造体は第２の縦型ＭＯＳトランジスタ２０Ｂの第２のソースパッド１２１Ｂであり、平面視において、第１の縦型ＭＯＳトランジスタ１０Ｂの第１のソースパッド１１１Ｂの外周に備わる角部の個数の合計と、第２の縦型ＭＯＳトランジスタ２０Ｂの第２のソースパッド１２１Ｂの外周に備わる角部の個数の合計が異なる。
また平面視において、第１の構造体は第１の縦型ＭＯＳトランジスタ１０Ｂの第１のソースパッド１１１Ｂであり、第２の構造体は第２の縦型ＭＯＳトランジスタ２０Ｂの第２のソースパッド１２１Ｂであり、平面視において、第１の縦型ＭＯＳトランジスタ１０Ｂの第１のソースパッド１１１Ｂの面積の合計と、第２の縦型ＭＯＳトランジスタ２０Ｂの第２のソースパッド１２１Ｂの面積の合計が異なる。
目印となる個所Ｘは、図９Ｅ、図９Ｆいずれにおいても、平面視で半導体層４０の長辺端に近接する側にあり、境界線９０Ｂに近接する側には設けられていない。また第１のソースパッド１１１Ｂの面積の合計と、第２のソースパッド１２１Ｂの面積の合計とは、目印となる個所Ｘを設けたことで差を有することになるが、この面積差は、第２のソースパッド１２１Ｂの面積の合計と比較しても５％未満の大きさである。
したがって図９Ｅおよび図９Ｆに示したように、目印となる個所Ｘが備わることで、表面側（パッド面側）からトランジスタ１０Ｂとトランジスタ２０Ｂとを区別することが可能かつ容易となる一方で、デュアル構成の縦型ＭＯＳトランジスタである半導体装置１Ｂにおける双方向の導通に、方向の違いにおける偏りを生じさせることをなるべく抑制することができる。
本実施形態３の半導体装置１Ｂの別の実施例として、図９Ｇおよび図９Ｈを示す。図９Ｇおよび図９Ｈに示す半導体装置１Ｂの例は、図９Ｂで示した半導体装置１Ｂの配置を踏まえたうえでのものである。
図９Ｇおよび図９Ｈでは、平面視で第１のソース電極１１Ｂのみ、角部の１か所で面取りされている個所Ｘが設けられている。その一方で第２のソース電極２１Ｂにはそのような個所が設けられていない。すなわち平面視において、第１の構造体は第１の縦型ＭＯＳトランジスタ１０Ｂの第１のソース電極１１Ｂであり、第２の構造体は第２の縦型ＭＯＳトランジスタ２０Ｂの第２のソース電極２１Ｂであり、第１の縦型ＭＯＳトランジスタ１０Ｂの第１のソース電極１１Ｂの外周に備わる角部の個数と、第２の縦型ＭＯＳトランジスタ２０Ｂの第２のソース電極２１Ｂの外周に備わる角部の個数が異なっている。
また、第１の構造体は第１の縦型ＭＯＳトランジスタ１０Ｂの第１のソース電極１１Ｂであり、第２の構造体は第２の縦型ＭＯＳトランジスタ２０Ｂの第２のソース電極２１Ｂであり、平面視において、第１の縦型ＭＯＳトランジスタ１０Ｂの第１のソース電極１１Ｂの面積と、第２の縦型ＭＯＳトランジスタ２０Ｂの第２のソース電極２１Ｂの面積が異なる。
面取りされている個所Ｘは図９Ｇ、図９Ｈのいずれにおいても、平面視で半導体層４０の長辺端に近接する側にあり、境界線９０Ｂに近接する側には設けられていない。また面取りされた個所Ｘにおいて削除された第１のソース電極１１Ｂの面積は、第２のソース電極２１Ｂの面積の５％未満である。さらに図９Ｂに示されているように、第１のソース電極１１Ｂが面取りされた個所Ｘは、第１のソース電極１１Ｂだけが設置されないだけで、もともと第１の活性領域１１２Ｂの範囲にある。
したがって図９Ｇおよび図９Ｈに示したように、目印となる個所Ｘが備わることで、表面側（パッド面側）からトランジスタ１０Ｂとトランジスタ２０Ｂとを区別することが可能かつ容易となる一方で、デュアル構成の縦型ＭＯＳトランジスタである半導体装置１Ｂにおける双方向の導通に、方向の違いにおける偏りを生じさせることをなるべく抑制することができる。
ところで図９Ｅから図９Ｇに示した例では、平面視で、第１のゲートパッド１１９Ｂと第２のゲートパッド１２９Ｂはそれぞれ半導体層４０の一方と他方の長辺端にそれぞれ近接する位置に設置されている。また平面視で複数の第１のソースパッド１１１Ｂと複数の第２のソースパッド１２１Ｂは、それぞれ端部が半円形状である略長方形状であり、すべて半導体層４０の長辺に平行する方向を長手方向として等間隔の縞状に設置されている。しかし本実施形態３（本開示）においては第１のゲートパッド１１９Ｂ、第２のゲートパッド１２９Ｂおよび第１のソースパッド１１１Ｂ、第２のソースパッド１２１Ｂの数、形状、大きさ、配置の仕方については何ら制約が設けられるものではなく、図９Ｅから図９Ｈに示すものはそれらの例示にすぎない。
本願発明に係る縦型ＭＯＳトランジスタを備える半導体装置は、電流経路の導通状態を制御する装置として広く利用できる。
１、１Ａ、１Ｂ 半導体装置
１０、１０Ａ、１０Ｂ、トランジスタ（第１の縦型ＭＯＳトランジスタ）
１１、１１Ｂ 第１のソース電極
１２、１３、１３Ｂ 部分
１４ 第１のソース領域
１５ 第１のゲート導体
１６ 第１のゲート絶縁膜
１７ 第１のゲートトレンチ
１８ 第１のボディ領域
１８ａ 第１の接続部
１９、１９Ａ、１９Ｂ 第１のゲート電極
２０、２０Ｂ トランジスタ（第２の縦型ＭＯＳトランジスタ）
２１、２１Ｂ 第２のソース電極
２２、２３、２３Ｂ 部分
２４ 第２のソース領域
２５ 第２のゲート導体
２６ 第２のゲート絶縁膜
２７ 第２のゲートトレンチ
２８ 第２のボディ領域
２８ａ 第２の接続部
２９、２９Ｂ 第２のゲート電極
３０ 金属層
３２ 半導体基板
３３ 低濃度不純物層またはドリフト層
３４ 層間絶縁層
３５ パッシベーション層
４０ 半導体層
９０、９０Ｂ 境界線
１１１、１１１Ｂ 第１のソースパッド
１１２、１１２Ａ、１１２Ｂ 第１の活性領域
１１３、１１３Ａ、１１３Ｂ 第１の周辺領域
１１４、１１４Ａ、１１４Ｂ 第１のゲート配線（第１のゲートランナー）
１１４ｂ 接続部分
１１５ 第１のゲート抵抗素子
１１６、１１６Ａ 第１のＥＱＲ
１１９、１１９Ｂ 第１のゲートパッド
１２１、１２１Ｂ 第２のソースパッド
１２２、１２２Ｂ 第２の活性領域
１２３、１２３Ｂ 第２の周辺領域
１２４、１２４Ｂ 第２のゲート配線（第２のゲートランナー）
１２５ 第２のゲート抵抗素子
１２６ 第２のＥＱＲ
１２９、１２９Ｂ 第２のゲートパッド
３０１ 第１の辺
３０２ 第２の辺
３０３ 第３の辺
３０４ 第４の辺
Ａ１、Ａ１Ｂ 第１の領域
Ａ２、Ａ２Ｂ 第２の領域
Ｘ 目印、目印となる個所

Claims (7)

  1. フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    半導体基板と、
    前記半導体基板上に形成された半導体層と、
    前記半導体層の第１の領域に形成された、複数の第１のゲートトレンチを有する第１の縦型ＭＯＳトランジスタと、
    前記半導体層の平面視において、前記第１の領域に隣接した第２の領域に形成された、複数の第２のゲートトレンチを有する第２の縦型ＭＯＳトランジスタと、
    前記半導体基板の裏面に接触して形成された金属層と、を備え、
    前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域であり、
    前記平面視において、前記半導体層は矩形状であり、前記半導体層の長辺の長さが前記第１の領域の外周を成す辺のうち最長の辺の長さと一致するように、前記第１の領域と前記第２の領域とは前記半導体層を面積で二等分する一方と他方とであり、
    前記第１の領域には前記第１の縦型ＭＯＳトランジスタの導通を制御する第１のゲート電極と、前記第１のゲート電極と接続された第１のゲート配線とが備わり、
    前記第２の領域には前記第２の縦型ＭＯＳトランジスタの導通を制御する第２のゲート電極と、前記第２のゲート電極と接続された第２のゲート配線とが備わり、
    前記平面視において、前記第１のゲート電極と前記第１のゲート配線とが成す形状と、前記第２のゲート電極と前記第２のゲート配線とが成す形状とは、前記第１の領域と前記第２の領域との境界線を対称の軸とする線対称の関係になく、
    前記平面視において、前記第１のゲート電極と前記第１のゲート配線とが成す形状と、前記第２のゲート電極と前記第２のゲート配線とが成す形状とは、前記半導体層の中心を対称の中心とする点対称の関係になく、
    前記平面視において、前記第１の領域と前記第２の領域は各々長方形状であり、
    前記平面視において、前記複数の第１のゲートトレンチが延在する方向は、前記第１の領域の短辺と平行する方向であり、
    前記平面視において、前記複数の第２のゲートトレンチが延在する方向は、前記第２の領域の長辺と平行する方向である
    半導体装置。
  2. フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    半導体基板と、
    前記半導体基板上に形成された半導体層と、
    前記半導体層の第１の領域に形成された、複数の第１のゲートトレンチを有する第１の縦型ＭＯＳトランジスタと、
    前記半導体層の平面視において、前記第１の領域に隣接した第２の領域に形成された、複数の第２のゲートトレンチを有する第２の縦型ＭＯＳトランジスタと、
    前記半導体基板の裏面に接触して形成された金属層と、を備え、
    前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域であり、
    前記平面視において、前記半導体層は矩形状であり、前記半導体層の長辺の長さが前記第１の領域の外周を成す辺のうち最長の辺の長さと一致するように、前記第１の領域と前記第２の領域とは前記半導体層を面積で二等分する一方と他方とであり、
    前記第１の領域には前記第１の縦型ＭＯＳトランジスタの導通を制御する第１のゲート電極と、前記第１のゲート電極と接続された第１のゲート配線とが備わり、
    前記第２の領域には前記第２の縦型ＭＯＳトランジスタの導通を制御する第２のゲート電極と、前記第２のゲート電極と接続された第２のゲート配線とが備わり、
    前記平面視において、前記第１のゲート電極と前記第１のゲート配線とが成す形状と、前記第２のゲート電極と前記第２のゲート配線とが成す形状とは、前記第１の領域と前記第２の領域との境界線を対称の軸とする線対称の関係になく、
    前記平面視において、前記第１のゲート電極と前記第１のゲート配線とが成す形状と、前記第２のゲート電極と前記第２のゲート配線とが成す形状とは、前記半導体層の中心を対称の中心とする点対称の関係になく、
    前記第１のゲート電極と前記第１のゲート配線とは連続しており、
    前記第２のゲート電極と前記第２のゲート配線とは連続しておらず、前記第２のゲート電極は前記第２のゲート配線と、ゲート抵抗素子を直列に介して接続される
    半導体装置。
  3. フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    半導体基板と、
    前記半導体基板上に形成された半導体層と、
    前記半導体層の第１の領域に形成された、複数の第１のゲートトレンチを有する第１の縦型ＭＯＳトランジスタと、
    前記半導体層の平面視において、前記第１の領域に隣接した第２の領域に形成された、複数の第２のゲートトレンチを有する第２の縦型ＭＯＳトランジスタと、
    前記半導体基板の裏面に接触して形成された金属層と、を備え、
    前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域であり、
    前記平面視において、前記半導体層は矩形状であり、前記半導体層の長辺の長さが前記第１の領域の外周を成す辺のうち最長の辺の長さと一致するように、前記第１の領域と前記第２の領域とは前記半導体層を面積で二等分する一方と他方とであり、
    前記第１の領域には前記第１の縦型ＭＯＳトランジスタの導通を制御する第１のゲート電極と、前記第１のゲート電極と接続された第１のゲート配線とが備わり、
    前記第２の領域には前記第２の縦型ＭＯＳトランジスタの導通を制御する第２のゲート電極と、前記第２のゲート電極と接続された第２のゲート配線とが備わり、
    前記平面視において、前記第１のゲート電極と前記第１のゲート配線とが成す形状と、前記第２のゲート電極と前記第２のゲート配線とが成す形状とは、前記第１の領域と前記第２の領域との境界線を対称の軸とする線対称の関係になく、
    前記平面視において、前記第１のゲート電極と前記第１のゲート配線とが成す形状と、前記第２のゲート電極と前記第２のゲート配線とが成す形状とは、前記半導体層の中心を対称の中心とする点対称の関係になく、
    前記平面視において、前記第１の領域と前記第２の領域は各々長方形状であり、
    前記平面視において、前記複数の第１のゲートトレンチが延在する方向は、前記第１の領域の短辺と平行する方向であり、
    前記平面視において、前記第１の領域の外周を成す４辺のうち、前記境界線と重複する辺を第１の辺とし、前記第１の辺に対向する辺を第２の辺とし、前記第１の辺および前記第２の辺に直交し、互いに対向する一方を第３の辺、他方を第４の辺とすると、
    前記第１のゲート配線は少なくとも前記第１の辺、前記第２の辺、前記第３の辺の略全長に沿って連続して設置されており、
    前記複数の第１のゲートトレンチは、前記第１のゲート配線と、前記第１のゲート配線のうち前記第１の辺に沿った部分と前記第２の辺に沿った部分との両方において接続されるものが最も多く、
    前記第１のゲート配線は前記第４の辺に沿った部分には設置されない
    半導体装置。
  4. フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    半導体基板と、
    前記半導体基板上に形成された半導体層と、
    前記半導体層の第１の領域に形成された、複数の第１のゲートトレンチを有する第１の縦型ＭＯＳトランジスタと、
    前記半導体層の平面視において、前記第１の領域に隣接した第２の領域に形成された、複数の第２のゲートトレンチを有する第２の縦型ＭＯＳトランジスタと、
    前記半導体基板の裏面に接触して形成された金属層と、を備え、
    前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域であり、
    前記平面視において、前記半導体層は矩形状であり、前記半導体層の長辺の長さが前記第１の領域の外周を成す辺のうち最長の辺の長さと一致するように、前記第１の領域と前記第２の領域とは前記半導体層を面積で二等分する一方と他方とであり、
    前記第１の領域には前記第１の縦型ＭＯＳトランジスタの導通を制御する第１のゲート電極と、前記第１のゲート電極と接続された第１のゲート配線とが備わり、
    前記第２の領域には前記第２の縦型ＭＯＳトランジスタの導通を制御する第２のゲート電極と、前記第２のゲート電極と接続された第２のゲート配線とが備わり、
    前記平面視において、前記第１のゲート電極と前記第１のゲート配線とが成す形状と、前記第２のゲート電極と前記第２のゲート配線とが成す形状とは、前記第１の領域と前記第２の領域との境界線を対称の軸とする線対称の関係になく、
    前記平面視において、前記第１のゲート電極と前記第１のゲート配線とが成す形状と、前記第２のゲート電極と前記第２のゲート配線とが成す形状とは、前記半導体層の中心を対称の中心とする点対称の関係になく、
    前記平面視において、前記第１の領域と前記第２の領域は各々長方形状であり、
    前記平面視において、前記複数の第１のゲートトレンチが延在する方向は、前記第１の領域の短辺と平行する方向であり、
    前記平面視において、前記第１の領域の外周を成す４辺のうち、前記境界線と重複する辺を第１の辺とし、前記第１の辺に対向する辺を第２の辺とし、前記第１の辺および前記第２の辺に直交し、互いに対向する一方を第３の辺、他方を第４の辺とすると、
    前記第１のゲート配線は少なくとも前記第１の辺、前記第２の辺、前記第３の辺の略全長に沿って連続して設置されており、
    前記複数の第１のゲートトレンチは、前記第１のゲート配線と、前記第１のゲート配線のうち前記第１の辺に沿った部分と前記第２の辺に沿った部分との両方において接続されるものが最も多く、
    さらに前記第１の領域には第１のＥＱＲが備わり、
    前記第１のＥＱＲは前記第１の辺、前記第２の辺、前記第３の辺の略全長に沿って連続して設置され、前記第４の辺に沿った部分には設置されない
    半導体装置。
  5. 前記平面視において、前記複数の第１のゲートトレンチのうち、前記第４の辺に最も近接するものと前記第４の辺との間の距離が、前記複数の第１のゲートトレンチのうち、前記第３の辺に最も近接するものと前記第３の辺との間の距離よりも小さい
    請求項３または４に記載の半導体装置。
  6. 前記平面視において、前記第１のゲート配線は、前記第３の辺に沿った部分あるいは前記第４の辺に沿った部分の他に、前記第１の辺に沿った部分と前記第２の辺に沿った部分とを最短で接続する部分を有する
    請求項５に記載の半導体装置。
  7. 前記第１の縦型ＭＯＳトランジスタの総ゲート幅と前記第２の縦型ＭＯＳトランジスタの総ゲート幅とは同等である
    請求項６に記載の半導体装置。
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