KR102308044B1 - 반도체 장치 - Google Patents

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KR102308044B1
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도시카즈 이마이
가즈마 요시다
쓰바사 이노우에
다케시 이마무라
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누보톤 테크놀로지 재팬 가부시키가이샤
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Abstract

반도체 장치(1)는, 평면에서 볼 때 직사각형 형상의 반도체층(40)의 제1 영역(A1)에 형성된 트랜지스터(10)와 제2 영역(A2)에 형성된 트랜지스터(20)를 갖고, 반도체층(40)의 표면에, 제1 소스 패드(111), 제1 게이트 패드(119), 제2 소스 패드(121), 및, 제2 게이트 패드(129)를 가지며, 평면에서 볼 때, 트랜지스터(10)와 트랜지스터(20)가 제1 방향으로 늘어서고, 제1 게이트 패드(119)는, 반도체층(40)의, 제1 방향의 한쪽의 장변 혹은 다른쪽의 장변과의 사이에, 및, 제1 영역(A1)과 제2 영역(A2)의 경계와의 사이에, 제1 소스 패드(111)의 일부라도 끼워지지 않도록 배치되며, 제2 게이트 패드(129)는, 한쪽의 장변 혹은 다른쪽의 장변과의 사이에, 및, 경계와의 사이에, 제2 소스 패드(121)의 일부라도 끼워지지 않도록 배치된다.

Description

반도체 장치
본 개시는, 반도체 장치에 관한 것이고, 특히 칩 사이즈 패키지형의 반도체 장치에 관한 것이다.
종래, 실장 기판에 실장되고, 실장 기판에 있어서의 전류 경로의 도통 상태와 비도통 상태를 전환하는 반도체 장치가 알려져 있다(예를 들어, 특허문헌 1 참조).
일본국 특허공개 2019-129308호 공보
일반적으로, 실장 기판에 있어서 대전류가 흐르는 전류 경로는, 도통 저항이 저감되도록 설계된다. 이로 인해, 실장 기판에 실장되는, 대전류가 흐르는 전류 경로의 도통 상태와 비도통 상태를 전환하는 반도체 장치에는, 그 전류 경로의 도통 저항의 저감에 적절한 특징을 갖는 것이 바람직하다.
그래서, 본 개시는, 실장되는 실장 기판에 있어서의 전류 경로의 도통 저항의 저감에 적절한 특징을 갖는 반도체 장치를 제공하는 것을 목적으로 한다.
본 개시의 일 양태에 따르는 반도체 장치는, 페이스 다운 실장이 가능한 칩 사이즈 패키지형의 반도체 장치로서, 반도체층과, 상기 반도체층의 이면에 접촉하여 형성된 금속층과, 상기 반도체층 내의 제1 영역에 형성된 제1 종형 MOS 트랜지스터와, 상기 반도체층을 평면에서 볼 때, 상기 반도체층 내에서 상기 제1 영역에 인접한 제2 영역에 형성된 제2 종형 MOS 트랜지스터를 갖고, 상기 반도체층은, 반도체 기판을 가지며, 상기 제1 종형 MOS 트랜지스터와 상기 제2 종형 MOS 트랜지스터의 각각은, 상기 반도체층의 표면에, 상기 페이스 다운 실장시에 실장 기판에 접합되는, 복수의 제1 소스 패드 및 제1 게이트 패드와, 복수의 제2 소스 패드 및 제2 게이트 패드를 갖고, 상기 반도체 기판은, 상기 제1 종형 MOS 트랜지스터 및 상기 제2 종형 MOS 트랜지스터의 공통 드레인 영역으로서 기능하며, 상기 평면에서 볼 때, 상기 반도체층은 직사각형 형상이며, 상기 제1 종형 MOS 트랜지스터와 상기 제2 종형 MOS 트랜지스터가 제1 방향으로 늘어서고, 상기 제1 방향으로 주전류가 흐르며, 상기 제1 게이트 패드는, 상기 반도체층의 4개의 변 중, 상기 제1 방향에 평행하고 또한 최근접하는 제1 변과의 사이에, 및, 상기 제1 방향에 있어서의 상기 제1 영역과 상기 제2 영역의 경계와의 사이에, 상기 복수의 제1 소스 패드가 일부라도 끼워지지 않도록 배치되고, 상기 제2 게이트 패드는, 상기 반도체층의 4개의 변 중, 상기 제1 방향에 평행하고 또한 최근접하는 제2 변과의 사이에, 및, 상기 제1 방향에 있어서의 상기 경계와의 사이에, 상기 복수의 제2 소스 패드가 일부라도 끼워지지 않도록 배치된, 반도체 장치이다.
본 개시의 일 양태에 따르는 반도체 장치에 의하면, 실장되는 실장 기판에 있어서의 전류 경로의 도통 저항의 저감에 적절한 특징을 갖는 반도체 장치를 제공할 수 있다.
도 1은, 실시 형태에 따르는 반도체 장치의 구조의 일례를 도시한 단면도이다.
도 2a는, 실시 형태에 따르는 반도체 장치의 전극 구성의 일례를 도시한 상면도이다.
도 2b는, 실시 형태에 따르는 반도체 장치에 흐르는 주전류를 도시한 단면도이다.
도 3은, 실시 형태에 따르는 반도체 장치의, 충방전 회로에 대한 응용예를 도시한 회로도이다.
도 4a는, 실시 형태에 따르는 반도체 장치와, 실시 형태에 따르는 프린트 배선 기판 및 프린트 배선 기판 상의 배선 패턴과의 관계를 도시한 모식도 1이다.
도 4b는, 실시 형태에 따르는 반도체 장치와, 실시 형태에 따르는 프린트 배선 기판 및 프린트 배선 기판 상의 배선 패턴의 관계를 도시한 모식도 2이다.
도 5a는, 제1 비교예에 따르는 반도체 장치와, 제1 비교예에 따르는 프린트 배선 기판 및 프린트 배선 기판 상의 배선 패턴의 관계를 도시한 모식도 1이다.
도 5b는, 제1 비교예에 따르는 반도체 장치와, 제1 비교예에 따르는 프린트 배선 기판 및 프린트 배선 기판 상의 배선 패턴의 관계를 도시한 모식도 2이다.
도 6a는, 실시 형태에 따르는 프린트 배선 기판에 전류가 흐르는 모습을 도시한 모식도이다.
도 6b는, 제2 비교예에 따르는 프린트 배선 기판에 전류가 흐르는 모습을 도시한 모식도이다.
도 7a는, 실시 형태 1에 따르는 반도체 장치의 전극 패드의 배치예를 도시한 모식도이다.
도 7b는, 실시 형태 1에 따르는 반도체 장치의 전극 패드의 배치예를 도시한 모식도이다.
도 7c는, 실시 형태 1에 따르는 반도체 장치의 전극 패드의 배치예를 도시한 모식도이다.
도 7d는, 실시 형태 1에 따르는 반도체 장치의 전극 패드의 배치예를 도시한 모식도이다.
도 7e는, 실시 형태 1에 따르는 반도체 장치의 전극 패드의 배치예를 도시한 모식도이다.
도 7f는, 실시 형태 1에 따르는 반도체 장치의 전극 패드의 배치예를 도시한 모식도이다.
도 7g는, 실시 형태 1에 따르는 반도체 장치의 전극 패드의 배치예를 도시한 모식도이다.
도 8a는, 실시 형태 1에 따르는 반도체 장치의 전극 패드의 배치예를 도시한 모식도이다.
도 8b는, 실시 형태 1에 따르는 반도체 장치의 전극 패드의 배치예를 도시한 모식도이다.
도 8c는, 실시 형태 1에 따르는 반도체 장치의 전극 패드의 배치예를 도시한 모식도이다.
도 8d는, 실시 형태 1에 따르는 반도체 장치의 전극 패드의 배치예를 도시한 모식도이다.
도 9a는, 실시 형태 1에 따르는 반도체 장치의 전극 패드의 배치예를 도시한 모식도이다.
도 9b는, 실시 형태 1에 따르는 반도체 장치의 전극 패드의 배치예를 도시한 모식도이다.
도 10은, 실시 형태 1에 따르는 반도체 장치의 전극 패드의 배치예를 도시한 모식도이다.
도 11은, 실시 형태에 따르는 반도체 장치의 일례를 도시한 회로도이다.
도 12는, 실시 형태에 따르는 반도체 장치의 구조의 일례를 도시한 단면도이다.
도 13은, 실시 형태에 따르는 쌍방향 제너 다이오드의 상면 투시도이다.
도 14는, 실시 형태에 따르는 쌍방향 제너 다이오드의 단면도이다.
도 15는, 실시 형태에 따르는 반도체 장치에 흐르는 서지 전류의 전형적인 경로를 도시한 모식도이다.
도 16은, 실시 형태에 따르는 반도체 장치가 휘어져 있는 모습을 도시한 단면도이다.
도 17은, 실시 형태 1에 따르는 반도체 장치의 전극 패드의 배치예를 도시한 모식도이다.
도 18a는, 실시 형태 1에 따르는 반도체 장치의 전극 패드의 배치예를 도시한 모식도이다.
도 18b는, 실시 형태 1에 따르는 반도체 장치의 전극 패드의 배치예를 도시한 모식도이다.
도 18c는, 실시 형태 1에 따르는 반도체 장치의 소스 전극의 배치예를 도시한 모식도이다.
도 18d는, 실시 형태 1에 따르는 반도체 장치의 전극 패드의 배치예를 도시한 모식도이다.
도 18e는, 실시 형태 1에 따르는 반도체 장치의 전극 패드의 배치예를 도시한 모식도이다.
도 19는, 실시 형태 1에 따르는 반도체 장치의 전극 패드의 배치예를 도시한 모식도이다.
도 20a는, 실시 형태 1에 따르는 반도체 장치의 전극 패드의 배치예를 도시한 모식도이다.
도 20b는, 실시 형태 1에 따르는 반도체 장치의 전극 패드의 배치예를 도시한 모식도이다.
이하에서 설명하는 실시 형태는, 모두 본 개시의 일 구체예를 나타낸 것이다. 이하의 실시 형태에서 나타내는 수치, 형상, 재료, 구성 요소, 구성 요소의 배치 위치 및 접속 형태 등은, 일례이며, 본 개시를 한정하는 주지는 아니다.
본 개시에 있어서, 「A와 B가 전기적으로 접속된다」는, A와 B가 배선을 개재하여 직접적으로 접속되는 경우와, A와 B가 배선을 개재하지 않고 직접적으로 접속되는 경우와, A와 B가 저항 성분(저항 소자, 저항 배선)을 개재하여 간접적으로 접속되는 경우를 포함한다.
(실시 형태)
[1. 반도체 장치의 구조]
이하, 실시 형태에 따르는 반도체 장치의 구조에 대해 설명한다. 실시 형태에 따르는 반도체 장치는, 반도체 기판에 2개의 종형 MOS(Metal Oxide Semiconductor) 트랜지스터를 형성한, 페이스 다운 실장이 가능한 칩 사이즈 패키지(Chip Size Package：CSP)형의 반도체 디바이스이다. 상기 2개의 종형 MOS 트랜지스터는, 파워 트랜지스터이며, 이른바, 트랜치 MOS형 FET(Field Effect Transistor)이다.
도 1은, 실시 형태에 따르는 반도체 장치(1)의 구조의 일례를 도시한 단면도이다. 도 2a는, 반도체 장치(1)의 전극 구성의 일례를 도시한 상면도이다. 도 2b는, 반도체 장치(1)에 흐르는 주전류를 도시한 단면도이다. 주전류란, 회로에 흐르는 전류의 주성분을 이루는 것으로, 설계한 전류 경로를 설계한 방향으로 흐르는 전류이며, 리크 전류나 서지 전류를 제외한다. 후술하나, 반도체 장치(1)의 내부에서 파악하는 경우는 도 2b에서 쌍방향 화살표로 나타내는 경로에서 흐르는 전류를 말하고, 반도체 장치(1)를 평면에서 볼 때는 반도체 장치(1)의 내부를 수평 방향으로 흐르는 전류(즉 도 2b에서 말하는 금속층(30) 또는 반도체 기판(32) 내부를 수평 방향으로 흐르는 전류)를 말한다. 또 후술하는 도 4b를 이용하여 나타내면, 실장된 반도체 장치(1)를 포함하는 프린트 배선 기판(50) 및 배선 패턴(51~53)을 평면에서 보는 것으로 파악한 경우는, 좌측으로부터 우측 혹은 우측으로부터 좌측으로 흐르는 전류를 말한다. 도 1 및 도 2b는, 도 2a의 I-I에 있어서의 절단면을 도시한다.
도 1 및 도 2a에 도시한 바와 같이, 반도체 장치(1)는, 반도체층(40)과, 금속층(30)과, 반도체층(40) 내의 제1 영역(A1)에 형성된 제1 종형 MOS 트랜지스터(10)(이하, 「트랜지스터(10)」로 칭한다.)와, 반도체층(40) 내의 제2 영역(A2)에 형성된 제2 종형 MOS 트랜지스터(20)(이하, 「트랜지스터(20)」로 칭한다.)를 갖는다. 여기서, 도 2a에 도시한 바와 같이, 제1 영역(A1)과 제2 영역(A2)은, 반도체층(40)을 평면에서 볼 때 서로 인접한다.
반도체층(40)은, 반도체 기판(32)과 저농도 불순물층(33)이 적층되어 구성된다.
반도체 기판(32)은, 반도체층(40)의 이면 측에 배치되고, 제1 도전형의 불순물을 포함하는 실리콘으로 이루어진다.
저농도 불순물층(33)은, 반도체층(40)의 표면 측에 배치되고, 반도체 기판(32)에 접촉하여 형성되며, 반도체 기판(32)의 제1 도전형의 불순물의 농도보다 낮은 농도의 제1 도전형의 불순물을 포함한다. 저농도 불순물층(33)은, 예를 들어, 에피택셜 성장에 의해 반도체 기판(32) 상에 형성되어도 된다.
금속층(30)은, 반도체층(40)의 이면 측에 접촉하여 형성되고, 은(Ag) 혹은 구리(Cu)로 이루어진다. 또한, 금속층(30)에는, 금속 재료의 제조 공정에 있어서 불순물로서 혼입하는 금속 이외의 원소가 미량 포함되어 있어도 된다. 또, 금속층(30)은 반도체층(40)의 이면 측의 전체면에 형성되어 있거나 되어 있지 않아도 된다.
또, 도 1 및 도 2a에 도시한 바와 같이, 트랜지스터(10)는, 반도체층(40)의 표면(즉, 저농도 불순물층(33)의 표면)에, 페이스 다운 실장시에 실장 기판에 접합재를 개재하여 접합되는, 복수(여기에서는 6개)의 제1 소스 패드(111)(여기에서는, 제1 소스 패드(111a, 111b, 111c, 111d, 111e, 및, 111f), 및, 제1 게이트 패드(119)를 갖는다. 또, 트랜지스터(20)는, 반도체층(40)의 표면(즉, 저농도 불순물층(33)의 표면)에, 페이스 다운 실장시에 실장 기판에 접합재를 개재하여 접합되는, 복수(여기에서는 6개)의 제2 소스 패드(121)(여기에서는, 제2 소스 패드(121a, 121b, 121c, 121d, 121e, 및, 121f), 및, 제2 게이트 패드(129)를 갖는다.
도 1, 도 2a, 및, 도 2b에 도시한 바와 같이, 평면에서 볼 때, 반도체층(40)은 직사각형 형상이며, 제1 방향에 트랜지스터(10)와 트랜지스터(20)가 제1 방향으로 늘어서고, 제1 방향으로 주전류가 흐른다. 여기에서는, 반도체층(40)은, 평면에서 볼 때, 제1 방향에 평행한 한쪽의 장변(91)과, 다른쪽의 장변(92)과, 제1 방향과 직교하는 방향의 한쪽의 단변(93)과 다른쪽의 단변(94)을 갖는 장방형상인 것으로 한다. 즉, 여기에서는, 반도체층(40)은, 제1 방향을 장변으로 하는 장방형상인 것으로 한다.
도 2a에 있어서, 중앙선(90)은, 반도체층(40)을 평면에서 볼 때, 장방형상인 반도체층(40)을, 제1 방향으로 이등분하는 선이다. 따라서, 중앙선(90)은, 반도체층(40)을 평면에서 볼 때, 제1 방향과 직교하는 방향의 직선이다. 후술하듯이, 반도체 장치(1)를 프린트 배선 기판 상에 페이스 다운 실장할 때에는, 중앙선(90)은, 반도체층(40)을 평면에서 볼 때, 프린트 배선 기판 상에 있어서 배선 패턴이 일단 도중에 끊어지는 개소(클리어런스)에 대략 일치하게 된다.
경계(90C)는, 제1 영역(A1)과 제2 영역(A2)의 경계이다. 경계(90C)는, 반도체층(40)을 평면에서 볼 때, 반도체층(40)을 면적으로 2등분하는데, 반드시 일직선일 필요는 없다. 반도체층(40)을 평면에서 볼 때, 중앙선(90)과 경계(90C)는, 일치하는 경우에도 일치하지 않는 경우에도 있을 수 있다.
도 2a에 도시한 바와 같이, 제1 게이트 패드(119)는, 반도체층(40)을 평면에서 볼 때, 한쪽의 장변(91)과의 사이에, 및, 제1 방향에 있어서의 경계(90C)와의 사이에, 복수의 제1 소스 패드(111)가 일부라도 끼워지지 않도록 배치된다.
복수의 제1 소스 패드(111)는, 반도체층(40)을 평면에서 볼 때, 대략 장방형상인 것을 복수(여기에서는, 모든 제1 소스 패드(111)) 포함하고, 이들 복수의 대략 장방형상의 제1 소스 패드(111)는, 각각의 길이 방향이, 한쪽의 장변(91) 및 다른쪽의 장변(92)과 평행이고, 스트라이프형상으로 배치되어 있다.
제2 게이트 패드(129)는, 반도체층(40)을 평면에서 볼 때, 다른쪽의 장변(92)과의 사이에, 및, 제1 방향에 있어서의 경계(90C)와의 사이에, 복수의 제2 소스 패드(121)가 일부라도 끼워지지 않도록 배치된다.
복수의 제2 소스 패드(121)는, 반도체층(40)을 평면에서 볼 때, 대략 장방형상의 것을 복수(여기에서는, 모든 제2 소스 패드(121)) 포함하고, 이들 복수의 대략 장방형상의 제2 소스 패드(121)는, 각각의 길이 방향이, 한쪽의 장변(91) 및 다른쪽의 장변(92)과 평행이며, 스트라이프형상으로 배치되어 있다.
또한, 제1 게이트 패드(119)의 수, 및, 제2 게이트 패드(129)의 수는, 각각, 반드시 도 2a에 예시된 1개에 한정될 필요는 없으며, 2 이상의 복수여도 상관없다. 또, 제1 게이트 패드(119) 및 제2 게이트 패드(129)의 각각은, 도 2a에 예시된 바와 같이 대략 원형상이어도 되고, 대략 원형상이 아니어도 된다.
또한, 복수의 제1 소스 패드(111)의 수, 및, 복수의 제2 소스 패드(121)의 수는, 각각, 반드시 도 2a에 예시된 6개에 한정될 필요는 없고, 6개 이외의 복수여도 상관없다. 또 복수의 대략 장방형상의 제1 소스 패드(111)는, 도 2a와 같은 배치에 한정되지 않으며, 한쪽의 단변(93) 및 다른쪽의 단변(94)과 평행이며, 스트라이프형상으로 배치되어 있어도 되고, 또 복수의 대략 장방형상의 제2 소스 패드(121)는, 도 2a와 같은 배치에 한정되지 않으며, 한쪽의 단변(93) 및 다른쪽의 단변(94)과 평행이며, 스트라이프형상으로 배치되어 있어도 된다.
도 1 및 도 2a에 도시한 바와 같이, 저농도 불순물층(33)의 제1 영역(A1)에는, 제1 도전형과 상이한 제2 도전형의 불순물을 포함하는 제1 바디 영역(18)이 형성되어 있다. 제1 바디 영역(18)에는, 제1 도전형의 불순물을 포함하는 제1 소스 영역(14), 제1 게이트 도체(15), 및 제1 게이트 절연막(16)이 형성되어 있다. 제1 소스 전극(11)은 부분(12)과 부분(13)으로 이루어지고, 부분(12)은, 부분(13)을 개재하여 제1 소스 영역(14) 및 제1 바디 영역(18)에 접속되어 있다. 제1 게이트 도체(15)는, 제1 게이트 패드(119)에 전기적으로 접속된다.
제1 소스 전극(11)의 부분(12)은, 페이스 다운 실장에 있어서의 리플로(reflow)시에 땜납 접합되는 층이며, 한정되지 않는 일례로서, 니켈, 티탄, 텅스텐, 팔라듐 중 어느 1개 이상을 포함하는 금속 재료로 구성되어도 된다. 부분(12)의 표면에는, 금 등의 도금이 실시되어도 된다.
제1 소스 전극(11)의 부분(13)은, 부분(12)과 반도체층(40)을 접속하는 층이며, 한정되지 않는 일례로서, 알루미늄, 구리, 금, 은 중 어느 1개 이상을 포함하는 금속 재료로 구성되어도 된다.
저농도 불순물층(33)의 제2 영역(A2)에는, 제2 도전형의 불순물을 포함하는 제2 바디 영역(28)이 형성되어 있다. 제2 바디 영역(28)에는, 제1 도전형의 불순물을 포함하는 제2 소스 영역(24), 제2 게이트 도체(25), 및 제2 게이트 절연막(26)이 형성되어 있다. 제2 소스 전극(21)은 부분(22)과 부분(23)으로 이루어지고, 부분(22)은, 부분(23)을 개재하여 제2 소스 영역(24) 및 제2 바디 영역(28)에 접속되어 있다. 제2 게이트 도체(25)는, 제2 게이트 패드(129)에 전기적으로 접속된다.
제2 소스 전극(21)의 부분(22)은, 페이스 다운 실장에 있어서의 리플로시에 땜납 접합되는 층이고, 한정되지 않는 일례로서, 니켈, 티탄, 텅스텐, 팔라듐 중 어느 1개 이상을 포함하는 금속 재료로 구성되어도 된다. 부분(22)의 표면에는, 금 등의 도금이 실시되어도 된다.
제2 소스 전극(21)의 부분(23)은, 부분(22)과 반도체층(40)을 접속하는 층이며, 한정되지 않는 일례로서, 알루미늄, 구리, 금, 은 중 어느 1개 이상을 포함하는 금속 재료로 구성되어도 된다.
트랜지스터(10) 및 트랜지스터(20)의 상기 구성에 의해, 저농도 불순물층(33)과 반도체 기판(32)은, 트랜지스터(10)의 제1 드레인 영역 및 트랜지스터(20)의 제2 드레인 영역이 공통화된, 공통 드레인 영역으로서 기능한다.
또, 도 2b에 도시한 바와 같이, 반도체 장치(1)는, 제1 소스 전극(11)으로부터 제1 드레인 영역, 금속층(30) 및 제2 드레인 영역을 경유한 제2 소스 전극(21)까지의 쌍방향 경로를 주전류 경로로 한다.
도 1에 도시한 바와 같이, 제1 바디 영역(18)은, 개구를 갖는 층간 절연층(34)으로 덮이고, 층간 절연층(34)의 개구를 통해, 제1 소스 영역(14)에 접속되는 제1 소스 전극(11)의 부분(13)이 설치되어 있다. 층간 절연층(34) 및 제1 소스 전극의 부분(13)은, 개구를 갖는 패시베이션층(35)으로 덮이고, 패시베이션층(35)의 개구를 통해 제1 소스 전극의 부분(13)에 접속되는 부분(12)이 설치되어 있다.
제2 바디 영역(28)은, 개구를 갖는 층간 절연층(34)으로 덮이고, 층간 절연층(34)의 개구를 통해, 제2 소스 영역(24)에 접속되는 제2 소스 전극(21)의 부분(23)이 설치되어 있다. 층간 절연층(34) 및 제2 소스 전극의 부분(23)은, 개구를 갖는 패시베이션층(35)으로 덮이고, 패시베이션층(35)의 개구를 통해 제2 소스 전극의 부분(23)에 접속되는 부분(22)이 설치되어 있다.
따라서, 복수의 제1 소스 패드(111) 및 복수의 제2 소스 패드(121)는, 각각, 제1 소스 전극(11) 및 제2 소스 전극(21)이 반도체 장치(1)의 표면에 부분적으로 노출된 영역, 이른바 단자의 부분을 가리킨다. 마찬가지로, 제1 게이트 패드(119) 및 제2 게이트 패드(129)는, 각각, 제1 게이트 전극(19)(도 1, 도 2a, 도 2b에는 도시하지 않음. 후술의 도 3 참조.) 및 제2 게이트 전극(29)(도 1, 도 2a, 도 2b에는 도시하지 않음. 후술의 도 3 참조.)이 반도체 장치(1)의 표면에 부분적으로 노출된 영역, 이른바 단자의 부분을 가리킨다. 본 명세서에 있어서, 소스 패드와 게이트 패드를 총칭하여 「전극 패드」로 칭한다.
또, 반도체 장치(1)에 있어서의 각 구조체의 표준적인 설계예는, 반도체층(40)의 두께가 10-90μm이고, 금속층(30)의 두께가 10-90μm이며, 층간 절연층(34)과 패시베이션층(35)의 두께의 합이 3-13μm이다.
[2. 반도체 장치의 동작]
반도체 장치(1)에 있어서, 예를 들어, 제1 도전형을 N형, 제2 도전형을 P형으로 하고, 제1 소스 영역(14), 제2 소스 영역(24), 반도체 기판(32), 및, 저농도 불순물층(33)은 N형 반도체이며, 또한, 제1 바디 영역(18) 및 제2 바디 영역(28)은 P형 반도체여도 된다.
또, 반도체 장치(1)에 있어서, 예를 들어, 제1 도전형을 P형, 제2 도전형을 N형으로 하고, 제1 소스 영역(14), 제2 소스 영역(24), 반도체 기판(32), 및, 저농도 불순물층(33)은 P형 반도체이며, 또한, 제1 바디 영역(18) 및 제2 바디 영역(28)은 N형 반도체여도 된다.
이하의 설명에서는, 트랜지스터(10)와 트랜지스터(20)가, 제1 도전형을 N형, 제2 도전형을 P형으로 한, 이른바 N채널형 트랜지스터의 경우로서, 반도체 장치(1)의 도통 동작에 대해 설명한다.
반도체 장치(1)에 있어서, 제1 소스 전극(11)에 고전압 및 제2 소스 전극(21)에 저전압을 인가하고, 제2 소스 전극(21)을 기준으로서 제2 게이트 전극(29)(제2 게이트 도체(25))에 역치 이상의 전압을 인가하면, 제2 바디 영역(28) 중의 제2 게이트 절연막(26)의 근방에 도통 채널이 형성된다. 그 결과, 제1 소스 전극(11)-제1 바디 영역(18)-저농도 불순물층(33)-반도체 기판(32)-금속층(30)-반도체 기판(32)-저농도 불순물층(33)-제2 바디 영역(28)에 형성된 도통 채널-제2 소스 영역(24)-제2 소스 전극(21)이라고 하는 경로로 주전류가 흘러 반도체 장치(1)가 도통 상태가 된다. 또한, 이 주전류 경로에 있어서의, 제1 바디 영역(18)과 저농도 불순물층(33)의 접촉면에는 PN 접합이 있고, 바디 다이오드로서 기능하고 있다. 또, 이 주전류는 주로 금속층(30)을 흐르기 때문에, 금속층(30)을 두껍게 함에 따라, 주전류 경로의 단면적이 확대되어, 반도체 장치(1)의 온 저항은 저감할 수 있다. 이 도통 상태는, 후술의 도 3에 있어서의 충전에 대응하는 상태이다.
마찬가지로, 반도체 장치(1)에 있어서, 제2 소스 전극(21)에 고전압 및 제1 소스 전극(11)에 저전압을 인가하고, 제1 소스 전극(11)을 기준으로서 제1 게이트 전극(19)(제1 게이트 도체(15))에 역치 이상의 전압을 인가하면, 제1 바디 영역(18) 중의 제1 게이트 절연막(16)의 근방에 도통 채널이 형성된다. 그 결과, 제2 소스 전극(21)-제2 바디 영역(28)-저농도 불순물층(33)-반도체 기판(32)-금속층(30)-반도체 기판(32)-저농도 불순물층(33)-제1 바디 영역(18)에 형성된 도통 채널-제1 소스 영역(14)-제1 소스 전극(11)이라고 하는 경로로 주전류가 흘러 반도체 장치(1)가 도통 상태가 된다. 또한, 이 주전류 경로에 있어서의, 제2 바디 영역(28)과 저농도 불순물층(33)의 접촉면에는 PN 접합이 있고, 바디 다이오드로서 기능하고 있다. 이 도통 상태는, 후술의 도 3에 있어서의 방전에 대응하는 상태이다.
[3. 반도체 장치의 휘어짐 저감과 저(低)온 저항을 양립시키는 구성]
도 3은, 반도체 장치(1)의, 스마트폰, 태블릿 등의 리튬 이온 전지 팩에 이용되는 충방전 회로에 대한 응용예를 도시한 회로도이다. 이 응용예에 있어서, 반도체 장치(1)는, 제어(IC2)로부터, 제1 게이트 전극(19) 및 제2 게이트 전극(29)에 부여되는 제어 신호에 따라, 전지(3)로부터 부하(4)로의 방전 동작 및 부하(4)로부터 전지(3)로의 충전 동작을 제어한다. 이와 같이 스마트폰, 태블릿 등의 리튬 이온 전지 팩에 이용되는 충방전 회로로서, 반도체 장치(1)가 적용되는 경우, 충전 시간 단축이나 급속 충전 실현의 제약으로부터, 반도체 장치(1)의 온 저항은, 일례로서, 20V 내압 사양으로 하여, 2.2~2.4mΩ 이하가 구해진다.
[4. 반도체 장치의 실장과 회로 설계와 도통 저항 저감]
그런데 반도체 장치(1)는, 실장 기판인 프린트 배선 기판 상에 페이스 다운으로 실장되어 사용된다.
도 4a, 도 4b는, 반도체 장치(1)를 프린트 배선 기판(50)에 실장할 때에 있어서의, 반도체 장치(1)와, 프린트 배선 기판(50) 및 프린트 배선 기판(50) 상에 배치되는 배선 패턴(51~53)의 관계를 도시한 모식도이다. 도 4a, 도 4b 및 후술의 도 5b, 6a, 6b에 있어서, 제1 트랜지스터 및 제2 트랜지스터를, 각각, FET1 및 FET2로 기재한다.
프린트 배선 기판(50)에는 임의의 설계에 의거하여 배선 패턴(51~53)이 배치되는데, 주로 리튬 이온 전지 팩이 이용되는 스마트폰, 태블릿 등의 충방전에 있어서는, 전지로부터의 방전 동작과 전지로의 충전 동작을 전류의 온 오프로 제어하기 위해, 프린트 배선 기판(50) 상에 배치되는 배선 패턴(51~53)은, 클리어런스(분리)(54)를 끼우고 있으며, 클리어런스(54)에 반도체 장치(1)가 중개하도록 실장된다. 도 4b에 있어서는, 도면의 중앙 위치에서 배선 패턴(51, 53)이 클리어런스(54)를 끼우고 있다.
페이스 다운 실장하는 반도체 장치(1)에서는, 복수의 제1 소스 패드(111a~111f)의 각각과, 이들에 대응하여 배선 패턴(51) 상에 배치되는, 복수의 제1 실장 소스 패드(511a~511f)의 각각이, 땜납 등에 의한 도전성 접합재를 개재하여 접합된다. 이하에서는, 복수의 제1 실장 소스 패드(511a~511f)를, 간단히 「복수의 제1 실장 소스 패드(511)」로 칭하기도 한다. 마찬가지로, 복수의 제2 소스 패드(121a~121f)의 각각과, 이들에 대응하여 배선 패턴(53) 상에 배치되는, 복수의 제2 실장 소스 패드(521a~521f)의 각각이, 땜납 등에 의한 도전성 접합재를 개재하여 접합된다. 이하에서는, 복수의 제2 실장 소스 패드(521a~521f)를, 간단히 「복수의 제2 실장 소스 패드(521)」로 칭하기도 한다. 또, 제1 게이트 패드(119) 및 제2 게이트 패드(129)의 각각과, 이들에 대응하여 배선 패턴(52) 상에 배치되는, 제1 실장 게이트 패드(519) 및 제2 실장 게이트 패드(529)의 각각이, 땜납 등에 의한 도전성 접합재를 개재하여 접합된다. 이후, 도전성 접합재로서 땜납을 이용하는 경우를 예로 인용한다. 땜납을 접합재로서 이용하는 경우, 리플로 실장을 행하여 250℃ 정도의 열처리를 행한다.
여기에서는, 편의상, 프린트 배선 기판(50) 상의 배선 패턴(51, 53)을 흐르는 주전류는, 도 4b의 좌측으로부터 우측을 향해 흐르는(도 3에 있어서의 충전에 대응한다) 상황을 상정하여, 도 4b와 도 3의 관련을 서술해 둔다. 도 4b 및 후술의 도 5b, 6a, 6b에 있어서, 주전류를, 흰색의 화살표로 모식적으로 나타낸다. 도 3에서, 전지(3)와 반도체 장치(1)의 제1 소스 전극(11)을 연결하는 배선이, 도 4b의 배선 패턴(51)에 상당한다. 배선 패턴(51)은, 복수의 제1 실장 소스 패드(511), 땜납, 복수의 제1 소스 패드(111)를 경유하여, 제1 소스 전극(11)에 접속된다. 도 3에서 제어(IC2)로부터 반도체 장치(1)의 제1 게이트 전극(19)(제2 게이트 전극(29))에 연결되는 배선은, 도 4b의 배선 패턴(52)에 상당한다. 배선 패턴(52)은, 제1 실장 게이트 패드(519)(제2 실장 게이트 패드(529)), 땜납, 제1 게이트 패드(119)(제2 게이트 패드(129))를 경유하여, 제1 게이트 전극(19)(제2 게이트 전극(29))에 접속된다. 도 3에서, 반도체 장치(1)의 제2 소스 전극(21)으로부터 부하(4)로 연결되는 배선이, 도 4b의 배선 패턴(53)에 상당한다. 배선 패턴(53)은, 제2 소스 전극(21)으로부터 복수의 제2 소스 패드(121), 땜납, 복수의 제2 실장 소스 패드(521)를 경유하여, 부하(4)에 접속된다.
반도체 장치(1)와, 반도체 장치(1)가 실장되는 프린트 배선 기판(50) 및 배선 패턴(51~53)에 관한 내용으로 돌아온다. 반도체 장치(1)는 클리어런스(54)를 끼우고 있는 배선 패턴(51, 53)의 중개하는 형태로 실장된다. 반도체 장치(1)는, 제2 게이트 전극(29)(제2 게이트 패드(129))에 역치 전압 이상의 전압을 인가하지 않는 한, 전류는 흐르지 않는다.
제2 게이트 전극(29)에 역치 전압 이상의 전압을 인가하면, 반도체 장치(1)의 주전류 경로가 열려 프린트 배선 기판(50) 상의 배선 패턴(51, 53)에 전류가 흐르게 된다. 일단 주전류 경로가 열리면, 반도체 장치(1)는, 기능적으로는 저항체 및 발열체와 같아진다. 따라서, 스마트폰, 태블릿 등의 리튬 이온 전지 팩에 사용되는 경우와 같이, 장시간 온 상태를 계속하는 것이 전망되는 회로에 대한 용도에 있어서는, 회로의 주전류 경로의 도통 저항의 저감이, 회로의 저소비 전력, 방열성 향상의 관점에서 중요해진다. 이로 인해, 회로의 주전류 경로에는 장해가 되는 저항체를 가능한 한 개재시키지 않는 것이 바람직하다.
그런데, 반도체 장치(1)를 포함하는 회로 전체의 도통시의 저항을, 도통 저항이라고 부르고, 또한, 온 상태에 있는 반도체 장치(1) 내부의 저항에 한정한 것은, 온 저항이라고 부르기로 한다. 또, 프린트 배선 기판(50)을 평면에서 볼 때, 프린트 배선 기판(50) 상에 있어서 전류가 흐르는 영역을 파워 라인이라고 부르기로 한다. 도 4b에서 이른바, 파워 라인은, 전류가 배선 패턴(51, 53)을 흐를 때에는 배선 패턴(51, 53)과 거의 같은 폭을 갖는 직선형상이며, 전류가 클리어런스(54)를 초과할(반도체 장치(1)에 주전류가 흐를) 때에는 반도체 장치(1)의 단변 길이(주전류가 흐르는 방향과 직교하는 방향에 평행한 변 길이)와 거의 같은 폭을 갖는 직선형상이 된다. 도통 저항을 저감하려면, 파워 라인의 폭은 가능한 한 넓고, 또한 파워 라인에는 저항체 등의 장해물을 가능한 한 배치하지 않게 설계하는 것이 요구된다.
클리어런스(54)를 중개하는 기능을 갖는 반도체 장치(1)에서는, 파워 라인에 있어서 주전류가 흐르는 방향으로 트랜지스터(10)(혹은 제1 영역(A1))와 트랜지스터(20)(혹은 제2 영역(A2))가 평면에서 볼 때 인접하도록 디바이스를 설계하는 것이 바람직하다. 따라서, 경계(90C)는, 주전류가 흐르는 방향과 대체로 직교하는 방향이며, 중앙선(90)과 완전하게는 일치하지 않더라도, 겹치는 부분이 있는 것이 많다.
상기 서술한 것을 도 5a, 도 5b를 이용하여 설명한다. 도 5a, 도 5b는, 제1 비교예에 따르는 반도체 장치를 제1 비교예에 따르는 프린트 배선 기판에 실장할 때에 있어서의, 제1 비교예에 따르는 반도체 장치와, 제1 비교예에 따르는 프린트 배선 기판 및 제1 비교예에 따르는 프린트 배선 기판 상에 배치되는 배선 패턴(1051, 1053)의 관계를 도시한 모식도이다.
만약 도 5a에 도시한 바와 같이, 제1 비교예에 따르는 반도체 장치에 있어서, 좌측으로부터 우측으로 흐르는 주전류의 방향과 직교하는 방향에, 트랜지스터(1010)(혹은 제1 영역(A1001))와 트랜지스터(1020)(혹은 제2 영역(A1002))가 인접하도록 배치되면, 도 5b에 도시한 바와 같이, 배선 패턴(1051)을 좌측으로부터 흘러 온 전류는, 제1 비교예에 따르는 반도체 장치에 있어서 일단 90° 직교하는 방향으로 꺾여 흐르고, 재차 90° 방향을 바꾸어 배선 패턴(1053)을 우측 방향으로 흐르는 경로를 형성할 수밖에 없다. 도 4b와 비교하면 명백한데, 도 5b와 같은 경우, 한정된 제1 비교예에 따르는 프린트 배선 기판의 폭을 이분하여 배선 패턴(1051, 1053)을 형성하지 않으면 안 되기 때문에 배선 패턴의 폭, 즉 파워 라인의 폭을 충분히 크게 할 수 없다. 따라서 트랜지스터(10)(혹은 제1 영역(A1))와 트랜지스터(20)(혹은 제2 영역(A2))는, 평면에서 볼 때 주전류가 흐르는 방향에 인접하는 것이 바람직하다.
파워 라인에 저항체를 가능한 한 배치하지 않는 점에 대해서는, 본 개시의 주의를 이루는 점이며, 도 6a, 도 6b를 이용하여, 반도체 장치(1)와 제2 비교예에 따르는 반도체 장치를 비교해, 반도체 장치(1)의 효과에 대해 설명한다. 제2 비교예는, 종래예의 전형 중 하나이다.
도 6a는, 반도체 장치(1)를 실장하는 프린트 배선 기판(50)에 주전류가 흐르는 모습을 도시한 모식도이다. 여기에서는, 편의상, 프린트 배선 기판(50) 상의 배선 패턴(51, 53)을 흐르는 주전류는, 도 6a의 좌측으로부터 우측을 향해 흐르는 상황을 상정한다.
도 6b는, 제2 비교예에 따르는 반도체 장치를 실장하는 제2 비교예에 따르는 프린트 배선 기판에 주전류가 흐르는 모습을 도시한 모식도이다. 여기에서는, 편의상, 제2 비교예에 따르는 프린트 기판 상의 배선 패턴(1151, 1153)을 흐르는 주전류는, 도 6b의 좌측으로부터 우측을 향해 흐르는 상황을 상정한다.
반도체 장치(1), 제2 비교예에 따르는 반도체 장치 모두, 동일한 칩 사이즈이다.
반도체 장치(1)에서는, 반도체층(40)을 평면에서 볼 때, 제1 게이트 패드(119) 및 제2 게이트 패드(129)가, 각각, 한쪽의 장변(91) 및 다른쪽의 장변(92) 근방에 배치되어 있는 것에 비해, 제2 비교예에 따르는 반도체 장치에서는, 반도체층을 평면에서 볼 때, 제1 게이트 패드(1119) 및 제2 게이트 패드(1129)가, 각각, 한쪽의 단변(1193) 및 다른쪽의 단변(1194)의 중앙 근방에 배치되어 있는 점이 상이하다.
반도체 장치(1)와 제2 비교예에 따르는 반도체 장치에서, 복수의 제1 소스 패드(111)의 총 면적과 복수의 제1 소스 패드(1111)의 총 면적이 동일하고, 복수의 제2 소스 패드(121)의 총 면적과 복수의 제2 소스 패드(1121)의 총 면적이 동일하다. 이로 인해, 반도체 장치(1)와 제2 비교예에 따르는 반도체 장치에서, 복수의 소스 패드의 총 면적의 차이가 온 저항에 미치는 영향은 없다. 그 외에, 디바이스의 기능, 특성에 영향을 주는 구조의 차이나 상이한 점은 없다.
원래, 반도체 장치(1) 및 제2 비교예에 따르는 반도체 장치(이하, 이들을 구별하지 않는 경우에는, 이들의 총칭으로서, 간단히 「반도체 장치」로 칭한다)의 게이트 전극(혹은 게이트 패드) 및 그 근방 영역에는, 반도체 장치에 있어서의 주전류 경로에 전류를 흐르게 하는 제어 기능이 구비된다. 반도체 장치의 온 저항을 저감하기 위해서는 주전류 경로(활성 영역(반도체 장치(1)에 있어서는, 도 1 중의 파선 내))를 가능한 한 넓게 확보하는 것이 요구되는데, 게이트 전극 및 그 근방 영역은 제어 기능 부분으로서 주전류 경로(활성 영역(반도체 장치(1)에 있어서는, 도 1 중의 파선 내))를 침식하고 있는 도통의 장해 영역으로 보지 않으면 안 된다. 즉 게이트 전극 및 그 근방 영역은, 반도체 장치의 기능상, 필요 불가결한 영역인 반면, 온 저항의 저감을 위해서는 가능한 한 축소하고 싶은 영역이 된다.
상기와 같은 생각으로, 반도체 장치와 제2 비교예에 따르는 반도체 장치를 비교하면, 제2 비교예에 따르는 반도체 장치에서는, 제1 게이트 패드(1119) 및 제2 게이트 패드(1129)가 파워 라인의 중앙에 배치되어 있고, 도통의 장해를 이루는 것으로 되어 있다.
또, 제2 비교예에 따르는 반도체 장치에서는, 회로 전체로 파악한 경우, 도면의 좌측으로부터 배선 패턴(1151)의 폭 전체로 흘러 오는 주전류는, 제1 게이트 패드(1119)가 파워 라인의 폭의 중앙에 배치되기 때문에, 이것을 피하도록 흐름이 분단된다(도 6b 참조). 분단된 주전류는, 제2 비교예에 따르는 반도체 장치의 중앙 부근에서는 합류하는데, 제2 게이트 패드(1129)가 파워 라인의 폭의 중앙에 배치되기 때문에, 재차, 분단되어 흘러, 도면 우측을 향해 가게 된다.
이에 비해, 반도체 장치(1)에서는, 제1 게이트 패드(119) 및 제2 게이트 패드(129)가 파워 라인의 가장자리에 치우쳐 배치되어 있고, 도통의 장해가 되기 어려워지고 있다.
또, 반도체 장치(1)에서는, 회로 전체로 파악한 경우, 도면의 좌측으로부터 배선 패턴(51)의 폭 전체로 흘러 오는 주전류는, 제1 게이트 패드(119) 및 제2 게이트 패드(129)가 파워 라인의 가장자리에 치우쳐 배치되기 때문에, 이것이 원인으로 흐름이 분단될 일은 없다(도 6a 참조). 주전류는 반도체 장치(1)의 단변측의 폭의 제한 이외에 어떤 장해를 받는 일 없이, 그 흐름을 대강 유지한 채로, 도면 좌측으로부터 우측을 향해 흘러가게 된다.
이러한 것으로부터, 반도체 장치(1)는, 제2 비교예에 따르는 반도체 장치에 비해, 주전류의 흐름이 방해되는 작용이 적고, 도통 저항의 증대를 억제하는데 있어서 보다 효과적이라고 할 수 있다.
또한, 제1 게이트 패드(119) 및 제2 게이트 패드(129)가 파워 라인의 가장자리에 치우쳐 있다는 것은, 제1 게이트 패드(119) 및 제2 게이트 패드(129)가, 각각, 반도체 장치(1)의 제1 방향에 평행한 한쪽의 장변(91) 및 다른쪽의 장변(92)과의 사이에, 복수의 제1 소스 패드(111) 및 복수의 제2 소스 패드(121)를 일부라도 끼우지 않고 배치되어 있는 것을 가리킨다.
또, 반도체 장치(1)에서는, 제1 게이트 패드(119)는, 파워 라인의 가장자리에 치우쳐 있을 뿐만 아니라, 또한, 제1 방향에 있어서의, 경계(90C)와의 사이에, 다른 복수의 제1 소스 패드(111)를 끼우지 않는 위치에 배치되어 있다. 마찬가지로, 제2 게이트 패드(129)는, 파워 라인의 가장자리에 치우쳐 있을 뿐만 아니라, 또한, 제1 방향에 있어서의, 경계(90C)와의 사이에, 복수의 제2 소스 패드(121)를 끼우지 않는 위치에 배치되어 있다. 즉, 반도체 장치(1)를 평면에서 볼 때, 제1 게이트 패드(119) 및 제2 게이트 패드(129)는, 각각, 경계(90C) 근방에 배치되어 있다. 이러한 배치이면, 다른 위치에 게이트 패드가 배치되는 경우에 비해, 주전류의 직선적인 흐름을 방해하는 작용이 기하학적으로 더욱 적다. 따라서 도통 저항의 증대를 억제하는 효과가 얻어진다.
발명자는, 열심히 검토, 실험을 행함에 따라 상기 지견을 얻었다. 그리고, 상기 지견에 의거하여, 회로 전체를 통해 도통 저항의 저감에 효과가 있는 반도체 장치(1)에 상도했다.
반도체 장치(1)는, 페이스 다운 실장이 가능한 칩 사이즈 패키지형의 반도체 장치로서, 반도체층과, 상기 반도체층의 이면에 접촉하여 형성된 금속층과, 상기 반도체층 내의 제1 영역에 형성된 제1 종형 MOS 트랜지스터와, 상기 반도체층을 평면에서 볼 때, 상기 반도체층 내에서 상기 제1 영역에 인접한 제2 영역에 형성된 제2 종형 MOS 트랜지스터를 갖고, 상기 반도체층은, 반도체 기판을 가지며, 상기 제1 종형 MOS 트랜지스터와 상기 제2 종형 MOS 트랜지스터의 각각은, 상기 반도체층의 표면에, 상기 페이스 다운 실장시에 실장 기판에 접합되는, 복수의 제1 소스 패드 및 제1 게이트 패드와, 복수의 제2 소스 패드 및 제2 게이트 패드를 갖고, 상기 반도체 기판은, 상기 제1 종형 MOS 트랜지스터 및 상기 제2 종형 MOS 트랜지스터의 공통 드레인 영역으로서 기능하며, 상기 평면에서 볼 때, 상기 반도체층은 직사각형 형상이고, 상기 제1 종형 MOS 트랜지스터와 상기 제2 종형 MOS 트랜지스터가 제1 방향으로 늘어서고, 상기 제1 방향으로 주전류가 흐르며, 상기 제1 게이트 패드는, 상기 반도체층의 4개의 변 중, 상기 제1 방향에 평행하고 또한 최근접하는 제1 변과의 사이에, 및, 상기 제1 방향에 있어서의 상기 제1 영역과 상기 제2 영역의 경계와의 사이에, 상기 복수의 제1 소스 패드가 일부라도 끼워지지 않도록 배치되고, 상기 제2 게이트 패드는, 상기 반도체층의 4개의 변 중, 상기 제1 방향에 평행하고 또한 최근접하는 제2 변과의 사이에, 및, 상기 제1 방향에 있어서의 상기 경계와의 사이에, 상기 복수의 제2 소스 패드가 일부라도 끼워지지 않도록 배치된, 반도체 장치이다.
상기 구성의 반도체 장치(1)에 의하면, 파워 라인에 있어서는 장해물이 되어 버리는, 주전류의 제어 기능 부분인 제1 게이트 패드(119) 및 제2 게이트 패드(129)가, 파워 라인의 가장자리에 치우쳐 배치되므로, 주전류가 분단되어 흐르는 일이 없고, 도통 저항의 증대를 억제하는데에 효과적이다.
또, 제1 게이트 패드(119) 및 제2 게이트 패드(129)는 각각, 경계(90C) 근방에 배치되기 때문에, 다른 위치에 게이트 패드를 구비하는 경우에 비해, 주전류의 직선적인 흐름을 방해하는 작용이 기하학적으로 더욱 적고, 도통 저항을 불필요하게 증대시킬 우려가 더욱 적다.
도 7a~도 7g, 도 8a~도 8d, 도 9a, 9b는, 상기 구성의 반도체 장치(1)의 조건을 만족하는 전극 패드의 배치예를 도시한 모식도이다.
반도체 장치(1)의 형상은, 예를 들어, 도 9a, 도 9b에 도시한 바와 같이, 반도체층(40)이, 대략 정방형상이어도 된다. 이때 반도체층(40)에는 장변, 단변이라고 하는 표현이 성립하지 않으나, 트랜지스터(10)(혹은 제1 영역(A1))와 트랜지스터(20)(혹은 제2 영역(A2))가 늘어서는 방향인 제1 방향, 및 제1 방향과 직교하는 방향이라고 하는 표현을 이용하여, 반도체 장치(1)의 전극 패드의 배치와의 관계성을 서술하는 것으로 한다.
제1 게이트 패드(119) 및 제2 게이트 패드(129)가 파워 라인의 장해가 되지 않는 구성으로는, 반도체 장치(1)는, 상기 제2 변은 상기 제1 변과 대향하는 변인 것이 바람직하다.
이러한 구성으로 함으로써, 반도체 장치(1)의 주전류의 흐름이, 제1 게이트 패드(119) 및 제2 게이트 패드(129)에 의해서 방해되는 영향의 대칭성을 높일 수 있다. 반도체 장치(1)의 주전류는 쌍방향으로 경로를 갖는 것을 생각하면, 트랜지스터(10)와 트랜지스터(20)가 선대칭 혹은 점대칭인 전극 패드의 배치이면, 주전류 방향의 순역의 차이에 있어서의 도통 특성 및 발열 특성의 치우침이 생기기 어려워지는 효과가 얻어지기 때문에, 상기 구성이 바람직하다. 예를 들어 스마트폰, 태블릿 등의 리튬 이온 전지 팩이 반도체 장치(1)를 이용하는 회로를 탑재한다면, 충전, 방전 중 어느 것에 있어서도 어떤 특별한 취급의 차이를 설치할 필요는 없다.
또, 상기 구성의 반도체 장치(1)에 의하면, 주전류의 제어 기능 부분인 제1 게이트 패드(119) 및 제2 게이트 패드(129)를, 중앙선(90)의 근방(특히, 중앙선의 바로 위)에 배치하는 것도 가능해진다. 제1 게이트 패드(119) 및 제2 게이트 패드(129)를 배치하는 영역으로서, 반도체 장치(1)의 중앙선(90) 근방을 이용함으로써, 원래 주전류 경로(활성 영역, 도 1 중의 파선 내)가 형성되어 있지 않은 영역을, 게이트 패드를 배치하는 영역으로서 어느 정도 활용할 수 있기 때문에, 다른 위치에 게이트 패드가 배치되는 경우에 비해, 활성 영역이 침식되는 비율이 억제된다. 그 효과에 의해서 온 저항의 저감이 가능해진다. 또, 온 저항의 저감에 의해서 발열을 억제하는 효과도 기대할 수 있다.
또한, 상기 구성의 반도체 장치(1)에 의하면, 반도체 장치(1)의 더 나은 온 저항 저감의 효과가 있다. 원래, 제1 영역(A1)과 제2 영역(A2)의 경계(90C)에 있어서는, 복수의 제1 소스 패드(111)와 복수의 제2 소스 패드(121)의 단락을 피하기 위해서, 약간 넓은 간격을 두는 배치를 설계하는 것이 자연스럽다. 도 6a와 도 6b를 비교하면 명백하나, 상기 구성의 반도체 장치(1)에서는, 원래 아무것도 설치하지 않는 이 간격을, 게이트 패드를 설치하는데에 유효 이용하기 위해서, 소스 패드를 점유할 수 있는 면적이 다른 부분에서 증가하게 된다. 따라서 그만큼, 복수의 제1 소스 패드(111) 및 복수의 제2 소스 패드(121)의 총 면적을 증대시킬 수 있다. 즉, 온 저항 저감의 효과를 향수할 수 있다.
그런데, 도 7c에 도시한 바와 같이, 복수의 제1 소스 패드(111) 및 복수의 제2 소스 패드(121)는, 길이 방향으로 추가로 복수로 분리되어 있어도 된다. 이러한 경우, 실장시에 땜납 돌출 등의 실장 상의 문제점을 경감하는 효과가 높아진다. 또, 후술하는 언더필(underfill)재의 침투가 진행되기 쉬워지는 효과가 얻어진다. 단, 복수의 제1 소스 패드(111)의 총 면적 및 복수의 제2 소스 패드(121)의 총 면적을 과도하게 작게 하면 온 저항 증대의 부작용이 나타난다. 이로 인해, 복수의 제1 소스 패드(111) 및 복수의 제2 소스 패드(121)를, 길이 방향으로 추가로 복수로 분리할지의 여부는, 온 저항 저감과 실장 문제점 경감의 트레이드 오프의 관계가 된다.
또한, 도 7a~도 7d에서는, 중앙선(90)과 일치하지 않는 위치에 경계(90C)가 존재하는 구성의 예가 도시되어 있는데, 경계(90C)의 위치는, 반드시, 도 7a~도 7d에 도시된 바와 같은 위치에 한정될 필요는 없다.
또, 도 7d에 도시한 바와 같이, 제1 게이트 패드(119) 및 제2 게이트 패드(129)는, 각각, 복수 존재하고 있어도 된다. 1개 이상의 제1 게이트 패드(119)(도 7d에 있어서는, 제1 게이트 패드(119A)와 제1 게이트 패드(119B)의 2개)및 1개 이상의 제2 게이트 패드(129)(도 7d에 있어서는, 제2 게이트 패드(129A)와 제2 게이트 패드(129B)의 2개)의 각각은, 그 형상이 대략 원형상에 한정될 필요는 없으며, 또, 그 형상이 게이트 패드 사이에서 통일되어 있을 필요도 없다.
제1 게이트 패드(119)가 복수 있는 경우에는, 복수의 제1 게이트 패드(119)는, 각각, 반도체층(40)의 제1 방향에 평행한 변과의 사이에, 혹은, 제1 방향에 있어서의, 경계(90C)와의 사이에, 복수의 제1 소스 패드(111)가 일부라도 끼워지지 않도록 배치되는 것이 중요한데, 다른 제1 게이트 패드(119)가 끼워지도록 배치되어 있어도 상관없다. 마찬가지로, 제2 게이트 패드(129)가 복수 있는 경우에는, 복수의 제2 게이트 패드(129)는, 각각, 반도체층(40)의 제1 방향에 평행한 변과의 사이에, 혹은, 제1 방향에 있어서의, 경계(90C)와의 사이에, 복수의 제2 소스 패드(121)가 일부라도 끼워지지 않도록 배치되는 것이 중요한데, 다른 제2 게이트 패드(129)가 끼워지도록 배치되어 있어도 상관없다.
또한, 복수의 제1 소스 패드(111) 및 복수의 제2 소스 패드(121)의 각각은, 대략 장방형상에 한정되지 않으며, 도 7e에 도시한 바와 같이, 대략 원형상의 군이어도 된다. 단, 각 군은, 제1 방향에 있어서 띠형상으로 배치되는 것이 바람직하다. 여기서, 띠형상으로 배치된다는 것은, 대상물이, 어느 방향에 있어서, 일정의 폭 안에 들어가 배치되는 것을 의미한다. 도 7e에 도시한 바와 같이 각 소스 패드가 대략 원형상의 군인 경우, 각 군을, 제1 소스 패드(111a) 등으로 칭한다.
도 9b에 도시한 바와 같이, 반도체층(40)이 대략 정방형상인 경우에도, 소스 패드의 형상이 대략 원형상의 군이어도 상관없다.
또한, 반도체 장치(1)는, 상기 평면에서 볼 때, 상기 반도체층을, 상기 제1 방향으로 이등분하는 중앙선에 대해서, 상기 제1 게이트 패드 및 상기 제2 게이트 패드는, 각각 상기 중앙선에 접촉하도록 배치되었다고 하는 것이 바람직하다.
이러한 구성으로 함으로써, 반도체 장치(1)의 주전류의 흐름이, 제1 게이트 패드(119) 및 제2 게이트 패드(129)에 의해서 방해되는 영향의 대칭성을 더욱 높일 수 있다.
상기 구성의 반도체 장치(1)는, 예를 들어, 도 7b에 도시된다. 도 7b에 도시되는 반도체 장치(1)에 있어서, 반도체 장치(1)의 국소 영역에 착목하면, 제1 국소 영역(191)은, 예를 들어, 도 8d에 도시되는 반도체 장치(1)의 제1 국소 영역(291)에 비해, 트랜지스터(10) 측으로부터 트랜지스터(20) 측으로의 주전류의 흐름을 생각하는 경우와, 트랜지스터(20) 측으로부터 트랜지스터(10) 측으로의 주전류의 흐름을 생각하는 경우의 대칭성이, 보다 높아지고 있다. 마찬가지로, 도 7b에 도시되는 반도체 장치(1)에 있어서, 제2 국소 영역(192)은, 예를 들어, 도 8d에 도시되는 반도체 장치(1)의 제2 국소 영역(292)에 비해, 트랜지스터(10) 측으로부터 트랜지스터(20) 측으로의 주전류의 흐름을 생각하는 경우와, 트랜지스터(20) 측으로부터 트랜지스터(10) 측으로의 주전류의 흐름을 생각하는 경우의 대칭성이, 보다 높아지고 있다.
이와 같이, 상기 구성의 반도체 장치(1)에 의하면, 반도체 장치(1)를 국소적으로 파악한 경우에 있어서의, 반도체 장치(1)의 주전류의 흐름이, 제1 게이트 패드(119) 및 제2 게이트 패드(129)에 의해서 방해되는 영향의 대칭성을 더욱 높일 수 있다.
또, 게이트 전극이 활성 영역을 침식하는 비율을 더욱 억제할 수 있기 때문에, 이 효과에 의한 도통 저항의 저감 및 발열을 더욱 억제하는 효과를 기대할 수 있다. 또한, 제1 영역(A1)과 제2 영역(A2)의 경계(90C) 부근에 있어서, 원래 아무것도 설치하지 않는 간격을 보다 유효하게 이용할 수 있기 때문에, 복수의 제1 소스 패드(111) 및 복수의 제2 소스 패드(121)의 총 면적을 더욱 증대시킬 수 있다. 즉, 온 저항 저감의 효과를 더욱 향수할 수 있다.
또한, 반도체 장치(1)는, 도 8a, 도 8b에 도시된 바와 같이, 상기 제2 변은 상기 제1 변과 동일한 변으로 해도 된다.
이러한 구성으로 함으로써, 반도체 장치(1)에 있어서, 트랜지스터(10)의 제어 기능 부분인 제1 게이트 패드(119)와, 트랜지스터(20)의 제어 기능 부분인 제2 게이트 패드(129)를, 1개소에 집약할 수 있다. 이때, 프린트 기판 상의 배선 패턴에 있어서도 제어계를 편측에 집약 배치할 수 있기 때문에, 상기 구성의 반도체 장치(1)는, 회로 설계의 자유도를 높이는 것에 기여할 수 있다.
여기까지 설명해 온 바와 같이, 발명자는, 반도체 장치(1)의 온 저항 저감의 효과를 높이는 것은, 제1 게이트 패드(119) 및 제2 게이트 패드(129)의 배치를, 이하의 2조건을 만족하는 것이 중요하다고 생각하고 있다. 즉 (1) 제1 방향에 평행한 변의 근방에 배치하고, (2) 중앙선(90)의 근방에 배치한다는 것이다. 주전류 경로의 장해가 되는 제어 기능 부분을, (1) 파워 라인의 가장자리에 치우친다, (2) 원래 유효 영역이 설치되어 있지 않은 부분에 충당한다, 라고 하는 것이 그 사상이다.
이 중 (2)를 알아내면, 가장 바람직한 것은, 상기 평면에서 볼 때, 상기 경계는, 크랭크형상이라고 말할 수 있다.
왜냐하면, 상기 구성의 반도체 장치(1)에 의하면, 주전류의 제어 기능 부분인 제1 게이트 패드(119) 및 제2 게이트 패드(129)를, 중앙선(90)의 근방(특히, 중앙선(90)의 바로 위)에 배치하는 것이 가능해지기 때문이다. 전술한 바와 같이, 제1 게이트 패드(119) 및 제2 게이트 패드(129)를 배치하는 영역으로서, 반도체 장치(1)의 중앙선(90) 근방을 이용함으로써, 원래 주전류 경로(활성 영역, 도 1 중의 파선 내)가 형성되어 있지 않은 영역을, 게이트 패드를 배치하는 영역으로서 어느 정도 활용할 수 있기 때문에, 다른 위치에 게이트 패드가 배치되는 경우에 비해, 활성 영역이 침식되는 비율을 억제된다. 그 효과에 의해서 온 저항의 저감이 가능해진다. 또, 온 저항의 저감에 의해서 발열을 억제하는 효과도 기대할 수 있다.
예를 들어, 도 7a에 도시한 바와 같이, 제1 게이트 패드(119)의 중심과 제2 게이트 패드(129)의 중심이 모두 중앙선(90) 상에 배치되는 것이, 도 8d에 도시되는 위치에, 즉, 중앙선(90)에 접촉하지 않는 위치에, 제1 게이트 패드(119)와 제2 게이트 패드(129)가 배치되는 것보다 바람직하다.
도 10에 도시되는 위치에, 제1 게이트 패드(119)와, 제2 게이트 패드(129)와, 경계(90C)가 배치되는 경우에는, 제1 영역(A1)에 속하는 영역(901)에, 트랜지스터(10)에 대한 서지 전류 우회용의 제3 종형 MOS 트랜지스터(이하, 「트랜지스터(60)」로 칭한다.)를 배치하고, 제2 영역(A2)에 속하는 영역(902)에, 트랜지스터(20)에 대한 서지 전류 우회용의 제4 종형 MOS 트랜지스터(이하, 「트랜지스터(70)」로 칭한다.)를 배치하는 것이 바람직하다.
즉, 반도체 장치(1)는, 또한, 상기 제1 영역에 형성된, 상기 제1 종형 MOS 트랜지스터에 대한 서지 전류 우회용의 제3 종형 MOS 트랜지스터와, 상기 제2 영역에 형성된, 상기 제2 종형 MOS 트랜지스터에 대한 서지 전류 우회용의 제4 종형 MOS 트랜지스터를 갖고, 상기 평면에서 볼 때, 상기 제3 종형 MOS 트랜지스터와 상기 제4 종형 MOS 트랜지스터의 각각은, 상기 제1 게이트 패드와 상기 제2 게이트 패드 사이에 배치되었다고 하는 것이 바람직하다.
도 11은, 상기 구성의 반도체 장치(1)의 일례를 도시한 회로도이다.
도 11에 도시한 바와 같이, 상기 구성의 반도체 장치(1)의 일례는, 도 3에 예시되는 구성의 반도체 장치(1)에 대해서, 트랜지스터(60)와, 트랜지스터(70)가 추가되어 구성된다. 또, 도 11에는, 도 3에 있어서 도시가 생략되어 있던 제1 쌍방향 제너 다이오드(ZD1)와, 제2 쌍방향 제너 다이오드(ZD2)를 도시하고 있다.
도 12는, 상기 구성의 반도체 장치(1)의 구조의 일례를 도시한 단면도이다. 도 12는, 도 10의 A-A에 있어서의 절단면을 나타낸다.
도 11, 도 12에 도시한 바와 같이, 상기 구성의 반도체 장치(1)는, 제1 영역(A1)에 형성된, 트랜지스터(10)에 대한 서지 전류 우회용의 트랜지스터(60)와, 제2 영역(A2)에 형성된, 트랜지스터(20)에 대한 서지 전류 우회용의 트랜지스터(70)를 구비한다. 여기서, 트랜지스터(60)와 트랜지스터(70)의 각각은, 도 10에 도시한 바와 같이, 제1 게이트 패드(119)와 제2 게이트 패드(129) 사이에 적어도 일부가 끼워지도록 배치된다. 그 이유는 후술한다.
도 10 및 도 12에 도시한 바와 같이, 제1 영역(A1)에 속하는 영역(901)에는, 제2 도전형의 불순물을 포함하는 제3 바디 영역(1018)이 형성되어 있다. 제3 바디 영역(1018)에는, 제1 도전형의 불순물을 포함하는 제3 소스 영역(1014), 제3 게이트 도체(1015), 및 제3 게이트 절연막(1016)이 형성되어 있다. 제3 게이트 도체(1015)는, 제1 소스 전극(11)의 부분(13)에 전기적으로 접속된다. 또, 제2 영역(A2)에 속하는 영역(902)에는, 제2 도전형의 불순물을 포함하는 제4 바디 영역(2018)이 형성되어 있다. 제4 바디 영역(2018)에는, 제1 도전형의 불순물을 포함하는 제4 소스 영역(2014), 제4 게이트 도체(2015), 및 제4 게이트 절연막(2016)이 형성되어 있다. 제4 게이트 도체(2015)는, 제2 소스 전극(21)의 부분(23)에 전기적으로 접속된다.
트랜지스터(60) 및 트랜지스터(70)의 상기 구성에 의해, 저농도 불순물층(33)과 반도체 기판(32)은, 트랜지스터(10)의 제1 드레인 영역, 트랜지스터(20)의 제2 드레인 영역, 트랜지스터(60)의 제3 드레인 영역, 및, 트랜지스터(70)의 제4 드레인 영역이 공통화된, 공통 드레인 영역으로서 기능한다.
도 13은, 제1 쌍방향 제너 다이오드(ZD1)(제2 쌍방향 제너 다이오드(ZD2))의 상면 투시도이고, 도 14는, 도 13에 도시한 B0-B1면에 있어서의 단면도이다.
도 13 및 도 14에 도시한 바와 같이, 제1 쌍방향 제너 다이오드(ZD1)는, 수평 방향으로 늘어서 배치된, 제1 도전형의 폴리 실리콘층인 층(171A), 층(173A) 및 층(175A)과, 제2 도전형의 폴리실리콘층인 층(172A) 및 층(174A)으로 이루어진다. 층(171A)~층(175A)의 위에는 층간 절연층(34)이 형성되어 있고, 층(171A)은 접속부(176A)를 개재하여 제1 소스 전극(11)과, 층(175A)은 접속부(177A)를 개재하여 제1 게이트 전극(19)과, 각각 접촉 접속되어 있다.
또, 제2 쌍방향 제너 다이오드(ZD2)도 상기의 제1 쌍방향 제너 다이오드(ZD1)와 같은 구성이며, 층(171B)은 접속부(176B)를 개재하여 제2 소스 전극(21)과 층(175B)은 접속부(177B)를 개재하여 제2 게이트 전극(29)과, 각각 접촉 접속되어 있다.
이하, 트랜지스터(60) 및 트랜지스터(70)에 대해 설명한다. 트랜지스터(60) 및 트랜지스터(70)는, 주전류 경로를 이루는 트랜지스터(10) 및 트랜지스터(20)에 비하면, 디바이스의 구조상 자연스럽게 구비하게 되는 기생 바이폴러 트랜지스터가, 동작 온 하기 쉬워지도록 설계된다. 구체적으로는, 트랜지스터(10) 및 트랜지스터(20)와, 트랜지스터(60) 및 트랜지스터(70)에서, 게이트 도체가 연신하는 방향과 직교하는 형태로 번갈아 설치하는 소스 영역과 바디 영역의 점유 면적비(평면에서 봤을 때)를 변화시킨다. 게이트 도체가 연신하는 방향을 따른 일정한 폭 내에 있어서, 바디 영역에 비해 소스 영역이 출현하는 비율을 크게 할수록, 기생 바이폴러 트랜지스터가 동작 온 하기 쉬운 트랜지스터를 구성할 수 있다. 기생 바이폴러 트랜지스터가 동작 온 하기 쉬우면 서지 전류는, 기생 바이폴러 트랜지스터를 지나 흐르기 쉬워지기 때문에, 굳이 동작 온 하기 쉬운 트랜지스터를 구비함에 따라 서지 전류의 경로를 조작하는 것이 가능해진다.
제1 영역(A1)에 속하는 영역(901)에 기생 바이폴러 트랜지스터가 동작 온 하기 쉬운 트랜지스터(60)를 설치하면, 트랜지스터(20)의 복수의 제2 소스 패드(121)로부터 제1 영역(A1)으로 서지 전류가 흘러온 경우, 서지 전류는 트랜지스터(10)에 도달하기 전에, 경계(90C) 근방에 구비되어 있는 트랜지스터(60)를 먼저 경과하게 된다. 또한 트랜지스터(60)는 트랜지스터(10)보다 기생 바이폴러 트랜지스터가 동작 온 하기 쉬운 구조로 되어 있기 때문에, 서지 전류는 트랜지스터(60)의 기생 바이폴러 트랜지스터를 지나 방전된다. 따라서 주전류 경로를 이루는 트랜지스터(10)가 서지 전류의 도통에 수반하여 파괴될 우려가 적고, 반도체 장치(1)의 주기능이 없어질 가능성을 낮출 수 있다. 도 11 및 도 15에, 서지 전류가 흐르는 전형적인 경로를 도시한다.
마찬가지로, 제2 영역(A2)에 속하는 영역(902)에 기생 바이폴러 트랜지스터가 동작 온 하기 쉬운 트랜지스터(70)를 설치하면, 트랜지스터(10)의 복수의 제1 소스 패드(111)로부터 제2 영역(A2)으로 서지 전류가 흘러온 경우, 서지 전류는 트랜지스터(20)에 도달하기 전에, 경계(90C) 근방에 구비되어 있는 트랜지스터(70)를 먼저 경과하게 된다. 또한 트랜지스터(70)는 트랜지스터(20)보다 기생 바이폴러 트랜지스터가 동작 온 하기 쉬운 구조로 되어 있기 때문에, 서지 전류는 트랜지스터(70)의 기생 바이폴러 트랜지스터를 지나 방전된다. 따라서 주전류 경로를 이루는 트랜지스터(20)가 서지 전류의 도통에 수반하여 파괴될 우려가 적고, 반도체 장치(1)의 주기능이 없어질 가능성을 낮출 수 있다.
이와 같이, 상기 구성의 반도체 장치(1)에 의하면, 서지 전류가, 트랜지스터(10) 및 트랜지스터(20)에 흐르는 것을 회피할 수 있으므로, ESD 내성을 향상시킬 수 있다.
그런데, 도통 저항을 저감하기 위해서는, 반도체 장치(1)의 온 저항을 저감하는 것이 특히 중요하다. 왜냐하면 도통시의 회로 전체를 파악한 경우, 반도체 장치(1)가 가장 저항이 큰 부분에 해당하게 되기 때문이다. 또, 도통시의 반도체 장치(1)에는, 온 저항의 크기에 수반하는 발열도 생기고 있어, 발열을 가능한 한 억제하고, 효율적으로 방산하는 것도 필요하다.
반도체 장치(1)의 온 저항 저감 및 방열성 향상에는, 복수의 제1 소스 패드(111) 및 복수의 제2 소스 패드(121)의 총 면적이 큰 것이 유용하다. 땜납이 접촉하는 면적이 크면, 주전류 경로도 확대되는 대다가 땜납을 통해, 발생한 열을 방산할 수 있기 때문이다. 그래서, 반도체 장치(1)는, 상기 평면에서 볼 때, 상기 복수의 제1 소스 패드의 적어도 일부와, 상기 복수의 제2 소스 패드의 적어도 일부는, 상기 제1 게이트 패드와 상기 제2 게이트 패드 사이에 끼워지도록 배치되었다고 하는 것이 유용하다.
이러한 구성으로 함으로써, 제1 게이트 패드(119) 및 제2 게이트 패드(129)를 파워 라인의 가장자리에 치우쳐 도통의 장해가 되는 것을 피하면서, 가능한 한, 복수의 제1 소스 패드(111) 및 복수의 제2 소스 패드(121)의 총 면적을 크게 할 수 있기 때문에, 온 저항 저감과 고방열성을 실현할 수 있다.
반도체 장치(1)의 온 저항 저감의 수단으로서, 반도체 장치(1)의 디바이스 구조 내부의 주전류 경로(도 2b 참조)를 감안하여, 도 2b 중의 수직 방향으로 흐르는 주전류의 저항 성분인 반도체층(40)의 박막화를 들 수 있다. 또 공통 드레인 전극인 금속층(30)을 후막화하는 것도 온 저항을 저감하는 것에 유용하다. 즉 반도체 장치(1)에서는 반도체층(40)을 박막화하고, 금속층(30)을 후막화하는 것이 온 저항 저감에 효과적이다. 그러나 반도체층(40)과 금속층(30)의 각각의 두께가 접근해 오면, 반도체와 금속의, 열팽창 계수, 영률(Young's modulus) 등의 물성값의 차이에 기인하여, 고온시에 반도체 장치(1)에 생기는 휘어짐이 증대하는 것이 알려져 있다.
반도체 장치(1)에 생기는 휘어짐은 주로, 땜납의 리플로 실장에 있어서 250℃ 정도의 열처리를 행할 때의 고온 환경에서 발생한다. 플립 칩 실장에서는 금속층(30)을, 프린트 기판으로부터 멀어지는 방향을 향한 페이스 다운으로 실장을 행하는데, 고온시에는 금속층(30)이 반도체층(40)에 비해 팽창하기 때문에 프린트 기판으로부터 멀어지는 방향을 향해서 볼록한 모습으로 휘어짐이 생긴다.
도 16에 도시한 바와 같이, 반도체 장치(1)가 휘어져 버리면, 반도체 장치(1)의 실장을 행할 때에 상황이 좋지 않다. 볼록부에 해당하는 반도체 장치(1)의 중앙 부근에서는 땜납이 부족하여 접합 불량(땜납 퍼짐 부족)을 일으킬 가능성이 있는 반면, 휘어짐에 의해서 프린트 배선 기판 방향으로 눌리는 힘이 강해지는 반도체 장치(1)의 외주 영역에서는, 땜납이 본래 들어가야 할 영역으로부터 돌출하는 현상(땜납 돌출)이 여기저기에 보인다.
온 저항 저감을 위해서 추구하는 디바이스 구조(반도체층(40)의 박막화 및 금속층(30)의 후막화)에 대해서, 반도체 장치(1)의 휘어짐에 의한 실장 문제점을 경감하기 위해서는, 복수의 제1 소스 패드(111) 및 복수의 제2 소스 패드(121)의 배치를 적정화함으로써 대처가 가능하다. 발명자는, 열심히 검토, 실험 등을 행한 결과, 이하와 같이 몇 개의 개선 결과를 얻었다.
반도체 장치(1)는, 도 17에 도시한 바와 같이, 상기 평면에서 볼 때, 상기 반도체층은, 상기 제1 방향을 장변으로 하는 장방형상이고, 상기 복수의 제1 소스 패드의 각각, 및, 상기 복수의 제2 소스 패드의 각각은, 길이 방향이 상기 제1 방향과 평행한 대략 장방형상이며, 상기 복수의 제1 소스 패드는, 스트라이프형상으로 배치되고, 상기 복수의 제2 소스 패드는, 스트라이프형상으로 배치되었다고 해도 된다.
반도체층(40)이, 제1 방향을 장변으로 하는 장방형상인 경우, 리플로 실장에서의 고온시에 나타나는 반도체 장치(1)의 휘어짐은, 반도체층(40)의 장변과 평행한 방향으로 만곡하는 휘어짐이 된다. 이때 반도체층(40)의 한쪽의 단변에 가까운 영역 및 다른쪽의 단변에 가까운 영역에서는, 도 16에 모식적으로 도시한 바와 같이, 땜납이, 반도체 장치(1)의 중앙 부분보다 실장 기판 측으로 강하게 밀어넣어진다. 그러나, 상기 형상의, 복수의 제1 소스 패드(111)의 각각과 복수의 제2 소스 패드(121)의 각각이, 상기와 같이 배치되어 있으면, 반도체층(40)의 2개의 단변에 가까운 영역에서 밀어넣어진 땜납은, 반도체층(40)의 장변을 따라서 반도체 장치(1)의 중앙 부분(경계(90C) 부근)쪽으로 흘러 올 수 있다.
이로 인해, 도 17에 도시한 전극 패드의 배치에 있어서는, 반도체 장치(1)의 휘어짐이 큰 상황에 있어서도, 전극 패드의 규정의 영역으로부터 땜납이 돌출하기 어렵다.
또, 반도체 장치(1)는, 도 18a에 도시한 바와 같이, 상기 평면에서 볼 때, 상기 반도체층은, 상기 제1 방향과 직교하는 방향을 장변으로 하는 장방형상이고, 상기 복수의 제1 소스 패드의 각각, 및, 상기 복수의 제2 소스 패드의 각각은, 길이 방향이 상기 제1 방향과 직교하는 대략 장방형상이며, 상기 복수의 제1 소스 패드는, 스트라이프형상으로 배치되고, 상기 복수의 제2 소스 패드는, 스트라이프형상으로 배치되었다고 해도 된다.
반도체층(40)이, 제1 방향과 직교하는 방향을 장변으로 하는 장방형상인 경우, 리플로 실장에서의 고온시에 나타나는 반도체 장치(1)의 휘어짐은, 반도체층(40)의 장변과 평행한 방향으로 만곡하는 휘어짐이 된다. 반도체 장치(1)를 상기 구성으로 함으로써, 반도체층(40)이, 제1 방향과 직교하는 방향을 장변으로 하는 장방형상인 경우에, 리플로 실장에서의 고온시에 나타나는 반도체 장치(1)의 휘어짐이 실장 문제점에 미치는 영향을 경감할 수 있다. 또한, 이때, 경계(90C)가 제1 방향과 직교하는 방향이기 때문에, 복수의 제1 소스 패드(111) 중 어느 하나, 복수의 제2 소스 패드(121) 중 어느 하나는, 반도체층(40)의 한쪽의 단변 근방으로부터, 다른쪽의 단변 근방까지 반도체층(40)의 장변을 따라서 거의 장변의 길이와 동등 정도까지, 길이 방향이 긴 소스 패드여도 된다.
또, 반도체 장치(1)는, 도 18b에 도시한 바와 같이, 또한, 상기 제1 종형 MOS 트랜지스터와 상기 제2 종형 MOS 트랜지스터의 각각은, 상기 복수의 제1 소스 패드의 아래에 상기 복수의 제1 소스 패드에 접속된 제1 소스 전극과 상기 복수의 제2 소스 패드의 아래에 상기 복수의 제2 소스 패드에 접속된 제2 소스 전극을 갖고, 상기 평면에서 볼 때, 상기 반도체층의 상기 제1 방향의 변 길이는, 상기 제1 방향과 직교하는 방향의 변 길이의 2배 미만이며, 상기 제1 소스 전극 및 상기 제2 소스 전극은, 각각 대략 장방형상이고, 상기 복수의 제1 소스 패드의 각각, 및, 상기 복수의 제2 소스 패드의 각각은, 길이 방향이 상기 제1 소스 전극의 장변 방향과 평행한 대략 장방형상이며, 상기 복수의 제1 소스 패드는, 스트라이프형상으로 배치되고, 상기 복수의 제2 소스 패드는, 스트라이프형상으로 배치되었다고 해도 된다.
반도체 장치(1)의 제1 방향의 변의 길이가, 제1 방향과 직교하는 방향의 변의 길이의 2배 미만인 경우에도, 리플로 실장에서의 고온시에 나타나는 반도체 장치(1)의 휘어짐이 실장 문제점에 미치는 영향을 경감할 수 있다. 그 이유에 대해서, 이하, 도 18c를 참조하면서 설명한다.
도 18c에, 반도체 장치(1)를 평면에서 본 경우의, 반도체 장치(1)에 구비되는 제1 소스 전극(11), 제2 소스 전극(21)의 배치를 나타낸다. 제1 소스 전극(11) 및 제2 소스 전극(21)은 각각 제1 영역(A1) 및 제2 영역(A2)의 대부분의 면적을 차지하고, 대략 장방형상으로 배치된다.
반도체 장치(1)의 제1 방향의 변의 길이가, 제1 방향과 직교하는 방향의 변의 길이의 2배 미만인 경우, 제1 소스 전극(11)에 대해서, 제1 방향과 직교하는 방향의 변의 길이가, 제1 방향의 변의 길이보다 크다. 이러한 경우, 제1 소스 전극(11)의 장변 방향을 따라서 반도체층(40)의 휘어짐이 생길 가능성이 있기 때문에, 복수의 제1 소스 패드(111)를 모두 대략 장방형상으로 하고, 그 길이 방향을 제1 소스 전극(11)의 장변 방향과 평행하게 한 스트라이프형상으로 배치함으로써, 반도체층(40)에 휘어짐이 생겼을 때의 실장 문제점을 경감할 수 있다. 마찬가지로, 제2 소스 전극(21)은 제1 방향과 직교하는 방향의 변의 길이가 제1 방향의 변의 길이보다 크기 때문에, 복수의 제2 소스 패드(121)를 모두 대략 장방형상으로 하고, 그 길이 방향을 제2 소스 전극(21)의 장변 방향과 평행으로 한 스트라이프형상으로 배치함으로써, 반도체층(40)에 휘어짐이 생겼을 때의 실장 문제점을 경감할 수 있다.
또한, 반도체 장치(1)는, 도 18d, 도 18e에 도시한 바와 같이, 상기 복수의 제1 소스 패드의 각각 및 상기 복수의 제2 소스 패드의 각각은, 상기 반도체층을 상기 제1 방향과 직교하는 방향으로 이분하는 영역의 근방에서 2분할되어 배치되었다고 해도 된다.
도 18d에서 예시하는 구성으로 함으로써, 반도체층(40)의 2개의 단변에 가까운 영역에서 프린트 배선 기판 측으로 강하게 눌린 땜납이, 반도체 장치(1)의 중앙 부근에서 전극 패드가 형성되어 있지 않은 영역을 향해 유동하여, 마침내 돌출에 이르는 것을 생각할 수 있다. 땜납 돌출 등의 문제점은, 전기적으로 접속되어서는 안 되는 곳, 예를 들어 복수의 제1 소스 패드(111)와 복수의 제2 소스 패드(121)를 단락시키는 등, 디바이스 기능을 상실시키는 원인이 될 가능성이 있기 때문에 방지해야만 하는 것이다.
그러나, 복수의 제1 소스 패드(111) 및 제2 소스 패드(121)의 각각의 길이 방향을 반도체층(40)의 장변에 평행하게 배치하고 있으면, 반도체층(40)의 길이 방향 중앙 부근에서 돌출하기 시작한 땜납에 의해서 각 소스 패드가 전기적으로 접속했다고 해도, 디바이스 기능에 아무런 문제를 일으키지 않는다.
또, 도 18e에서 예시하는 구성으로 함으로써, 제1 소스 전극(11) 및 제2 소스 전극(21)의 2개의 단변에 가까운 영역에서 프린트 배선 기판 측으로 강하게 눌린 땜납이, 제1 소스 전극(11) 및 제2 소스 전극(21)의 장변 방향의 중앙 부근에서 전극 패드가 형성되어 있지 않은 영역을 향해 유동하여, 마침내 돌출에 이르는 것을 생각할 수 있다. 땜납 돌출 등의 문제점은, 전기적으로 접속되어서는 안 되는 곳, 예를 들어 복수의 제1 소스 패드(111)와 복수의 제2 소스 패드(121)를 단락시키는 등, 디바이스 기능을 상실시키는 원인이 될 가능성이 있기 때문에 방지해야만 하는 것이다.
그러나, 복수의 제1 소스 패드(111) 및 복수의 제2 소스 패드(121)의 각각의 길이 방향을 제1 소스 전극(11) 및 제2 소스 전극(21)의 장변에 평행하게 설치하고 있으면, 제1 소스 전극(11) 및 제2 소스 전극(21)의 장변 방향의 중앙 부근에서 돌출한 땜납에 의해서 각 소스 패드가 전기적으로 접속했다고 해도, 디바이스 기능에 어떠한 문제를 일으키지 않는다.
단, 복수의 제1 소스 패드(111), 복수의 제2 소스 패드(121)의 면적이 종합적으로 작아지면 온 저항에 악영향을 미칠 가능성이 있다.
또한, 반도체 장치(1)는, 도 19에 도시한 바와 같이, 상기 평면에서 볼 때, 상기 반도체층은, 대략 정방형상이며, 상기 복수의 제1 소스 패드의 각각, 및, 상기 복수의 제2 소스 패드의 각각은, 길이 방향이 상기 반도체층의 중심으로부터 방사형상으로 신장되는 방향이 되는 대략 장방형상이라고 해도 된다.
반도체층(40)이, 대략 정방형상인 경우, 리플로 실장에서의 고온시에 나타나는 반도체 장치(1)의 휘어짐은, 반도체 장치(1)의 중심을 기점으로 점대칭인 만곡 형상이 된다. 반도체층(40)에는 장변도 단변도 존재하지 않기 때문에, 어느 한쪽 방향으로 치우쳐 휘어진다고 하는 것이 생기지 않는다. 이러한 경우, 땜납 퍼짐 부족이나 땜납 돌출 등의 실장 문제점을 막으려면, 모든 소스 패드가, 반도체 장치(1)의 중심을 기점으로 방사형상으로 길이 방향을 갖도록 배치하는 것이 효과적이다.
그런데 최근, 스마트폰이나, 워치를 비롯한 웨어러블 단말에 방수 기능을 부여하는 움직임이 번성하다. 이러한 움직임에 대응하여, 리튬 이온 전지 팩의 일부로서 사용하는 반도체 장치(1)에 있어서도, 페이스 다운으로 실장할 때에 실장 기판과 반도체 장치(1)의 간극에 언더필을 주입하여, 실장 기판과 반도체 장치(1)의 간극에 수분이 침입하지 않게 가공을 실시하는 것이 검토되고 있다. 언더필의 주입에는 여러가지 방법이 있는데, 대표적인 방법으로는, 우선 실장을 통상대로 행한 다음에 실장 기판과 반도체 장치(1)의 간극에 언더필재를 주입하는 시책이 취해지는 것이 많다.
이때, 언더필재에는 일정의 점성이 있기 때문에, 상기 간극이 작으면, 요구되는 충전도까지 충분히 언더필재의 침투가 진행하지 않는 것을 생각할 수 있다. 침투는 단지 실장 기판과 반도체 장치(1) 사이의 높이(즉 땜납의 높이나 반도체 장치(1)의 휘어짐량 등)로만 현상이 한정되지 않으며, 침투하려고 하는 언더필재가, 2차원적으로 장벽이 되는 땜납을 회피하거나 돌아 들어가면서, 필요한 영역 전체에 충분히 퍼지는지도 검증하지 않으면 안 된다.
복수의 제1 소스 패드(111) 및 복수의 제2 소스 패드(121)가, 도 7a~도 7d, 도 7f, 도 7g, 도 8a~도 8d, 도 9a에 도시한 바와 같이 길이 방향을 갖는 대략 장방형의 장원형상이면, 언더필은 후미진 공극에까지 진입하지 못하고, 불충분한 충전도의 언더필 침투에 밖에 도달하지 않을 가능성이 있다. 이러한 문제에 대처하려면, 복수의 제1 소스 패드(111) 및 복수의 제2 소스 패드(121)를 세세하게 분리하고, 언더필재가 침투하기 쉬운 공극을 많게 하는 것이 효과적이다.
그래서, 반도체 장치(1)는, 도 20a에 도시한 바와 같이, 상기 평면에서 볼 때, 상기 복수의 제1 소스 패드는, 대략 원형상이며, 상기 제1 방향과 당해 방향에 직교하는 방향을, 각각 행 방향과 열 방향으로 하는 행렬형상으로, 등간격으로 배치되고, 상기 복수의 제2 소스 패드는, 대략 원형상이며, 상기 제1 방향과 당해 방향에 직교하는 방향을, 각각 행 방향과 열 방향으로 하는 행렬형상으로, 등간격으로 배치되었다고 해도 된다.
이러한 구성으로 함으로써, 복수의 제1 소스 패드(111)의 사이, 및, 복수의 제2 소스 패드(121)의 사이에는 규칙적으로 공극이 구비되게 되어, 언더필재의 침투도 용이해진다. 단, 온 저항은 소스 패드의 총 면적에 의존하기 때문에, 과도하게 공극을 많이 설치하면 온 저항이 필요 이상으로 증대하게 된다.
또, 반도체 장치(1)는, 도 20b에 도시한 바와 같이, 상기 평면에서 볼 때, 상기 복수의 제1 소스 패드는, 대략 원형상이며, 상기 제1 방향과 당해 방향에 직교하는 방향을, 각각 행 방향과 열 방향으로 하는 지그재그형상으로, 등간격으로 배치되고, 상기 복수의 제2 소스 패드는, 대략 원형상이며, 상기 제1 방향과 당해 방향에 직교하는 방향을, 각각 행 방향과 열 방향으로 하는 지그재그형상으로, 등간격으로 배치되었다고 해도 된다.
여기서, 복수의 소스 패드가, 지그재그형상으로, 등간격으로 배치된다고 하는 상태는, 복수의 소스 패드가, 행렬형상으로, 등간격으로 배치되어 있는 상태로부터, 홀수행(또는, 짝수행)에 배치되는 각 소스 패드의 위치를, 행 방향에 있어서 1/2 간격씩 어긋나게 배치되어 있는 상태를 말한다.
이러한 구성으로 함으로써, 복수의 제1 소스 패드(111)의 사이, 및, 복수의 제2 소스 패드(121)의 사이에는 규칙적으로 공극이 구비되게 되어, 언더필재의 침투도 용이해진다. 단, 온 저항은 소스 패드의 총 면적에 의존하기 때문에, 과도하게 공극을 많이 설치하면 온 저항이 필요 이상으로 증대하게 된다.
이상, 본 개시의 1개 또는 복수의 양태에 따르는 반도체 장치에 대해서, 실시 형태에 의거하여 설명했는데, 본 개시는, 이 실시 형태에 한정되는 것은 아니다. 본 개시의 취지를 일탈하지 않는 한, 당업자가 생각해내는 각종 변형을 본 실시 형태에 실시한 것이나, 상이한 실시 형태에 있어서의 구성 요소를 조합하여 구축되는 형태도, 본 개시의 1개 또는 복수의 양태의 범위 내에 포함되어도 된다.
본원 발명에 따르는 반도체 장치는, 칩 사이즈 패키지형의 반도체 장치로서 널리 이용 가능하다.
1: 반도체 장치 2: 제어 IC
3: 전지 4: 부하
10: 트랜지스터(제1 종형 MOS 트랜지스터)
11: 제1 소스 전극 12, 13, 22, 23: 부분
14: 제1 소스 영역 15: 제1 게이트 도체
16: 제1 게이트 절연막 18: 제1 바디 영역
20: 트랜지스터(제2 종형 MOS 트랜지스터)
21: 제2 소스 전극 24: 제2 소스 영역
25: 제2 게이트 도체 26: 제2 게이트 절연막
28: 제2 바디 영역 30: 금속층
32: 반도체 기판 33: 저농도 불순물층
34: 층간 절연층 35: 패시베이션층
40: 반도체층 50: 프린트 배선 기판(실장 기판)
51, 52, 53, 1051, 1053, 1151, 1153: 배선 패턴
54: 클리어런스
60: 트랜지스터(제3 종형 MOS 트랜지스터)
70: 트랜지스터(제4 종형 MOS 트랜지스터)
90: 중앙선 90C: 경계
91: 한쪽의 장변 92: 다른쪽의 장변
93: 한쪽의 단변 94: 다른쪽의 단변
111, 111a, 111b, 111c, 111d, 111e, 111f, 1111: 제1 소스 패드
119, 119A, 119B: 제1 게이트 패드
121, 121a, 121b, 121c, 121d, 121e, 121f, 1121: 제2 소스 패드
129, 129A, 129B: 제2 게이트 패드
171A, 171B, 172A, 172B, 173A, 173B, 174A, 174B, 175A, 175B: 층
176A, 176B, 177A, 177B: 접속부
191, 291: 제1 국소 영역 192, 292: 제2 국소 영역
511, 511a, 511b, 511c, 511d, 511e, 511f: 제1 실장 소스 패드
519: 제1 실장 게이트 패드
521, 521a, 521b, 521c, 521d, 521e, 521f: 제2 실장 소스 패드
529: 제2 실장 게이트 패드 901, 902: 영역
1014: 제3 소스 영역 1015: 제3 게이트 도체
1016: 제3 게이트 절연막 1018: 제3 바디 영역
2014: 제4 소스 영역 2015: 제4 게이트 도체
2016: 제4 게이트 절연막 2018: 제4 바디 영역
A1, A1001: 제1 영역 A2, A1002: 제2 영역
ZD1: 제1 쌍방향 제너 다이오드 ZD2: 제2 쌍방향 제너 다이오드

Claims (13)

  1. 페이스 다운 실장이 가능한 칩 사이즈 패키지형의 반도체 장치로서,
    반도체층과, 상기 반도체층의 이면에 접촉하여 형성된 금속층과, 상기 반도체층 내의 제1 영역에 형성된 제1 종형 MOS 트랜지스터와, 상기 반도체층을 평면에서 볼 때, 상기 반도체층 내에서 상기 제1 영역에 인접한 제2 영역에 형성된 제2 종형 MOS 트랜지스터를 갖고,
    상기 제1 영역과 상기 제2 영역은, 상기 반도체층을 면적으로 이등분하는 한쪽과 다른쪽이고,
    상기 반도체층은, 반도체 기판을 가지며,
    상기 제1 종형 MOS 트랜지스터와 상기 제2 종형 MOS 트랜지스터의 각각은, 상기 반도체층의 표면에, 상기 페이스 다운 실장시에 실장 기판에 접합되는, 복수의 제1 소스 패드 및 제1 게이트 패드와, 복수의 제2 소스 패드 및 제2 게이트 패드를 갖고,
    상기 반도체 기판은, 상기 제1 종형 MOS 트랜지스터 및 상기 제2 종형 MOS 트랜지스터의 공통 드레인 영역으로서 기능하며,
    상기 평면에서 볼 때,
    상기 반도체층은 직사각형 형상이고,
    상기 제1 종형 MOS 트랜지스터와 상기 제2 종형 MOS 트랜지스터가 제1 방향으로 늘어서고, 상기 제1 방향으로 주전류가 흐르며,
    상기 제1 게이트 패드는, 상기 반도체층의 4개의 변 중, 상기 제1 방향에 평행하고 또한 최근접하는 제1 변과의 사이에, 및, 상기 제1 방향에 있어서의 상기 제1 영역과 상기 제2 영역의 경계와의 사이에, 상기 복수의 제1 소스 패드가 일부라도 끼워지지 않도록 배치되고,
    상기 제2 게이트 패드는, 상기 반도체층의 4개의 변 중, 상기 제1 방향에 평행하고 또한 최근접하는 제2 변과의 사이에, 및, 상기 제1 방향에 있어서의 상기 경계와의 사이에, 상기 복수의 제2 소스 패드가 일부라도 끼워지지 않도록 배치되고,
    상기 제2 변은 상기 제1 변과 대향하는 변이고,
    상기 평면에서 볼 때, 상기 경계는, 크랭크형상인, 반도체 장치.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 평면에서 볼 때, 상기 반도체층을, 상기 제1 방향으로 이등분하는 중앙선에 대해서, 상기 제1 게이트 패드 및 상기 제2 게이트 패드는, 각각 상기 중앙선에 접촉하도록 배치된, 반도체 장치.
  4. 삭제
  5. 삭제
  6. 청구항 1에 있어서,
    추가로, 상기 제1 영역에 형성된, 상기 제1 종형 MOS 트랜지스터에 대한 서지 전류 우회용의 제3 종형 MOS 트랜지스터와, 상기 제2 영역에 형성된, 상기 제2 종형 MOS 트랜지스터에 대한 서지 전류 우회용의 제4 종형 MOS 트랜지스터를 갖고,
    상기 평면에서 볼 때, 상기 제3 종형 MOS 트랜지스터와 상기 제4 종형 MOS 트랜지스터의 각각은, 상기 제1 게이트 패드와 상기 제2 게이트 패드 사이에 배치된, 반도체 장치.
  7. 청구항 3에 있어서,
    상기 평면에서 볼 때, 상기 복수의 제1 소스 패드의 적어도 일부와, 상기 복수의 제2 소스 패드의 적어도 일부는, 상기 제1 게이트 패드와 상기 제2 게이트 패드 사이에 끼워지도록 배치된, 반도체 장치.
  8. 청구항 1에 있어서,
    상기 평면에서 볼 때,
    상기 반도체층은, 상기 제1 방향을 장변으로 하는 장방형상이고,
    상기 복수의 제1 소스 패드의 각각, 및, 상기 복수의 제2 소스 패드의 각각은, 길이 방향이 상기 제1 방향과 평행한 장방형상 또는 장원형상이며,
    상기 복수의 제1 소스 패드는, 스트라이프형상으로 배치되고,
    상기 복수의 제2 소스 패드는, 스트라이프형상으로 배치된, 반도체 장치.
  9. 청구항 1에 있어서,
    추가로, 상기 제1 종형 MOS 트랜지스터와 상기 제2 종형 MOS 트랜지스터의 각각은, 상기 복수의 제1 소스 패드의 아래에 상기 복수의 제1 소스 패드에 접속된 제1 소스 전극과 상기 복수의 제2 소스 패드의 아래에 상기 복수의 제2 소스 패드에 접속된 제2 소스 전극을 갖고,
    상기 평면에서 볼 때,
    상기 반도체층의 상기 제1 방향의 변 길이는, 상기 제1 방향과 직교하는 방향의 변 길이의 2배 미만이며,
    상기 복수의 제1 소스 패드의 각각, 및, 상기 복수의 제2 소스 패드의 각각은, 길이 방향이 상기 제1 방향과 직교하는 방향과 평행한 장방형상 또는 장원형상이며,
    상기 복수의 제1 소스 패드는, 스트라이프형상으로 배치되고,
    상기 복수의 제2 소스 패드는, 스트라이프형상으로 배치된, 반도체 장치.
  10. 청구항 9에 있어서,
    상기 복수의 제1 소스 패드의 각각 및 상기 복수의 제2 소스 패드의 각각은, 상기 반도체층을 상기 제1 방향과 직교하는 방향으로 이분하는 영역에서 이분할되어 배치된, 반도체 장치.
  11. 청구항 1에 있어서,
    상기 평면에서 볼 때,
    상기 반도체층은, 정방형상이며,
    상기 복수의 제1 소스 패드의 각각, 및, 상기 복수의 제2 소스 패드의 각각은, 길이 방향이 상기 반도체층의 중심으로부터 방사형상으로 신장되는 방향이 되는 장방형상 또는 장원형상인, 반도체 장치.
  12. 청구항 1에 있어서,
    상기 평면에서 볼 때,
    상기 복수의 제1 소스 패드는, 원형상이며, 상기 제1 방향과 당해 방향에 직교하는 방향을, 각각 행 방향과 열 방향으로 하는 행렬형상으로, 등간격으로 배치되고,
    상기 복수의 제2 소스 패드는, 원형상이며, 상기 제1 방향과 당해 방향에 직교하는 방향을, 각각 행 방향과 열 방향으로 하는 행렬형상으로, 등간격으로 배치된, 반도체 장치.
  13. 청구항 1에 있어서,
    상기 평면에서 볼 때,
    상기 복수의 제1 소스 패드는, 원형상이며, 상기 제1 방향과 당해 방향에 직교하는 방향을, 각각 행 방향과 열 방향으로 하는 지그재그형상으로, 등간격으로 배치되고,
    상기 복수의 제2 소스 패드는, 원형상이며, 상기 제1 방향과 당해 방향에 직교하는 방향을, 각각 행 방향과 열 방향으로 하는 지그재그형상으로, 등간격으로 배치된, 반도체 장치.
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