JP2016164962A - 半導体チップおよび半導体装置並びに電池パック - Google Patents

Abstract

【課題】汎用性の高い半導体製品を提供する。
【解決手段】半導体チップＣＨＰ１の表面に、ソースパッドＳＰ１およびソースパッドＳＰ２と、ゲートパッドＧＰ１およびゲートパッドＧＰ２とともに、共通ドレインパッドＤＰを形成している。これにより、半導体チップＣＨＰ１を配線基板にフェイスダウン実装した際、放電用パワートランジスタおよび充電用パワートランジスタのそれぞれのソースパッド（ＳＰ１、ＳＰ２）とゲートパッド（ＧＰ１、ＧＰ２）だけでなく、共通ドレインパッドＤＰも、配線基板の配線と電気的に接続することができる。
【選択図】図１２

Description

本発明は、半導体チップおよび半導体装置並びに電池パックに関し、例えば、二次電池の制御に使用される半導体チップおよび半導体装置に適用して有効な技術に関する。

特許第４６４６２８４号（特許文献１）には、例えば、特許文献１の図１に示すように、トレンチ型パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が形成された半導体チップの同一表面上に、ソース用バンプ電極と、ドレイン用バンプ電極と、ゲート用バンプ電極とを設ける技術が記載されている。

特許第４６４６２８４号

例えば、二次電池の制御に使用される半導体製品として、第１パワートランジスタと、この第１パワートランジスタと逆直列に接続された第２パワートランジスタとが形成された半導体チップを備える半導体製品がある。すなわち、第１パワートランジスタのドレインと第２パワートランジスタのドレインとを共通接続した構成の第１パワートランジスタと第２パワートランジスタとが形成された半導体チップを備える半導体製品がある。

このような構成の半導体チップは、例えば、二次電池の充放電電流を流す用途に使用されることもあり、双方向チップサイズパッケージ（双方向ＣＳＰ）と呼ばれることがある。この双方向ＣＳＰでは、例えば、半導体チップの厚さ方向に電流を流す縦型トランジスタであるトレンチ型パワートランジスタから第１パワートランジスタおよび第２パワートランジスタを形成している。この場合、現状の双方向ＣＳＰでは、フローティング状態となる共通ドレインは、双方向ＣＳＰの裏面に形成される一方、双方向ＣＳＰの表面には、第１パワートランジスタおよび第２パワートランジスタのそれぞれのソースパッドとゲートパッドが形成される。そして、双方向ＣＳＰの表面を配線基板の主面に対向させた状態で、双方向ＣＳＰは、配線基板の主面上に搭載されることになる（フェイスダウン実装）。

この場合、双方向ＣＳＰの表面に形成されている第１パワートランジスタおよび第２パワートランジスタのそれぞれのソースパッドとゲートパッドは、配線基板と電気的に接続されることになるため、ソースパッドおよびゲートパッドを介して、双方向ＣＳＰと外部回路素子とを電気的に接続することができる。一方、双方向ＣＳＰの裏面は上側を向くため、現状の双方向ＣＳＰでは、共通ドレインと配線基板とは電気的に接続されておらず、共通ドレインは、フローティング状態となっている。したがって、共通ドレインを介して、双方向ＣＳＰと外部回路素子とを電気的に接続することはできないが、現状の双方向ＣＳＰでは、共通ドレインを介して、外部回路素子とを電気的に接続する必要性が乏しいため、特に問題とはなっていない。ところが、近年、半導体装置などの仕様によって、双方向ＣＳＰの共通ドレインを介して、外部回路素子と電気的に接続する必要性が高まっている。したがって、現状の双方向ＣＳＰでは、共通ドレインを介して、外部回路素子との電気的な接続を実施する観点から、双方向ＣＳＰの改良構造を検討する必要がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態において、半導体チップの表面には、第１パワートランジスタおよび第２パワートランジスタのそれぞれのソースパッドおよびゲートパッドと、第１パワートランジスタのドレインとして機能し、かつ、第２パワートランジスタのドレインとしても機能する共通ドレインパッドと、が形成されている。

また、一実施の形態における半導体装置は、二次電池の充放電を制御する制御部と、制御部と電気的に接続され、充放電電流が流れる双方向接続部と、制御部と双方向接続部との間に接続された保護ダイオードと、を備える。このとき、双方向接続部は、放電用パワートランジスタのドレインとして機能し、かつ、充電用パワートランジスタのドレインとして機能する共通ドレインパッドを有する。そして、保護ダイオードのアノードは、共通ドレインパッドと電気的に接続され、保護ダイオードのカソードは、制御部の電源端子と電気的に接続されている。

さらに、一実施の形態における電池パックは、充放電可能な二次電池と、二次電池を制御する機能を有する上述した半導体装置と、を備える。そして、上述した半導体装置は、さらに、配線基板の主面上に搭載され、双方向接続部が形成された半導体チップを有する。このとき、半導体チップの表面には、放電用パワートランジスタおよび充電用パワートランジスタのそれぞれのソースパッドおよびゲートパッドと、共通ドレインパッドと、が形成されている。そして、半導体チップは、半導体チップの表面を配線基板の主面に対向させた状態で、配線基板に実装されている。

一実施の形態によれば、汎用性の高い半導体製品を提供することができる。

双方向ＣＳＰの簡単な回路構成を示す回路図である。 関連技術における電池パックの回路構成を示す回路図である。 関連技術において、通常動作時のリチウムイオン電池から制御部への電源供給経路を説明する図である。 関連技術において、プリチャージ時の充電器から制御部への電源供給経路を説明する図である。 関連技術において、プリチャージ時の充電器からリチウムイオン電池へのプリチャージ電流が流れる電流経路を説明する図である。 関連技術において、逆充電電流を遮断する経路を説明する図である。 実施の形態における電池パックの回路構成を示す回路図である。 実施の形態において、通常動作時のリチウムイオン電池から制御部への電源供給経路を説明する図である。 実施の形態において、プリチャージ時の充電器から制御部への電源供給経路を説明する図である。 実施の形態において、プリチャージ時の充電器からリチウムイオン電池へのプリチャージ電流が流れる電流経路を説明する図である。 実施の形態において、逆充電電流を遮断する経路を説明する図である。 実施の形態における双方向ＣＳＰを実現する半導体チップのレイアウト構成を示す上面図である。 図１２のＡ−Ａ線で切断した断面図である。 図１２のＢ−Ｂ線で切断した断面図である。 図１２のＣ−Ｃ線で切断した断面図である。 セル形成領域に形成されているセルトランジスタのデバイス構造の一例を示す断面図である。 実施の形態において、エピタキシャル層と共通ドレイン引き出し領域と共通ドレインパッドに着目して、これらの構成要素だけを示す模式図である。 実施の形態において、エピタキシャル層と共通ドレイン引き出し領域と共通ドレインパッドに着目して、これらの構成要素だけを示す模式図である。 変形例１における半導体チップのレイアウト構成を示す平面図である。 変形例２における半導体チップのレイアウト構成を示す平面図である。 変形例３における半導体チップのレイアウト構成を示す平面図である。 実施の形態における半導体装置の実装構成を模式的に示す斜視図である。 実施の形態において、半導体チップを配線基板上に実装した状態を示す断面図である。 関連技術における半導体装置の実装構成を模式的に示す斜視図である。 関連技術において、半導体チップを配線基板上に実装した状態を示す断面図である。 アルミニウム合金膜の膜厚とオン抵抗の低減率との関係を示すグラフである。 銀膜の膜厚とオン抵抗の低減率との関係を示すグラフである。 ｐチャネル型パワートランジスタを使用した双方向ＣＳＰの回路構成を示す回路図である。 変形例におけるＨブリッジ回路の構成を示す回路図である。 変形例におけるＨブリッジ回路の動作を説明する回路図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

（実施の形態）
＜双方向ＣＳＰの有用性＞
まず、双方向ＣＳＰの有用性について説明する。双方向ＣＳＰは、双方向に電流を流す用途に使用され、例えば、二次電池の充放電電流を流す電子部品として使用される。

図１は、双方向ＣＳＰ２の簡単な回路構成を示す回路図である。図１において、双方向ＣＳＰ２は、例えば、ｎチャネル型の電界効果トランジスタからなる放電用パワートランジスタＱ１と、ｎチャネル型の電界効果トランジスタからなる充電用パワートランジスタＱ２とを逆直列に接続した構成を有している。すなわち、双方向ＣＳＰ２では、放電用パワートランジスタＱ１のドレインと充電用パワートランジスタＱ２のドレインとが電気的に接続されるように、放電用パワートランジスタＱ１と充電用パワートランジスタＱ２とが接続されている。言い換えれば、放電用パワートランジスタＱ１に寄生的に形成されるボディダイオードＢＤ１のカソードと、充電用パワートランジスタＱ２に寄生的に形成されるボディダイオードＢＤ２のカソードとが電気的に接続されるように、放電用パワートランジスタＱ１と充電用パワートランジスタＱ２とが接続されているということもできる。このように構成されている双方向ＣＳＰ２においては、例えば、図１に示すように、左側から右側に向かって放電電流を流すことができるとともに、右側から左側に向かって充電電流を流すことができる。すなわち、双方向ＣＳＰ２では、互いに反対方向の放電電流と充電電流を流すことができる。

ここで、例えば、双方向ＣＳＰ２を放電用パワートランジスタＱ１だけから構成する場合を考える。この場合においても、放電用パワートランジスタＱ１をオン状態にすることにより、放電電流と充電電流を流すことができると考えられる。ところが、双方向ＣＳＰ２を放電用パワートランジスタＱ１だけから構成する場合、放電用パワートランジスタＱ１をオフ状態にして放電電流を止めようとしても、放電用パワートランジスタＱ１に寄生的に形成されているボディダイオードＢＤ１を介して放電電流が流れてしまう。このように、双方向ＣＳＰ２を放電用パワートランジスタＱ１だけから構成する場合では、放電電流を止めることができなくなる不都合が生じるのである。一方、双方向ＣＳＰ２を充電用パワートランジスタＱ２だけから構成する場合、充電用パワートランジスタＱ２をオフ状態にして充電電流を止めようとしても、充電用パワートランジスタＱ２に寄生的に形成されているボディダイオードＢＤ２を介して充電電流が流れてしまう。このように、双方向ＣＳＰ２を充電用パワートランジスタＱ２だけから構成する場合では、充電電流を止めることができなくなる不都合が生じるのである。

そこで、上述した不都合を解消するため、双方向ＣＳＰ２では、図１に示すように、放電用パワートランジスタＱ１と充電用パワートランジスタＱ２の両方を備えるとともに、放電用パワートランジスタＱ１と充電用パワートランジスタＱ２とを逆直列接続しているのである。これにより、放電電流や充電電流を止める制御を実施することができるのである。以下に、この理由について説明する。

図１において、放電用パワートランジスタＱ１をオン状態にし、かつ、充電用パワートランジスタＱ２をオン状態とすることにより、放電電流を流すことができる。そして、放電電流を止める際には、放電用パワートランジスタＱ１をオフ状態にし、かつ、充電用パワートランジスタＱ２をオフ状態とする。このとき、放電用パワートランジスタＱ１をオフ状態にしても、放電用パワートランジスタＱ１に寄生的に存在するボディダイオードＢＤ１を介して放電電流が流れる。しかしながら、図１に示す双方向ＣＳＰ２は、放電用パワートランジスタＱ１と逆直列接続された充電用パワートランジスタＱ２を有している。この充電用パワートランジスタＱ２がオフ状態となっているとともに、充電用パワートランジスタＱ２に寄生的に形成されているボディダイオードＢＤ２が放電電流の流れる方向に対して逆方向となる。このため、このボディダイオードＢＤ２によって、放電電流の流れが阻止されることになる。このことから、図１に示す双方向ＣＳＰ２では、放電電流を止めるように制御することができるのである。

同様に、図１において、放電用パワートランジスタＱ１をオン状態にし、かつ、充電用パワートランジスタＱ２をオン状態とすることにより、充電電流を流すことができる。そして、充電電流を止める際には、放電用パワートランジスタＱ１をオフ状態にし、かつ、充電用パワートランジスタＱ２をオフ状態とする。このとき、充電用パワートランジスタＱ２をオフ状態にしても、充電用パワートランジスタＱ２に寄生的に存在するボディダイオードＢＤ２を介して充電電流が流れる。しかしながら、図１に示す双方向ＣＳＰ２は、充電用パワートランジスタＱ２と逆直列接続された放電用パワートランジスタＱ１を有している。この放電用パワートランジスタＱ１がオフ状態となっているとともに、放電用パワートランジスタＱ１に寄生的に形成されているボディダイオードＢＤ１が充電電流の流れる方向に対して逆方向となることから、このボディダイオードＢＤ１によって、充電電流の流れが阻止されることになる。このことから、図１に示す双方向ＣＳＰ２では、充電電流を止めるように制御することができるのである。

以上のことから、図１に示すように、双方向ＣＳＰ２を逆直列接続された放電用パワートランジスタＱ１と充電用パワートランジスタＱ２とから構成することにより、放電電流および充電電流のそれぞれのオン／オフ制御を行なうことができるのである。すなわち、図１に示す双方向ＣＳＰ２によって、放電電流および充電電流のそれぞれのオン／オフ制御を行なうことができるのであって、この点において、図１に示す双方向ＣＳＰ２の有用性が存在するのである。

＜関連技術の説明＞
次に、双方向ＣＳＰを使用した電池パックに関する関連技術について説明し、その後、この関連技術に対する改善の検討を行なう。そして、関連技術に対する改善の検討によって想到された技術的思想について説明することにする。なお、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術（未公知技術）を意図して記載された技術である。

図２は、関連技術における電池パックＢＰＡＣの回路構成を示す回路図である。図２において、関連技術における電池パックＢＰＡＣは、電池パックＢＰＡＣの正端子Ｐａｃｋ＋と負端子Ｐａｃｋ−との間に、充放電可能な二次電池の一例であるリチウムイオン電池ＬＩＢを備えている。このリチウムイオン電池ＬＩＢは、リチウムイオン電池ＬＩＢの充放電を制御する制御部ＣＵと電気的に接続されている。具体的に、制御部ＣＵは、例えば、制御ＩＣから構成されており、リチウムイオン電池ＬＩＢと制御部ＣＵの入力端子（端子ＶＩＮ１、ＶＩＮ２、ＶＩＮ３／４）とが電気的に接続されている。また、制御部ＣＵの端子（Ｉｓｅｎｓ０、Ｉｓｅｎｓ１）は、電池パックＢＰＡＣの負端子Ｐａｃｋ−と電気的に接続されている。

次に、関連技術においては、リチウムイオン電池ＬＩＢと双方向ＣＳＰ２とがヒューズ（Ｆｕｓｅ）を介して電気的に接続されており、さらに、双方向ＣＳＰ２は、電池パックＢＰＡＣの正端子Ｐａｃｋ＋と電気的に接続されている。そして、双方向ＣＳＰ２は、互いに逆直列接続された放電用パワートランジスタＱ１と充電用パワートランジスタＱ２から構成されており、放電用パワートランジスタＱ１には、寄生的にボディダイオードＢＤ１が形成され、同様に、充電用パワートランジスタＱ２にも、寄生的にボディダイオードＢＤ２が形成されている。

ここで、双方向ＣＳＰ２と制御部ＣＵとは電気的に接続されている。具体的には、放電用パワートランジスタＱ１のゲートと制御部ＣＵの端子ＣＦとが電気的に接続され、充電用パワートランジスタＱ２のゲートと制御部ＣＵの端子ＤＦとが電気的に接続されている。これにより、制御部ＣＵによって、双方向ＣＳＰ２を流れる充放電電流のオン／オフが制御される。

続いて、制御部ＣＵの電源端子ＶＣＣは、直列接続されたダイオードＤ１およびダイオードＤ２を介して、リチウムイオン電池ＬＩＢと電気的に接続されている。また、ダイオードＤ１とダイオードＤ２との間の接続ノードと制御部ＣＵの端子ＶＢＡＴとが電気的に接続されている。

さらに、関連技術においては、電池パックＢＰＡＣの正端子Ｐａｃｋ＋と制御部ＣＵの端子ＶＩＮ１２とが電気的に接続されているとともに、電池パックＢＰＡＣの正端子Ｐａｃｋ＋と制御部ＣＵの電源端子ＶＣＣとの間に保護ダイオードＰＤが接続されている。具体的に、この保護ダイオードＰＤにおいては、アノードが電池パックＢＰＡＣの正端子Ｐａｃｋ＋と接続され、かつ、カソードが制御部ＣＵの電源端子ＶＣＣと接続されている。また、制御部ＣＵの電源端子ＶＣＣには、ｐチャネル型の電界効果トランジスタからなるノーマリオン型パワートランジスタＱ３が電気的に接続され、このノーマリオン型パワートランジスタＱ３は、ヒューズ（Ｆｕｓｅ）と双方向ＣＳＰ２との間の接続ノードに接続されている。そして、ノーマリオン型パワートランジスタＱ３のゲートは、制御部ＣＵの端子ＰＦと電気的に接続されている。

以上のようにして、関連技術における電池パックＢＰＡＣが回路構成されていることになる。以下では、関連技術における電池パックＢＰＡＣの主要な回路動作について説明する。まず、図２において、充放電の基本動作について説明する。

電池パックＢＰＡＣの正端子Ｐａｃｋ＋と負端子Ｐａｃｋ−との間に負荷を接続して、リチウムイオン電池ＬＩＢから放電電流を流す動作について説明する。図２において、制御部ＣＵの端子ＣＦから放電用パワートランジスタＱ１のゲートにしきい値電圧以上のゲート電圧を印加し、かつ、制御部ＣＵの端子ＤＦから充電用パワートランジスタＱ２のゲートにしきい値電圧以上のゲート電圧を印加する。これにより、双方向ＣＳＰ２を構成する放電用パワートランジスタＱ１および充電用パワートランジスタＱ２がオン状態となる。この結果、リチウムイオン電池ＬＩＢから、ヒューズおよび双方向ＣＳＰ２を介して、電池パックＢＰＡＣの正端子Ｐａｃｋ＋へ放電電流が流れる。一方、放電電流を停止させる場合には、制御部ＣＵの端子ＣＦから放電用パワートランジスタＱ１のゲートにしきい値電圧未満のゲート電圧を印加し、かつ、制御部ＣＵの端子ＤＦから充電用パワートランジスタＱ２のゲートにしきい値電圧未満のゲート電圧を印加する。これにより、双方向ＣＳＰ２を構成する放電用パワートランジスタＱ１および充電用パワートランジスタＱ２がオフ状態となる。この結果、リチウムイオン電池ＬＩＢからの放電電流は、双方向ＣＳＰ２において遮断される。

次に、電池パックＢＰＡＣの正端子Ｐａｃｋ＋と負端子Ｐａｃｋ−との間に充電器を接続して、リチウムイオン電池ＬＩＢへ充電電流を流す動作について説明する。図２において、制御部ＣＵの端子ＣＦから放電用パワートランジスタＱ１のゲートにしきい値電圧以上のゲート電圧を印加し、かつ、制御部ＣＵの端子ＤＦから充電用パワートランジスタＱ２のゲートにしきい値電圧以上のゲート電圧を印加する。これにより、双方向ＣＳＰ２を構成する放電用パワートランジスタＱ１および充電用パワートランジスタＱ２がオン状態となる。この結果、充電器と接続されている電池パックＢＰＡＣの正端子Ｐａｃｋ＋から、双方向ＣＳＰ２およびヒューズを介して、リチウムイオン電池ＬＩＢへ充電電流が流れる。一方、充電電流を停止させる場合には、制御部ＣＵの端子ＣＦから放電用パワートランジスタＱ１のゲートにしきい値電圧未満のゲート電圧を印加し、かつ、制御部ＣＵの端子ＤＦから充電用パワートランジスタＱ２のゲートにしきい値電圧未満のゲート電圧を印加する。これにより、双方向ＣＳＰ２を構成する放電用パワートランジスタＱ１および充電用パワートランジスタＱ２がオフ状態となる。この結果、充電器からの充電電流は、双方向ＣＳＰ２において遮断される。

続いて、リチウムイオン電池ＬＩＢの通常動作時において、リチウムイオン電池ＬＩＢから制御部ＣＵへの電源供給経路について説明する。図３は、関連技術において、通常動作時のリチウムイオン電池ＬＩＢから制御部ＣＵへの電源供給経路を説明する図である。図３において、関連技術では，通常動作時のリチウムイオン電池ＬＩＢから制御部ＣＵへの電源供給経路として、以下に示す経路がある。すなわち、関連技術では，リチウムイオン電池ＬＩＢからダイオードＤ１およびダイオードＤ２を経由して制御部ＣＵの電源端子ＶＣＣに至る経路（１）と、リチウムイオン電池ＬＩＢからヒューズおよびノーマリオン型パワートランジスタＱ３を経由して制御部ＣＵの電源端子ＶＣＣに至る経路（２）とが存在することがわかる。

次に、リチウムイオン電池ＬＩＢが空の時（プリチャージ時）において、充電器から制御部ＣＵへの電源供給経路について説明する。図４は、関連技術において、プリチャージ時の充電器から制御部ＣＵへの電源供給経路を説明する図である。図４において、関連技術では，プリチャージ時の充電器から制御部ＣＵへの電源供給経路として、電池パックＢＰＡＣの正端子Ｐａｃｋ＋から保護ダイオードＰＤを経由して制御部ＣＵの電源端子ＶＣＣに至る経路が存在することがわかる。

続いて、プリチャージ時における充電電流の電流経路について説明する。図５は、関連技術において、プリチャージ時の充電器からリチウムイオン電池ＬＩＢへのプリチャージ電流が流れる電流経路を説明する図である。まず、図５において、プリチャージ電流が流れる電流経路として、電池パックＢＰＡＣの正端子Ｐａｃｋ＋から、双方向ＣＳＰ２およびヒューズを介して、リチウムイオン電池ＬＩＢへ流れる経路が考えられる。しかしながら、リチウムイオン電池ＬＩＢが空の時（プリチャージ時）において、特に、過放電状態（電池電圧が著しく低下した状態）では、制御部ＣＵの動作電圧が充分に得られず、この結果、制御部ＣＵによる双方向ＣＳＰ２の制御を行なうことができないのである。すなわち、制御部ＣＵの端子ＣＦから放電用パワートランジスタＱ１のゲートにしきい値電圧以上のゲート電圧を印加し、かつ、制御部ＣＵの端子ＤＦから充電用パワートランジスタＱ２のゲートにしきい値電圧以上のゲート電圧を印加して、放電用パワートランジスタＱ１および充電用パワートランジスタＱ２がオン状態とすることができないのである。

そこで、関連技術では、図５に示すように、プリチャージ電流が流れる電流経路として、電池パックＢＰＡＣの正端子Ｐａｃｋ＋から、保護ダイオードＰＤおよびノーマリオン型パワートランジスタＱ３を経由して、リチウムイオン電池ＬＩＢへプリチャージ電流を流す経路が設けられているのである。この経路では、たとえ、過放電状態で制御部ＣＵの動作電圧が充分に得られない場合であっても、ゲート電圧が０Ｖで動作するノーマリオン型パワートランジスタＱ３によって、プリチャージ電流の流れる電流経路を確保することができるのである。

次に、関連技術において、電池パックＢＰＡＣに対して誤って逆充電する場合（異常時）の逆充電電流を遮断する機能について説明する。図６は、関連技術において、逆充電電流を遮断する経路を説明する図である。図６において、まず、逆充電時には、電池パックＢＰＡＣの正端子Ｐａｃｋ＋に負電位が印加され、かつ、電池パックＢＰＡＣの負端子Ｐａｃｋ−に正電位が印加されることになる。この場合、図６に示すように、リチウムイオン電池ＬＩＢからヒューズを介して双方向ＣＳＰ２に流れる逆充電電流は、双方向ＣＳＰ２内の充電用パワートランジスタＱ２に寄生的に形成されているボディダイオードＢＤ２によって遮断される。一方、関連技術において、図６に示すように、逆充電電流には、リチウムイオン電池ＬＩＢからダイオードＤ１およびダイオードＤ２を介して電池パックＢＰＡＣの正端子Ｐａｃｋ＋に流れる逆充電電流が存在する。さらには、関連技術において、逆充電電流は、ノーマリオン型パワートランジスタＱ３を介して電池パックＢＰＡＣの正端子Ｐａｃｋ＋に流れる逆充電電流と、制御部ＣＵの電源端子ＶＣＣから電池パックＢＰＡＣの正端子Ｐａｃｋ＋に流れる逆充電電流も存在する。これらの逆充電電流は、図６に示すように、保護ダイオードＰＤによって遮断される。以上のことから、関連技術においては、双方向ＣＳＰ２内のボディダイオードＢＤ２と、保護ダイオードＰＤとによって、逆充電電流を遮断する機能が実現されていることがわかる。

＜改善の検討＞
上述したように、関連技術においては、双方向ＣＳＰ２内のボディダイオードＢＤ２と、保護ダイオードＰＤとによって、逆充電電流を遮断する機能が実現されている。ただし、保護ダイオードＰＤには、異なる複数の経路（３系統）からの逆充電電流が流れ込み、保護ダイオードＰＤによって、これらの逆充電電流を遮断している。このため、保護ダイオードＰＤの遮断機能への負担が大きく、逆充電時の状態によっては、保護ダイオードＰＤが破壊されるおそれもある。この場合、逆充電電流の遮断機能が機能しなくなることになり、これによって、電池パックＢＰＡＣが破損する懸念がある。つまり、関連技術では、一応、逆充電電流を遮断する機能が設けられているものの、さらなる電池パックＢＰＡＣの信頼性の向上を図る観点から改善する必要性が存在するのである。

そこで、本実施の形態では、電池パックＢＰＡＣのさらなる信頼性を向上するための工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明することにする。

＜実施の形態における電池パックの回路構成＞
図７は、本実施の形態における電池パックＢＰＡＣ１の回路構成を示す回路図である。図７において、本実施の形態における電池パックＢＰＡＣ１は、電池パックＢＰＡＣ１の正端子Ｐａｃｋ＋と負端子Ｐａｃｋ−との間に、充放電可能な二次電池の一例であるリチウムイオン電池ＬＩＢを備えている。このリチウムイオン電池ＬＩＢは、リチウムイオン電池ＬＩＢの充放電を制御する制御部ＣＵと電気的に接続されている。具体的に、制御部ＣＵは、例えば、制御ＩＣから構成されており、リチウムイオン電池ＬＩＢと制御部ＣＵの入力端子（端子ＶＩＮ１、ＶＩＮ２、ＶＩＮ３／４）とが電気的に接続されている。また、制御部ＣＵの端子（Ｉｓｅｎｓ０、Ｉｓｅｎｓ１）は、電池パックＢＰＡＣ１の負端子Ｐａｃｋ−と電気的に接続されている。

次に、本実施の形態における電池パックＢＰＡＣ１では、リチウムイオン電池ＬＩＢと双方向ＣＳＰ１とがヒューズ（Ｆｕｓｅ）を介して電気的に接続されており、さらに、双方向ＣＳＰ１は、電池パックＢＰＡＣ１の正端子Ｐａｃｋ＋と電気的に接続されている。そして、双方向ＣＳＰ１は、互いに逆直列接続された放電用パワートランジスタＱ１と充電用パワートランジスタＱ２から構成されており、放電用パワートランジスタＱ１には、寄生的にボディダイオードＢＤ１が形成され、同様に、充電用パワートランジスタＱ２にも、寄生的にボディダイオードＢＤ２が形成されている。

ここで、双方向ＣＳＰ１と制御部ＣＵとは電気的に接続されている。具体的には、放電用パワートランジスタＱ１のゲートと制御部ＣＵの端子ＣＦとが電気的に接続され、充電用パワートランジスタＱ２のゲートと制御部ＣＵの端子ＤＦとが電気的に接続されている。これにより、制御部ＣＵによって、双方向ＣＳＰ１を流れる充放電電流のオン／オフが制御される。

続いて、制御部ＣＵの電源端子ＶＣＣは、直列接続されたダイオードＤ１およびダイオードＤ２を介して、リチウムイオン電池ＬＩＢと電気的に接続されている。また、ダイオードＤ１とダイオードＤ２との間の接続ノードと制御部ＣＵの端子ＶＢＡＴとが電気的に接続されている。さらに、本実施の形態において、電池パックＢＰＡＣ１の正端子Ｐａｃｋ＋と制御部ＣＵの端子ＶＩＮ１２とが電気的に接続されている。

次に、本実施の形態における電池パックＢＰＡＣ１では、図７に示すように、双方向ＣＳＰ１を構成する放電用パワートランジスタＱ１と充電用パワートランジスタＱ２との間の接続ノードと制御部ＣＵの電源端子ＶＣＣとの間に保護ダイオードＰＤが接続されている。つまり、放電用パワートランジスタＱ１と充電用パワートランジスタＱ２との間の共通ドレイン端子ＣＴＥと制御部ＣＵの電源端子ＶＣＣとの間に保護ダイオードＰＤが接続されている。具体的に、この保護ダイオードＰＤにおいては、アノードが共通ドレイン端子ＣＴＥと接続され、かつ、カソードが制御部ＣＵの電源端子ＶＣＣと接続されている。さらに、放電用パワートランジスタＱ１には、ボディダイオードＢＤ１が形成されており、このボディダイオードＢＤ１のカソードは、共通ドレイン端子ＣＴＥと電気的に接続されている。同様に、充電用パワートランジスタＱ２には、ボディダイオードＢＤ２が形成されており、このボディダイオードＢＤ２のカソードは、共通ドレイン端子ＣＴＥと電気的に接続されている。

また、双方向ＣＳＰ１の共通ドレイン端子ＣＴＥには、ｐチャネル型の電界効果トランジスタからなるノーマリオン型パワートランジスタＱ３が電気的に接続され、このノーマリオン型パワートランジスタＱ３は、ヒューズ（Ｆｕｓｅ）と双方向ＣＳＰ１との間の接続ノードに接続されている。すなわち、ノーマリオン型パワートランジスタＱ３は、放電用パワートランジスタＱ１と並列接続され、かつ、共通ドレイン端子ＣＴＥと電気的に接続されていることになる。

このように、本実施の形態における電池パックＢＰＡＣ１は、充放電可能なリチウムイオン電池ＬＩＢ（二次電池）と、リチウムイオン電池ＬＩＢを制御する半導体装置とを備える。ここで、半導体装置は、二次電池の充放電を制御する制御部ＣＵと、制御部ＣＵと電気的に接続され、充放電電流が流れる双方向ＣＳＰ１（双方向接続部）と、制御部ＣＵと双方向ＣＳＰ１との間に接続された保護ダイオードＰＤとを備える。そして、双方向ＣＳＰ１は、放電用パワートランジスタＱ１と、放電用パワートランジスタＱ１と逆直列接続された充電用パワートランジスタＱ２と、放電用パワートランジスタＱ１のドレインとして機能し、かつ、充電用パワートランジスタＱ２のドレインとして機能する共通ドレイン端子ＣＴＥとを有する。このとき、保護ダイオードＰＤのアノードは、共通ドレイン端子ＣＴＥと電気的に接続され、保護ダイオードＰＤのカソードは、制御部ＣＵの電源端子ＶＣＣと電気的に接続されている。

以上のようにして、本実施の形態における電池パックＢＰＡＣ１が回路構成されていることになる。以下では、本実施の形態における電池パックＢＰＡＣ１の主要な回路動作について説明する。まず、本実施の形態における充放電の基本動作は、関連技術における充放電の基本動作と同様であるため、説明を省略する。

続いて、リチウムイオン電池ＬＩＢの通常動作時において、リチウムイオン電池ＬＩＢから制御部ＣＵへの電源供給経路について説明する。図８は、本実施の形態において、通常動作時のリチウムイオン電池ＬＩＢから制御部ＣＵへの電源供給経路を説明する図である。図８において、本実施の形態では、通常動作時のリチウムイオン電池ＬＩＢから制御部ＣＵへの電源供給経路として、リチウムイオン電池ＬＩＢからダイオードＤ１およびダイオードＤ２を経由して制御部ＣＵの電源端子ＶＣＣに至る経路（１）が存在することがわかる。また、本実施の形態では、通常動作時のリチウムイオン電池ＬＩＢから制御部ＣＵへの電源供給経路として、リチウムイオン電池ＬＩＢから放電用パワートランジスタＱ１→共通ドレイン端子ＣＴＥ→保護ダイオードＰＤを経由して制御部ＣＵの電源端子ＶＣＣに至る経路（２）が存在することがわかる。さらに、本実施の形態では，通常動作時のリチウムイオン電池ＬＩＢから制御部ＣＵへの電源供給経路として、リチウムイオン電池ＬＩＢからノーマリオン型パワートランジスタＱ３→共通ドレイン端子ＣＴＥ→保護ダイオードＰＤを経由して制御部ＣＵの電源端子ＶＣＣに至る経路（３）とが存在することがわかる。

次に、リチウムイオン電池ＬＩＢが空の時（プリチャージ時）において、充電器から制御部ＣＵへの電源供給経路について説明する。図９は、本実施の形態において、プリチャージ時の充電器から制御部ＣＵへの電源供給経路を説明する図である。図９において、本実施の形態では、プリチャージ時の充電器から制御部ＣＵへの電源供給経路として、電池パックＢＰＡＣ１の正端子Ｐａｃｋ＋から充電用パワートランジスタＱ２→共通ドレイン端子ＣＴＥ→保護ダイオードＰＤを経由して制御部ＣＵの電源端子ＶＣＣに至る経路が存在することがわかる。

続いて、プリチャージ時における充電電流の電流経路について説明する。図１０は、本実施の形態において、プリチャージ時の充電器からリチウムイオン電池ＬＩＢへのプリチャージ電流が流れる電流経路を説明する図である。まず、図１０において、プリチャージ電流が流れる電流経路として、電池パックＢＰＡＣ１の正端子Ｐａｃｋ＋から、双方向ＣＳＰ１およびヒューズを介して、リチウムイオン電池ＬＩＢへ流れる経路が考えられる。しかしながら、リチウムイオン電池ＬＩＢが空の時（プリチャージ時）において、特に、過放電状態（電池電圧が著しく低下した状態）では、制御部ＣＵの動作電圧が充分に得られず、この結果、制御部ＣＵによる双方向ＣＳＰ１の制御を行なうことができないのである。すなわち、制御部ＣＵの端子ＣＦから放電用パワートランジスタＱ１のゲートにしきい値電圧以上のゲート電圧を印加し、かつ、制御部ＣＵの端子ＤＦから充電用パワートランジスタＱ２のゲートにしきい値電圧以上のゲート電圧を印加して、放電用パワートランジスタＱ１および充電用パワートランジスタＱ２がオン状態とすることができないのである。

そこで、本実施の形態では、図１０に示すように、プリチャージ電流が流れる電流経路として、電池パックＢＰＡＣ１の正端子Ｐａｃｋ＋から、ボディダイオードＢＤ２→共通ドレイン端子ＣＴＥ→ノーマリオン型パワートランジスタＱ３を経由して、リチウムイオン電池ＬＩＢへプリチャージ電流を流す経路が設けられているのである。この経路では、たとえ、過放電状態で制御部ＣＵの動作電圧が充分に得られない場合であっても、ゲート電圧が０Ｖで動作するノーマリオン型パワートランジスタＱ３によって、プリチャージ電流の流れる電流経路を確保することができるのである。

次に、本実施の形態において、電池パックＢＰＡＣ１に対して誤って逆充電する場合（異常時）の逆充電電流を遮断する機能について説明する。図１１は、本実施の形態において、逆充電電流を遮断する経路を説明する図である。図１１において、まず、逆充電時には、電池パックＢＰＡＣ１の正端子Ｐａｃｋ＋に負電位が印加され、かつ、電池パックＢＰＡＣ１の負端子Ｐａｃｋ−に正電位が印加されることになる。この場合、図１１に示すように、リチウムイオン電池ＬＩＢから双方向ＣＳＰ１を介して正端子Ｐａｃｋ＋に流れる逆充電電流Ａ１は、双方向ＣＳＰ１内の充電用パワートランジスタＱ２に寄生的に形成されているボディダイオードＢＤ２によって遮断される。同様に、リチウムイオン電池ＬＩＢからノーマリオン型パワートランジスタＱ３→共通ドレイン端子ＣＴＥを介して正端子Ｐａｃｋ＋に流れる逆充電電流Ａ２も、双方向ＣＳＰ１内の充電用パワートランジスタＱ２に寄生的に形成されているボディダイオードＢＤ２によって遮断される。

一方、本実施の形態において、図１１に示すように、逆充電電流には、リチウムイオン電池ＬＩＢからダイオードＤ１およびダイオードＤ２を介して電池パックＢＰＡＣ１の正端子Ｐａｃｋ＋に流れる逆充電電流Ｂ１が存在する。さらには、本実施の形態において、逆充電電流は、制御部ＣＵの電源端子ＶＣＣから電池パックＢＰＡＣ１の正端子Ｐａｃｋ＋に流れる逆充電電流Ｂ２も存在する。これらの逆充電電流（Ｂ１＋Ｂ２）は、図１１に示すように、保護ダイオードＰＤによって遮断される。以上のことから、本実施の形態においては、双方向ＣＳＰ１内のボディダイオードＢＤ２と、保護ダイオードＰＤとによって、逆充電電流を遮断する機能が実現されていることがわかる。

＜実施の形態における回路上の特徴＞
ここで、本実施の形態における回路上の特徴点は、双方向ＣＳＰ１の共通ドレイン端子ＣＴＥと制御部ＣＵの電源端子ＶＣＣとの間に保護ダイオードＰＤが接続されている点にある。これにより、本実施の形態によれば、逆充電電流（Ｂ１＋Ｂ２）を保護ダイオードＰＤとボディダイオードＢＤ２の両方によって遮断することができる。すなわち、本実施の形態における回路上の特徴点によれば、逆充電電流（Ｂ１＋Ｂ２）の遮断機能を二重にすることができるのである。

例えば、図１１に示すように、本実施の形態１における電池パックＢＰＡＣ１では、逆充電時に流れる逆充電電流（Ｂ１＋Ｂ２）は、まず、双方向ＣＳＰ１の共通ドレイン端子ＣＴＥと制御部ＣＵの電源端子ＶＣＣとの間に接続された保護ダイオードＰＤによって遮断される。このとき、何らかの理由で、保護ダイオードＰＤが破壊されてしまった場合であっても、逆充電電流（Ｂ１＋Ｂ２）は、双方向ＣＳＰ１内の充電用パワートランジスタＱ２に寄生的に形成されているボディダイオードＢＤ２によって遮断される。この結果、本実施の形態における電池パックＢＰＡＣ１によれば、双方向ＣＳＰ１の共通ドレイン端子ＣＴＥと制御部ＣＵの電源端子ＶＣＣとの間に保護ダイオードＰＤを設ける構成により、逆充電電流（Ｂ１＋Ｂ２）に対する二重遮断機能を実現することができるのである。したがって、本実施の形態によれば、逆充電電流（Ｂ１＋Ｂ２）に対する二重遮断機能が実現される点で、電池パックＢＰＡＣ１の信頼性向上を図ることができることになる。

＜双方向ＣＳＰの改良の必要性＞
上述したように、本実施の形態における電池パックＢＰＡＣ１は、例えば、図１１に示すように、双方向ＣＳＰ１の共通ドレイン端子ＣＴＥと制御部ＣＵの電源端子ＶＣＣとの間に保護ダイオードＰＤを接続するという回路上の特徴点を有している。この回路上の特徴点を具現化するために、双方向ＣＳＰ１の構成を改良する必要がある。以下に、この点について説明する。

例えば、関連技術では、図２に示すように、双方向ＣＳＰ２の共通ドレインは、外部回路素子と電気的に接続されてはいない。このことは、関連技術では、双方向ＣＳＰ２に共通ドレイン端子を設けて、外部回路素子と電気的に接続する必要性は乏しいことを意味する。このことから、関連技術における双方向ＣＳＰ２のレイアウト構成としては、縦型トランジスタであるトレンチパワーＭＯＳＦＥＴを使用することを前提として、裏面に共通ドレイン電極を形成し、表面に放電用パワートランジスタＱ１および充電用パワートランジスタＱ２のそれぞれのソースパッドとゲートパッドを設けるレイアウト構成を採用することが自然である。このようにレイアウト構成された双方向ＣＳＰ２は、フェイスダウン実装で配線基板に搭載される。この場合、放電用パワートランジスタＱ１および充電用パワートランジスタＱ２のそれぞれのソースパッドとゲートパッドは、配線基板の配線と電気的に接続されるため、配線基板上に搭載された外部回路素子と電気的に接続可能となる。一方、上側を向く共通ドレイン電極は、配線基板と電気的に接続されず、フローティング状態となる。

ところが、この双方向ＣＳＰ２のレイアウト構成では、関連技術における電池パックＢＰＡＣの回路を実現することができる一方、本実施の形態における電池パックＢＰＡＣ１の回路を実現することが困難となる。なぜなら、関連技術の回路を実現する双方向ＣＳＰ２のレイアウト構成は、共通ドレイン電極を外部回路素子と電気的に接続することを想定したレイアウト構成とはなっていないからである。すなわち、本実施の形態における回路を実現するためには、双方向ＣＳＰ２に外部回路素子と接続可能な共通ドレイン端子を設けて、共通ドレイン端子と外部回路素子とを電気的に接続するレイアウト構成を実現する必要性があるのである。

そこで、本実施の形態では、双方向ＣＳＰ１の表面に放電用パワートランジスタＱ１および充電用パワートランジスタＱ２のそれぞれのソースパッドとゲートパッドだけでなく、共通ドレインパッドも設けるレイアウト構成を実現する工夫を施している。これにより、双方向ＣＳＰ１の共通ドレイン端子ＣＴＥと制御部ＣＵの電源端子ＶＣＣとの間に保護ダイオードＰＤを接続するという回路上の特徴点を容易に実現可能な双方向ＣＳＰ１のレイアウト構成が実現される。以下に、本実施の形態における双方向ＣＳＰ１のレイアウト構成について説明することにする。

＜双方向ＣＳＰのレイアウト構成＞
図１２は、本実施の形態における双方向ＣＳＰ１を実現する半導体チップＣＨＰ１のレイアウト構成を示す上面図である。図１２において、本実施の形態１における半導体チップＣＨＰ１は、例えば、矩形形状の平面形状をしており、互いに対向する一対の辺ＳＤ１と辺ＳＤ２を有するとともに、互いに対向する一対の辺ＳＤ３と辺ＳＤ４を有する。

そして、半導体チップＣＨＰ１の表面には、放電用パワートランジスタのソースとして機能するソースパッドＳＰ１と、放電用パワートランジスタのゲートとして機能するゲートパッドＧＰ１と、充電用パワートランジスタのソースとして機能するソースパッドＳＰ２と、充電用パワートランジスタのゲートとして機能するゲートパッドＧＰ２とが形成されている。さらに、半導体チップＣＨＰ１の表面には、放電用パワートランジスタのドレインとして機能し、かつ、充電用パワートランジスタのドレインとしても機能する共通ドレインパッドＤＰとが形成されている。

図１２に示すように、共通ドレインパッドＤＰは、辺ＳＤ２と共通ドレインパッドＤＰとの間の距離よりも、辺ＳＤ１と共通ドレインパッドＤＰとの間の距離が短くなる位置に配置されている。具体的に、本実施の形態において、共通ドレインパッドＤＰは、半導体チップＣＨＰ１の辺ＳＤ１と接する位置に配置されている。そして、半導体チップＣＨＰ１の表面の外縁部には、ＥＱＲ（EQui-potential Ring：等電位リング）電極が形成されている。そして、共通ドレインパッドＤＰは、半導体チップＣＨＰ１の表面の外縁部に沿って形成されているＥＱＲ電極と電気的に接続されている。このＥＱＲ電極は、半導体チップＣＨＰ１の裏面に形成されているドレイン電極と電気的に接続されており、ドレイン電極と等電位となっている。ＥＱＲ電極は、半導体チップＣＨＰ１の裏面だけでなく、横方向の外縁部もドレイン電位と等電位にすることにより、横方向への空乏層の延びを良くして、耐圧を向上する機能を有している。

次に、共通ドレインパッドＤＰとＥＱＲ電極で囲まれた内側領域に沿って、互いに離間してゲート配線ＧＷＬ１およびゲート配線ＧＷＬ２が形成されている。そして、ゲート配線ＧＷＬ１で囲まれた領域内にソースパッドＳＰ１が形成され、ゲート配線ＧＷＬ２で囲まれた領域内にソースパッドＳＰ２が形成されている。つまり、ソースパッドＳＰ１とソースパッドＳＰ２とは、互いに離間して配置されている。さらに、平面視において、ソースパッドＳＰ１に内包されるようにゲートパッドＧＰ１が形成されており、このゲートパッドＧＰ１とゲート配線ＧＷＬ１とが電気的に接続されている。同様に、平面視において、ソースパッドＳＰ２に内包されるようにゲートパッドＧＰ２が形成されており、このゲートパッドＧＰ２とゲート配線ＧＷＬ２とが電気的に接続されている。

ここで、辺ＳＤ１の中心と辺ＳＤ２の中心とを結ぶ線を中心線ＣＬとするとき、共通ドレインパッドＤＰは、中心線ＣＬに対して対称である。また、例えば、ソースパッドＳＰ１とソースパッドＳＰ２とは、中心線ＣＬに対して対称配置されており、同様に、ゲートパッドＧＰ１とゲートパッドＧＰ２とは、中心線ＣＬに対して対称配置されている。これにより、半導体チップＣＨＰ１に形成されている放電用トランジスタと充電用トランジスタとの対称性を高めることができる。つまり、本実施の形態によれば、放電用トランジスタと充電用トランジスタとの対称性を高めることによって、電気的特性の均一性を向上することができる。

そして、図１２に示すように、平面視において、ソースパッドＳＰ１の面積およびソースパッドＳＰ２の面積のそれぞれは、共通ドレインパッドＤＰの面積よりも大きく、平面視において、共通ドレインパッドＤＰの面積は、ゲートパッドＧＰ１の面積およびゲートパッドＧＰ２の面積のそれぞれよりも大きくなっている。さらに、ソースパッドＳＰ１の面積とソースパッドＳＰ２の面積とは等しく、ゲートパッドＧＰ１の面積とゲートパッドＧＰ２の面積とは等しくなっている。

続いて、ソースパッドＳＰ１上およびソースパッドＳＰ２上と、ゲートパッドＧＰ１上およびゲートパッドＧＰ２上と、共通ドレインパッドＤＰ上のそれぞれには、ボール端子が搭載されている。具体的には、図１２に示すように、ソースパッドＳＰ１上にボール端子ＢＴＥ（Ｓ１）が搭載され、ソースパッドＳＰ２上にボール端子ＢＴＥ（Ｓ２）が搭載されている。同様に、ゲートパッドＧＰ１上にボール端子ＢＴＥ（Ｇ１）が搭載され、ゲートパッドＧＰ２上にボール端子ＢＴＥ（Ｇ２）が搭載されている。また、共通ドレインパッドＤＰ上には、複数のボール端子ＢＴＥ（Ｄ）が搭載されている。

具体的に、図１２に示すように、半導体チップＣＨＰ１の表面には、６つのボール端子が形成されている。ボール端子は、行方向（Ｘ方向）×列方向（Ｙ方向）にマトリクス状に配置され、例えば、図１２では、ｎ行×ｍ列＝３行×２列のレイアウトで６つのボール端子が配置されている。６つのボール端子は、２つのボール端子ＢＴＥ（Ｄ）と、ボール端子ＢＴＥ（Ｓ１）およびボール端子ＢＴＥ（Ｓ２）と、ボール端子ＢＴＥ（Ｇ１）およびボール端子ＢＴＥ（Ｇ２）から構成されている。例えば、半導体チップＣＨＰ１の辺ＳＤ１に近い位置に、共通ドレインパッドＤＰ上に搭載された２つのボール端子ＢＴＥ（Ｄ）が配置され、半導体チップＣＨＰ１の辺ＳＤ２に近い位置に、ゲートパッドＧＰ１上に搭載されたボール端子ＢＴＥ（Ｇ１）とゲートパッドＧＰ２上に搭載されたボール端子ＢＴＥ（Ｇ２）とが配置されている。また、半導体チップＣＨＰ１の辺ＳＤ１と辺ＳＤ２の中間に、ソースパッドＳＰ１上に搭載されたボール端子ＢＴＥ（Ｓ１）とソースパッドＳＰ２上に搭載されたボール端子ＢＴＥ（Ｓ２）とが配置されている。これらの６つのボール端子は、例えば、半田ボール等で構成された上面視で略円形の端子であるが、その他、四角形など任意の形状の端子から構成されていてもよい。

＜実施の形態におけるレイアウト上の特徴＞
ここで、本実施の形態におけるレイアウト上の特徴点は、例えば、図１２に示すように、半導体チップＣＨＰ１の表面に共通ドレインパッドＤＰが形成されている点にある。すなわち、本実施の形態におけるレイアウト上の特徴点は、半導体チップＣＨＰ１の表面に、ソースパッドＳＰ１およびソースパッドＳＰ２と、ゲートパッドＧＰ１およびゲートパッドＧＰ２とともに、共通ドレインパッドＤＰが形成されている点にある。これにより、本実施の形態によれば、半導体チップＣＨＰ１を配線基板にフェイスダウン実装した際、放電用パワートランジスタおよび充電用パワートランジスタのそれぞれのソースパッド（ＳＰ１、ＳＰ２）とゲートパッド（ＧＰ１、ＧＰ２）だけでなく、共通ドレインパッドＤＰも、配線基板の配線と電気的に接続することができる。このため、本実施の形態によれば、配線基板上に搭載された外部回路素子と共通ドレインパッドＤＰとを電気的に接続することができることになる。したがって、このように構成されている半導体チップＣＨＰ１を使用して双方向ＣＳＰ１を構成すれば、例えば、図７〜図１１に示すような双方向ＣＳＰ１の共通ドレイン端子ＣＴＥと制御部ＣＵの電源端子ＶＣＣの間に保護ダイオードＰＤを接続するという回路上の特徴点を容易に実現することができる。つまり、本実施の形態におけるレイアウト上の特徴点によれば、双方向ＣＳＰ１の共通ドレイン端子ＣＴＥを外部回路素子（例えば、保護ダイオードＰＤ）と電気的に接続するという構成を容易に実現できる利点を得ることができる。

なお、本実施の形態における半導体チップＣＨＰ１は、双方向ＣＳＰ１の共通ドレイン端子ＣＴＥを外部回路素子と電気的に接続するという構成を実現する観点から有用であるが、これに限らず、例えば、図２〜図６に示す関連技術における双方向ＣＳＰ２としても適用することができる。すなわち、関連技術においては、双方向ＣＳＰ２の共通ドレインは外部回路素子と電気的に接続されることはないが、本実施の形態における半導体チップＣＨＰ１を使用しても、共通ドレイン端子ＣＴＥを外部回路素子との接続に使用しなければよいだけであり、本実施の形態における半導体チップＣＨＰ１を使用しても関連技術における回路を容易に実現することができる。

このように、本実施の形態１における半導体チップＣＨＰ１は、双方向ＣＳＰ１の共通ドレイン端子ＣＴＥを外部回路素子と電気的に接続するという構成を実現する観点から有用であるが、これに限らず、共通ドレイン端子ＣＴＥを外部回路素子との接続に使用しない構成にも適用できる点で、汎用性の高い半導体チップＣＨＰ１を提供できることになる。つまり、本実施の形態によれば、適用範囲が広く、汎用性に優れた半導体チップＣＨＰ１を提供することができる効果が得られる。

＜半導体チップのデバイス構造＞
次に、本実施の形態における半導体チップＣＨＰ１のデバイス構造について説明する。本実施の形態における半導体チップＣＨＰ１には、例えば、半導体チップの厚さ方向に電流を流す縦型トランジスタからなる放電用パワートランジスタと充電用パワートランジスタとが形成されている。具体的に、図１２において、中心線ＣＬの左側領域に放電用パワートランジスタが形成されており、中心線ＣＬの右側領域に充電用パワートランジスタが形成されている。そして、図１２に示す共通ドレインパッドＤＰは、中心線ＣＬの左側領域に形成されている放電用パワートランジスタのドレインとして機能するとともに、中心線ＣＬの右側領域に形成されている充電用パワートランジスタのドレインとしても機能する。すなわち、半導体チップＣＨＰ１に形成されている放電用パワートランジスタのドレインと充電用パワートランジスタのドレインとは電気的に接続されている。

図１３は、図１２のＡ−Ａ線で切断した断面図である。図１２のＡ−Ａ線で切断した断面図は、中心線ＣＬの右側領域での断面図であることから、充電用パワートランジスタのデバイス構造に対応するが、本実施の形態における半導体チップＣＨＰ１は、中心線ＣＬに対して対称構造をしているため、放電用パワートランジスタのデバイス構造も同様である。以下に示す図１２のＢ−Ｂ線で切断した断面図や図１２のＣ−Ｃ線で切断した断面図も、中心線ＣＬの右側領域での断面図であることから、充電用パワートランジスタのデバイス構造に対応するが、本実施の形態における半導体チップＣＨＰ１は、中心線ＣＬに対して対称構造をしているため、充電用パワートランジスタのデバイス構造も同様である。

図１３において、本実施の形態における半導体チップＣＨＰ１は、例えば、シリコンからなる半導体基板１Ｓを有しており、この半導体基板１Ｓの裏面に裏面電極ＢＥが形成されている。この裏面電極ＢＥは、例えば、半導体基板１Ｓ側から順に、チタン（Ｔｉ）膜とニッケル（Ｎｉ）膜と銀（Ａｇ）膜とが積層された積層膜から形成されている。

一方、半導体基板１Ｓの表面には、エピタキシャル層ＥＰＩが形成されており、図１３の右端の点線で囲んだセル形成領域ＣＬＲに充電用パワートランジスタを構成する複数のセルトランジスタが形成されている。このセルトランジスタの構造については後述する。

続いて、エピタキシャル層ＥＰＩの表面の一部領域には、絶縁膜ＮＳＧが形成されており、この絶縁膜ＮＳＧ上に、例えば、ポリシリコン膜からなる導体膜ＣＦ１が形成されている。この導体膜ＣＦ１は、ゲート電極と電気的に接続されている。そして、この導体膜ＣＦ１を覆うエピタキシャル層ＥＰＩ上および絶縁膜ＮＳＧ上に絶縁膜ＢＰＳＧが形成されており、この絶縁膜ＢＰＳＧ上にソースパッドＳＰ２とゲートパッドＧＰ２とが互いに離間して形成されている。ソースパッドＳＰ２およびゲートパッドＧＰ２のそれぞれは、例えば、バリア導体膜ＢＣＦと、例えば、ＡｌＳｉＣｕ膜やＡｌＣｕ膜などからなるアルミニウム合金膜ＡＦとから形成されている。このとき、ソースパッドＳＰ２は、絶縁膜ＢＰＳＧおよび導体膜ＣＦ１を貫通するプラグＰＬＧ１と接続されている。そして、導体膜ＣＦ１には、ｐｎ接合ダイオード（定電圧ダイオード）が形成されているため、ゲート電極と電気的に接続されている導体膜ＣＦ１とソースパッドＳＰ２とは、静電気保護機能を有する定電圧ダイオードを介して接続されていることになる。一方、図１３では示されていないが、ゲート電極と電気的に接続されている導体膜ＣＦ１は、上層のゲートパッドＧＰ２と電気的に接続されている。

次に、ソースパッドＳＰ２およびゲートパッドＧＰ２の一部を覆うように絶縁膜ＩＦ１が形成されており、さらに、絶縁膜ＩＦ１上にポリイミド樹脂膜ＰＩＦが形成されている。図１３では、ソースパッドＳＰ２は、絶縁膜ＩＦ１およびポリイミド樹脂膜ＰＩＦで覆われている一方、ゲートパッドＧＰ２上に形成されているポリイミド樹脂膜ＰＩＦには、開口部が形成されており、この開口部から露出するゲートパッドＧＰ２の表面にアンダーバンプメタル膜ＵＦを介してボール端子ＢＴＥ（Ｇ２）が搭載されている。

続いて、図１４は、図１２のＢ−Ｂ線で切断した断面図である。図１４において、裏面に裏面電極ＢＥが形成された半導体基板１Ｓの表面上には、ドリフト層となるエピタキシャル層ＥＰＩが形成されており、このエピタキシャル層ＥＰＩ上に絶縁膜ＢＰＳＧが形成されている。なお、点線で囲まれたセル形成領域ＣＬＲに充電用パワートランジスタを構成する複数のセルトランジスタが形成されている。

次に、絶縁膜ＢＰＳＧ上には、ソースパッドＳＰ２が形成されており、ソースパッドＳＰ２上に絶縁膜ＩＦ１およびポリイミド樹脂膜ＰＩＦが形成されている。そして、ポリイミド樹脂膜ＰＩＦには、開口部が形成されており、この開口部から露出するソースパッドＳＰ２の表面にアンダーバンプメタル膜ＵＦを介してボール端子ＢＴＥ（Ｓ２）が搭載されている。

続いて、図１５は、図１２のＣ−Ｃ線で切断した断面図である。図１５において、裏面に裏面電極ＢＥが形成された半導体基板１Ｓの表面上には、ドリフト層となるエピタキシャル層ＥＰＩが形成されており、このエピタキシャル層ＥＰＩ上に絶縁膜ＢＰＳＧが形成されている。なお、点線で囲まれたセル形成領域ＣＬＲに充電用パワートランジスタを構成する複数のセルトランジスタが形成されている。

ここで、図１５に示すように、エピタキシャル層ＥＰＩの一部には、共通ドレイン引き出し領域ＥＰＩ２が形成されている。そして、絶縁膜ＢＰＳＧ上には、互いに離間してソースパッドＳＰ２とゲート配線ＧＷＬ２と共通ドレインパッドＤＰが形成されている。すなわち、ソースパッドＳＰ２と共通ドレインパッドＤＰとに離間して挟まれるように、ゲート配線ＧＷＬ２が形成されている。これらのソースパッドＳＰ２とゲート配線ＧＷＬ２と共通ドレインパッドＤＰのそれぞれは、例えば、バリア導体膜ＢＣＦとアルミニウム合金膜ＡＦから形成されている。そして、共通ドレインパッドＤＰと共通ドレイン引き出し領域ＥＰＩ２とはプラグＰＬＧ２を介して電気的に接続されている。

次に、互いに離間して配置されたソースパッドＳＰ２とゲート配線ＧＷＬ２と共通ドレインパッドＤＰとを覆うように絶縁膜ＩＦ１とポリイミド樹脂膜ＰＩＦとが形成されており、ポリイミド樹脂膜ＰＩＦおよび絶縁膜ＩＦ１には、共通ドレインパッドＤＰの表面を露出するように開口部が形成されている。この開口部から露出する共通ドレインパッドＤＰの表面には、アンダーバンプメタル膜ＵＦを介してボール端子ＢＴＥ（Ｄ）が搭載されている。

続いて、図１３〜図１５のそれぞれに示されている点線で囲まれたセル形成領域ＣＬＲのデバイス構造について説明する。図１６は、セル形成領域ＣＬＲに形成されているセルトランジスタのデバイス構造の一例を示す断面図である。

図１６において、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を含有するシリコンからなる半導体基板１Ｓ上にエピタキシャル層ＥＰＩが形成されている。このエピタキシャル層ＥＰＩは、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物が導入されたシリコンを主成分とする半導体層から構成されている。この半導体基板１Ｓとエピタキシャル層ＥＰＩは、パワートランジスタ（放電用パワートランジスタおよび充電用パワートランジスタ）のドレインとして機能する構成要素である。

そして、エピタキシャル層ＥＰＩの表面に素子部が形成されている。具体的に、本実施の形態における素子部には、エピタキシャル層ＥＰＩの表面にチャネル領域ＣＨが形成されており、このチャネル領域ＣＨを貫通してエピタキシャル層ＥＰＩに達するトレンチＴＲが形成されている。このとき、トレンチＴＲの内壁には、ゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にトレンチＴＲを埋め込むようにゲート電極ＧＥが形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されるが、これに限らず、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成することもできる。また、ゲート電極ＧＥは、例えば、ポリシリコン膜から形成されている。

そして、トレンチＴＲに隣接するチャネル領域ＣＨの表面にソース領域ＳＲが形成されている。そして、ゲート電極ＧＥが埋め込まれたトレンチＲＥの上面およびソース領域ＳＲ上にわたって絶縁膜ＢＰＳＧが形成されている。チャネル領域ＣＨは、例えば、ボロン（Ｂ）などのｐ型不純物を導入した半導体領域から構成され、ソース領域ＳＲは、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入した半導体領域から構成されている。

次に、互いに隣り合うトレンチＴＲの間には、絶縁膜ＢＰＳＧおよびソース領域ＳＲを貫通して、チャネル領域ＣＨに達する溝が形成されており、この溝の底部にボディコンタクト領域ＢＣが形成されている。このボディコンタクト領域ＢＣは、例えば、ボロン（Ｂ）などのｐ型不純物が導入された半導体領域から構成されており、ボディコンタクト領域ＢＣの不純物濃度は、チャネル領域ＣＨの不純物濃度よりも高くなっている。

続いて、底部にボディコンタクト領域ＢＣが形成された溝を埋め込むようにバリア導体膜ＢＣＦおよびタングステン膜からなるプラグＰＬＧ３が形成されており、プラグＰＬＧ３上を含む絶縁膜ＢＰＳＧ上にバリア導体膜ＢＣＦおよびアルミニウム合金膜ＡＦが形成されている。これにより、アルミニウム合金膜ＡＦは、ソース領域ＳＲと電気的に接続されるとともに、ボディコンタクト領域ＢＣを介してチャネル領域ＣＨとも電気的に接続されることになる。

このとき、ボディコンタクト領域ＢＣは、プラグＰＬＧ３とのオーミック接触を確保する機能を有し、このボディコンタクト領域ＢＣが存在することにより、ソース領域ＳＲとチャネル領域ＣＨは同電位で電気的に接続されることになる。

したがって、ソース領域ＳＲをエミッタ領域とし、チャネル領域ＣＨをベース領域とし、かつ、エピタキシャル層ＥＰＩをコレクタ領域とする寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。すなわち、ソース領域ＳＲとチャネル領域ＣＨが同電位で電気的に接続されているということは、寄生ｎｐｎバイポーラトランジスタのエミッタ領域とベース領域との間に電位差が生じていないこと意味し、これによって、寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。

以上のようにして、本実施の形態における半導体チップＣＨＰ１の内部にパワートランジスタ（放電用パワートランジスタおよび充電用パワートランジスタ）のデバイス構造が形成されていることになる。

＜実施の形態におけるデバイス構造上の特徴＞
ここで、本実施の形態におけるデバイス構造上の特徴点は、例えば、図１５に示すように、共通ドレインパッドＤＰとプラグＰＬＧ２を介して接続され、かつ、平面視において、共通ドレインパッドＤＰと重なる位置に形成されている共通ドレイン引き出し領域ＥＰＩ２の不純物濃度が、エピタキシャル層ＥＰＩの不純物濃度よりも高い点にある。これにより、（エピタキシャル層ＥＰＩ＋半導体基板１Ｓ＋裏面電極ＢＥ）→共通ドレイン引き出し領域ＥＰＩ２→プラグＰＬＧ２→共通ドレインパッドＤＰに至る電流経路のオン抵抗を低減することがきる。すなわち、本実施の形態では、半導体チップＣＨＰ１の表面に共通ドレインパッドＤＰが形成されており、半導体チップＣＨＰ１に形成されているエピタキシャル層ＥＰＩ＋半導体基板１Ｓ＋裏面電極ＢＥから共通ドレインパッドＤＰへ至る経路の間に共通ドレイン引き出し領域ＥＰＩ２が形成される。このとき、共通ドレイン引き出し領域ＥＰＩ２の不純物濃度をエピタキシャル層ＥＰＩの不純物濃度よりも高濃度とすることにより、共通ドレイン引き出し領域ＥＰＩ２の低抵抗化を図ることができ、これによって、オン抵抗の低減を図ることができるのである。

特に、本実施の形態では、図１５に示すように、共通ドレイン引き出し領域ＥＰＩ２が半導体基板１Ｓの内部に達するように形成されていることにより、オン抵抗の低減を図ることができる。すなわち、高濃度不純物領域である共通ドレイン引き出し領域ＥＰＩ２を高濃度な半導体基板１Ｓの内部に達する程度に深く形成することにより、低濃度不純物領域であるエピタキシャル層ＥＰＩ内に共通ドレイン引き出し領域ＥＰＩ２を浅く形成する場合に比べて、オン抵抗の低減を図ることができる。

さらに、本実施の形態では、オン抵抗を低減する観点からの工夫を施している。図１７は、本実施の形態において、エピタキシャル層ＥＰＩと共通ドレイン引き出し領域ＥＰＩ２と共通ドレインパッドＤＰに着目して、これらの構成要素だけを示す模式図である。図１７に示すように、本実施の形態では、平面視において、共通ドレイン引き出し領域ＥＰＩ２は、共通ドレインパッドＤＰに内包されている。そして、図１７に示すように、平面視において、共通ドレイン引き出し領域ＥＰＩ２とエピタキシャル層ＥＰＩとの境界線は、少なくとも、互いに対向する一対の対向線（Ｌ１、Ｌ２）と、一対の対向線（Ｌ１、Ｌ２）を結ぶ一本の交差線Ｌ３とを含む。これにより、本実施の形態によれば、共通ドレイン引き出し領域ＥＰＩ２の平面積に対する共通ドレイン引き出し領域ＥＰＩ２とエピタキシャル層ＥＰＩとの境界領域の面積を増加させることができる。この結果、低抵抗な共通ドレイン引き出し領域ＥＰＩ２を流れる電流が増加することになり、これによって、オン抵抗の低減を図ることができる。

さらに、図１８も、本実施の形態において、エピタキシャル層ＥＰＩと共通ドレイン引き出し領域ＥＰＩ２と共通ドレインパッドＤＰに着目して、これらの構成要素だけを示す模式図である。図１８に示すように、平面視において、共通ドレイン引き出し領域ＥＰＩ２はエピタキシャル層ＥＰＩによって囲まれている。これにより、本実施の形態によれば、共通ドレイン引き出し領域ＥＰＩ２の平面積に対する共通ドレイン引き出し領域ＥＰＩ２とエピタキシャル層ＥＰＩとの境界領域の面積をさらに増加させることができる。この結果、低抵抗な共通ドレイン引き出し領域ＥＰＩ２を流れる電流が増加することになり、これによって、オン抵抗の低減を図ることができる。

＜変形例１＞
図１９は、本変形例１における半導体チップＣＨＰ１のレイアウト構成を示す平面図である。図１９に示すように、本変形例１における半導体チップＣＨＰ１においては、共通ドレインパッドＤＰが辺ＳＤ１に接するように配置されているのではなく、辺ＳＤ２と共通ドレインパッドＤＰとの間の距離よりも、辺ＳＤ１と共通ドレインパッドＤＰとの間の距離が短くなり、かつ、辺ＳＤ１と離間するように配置されている。そして、共通ドレインパッドＤＰ上に搭載された１つのボール端子ＢＴＥ（Ｄ）を挟むように、ソースパッドＳＰ１上に２つのボール端子ＢＴＥ（Ｓ１）が配置され、かつ、共通ドレインパッドＤＰ上に搭載されたもう１つのボール端子ＢＴＥ（Ｄ）を挟むように、ソースパッドＳＰ２上に２つのボール端子ＢＴＥ（Ｓ２）が配置されている。これにより、本変形例１によれば、共通ドレインパッドＤＰ上に搭載されたボール端子ＢＴＥ（Ｄ）とソースパッドＳＰ１上に搭載されたボール端子ＢＴＥ（Ｓ１）との間の距離を短くすることができる。同様に、本変形例１によれば、共通ドレインパッドＤＰ上に搭載されたボール端子ＢＴＥ（Ｄ）とソースパッドＳＰ２上に搭載されたボール端子ＢＴＥ（Ｓ２）との間の距離を短くすることができる。この結果、本変形例１によれば、共通ドレインパッドＤＰとソースパッドＳＰ１との間の電流経路、および、共通ドレインパッドＤＰとソースパッドＳＰ２との間の電流経路を短くすることができ、これによって、上述した電流経路のオン抵抗を低減することができる。

＜変形例２＞
図２０は、本変形例２における半導体チップＣＨＰ１のレイアウト構成を示す平面図である。図２０に示すように、本変形例２における半導体チップＣＨＰ１においては、ゲートパッドＧＰ１およびゲートパッドＧＰ２が半導体チップＣＨＰ１の中央部に配置されている。このように、半導体チップＣＨＰ１のレイアウト構成は、図１２に示すレイアウト構成だけでなく、図２０に示すようなレイアウト構成を採用することもできる。

＜変形例３＞
図２１は、本変形例３における半導体チップＣＨＰ１のレイアウト構成を示す平面図である。図２１に示すように、本変形例３における半導体チップＣＨＰ１においては、ソースパッドＳＰ１上に複数のボール端子ＢＴＥ（Ｓ１）が搭載され、かつ、ソースパッドＳＰ２上に複数のボール端子ＢＴＥ（Ｓ２）が搭載されている（第１要因）。これにより、共通ドレインパッドＤＰ上に搭載されたボール端子ＢＴＥ（Ｄ）と、共通ドレインパッドＤＰ側に配置されたボール端子ＢＴＥ（Ｓ１）との間の距離を短くすることができる（第２要因）。同様に、共通ドレインパッドＤＰ上に搭載されたボール端子ＢＴＥ（Ｄ）と、共通ドレインパッドＤＰ側に配置されたボール端子ＢＴＥ（Ｓ２）との間の距離を短くすることができる（第２要因）。したがって、本変形例３によれば、複数のボール端子を設けることによる第１要因と、距離が短くなることによる第２要因との相乗効果によって、オン抵抗を低減することができる。

＜変形例４＞
なお、実施の形態では、ソースパッドＳＰ１およびソースパッドＳＰ２と、ゲートパッドＧＰ１およびゲートパッドＧＰ２と、共通ドレインパッドＤＰのそれぞれ上にボール端子を設ける構成例について説明しているが、実施の形態における技術的思想は、これに限らず、例えば、ボール端子を設けない構成にも適用することができる。

＜実施の形態における半導体装置の実装構成＞
次に、図７に示す双方向ＣＳＰ１と、制御部ＣＵと、保護ダイオードＰＤと、ノーマリオン型パワートランジスタＱ３とを備える半導体装置の実装構成について説明する。

図２２は、本実施の形態における双方向ＣＳＰ１を実現した半導体チップＣＨＰ１と、制御部ＣＵの機能を実現した半導体チップＣＨＰ２と、保護ダイオードＰＤが形成された半導体チップＣＨＰ３と、ノーマリオン型パワートランジスタＱ３とを備える半導体装置ＳＡの実装構成を模式的に示す斜視図である。

図２２において、本実施の形態における半導体装置ＳＡは、配線ＷＬが形成された配線基板ＷＢを有し、この配線基板ＷＢの主面上に、半導体チップＣＨＰ１と、半導体チップ（制御チップ）ＣＨＰ２と、半導体チップ（ダイオードチップ）ＣＨＰ３と、半導体チップＣＨＰ４とが搭載されている。そして、これらの半導体チップＣＨＰ１〜ＣＨＰ４のそれぞれは、配線基板ＷＢ上に形成されている配線ＷＬで電気的に接続されている。

このとき、本実施の形態における双方向ＣＳＰ１を実現した半導体チップＣＨＰ１に着目すると、この半導体チップＣＨＰ１の表面には、放電用パワートランジスタのソースパッドと、放電用パワートランジスタのゲートパッドと、充電用パワートランジスタのソースパッドと、充電用パワートランジスタのゲートパッドと、共通ドレインパッドとが形成されている。そして、半導体チップＣＨＰ１は、半導体チップＣＨＰ１の表面を配線基板ＷＢの主面に対向させた状態で、配線基板ＷＢに実装されている。

図２３は、半導体チップＣＨＰ１を配線基板ＷＢ上に実装した状態を示す断面図である。図２３に示すように、例えば、配線基板ＷＢと半導体チップＣＨＰ１とは、ボール端子（ＢＴＥ（Ｇ）、ＢＴＥ（Ｓ）、ＢＴＥ（Ｄ））を介して電気的に接続されている。以上のようにして、本実施の形態における半導体装置ＳＡが実装構成されている。

＜実施の形態における半導体装置の有用性＞
続いて、本実施の形態における半導体装置ＳＡの有用性について説明する。図２４は、関連技術における双方向ＣＳＰ２が形成された半導体チップＣＨＰ５を使用して、本実施の形態における半導体装置ＳＡと同等の機能を有する半導体装置ＳＡ２を実装構成する例を示す斜視図である。すなわち、図２４には、表面に共通ドレインパッドが形成されていない半導体チップＣＨＰ５を使用して、半導体装置ＳＡと同等の機能を有する半導体装置ＳＡ２を実装構成する例が示されている。図２４において、半導体チップＣＨＰ５には、表面に共通ドレインパッドが形成されていないことから、裏面に形成されているドレイン電極（裏面電極）と配線基板ＷＢ上に形成されているパッドＰＤ１とをワイヤＷ１で電気的に接続することになる。具体的に、図２５は、半導体チップＣＨＰ５を配線基板ＷＢ上に実装した状態を示す断面図である。図２５に示すように、配線基板ＷＢと半導体チップＣＨＰ５とは、ボール端子（ＢＴＥ（Ｇ）、ＢＴＥ（Ｓ））を介して電気的に接続されているが、半導体チップＣＨＰ５には、共通ドレインパッドが形成されていないため、上側を向いた半導体チップＣＨＰ５の裏面に形成されているドレイン電極と配線基板ＷＢ上のパッドＰＤ１とがワイヤＷ１で接続されることになる。

このように構成されている半導体装置ＳＡ２では、以下に示す改善の余地が存在する。すなわち、第１に、半導体チップＣＨＰ５の裏面に形成されたドレイン電極と電気的に接続するパッドＰＤ１を配線基板ＷＢ上に設ける点と、ワイヤＷ１の接続領域を確保する点との相乗要因によって、図２４に示す配線基板ＷＢの平面サイズが大きくなり、これによって、半導体装置ＳＡ２の小型化が阻害されることになる。

次に、第２に、配線基板ＷＢにパッドＰＤを設けるとともに、金線からなるワイヤＷ１を使用することにより、半導体装置ＳＡ２の製造コストが上昇するとともに、半導体装置ＳＡ２の組立難易度が高くなる。

さらに、第３に、細いワイヤＷ１を使用して、半導体チップＣＨＰ５の裏面に形成されているドレイン電極と配線基板ＷＢ上のパッドＰＤ１とをワイヤＷ１で接続するため、寄生抵抗および寄生インダクタンスが増大することが懸念され、これによって、半導体装置ＳＡ２の電気的特性が劣化するおそれが生じる。

また、第４に、半導体チップＣＨＰ５の裏面に形成されているドレイン電極は、ワイヤＷ１と電気的に接続する必要があるため、露出した状態となる。この場合、例えば、半導体チップＣＨＰ５のチッピングなどで生じた異物によって、半導体チップＣＨＰ５の裏面と配線基板ＷＢの配線ＷＬとの間にショート不良が発生する可能性があり、これによって、半導体装置ＳＡ２の信頼性の低下が懸念される。

この点に関し、図２２に示す本実施の形態における半導体装置ＳＡによれば、半導体チップＣＨＰ１の表面に共通ドレインパッドが形成されており、半導体チップＣＨＰ１の表面を配線基板ＷＢの主面に対向させた状態で、フェイスダウン実装されている。このことは、フェイスダウン実装によって、半導体チップＣＨＰ１の表面に形成された共通ドレインパッドと配線基板ＷＢの主面に形成された配線ＷＬとを電気的に接続できることを意味する。つまり、本実施の形態における半導体チップＣＨＰ１では、裏面に形成されているドレイン電極と配線基板ＷＢとをワイヤＷ１で接続する必要がなくなることになる。したがって、本実施の形態では、パッドＰＤ１を配線基板ＷＢに設けなくてもよい点と、ワイヤＷ１を使用しないため、ワイヤＷ１の接続領域（接続スペース）を確保しなくてもよい点との相乗効果によって、例えば、図２２と図２４とを対比するとわかるように、半導体装置ＳＡは、半導体装置ＳＡ２に比べて、平面サイズの小型化を図ることができる。

そして、本実施の形態における半導体装置ＳＡによれば、配線基板ＷＢにパッドＰＤ１を設ける必要がなくなるとともに、ワイヤＷ１を使用する必要もなくなることから、半導体装置ＳＡ２の製造コストの上昇を抑制できるともに、半導体装置ＳＡ２の組立難易度の上昇も抑制することができる。

さらに、本実施の形態によれば、細いワイヤＷ１を使用する必要がなくなるため、ワイヤＷ１を使用することに起因する寄生抵抗および寄生インダクタンスの増大を抑制することができ、これによって、半導体装置ＳＡ２の電気的特性の向上を図ることができる。

また、本実施の形態によれば、半導体チップＣＨＰ１の裏面に形成されているドレイン電極は、電気的な接続に使用しないことから、例えば、このドレイン電極を絶縁膜で覆うことができる。この場合、例えば、半導体チップＣＨＰ１のチッピングなどで生じた異物が半導体チップＣＨＰ１と配線基板ＷＢとの間に付着したとしても、ドレイン電極を覆う絶縁膜が存在することにより、半導体チップＣＨＰ１の裏面と配線基板ＷＢの配線ＷＬとの間でのショート不良の発生を回避することができる。この結果、本実施の形態によれば、半導体装置ＳＡの信頼性を向上することができる。以上のことから、図２２に示す本実施の形態における半導体装置ＳＡは、図２４に示す半導体装置ＳＡ２と比較して、優れた有用性を有していることがわかる。

＜オン抵抗の低減を実現する工夫＞（補足１）
次に、本実施の形態における補足点（補足１）について説明する。本実施の形態では、半導体チップＣＨＰ１の表面に共通ドレインパッドを設けており、半導体チップＣＨＰ１の裏面側と半導体チップＣＨＰ１の表面側の共通ドレインパッドとを電気的に接続する必要があり、接続回路が長くなることから、オン抵抗の低減を図ることが重要である。

この点に関し、本発明者は、共通ドレインパッドを構成するアルミニウム合金膜の膜厚や、裏面電極（ドレイン電極）を構成する銀膜の膜厚を厚膜化することにより、オン抵抗の低減効果を得ることができることを新規に見出したので、この点について説明する。

図２６は、アルミニウム合金膜（表面Ａｌ）の膜厚（μｍ）とオン抵抗の低減率（ＲＳＳＯＮ低減率）との関係を示すグラフである。図２６に示すように、アルミニウム合金膜の膜厚を厚くすればするほど、オン抵抗の低減率を向上することができることがわかる。特に、アルミニウム合金膜の膜厚が１μｍ以上８μｍ以下のとき、オン抵抗の低減率が大きく変化する。このことから、膜厚の厚膜化に対して効果的にオン抵抗の低減率を実現する観点からは、アルミニウム合金膜の膜厚を１μｍ以上８μｍ以下にすることが望ましい。

また、図２７は、銀膜（裏面Ａｇ）の膜厚（μｍ）とオン抵抗の低減率（ＲＳＳＯＮ低減率）との関係を示すグラフである。図２７に示すように、銀膜の膜厚を厚くすればするほど、オン抵抗の低減率を向上することができることがわかる。特に、銀膜の膜厚が２μｍ以上３０μｍ以下のとき、オン抵抗の低減率が大きく変化する。このことから、膜厚の厚膜化に対して効果的にオン抵抗の低減率を実現する観点からは、銀膜の膜厚を２μｍ以上３０μｍ以下にすることが望ましい。

＜本実施の形態における双方向ＣＳＰの有用性＞（補足２）
例えば、図７に示すように、本実施の形態では、ｎチャネル型パワートランジスタを使用した双方向ＣＳＰ１を採用しているが、例えば、図２８に示すように、ｐチャネル型パワートランジスタを使用した双方向ＣＳＰ３も考えることができる。ただし、この場合、充電用パワートランジスタのボディダイオードＢＤの向きが逆充電電流に対して、順方向となる。このため、保護ダイオードＰＤが破壊された場合、ボディダイオードＢＤ２で逆充電電流を遮断することができない。すなわち、ｐチャネル型パワートランジスタを使用した双方向ＣＳＰ３では、本実施の形態のように、逆充電電流に対する二重遮断機能を実現することができないのである。つまり、本実施の形態では、ｎチャネル型パワートランジスタを使用した双方向ＣＳＰ１を採用しているからこそ、逆充電電流に対する二重遮断機能を実現することができるのであって、この点において、ｎチャネル型パワートランジスタを使用した双方向ＣＳＰ１を採用する有用性があるのである。

＜変形例＞
実施の形態では、例えば、図１２に示すような共通ドレインパッドＤＰを有する半導体チップＣＨＰ１を電池パックに含まれる双方向ＣＳＰに適用する例について説明したが、実施の形態における技術的思想は、これに限らず、幅広い回路に適用することができる。

図２９は、Ｈブリッジ回路を示す回路図である。図２９に示すように、Ｈブリッジ回路は、パワートランジスタＱ１〜Ｑ４を有しており、パワートランジスタＱ１とパワートランジスタＱ２のそれぞれが電源線ＶＣＣ側に配置されたハイサイドスイッチを構成し、パワートランジスタＱ３とパワートランジスタＱ４のそれぞれがグランド線ＧＮＤ側に配置されたローサイドスイッチを構成している。具体的に、Ｈブリッジ回路では、パワートランジスタＱ１とパワートランジスタＱ３とが直列接続され、かつ、パワートランジスタＱ２とパワートランジスタＱ４とが直列接続されている。そして、直列接続されたパワートランジスタＱ１とパワートランジスタＱ３の組み合わせと、直列接続されたパワートランジスタＱ２とパワートランジスタＱ４の組み合わせとが、互いに並列接続されている。さらに、Ｈブリッジ回路では、パワートランジスタＱ１とパワートランジスタＱ３との間のノードＮ１と、パワートランジスタＱ２とパワートランジスタＱ４との間のノードＮ２との間に、インダクタンスＬが接続されている。このインダクタンスＬは、例えば、モータなどを概念的に示しているものである。

本変形例におけるＨブリッジ回路は、上記のように構成されており、例えば、ハイサイドスイッチを構成するパワートランジスタＱ１とパワートランジスタＱ２とに着目すると、図２９から明らかなように、パワートランジスタＱ１のドレインと、パワートランジスタＱ２のドレインとは、互いに電源線ＶＣＣに接続されている。したがって、Ｈブリッジ回路のハイサイドスイッチをそれぞれ構成するパワートランジスタＱ１とパワートランジスタＱ２とは、図１２に示す共通ドレインパッドＤＰを有する半導体チップＣＨＰ１を利用することができる。なぜなら、この半導体チップＣＨＰ１に形成されている２つのパワートランジスタのドレインは、共通ドレインパッドＤＰで電気的に接続されているとともに、共通ドレインパッドを介して、外部回路（Ｈブリッジ回路では、電源線ＶＣＣ）と接続可能であるからである。

このように、図１２に示すような共通ドレインパッドＤＰを有する半導体チップＣＨＰ１は、電池パックに含まれる双方向ＣＳＰに適用できるだけでなく、図２に示すようなＨブリッジ回路の一組のハイサイドスイッチに適用することもできる。このＨブリッジ回路は、例えば、モータの制御回路や電源回路に使用される。すなわち、Ｈブリッジ回路は、モータの制御回路や電源回路などの構成要素となる回路として使用することができる。

次に、本変形例におけるＨブリッジ回路の簡単な動作について説明する。図３０は、本変形例におけるＨブリッジ回路の動作を説明する回路図である。図３０において、まず、パワートランジスタＱ１とパワートランジスタＱ４とをオンし、かつ、パワートランジスタＱ２とパワートランジスタＱ３とをオフする。すると、電源線ＶＣＣ→パワートランジスタＱ１→ノードＮ１→インダクタンスＬ→ノードＮ２→パワートランジスタＱ４→グランド線ＧＮＤの経路で電流（実線）が流れる。一方、図３０において、パワートランジスタＱ１とパワートランジスタＱ４とをオフし、かつ、パワートランジスタＱ２とパワートランジスタＱ３とをオンする。すると、電源線ＶＣＣ→パワートランジスタＱ２→ノードＮ２→インダクタンスＬ→ノードＮ１→パワートランジスタＱ３→グランド線ＧＮＤの経路で電流（破線）が流れる。つまり、Ｈブリッジ回路では、オン／オフするパワートランジスタを切り換えることにより、インダクタンスＬに流れる電流の向きを変えることができる。例えば、インダクタンスＬの具体的な例としてモータを取り挙げると、ノードＮ１からノードＮ２の向きに電流（実線）が流れる場合にモータは正回転する一方、ノードＮ２からノードＮ１の向きに電流（破線）が流れる場合に逆回転することに対応する。このようなＨブリッジ回路は、例えば、自動車のパワーウィンドウに適用することができる。すなわち、Ｈブリッジ回路でモータを正回転させることにより、ウィンドウを開けることができるとともに、Ｈブリッジ回路でモータも逆回転させることにより、ウィンドウを閉めることができる。ただし、この例は、Ｈブリッジ回路の適用の一例を示したものであり、Ｈブリッジ回路は、モータ制御回路の構成要素としてだけでなく、無停電電源に代表される電源回路の構成要素などに幅広く適用することができる、したがって、このように幅広い用途を有するＨブリッジ回路の一対のハイサイドスイッチとして、図１２に示すような共通ドレインパッドＤＰを有する半導体チップＣＨＰ１は使用することができることから、この半導体チップＣＨＰ１の有用性は高いことがわかる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

ＣＨＰ１ 半導体チップ
ＤＰ 共通ドレインパッド
ＧＰ１ ゲートパッド
ＧＰ２ ゲートパッド
Ｑ１ 放電用パワートランジスタ
Ｑ２ 充電用パワートランジスタ
ＳＰ１ ソースパッド
ＳＰ２ ソースパッド

Claims (20)

1. 第１パワートランジスタと、
   前記第１パワートランジスタと逆直列接続された第２パワートランジスタと、
   を備える、半導体チップであって、
   前記半導体チップの表面には、
   前記第１パワートランジスタの第１ソースとして機能する第１ソースパッドと、
   前記第１パワートランジスタの第１ゲートとして機能する第１ゲートパッドと、
   前記第２パワートランジスタの第２ソースとして機能する第２ソースパッドと、
   前記第２パワートランジスタの第２ゲートとして機能する第２ゲートパッドと、
   前記第１パワートランジスタの第１ドレインとして機能し、かつ、前記第２パワートランジスタの第２ドレインとしても機能する共通ドレインパッドと、
   が形成されている、半導体チップ。
2. 請求項１に記載の半導体チップにおいて、
   前記第１パワートランジスタおよび前記第２パワートランジスタのそれぞれは、前記半導体チップの厚さ方向に電流を流す縦型トランジスタである、半導体チップ。
3. 請求項２に記載の半導体チップにおいて、
   前記第１ドレインとして機能する構成要素は、
   半導体基板と、
   前記半導体基板上に形成されたエピタキシャル層と、
   を含み、
   前記第２ドレインとして機能する構成要素は、
   前記半導体基板と、
   前記半導体基板上に形成された前記エピタキシャル層と、
   を含み、
   前記共通ドレインパッドとプラグを介して接続され、かつ、平面視において、前記共通ドレインパッドと重なる位置に形成されている共通ドレイン引き出し領域の不純物濃度は、前記エピタキシャル層の不純物濃度よりも高い、半導体チップ。
4. 請求項３に記載の半導体チップにおいて、
   平面視において、前記共通ドレイン引き出し領域は、前記共通ドレインパッドに内包される、半導体チップ。
5. 請求項３に記載の半導体チップにおいて、
   平面視において、前記共通ドレイン引き出し領域と前記エピタキシャル層との境界線は、少なくとも、互いに対向する一対の対向線と、前記一対の対向線を結ぶ一本の交差線とを含む、半導体チップ。
6. 請求項３に記載の半導体チップにおいて、
   平面視において、前記共通ドレイン引き出し領域は、前記エピタキシャル層に囲まれている、半導体チップ。
7. 請求項１に記載の半導体チップにおいて、
   前記半導体チップの前記表面は、互いに対向する第１辺および第２辺を有し、
   前記共通ドレインパッドは、前記第２辺と前記共通ドレインパッドとの間の距離よりも、前記第１辺と前記共通ドレインパッドとの間の距離が短くなる位置に配置されている、半導体チップ。
8. 請求項７に記載の半導体チップにおいて、
   前記共通ドレインパッドは、前記第１辺と接する位置に配置されている、半導体チップ。
9. 請求項１に記載の半導体チップにおいて、
   前記第１ソースパッド上および前記第２ソースパッド上と、前記第１ゲートパッド上および前記第２ゲートパッド上と、前記共通ドレインパッド上のそれぞれには、ボール端子が搭載されている、半導体チップ。
10. 請求項９に記載の半導体チップにおいて、
    前記共通ドレインパッド上には、複数の前記ボール端子が搭載されている、半導体チップ。
11. 二次電池の充放電を制御する制御部と、
    前記制御部と電気的に接続され、充放電電流が流れる双方向接続部と、
    前記制御部と前記双方向接続部との間に接続された保護ダイオードと、
    を備え、
    前記双方向接続部は、
    放電用パワートランジスタと、
    前記放電用パワートランジスタと逆直列接続された充電用パワートランジスタと、
    前記放電用パワートランジスタのドレインとして機能し、かつ、前記充電用パワートランジスタのドレインとして機能する共通ドレインパッドと、
    を有し、
    前記保護ダイオードのアノードは、前記共通ドレインパッドと電気的に接続され、
    前記保護ダイオードのカソードは、前記制御部の電源端子と電気的に接続されている、半導体装置。
12. 請求項１１に記載の半導体装置において、
    前記充電用パワートランジスタには、ボディダイオードが形成され、
    前記ボディダイオードのカソードは、前記共通ドレインパッドと電気的に接続されている、半導体装置。
13. 請求項１１に記載の半導体装置において、
    前記半導体装置は、前記放電用パワートランジスタと並列接続され、かつ、前記共通ドレインパッドと電気的に接続されたノーマリオン型パワートランジスタを有する、半導体装置。
14. 請求項１１に記載の半導体装置において、
    前記半導体装置は、
    主面を有する配線基板と、
    前記配線基板の前記主面上に搭載され、前記制御部が形成された制御チップと、
    前記配線基板の前記主面上に搭載され、前記双方向接続部が形成された半導体チップと、
    前記配線基板の前記主面上に搭載され、前記保護ダイオードが形成されたダイオードチップと、
    を備え、
    前記半導体チップの表面には、
    前記放電用パワートランジスタの第１ソースとして機能する第１ソースパッドと、
    前記放電用パワートランジスタの第１ゲートとして機能する第１ゲートパッドと、
    前記充電用パワートランジスタの第２ソースとして機能する第２ソースパッドと、
    前記充電用パワートランジスタの第２ゲートとして機能する第２ゲートパッドと、
    前記共通ドレインパッドと、
    が形成され、
    前記半導体チップは、前記半導体チップの前記表面を前記配線基板の前記主面に対向させた状態で、前記配線基板に実装されている、半導体装置。
15. 充放電可能な二次電池と、
    前記二次電池を制御する半導体装置と、
    を備える、電池パックであって、
    前記半導体装置は、
    前記二次電池の充放電を制御する制御部と、
    前記制御部と電気的に接続され、充放電電流が流れる双方向接続部と、
    前記制御部と前記双方向接続部との間に接続された保護ダイオードと、
    を含み、
    前記双方向接続部は、
    放電用パワートランジスタと、
    前記放電用パワートランジスタと逆直列接続された充電用パワートランジスタと、
    前記放電用パワートランジスタのドレインとして機能し、かつ、前記充電用パワートランジスタのドレインとして機能する共通ドレインパッドと、
    を有し、
    前記保護ダイオードのアノードは、前記共通ドレインパッドと電気的に接続され、
    前記保護ダイオードのカソードは、前記制御部の電源端子と電気的に接続され、
    前記半導体装置は、さらに、
    主面を有する配線基板と、
    前記配線基板の前記主面上に搭載され、前記制御部が形成された制御チップと、
    前記配線基板の前記主面上に搭載され、前記双方向接続部が形成された半導体チップと、
    前記配線基板の前記主面上に搭載され、前記保護ダイオードが形成されたダイオードチップと、
    を有し、
    前記半導体チップの表面には、
    前記放電用パワートランジスタの第１ソースとして機能する第１ソースパッドと、
    前記放電用パワートランジスタの第１ゲートとして機能する第１ゲートパッドと、
    前記充電用パワートランジスタの第２ソースとして機能する第２ソースパッドと、
    前記充電用パワートランジスタの第２ゲートとして機能する第２ゲートパッドと、
    前記共通ドレインパッドと、
    が形成され、
    前記半導体チップは、前記半導体チップの前記表面を前記配線基板の前記主面に対向させた状態で、前記配線基板に実装されている、電池パック。
16. 第１パワートランジスタと、
    第２パワートランジスタと、
    を備え、
    前記第１パワートランジスタの第１ドレインと、前記第２パワートランジスタの第２ドレインとが電気的に接続された半導体チップであって、
    前記半導体チップの表面には、
    前記第１パワートランジスタの第１ソースとして機能する第１ソースパッドと、
    前記第１パワートランジスタの第１ゲートとして機能する第１ゲートパッドと、
    前記第２パワートランジスタの第２ソースとして機能する第２ソースパッドと、
    前記第２パワートランジスタの第２ゲートとして機能する第２ゲートパッドと、
    前記第１パワートランジスタの前記第１ドレインとして機能し、かつ、前記第２パワートランジスタの前記第２ドレインとしても機能する共通ドレインパッドと、
    が形成されている、半導体チップ。
17. 第１パワートランジスタと、
    第２パワートランジスタと、
    を備える半導体チップを含む半導体装置であって、
    前記第１パワートランジスタの第１ドレインと、前記第２パワートランジスタの第２ドレインとは、電気的に接続され、
    前記半導体チップの表面には、
    前記第１パワートランジスタの第１ソースとして機能する第１ソースパッドと、
    前記第１パワートランジスタの第１ゲートとして機能する第１ゲートパッドと、
    前記第２パワートランジスタの第２ソースとして機能する第２ソースパッドと、
    前記第２パワートランジスタの第２ゲートとして機能する第２ゲートパッドと、
    前記第１パワートランジスタの前記第１ドレインとして機能し、かつ、前記第２パワートランジスタの前記第２ドレインとしても機能する共通ドレインパッドと、
    が形成され、
    前記半導体装置には、前記第１パワートランジスタと第２パワートランジスタを構成要素に含む回路が形成されている、半導体装置。
18. 請求項１７に記載の半導体装置において、
    前記回路では、前記第１パワートランジスタと前記第２パワートランジスタとが逆直列接続されている、半導体装置。
19. 請求項１７に記載の半導体装置において、
    前記回路は、Ｈブリッジ回路であり、
    前記第１パワートランジスタと前記第２パワートランジスタのそれぞれは、前記Ｈブリッジ回路のハイサイドスイッチを構成している、半導体装置。
20. 請求項１９に記載の半導体装置において、
    前記Ｈブリッジ回路は、電源回路あるいはモータ回路の構成回路である、半導体装置。

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