CN108346655A - 半导体装置和过电流保护装置 - Google Patents

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Abstract

本发明涉及一种半导体装置和过电流保护装置。本发明的目的是抑制包括双向半导体开关的整个电路的导通电阻增加。该半导体装置包括通过共享漏电极而彼此反向串联耦合的垂直结构的第一主MOS晶体管和第二主MOS晶体管以及通过共享漏电极而彼此反向串联耦合的垂直结构的第一感测MOS晶体管和第二感测MOS晶体管。第一感测MOS晶体管用于检测第一主MOS晶体管的主电流，并且第二感测MOS晶体管用于检测第二主MOS晶体管的主电流。

Description

半导体装置和过电流保护装置
相关申请的交叉引用
包括说明书、附图和摘要的2016年12月27日提交的日本专利申请No.2016-253717的公开的全部内容以引用方式并入本文中。
技术领域
本发明涉及半导体装置，并且用于例如使用半导体装置作为双向开关的过电流保护装置。
背景技术
在可再充电电池组等中，设置了用于电路保护的半导体开关。半导体开关能够使电流双向流动，使得半导体开关可既用于充电又用于放电。
例如，在日本未经审查的专利申请公开No.2016-164962中公开的双向开关包括通过公共漏极彼此反向串联耦合的两个MOSFET(金属氧化物半导体场效应晶体管)。下文中，在某些情况下，将MOSFET称为MOS晶体管。
发明内容
如日本未经审查的专利申请公开No.2016-164962的图2等中所示，相关技术中的可再充电电池组设置有与双向开关串联以便检测过电流的分流电阻器。然而，如果设置分流电阻器，则整个电路的导通电阻增大，从而导致在可再充电电池组的情况下妨碍了快速充电。
根据对本说明书的描述和附图，其他问题和新颖特征将变得清楚。
根据一个实施例的一种半导体装置包括通过共享漏电极而彼此反向串联耦合的第一主MOS晶体管和第二主MOS晶体管以及通过共享漏电极而彼此反向串联耦合的第一感测MOS晶体管和第二感测MOS晶体管。第一感测MOS晶体管用于检测第一主MOS晶体管的主电流，并且第二感测MOS晶体管用于检测第二主MOS晶体管的主电流。
根据上述实施例，能够抑制包括双向半导体开关的整个电路的导通电阻增加。
附图说明
图1是示出根据第一实施例的具有半导体装置的过电流保护装置的构造的电路图；
图2是构成图1的双向开关的半导体装置的等效电路图；
图3是示出在可再充电电池中进行放电时的电流方向和图1的过电流保护装置中进行充电时的电流方向的示图；
图4是示意性示出与图2的等效电路对应的半导体装置的结构示例的平面图；
图5是示意性示出沿着图4的V-V线截取的横截面结构的示图；
图6是用于说明模拟时的感测MOSFET的布置位置的示图；
图7是以表格格式表示模拟结果的示图；
图8是示出图4和图5的半导体装置的制造方法的流程图；
图9是根据第二实施例的半导体装置的平面图；
图10是示意性示出沿着图9的X-X线截取的横截面结构的示图；
图11是示出根据第三实施例的包括半导体装置的过电流保护装置的构造的示图；
图12是示出在可再充电电池中进行放电时的电流方向和图11的过电流保护装置中进行充电时的电流方向的示图；
图13是与图11的等效电路对应的半导体装置的平面图；
图14是示意性示出沿着图13的XIV-XIV线截取的横截面结构的示图；
图15是示意性示出根据第四实施例的半导体装置的具体结构示例的平面图；以及
图16是示意性示出沿着图15的XVI-XVI线截取的横截面结构的示图。
具体实施方式
下文中，将参照附图来详细地描述各实施例。应该注意，相同或对应的部件跟随着相同的参考标号并且将不再重复对其的说明。
<第一实施例>
[过电流保护装置和半导体装置的概要构造]
图1是示出根据第一实施例的具有半导体装置的过电流保护装置的构造的电路图。图1示出其中过电流保护装置111应用于可再充电电池组1的示例。
参照图1，可再充电电池组1包括电源节点15和16、耦合在电源节点15和16之间的可再充电电池12和过电流保护装置111。可再充电电池12的充电电流和放电电流通过电源节点15和16输入或输出。过电流保护装置111包括作为外部连接端子的节点ND1和ND2、作为耦合在节点ND1和ND2之间的双向开关的半导体装置100、电阻元件17和18和控制IC(集成电路)11。
半导体装置100包括通过共享漏电极MDE而彼此反向串联耦合的第一主MOS晶体管MQ1和第二主MOS晶体管MQ2以及通过共享漏电极SDE而彼此反向串联耦合的第一感测MOS晶体管SQ1和第二感测MOS晶体管SQ2。感测MOS晶体管SQ1被设置用于检测在主MOS晶体管MQ1中流动的主电流，并且感测MOS晶体管SQ2被设置用于检测在主MOS晶体管MQ2中流动的主电流。主MOS晶体管MQ1的栅电极MGE1和感测MOS晶体管SQ1的栅电极SGE1与公共栅极端子GT1耦合。主MOS晶体管MQ2的栅电极MGE2和感测MOS晶体管SQ2的栅电极SGE2与公共栅极端子GT2耦合。
图2是构成图1的双向开关的半导体装置的等效电路图。参照图2，主MOS晶体管MQ1和MQ2以及感测MOS晶体管SQ1和SQ2形成在公共半导体衬底上，并且每个MOS晶体管都具有垂直结构。因此，主MOS晶体管MQ1和MQ2以及感测MOS晶体管SQ1和SQ2分别具有寄生二极管MD1、MD2、SD1和SD2。每个寄生二极管都与对应的MOS晶体管并联耦合，使得对应的MOS晶体管的源极到漏极方向是正向方向。
另外，在第一实施例的情况下，使用公共金属层来构成衬底背表面侧形成的漏电极MDE和SDE。另外，作为与金属层相邻的杂质扩散层的漏极层也被相应的MOS晶体管共享。因此，在主MOS晶体管MQ1和MQ2的漏电极MDE和感测MOS晶体管SQ1和SQ2的漏电极SDE之间，存在电阻值相对小的寄生电阻R1。
为了通过感测MOS晶体管SQ1和SQ2来准确检测主MOS晶体管MQ1和MQ2中流动的主电流，期望的是，在主MOS晶体管MQ1和主MOS晶体管MQ2之间流动的主电流完全与在感测MOS晶体管SQ1和感测MOS晶体管SQ2之间流动的感测电流分开。然而，在如上所述在漏电极MDE和漏电极SDE之间存在寄生电阻R1的情况下，感测电流从感测MOS晶体管SQ1流向主MOS晶体管MQ2，并且感测电流从感测MOS晶体管SQ2流向主MOS晶体管MQ1。
因此，本实施例的半导体装置100的结构被设计成，使得漏电极MDE和漏电极SDE之间的寄生电阻R1充分大于感测MOS晶体管SQ1和感测MOS晶体管SQ1之间的电阻值(R2+R3)。具体地，将参照图4和图5来描述该结构。
再次参照图1，将描述半导体装置100和过电流保护装置111的其他构造之间的连接。构成半导体装置100的主MOS晶体管MQ1的源电极MS1耦合到节点ND1。主MOS晶体管MQ2的源电极MS2耦合到节点ND2。另外，感测MOS晶体管SQ2的源电极SS2耦合到节点ND2。应该注意，节点ND1耦合到可再充电电池12的负极，并且节点ND2耦合到低电势侧的电源节点16。
电阻元件17耦合在节点ND1和感测MOS晶体管SQ1的源电极SS1之间。电阻元件17被用作用于检测在感测MOS晶体管SQ1和SQ2中流动的感测电流的分流电阻器。期望的是，电阻元件17的电阻值充分小于寄生电阻R1的电阻值，使得感测电流几乎没有流过图2中描述的寄生电阻R1。然而，如果电阻元件17的电阻值太小，则控制IC11不能检测到电压。因此，电阻元件17的电阻值被设置成例如寄生电阻R1的大约1/10。
控制IC11包括电源电压端子VCC、接地端子GND、电压监视端子VM和与栅极端子GT1和GT2耦合的两个栅极控制端子。电源电压端子VCC耦合到高电势侧的电源节点15。接地端子GND通过电阻元件18耦合到低电势侧的电源节点16。电压监视端子VM耦合到感测MOS晶体管SQ1的源电极SS1。因此，电阻元件17中产生的电压(在图1的情况下，感测MOS晶体管SQ1的源电极SS1的电势)输入到电压监视端子VM。
控制IC11向栅极端子GT1输出用于控制主MOS晶体管MQ1和感测MOS晶体管SQ1两者处于导通状态(导电状态)或截止状态(非导电状态)的控制信号。控制IC11向栅极端子GT2输出用于控制主MOS晶体管MQ2和感测MOS晶体管SQ2两者处于导通状态(导电状态)或截止状态(非导电状态)的控制信号。
[过电流保护装置的操作]
下文中，将描述过电流保护装置111的操作。在下面的描述中，电阻元件17中产生的电压不超过阈值的情况被称为正常状态，并且电阻元件17中产生的电压超过阈值的情况被称为过电流状态。
图3是示出在可再充电电池中进行放电时的电流方向和图1的过电流保护装置中进行充电时的电流方向的示图。在图3中，用实线箭头指示放电时的电流方向，用虚线箭头指示充电时的电流方向。下文中，将参照图3来分别描述放电时和充电时的过电流保护装置111的操作。
(1.可再充电电池放电时的操作)
在正常状态的情况下，根据从控制IC11分别输出到栅极端子GT1和GT2的控制信号，主MOS晶体管MQ1和主MOS晶体管MQ2二者处于导通状态并且感测MOS晶体管SQ1和感测MOS晶体管SQ2二者处于导通状态。
放电电流I1从可再充电电池12的正极流向电源节点15，并且从电源节点16流向可再充电电池12的负极。相对于耦合在电源节点16和可再充电电池12的负极之间的半导体装置100，放电电流I1从节点ND2流向节点ND1。
更具体地，流入节点ND2的放电电流I1在节点ND2处被分成主电流IM1和感测电流IS1。基于主MOS晶体管MQ2的源极扩散层的形成区域和感测MOS晶体管SQ2的源极扩散层的形成区域之间的面积比来粗略地确定主电流IM1和感测电流IS1之间的划分比。
主电流IM1在沟道区中从主MOS晶体管MQ2的源电极MS2流向漏电极MDE，并且还在沟道区中从主MOS晶体管MQ1的漏电极MDE流向源电极MS1。如图2中说明的，主电流IM1也在主MOS晶体管MQ2的寄生二极管MD2中流动，但是由于方向相反，没有在主MOS晶体管MQ1的寄生二极管MD1中流动。已经经过主MOS晶体管MQ1的主电流IM1到达节点ND1。
另一方面，感测电流IS1在沟道区中从感测MOS晶体管SQ2的源电极SS2流向漏电极SDE，并且还在沟道区中从感测MOS晶体管SQ1的漏电极SDE流向源电极SS1。如图2中说明的，感测电流IS1也在感测MOS晶体管SQ2的寄生二极管SD2中流动，但是由于方向相反，没有在感测MOS晶体管SQ1的寄生二极管SD1中流动。
已经经过感测MOS晶体管SQ1的感测电流IS1还经过电阻元件17，到达节点ND1。在节点ND1处，主电流IM1和感测电流IS1接合在一起。
控制IC11通过感测电流IS1检测在电阻元件17中产生的电压(在图3的情况下，感测MOS晶体管SQ1的源电极SS1的电势)。在电阻元件17中产生的电压超过预设阈值的情况下，控制IC11向栅极端子GT1输出用于将主MOS晶体管MQ1设置成处于截止状态的控制信号。因此，感测MOS晶体管SQ1也被设置成处于截止状态，因此放电电流I1被半导体装置100阻断。
应该注意，即使主MOS晶体管MQ2和感测MOS晶体管SQ2在放电时被设置成处于截止状态(在图3的情况下，在电流从节点ND2流向节点ND1的情况下)，电流也在图2中描述的寄生二极管MD2和SD2中流动，因此不能阻断放电电流I1。因此，为了阻断放电电流I1，必须将主MOS晶体管MQ1和感测MOS晶体管SQ1设置成处于截止状态。替选地，如果主MOS晶体管MQ1和MQ2以及感测MOS晶体管SQ1和SQ2全都被设置成处于截止状态，则即使在放电或充电时，也可阻断半导体装置100中流动的电流。
(2.充电时的可再充电电池的操作)
在正常状态的情况下，根据从控制IC11分别输出到栅极端子GT1和GT2的控制信号，主MOS晶体管MQ1和主MOS晶体管MQ2二者处于导通状态并且感测MOS晶体管SQ1和感测MOS晶体管SQ2二者处于导通状态。
充电电流I2从电源节点15流向可再充电电池12的正极，并且从可再充电电池12的负极流向电源节点16。相对于耦合在电源节点16和可再充电电池12的负极之间的半导体装置100，放电电流I2从节点ND1流向节点ND2。
更具体地，流入节点ND1的放电电流I2在节点ND1处被分成主电流IM2和感测电流IS2。基于主MOS晶体管MQ1的源极扩散层的形成区域和感测MOS晶体管SQ1的源极扩散层的形成区域之间的面积比来粗略地确定主电流IM2和感测电流IS2之间的划分比。
主电流IM2在沟道区中从主MOS晶体管MQ1的源电极MS1流向漏电极MDE，并且还在沟道区中从主MOS晶体管MQ2的漏电极MDE流向源电极MS2。如图2中说明的，主电流IM2也在主MOS晶体管MQ1的寄生二极管MD1中流动，但是由于方向相反，没有在主MOS晶体管MQ2的寄生二极管MD2中流动。已经经过主MOS晶体管MQ2的主电流IM2到达节点ND2。
另一方面，感测电流IS2经过电阻元件17到达感测MOS晶体管SQ1的源电极SS1。感测电流IS2在沟道区中从感测MOS晶体管SQ1的源电极SS1流向漏电极SDE，并且在沟道区中从感测MOS晶体管SQ2的漏电极SDE流向源电极SS2。如图2中说明的，感测电流IS2也在感测MOS晶体管SQ1的寄生二极管SD1中流动，但是由于方向相反，没有在感测MOS晶体管SQ2的寄生二极管SD2中流动。已经经过感测MOS晶体管SQ2的感测电流IS2和主电流IM2在节点ND2处接合在一起。
控制IC11通过感测电流IS2检测电阻元件17中产生的电压(在图3的情况下，感测MOS晶体管SQ2的源电极SS2的电势)。在电阻元件17中产生的电压超过预设阈值的情况下，控制IC11向栅极端子GT1输出用于将主MOS晶体管MQ2设置成处于截止状态的控制信号。因此，感测MOS晶体管SQ2也被设置成处于截止状态，因此放电电流I2被半导体装置100阻断。
应该注意，即使主MOS晶体管MQ1和感测MOS晶体管SQ1在放电时被设置成处于截止状态(在图3的情况下，在电流从节点ND1流向节点ND2的情况下)，电流也在图2中描述的寄生二极管MD1和SD1中流动，因此不能阻断放电电流I2。因此，为了阻断充电电流I2，必须将主MOS晶体管MQ2和感测MOS晶体管SQ2设置成处于截止状态。替选地，如果主MOS晶体管MQ1和MQ2以及感测MOS晶体管SQ1和SQ2全都被设置成处于截止状态，则即使在放电或充电时，也可阻断半导体装置100中流动的电流。
[半导体装置的具体结构]
下文中，将描述半导体装置100的具体结构的示例。下面将描述采用沟槽栅极结构作为栅电极的示例，但是可采用其他栅电极结构。例如，栅电极可具有沿着衬底表面的板状形状。另外，在下面的描述中，将与半导体衬底平行的方向定义为X方向和Y方向，将与半导体衬底垂直的方向定义为Z方向。
图4是示意性示出与图2的等效电路对应的半导体装置的结构示例的平面图。在图4中，只示出了图5的横截面中示出的构造的部分。例如，未图示出图5的接触41、45和51、沟槽栅极48和54等。
参照图4，当从衬底SUB的垂直方向观察时(即，当在平面图中观察半导体衬底SUB时)，半导体装置100具有相对于在Y方向上延伸的对称轴的对称结构。如图4中所示，当在平面图中观察半导体衬底SUB时，主MOS晶体管MQ1和感测MOS晶体管SQ1布置在-X方向侧，主MOS晶体管MQ2和感测MOS晶体管SQ2布置在+X方向侧。
被称为栅指的金属栅极布线20被布置成围绕主MOS晶体管MQ1和感测MOS晶体管SQ1的形成区域。金属栅极布线20通过布线(未示出)与栅极焊盘24耦合。同样地，被称为栅指的金属栅极布线120被布置成围绕主MOS晶体管MQ2和感测MOS晶体管SQ2的形成区域。金属栅极布线120通过布线(未示出)与栅极焊盘124耦合。
主MOS晶体管MQ1的源极扩散层25的形成区域和主MOS晶体管MQ2的源极扩散层125的形成区域在X方向上并排布置。同样地，主MOS晶体管MQ1的源极焊盘21和主MOS晶体管MQ2的源极焊盘121在X方向上并排布置。这里，源极焊盘21对应于图2的源电极MS1，并且源极焊盘121对应于图2的源电极MS2。
感测MOS晶体管SQ1的源极扩散层26的形成区域和感测MOS晶体管SQ2的源极扩散层126的形成区域在X方向上并排布置。栅极焊盘24、感测焊盘22、感测焊盘122和栅极焊盘124沿着X方向依次布置。这里，栅极焊盘24对应于图2的栅极端子GT1，并且源极焊盘124对应于图2的栅极端子GT2。感测焊盘22对应于图2的源电极SS1，并且感测焊盘122对应于图2的源电极SS2。
图5是示意性示出沿着图4的V-V线截取的横截面结构的示图。图5的横截面图旨在示出半导体装置100的结构轮廓，因此不完全与图4的平面图关联。图的尺寸与实际尺寸不成比例。
另外，在图5中，代表性地图示出了构成主MOS晶体管MQ1的栅电极MGE1的三个沟槽栅极48。然而，实际上可设置更多的沟槽栅极48。同样地，在图5中，只代表性地图示出了构成感测MOS晶体管SQ1的栅电极SGE1的两个沟槽栅极54。然而，实际上可设置更多的沟槽栅极54。
下文中，将描述主MOS晶体管MQ1和感测MOS晶体管SQ1的横截面结构。主MOS晶体管MQ2和感测MOS晶体管SQ2也具有相同的构造。另外，在下面的描述中，假定每个MOS晶体管都是N沟道。
参照图5，半导体装置100是基于用作N+漏极层34(SubN+)的N+半导体衬底SUB形成的。通常使用硅作为半导体衬底的材料，但是可使用其他半导体材料。在下面的描述中，将把N+半导体衬底SUB的+Z方向侧的表面称为主表面38，将把-Z方向侧的表面称为背表面39。
通过外延生长方法，在N+半导体衬底SUB的主表面38上形成N-漂移层33(Epi N-)。在N-漂移层33中形成各种杂质层。具体地，半导体装置100包括形成在N-漂移层33的表面附近的P-基极扩散层36、形成在P-基极扩散层36的表面附近的N+源极扩散层25和26以及形成在N-漂移层33的表面附近和衬底外围的N+半导体层32。
在主MOS晶体管MQ1的N+源极扩散层25的形成区域中，形成穿过N+源极扩散层25和P-基极扩散层36到达N-漂移层33内部的多个沟槽61。另外，在用于感测MOS晶体管SQ1的N+源极扩散层26的形成区域中，形成穿过N+源极扩散层26和P-基极扩散层36到达N-漂移层33内部的多个沟槽62。
在源极扩散层25的形成区域中，相应的沟槽61在X方向上延伸，并且作为整个沟槽61在Y方向上并排布置。在源极扩散层26的形成区域中，相应的沟槽62在X方向上延伸，并且作为整个沟槽62在Y方向上并排布置。
另外，在金属栅极布线20下方，形成从N-漂移层33的表面到达内部或穿过P-基极扩散层36到达N-漂移层33的内部的多个沟槽60。
在每个沟槽61的内表面上形成栅极绝缘膜47，并且在每个沟槽61的内部形成作为掩埋电极的沟槽栅极48，使栅极绝缘膜47插入其间。同样地，在每个沟槽62的内表面上形成栅极绝缘膜53，并且在每个沟槽62的内部形成作为掩埋电极的沟槽栅极54，使栅极绝缘膜53插入其间。另外，在每个沟槽60的内表面上形成绝缘膜42，并且在每个沟槽60的内部形成栅极布线43，使绝缘膜42插入其间。栅极布线43耦合到沟槽栅极48和54。
半导体装置100还包括层间绝缘层31、接触41和45、金属栅极布线20、源极焊盘21、感测焊盘22和金属漏电极35。层间绝缘层31被形成为覆盖N-漂移层33、N+源极扩散层25、N+源极扩散层26、N+半导体层32、沟槽栅极48、沟槽栅极54和栅极布线43。
源极焊盘21形成在层间绝缘层31上，诸如TiW(钛钨)膜的阻挡金属膜44插入其间。源极焊盘21通过由金属材料制成的接触45电耦合到N+源极扩散层25和P-基极扩散层36。每个接触45贯穿层间绝缘层31和N+源极扩散层25，到达P-基极扩散层36的内部。在每个接触45的尖端处，形成P+接触区域46。接触45布置在相邻的沟槽栅极48和最靠外沟槽栅极48的外部之间。
感测焊盘22形成在层间绝缘层31上，诸如TiW膜的阻挡金属膜50插入其间。感测焊盘22通过由金属材料制成的接触51电耦合到N+源极扩散层26和P-基极扩散层36。每个接触51贯穿层间绝缘层31和N+源极扩散层26，到达P-基极扩散层36的内部。在每个接触51的尖端处，形成P+接触区域52。接触51布置在相邻的沟槽栅极54和最靠外沟槽栅极54的外部之间。
金属栅极布线20形成在层间绝缘层31上，诸如TiW膜的阻挡金属膜40插入其间。金属栅极布线20通过由金属材料制成的接触41耦合到栅极布线43。
金属漏电极35形成在N+半导体衬底SUB的背表面39上，即，在N+漏极层34的表面上。金属漏电极35对应于图2的漏电极MDE和SDE。
[半导体装置的结构特性]
在图4和图5中示出的半导体装置100的结构中，在源极焊盘21处于高电势侧的情况下，主MOS晶体管MQ1中流动的主电流从源极焊盘21起依次经过接触45、P-基极扩散层36、N-漂移层33和N+漏极层34到达金属漏电极35。在源极焊盘21处于低电势侧的情况下，主电流从金属漏电极35起依次经过N+漏极层34、N-漂移层33、P-基极扩散层36中形成的沟道区、N+源极扩散层25和接触45到达源极焊盘21。对于主MOS管MQ2，同样如此。另一方面，在主MOS晶体管MQ1和主MOS晶体管MQ2之间流动的主电流中的大部分流过具有低电阻的金属漏电极35。为了允许有足够的电流流过，金属漏电极35被形成为具有例如3μm或更大的厚度。
在感测焊盘22处于高电势侧的情况下，感测MOS晶体管SQ1中流动的感测电流从感测焊盘22起依次通过接触51、P-基极扩散层36、N-漂移层33和N+漏极层34到达金属漏电极35。在感测焊盘22处于低电势侧的情况下，感测电流从金属漏电极35起依次经过N+漏极层34、N-漂移层33、P-基极扩散层36中形成的沟道区、N+源极扩散层26和接触51到达感测焊盘22。对于感测MOS管SQ2，同样如此。另一方面，在感测MOS晶体管SQ1和感测MOS晶体管SQ2之间流动的感测电流中的大部分流过具有低电阻的金属漏电极35。
因此，为了允许感测电流几乎不通过金属漏电极35在感测MOSFET和主MOSFET之间流动，与图4中的源极扩散层26和源极扩散层126之间的最短距离W相比，必须充分增加源极扩散层26和源极扩散层125之间的最短距离L以及源极扩散层25和源极扩散层126之间的最短距离L。执行模拟，以确定使得在感测MOS晶体管SQ1和SQ2和主MOS晶体管MQ1和MQ2之间几乎没有感测电流流动的L/W值。下文中，将描述模拟的结果。
图6是用于说明模拟时的感测MOSFET的布置位置的示图。如图6中所示，在感测MOS晶体管SQ1的源极扩散层26的形成区域变成点A、B、C或D的情况下执行模拟。
具体地，在点A的情况下，L/W是5，在点B的情况下，L/W是3，在点C的情况下，L/W是2，并且在点D的情况下，L/W是1。主MOS晶体管MQ1的源极扩散层25的形成区域的面积与感测MOS晶体管SQ1的源极扩散层125的形成区域的面积之比被设置成5000。金属漏电极35的厚度被设置成3μm。在这些条件下，计算在主MOS晶体管MQ1和主MOS晶体管MQ2之间流动的主电流与在感测MOS晶体管SQ1和感测MOS晶体管SQ2之间流动的感测电流之比。
图7是以表格格式示出模拟结果的示图。如图7中所示，如果L/W的值为3或更大，则相对于源极扩散层的面积比的误差在大约2％内，因此可充分精确地使用主MOS晶体管SQ1和SQ2来检测主电流的幅值。
<半导体装置的制造方法>
下文中，将简要描述实施例的半导体装置100的制造方法的示例。
图8是示出图4和图5的半导体装置的制造方法的流程图。参考图4、图5和图8，首先制备硅单晶的N+半导体衬底SUB(图8的步骤ST100)。
接下来，外延生长N+半导体衬底SUB的主面38上掺杂的硅以形成N-漂移层33(步骤ST101)。
接下来，在N-漂移层33中，形成沟槽60、61和62(步骤ST102)。具体地，通过使用光刻工艺，在N-漂移层33的表面上形成用于形成沟槽的硬掩模膜，并且使用硬掩模膜执行各向异性干法刻蚀，以形成沟槽60、61和62。在形成沟槽60、61和62之后，通过湿法蚀刻来去除硬掩模膜。
接下来，在N-漂移层33的表面和沟槽60、61和62的内表面的基本整个表面上，通过例如热氧化来形成绝缘膜42或栅极绝缘膜47(步骤ST103)。
接下来，在绝缘膜42或栅极绝缘膜47的基本整个表面上，形成掺杂有例如磷的掺杂多晶硅膜，以便通过例如CVD(化学气相沉积)等来掩埋沟槽60、61和62。通过例如湿法蚀刻来去除沟槽60、61和62外部的掺杂多晶硅膜。因此，在沟槽60中形成栅极布线43，并且在沟槽61和62中形成掩埋电极(即，沟槽栅极48和54)(步骤ST104)。
接下来，在N-半导体衬底SUB的主表面38的基本整个表面上，通过热氧化、CVD等来形成诸如氧化硅膜的相对薄的绝缘膜(例如，图10的58)(步骤ST105)。
接下来，使用通过光刻工艺形成的抗蚀剂膜作为掩模，对P-型杂质进行离子注入。此后，通过热扩散来形成P-基极扩散层36(步骤ST106)。通过灰化等来去除不必要的抗蚀剂膜。
接下来，使用通过光刻工艺形成的抗蚀剂膜作为掩模，对N型杂质进行离子注入。因此，在P-基极扩散层36的上部区域中，形成N+源极扩散层25和26(步骤ST107)。同时，N+半导体层32也形成在衬底的外围。通过灰化等来去除不必要的抗蚀剂膜。
接下来，通过CVD、涂覆等，在N+半导体衬底SUB的主表面38侧的基本整个表面上形成层间绝缘层31(步骤ST108)。例如，可使用PSG(磷硅酸盐玻璃)膜、BPSG(硼硅酸盐玻璃)膜、NSG(非掺杂硅酸盐玻璃)膜、SOG(旋涂玻璃)或其复合膜作为层间绝缘层31的材料。
接下来，在相邻的沟槽栅极48和最靠外沟槽栅极48的外部之间，形成用于耦合源极焊盘21的接触槽64(步骤ST109)。同样地，在相邻的沟槽栅极54和最靠外沟槽栅极54的外部之间，形成用于耦合感测焊盘22的接触槽65。通过例如使用通过光刻工艺形成的抗蚀剂膜作为掩模进行的各向异性干蚀刻等来形成这些接触槽64和65。
接下来，使用抗蚀剂膜作为掩模，通过离子注入在接触槽64、65的底表面附近形成P+接触区46(步骤ST110)。此后，通过灰化等来去除不必要的抗蚀剂膜。
接下来，形成用于将金属栅极布线20耦合到栅极布线43的接触槽63(步骤ST111)。具体地，通过使用通过光刻工艺形成的抗蚀剂膜作为掩模进行的各向异性干蚀刻等来形成接触槽63。通过灰化等来去除不必要的抗蚀剂膜。
接下来，在形成的接触槽63、64和65和层间绝缘层31的基本整个表面上，形成诸如TiW的阻挡金属膜(步骤ST112)。随后，通过溅射膜形成等来形成基于铝的厚金属膜(步骤ST113)。此后，通过使用光刻工艺和蚀刻对厚金属膜和阻挡金属膜进行蚀刻来形成接触45、51和63、金属栅极布线20、源极焊盘21和感测焊盘22。
接下来，通过对N+半导体衬底SUB的背表面39(背表面)进行研磨来调节衬底的厚度(步骤ST114)。
接下来，通过溅射膜形成等在N+半导体衬底SUB的背表面39侧的基本整个表面上形成金属漏电极35(步骤ST115)。如上所述，完成了具有图4和图5的构造的半导体装置100。
[第一实施例的效果]
如上所述，第一实施例的半导体装置具有以下结构：彼此反向串联耦合的垂直结构的主MOS晶体管MQ1和MQ2以及彼此反向串联耦合的的垂直结构的感测MOS晶体管SQ1和SQ2形成在同一衬底上。通过提供感测MOS晶体管SQ1和SQ2，不必耦合用于检测与主MOS晶体管MQ1和MQ2串联的电流的分流电阻器。因此，能够抑制导通状态下的主电流路径的路线中的电阻增加。
另外，能够通过设置主MOSFET的源极扩散层25和26和感测MOSFET的源极扩散层125和126之间的最短距离L与源极扩散层26和感测MOSFET的源极扩散层126之间的最短距离W之比L/W设置成3或更大来提高感测MOSFET对主电流的检测精度。
<第二实施例>
通过从第一实施例的情况下的布置改变源极焊盘21和121、感测焊盘22和122以及栅极焊盘24和124来得到第二实施例的半导体装置。下文中，将参照附图来详细地描述第二实施例。
图9是根据第二实施例的半导体装置的平面图。参照图9，主MOS晶体管MQ1的源极焊盘21和主MOS晶体管MQ2的源极焊盘在X方向上并排布置。同样地，感测MOS晶体管SQ1的感测焊盘22和感测MOS晶体管SQ2的感测焊盘在X方向上并排布置。这些布置与图4中示出的第一实施例的情况下的布置相同。
另一方面，在图9的半导体装置101中，主MOS晶体管MQ1和感测MOS晶体管SQ1中使用的栅极焊盘24布置在源极焊盘21和感测焊盘22之间。同样地，主MOS晶体管MQ2和感测MOS晶体管SQ2中使用的栅极焊盘124布置在源极焊盘121和感测焊盘122之间。
如上所述，通过布置栅极焊盘24和栅极焊盘124，可进一步增加主MOSFET的源极扩散层25和26和感测MOSFET的源极扩散层125和126之间的最短距离L与源极扩散层26和感测MOSFET的源极扩散层126之间的最短距离W之比L/W。结果，可尽可能地防止感测电流在感测MOS晶体管SQ1和SQ2和主MOS晶体管MQ1和MQ2之间流动，因此可提高感测MOSFET对主电流的检测精度。
图10是示意性示出沿着图9的X-X线截取的横截面结构的示图。图10的横截面图与图5的横截面图的不同之处在于增加了栅极焊盘24附近的横截面结构。在栅极焊盘24下方，通过薄绝缘膜58形成场板电极57。在场板电极57上方形成层间绝缘层31，并且进一步，通过阻挡金属膜55在层间绝缘层31上方形成栅极焊盘24。栅极焊盘24和场板电极57通过接触66彼此耦合。图10中的其他点与图5中的那些点相同。因此，相同或对应的部件跟随着相同的参考标号并且将不再重复对其的说明。
<第三实施例>
第三实施例的半导体装置102与第一实施例的半导体装置100的不同之处在于，还提供了彼此反向串联耦合的感测MOS晶体管SQB1和SQB2。下文中，将参照附图来详细地描述第三实施例。
[过电流保护装置和半导体装置的概要构造]
图11是示出根据第三实施例的包括半导体装置的过电流保护装置的构造的示图。参照图11，可再充电电池组2包括电源节点15和16、耦合在电源节点15和16之间的可再充电电池12和过电流保护装置112。过电流保护装置112包括作为外部连接端子的节点ND1和ND2、作为耦合在节点ND1和ND2之间的半导体装置102、电阻元件17、18和19和控制IC(集成电路)11B。
半导体装置102包括通过共享漏电极MDE而彼此反向串联耦合的第一主MOS晶体管MQ1和第二主MOS晶体管MQ2。另外，半导体装置102包括通过共享漏电极SDEA而彼此反向串联耦合的第一感测MOS晶体管SQA1和第二感测MOS晶体管SQA2，以及通过共享漏电极SDEB而彼此反向串联耦合的第三感测MOS晶体管SQB1和第四感测MOS晶体管SQB2。
感测MOS晶体管SQA1和SQB1被设置用于检测在主MOS晶体管MQ1中流动的主电流，并且感测MOS晶体管SQA2和SQB2被设置用于检测在主MOS晶体管MQ2中流动的主电流。主MOS晶体管MQ1的栅电极MGE1、感测MOS晶体管SQA1的栅电极SGEA1和感测MOS晶体管SQB1的栅电极SGEB1与公共栅极端子GT1耦合。主MOS晶体管MQ2的栅电极MGE2、感测MOS晶体管SQA2的栅电极SGEA2和感测MOS晶体管SQB2的栅电极SGEB2与公共栅极端子GT2耦合。
主MOS晶体管MQ1和MQ2以及感测MOS晶体管SQA1、SQA2、SQB1和SQB2形成在公共半导体衬底上，并且每个MOS晶体管都具有垂直结构。因此，主MOS晶体管MQ1和MQ2以及感测MOS晶体管SQA1、SQA2、SQB1和SQB2中的每个都具有寄生二极管(未示出)。每个寄生二极管都与对应的MOS晶体管并联耦合，使得对应的MOS晶体管的源极到漏极方向是正向方向。
另外，在第三实施例的情况下，使用公共金属层来构成衬底背表面侧形成的漏电极MDE、SDEA和SDEB。另外，作为与金属层相邻的杂质扩散层的漏极层也被相应的MOS晶体管共享。因此，在主MOS晶体管MQ1和MQ2的漏电极MDE和感测MOS晶体管SQ1和SQ2的漏电极SDEA之间，存在寄生电阻R1。同样地，在主MOS晶体管MQ1和MQ2的漏电极MDE和感测MOS晶体管SQB1和SQB2的漏电极SDEB之间，存在寄生电阻R4。
如图2和图4中所示，为了准确地检测在主MOS晶体管MQ1和MQ2中流动的主电流，寄生电阻R1的电阻值需要比感测MOS晶体管SQA1和感测MOS晶体管SQA2之间的电阻值(R2+R3)大得多。另外，寄生电阻R4的电阻值需要比感测MOS晶体管SQB1和感测MOS晶体管SQB2之间的电阻值(R5+R6)大得多。
接下来，将描述半导体装置102和过电流保护装置112的其他构造之间的连接。构成半导体装置102的主MOS晶体管MQ1的源电极MS1耦合到节点ND1。主MOS晶体管MQ2的源电极MS2耦合到节点ND2。另外，感测MOS晶体管SQA2的源电极SSA2耦合到节点ND2。感测MOS晶体管SQB2的源电极SSB1耦合到节点ND1。应该注意，节点ND1耦合到可再充电电池12的负极，并且节点ND2耦合到低电势侧的电源节点16。
电阻元件17耦合在节点ND1和感测MOS晶体管SQA1的源电极SSA1之间。电阻元件19耦合在节点ND2和感测MOS晶体管SQB2的源电极SSB2之间。期望的是，电阻元件17的电阻值充分小于寄生电阻R1的电阻值，使得感测电流几乎没有流过寄生电阻R1。然而，如果电阻元件17的电阻值太小，则控制IC11不能检测到电压。因此，电阻元件17的电阻值被设置成例如寄生电阻R1的大约1/10。同样地，期望的是，电阻元件19的电阻值充分小于寄生电阻R4的电阻值，使得感测电流几乎没有流过寄生电阻R4。然而，如果电阻元件19的电阻值太小，则控制IC11不能检测到电压。因此，电阻元件19的电阻值被设置成例如寄生电阻R1的大约1/10。
控制IC11包括电源电压端子VCC、接地端子GND、电压监视端子VM1和VM2和与栅极端子GT1和GT2耦合的两个栅极控制端子。电源电压端子VCC耦合到高电势侧的电源节点15。接地端子GND通过电阻元件18耦合到节点ND2(另外，低电势侧的电源节点16)。电压监视端子VM耦合到感测MOS晶体管SQA1的源电极SSA1。因此，电阻元件17中产生的电压(在图11的情况下，感测MOS晶体管SQA1的源电极SSA1的电势)被输入到电压监视端子VM1。电压监视端子VM2耦合到感测MOS晶体管SQB2的源电极SSB2。因此，电阻元件19中产生的电压(在图11的情况下，感测MOS晶体管SQB2的源电极SSB2的电势)被输入到电压监视端子VM2。
控制IC11向栅极端子GT1输出用于控制所有的主MOS晶体管MQ1和感测MOS晶体管SQA1和SQB1处于导通状态(导电状态)或截止状态(非导电状态)的控制信号。控制IC11还向栅极端子GT2输出用于控制所有的主MOS晶体管MQ2和感测MOS晶体管SQA2和SQB2处于导通状态(导电状态)或截止状态(非导电状态)的控制信号。
[过电流保护装置的操作]
下文中，将描述过电流保护装置112的操作。在下面的描述中，电阻元件17中产生的电压和电阻元件19中产生的电压都不超过阈值的情况被称为正常状态，并且电阻元件17和电阻元件19中产生的电压中的任一个超过阈值的情况被称为过电流状态。
图12是示出在可再充电电池中进行放电时的电流方向和图11的过电流保护装置中进行充电时的电流方向的示图。在图12中，用实线箭头指示放电时的电流方向，用虚线箭头指示充电时的电流方向。下文中，将参照图12来分别描述放电时和充电时的过电流保护装置112的操作。
(1.可再充电电池放电时的操作)
在正常状态的情况下，根据从控制IC11分别输出到栅极端子GT1和GT2的控制信号，主MOS晶体管MQ1和MQ2二者处于导通状态并且感测MOS晶体管SQA1、SQA2、SQB1和SQB2均处于导通状态。
放电电流I1从可再充电电池12的正极流向电源节点15，并且从电源节点16流向可再充电电池12的负极。相对于耦合在电源节点16和可再充电电池12的负极之间的半导体装置102，放电电流I1从节点ND2流向节点ND1。
更具体地，流入节点ND2的放电电流I1在节点ND2处被分成主电流IM1和感测电流IS1。由于存在电阻元件19，导致感测电流IS1几乎不通过电阻元件19流向感测MOS晶体管SQB2，而是流向感测MOS晶体管SQA2。基于主MOS晶体管MQ2的源极扩散层的形成区域和感测MOS晶体管SQA2的源极扩散层的形成区域之间的面积比来粗略地确定主电流IM1和感测电流IS1之间的划分比。
主电流IM1在沟道区中从主MOS晶体管MQ2的源电极MS2流向漏电极MDE，并且还在沟道区中从主MOS晶体管MQ2的漏电极MDE流向源电极MS1。在这种情况下，主电流IM1也在主MOS晶体管MQ2的寄生二极管中流动，但是由于方向相反，没有在主MOS晶体管MQ1的寄生二极管中流动。已经经过主MOS晶体管MQ1的主电流IM1到达节点ND1。
另一方面，感测电流IS1在沟道区中从感测MOS晶体管SQA2的源电极SSA2流向漏电极SDEA，并且还在沟道区中从感测MOS晶体管SQA1的漏电极SDEA流向源电极SSA1。在这种情况下，感测电流IS1也在感测MOS晶体管SQA2的寄生二极管中流动，但是由于方向相反，没有在感测MOS晶体管SQA1的寄生二极管中流动。
已经经过感测MOS晶体管SQA1的感测电流IS1还经过电阻元件17，到达节点ND1。在节点ND1处，主电流IM1和感测电流IS1接合在一起。应该注意，由于电阻元件17的电阻值被形成为寄生电阻器R1的电阻值的大约1/10，因此感测电流IS1几乎不在寄生电阻器R1中流动。
控制IC11通过感测电流IS1和电阻元件19中产生的电压(在图12的情况下，感测MOS晶体管SQB2的源电极SSB2的电势)来检测电阻元件17中产生的电压(在图12的情况下，感测MOS晶体管SQA1的源电极SSA1的电势)。由于在放电时感测电流IS1几乎不在电阻元件19中流动，因此电阻元件19中产生的电压没有超过预设阈值。另一方面，在放电电流I1变成过电流的情况下，由感测电流IS1在电阻元件17中产生的电压超过预设阈值。在这种情况下，控制IC11向栅极端子GT1输出用于将主MOS晶体管MQ1设置成处于截止状态的控制信号。因此，感测MOS晶体管SQA1和SQB1也被设置成处于截止状态，因此放电电流I1被半导体装置102阻断。
(2.充电时的可再充电电池的操作)
在正常状态的情况下，根据从控制IC11分别输出到栅极端子GT1和GT2中的每个的控制信号，主MOS晶体管MQ1和MQ2二者处于导通状态并且感测MOS晶体管SQA1、SQA2、SQB1和SQB2均处于导通状态。
充电电流I2从电源节点15流向可再充电电池12的正极，并且从可再充电电池12的负极流向电源节点16。相对于耦合在电源节点16和可再充电电池12的负极之间的半导体装置102，放电电流I2从节点ND1流向节点ND2。
更具体地，流入节点ND1的放电电流I2在节点ND1处被分成主电流IM2和感测电流IS2。由于存在电阻元件17，导致感测电流IS2几乎不通过电阻元件17流向感测MOS晶体管SQA1，而是流向感测MOS晶体管SQB1。基于主MOS晶体管MQ1的源极扩散层的形成区域和感测MOS晶体管SQB1的源极扩散层的形成区域之间的面积比来粗略地确定主电流IM2和感测电流IS2之间的划分比。
主电流IM2在沟道区中从主MOS晶体管MQ1的源电极MS1流向漏电极MDE，并且还在沟道区中从主MOS晶体管MQ2的漏电极MDE流向源电极MS2。在这种情况下，主电流IM2也在主MOS晶体管MQ1的寄生二极管中流动，但是由于方向相反，没有在主MOS晶体管MQ2的寄生二极管中流动。已经经过主MOS晶体管MQ2的主电流IM2到达节点ND2。
另一方面，感测电流IS2在沟道区中从感测MOS晶体管SQB1的源电极SSB1流向漏电极SDEB，并且在沟道区中从感测MOS晶体管SQB2的漏电极SDEB流向源电极SSB2。在这种情况下，感测电流IS2也在感测MOS晶体管SQB1的寄生二极管中流动，但是由于方向相反，没有在感测MOS晶体管SQB2的寄生二极管中流动。
已经经过感测MOS晶体管SQB2的感测电流IS2还经过电阻元件19，到达节点ND2。在节点ND2处，感测电流IS2和主电流IM2接合在一起。应该注意，由于电阻元件19的电阻值被形成为寄生电阻R4的电阻值的大约1/10，因此感测电流IS2几乎不在寄生电阻R4中流动。
控制IC11通过感测电流IS2和电阻元件19中产生的电压(在图12的情况下，感测MOS晶体管SQB2的源电极SSB2的电势)来检测电阻元件17中产生的电压(在图12的情况下，感测MOS晶体管SQA1的源电极SSA1的电势)。由于在充电时感测电流IS2几乎不在电阻元件17中流动，因此电阻元件17中产生的电压没有超过预设阈值。另一方面，在充电电流I2变成过电流的情况下，由感测电流IS2在电阻元件19中产生的电压超过预设阈值。在这种情况下，控制IC11向栅极端子GT2输出用于将主MOS晶体管MQ2设置成处于截止状态的控制信号。因此，感测MOS晶体管SQA2和SQB2也被设置成处于截止状态，因此放电电流I2被半导体装置102阻断。
[半导体装置的具体结构]
图13是与图11的等效电路对应的半导体装置的平面图。图14是示意性示出沿着图13的XIV-XIV线截取的横截面结构的示图。图13和图14的感测MOS晶体管SQA1和SQA2对应于图9和图10的感测MOS晶体管SQ1和SQ2。在图13和图14的情况下，还设置了感测MOS晶体管SQB1和SQB2。
参照图13，当从衬底SUB的垂直方向观察时，感测MOS晶体管SQB1的源极扩散层27的形成区域和感测MOS晶体管SQB2的源极扩散层127的形成区域在X方向上并排布置。感测MOS晶体管SQB1的感测焊盘23和感测MOS晶体管SQB2的感测焊盘123在X方向上并排布置。感测焊盘23布置在相对于感测焊盘22的栅极焊盘24的相对侧。感测焊盘123布置在相对于感测焊盘122的栅极焊盘124的相对侧。感测焊盘23对应于图11的源电极SSB1，并且感测焊盘123对应于图11的源电极SSB2。
由于图13中的其他点与图9中的那些点相同，因此相同或对应的部件跟随着相同的参考标号，并且将不重复对其的说明。例如，源极扩散层26和源极扩散层125之间的最短距离L1和源极扩散层25和源极扩散层126之间的最短距离L1与源极扩散层26和源极扩散层126之间的最短距离W1之比L1/W1需要被设置成3或更大。同样地，源极扩散层27和源极扩散层125之间的最短距离L2和源极扩散层25和源极扩散层127之间的最短距离L2与源极扩散层27和源极扩散层127之间的最短距离W2之比L2/W2需要被设置成3或更大。
图14的横截面图与图10的横截面图的不同之处在于增加了感测焊盘23附近的横截面结构。如图14中所示，感测焊盘23形成在层间绝缘层31上，阻挡金属膜50插入其间。在感测焊盘23下方，形成贯穿N+源极扩散层27和P-基极扩散层36到达N-漂移层33内部的多个沟槽栅极54。另外，在感测焊盘23下方，形成贯穿层间绝缘层31和N+源极扩散层27到达P-基极扩散层36的内部或者贯穿层间绝缘层31到达P-基极扩散层36的内部的接触51。在接触51的尖端处，形成P+接触区域52。感测焊盘23通过接触51与N+源极扩散层27和P-基极扩散层36耦合。
由于图14中的其他部分与图10中的那些部分相同，因此相同或对应的部件跟随着相同的参考标号，并且将不重复对其的说明。
[第三实施例的效果]
在第三实施例的半导体装置102中，如图11和图12中描述的，主MOS晶体管MQ1和MQ2在节点ND1和节点ND2之间彼此反向串联耦合，并且感测MOS晶体管SQA1和SQA2彼此反向串联耦合。另外，感测MOS晶体管SQB1和SQB2彼此反向串联耦合。主MOS晶体管MQ1和MQ2以及感测MOS晶体管SQA1、SQA2、SQB1和SQB2具有衬底的背表面上的公共漏极。
另外，电阻元件17耦合在节点ND1和感测MOS晶体管SQA1的源电极SSA1之间，以检测在感测MOS晶体管SQA1和SQA2中流动的感测电流。电阻元件19耦合在节点ND2和感测MOS晶体管SQB2的源电极SSA2之间，以检测在感测MOS晶体管SQB1和SQB2中流动的感测电流。
根据上述构造，可基于电阻元件19中产生的电压是否已经超过阈值来检测从节点ND1流向节点ND2的电流(在图12的情况下，充电电流I2)是否已经变成过电流。同样地，可基于电阻元件17中产生的电压是否已经超过阈值来检测从节点ND2流向节点ND1的电流(在图12的情况下，充电电流I1)是否已经变成过电流。
如上所述，能够基于电阻元件17和电阻元件19中的任一个中产生的电压是否已经超过阈值来分辨已经变成过电流的电流的方向。因此，在电阻元件19中产生的电流已经变成过电流的情况下，在没有单独得到关于电流方向的信息的情况下，能够通过向栅极端子GT2输出用于立即将主MOS晶体管MQ2和感测MOS晶体管SQA2和SQB2设置成处于截止状态的控制信号来阻断半导体装置102中流动的电流。相反地，在电阻元件17中产生的电流已经变成过电流的情况下，能够通过向栅极端子GT1输出用于立即将主MOS晶体管MQ1和感测MOS晶体管SQA1和SQB1设置成处于截止状态的控制信号来阻断半导体装置102中流动的电流。
由于第三实施例的其他效果与第一实施例和第二实施例的效果相同，因此将不重复对其的说明。
<第四实施例>
通过修改第一实施例的半导体装置100来获得第四实施例的半导体装置103。具体地，在半导体装置103中，在主MOS晶体管MQ1和MQ2所处的一侧和感测MOS晶体管SQ1和SQ2所处的一侧，金属漏电极35彼此分离并且N+漏极层34彼此分离。下文中，将参照附图来详细地描述第四实施例。
图15是示意性示出根据第四实施例的半导体装置的具体结构示例的平面图。图16是示意性示出沿着图15的XVI-XVI线截取的横截面结构的示图。图15和图16中的半导体装置103的等效电路与图1和图2中示出的半导体装置100的等效电路相同。然而，可使寄生电阻R1的电阻值比第一实施例的情况下的电阻值大。
参照图15和图16，半导体装置103包括由主MOS晶体管MQ1和MQ2共享的金属漏电极350以及由感测MOS晶体管SQ1和SQ2共享的金属漏电极351。金属漏电极350和351彼此分离。金属漏电极350对应于图1和图2的漏电极MDE，并且金属漏电极351对应于图1和图2的漏电极SDE。
另外，如在图15和图16中所示，半导体装置103包括由主MOS晶体管MQ1和MQ2共享的N+漏极层340以及由感测MOS晶体管SQ1和SQ2共享的N+漏极层341。N+漏极层340和341也可彼此分离。
在制造如图15和图16所示构成的半导体装置103的情况下，使用对应于N-漂移层33的N-半导体衬底来取代对应于N+漏极层34的N+半导体衬底。在N-半导体衬底的背表面上，通过使用抗蚀剂等作为掩模进行离子注入(进一步，通过在需要时进行热扩散)来形成N+漏极层340和341。另外，在N+漏极层340和341上形成厚金属膜。通过使用光刻和蚀刻分离厚金属膜来形成金属漏电极350和351。
在具有上述结构的半导体装置103的情况下，可充分增加图2的寄生电阻R1。因此，即使源极扩散层26和源极扩散层125之间的最短距离L和源极扩散层25和源极扩散层126之间的最短距离L与源极扩散层26和源极扩散层126之间的最短距离W相比是相同的，也能防止感测MOSFET和主MOSFET之间有通过寄生电阻的感测电流。
以上，已经基于实施例详细描述了发明人实现的发明。然而，显而易见，本发明不限于上述实施例，可在不脱离其范围的情况下进行各种改变。

Claims (13)

1.一种半导体装置，包括：
衬底；
第一主MOSFET(金属氧化物半导体场效应晶体管)，所述第一主MOSFET包括形成在所述衬底的主表面侧的第一源电极和形成在所述衬底的背表面侧的第一漏电极；
第二主MOSFET，所述第二主MOSFET具有形成在所述衬底的所述主表面侧的第二源电极并且与所述第一主MOSFET共享所述第一漏电极；
第一感测MOSFET，所述第一感测MOSFET包括形成在所述衬底的所述主表面侧的第一感测电极和形成在所述衬底的所述背表面侧的第二漏电极，并且检测在所述第一主MOSFET中流动的主电流；
第二感测MOSFET，所述第二感测MOSFET具有形成在所述衬底的所述主表面侧的第二感测电极，与所述第一感测MOSFET共享所述第二漏电极，并且检测在所述第二主MOSFET中流动的主电流；
第一栅极焊盘，所述第一栅极焊盘电耦合到所述第一主MOSFET的栅电极和所述第一感测MOSFET的栅电极，并且形成在所述衬底的所述主表面侧，以及
第二栅极焊盘，所述第二栅极焊盘电耦合到所述第二主MOSFET的栅电极和所述第二感测MOSFET的栅电极，并且形成在所述衬底的所述主表面侧。
2.根据权利要求1所述的半导体装置，
其中，使用公共金属层来构成所述第一漏电极和所述第二漏电极，以及
其中，所述第一感测MOSFET的源极扩散层和所述第二主MOSFET的源极扩散层之间的最短距离以及所述第二感测MOSFET的源极扩散层和所述第一主MOSFET的源极扩散层之间的最短距离中的每个是所述第一感测MOSFET的所述源极扩散层和所述第二感测MOSFET的所述源极扩散层之间的最短距离的至少三倍。
3.根据权利要求1所述的半导体装置，
其中，所述第一漏电极和所述第二漏电极彼此分离。
4.根据权利要求3所述的半导体装置，
其中，所述第一主MOSFET和所述第二主MOSFET共享第一漏极层，所述第一漏极层是与所述第一漏电极相邻的杂质半导体层，以及
其中，所述第一感测MOSFET和所述第二感测MOSFET共享第二漏极层，所述第二漏极层是与所述第二漏电极相邻并且与所述第一漏极层分离的杂质半导体层。
5.根据权利要求1所述的半导体装置，
其中，当从平面图观察所述衬底时，所述第一源电极和所述第二源电极沿着第一方向并排布置，以及
其中，当从平面图观察所述衬底时，所述第一栅极焊盘、所述第一感测电极、所述第二感测电极和所述第二栅极焊盘依次沿着所述第一方向并排布置。
6.根据权利要求1所述的半导体装置，
其中，当从平面图观察所述衬底时，所述第一源电极和所述第二源电极沿着第一方向并排布置，
其中，当从平面图观察所述衬底时，所述第一感测电极和所述第二感测电极沿着所述第一方向并排布置，
其中，当从平面图观察所述衬底时，所述第一栅极焊盘布置在所述第一源电极和所述第一感测电极之间，以及
其中，当从平面图观察所述衬底时，所述第二栅极焊盘布置在所述第二源电极和所述第二感测电极之间。
7.根据权利要求1所述的半导体装置，还包括：
第三感测MOSFET，所述第三感测MOSFET具有形成在所述衬底的所述主表面侧的第三感测电极，与所述第一感测MOSFET和所述第二感测MOSFET共享所述第二漏电极，并且检测在所述第一主MOSFET中流动的主电流；以及
第四感测MOSFET，所述第四感测MOSFET具有形成在所述衬底的所述主表面侧的第四感测电极，与所述第一感测MOSFET和所述第二感测MOSFET共享所述第二漏电极，并且检测在所述第二主MOSFET中流动的主电流，
其中，所述第一栅极焊盘还电耦合到所述第三感测MOSFET的栅电极，以及
其中，所述第二栅极焊盘还电耦合到所述第四感测MOSFET的栅电极。
8.根据权利要求7所述的半导体装置，
其中，使用公共金属层来构成所述第一漏电极和所述第二漏电极，
其中，所述第一感测MOSFET的源极扩散层和所述第二主MOSFET的源极扩散层之间的最短距离以及所述第二感测MOSFET的源极扩散层和所述第一主MOSFET的源极扩散层之间的最短距离中的每个是所述第一感测MOSFET的所述源极扩散层和所述第二感测MOSFET的所述源极扩散层之间的最短距离的至少三倍，以及
其中，所述第三感测MOSFET的源极扩散层和所述第二主MOSFET的所述源极扩散层之间的最短距离以及所述第四感测MOSFET的源极扩散层和所述第一主MOSFET的所述源极扩散层之间的最短距离中的每个是所述第三感测MOSFET的所述源极扩散层和所述第四感测MOSFET的所述源极扩散层之间的最短距离的至少三倍。
9.根据权利要求1所述的半导体装置，
其中，所述第一漏电极的厚度是3μm或更大。
10.一种过电流保护装置，
其中，所述过电流保护装置包括：
第一节点；
第二节点；以及
半导体装置，
其中，所述半导体装置包括：
衬底；
第一主MOSFET，所述第一主MOSFET包括形成在所述衬底的主表面侧的第一源电极和形成在所述衬底的背表面侧的第一漏电极；
第二主MOSFET，所述第二主MOSFET具有形成在所述衬底的所述主表面侧的第二源电极，并且与所述第一主MOSFET共享所述第一漏电极；
第一感测MOSFET，所述第一感测MOSFET包括形成在所述衬底的所述主表面侧的第一感测电极和形成在所述衬底的所述背表面侧的第二漏电极，并且检测在所述第一主MOSFET中流动的主电流；
第二感测MOSFET，所述第二感测MOSFET具有形成在所述衬底的所述主表面侧的第二感测电极，与所述第一感测MOSFET共享所述第二漏电极，并且检测在所述第二主MOSFET中流动的主电流；
第一栅极焊盘，所述第一栅极焊盘电耦合到所述第一主MOSFET的栅电极和所述第一感测MOSFET的栅电极，并且形成在所述衬底的所述主表面侧；以及
第二栅极焊盘，所述第二栅极焊盘电耦合到所述第二主MOSFET的栅电极和所述第二感测MOSFET的栅电极，并且形成在所述衬底的所述主表面侧，
其中，所述第一源电极耦合到所述第一节点，
其中，所述第二源电极耦合到所述第二节点，
其中，所述第二感测电极耦合到所述第二源电极，以及
其中，所述过电流检测装置还包括耦合在所述第一源电极和所述第一感测电极之间的第一分流电阻器，以及向所述第一栅极焊盘输出第一控制信号并且向所述第二栅极焊盘输出第二控制信号的控制电路。
11.根据权利要求10所述的过电流保护装置，
其中，所述控制电路被构造成，在电流从所述第一节点流向所述第二节点的情况下以及在所述第一分流电阻器中产生的电压超过阈值的情况下，输出用于使所述第二主MOSFET截止的所述第二控制信号，并且在电流从所述第二节点流向所述第一节点的情况下以及在所述第一分流电阻器中产生的电压超过所述阈值的情况下，输出用于使所述第一主MOSFET截止的所述第一控制信号。
12.根据权利要求10所述的过电流保护装置，其中，所述半导体装置还包括：
第三感测MOSFET，所述第三感测MOSFE具有形成在所述衬底的所述主表面侧的第三感测电极，与所述第一感测MOSFET和所述第二感测MOSFET共享所述第二漏电极，并且检测在所述第一主MOSFET中流动的主电流；以及
第四感测MOSFET，所述第四感测MOSFET具有形成在所述衬底的所述主表面侧的第四感测电极，与所述第一感测MOSFET和所述第二感测MOSFET共享所述第二漏电极，并且检测在所述第二主MOSFET中流动的主电流，
其中，所述第一栅极焊盘还电耦合到所述第三感测MOSFET的栅电极，
其中，所述第二栅极焊盘还电耦合到所述第四感测MOSFET的栅电极，
其中，所述第三感测电极耦合到所述第一源电极，以及
其中，所述过电流检测装置还包括耦合在所述第二源电极和所述第四感测电极之间的第二分流电阻器。
13.根据权利要求12所述的过电流保护装置，
其中，所述控制电路被构造成在所述第一分流电阻器中产生的电压超过阈值的情况下，输出用于使所述第一主MOSFET截止的所述第一控制信号，并且在所述第二分流电阻器中产生的电压超过所述阈值的情况下，输出用于使所述第二主MOSFET截止的所述第二控制信号。
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