KR20180076313A - 반도체 장치 및 과전류 보호 장치 - Google Patents

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고우지 나까지마
요시아끼 다나까
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

쌍방향의 반도체 스위치를 구비한 회로 전체의 온 저항의 증대를 억제한다.
반도체 장치(100)는, 서로 드레인 전극 MDE를 공유함으로써 역직렬로 접속된 종형 구조의 제1 메인 MOS 트랜지스터 MQ1 및 제2 메인 MOS 트랜지스터 MQ2와, 서로 드레인 전극 SDE를 공유함으로써 역직렬로 접속된 종형 구조의 제1 센스 MOS 트랜지스터 SQ1 및 제2 센스 MOS 트랜지스터 SQ2를 구비한다. 제1 센스 MOS 트랜지스터 SQ1은 제1 메인 MOS 트랜지스터 MQ1의 주전류의 검출에 사용되고, 제2 센스 MOS 트랜지스터 SQ2는 제2 메인 MOS 트랜지스터 MQ2의 주전류의 검출에 사용된다.

Description

반도체 장치 및 과전류 보호 장치{SEMICONDUCTOR DEVICE AND OVERCURRENT PROTECTION DEVICE}
본 발명은 반도체 장치에 관한 것이며, 예를 들어 반도체 장치를 쌍방향 스위치로서 사용한 과전류 보호 장치에 사용되는 것이다.
충전지 팩 등에서는, 회로 보호를 위해 반도체 스위치가 설치된다. 이 반도체 스위치는, 충전용과 방전용의 양쪽에 사용 가능하도록 쌍방향으로 전류를 흘릴 수 있는 것이다.
예를 들어, 일본 특허 공개 제2016-164962호 공보(특허문헌 1)에 개시된 쌍방향 스위치는, 드레인이 공통화됨으로써 역직렬로 접속된 2개의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 구비한다. 이하, MOSFET를 MOS 트랜지스터라고 기재하는 경우가 있다.
일본 특허 공개 제2016-164962호 공보
상기의 특허문헌 1의 도 2 등에 도시되는 바와 같이, 종래의 충전지 팩에서는, 과전류를 검출하기 위해 상기의 쌍방향 스위치와 직렬로 션트 저항이 설치되어 있다. 그러나, 션트 저항을 설치하면 회로 전체의 온 저항이 증대하게 된다. 충전지 팩의 경우에는 급속 충전의 방해가 된다.
그 밖의 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
일 실시 형태에 따른 반도체 장치는, 서로 드레인 전극을 공유함으로써 역직렬로 접속된 제1 메인 MOS 트랜지스터 및 제2 메인 MOS 트랜지스터와, 서로 드레인 전극을 공유함으로써 역직렬로 접속된 제1 센스 MOS 트랜지스터 및 제2 센스 MOS 트랜지스터를 구비한다. 제1 센스 MOS 트랜지스터는 제1 메인 MOS 트랜지스터의 주전류의 검출에 사용되고, 제2 센스 MOS 트랜지스터는 제2 메인 MOS 트랜지스터의 주전류의 검출에 사용된다.
상기의 실시 형태에 따르면, 쌍방향 반도체 스위치를 구비한 회로 전체의 온 저항의 증대를 억제할 수 있다.
도 1은, 제1 실시 형태의 반도체 장치를 구비한 과전류 보호 장치의 구성을 도시하는 회로도이다.
도 2는, 도 1의 쌍방향 스위치를 구성하는 반도체 장치의 등가 회로도이다.
도 3은, 도 1의 과전류 보호 장치에 있어서 충전지의 방전 시의 전류 방향과 충전 시의 전류 방향을 도시하는 도면이다.
도 4는, 도 2의 등가 회로에 대응하는 반도체 장치의 구조의 일례를 모식적으로 도시하는 평면도이다.
도 5는, 도 4의 V-V선을 따른 단면 구조를 모식적으로 도시한 도면이다.
도 6은, 시뮬레이션에 있어서의 센스 MOSFET의 배치 위치에 대하여 설명하기 위한 도면이다.
도 7은, 시뮬레이션 결과를 표 형식으로 도시하는 도면이다.
도 8은, 도 4 및 도 5의 반도체 장치의 제조 방법을 도시하는 흐름도이다.
도 9는, 제2 실시 형태의 반도체 장치의 평면도이다.
도 10은, 도 9의 X-X선을 따른 단면 구조를 모식적으로 도시한 도면이다.
도 11은, 제3 실시 형태의 반도체 장치를 구비한 과전류 보호 장치의 구성을 도시하는 도면이다.
도 12는, 도 11의 과전류 보호 장치에 있어서 충전지의 방전 시의 전류 방향과 충전 시의 전류 방향을 도시하는 도면이다.
도 13은, 도 11의 등가 회로에 대응하는 반도체 장치의 평면도이다.
도 14는, 도 13의 XIV-XIV선을 따른 단면 구조를 모식적으로 도시한 도면이다.
도 15는, 제4 실시 형태의 반도체 장치의 구체적의 구조의 일례를 모식적으로 도시하는 평면도이다.
도 16은, 도 15의 XVI-XVI선을 따른 단면 구조를 모식적으로 도시한 도면이다.
이하, 각 실시 형태에 대하여 도면을 참조하여 상세하게 설명한다. 또한, 동일 또는 상당하는 부분에는 동일한 참조 부호를 붙여, 그 설명을 반복하지 않는다.
<제1 실시 형태>
[과전류 보호 장치 및 반도체 장치의 개략 구성]
도 1은, 제1 실시 형태의 반도체 장치를 구비한 과전류 보호 장치의 구성을 도시하는 회로도이다. 도 1에서는, 과전류 보호 장치(111)를 충전지 팩(1)에 적용한 예에 대하여 도시하고 있다.
도 1을 참조하여, 충전지 팩(1)은, 전원 노드(15, 16)와, 전원 노드(15, 16) 사이에 접속된 충전지(12)와, 과전류 보호 장치(111)를 구비한다. 전원 노드(15, 16)를 통하여, 충전지(12)의 충전 전류 및 방전 전류가 입력 또는 출력된다. 과전류 보호 장치(111)는, 외부 접속 단자인 노드 ND1, ND2와, 노드 ND1, ND2 사이에 접속된 쌍방향 스위치로서의 반도체 장치(100)와, 저항 소자(17, 18)와, 제어 IC(Integrated Circuit)(11)를 구비한다.
반도체 장치(100)는, 서로 드레인 전극 MDE를 공유함으로써 역직렬로 접속된 제1 메인 MOS 트랜지스터 MQ1 및 제2 메인 MOS 트랜지스터 MQ2와, 서로 드레인 전극 SDE를 공유함으로써 역직렬로 접속된 제1 센스 MOS 트랜지스터 SQ1 및 제2 센스 MOS 트랜지스터 SQ2를 구비한다. 센스 MOS 트랜지스터 SQ1은 메인 MOS 트랜지스터 MQ1에 흐르는 주전류를 검출하기 위해 설치되고, 센스 MOS 트랜지스터 SQ2는 메인 MOS 트랜지스터 MQ2에 흐르는 주전류를 검출하기 위해 설치된다. 메인 MOS 트랜지스터 MQ1의 게이트 전극 MGE1과 센스 MOS 트랜지스터 SQ1의 게이트 전극 SGE1은 공통의 게이트 단자 GT1에 접속된다. 메인 MOS 트랜지스터 MQ2의 게이트 전극 MGE2와 센스 MOS 트랜지스터 SQ2의 게이트 전극 SGE2는 공통의 게이트 단자 GT2에 접속된다.
도 2는, 도 1의 쌍방향 스위치를 구성하는 반도체 장치의 등가 회로도이다. 도 2를 참조하여, 상기의 메인 MOS 트랜지스터 MQ1, MQ2 및 센스 MOS 트랜지스터 SQ1, SQ2는, 공통의 반도체 기판에 형성되고, 각 MOS 트랜지스터는 종형 구조를 갖고 있다. 이 때문에, 메인 MOS 트랜지스터 MQ1, MQ2 및 센스 MOS 트랜지스터 SQ1, SQ2는, 기생 다이오드 MD1, MD2, SD1, SD2를 각각 갖는다. 각 기생 다이오드는, 대응하는 MOS 트랜지스터의 소스로부터 드레인의 방향이 순방향으로 되도록, 대응하는 MOS 트랜지스터와 병렬로 접속된다.
또한, 제1 실시 형태의 경우에는, 기판의 이면측에 형성되는 드레인 전극 MDE, SDE는 공통의 금속층에 의해 구성된다. 또한, 이 금속층에 인접하는 불순물 확산층인 드레인층도 각 MOS 트랜지스터에 의해 공유화되어 있다. 이 때문에, 메인 MOS 트랜지스터 MQ1, MQ2의 드레인 전극 MDE와 센스 MOS 트랜지스터 SQ1, SQ2의 드레인 전극 SDE의 사이에, 비교적 작은 저항값의 기생 저항 R1이 존재한다.
센스 MOS 트랜지스터 SQ1, SQ2에 의해 메인 MOS 트랜지스터 MQ1, MQ2에 흐르는 주전류를 정확하게 검출하기 위해서는, 메인 MOS 트랜지스터 MQ1과 메인 MOS 트랜지스터 MQ2의 사이를 흐르는 주전류와, 센스 MOS 트랜지스터 SQ1과 센스 MOS 트랜지스터 SQ2의 사이를 흐르는 센스 전류가 완전히 분리되는 것이 바람직하다. 그런데, 상기한 바와 같이, 드레인 전극 MDE와 드레인 전극 SDE의 사이의 기생 저항 R1이 존재하는 경우에는, 센스 MOS 트랜지스터 SQ1로부터 메인 MOS 트랜지스터 MQ2로 센스 전류가 흐르거나, 센스 MOS 트랜지스터 SQ2로부터 메인 MOS 트랜지스터 MQ1로 센스 전류가 흐르거나 한다.
그래서, 본 실시 형태의 반도체 장치(100)에서는, 드레인 전극 MDE와 드레인 전극 SDE의 사이의 기생 저항 R1이 센스 MOS 트랜지스터 SQ1과 센스 MOS 트랜지스터 SQ2의 사이의 저항값(R2+R3)보다 충분히 커지도록, 구조 상의 고안이 실시되어 있다. 구체적으로는, 도 4 및 도 5를 참조하여 설명한다.
다시 도 1을 참조하여, 반도체 장치(100)와 과전류 보호 장치(111)의 다른 구성과의 접속에 대하여 설명한다. 반도체 장치(100)를 구성하는 메인 MOS 트랜지스터 MQ1의 소스 전극 MS1은 노드 ND1과 접속된다. 메인 MOS 트랜지스터 MQ2의 소스 전극 MS2는 노드 ND2와 접속된다. 또한, 센스 MOS 트랜지스터 SQ2의 소스 전극 SS2는 노드 ND2와 접속된다. 또한, 노드 ND1은 충전지(12)의 부극과 접속되고, 노드 ND2는 저전위측의 전원 노드(16)와 접속된다.
저항 소자(17)는, 노드 ND1과 센스 MOS 트랜지스터 SQ1의 소스 전극 SS1의 사이에 접속된다. 저항 소자(17)는, 센스 MOS 트랜지스터 SQ1, SQ2를 흐르는 센스 전류를 검출하기 위한 션트 저항으로서 사용된다. 도 2에서 설명한 기생 저항 R1을 통하여 센스 전류가 거의 흐르지 않도록 하기 위해, 저항 소자(17)의 저항값은, 기생 저항 R1의 저항값보다 충분히 작은 것이 바람직하다. 단, 저항 소자(17)의 저항값이 지나치게 작으면 제어 IC(11)에 의해 전압 검출이 불가능하게 되므로, 저항 소자(17)의 저항값은 예를 들어 기생 저항 R1의 1/10 정도로 한다.
제어 IC(11)는, 전원 전압 단자 VCC와, 접지 단자 GND와, 전압 모니터 단자 VM과, 게이트 단자 GT1, GT2에 접속된 2개의 게이트 제어 단자를 구비한다. 전원 전압 단자 VCC는 고전위측의 전원 노드(15)와 접속된다. 접지 단자 GND는, 저항 소자(18)를 통하여 저전위측의 전원 노드(16)와 접속된다. 전압 모니터 단자 VM은 센스 MOS 트랜지스터 SQ1의 소스 전극 SS1과 접속된다. 이에 의해, 전압 모니터 단자 VM은, 저항 소자(17)에 발생하는 전압(도 1의 경우, 센스 MOS 트랜지스터 SQ1의 소스 전극 SS1의 전위)이 입력된다.
제어 IC(11)는, 메인 MOS 트랜지스터 MQ1 및 센스 MOS 트랜지스터 SQ1의 양쪽을 온 상태(도통 상태) 또는 오프 상태(비도통 상태)로 제어하기 위한 제어 신호를 게이트 단자 GT1에 출력한다. 제어 IC(11)는, 또한 메인 MOS 트랜지스터 MQ2 및 센스 MOS 트랜지스터 SQ2의 양쪽을 온 상태(도통 상태) 또는 오프 상태(비도통 상태)로 제어하기 위한 제어 신호를 게이트 단자 GT2에 출력한다.
[과전류 보호 장치의 동작]
이하, 과전류 보호 장치(111)의 동작에 대하여 설명한다. 이하의 설명에 있어서, 저항 소자(17)에 발생하는 전압이 역치를 초과하지 않은 경우를 통상 상태라고 칭하고, 저항 소자(17)에 발생하는 전압이 역치를 초과한 경우를 과전류 상태라고 칭한다.
도 3은, 도 1의 과전류 보호 장치에 있어서 충전지의 방전 시의 전류 방향과 충전 시의 전류 방향을 도시하는 도면이다. 도 3에서는, 방전 시의 전류 방향을 실선의 화살표로 나타내고, 충전 시의 전류 방향을 파선의 화살표로 나타내고 있다. 이하, 도 3을 참조하여, 과전류 보호 장치(111)의 동작을 방전 시와 충전 시로 나누어 설명한다.
(1. 충전지의 방전 시의 동작)
통상 상태의 경우에는, 제어 IC(11)로부터 게이트 단자 GT1, GT2로 각각 출력된 제어 신호에 따라, 메인 MOS 트랜지스터 MQ1 및 메인 MOS 트랜지스터 MQ2는 양쪽 모두 온 상태이며, 센스 MOS 트랜지스터 SQ1 및 센스 MOS 트랜지스터 SQ2는 양쪽 모두 온 상태이다.
방전 전류 I1은, 충전지(12)의 정극으로부터 전원 노드(15)의 방향으로 흐르고, 전원 노드(16)로부터 충전지(12)의 부극의 방향으로 흐른다. 전원 노드(16)와 충전지(12)의 부극의 사이에 접속된 반도체 장치(100)에 관해서는, 노드 ND2로부터 노드 ND1의 방향으로 방전 전류 I1이 흐른다.
보다 상세하게는, 노드 ND2로 유입된 방전 전류 I1은, 노드 ND2에서 주전류 IM1과 센스 전류 IS1로 분류된다. 주전류 IM1과 센스 전류 IS1의 분류비는, 메인 MOS 트랜지스터 MQ2의 소스 확산층의 형성 영역과 센스 MOS 트랜지스터 SQ2의 소스 확산층의 형성 영역의 면적비에 의해 대략 결정된다.
주전류 IM1은, 메인 MOS 트랜지스터 MQ2의 소스 전극 MS2로부터 드레인 전극 MDE의 방향으로 채널 영역을 흐르고, 또한 메인 MOS 트랜지스터 MQ1의 드레인 전극 MDE로부터 소스 전극 MS1의 방향으로 채널 영역을 흐른다. 도 2에서 설명한 바와 같이, 메인 MOS 트랜지스터 MQ2의 기생 다이오드 MD2에도 주전류 IM1은 흐르지만, 메인 MOS 트랜지스터 MQ1의 기생 다이오드 MD1에는 역방향으로 되기 때문에 주전류 IM1은 흐르지 않는다. 메인 MOS 트랜지스터 MQ1을 통과한 주전류 IM1은, 노드 ND1에 도달한다.
한편, 센스 전류 IS1은, 센스 MOS 트랜지스터 SQ2의 소스 전극 SS2로부터 드레인 전극 SDE의 방향으로 채널 영역을 흐르고, 또한 센스 MOS 트랜지스터 SQ1의 드레인 전극 SDE로부터 소스 전극 SS1의 방향으로 채널 영역을 흐른다. 도 2에서 설명한 바와 같이, 센스 MOS 트랜지스터 SQ2의 기생 다이오드 SD2에도 센스 전류 IS1은 흐르지만, 센스 MOS 트랜지스터 SQ1의 기생 다이오드 SD1에는 역방향으로 되기 때문에 센스 전류 IS1은 흐르지 않는다.
센스 MOS 트랜지스터 SQ1을 통과한 센스 전류 IS1은, 또한 저항 소자(17)를 통하여 노드 ND1에 도달한다. 노드 ND1에 있어서, 주전류 IM1과 센스 전류 IS1은 합류한다.
제어 IC(11)는, 센스 전류 IS1에 의해 저항 소자(17)에 발생하는 전압(도 3의 경우, 센스 MOS 트랜지스터 SQ1의 소스 전극 SS1의 전위)을 검출한다. 저항 소자(17)에 발생한 전압이 미리 설정한 역치를 초과한 경우, 제어 IC(11)는, 메인 MOS 트랜지스터 MQ1을 오프 상태로 하는 제어 신호를 게이트 단자 GT1에 출력한다. 이에 의해 센스 MOS 트랜지스터 SQ1도 오프 상태로 되므로, 방전 전류 I1은 반도체 장치(100)에 의해 차단된다.
또한, 방전 시에는(도 3의 경우에는, 노드 ND2로부터 노드 ND1의 방향으로 전류가 흐르는 경우에는), 메인 MOS 트랜지스터 MQ2 및 센스 MOS 트랜지스터 SQ2가 오프 상태로 되도록 해도, 도 2에서 설명한 기생 다이오드 MD2, SD2에 전류가 흐르기 때문에 방전 전류 I1을 차단할 수 없다. 따라서, 방전 전류 I1을 차단하기 위해서는, 메인 MOS 트랜지스터 MQ1 및 센스 MOS 트랜지스터 SQ1을 오프 상태로 할 필요가 있다. 혹은, 메인 MOS 트랜지스터 MQ1, MQ2 및 센스 MOS 트랜지스터 SQ1, SQ2의 모두를 오프 상태로 하면, 방전 시인지 충전 시인지에 상관없이, 반도체 장치(100)를 흐르는 전류를 차단할 수 있다.
(2. 충전지의 충전 시의 동작)
통상 상태의 경우에는, 제어 IC(11)로부터 게이트 단자 GT1, GT2로 각각 출력된 제어 신호에 따라, 메인 MOS 트랜지스터 MQ1 및 메인 MOS 트랜지스터 MQ2는 양쪽 모두 온 상태이며, 센스 MOS 트랜지스터 SQ1 및 센스 MOS 트랜지스터 SQ2는 양쪽 모두 온 상태이다.
충전 전류 I2는, 전원 노드(15)로부터 충전지(12)의 정극의 방향으로 흐르고, 충전지(12)의 부극으로부터 전원 노드(16)의 방향으로 흐른다. 전원 노드(16)와 충전지(12)의 부극의 사이에 접속된 반도체 장치(100)에 관해서는, 노드 ND1로부터 노드 ND2의 방향으로 충전 전류 I2가 흐른다.
보다 상세하게는, 노드 ND1로 유입된 충전 전류 I2는, 노드 ND1에서 주전류 IM2와 센스 전류 IS2로 분류된다. 주전류 IM2와 센스 전류 IS2의 분류비는, 메인 MOS 트랜지스터 MQ1의 소스 확산층의 형성 영역과 센스 MOS 트랜지스터 SQ1의 소스 확산층의 형성 영역의 면적비에 의해 대략 결정된다.
주전류 IM2는, 메인 MOS 트랜지스터 MQ1의 소스 전극 MS1로부터 드레인 전극 MDE의 방향으로 채널 영역을 흐르고, 또한 메인 MOS 트랜지스터 MQ2의 드레인 전극 MDE로부터 소스 전극 MS2의 방향으로 채널 영역을 흐른다. 도 2에서 설명한 바와 같이, 메인 MOS 트랜지스터 MQ1의 기생 다이오드 MD1에도 주전류 IM2는 흐르지만, 메인 MOS 트랜지스터 MQ2의 기생 다이오드 MD2에는 역방향으로 되기 때문에 주전류 IM2는 흐르지 않는다. 메인 MOS 트랜지스터 MQ2를 통과한 주전류 IM2는, 노드 ND2에 도달한다.
한편, 센스 전류 IS2는, 저항 소자(17)를 통하여 센스 MOS 트랜지스터 SQ1의 소스 전극 SS1에 달한다. 센스 전류 IS2는, 또한 센스 MOS 트랜지스터 SQ1의 소스 전극 SS1로부터 드레인 전극 SDE의 방향으로 채널 영역을 흐르고, 센스 MOS 트랜지스터 SQ2의 드레인 전극 SDE로부터 소스 전극 SS2의 방향으로 채널 영역을 흐른다. 도 2에서 설명한 바와 같이, 센스 MOS 트랜지스터 SQ1의 기생 다이오드 SD1에도 센스 전류 IS2는 흐르지만, 센스 MOS 트랜지스터 SQ2의 기생 다이오드 SD2에는 역방향으로 되기 때문에 센스 전류 IS2는 흐르지 않는다. 센스 MOS 트랜지스터 SQ2를 통과한 센스 전류 IS2는, 노드 ND2에 있어서 주전류 IM2와 합류한다.
제어 IC(11)는, 센스 전류 IS2에 의해 저항 소자(17)에 발생하는 전압(도 3의 경우, 센스 MOS 트랜지스터 SQ2의 소스 전극 SS2의 전위)을 검출한다. 저항 소자(17)에 발생한 전압이 미리 설정한 역치를 초과한 경우, 제어 IC(11)는, 메인 MOS 트랜지스터 MQ2를 오프 상태로 하는 제어 신호를 게이트 단자 GT2에 출력한다. 이에 의해 센스 MOS 트랜지스터 SQ2도 오프 상태로 되므로, 충전 전류 I2는 반도체 장치(100)에 의해 차단된다.
또한, 충전 시에는(도 3의 경우에는, 노드 ND1로부터 노드 ND2의 방향으로 전류가 흐르는 경우에는), 메인 MOS 트랜지스터 MQ1 및 센스 MOS 트랜지스터 SQ1이 오프 상태로 되도록 해도, 도 2에서 설명한 기생 다이오드 MD1, SD1에 전류가 흐르기 때문에 충전 전류 I2를 차단할 수 없다. 따라서, 충전 전류 I2를 차단하기 위해서는, 메인 MOS 트랜지스터 MQ2 및 센스 MOS 트랜지스터 SQ2를 오프 상태로 할 필요가 있다. 혹은, 메인 MOS 트랜지스터 MQ1, MQ2 및 센스 MOS 트랜지스터 SQ1, SQ2 모두를 오프 상태로 하면, 방전 시인지 충전 시인지에 상관없이, 반도체 장치(100)를 흐르는 전류를 차단할 수 있다.
[반도체 장치의 구체적 구조]
이하, 반도체 장치(100)의 구체적 구조의 일례에 대하여 설명한다. 이하의 예에서는, 게이트 전극으로서 트렌치 게이트 구조를 채용한 예에 대하여 설명하지만, 그 이외의 게이트 전극 구조를 채용해도 상관없다. 예를 들어, 게이트 전극은 기판면을 따른 판상의 형상이어도 된다. 또한, 이하의 설명에서는 반도체 기판에 평행인 방향을 X 방향 및 Y 방향으로 하고, 반도체 기판에 수직인 방향을 Z 방향으로 한다.
도 4는, 도 2의 등가 회로에 대응하는 반도체 장치의 구조의 일례를 모식적으로 도시하는 평면도이다. 도 4에서는, 도 5의 단면도에 도시되어 있는 일부의 구성만 도시되어 있다. 예를 들어, 도 5의 콘택트(41, 45, 51) 및 트렌치 게이트(48, 54) 등의 도시를 생략하고 있다.
도 4를 참조하여, 반도체 장치(100)는, 기판 SUB에 수직 방향으로부터 보아(즉, 기판 SUB를 평면에서 보아), Y 방향으로 연장되는 대칭축에 대하여 좌우 대칭의 구조를 갖고 있다. 도 4에 도시하는 바와 같이, 반도체 기판 SUB를 평면에서 보아, -X 방향측에 메인 MOS 트랜지스터 MQ1 및 센스 MOS 트랜지스터 SQ1이 배치되고, +X 방향측에 메인 MOS 트랜지스터 MQ2 및 센스 MOS 트랜지스터 SQ2가 배치된다.
메인 MOS 트랜지스터 MQ1 및 센스 MOS 트랜지스터 SQ1의 형성 영역을 둘러싸도록, 게이트 핑거라고 칭하는 금속 게이트 배선(20)이 배치된다. 금속 게이트 배선(20)은 도시하지 않은 배선을 통하여 게이트용 패드(24)와 접속된다. 마찬가지로, 메인 MOS 트랜지스터 MQ2 및 센스 MOS 트랜지스터 SQ2의 형성 영역을 둘러싸도록 게이트 핑거라고 칭하는 금속 게이트 배선(120)이 배치된다. 금속 게이트 배선(120)은 도시하지 않은 배선을 통하여 게이트용 패드(124)와 접속된다.
메인 MOS 트랜지스터 MQ1의 소스 확산층(25)의 형성 영역과 메인 MOS 트랜지스터 MQ2의 소스 확산층(125)의 형성 영역은, X 방향으로 나란히 배치된다. 마찬가지로 메인 MOS 트랜지스터 MQ1의 소스용 패드(21)와 메인 MOS 트랜지스터 MQ2의 소스용 패드(121)는, X 방향으로 나란히 배치된다. 여기서, 소스용 패드(21)는 도 2의 소스 전극 MS1에 대응하고, 소스용 패드(121)는 도 2의 소스 전극 MS2에 대응한다.
센스 MOS 트랜지스터 SQ1의 소스 확산층(26)의 형성 영역과 센스 MOS 트랜지스터 SQ2의 소스 확산층(126)의 형성 영역은, X 방향으로 나란히 배치된다. 게이트용 패드(24), 센스용 패드(22), 센스용 패드(122) 및 게이트용 패드(124)는, 이 순서로 X 방향을 따라 배치된다. 여기서, 게이트용 패드(24)는 도 2의 게이트 단자 GT1에 대응하고, 게이트용 패드(124)는 도 2의 게이트 단자 GT2에 대응한다. 센스용 패드(22)는 도 2의 소스 전극 SS1에 대응하고, 센스용 패드(122)는 도 2의 소스 전극 SS2에 대응한다.
도 5는, 도 4의 V-V선을 따른 단면 구조를 모식적으로 도시한 도면이다. 도 5의 단면도는, 반도체 장치(100)의 구조의 개략을 도시하기 위한 것이므로, 도 4의 평면도와 완전히 대응하고 있지 않다. 도면의 치수는 실제의 치수와 비례 관계에 있지 않다.
또한, 도 5에서는, 메인 MOS 트랜지스터 MQ1의 게이트 전극 MGE1을 구성하는 트렌치 게이트(48)를 3개만 대표적으로 도시하고 있지만, 실제로는 보다 다수의 트렌치 게이트(48)가 설치되어 있어도 된다. 마찬가지로 도 5에서는, 센스 MOS 트랜지스터 SQ1의 게이트 전극 SGE1을 구성하는 트렌치 게이트(54)를 2개만 대표적으로 도시하고 있지만, 실제로는 보다 다수의 트렌치 게이트(54)가 설치되어 있어도 된다.
이하, 메인 MOS 트랜지스터 MQ1 및 센스 MOS 트랜지스터 SQ1의 단면 구조에 대하여 설명한다. 메인 MOS 트랜지스터 MQ2 및 센스 MOS 트랜지스터 SQ2에 대해서도 마찬가지의 구성을 갖고 있다. 또한, 이하에서는, 각 MOS 트랜지스터는 N 채널인 것으로서 설명한다.
도 5를 참조하여, 반도체 장치(100)는, N+형 드레인층(34)(Sub N+)으로서 사용되는 N+형 반도체 기판 SUB를 기초로 하여 형성된다. 반도체 기판의 재료로서 일반적으로는 실리콘이 사용되지만, 다른 반도체 재료를 사용해도 상관없다. 이하의 설명에서는, N+형 반도체 기판 SUB의 +Z 방향측의 면을 주면(38)이라고 칭하고, -Z 방향측의 면을 이면(39)이라고 칭한다.
N+형 반도체 기판 SUB의 주면(38) 상에 N-형 드리프트층(33)(Epi N-)이 에피택셜 성장법에 의해 형성되어 있다. N-형 드리프트층(33)에는 각종 불순물층이 형성된다. 구체적으로, 반도체 장치(100)는, N-형 드리프트층(33)의 표면 부근에 형성된 P-형 베이스 확산층(36)과, P-형 베이스 확산층(36)의 표면 부근에 형성된 N+형 소스 확산층(25, 26)과, N-형 드리프트층(33)의 표면 부근 또한 기판 주연부에 형성된 N+형 반도체층(32)을 포함한다.
메인 MOS 트랜지스터 MQ1의 N+형 소스 확산층(25)의 형성 영역에는, N+형 소스 확산층(25) 및 P-형 베이스 확산층(36)을 관통하여 N-형 드리프트층(33)의 내부에 달하는 복수의 트렌치(61)가 형성되어 있다. 또한, 센스 MOS 트랜지스터 SQ1용의 N+형 소스 확산층(26)의 형성 영역에는, N+형 소스 확산층(26) 및 P-형 베이스 확산층(36)을 관통하여 N-형 드리프트층(33)의 내부에 달하는 복수의 트렌치(62)가 형성되어 있다.
소스 확산층(25)의 형성 영역 내에 있어서, 각 트렌치(61)는 X 방향으로 연장됨과 함께, 트렌치(61) 전체로서 Y 방향으로 나란히 배치된다. 소스 확산층(26)의 형성 영역 내에 있어서, 각 트렌치(62)는 X 방향으로 연장됨과 함께, 트렌치(62) 전체로서 Y 방향으로 나란히 배치된다.
또한, 금속 게이트 배선(20)의 하방에는, N-형 드리프트층(33)의 표면으로부터 내부에 달하거나, 또는 P-형 베이스 확산층(36)을 관통하여 N-형 드리프트층(33)의 내부에 달하는 복수의 트렌치(60)가 형성되어 있다.
각 트렌치(61)의 내표면에는 게이트 절연막(47)이 형성되고, 게이트 절연막(47)을 개재시켜 각 트렌치(61)의 내부에 트렌치 게이트(48)가 매립 전극으로서 형성된다. 마찬가지로, 각 트렌치(62)의 내표면에는 게이트 절연막(53)이 형성되고, 게이트 절연막(53)을 개재시켜 각 트렌치(62)의 내부에 트렌치 게이트(54)가 매립 전극으로서 형성된다. 또한, 각 트렌치(60)의 내표면에는 절연막(42)이 형성되고, 절연막(42)을 개재시켜 각 트렌치(60)의 내부에 게이트 배선(43)이 형성된다. 게이트 배선(43)은, 트렌치 게이트(48, 54)와 접속된다.
반도체 장치(100)는, 또한 층간 절연층(31)과, 콘택트(41, 45)와, 금속 게이트 배선(20)과, 소스용 패드(21)와, 센스용 패드(22)와, 금속 드레인 전극(35)을 포함한다. 층간 절연층(31)은, 상기의 N-형 드리프트층(33), N+형 소스 확산층(25), N+형 소스 확산층(26), N+형 반도체층(32), 트렌치 게이트(48), 트렌치 게이트(54) 및 게이트 배선(43)을 덮도록 형성된다.
소스용 패드(21)는, TiW(티타늄텅스텐)막 등의 배리어 금속막(44)을 개재시켜 층간 절연층(31) 상에 형성된다. 소스용 패드(21)는, 금속 재료로 형성된 콘택트(45)를 통하여 N+형 소스 확산층(25) 및 P-형 베이스 확산층(36)과 전기적으로 접속된다. 각 콘택트(45)는, 층간 절연층(31) 및 N+형 소스 확산층(25)을 관통하여 P-형 베이스 확산층(36)의 내부에 달한다. 콘택트(45)의 선단부에는, P+형 콘택트 영역(46)이 형성되어 있다. 콘택트(45)는, 인접하는 트렌치 게이트(48)의 사이 및 가장 끝에 배치된 트렌치 게이트(48)의 외측에 배치된다.
센스용 패드(22)는, TiW막 등의 배리어 금속막(50)을 개재시켜 층간 절연층(31) 상에 형성된다. 센스용 패드(22)는, 금속 재료로 형성된 콘택트(51)를 통하여 N+형 소스 확산층(26) 및 P-형 베이스 확산층(36)과 전기적으로 접속된다. 각 콘택트(51)는, 층간 절연층(31) 및 N+형 소스 확산층(26)을 관통하여 P-형 베이스 확산층(36)의 내부에 달한다. 콘택트(51)의 선단부에는, P+형 콘택트 영역(52)이 형성되어 있다. 콘택트(51)는, 인접하는 트렌치 게이트(54)의 사이 및 가장 끝에 배치된 트렌치 게이트(54)의 외측에 배치된다.
금속 게이트 배선(20)은, TiW막 등의 배리어 금속막(40)을 개재시켜 층간 절연층(31) 상에 형성된다. 금속 게이트 배선(20)은, 금속 재료로 형성된 콘택트(41)를 통하여 게이트 배선(43)과 접속된다.
금속 드레인 전극(35)은, N+형 반도체 기판 SUB의 이면(39)에, 즉 N+형 드레인층 N+형 드레인층(34)의 표면 상에 형성된다. 금속 드레인 전극(35)은, 도 2의 드레인 전극 MDE, SDE에 대응한다.
[반도체 장치의 구조 상의 특징]
도 4 및 도 5에 도시하는 반도체 장치(100)의 구조에 있어서, 메인 MOS 트랜지스터 MQ1을 흐르는 주전류는, 소스용 패드(21)가 고전위측인 경우에는, 소스용 패드(21)로부터, 콘택트(45), P-형 베이스 확산층(36), N-형 드리프트층(33), N+형 드레인층(34)을 순서대로 통과하여 금속 드레인 전극(35)에 도달한다. 소스용 패드(21)가 저전위측인 경우에는, 주전류는, 금속 드레인 전극(35)으로부터, N+형 드레인층(34), N-형 드리프트층(33), P-형 베이스 확산층(36)에 형성된 채널 영역, N+형 소스 확산층(25), 콘택트(45)를 순서대로 통과하여 소스용 패드(21)에 도달한다. 메인 MOS 트랜지스터 MQ2에 대해서도 마찬가지이다. 한편, 메인 MOS 트랜지스터 MQ1과 메인 MOS 트랜지스터 MQ2의 사이를 흐르는 주전류의 대부분은, 저저항인 금속 드레인 전극(35)을 통하여 흐른다. 충분한 전류를 흘리기 위해 금속 드레인 전극(35)은, 예를 들어 3㎛ 이상의 두께로 형성된다.
센스 MOS 트랜지스터 SQ1을 흐르는 센스 전류는, 센스용 패드(22)가 고전위측인 경우에는, 센스용 패드(22)로부터, 콘택트(51), P-형 베이스 확산층(36), N-형 드리프트층(33), N+형 드레인층(34)을 순서대로 통과하여 금속 드레인 전극(35)에 도달한다. 센스용 패드(22)가 저전위측인 경우에는, 센스 전류는, 금속 드레인 전극(35)으로부터, N+형 드레인층(34), N-형 드리프트층(33), P-형 베이스 확산층(36)에 형성된 채널 영역, N+형 소스 확산층(26), 콘택트(51)를 순서대로 통과하여 센스용 패드(22)에 도달한다. 센스 MOS 트랜지스터 SQ2에 대해서도 마찬가지이다. 한편, 센스 MOS 트랜지스터 SQ1과 센스 MOS 트랜지스터 SQ2의 사이를 흐르는 센스 전류의 대부분은, 저저항인 금속 드레인 전극(35)을 통하여 흐른다.
따라서, 센스 MOSFET와 메인 MOSFET의 사이에서 금속 드레인 전극(35)을 통하여 센스 전류가 거의 흐르지 않도록 하기 위해서는, 도 4에 있어서, 소스 확산층(26)과 소스 확산층(126)의 사이의 최단 거리 W에 비하여, 소스 확산층(26)과 소스 확산층(125)의 사이의 최단 거리 L, 그리고 소스 확산층(25)과 소스 확산층(126)의 사이의 최단 거리 L을 충분히 길게 할 필요가 있다. 이하, L/W의 값이 어느 정도이면, 센스 MOS 트랜지스터 SQ1, SQ2와 메인 MOS 트랜지스터 MQ1, MQ2의 사이에서 센스 전류가 거의 흐르지 않도록 할 수 있을까에 대하여, 시뮬레이션을 행한 결과에 대하여 설명한다.
도 6은, 시뮬레이션에 있어서의 센스 MOSFET의 배치 위치에 대하여 설명하기 위한 도면이다. 도 6에 도시하는 바와 같이, 센스 MOS 트랜지스터 SQ1의 소스 확산층(26)의 형성 영역을 A점, B점, C점, D점으로 변경한 경우에 대하여 시뮬레이션을 행하였다.
구체적으로, A점인 경우에 L/W=5이고, B점인 경우에 L/W=3이고, C점인 경우에 L/W=2이고, D점인 경우에 L/W=1이다. 메인 MOS 트랜지스터 MQ1의 소스 확산층(25)의 형성 영역의 면적과, 센스 MOS 트랜지스터 SQ1의 소스 확산층(125)의 형성 영역의 면적의 비를 5000으로 하였다. 금속 드레인 전극(35)의 두께를 3㎛로 하였다. 이들 조건에 있어서, 메인 MOS 트랜지스터 MQ1과 메인 MOS 트랜지스터 MQ2의 사이를 흐르는 주전류와, 센스 MOS 트랜지스터 SQ1과 센스 MOS 트랜지스터 SQ2의 사이를 흐르는 센스 전류의 비를 계산하였다.
도 7은, 시뮬레이션 결과를 표 형식으로 도시하는 도면이다. 도 7에 도시하는 바와 같이, L/W의 값이 3 이상이면, 소스 확산층의 면적비에 대한 오차는 약 2％ 이내이므로, 센스 MOS 트랜지스터 SQ1, SQ2를 사용하여 충분한 정밀도로 주전류의 크기를 검출할 수 있다.
[반도체 장치의 제조 방법]
이하, 본 실시 형태의 반도체 장치(100)의 제조 방법의 일례에 대하여 간단하게 설명한다.
도 8은, 도 4 및 도 5의 반도체 장치의 제조 방법을 도시하는 흐름도이다. 도 4, 도 5 및 도 8을 참조하여, 최초로 실리콘 단결정의 N+형 반도체 기판 SUB를 준비한다(도 8의 스텝 ST100).
이어서, N+형 반도체 기판 SUB의 주면(38)상에 도핑된 실리콘을 에피택셜 성장시킴으로써 N-형 드리프트층(33)을 형성한다(스텝 ST101).
이어서, N-형 드리프트층(33)에 트렌치(60, 61, 62)를 형성한다(스텝 ST102). 구체적으로는, 리소그래피 공정을 사용하여 트렌치 형성용의 하드 마스크막을 N-형 드리프트층(33)의 표면 상에 형성하고, 이 하드 마스크막을 이용하여 이방성 건식 에칭을 행함으로써 트렌치(60, 61, 62)를 형성한다. 트렌치(60, 61, 62)의 형성 후에 하드 마스크막을 습식 에칭에 의해 제거한다.
다음으로, 예를 들어 열 산화에 의해, N-형 드리프트층(33)의 표면 및 트렌치(60, 61, 62)의 내면의 거의 전체면에, 절연막(42) 또는 게이트 절연막(47)을 형성한다(스텝 ST103).
이어서, 트렌치(60, 61, 62)를 매립하도록, 절연막(42) 또는 게이트 절연막(47) 상의 거의 전체면에, 예를 들어 CVD(Chemical Vapor Deposition) 등에 의해, 예를 들어 인이 도핑된 도프드 폴리실리콘(Doped Poly-Silicon)막을 형성한다. 트렌치(60, 61, 62) 외의 도프드 폴리실리콘막은, 예를 들어 습식 에칭에 의해 제거된다. 이에 의해, 트렌치(60) 내에 게이트 배선(43)이 형성되고, 트렌치(61, 62) 내에 매립 전극(즉, 트렌치 게이트(48, 54))이 형성된다(스텝 ST104).
이어서, 열 산화 또는 CVD 등에 의해, N-형 반도체 기판 SUB의 주면(38) 상의 거의 전체면에 산화실리콘막 등의 비교적 얇은 절연막(예를 들어, 도 10의 58)을 형성한다(스텝 ST105).
이어서, 리소그래피 공정을 사용하여 형성한 레지스트막을 마스크로 하여, P형 불순물을 이온 주입한다. 그 후, 열 확산시킴으로써 P-형 베이스 확산층(36)을 형성한다(스텝 ST106). 불필요하게 된 레지스트막은, 애싱 등에 의해 제거된다.
이어서, 리소그래피 공정을 사용하여 형성한 레지스트막을 마스크로 하여, N형 불순물을 이온 주입한다. 이에 의해, P-형 베이스 확산층(36)의 상부 영역에 N+형 소스 확산층(25, 26)이 형성된다(스텝 ST107). 동시에, 기판 주연부의 N+형 반도체층(32)도 형성된다. 불필요하게 된 레지스트막은, 애싱 등에 의해 제거된다.
이어서, N+형 반도체 기판 SUB의 주면(38)측의 거의 전체면에, CVD 또는 도포 등에 의해 층간 절연층(31)을 형성한다(스텝 ST108). 층간 절연층(31)의 재료로서, 예를 들어 PSG(Phosphsilicate Glass)막, BPSG(Borophosphsilicate Glass)막, NSG(Non-doped Silicate Glass)막, SOG(Spin-On-Glass)막, 또는 이들의 복합막 등을 사용할 수 있다.
이어서, 인접하는 트렌치 게이트(48)의 사이 및 가장 끝에 배치된 트렌치 게이트(48)의 외측에 소스용 패드(21)와의 접속용의 콘택트 홈(64)을 형성한다(스텝 ST109). 마찬가지로, 인접하는 트렌치 게이트(54)의 사이 및 가장 끝에 배치된 트렌치 게이트(54)의 외측에 센스용 패드(22)와의 접속용의 콘택트 홈(65)을 형성한다. 이들 콘택트 홈(64, 65)의 형성은, 예를 들어 리소그래피 공정을 사용하여 형성한 레지스트막을 마스크로 하여, 이방성 건식 에칭 등에 의해 행해진다.
이어서, 상기의 레지스트막을 마스크로 한 이온 주입에 의해, 콘택트 홈(64, 65)의 저면 근방에 P+형 콘택트 영역(46)이 형성된다(스텝 ST110). 이후, 불필요하게 된 레지스트막은, 애싱 등에 의해 제거된다.
이어서, 금속 게이트 배선(20)과 게이트 배선(43)을 접속하기 위한 콘택트 홈(63)을 형성한다(스텝 ST111). 구체적으로는, 예를 들어 리소그래피 공정을 사용하여 형성한 레지스트막을 마스크로 하여, 이방성 건식 에칭 등에 의해 콘택트 홈(63)이 형성된다. 불필요하게 된 레지스트막은, 애싱 등에 의해 제거된다.
이어서, 형성한 콘택트 홈(63, 64, 65) 및 층간 절연층(31)의 거의 전체면에 TiW 등의 배리어 금속막을 형성한다(스텝 ST112). 이어서, 스퍼터링 성막 등에 의해 알루미늄계의 금속 후막을 형성한다(스텝 ST113). 이후, 리소그래피 공정과 에칭을 사용하여 금속 후막 및 배리어 금속막을 에칭함으로써, 콘택트(45, 51, 63), 금속 게이트 배선(20), 소스용 패드(21) 및 센스용 패드(22)가 형성된다.
이어서, N+형 반도체 기판 SUB의 이면(39)(이면)을 연삭함으로써, 기판의 두께를 조정한다(스텝 ST114).
이어서, N+형 반도체 기판 SUB의 이면(39)의 거의 전체면에, 스퍼터링 성막 등에 의해 금속 드레인 전극(35)을 형성한다(스텝 ST115). 이상에 의해, 도 4 및 도 5의 구성의 반도체 장치(100)가 완성된다.
[제1 실시 형태의 효과]
상기한 바와 같이, 제1 실시 형태의 반도체 장치는, 서로 역직렬로 접속된 종형 구조의 메인 MOS 트랜지스터 MQ1, MQ2와 서로 역직렬로 접속된 종형 구조의 센스 MOS 트랜지스터 SQ1, SQ2가 동일 기판에 형성된 구조를 갖는다. 센스 MOS 트랜지스터 SQ1, SQ2를 설치함으로써, 전류 검출을 위한 션트 저항을 메인 MOS 트랜지스터 MQ1, MQ2와 직렬로 접속할 필요가 없다. 따라서, 온 상태일 때의 주전류의 경로에서의 저항의 증대를 억제할 수 있다.
또한, 센스 MOSFET의 소스 확산층(26)과 소스 확산층(126)의 사이의 최단 거리 W에 대한, 메인 MOSFET의 소스 확산층(25, 26)과 센스 MOSFET의 소스 확산층(125, 126)의 사이의 최단 거리 L의 비 L/W를 3 이상으로 함으로써, 센스 MOSFET에 의한 주전류의 검출 정밀도를 높일 수 있다.
<제2 실시 형태>
제2 실시 형태의 반도체 장치는, 소스용 패드(21, 121), 센스용 패드(22, 122) 및 게이트용 패드(24, 124)의 배치를, 제1 실시 형태의 경우의 배치로부터 변경한 것이다. 이하, 도면을 참조하여 구체적으로 설명한다.
도 9는, 제2 실시 형태의 반도체 장치의 평면도이다. 도 9를 참조하여, 메인 MOS 트랜지스터 MQ1의 소스용 패드(21)와 메인 MOS 트랜지스터 MQ2의 소스용 패드(121)는, X 방향으로 나란히 배치된다. 마찬가지로, 센스 MOS 트랜지스터 SQ1의 센스용 패드(22)와 센스 MOS 트랜지스터 SQ2의 센스용 패드(122)는, X 방향으로 나란히 배치된다. 이들의 배치는, 도 4에 도시하는 실시 형태 1의 경우와 동일하다.
한편, 도 9의 반도체 장치(101)에서는, 메인 MOS 트랜지스터 MQ1 및 센스 MOS 트랜지스터 SQ1에서 사용되는 게이트용 패드(24)는, 소스용 패드(21)와 센스용 패드(22)의 사이에 배치된다. 마찬가지로, 메인 MOS 트랜지스터 MQ2 및 센스 MOS 트랜지스터 SQ2에서 사용되는 게이트용 패드(124)는, 소스용 패드(121)와 센스용 패드(122)의 사이에 배치된다.
이상과 같이, 게이트용 패드(24) 및 게이트용 패드(124)를 배치함으로써, 센스 MOSFET의 소스 확산층(26)과 소스 확산층(126)의 사이의 최단 거리 W에 대한, 메인 MOSFET의 소스 확산층(25, 26)과 센스 MOSFET의 소스 확산층(125, 126)의 사이의 최단 거리 L의 비 L/W를 더 증가시킬 수 있다. 이 결과, 센스 MOS 트랜지스터 SQ1, SQ2와 메인 MOS 트랜지스터 MQ1, MQ2의 사이에서 센스 전류가 가능한 한 흐르지 않도록 할 수 있으므로, 센스 MOSFET에 의한 주전류의 검출 정밀도를 높일 수 있다.
도 10은, 도 9의 X-X선에 따른 단면 구조를 모식적으로 도시한 도면이다. 도 10의 단면도는, 게이트용 패드(24) 부근의 단면 구조가 추가되어 있다는 점에서 도 5의 단면도와 상이하다. 게이트용 패드(24)의 하방에는, 얇은 절연막(58)을 개재시켜 필드 플레이트 전극(57)이 형성되어 있다. 필드 플레이트 전극(57)의 상부에 층간 절연층(31)이 형성되고, 또한 층간 절연층(31)의 상부에 배리어 금속막(55)을 개재시켜 게이트용 패드(24)가 형성된다. 게이트용 패드(24)와 필드 플레이트 전극(57)은 콘택트(66)를 통하여 접속된다. 도 10의 그 밖의 점은 도 5와 마찬가지이므로, 동일 또는 상당하는 부분에는 동일한 참조 부호를 붙여 설명을 반복하지 않는다.
<제3 실시 형태>
제3 실시 형태의 반도체 장치(102)는, 서로 역직렬로 접속된 센스 MOS 트랜지스터 SQB1, SQB2를 더 포함한다는 점에서, 제1 실시 형태의 반도체 장치(100)와 상이하다. 이하, 도면을 참조하여 구체적으로 설명한다.
[과전류 보호 장치 및 반도체 장치의 개략 구성]
도 11은, 제3 실시 형태의 반도체 장치를 구비한 과전류 보호 장치의 구성을 도시하는 도면이다. 도 11을 참조하여, 충전지 팩(2)은, 전원 노드(15, 16)와, 전원 노드(15, 16) 사이에 접속된 충전지(12)와, 과전류 보호 장치(112)를 구비한다. 과전류 보호 장치(112)는, 외부 접속 단자인 노드 ND1, ND2와, 노드 ND1, ND2 사이에 접속된 반도체 장치(102)와, 저항 소자(17, 18, 19)와, 제어 IC(Integrated Circuit)(11B)를 구비한다.
반도체 장치(102)는, 서로 드레인 전극 MDE를 공유함으로써 역직렬로 접속된 제1 메인 MOS 트랜지스터 MQ1 및 제2 메인 MOS 트랜지스터 MQ2를 구비한다. 또한, 반도체 장치(102)는, 서로 드레인 전극 SDEA를 공유함으로써 역직렬로 접속된 제1 센스 MOS 트랜지스터 SQA1 및 제2 센스 MOS 트랜지스터 SQA2와, 서로 드레인 전극 SDEB를 공유함으로써 역직렬로 접속된 제3 센스 MOS 트랜지스터 SQB1 및 제4 센스 MOS 트랜지스터 SQB2를 구비한다.
센스 MOS 트랜지스터 SQA1, SQB1은 메인 MOS 트랜지스터 MQ1에 흐르는 주전류를 검출하기 위해 설치되고, 센스 MOS 트랜지스터 SQA2, SQB2는 메인 MOS 트랜지스터 MQ2에 흐르는 주전류를 검출하기 위해 설치된다. 메인 MOS 트랜지스터 MQ1의 게이트 전극 MGE1, 센스 MOS 트랜지스터 SQA1의 게이트 전극 SGEA1, 및 센스 MOS 트랜지스터 SQB1의 게이트 전극 SGEB1은, 공통의 게이트 단자 GT1에 접속된다. 메인 MOS 트랜지스터 MQ2의 게이트 전극 MGE2, 센스 MOS 트랜지스터 SQA2의 게이트 전극 SGEA2, 및 센스 MOS 트랜지스터 SQB2의 게이트 전극 SGEB2는, 공통의 게이트 단자 GT2에 접속된다.
상기의 메인 MOS 트랜지스터 MQ1, MQ2 및 센스 MOS 트랜지스터 SQA1, SQA2, SQB1, SQB2는, 공통의 반도체 기판에 형성되고, 각 MOS 트랜지스터는 종형 구조를 갖고 있다. 이 때문에, 메인 MOS 트랜지스터 MQ1, MQ2 및 센스 MOS 트랜지스터 SQA1, SQA2, SQB1, SQB2의 각각은, 도시하지 않은 기생 다이오드를 갖는다. 각 기생 다이오드는, 대응하는 MOS 트랜지스터의 소스로부터 드레인의 방향이 순방향으로 되도록, 대응하는 MOS 트랜지스터와 병렬로 접속된다.
또한, 제3 실시 형태의 경우에는, 기판의 이면측에 형성되는 드레인 전극 MDE, SDEA, SDEB는 공통의 금속층에 의해 구성된다. 또한, 이 금속층에 인접하는 불순물 확산층인 드레인층도 각 MOS 트랜지스터에 의해 공유화되어 있다. 이 때문에, 메인 MOS 트랜지스터 MQ1, MQ2의 드레인 전극 MDE와 센스 MOS 트랜지스터 SQA1, SQA2의 드레인 전극 SDEA의 사이에 기생 저항 R1이 존재한다. 마찬가지로, 메인 MOS 트랜지스터 MQ1, MQ2의 드레인 전극 MDE와 센스 MOS 트랜지스터 SQB1, SQB2의 드레인 전극 SDEB의 사이에 기생 저항 R4가 존재한다.
도 2 및 도 4에서 설명한 바와 같이, 메인 MOS 트랜지스터 MQ1, MQ2를 흐르는 주전류를 정확하게 검출하기 위해서는, 기생 저항 R1의 저항값은, 센스 MOS 트랜지스터 SQA1과 센스 MOS 트랜지스터 SQA2의 사이의 저항값(R2+R3)보다 충분히 크게 할 필요가 있다. 또한, 기생 저항 R4의 저항값은, 센스 MOS 트랜지스터 SQB1과 센스 MOS 트랜지스터 SQB2의 사이의 저항값(R5+R6)보다 충분히 크게 할 필요가 있다.
이어서, 반도체 장치(102)와 과전류 보호 장치(112)의 다른 구성과의 접속에 대하여 설명한다. 반도체 장치(102)를 구성하는 메인 MOS 트랜지스터 MQ1의 소스 전극 MS1은 노드 ND1과 접속된다. 메인 MOS 트랜지스터 MQ2의 소스 전극 MS2는 노드 ND2와 접속된다. 또한, 센스 MOS 트랜지스터 SQA2의 소스 전극 SSA2는 노드 ND2와 접속된다. 센스 MOS 트랜지스터 SQB1의 소스 전극 SSB1은 노드 ND1과 접속된다. 또한, 노드 ND1은 충전지(12)의 부극과 접속되고, 노드 ND2는 저전위측의 전원 노드(16)와 접속된다.
저항 소자(17)는, 노드 ND1과 센스 MOS 트랜지스터 SQA1의 소스 전극 SSA1의 사이에 접속된다. 저항 소자(19)는, 노드 ND2와 센스 MOS 트랜지스터 SQB2의 소스 전극 SSB2의 사이에 접속된다. 기생 저항 R1을 통하여 센스 전류가 거의 흐르지 않도록 하기 위해, 저항 소자(17)의 저항값은, 기생 저항 R1의 저항값보다 충분히 작은 것이 바람직하다. 단, 저항 소자(17)의 저항값이 지나치게 작으면 제어 IC(11)에 의해 전압 검출을 할 수 없게 되므로, 저항 소자(17)의 저항값은 예를 들어 기생 저항 R1의 1/10 정도로 한다. 마찬가지로, 기생 저항 R4를 통하여 센스 전류가 거의 흐르지 않도록 하기 위해, 저항 소자(19)의 저항값은, 기생 저항 R4의 저항값보다 충분히 작은 것이 바람직하다. 단, 저항 소자(19)의 저항값이 지나치게 작으면 제어 IC(11)에 의해 전압 검출이 불가능하게 되므로, 저항 소자(19)의 저항값은 예를 들어 기생 저항 R1의 1/10 정도로 한다.
제어 IC(11B)는, 전원 전압 단자 VCC와, 접지 단자 GND와, 전압 모니터 단자 VM1, VM2와, 게이트 단자 GT1, GT2에 접속된 2개의 게이트 제어 단자를 구비한다. 전원 전압 단자 VCC는 고전위측의 전원 노드(15)와 접속된다. 접지 단자 GND는, 저항 소자(18)를 통하여 노드 ND2(또한, 저전위측의 전원 노드(16))와 접속된다. 전압 모니터 단자 VM1은 센스 MOS 트랜지스터 SQA1의 소스 전극 SSA1과 접속된다. 이에 의해, 전압 모니터 단자 VM1에는, 저항 소자(17)에 발생하는 전압(도 11의 경우, 센스 MOS 트랜지스터 SQA1의 소스 전극 SSA1의 전위)이 입력된다. 전압 모니터 단자 VM2는 센스 MOS 트랜지스터 SQB2의 소스 전극 SSB2와 접속된다. 이에 의해, 전압 모니터 단자 VM2에는, 저항 소자(19)에 발생하는 전압(도 11의 경우, 센스 MOS 트랜지스터 SQB2의 소스 전극 SSB2의 전위)이 입력된다.
제어 IC(11)는, 메인 MOS 트랜지스터 MQ1 및 센스 MOS 트랜지스터 SQA1, SQB1의 모두를 온 상태(도통 상태) 또는 오프 상태(비도통 상태)로 제어하기 위한 제어 신호를 게이트 단자 GT1에 출력한다. 제어 IC(11)는, 또한 메인 MOS 트랜지스터 MQ2 및 센스 MOS 트랜지스터 SQA2, SQB2의 모두를 온 상태(도통 상태) 또는 오프 상태(비도통 상태)로 제어하기 위한 제어 신호를 게이트 단자 GT2에 출력한다.
[과전류 보호 장치의 동작]
이하, 과전류 보호 장치(112)의 동작에 대하여 설명한다. 이하의 설명에 있어서, 저항 소자(17)에 발생하는 전압과 저항 소자(19)에 발생하는 전압 모두 역치를 초과하지 않은 경우를 통상 상태라고 칭하고, 저항 소자(17)에 발생하는 전압 및 저항 소자(19) 중 어느 것에 발생하는 전압이 역치를 초과한 경우를 과전류 상태라고 칭한다.
도 12는, 도 11의 과전류 보호 장치에 있어서 충전지의 방전 시의 전류 방향과 충전 시의 전류 방향을 도시하는 도면이다. 도 12에서는, 방전 시의 전류 방향을 실선의 화살표로 나타내고, 충전 시의 전류 방향을 파선의 화살표로 나타내고 있다. 이하, 도 12를 참조하여 과전류 보호 장치(112)의 동작을 방전 시와 충전 시로 나누어 설명한다.
(1. 충전지의 방전 시의 동작)
통상 상태의 경우에는, 제어 IC(11)로부터 게이트 단자 GT1, GT2로 각각 출력된 제어 신호에 따라, 메인 MOS 트랜지스터 MQ1, MQ2는 양쪽 모두 온 상태이며, 센스 MOS 트랜지스터 SQA1, SQA2, SQB1, SQB2는 모두 온 상태이다.
방전 전류 I1은, 충전지(12)의 정극으로부터 전원 노드(15)의 방향으로 흐르고, 전원 노드(16)로부터 충전지(12)의 부극 방향으로 흐른다. 전원 노드(16)와 충전지(12)의 부극의 사이에 접속된 반도체 장치(102)에 관해서는, 노드 ND2로부터 노드 ND1의 방향으로 방전 전류 I1이 흐른다.
보다 상세하게는, 노드 ND2로 유입된 방전 전류 I1은, 노드 ND2에서 주전류 IM1과 센스 전류 IS1로 분류된다. 저항 소자(19)가 설치되어 있기 때문에, 센스 전류 IS1은, 저항 소자(19)를 통하여 센스 MOS 트랜지스터 SQB2의 방향으로는 거의 흐르지 않고, 센스 MOS 트랜지스터 SQA2의 방향으로 흐른다. 주전류 IM1과 센스 전류 IS1의 분류비는, 메인 MOS 트랜지스터 MQ2의 소스 확산층의 형성 영역과 센스 MOS 트랜지스터 SQA2의 소스 확산층의 형성 영역의 면적비에 의해 대략 결정된다.
주전류 IM1은, 메인 MOS 트랜지스터 MQ2의 소스 전극 MS2로부터 드레인 전극 MDE의 방향으로 채널 영역을 흐르고, 또한 메인 MOS 트랜지스터 MQ1의 드레인 전극 MDE로부터 소스 전극 MS1의 방향으로 채널 영역을 흐른다. 이 경우, 메인 MOS 트랜지스터 MQ2의 기생 다이오드에도 주전류 IM1은 흐르지만, 메인 MOS 트랜지스터 MQ1의 기생 다이오드에는 역방향으로 되기 때문에 주전류 IM1은 흐르지 않는다. 메인 MOS 트랜지스터 MQ1을 통과한 주전류 IM1은, 노드 ND1에 도달한다.
한편, 센스 전류 IS1은, 센스 MOS 트랜지스터 SQA2의 소스 전극 SSA2로부터 드레인 전극 SDEA의 방향으로 채널 영역을 흐르고, 또한 센스 MOS 트랜지스터 SQA1의 드레인 전극 SDEA로부터 소스 전극 SSA1의 방향으로 채널 영역을 흐른다. 이 경우, 센스 MOS 트랜지스터 SQA2의 기생 다이오드에도 센스 전류 IS1은 흐르지만, 센스 MOS 트랜지스터 SQA1의 기생 다이오드에는 역방향으로 되기 때문에 센스 전류 IS1은 흐르지 않는다.
센스 MOS 트랜지스터 SQA1을 통과한 센스 전류 IS1은, 또한 저항 소자(17)를 통하여 노드 ND1에 도달한다. 노드 ND1에 있어서, 주전류 IM1과 센스 전류 IS1은 합류한다. 또한, 저항 소자(17)의 저항값은 기생 저항 R1의 저항값의 1/10 정도로 형성되어 있으므로, 센스 전류 IS1은 기생 저항 R1에는 거의 흐르지 않는다.
제어 IC(11)는, 센스 전류 IS1에 의해 저항 소자(17)에 발생하는 전압(도 12의 경우, 센스 MOS 트랜지스터 SQA1의 소스 전극 SSA1의 전위), 그리고 저항 소자(19)에 발생하는 전압(도 12의 경우, 센스 MOS 트랜지스터 SQB2의 소스 전극 SSB2의 전위)을 검출한다. 방전 시에는, 저항 소자(19)에는 센스 전류 IS1이 거의 흐르지 않으므로, 저항 소자(19)에 발생하는 전압이 미리 설정한 역치를 초과하는 일은 없다. 한편, 센스 전류 IS1에 의해 저항 소자(17)에 발생하는 전압은, 방전 전류 I1이 과전류로 된 경우에, 미리 설정한 역치를 초과한다. 이 경우, 제어 IC(11)는, 메인 MOS 트랜지스터 MQ1을 오프 상태로 하는 제어 신호를 게이트 단자 GT1에 출력한다. 이에 의해 센스 MOS 트랜지스터 SQA1, SQB1도 오프 상태로 되므로, 방전 전류 I1은 반도체 장치(102)에 의해 차단된다.
(2. 충전지의 충전 시의 동작)
통상 상태의 경우에는, 제어 IC(11)로부터 게이트 단자 GT1, GT2로 각각 출력된 제어 신호에 따라, 메인 MOS 트랜지스터 MQ1, MQ2는 양쪽 모두 온 상태이며, 센스 MOS 트랜지스터 SQA1, SQA2, SQB1, SQB2는 모두 온 상태이다.
충전 전류 I2는, 전원 노드(15)로부터 충전지(12)의 정극의 방향으로 흐르고, 충전지(12)의 부극으로부터 전원 노드(16)의 방향으로 흐른다. 전원 노드(16)와 충전지(12)의 부극의 사이에 접속된 반도체 장치(102)에 관해서는, 노드 ND1로부터 노드 ND2의 방향으로 충전 전류 I2가 흐른다.
보다 상세하게는, 노드 ND1로 유입된 충전 전류 I2는, 노드 ND1에서 주전류 IM2와 센스 전류 IS2로 분류된다. 저항 소자(17)가 설치되어 있기 때문에, 센스 전류 IS2는, 저항 소자(17)를 통하여 센스 MOS 트랜지스터 SQA1의 방향으로는 거의 흐르지 않고, 센스 MOS 트랜지스터 SQB1의 방향으로 흐른다. 주전류 IM2와 센스 전류 IS2의 분류비는, 메인 MOS 트랜지스터 MQ1의 소스 확산층의 형성 영역과 센스 MOS 트랜지스터 SQB1의 소스 확산층의 형성 영역의 면적비에 의해 대략 결정된다.
주전류 IM2는, 메인 MOS 트랜지스터 MQ1의 소스 전극 MS1로부터 드레인 전극 MDE의 방향으로 채널 영역을 흐르고, 또한 메인 MOS 트랜지스터 MQ2의 드레인 전극 MDE로부터 소스 전극 MS2의 방향으로 채널 영역을 흐른다. 이 경우, 메인 MOS 트랜지스터 MQ1의 기생 다이오드에도 주전류 IM2는 흐르지만, 메인 MOS 트랜지스터 MQ2의 기생 다이오드에는 역방향으로 되기 때문에 주전류 IM2는 흐르지 않는다. 메인 MOS 트랜지스터 MQ2를 통과한 주전류 IM2는, 노드 ND2에 도달한다.
한편, 센스 전류 IS2는, 센스 MOS 트랜지스터 SQB1의 소스 전극 SSB1로부터 드레인 전극 SDEB의 방향으로 채널 영역을 흐르고, 센스 MOS 트랜지스터 SQB2의 드레인 전극 SDEB로부터 소스 전극 SSB2의 방향으로 채널 영역을 흐른다. 이 경우, 센스 MOS 트랜지스터 SQB1의 기생 다이오드에도 센스 전류 IS2는 흐르지만, 센스 MOS 트랜지스터 SQB2의 기생 다이오드에는 역방향으로 되기 때문에 센스 전류 IS2는 흐르지 않는다.
센스 MOS 트랜지스터 SQB2를 통과한 센스 전류 IS2는, 또한 저항 소자(19)를 통하여 노드 ND2에 도달한다. 노드 ND2에 있어서, 센스 전류 IS2와 주전류 IM2는 합류한다. 또한, 저항 소자(19)의 저항값은 기생 저항 R4의 저항값의 1/10 정도로 형성되어 있으므로, 센스 전류 IS2는 기생 저항 R4에는 거의 흐르지 않는다.
제어 IC(11)는, 센스 전류 IS2에 의해 저항 소자(17)에 발생하는 전압(도 12의 경우, 센스 MOS 트랜지스터 SQA1의 소스 전극 SSA1의 전위), 그리고 저항 소자(19)에 발생하는 전압(도 12의 경우, 센스 MOS 트랜지스터 SQB2의 소스 전극 SSB2의 전위)을 검출한다. 충전 시에는, 저항 소자(17)에는 센스 전류 IS2가 거의 흐르지 않으므로, 저항 소자(17)에 발생하는 전압이 미리 설정한 역치를 초과하는 일은 없다. 한편, 센스 전류 IS2에 의해 저항 소자(19)에 발생하는 전압은, 충전 전류 I2가 과전류로 된 경우에, 미리 설정한 역치를 초과한다. 이때, 제어 IC(11)는, 메인 MOS 트랜지스터 MQ2를 오프 상태로 하는 제어 신호를 게이트 단자 GT2에 출력한다. 이에 의해 센스 MOS 트랜지스터 SQA2, SQB2도 오프 상태로 되므로, 충전 전류 I2는 반도체 장치(102)에 의해 차단된다.
[반도체 장치의 구체적 구조]
도 13은, 도 11의 등가 회로에 대응하는 반도체 장치의 평면도이다. 도 14는, 도 13의 XIV-XIV선을 따른 단면 구조를 모식적으로 도시한 도면이다. 도 13 및 도 14의 센스 MOS 트랜지스터 SQA1, SQA2는, 도 9 및 도 10의 센스 MOS 트랜지스터 SQ1, SQ2에 대응한다. 도 13 및 도 14의 경우에는, 또한 센스 MOS 트랜지스터 SQB1, SQB2가 설치되어 있다.
도 13을 참조하여, 기판 SUB에 수직인 방향으로부터 보아, 센스 MOS 트랜지스터 SQB1의 소스 확산층(27)의 형성 영역과, 센스 MOS 트랜지스터 SQB2의 소스 확산층(127)의 형성 영역은, X 방향으로 나란히 배치된다. 센스 MOS 트랜지스터 SQB1의 센스용 패드(23)와 센스 MOS 트랜지스터 SQB2의 센스용 패드(123)는 X 방향으로 나란히 배치된다. 센스용 패드(23)는, 센스용 패드(22)에 관하여 게이트용 패드(24)와 반대측에 배치된다. 센스용 패드(123)는, 센스용 패드(122)에 관하여 게이트용 패드(124)와 반대측에 배치된다. 센스용 패드(23)는 도 11의 소스 전극 SSB1에 대응하고, 센스용 패드(123)는 도 11의 소스 전극 SSB2에 대응한다.
도 13의 그 밖의 점은 도 9의 경우와 마찬가지이므로, 동일 또는 상당하는 부분에는 동일한 참조 부호를 붙여 설명을 반복하지 않는다. 예를 들어, 소스 확산층(26)과 소스 확산층(126)의 사이의 최단 거리 W1에 대한, 소스 확산층(26)과 소스 확산층(125)의 사이의 최단 거리 L1, 그리고 소스 확산층(25)과 소스 확산층(126)의 사이의 최단 거리 L1의 비 L1/W1을 3 이상으로 할 필요가 있다. 마찬가지로, 소스 확산층(27)과 소스 확산층(127)의 사이의 최단 거리 W2에 대한, 소스 확산층(27)과 소스 확산층(125)의 사이의 최단 거리 L2, 그리고 소스 확산층(25)과 소스 확산층(127)의 사이의 최단 거리 L2의 비 L2/W2를 3 이상으로 할 필요가 있다.
도 14의 단면도는, 센스용 패드(23) 부근의 단면 구조가 추가되어 있다는 점에서 도 10의 단면도와 상이하다. 도 14에 도시하는 바와 같이, 센스용 패드(23)는, 배리어 금속막(50)을 개재시켜 층간 절연층(31) 상에 형성된다. 센스용 패드(23)의 하방에는, N+형 소스 확산층(27) 및 P-형 베이스 확산층(36)을 관통하여 N-형 드리프트층(33)의 내부에 도달하는 복수의 트렌치 게이트(54)가 형성되어 있다. 또한, 센스용 패드(23)의 하방에는, 층간 절연층(31) 및 N+형 소스 확산층(27)을 관통하여 P-형 베이스 확산층(36)의 내부에 이르거나, 또는 층간 절연층(31)을 관통하여 P-형 베이스 확산층(36)의 내부에 이르는 콘택트(51)가 형성되어 있다. 콘택트(51)의 선단부에는, P+형 콘택트 영역(52)이 형성된다. 센스용 패드(23)는, 콘택트(51)를 통하여 N+형 소스 확산층(27) 및 P-형 베이스 확산층(36)과 접속된다.
도 14의 그 밖의 부분은 도 10의 경우와 동일하므로, 동일 또는 상당하는 부분에는 동일한 참조 부호를 붙여 설명을 반복하지 않는다.
[제3 실시 형태의 효과]
제3 실시 형태의 반도체 장치(102)에서는, 도 11 및 도 12에서 설명한 바와 같이, 노드 ND1과 노드 ND2의 사이에 메인 MOS 트랜지스터 MQ1, MQ2가 역직렬로 접속됨과 함께, 센스 MOS 트랜지스터 SQA1, SQA2가 역직렬로 접속되고, 또한 센스 MOS 트랜지스터 SQB1, SQB2가 역직렬로 접속된다. 이들 메인 MOS 트랜지스터 MQ1, MQ2 및 센스 MOS 트랜지스터 SQA1, SQA2, SQB1, SQB2는, 기판의 이면에 공통의 드레인 전극을 갖는다.
또한, 센스 MOS 트랜지스터 SQA1, SQA2에 흐르는 센스 전류를 검출하기 위해, 저항 소자(17)가 노드 ND1과 센스 MOS 트랜지스터 SQA1의 소스 전극 SSA1의 사이에 접속된다. 센스 MOS 트랜지스터 SQB1, SQB2를 흐르는 센스 전류를 검출하기 위해, 저항 소자(19)가 노드 ND2와 센스 MOS 트랜지스터 SQB2의 소스 전극 SSB2의 사이에 접속된다.
상기의 구성에 따르면, 노드 ND1로부터 노드 ND2의 방향으로 흐르는 전류(도 12의 경우 충전 전류 I2)가 과전류로 되었는지 여부는, 저항 소자(19)에 발생하는 전압이 역치를 초과하였는지 여부에 의해 검출할 수 있다. 마찬가지로 노드 ND2로부터 노드 ND1의 방향으로 흐르는 전류(도 12의 경우 방전 전류 I1)가 과전류로 되었는지 여부는, 저항 소자(17)에 발생하는 전압이 역치를 초과하였는지 여부에 의해 검출할 수 있다.
이와 같이, 저항 소자(17) 및 저항 소자(19) 중 어느 저항에 발생한 전압이 역치를 초과하였는지 여부에 따라, 과전류로 된 전류의 방향을 구별할 수 있다. 이 때문에, 저항 소자(19)에 발생한 전류가 과전류로 된 경우에는, 별도로 전류 방향에 관한 정보를 취득하지 않고, 즉시 메인 MOS 트랜지스터 MQ2 및 센스 MOS 트랜지스터 SQA2, SQB2를 오프 상태로 하는 제어 신호를 게이트 단자 GT2에 출력함으로써, 반도체 장치(102)를 흐르는 전류를 차단할 수 있다. 반대로, 저항 소자(17)에 발생한 전류가 과전류로 된 경우에는, 즉시 메인 MOS 트랜지스터 MQ1 및 센스 MOS 트랜지스터 SQA1, SQB1을 오프 상태로 하는 제어 신호를 게이트 단자 GT1에 출력함으로써, 반도체 장치(102)를 흐르는 전류를 차단할 수 있다.
그 밖의 제3 실시 형태의 효과는 제1 및 제2 실시 형태의 경우와 마찬가지이므로, 설명을 반복하지 않는다.
<제4 실시 형태>
제4 실시 형태의 반도체 장치(103)는 제1 실시 형태의 반도체 장치(100)를 변형한 것이다. 구체적으로, 반도체 장치(103)에서는, 메인 MOS 트랜지스터 MQ1, MQ2측과 센스 MOS 트랜지스터 SQ1, SQ2측에서, 금속 드레인 전극(35)이 분리됨과 함께, N+형 드레인층(34)이 분리되어 있다. 이하, 도면을 참조하여 구체적으로 설명한다.
도 15는, 제4 실시 형태의 반도체 장치의 구체적의 구조의 일례를 모식적으로 도시하는 평면도이다. 도 16은, 도 15의 XVI-XVI선을 따른 단면 구조를 모식적으로 도시한 도면이다. 도 15 및 도 16의 반도체 장치(103)의 등가 회로는, 도 1 및 도 2에서 도시한 반도체 장치(100)의 등가 회로와 동일하다. 단, 기생 저항 R1의 저항값을 제1 실시 형태의 경우보다 크게 할 수 있다.
도 15 및 도 16을 참조하여, 반도체 장치(103)는, 메인 MOS 트랜지스터 MQ1, MQ2에서 공유되어 있는 금속 드레인 전극(350)과, 센스 MOS 트랜지스터 SQ1, SQ2에서 공유되어 있는 금속 드레인 전극(351)을 구비한다. 이들 금속 드레인 전극(350, 351)은 서로 분리되어 있다. 금속 드레인 전극(350)은 도 1 및 도 2의 드레인 전극 MDE에 대응하고, 금속 드레인 전극(351)은 도 1 및 도 2의 드레인 전극 SDE에 대응한다.
또한, 도 15 및 도 16에 도시하는 바와 같이, 반도체 장치(103)는, 메인 MOS 트랜지스터 MQ1, MQ2에서 공유되어 있는 N+형 드레인층(340)과, 센스 MOS 트랜지스터 SQ1, SQ2에서 공유되어 있는 N+형 드레인층(341)을 구비한다. 이들 N+형 드레인층(340, 341)도 서로 분리되어 있어도 된다.
도 15 및 도 16에 도시하는 구성의 반도체 장치(103)를 제조하는 경우에는, N+형 드레인층(34)에 대응하는 N+형 반도체 기판 대신에, N-형 드리프트층(33)에 대응하는 N-형의 반도체 기판이 사용된다. N-형의 반도체 기판의 이면에는, 레지스트 등을 마스크로 한 이온 주입에 의해(필요에 따라 또한 열 확산에 의해) N+형 드레인층(340, 341)이 형성된다. 또한, N+형 드레인층(340, 341) 상에 금속 후막이 형성된다. 이 금속 후막이 리소그래피와 에칭을 사용하여 분리됨으로써, 금속 드레인 전극(350, 351)이 형성된다.
상기의 구조의 반도체 장치(103)의 경우에는, 도 2의 기생 저항 R1을 충분히 크게 할 수 있다. 따라서, 소스 확산층(26)과 소스 확산층(126)의 사이의 최단 거리 W에 비하여, 소스 확산층(26)과 소스 확산층(125)의 사이의 최단 거리 L 및 소스 확산층(25)과 소스 확산층(126)의 사이의 최단 거리 L이 동일 정도라도, 센스 MOSFET와 메인 MOSFET의 사이의 기생 저항을 통한 센스 전류가 거의 흐르지 않도록 할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능하다는 것은 말할 필요도 없다.
1, 2: 충전지 팩
12: 충전지
17, 18, 19: 저항 소자
21, 121: 소스용 패드
22, 23, 122, 123: 센스용 패드
24, 124: 게이트용 패드
25, 26, 27, 125, 126, 127: 소스 확산층
31: 층간 절연층
33: N-형 드리프트층
34, 340, 341: N+형 드레인층
35, 350, 351: 금속 드레인 전극
36: P-형 베이스 확산층
38: 주면
39: 이면
48, 53, 54: 트렌치 게이트
100, 101, 102, 103: 반도체 장치
111, 112: 과전류 보호 장치
GT1, GT2: 게이트 단자
11, 11B: 제어 IC
MD1, MD2, SD1, SD2: 기생 다이오드
MDE, SDE, SDEA, SDEB: 드레인 전극
MGE1, MGE2: 게이트 전극
SGE1, SGE2, SGEA1, SGEA2, SGEB1, SGEB2: 게이트 전극
MQ1, MQ2: 메인 MOS 트랜지스터
MS1, MS2: 소스 전극
SS1, SS2, SSA1, SSA2, SSB1, SSB2: 소스 전극
R1, R4: 기생 저항
SQ1, SQ2, SQA1, SQA2, SQB1, SQB2: 센스 MOS 트랜지스터
SUB: 반도체 기판.

Claims (13)

  1. 기판과,
    상기 기판의 주면측에 형성된 제1 소스 전극 및 상기 기판의 이면측에 형성된 제1 드레인 전극을 포함하는 제1 메인 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)와,
    상기 기판의 상기 주면측에 형성된 제2 소스 전극을 갖고, 상기 제1 드레인 전극을 상기 제1 메인 MOSFET와 공유하는 제2 메인 MOSFET와,
    상기 기판의 상기 주면측에 형성된 제1 센스 전극 및 상기 기판의 이면측에 형성된 제2 드레인 전극을 포함하고, 상기 제1 메인 MOSFET에 흐르는 주전류를 검출하기 위한 제1 센스 MOSFET와,
    상기 기판의 상기 주면측에 형성된 제2 센스 전극을 갖고, 상기 제2 드레인 전극을 상기 제1 센스 MOSFET와 공유하고, 상기 제2 메인 MOSFET에 흐르는 주전류를 검출하기 위한 제2 센스 MOSFET와,
    상기 제1 메인 MOSFET의 게이트 전극 및 상기 제1 센스 MOSFET의 게이트 전극과 전기적으로 접속되고, 상기 기판의 상기 주면측에 형성된 제1 게이트 패드와,
    상기 제2 메인 MOSFET의 게이트 전극 및 상기 제2 센스 MOSFET의 게이트 전극과 전기적으로 접속되고, 상기 기판의 상기 주면측에 형성된 제2 게이트 패드
    를 구비하는, 반도체 장치.
  2. 제1항에 있어서, 상기 제1 드레인 전극과 상기 제2 드레인 전극은 공통의 금속층에 의해 구성되고,
    상기 제1 센스 MOSFET의 소스 확산층과 상기 제2 메인 MOSFET의 소스 확산층의 사이의 최단 거리 및 상기 제2 센스 MOSFET의 소스 확산층과 상기 제1 메인 MOSFET의 소스 확산층의 사이의 최단 거리의 각각은, 상기 제1 센스 MOSFET의 소스 확산층과 상기 제2 센스 MOSFET의 소스 확산층의 사이의 최단 거리의 3배 이상인, 반도체 장치.
  3. 제1항에 있어서, 상기 제1 드레인 전극과 상기 제2 드레인 전극은 서로 분리되어 있는, 반도체 장치.
  4. 제3항에 있어서, 상기 제1 메인 MOSFET 및 상기 제2 메인 MOSFET는, 상기 제1 드레인 전극에 인접하는 불순물 반도체층인 제1 드레인층을 공유하고,
    상기 제2 센스 MOSFET 및 상기 제2 센스 MOSFET는, 상기 제2 드레인 전극에 인접하고 상기 제1 드레인층과는 분리된 불순물 반도체층인 제2 드레인층을 공유하는, 반도체 장치.
  5. 제1항에 있어서, 상기 제1 소스 전극 및 상기 제2 소스 전극은, 상기 기판을 평면에서 보아 제1 방향을 따라 나란히 배치되고,
    상기 제1 게이트 패드, 상기 제1 센스 전극, 상기 제2 센스 전극, 상기 제2 게이트 패드는, 상기 기판을 평면에서 보아 상기 제1 방향을 따라 이 순서대로 나란히 배치되는, 반도체 장치.
  6. 제1항에 있어서, 상기 제1 소스 전극 및 상기 제2 소스 전극은, 상기 기판을 평면에서 보아 제1 방향을 따라 나란히 배치되고,
    상기 제1 센스 전극 및 상기 제2 센스 전극은, 상기 기판을 평면에서 보아 상기 제1 방향을 따라 나란히 배치되고,
    상기 제1 게이트 패드는, 상기 기판을 평면에서 보아 상기 제1 소스 전극과 상기 제1 센스 전극의 사이에 배치되고,
    상기 제2 게이트 패드는, 상기 기판을 평면에서 보아 상기 제2 소스 전극과 상기 제2 센스 전극의 사이에 배치되는, 반도체 장치.
  7. 제1항에 있어서, 상기 반도체 장치는,
    상기 기판의 상기 주면측에 형성된 제3 센스 전극을 갖고, 상기 제1 및 제2 센스 MOSFET와 상기 제2 드레인 전극을 공유하고, 상기 제1 메인 MOSFET에 흐르는 주전류를 검출하기 위한 제3 센스 MOSFET와,
    상기 기판의 상기 주면측에 형성된 제4 센스 전극을 갖고, 상기 제1 및 제2 센스 MOSFET와 상기 제2 드레인 전극을 공유하고, 상기 제2 메인 MOSFET에 흐르는 주전류를 검출하기 위한 제4 센스 MOSFET를 더 구비하고,
    상기 제1 게이트 패드는, 또한 상기 제3 센스 MOSFET의 게이트 전극과 전기적으로 접속되고,
    상기 제2 게이트 패드는, 또한 상기 제4 센스 MOSFET의 게이트 전극과 전기적으로 접속되는, 반도체 장치.
  8. 제7항에 있어서, 상기 제1 드레인 전극과 상기 제2 드레인 전극은 공통의 금속층에 의해 구성되고,
    상기 제1 센스 MOSFET의 소스 확산층과 상기 제2 메인 MOSFET의 소스 확산층의 사이의 최단 거리 및 상기 제2 센스 MOSFET의 소스 확산층과 상기 제1 메인 MOSFET의 소스 확산층의 사이의 최단 거리의 각각은, 상기 제1 센스 MOSFET의 소스 확산층과 상기 제2 센스 MOSFET의 소스 확산층의 사이의 최단 거리의 3배 이상이고,
    상기 제3 센스 MOSFET의 소스 확산층과 상기 제2 메인 MOSFET의 소스 확산층의 사이의 최단 거리 및 상기 제4 센스 MOSFET의 소스 확산층과 상기 제1 메인 MOSFET의 소스 확산층의 사이의 최단 거리의 각각은, 상기 제3 센스 MOSFET의 소스 확산층과 상기 제4 센스 MOSFET의 소스 확산층의 사이의 최단 거리의 3배 이상인, 반도체 장치.
  9. 제1항에 있어서, 상기 제1 드레인 전극의 두께는 3㎛ 이상인, 반도체 장치.
  10. 과전류 검출 장치로서,
    제1 노드와,
    제2 노드와,
    반도체 장치를 구비하고,
    상기 반도체 장치는,
    기판과,
    상기 기판의 주면측에 형성된 제1 소스 전극 및 상기 기판의 이면측에 형성된 제1 드레인 전극을 포함하는 제1 메인 MOSFET와,
    상기 기판의 상기 주면측에 형성된 제2 소스 전극을 갖고, 상기 제1 드레인 전극을 상기 제1 메인 MOSFET와 공유하는 제2 메인 MOSFET와,
    상기 기판의 상기 주면측에 형성된 제1 센스 전극 및 상기 기판의 이면측에 형성된 제2 드레인 전극을 포함하고, 상기 제1 메인 MOSFET에 흐르는 주전류를 검출하기 위한 제1 센스 MOSFET와,
    상기 기판의 상기 주면측에 형성된 제2 센스 전극을 갖고, 상기 제2 드레인 전극을 상기 제1 센스 MOSFET와 공유하고, 상기 제2 메인 MOSFET에 흐르는 주전류를 검출하기 위한 제2 센스 MOSFET와,
    상기 제1 메인 MOSFET의 게이트 전극 및 상기 제1 센스 MOSFET의 게이트 전극과 전기적으로 접속되고, 상기 기판의 상기 주면측에 형성된 제1 게이트 패드와,
    상기 제2 메인 MOSFET의 게이트 전극 및 상기 제2 센스 MOSFET의 게이트 전극과 전기적으로 접속되고, 상기 기판의 상기 주면측에 형성된 제2 게이트 패드
    를 포함하고,
    상기 제1 소스 전극은, 상기 제1 노드에 접속되고,
    상기 제2 소스 전극은, 상기 제2 노드에 접속되고,
    상기 제2 센스 전극은, 상기 제2 소스 전극에 접속되고,
    상기 과전류 검출 장치는, 또한
    상기 제1 소스 전극과 상기 제1 센스 전극의 사이에 접속된 제1 션트 저항과,
    상기 제1 게이트 패드에 제1 제어 신호를 출력하고, 상기 제2 게이트 패드에 제2 제어 신호를 출력하는 제어 회로를 구비하는, 과전류 보호 장치.
  11. 제10항에 있어서, 상기 제어 회로는,
    상기 제1 노드로부터 상기 제2 노드의 방향으로 전류가 흐르고 있는 경우이며, 또한 상기 제1 션트 저항에 발생하는 전압이 역치를 초과한 경우에, 상기 제2 메인 MOSFET를 오프하는 상기 제2 제어 신호를 출력하고,
    상기 제2 노드로부터 상기 제1 노드의 방향으로 전류가 흐르고 있는 경우이며, 또한 상기 제1 션트 저항에 발생하는 전압이 상기 역치를 초과한 경우에, 상기 제1 메인 MOSFET를 오프하는 상기 제1 제어 신호를 출력하도록 구성되는, 과전류 보호 장치.
  12. 제10항에 있어서, 상기 반도체 장치는,
    상기 기판의 상기 주면측에 형성된 제3 센스 전극을 갖고, 상기 제1 및 제2 센스 MOSFET와 상기 제2 드레인 전극을 공유하고, 상기 제1 메인 MOSFET에 흐르는 주전류를 검출하기 위한 제3 센스 MOSFET와,
    상기 기판의 상기 주면측에 형성된 제4 센스 전극을 갖고, 상기 제1 및 제2 센스 MOSFET와 상기 제2 드레인 전극을 공유하고, 상기 제2 메인 MOSFET에 흐르는 주전류를 검출하기 위한 제4 센스 MOSFET를 더 포함하고,
    상기 제1 게이트 패드는, 또한 상기 제3 센스 MOSFET의 게이트 전극과 전기적으로 접속되고,
    상기 제2 게이트 패드는, 또한 상기 제4 센스 MOSFET의 게이트 전극과 전기적으로 접속되고,
    상기 제3 센스 전극은, 상기 제1 소스 전극에 접속되고,
    상기 과전류 검출 장치는, 또한 상기 제2 소스 전극과 상기 제4 센스 전극의 사이에 접속된 제2 션트 저항을 구비하는, 과전류 보호 장치.
  13. 제12항에 있어서, 상기 제어 회로는,
    상기 제1 션트 저항에 발생하는 전압이 역치를 초과한 경우에, 상기 제1 메인 MOSFET를 오프하는 상기 제1 제어 신호를 출력하고,
    상기 제2 션트 저항에 발생하는 전압이 역치를 초과한 경우에, 상기 제2 메인 MOSFET를 오프하는 상기 제2 제어 신호를 출력하도록 구성되는, 과전류 보호 장치.
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