JP4930904B2 - 電気回路のスイッチング装置 - Google Patents

電気回路のスイッチング装置 Download PDF

Info

Publication number
JP4930904B2
JP4930904B2 JP2007232635A JP2007232635A JP4930904B2 JP 4930904 B2 JP4930904 B2 JP 4930904B2 JP 2007232635 A JP2007232635 A JP 2007232635A JP 2007232635 A JP2007232635 A JP 2007232635A JP 4930904 B2 JP4930904 B2 JP 4930904B2
Authority
JP
Japan
Prior art keywords
main
effect transistor
field effect
insulated gate
gate field
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007232635A
Other languages
English (en)
Other versions
JP2009065026A (ja
JP2009065026A5 (ja
Inventor
良治 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanken Electric Co Ltd
Original Assignee
Sanken Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanken Electric Co Ltd filed Critical Sanken Electric Co Ltd
Priority to JP2007232635A priority Critical patent/JP4930904B2/ja
Priority to PCT/JP2008/065838 priority patent/WO2009031567A1/ja
Priority to CN2008801057758A priority patent/CN101809742B/zh
Priority to EP08829470A priority patent/EP2187441A4/en
Publication of JP2009065026A publication Critical patent/JP2009065026A/ja
Priority to US12/717,615 priority patent/US7872315B2/en
Publication of JP2009065026A5 publication Critical patent/JP2009065026A5/ja
Application granted granted Critical
Publication of JP4930904B2 publication Critical patent/JP4930904B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/141—VDMOS having built-in components
    • H10D84/146—VDMOS having built-in components the built-in components being Schottky barrier diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/152—Source regions of DMOS transistors
    • H10D62/153—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/50—Physical imperfections
    • H10D62/53—Physical imperfections the imperfections being within the semiconductor body 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/834—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge further characterised by the dopants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/016—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/926—Multiple bond pads having different sizes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electronic Switches (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、絶縁ゲート型電界効果トランジスタ（以下、MOSFET又はFETと呼ぶ）とこれを保護するための保護スイッチ手段とを含む電気回路のスイッチング装置に関する。
典型的なMOSFETは、ドレイン領域、ボデイ領域（ベース領域）、ソース領域、ドレイン領域に接続されたドレイン電極、ソース領域及びボデイ領域に接続されたソース電極、ドレイン領域とソース領域との間に露出するボデイ領域の表面を覆うゲート絶縁膜、及びゲート絶縁膜の上に配置されたゲート電極を有する。ソース電極はソース領域にオーミック接触していると共にボデイ領域にもオーミック接触している。従って、ドレイン電極とソース電極との間にボデイ領域のチャネルを通る電流通路の他にドレイン領域とボデイ領域との間のPN接合に基づく寄生ダイオード（ボデイダイオード又は内蔵ダイオード）を通る電流通路が生じる。MOSFETがNチャネル型である場合には、ドレイン電極の電位がソース電極の電位よりも高い時に上記寄生ダイオードは逆バイアス状態となり、ここを通る電流通路が形成されない。しかし、MOSFETが使用されている電気回路の動作に基づいて、又は電源（例えば電池）と電気回路との間の誤接続によりドレイン電極の電位がソース電極の電位よりも低くなることがある。この場合には寄生ダイオードが順バイアス状態となり、ここを電流が流れる。寄生ダイオードを介して電流が流れている時には、ゲート・ソース間の制御電圧でドレイン・ソース間の電流を制御できない。また、寄生ダイオードを介して大きい電流がドレイン・ソース間に流れると、MOSFET又は電気回路が破壊するおそれがある。
MOSFETの寄生ダイオードを通る電流を阻止するために、寄生ダイオードの極性（方向）と反対の極性（方向）を有する外部ダイオード（逆流阻止ダイオード）をMOSFETに直列に接続することが知られている。しかし、もし、外部ダイオードをMOSFETと同一の半導体基板に形成すると、半導体基板の寸法が必然的に大きくなり、且つ半導体装置のコストが高くなる。また、外部ダイオードをMOSFETと別の半導体基板に形成すると、MOSFETと外部ダイオードとを組み合せた電気回路が大型且つコスト高になる。また、外部ダイオードにMOSFETと同一の電流が流れるので、外部ダイオードにおいて比較的大きい電力損失が生じる。また、外部ダイオードをMOSFETに直列に接続した場合には、ドレイン電極の電位がソース電極の電位よりも低い時、即ち逆方向電圧がMOSFETに印加されている時にMOSFETの電流をゲート電圧で制御することが不可能になる。
外部ダイオードによって生じる問題を解決することを目的としてソース電極をボデイ領域にショットキー接触させたプレーナー構造のMOSFETが特開平７−１５００９号公報（特許文献１）に開示されている。また、本件出願人に係わる特願２００６−３２６８１１にトレンチ構造のMOSFETにおいてソース電極をボデイ領域にショットキー接触させることが記載されている。これ等のようにソース電極をボデイ領域にショットキー接触させると、ソース電極とボデイ領域とによってショットキーダイオードが形成され、このショットキーダイオードが逆方向電流を阻止する。
上記のショットキーダイオードを内蔵するMOSFETの等価回路は、図２の主MOSFET１４又は副MOSFET１５と同様に示すことができる。そこで、図２の主MOSFET１４を例にしてショットキーダイオードを内蔵するMOSFETを説明する。この主MOSFＥT１４は、FETスイッチQ1と、第１及び第２のPN接合ダイオードDａ、Dｂと、ショットキーバリアダイオードDｃとを有する。第１のダイオードDａはN型のドレイン領域とP型のボデイ領域との間のPN接合に基づく寄生ダイオード（ボデイダイオード）であり、第２のPN接合ダイオードDｂはP型のボデイ領域とN型のソース領域との間のPN接合にも基づく寄生（内蔵）ダイオードである。ショットキーバリアダイオードDｃはソース電極Ｓ１とP型のボデイ領域との間のショットキー接合に基づくダイオードである。第１のPN接合ダイオードDａはドレイン電極Ｄ１の電位がソース電極Ｓ１の電位よりも高い時に逆バイアスされる極性を有し、FETスイッチQ1に対して逆並列に接続されている。第２のPN接合ダイオードDｂは第１のPN接合ダイオードDａと反対の極性を有して第１のPN接合ダイオードDａに直列に接続されている。ショットキーバリアダイオードDｃを有さない従来の典型的なMOSFETにおいては、ショットキーバリアダイオードDｃの部分が短絡されているので、第２のPN接合ダイオードDｂは何らの機能も有さず、等価回路に示されない。ショットキーバリアダイオードDｃは第１のPN接合ダイオードDａと逆の極性を有し、第１のPN接合ダイオードDａに直列に接続され、第２のPN接合ダイオードDｂに並列に接続されている。
ところで、もし、第２のPN接合ダイオードDｂ及びショットキーバリアダイオードDｃが十分の耐圧を有すれば、ソース電極Ｓ１の電位がドレイン電極Ｄ１の電位よりも高い時即ち逆方向電圧印加時に、逆方向電流が第２のPN接合ダイオードDｂ及びショットキーバリアダイオードDｃで阻止される。しかし、ソース電極Ｓ１が正、ドレイン電極D１が負の逆方向電圧がソース電極Ｓ１とドレイン電極Ｄ１との間に印加されると、ソース電極Ｓ１とゲート電極Ｇ１との間の寄生容量によってゲート電極Ｇ１の電位が正になり、ゲート電極Ｇ１の電位がボデイ領域の電位よりも高くなり、ボデイ領域とソース領域との間のＰＮ接合に基づいて形成される空乏層のゲート電極Ｇ１に近い部分（ＰＮ接合の露出部分）の厚みが小さくなり、第２のPN接合ダイオードDｂの耐圧が低くなる。もし、ソース電極Ｓ１とドレイン電極Ｄ１との間の電圧が高い場合には、第２のPN接合ダイオードDｂの耐圧が極めて低くなり、第２のPN接合ダイオードDｂが実質的に機能しなくなり、第２のPN接合ダイオードDｂを通って逆方向電流が流れ、ショットキーバリアダイオードDｃを設けることによる利益が得られなくなる。
本発明が解決しようとする課題は、ショットキーダイオードを内蔵する絶縁ゲート電界効果トランジスタの保護が要求されていることであり、本発明の目的はこの要求に応えることができる絶縁ゲート電界効果トランジスタを含むスイッチング装置を提供することである。
上記課題を解決するための本発明は、
電圧が印加される第１及び第２の主端子と、
制御信号が供給される主制御端子と、
第１導電型のドレイン領域と、前記ドレイン領域上に配置され且つ露出面を有している第２導電型のボデイ領域と、前記ボデイ領域の中に形成され且つ露出面を有している第１導電型のソース領域と、前記ドレイン領域にオーミック接触し且つ前記第１の主端子に接続されているドレイン電極と、前記ソース領域にオーミック接触し且つ前記ボデイ領域にショットキー接触し且つ前記第２の主端子に接続されているソース電極と、前記ソース領域と前記ドレイン領域との間における前記ボデイ領域の露出面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ボデイ領域の露出面に対向し且つ前記主制御端子に接続されているゲート電極とを備えている主絶縁ゲート型電界効果トランジスタと、
前記主絶縁ゲート型電界効果トランジスタの前記ショットキー接触が逆バイアスされる向きの電圧が前記ドレイン電極と前記ソース電極との間に印加された時にオン状態になって前記主絶縁ゲート型電界効果トランジスタを保護するためのものであって、前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極に接続された第１の主端子と前記主絶縁ゲート型電界効果トランジスタの前記ゲート電極に接続された第２の主端子と前記主絶縁ゲート型電界効果トランジスタの前記ソース電極に接続された制御端子とを有している保護スイッチ手段と
を備えていることを特徴とする電気回路のスイッチング装置に係わるものである。
なお、請求項２に示すように、更に、前記主制御端子と前記主絶縁ゲート型電界効果トランジスタのゲート電極との間に接続された抵抗を備えていることが望ましい。
また、請求項３に示すように、前記保護スイッチ手段は、前記主絶縁ゲート型電界効果トランジスタと同一の半導体基板に形成された半導体スイッチであることが望ましい。
また、請求項４に示すように、前記保護スイッチ手段は、前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極と前記ゲート電極との間を選択的に短絡するための副絶縁ゲート型電界効果トランジスタであって、第１導電型のドレイン領域と、該副絶縁ゲート型電界効果トランジスタの前記ドレイン領域上に配置され且つ且つ露出面を有している第２導電型のボデイ領域と、該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域の中に形成され且つ露出面を有している第１導電型のソース領域と、該副絶縁ゲート型電界効果トランジスタの前記ドレイン領域にオーミック接触し且つ前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極に接続されているドレイン電極と、該副絶縁ゲート型電界効果トランジスタの前記ソース領域にオーミック接触し且つ該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域にショットキー接触し且つ前記主絶縁ゲート型電界効果トランジスタの前記ゲート電極に接続されているソース電極と、該副絶縁ゲート型電界効果トランジスタの前記ソース領域と該副絶縁ゲート型電界効果トランジスタの前記ドレイン領域との間における前記ボデイ領域の露出面に形成されたゲート絶縁膜と、該副絶縁ゲート型電界効果トランジスタの前記ゲート絶縁膜を介して該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域の露出面に対向し且つ前記主絶縁ゲート型電界効果トランジスタの前記ソース電極に接続されているゲート電極とを備えていることが望ましい。
また、請求項５に示すように、前記副絶縁ゲート型電界効果トランジスタは、前記主絶縁ゲート型電界効果トランジスタよりも小さい電流容量を有していることが望ましい。
また、請求項６に示すように、前記主絶縁ゲート型電界効果トランジスタ及び前記副絶縁ゲート型電界効果トランジスタのそれぞれの前記ドレイン領域は、第１導電型の第１のドレイン領域と、前記第１のドレイン領域上に配置され且つ前記第１のドレイン領域よりも低い第１導電型不純物濃度を有している第２のドレイン領域とから成り、前記主絶縁ゲート型電界効果トランジスタ及び前記副絶縁ゲート型電界効果トランジスタのそれぞれの前記ボデイ領域は、前記第２のドレイン領域上に配置され且つ第２導電型を有している第１のボデイ領域と、前記第１のボデイ領域上に配置され且つ前記第１のボデイ領よりも低い第２導電型不純物濃度を有し且つ露出面を有している第２のボデイ領域とから成り、前記主絶縁ゲート型電界効果トランジスタ及び前記副絶縁ゲート型電界効果トランジスタのそれぞれの前記ソース領域は、前記第２のボデイ領域の中に形成され且つ露出面を有し且つ第１導電型を有している第１のソース領域と、前記第１のソース領域の中に形成され且つ前記第１のソース領域よりも高い第１導電型不純物濃度を有している第２のソース領域とから成ることが望ましい。
また、請求項７に示すように、スイッチング装置を、
電圧が印加される第１及び第２の主端子と、
制御信号が供給される主制御端子と、
第１の主面と該第１の主面に対して平行に延びている第２の主面とを有し且つ前記第１の主面から前記第２の主面に向って延びているトレンチを有している半導体基体と、前記半導体基体内に配置され且つ前記半導体基体の前記第２の主面に露出する面を有し且つ第１導電型を有しているドレイン領域と、前記半導体基体内において前記ドレイン領域上に配置され且つ前記トレンチに露出する面と前記半導体基体の前記第１の主面に露出する面とを有し且つ第２導電型を有しているボデイ領域と、前記半導体基体内において前記ボデイ領域に隣接配置され且つ前記トレンチに露出する面と前記半導体基体の前記一方の主面に露出する面とを有し且つ第１導電型を有しているソース領域と、前記半導体基体の前記第２の主面において前記ドレイン領域にオーミック接触し且つ前記第１の主端子に接続されているドレイン電極と、前記半導体基体の前記第１の主面において前記ソース領域にオーミック接触し且つ前記ボデイ領域にショットキー接触し且つ前記第２の主端子に接続されているソース電極と、前記トレンチの壁面に形成され且つ少なくとも前記ボデイ領域の前記トレンチにおける露出面を覆っているゲート絶縁膜と、前記トレンチ内に配置され且つ前記ゲート絶縁膜を介して前記ボデイ領域の前記トレンチにおける露出面に対向し且つ前記主制御端子に接続されているゲート電極とを備えている主絶縁ゲート型電界効果トランジスタと、
前記主絶縁ゲート型電界効果トランジスタの前記ショットキー接触が逆バイアスされる向きの電圧が前記ドレイン電極と前記ソース電極との間に印加された時にオン状態になって前記主絶縁ゲート型電界効果トランジスタを保護するためのものであって、前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極に接続された第１の主端子と前記主絶縁ゲート型電界効果トランジスタの前記ゲート電極に接続された第２の主端子と前記主絶縁ゲート型電界効果トランジスタの前記ソース電極に接続された制御端子とを有している保護スイッチ手段と
で構成することができる。
また、請求項８、９に示すように、請求項７に示すスイッチング装置を、請求項２，３と同様に構成することが望ましい。
また、請求項１０に示すように、請求項７のスイッチング装置において、前記保護スイッチ手段は前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極と前記ゲート電極との間を選択的に短絡するための副絶縁ゲート型電界効果トランジスタであって、第１の主面と該第１の主面に対して平行に延びている第２の主面とを有し且つ前記第１の主面から前記第２の主面に向って延びているトレンチを有している半導体基体と、該副絶縁ゲート型電界効果トランジスタの前記半導体基体内に配置され且つ前記半導体基体の前記第２の主面に露出する面を有し且つ第１導電型を有しているドレイン領域と、該副絶縁ゲート型電界効果トランジスタの前記半導体基体内において該副絶縁ゲート型電界効果トランジスタの前記ドレイン領域上に配置され且つ該副絶縁ゲート型電界効果トランジスタの前記トレンチに露出する面と該副絶縁ゲート型電界効果トランジスタの前記半導体基体の前記第１の主面に露出する面とを有し且つ第２導電型を有しているボデイ領域と、該副絶縁ゲート型電界効果トランジスタの前記半導体基体内において該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域に隣接配置され且つ該副絶縁ゲート型電界効果トランジスタの前記トレンチに露出する面と該副絶縁ゲート型電界効果トランジスタの前記半導体基体の前記一方の主面に露出する面とを有し且つ第１導電型を有しているソース領域と、該副絶縁ゲート型電界効果トランジスタの前記半導体基体の前記第２の主面において該副絶縁ゲート型電界効果トランジスタの前記ドレイン領域にオーミック接触し且つ前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極に接続されているドレイン電極と、該副絶縁ゲート型電界効果トランジスタの前記半導体基体の前記第１の主面において該副絶縁ゲート型電界効果トランジスタの前記ソース領域にオーミック接触し且つ該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域にショットキー接触し且つ前記主絶縁ゲート型電界効果トランジスタのゲート電極に接続されているソース電極と、該副絶縁ゲート型電界効果トランジスタの前記トレンチの壁面に形成され且つ少なくとも該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域の前記トレンチにおける露出面を覆っているゲート絶縁膜と、該副絶縁ゲート型電界効果トランジスタの前記トレンチ内に配置され且つ該副絶縁ゲート型電界効果トランジスタの前記ゲート絶縁膜を介して該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域の前記トレンチにおける露出面に対向し且つ前記主絶縁ゲート型電界効果トランジスタの前記ソース電極に接続されているゲート電極とを備えていることが望ましい。
また、請求項１１に示すように、前記副絶縁ゲート型電界効果トランジスタは前記主絶縁ゲート型電界効果トランジスタよりも小さい電流容量を有していることが望ましい。
また、請求項１２に示すように、請求項１０のスイッチング装置において、前記主絶縁ゲート型電界効果トランジスタ及び前記副絶縁ゲート型電界効果トランジスタのそれぞれの前記ドレイン領域は、第１導電型の第１のドレイン領域と、前記第１のドレイン領域上に配置され且つ前記第１のドレイン領域よりも低い第１導電型不純物濃度を有している第２のドレイン領域とから成り、前記主絶縁ゲート型電界効果トランジスタ及び前記副絶縁ゲート型電界効果トランジスタのそれぞれの前記ボデイ領域は、前記第２のドレイン領域上に配置され且つ第２導電型を有している第１のボデイ領域と、前記第１のボデイ領域上に配置され且つ前記第１のボデイ領よりも低い第２導電型不純物濃度を有し且つ露出面を有している第２のボデイ領域とから成り、前記主絶縁ゲート型電界効果トランジスタ及び前記副絶縁ゲート型電界効果トランジスタの各ソース領域は、各半導体基体内において各第２のボデイ領域内に形成され且つ各トレンチに露出する面と各半導体基体の前記一方の主面に露出する面とを有し且つ第１導電型を有している第１のソース領域と、各第１のソース領域内に形成され且つ各トレンチに露出する面と各半導体基体の前記一方の主面に露出する面とを有し且つ各第１のソース領域よりも高い第１導電型不純物濃度を有している第２のソース領域とから成ることが望ましい。
また、請求項１３に示すように、前記ボデイ領域は、前記トレンチから離れている第１の部分と前記トレンチに隣接している第２の部分とを有し、前記第２の部分の第２導電型不純物濃度は前記第１の部分の第２導電型不純物濃度よりも高いことが望ましい。
また、請求項１４に示すように、前記ボデイ領域は、電子線の照射によって少数キャリアのライフタイムが短縮された領域であることが望ましい。
本発明のスイッチング装置は次の効果を有する。
（１）本発明のスイッチング装置の主絶縁ゲート電界効果トランジスタ（主ＭＯＳFET）にショットキーバリアダイオードが内蔵されている。このため、ボデイ領域とソース領域との間に等価的にPN接合ダイオードが生じている。もし、本発明に従う保護スイッチ手段を設けない場合には、ショットキーバリアダイオード及びPN接合ダイオードを逆バイアスする向きの電圧がソース電極とドレイン電極との間に印加された時に、既に説明したようにPN接合ダイオードの耐圧が低下し、PN接合ダイオードが逆流阻止機能を失うことがある。これに対し、本発明に従って保護スイッチ手段を設けた場合には、ドレイン電極とソース電極との間に逆方向電圧が印加された時に、保護スイッチ手段がオン状態になり、主絶縁ゲート電界効果トランジスタのドレイン電極とゲート電極との間が短絡され、主絶縁ゲート電界効果トランジスタ及びこれに接続された電気回路が保護される。即ち、保護スイッチ手段がオン状態になると、主絶縁ゲート電界効果トランジスタのゲート電極の電位がドレイン電極の電位に近づくために、ゲート電極の電位によるPN接合ダイオードの耐圧低下が実質的に生じなくなる。これにより主絶縁ゲート電界効果トランジスタ又は電気回路を逆方向電流から保護することができる。
（２）本発明のスイッチング装置は、第１及び第２の主端子と主制御端子とを有し、これ等によって外部に接続されるので、１個の３端子素子と同様に使用することができる。これにより、使い勝手の良いスイッチング装置を提供することができる。
請求項４，１０の発明においては、主絶縁ゲート電界効果トランジスタと保護スイッチ手段としての副絶縁ゲート電界効果トランジスタとが実質的に同一な構成を有するので、保護スイッチ手段としての副絶縁ゲート電界効果トランジスタの製造が容易になり、スイッチング装置のコストの低減を図ることができる。
請求項６、１２の発明によれば、ドレイン領域は、第１導電型の第１のドレイン領域と該第１のドレイン領域よりも低い第１導電型不純物濃度を有している第２のドレイン領域とから成り、前記ボデイ領域は、第１のボデイ領域と該第１のボデイ領よりも低い第２導電型不純物濃度を有している第２のボデイ領域とから成るので、主絶縁ゲート電界効果トランジスタの電気的特性を向上させることができる。
請求項７の発明によれば、主絶縁ゲート電界効果トランジスタがトレンチ構造を有するので、主絶縁ゲート電界効果トランジスタの小型化及び低オン抵抗化を図ることができる。
次に、図１〜図１０を参照して本発明の実施形態を説明する。
本発明の実施例１に従う複合半導体装置１０は、図１に概略的に示すように、電圧が印加される第１及び第２の主端子１１，１２と、制御信号が供給される主制御端子１３と、主絶縁ゲート型電界効果トランジスタ即ち主ＭＯＳＦＥＴ１４と、補助スイッチ手段としての副絶縁ゲート型電界効果トランジスタ即ち副ＭＯＳＦＥＴ１５と、ゲート抵抗１６とを有する。主ＭＯＳＦＥＴ１４及び副ＭＯＳＦＥＴ１５は後述から明らかになるように逆流阻止用のショットキーダイオードを内蔵している。主ＭＯＳＦＥＴ１４と副ＭＯＳＦＥＴ１５とゲート抵抗１６とは共通のシリコン半導体基体（基板）２０を使用したモノリシック集積回路に構成されている。主ＭＯＳＦＥＴ１４と副ＭＯＳＦＥＴ１５との電気的分離領域が半導体基体２０の一方の表面におけるライン１８によって説明的に示され、主ＭＯＳＦＥＴ１４とゲート抵抗１６との電気的分離領域がライン１９によって説明的に示されている。なお、図１において、半導体基体２０内の各素子を構成する半導体領域、及び半導体基体２０の一方の表面上の絶縁膜の図示は省略されている。主ＭＯＳＦＥＴ１４と副ＭＯＳＦＥＴ１５は半導体基体２０の他方の主面（下面）にドレイン電極（図示せず）をそれぞれ有し、これ等は金属製の導電性支持板２０´に電気的及び機械的に結合されている。第１の主端子１１は導電性支持板２０´から導出され、導電性支持板２０´と一体に形成されている。半導体基体２０の一方の主面（上面）に主ＭＯＳＦＥＴ１４のソース電極Ｓ１とゲート電極Ｇ１が示され、また、副ＭＯＳＦＥＴ１５のソース電極Ｓ２とゲート電極Ｇ２が示されている。主ＭＯＳＦＥＴ１４のソース電極Ｓ１は導体２１によって第２の主端子１２に接続されていると共に導体２２によって副ＭＯＳＦＥＴ１５のゲート電極Ｇ２に接続されている。主ＭＯＳＦＥＴ１４のゲート電極Ｇ１は導体２３によってゲート抵抗１６の一端に接続されていると共に導体２４によって副ＭＯＳＦＥＴ１５のソース電極Ｓ２に接続されている。ゲート抵抗１６の他端は導体２５によって主制御端子１３に接続されている。この複合半導体装置１０は、主ＭＯＳＦＥＴ１４と副ＭＯＳＦＥＴ２５とゲート抵抗１６とを有するが、これ等は一体化されているので、３端子素子として使用できる。
図２に図１の複合半導体装置１０の等価回路が示されている。図２の等価回路において図１と同一機能を有する部分に同一の参照符号が付されている。主ＭＯＳＦＥＴ１４は、等価的に、ｎチャネル型のFETスイッチQ１と、第1及び第2のPN接合ダイオード（寄生ダイオード）Dａ、Dｂと、ショットキ−バリアダイオードDｃとを含んでいる。ボデイダイオードと呼ぶこともできる第1のPN接合ダイオードDａのカソードはドレイン電極D１に接続され、このアノードは第2のPN接合ダイオードDｂ及びショットキーバリアダイオードDｃの各アノードに接続されている。第2のPN接合ダイオードDｂ及びショットキーバリアダイオードDｃの各カソードはソース電極S１に接続されている。従って、第2のPN接合ダイオードDｂは第1のPN接合ダイオードDａと逆の方向性を有して第1のPN接合ダイオードDａに対して直列に接続され、ショットキーバリアダイオードDｃも第1のPN接合ダイオードDａと逆の方向性を有して第1のPN接合ダイオードDａに対して直列に接続されている。主ＭＯＳＦＥＴ１４のドレイン電極D１は第１の主端子１１に接続され、ソース電極S１は第２の主端子１２に接続され、ゲート電極Ｇ１はゲート抵抗１６を介して主制御端子１３に接続されている。
図２の補助スイッチ手段又は保護スイッチ手段としての副ＭＯＳＦＥＴ１５は、電流容量及び寸法が主ＭＯＳＦＥＴ１４よりも小さい点を除いて主ＭＯＳＦＥＴ１４と同一に構成され、等価的に、ｎチャネル型のFETスイッチQ２と、第1及び第2のPN接合ダイオード（寄生ダイオード）Dａ´、Dｂ´と、ショットキ−バリアダイオードDｃ´とを含んでいる。第1のPN接合ダイオードDａ´のカソードはドレイン電極D２に接続され、このアノードは第2のPN接合ダイオードDｂ´及びショットキーバリアダイオードDｃ´の各アノードに接続されている。第2のPN接合ダイオードDｂ´及びショットキーバリアダイオードDｃ´の各カソードはソース電極S２に接続されている。従って、第2のPN接合ダイオードDｂ´は第1のPN接合ダイオードDａ´と逆の方向性を有して第1のPN接合ダイオードDａ´に対して直列に接続され、ショットキーバリアダイオードDｃ´も第1のPN接合ダイオードDａ´と逆の方向性を有して第1のPN接合ダイオードDａ´に対して直列に接続されている。副ＭＯＳＦＥＴ１５のドレイン電極D２は主ＭＯＳＦＥＴ１４のドレイン電極D１に接続され、ソース電極S２は主ＭＯＳＦＥＴ１４のゲート電極Ｇ１に接続され、ゲート電極Ｇ２は主ＭＯＳＦＥＴ１４のソース電極Ｓ１に接続されている。本願請求項において、保護スイッチ手段としての副ＭＯＳＦＥＴ１５のドレイン電極D２は第１の主端子と呼ばれ、ソース電極S２は第２の主端子と呼ばれ、ゲート電極Ｇ２は制御端子と呼ばれている。
複合半導体装置１０の第１及び第２の主端子１１，１２間には負荷３０を介して電源３１が接続される。図２では電源３１が電池等の直流電源で示されているが、これを交流電源にすることもできる。本発明に従って付加された副ＭＯＳＦＥＴ１５は、電源３１の極性が点線で示すように実線と逆になった時に主ＭＯＳＦＥＴ１４に異常電流が流れることを防止する。
複合半導体装置１０の主制御端子１３と第２の主端子１２との間にはゲート制御回路３２が接続される。ゲート制御回路３２は、主ＭＯＳＦＥＴ１４をオン状態にする時に閾値以上の正のゲート制御電圧を主ＭＯＳＦＥＴ１４のゲート電極Ｇ１とソース電極Ｓ１との間に供給し、主ＭＯＳＦＥＴ１４をオフ状態にする時に主制御端子１３の電位を主ＭＯＳＦＥＴ１４のソース電極Ｓ１の電位と同一又はほぼ同一にする。即ち、主ＭＯＳＦＥＴ１４をオフ状態にする時には、主制御端子１３と主ＭＯＳＦＥＴ１４のソース電極Ｓ１との間を短絡する。
図３は図１及び図２に示す主ＭＯＳＦＥＴ１４を詳しく示す断面図である。この主ＭＯＳＦＥＴ１４はトレンチ構造のＭＯＳＦＥＴである。従って、主ＭＯＳＦＥＴ１４を構成する半導体基板と呼ぶこともできるシリコン半導体基体２０は、この第１の主面４１から第２の主面４２に向って延びているトレンチ（溝）４３を有する。ソース電極Ｓ１は半導体基体２０の第１の主面４１上に配置され、ドレイン電極Ｄ１は半導体基体２０の第２の主面４２に配置され、ゲート電極Ｇ１はトレンチ４３の中に中に配置され、ゲート絶縁膜４４を介してトレンチ４３の壁面に対向している。ゲート電極Ｇ１はトレンチ４３の上に配置された絶縁層４５によってソース電極Ｓ１と電気的に分離され、図３には示されていない図１の配線導体２３，２４に接続されている。
半導体基体２０は、大別してドレイン領域４６とボデイ領域４９とソース領域５２とから成る。ドレイン領域４６はN+型半導体から成る高不純物濃度の第１のドレイン領域４７とN-型半導体から成る低不純物濃度の第２のドレイン領域４８とから成る。ボデイ領域４９はP型半導体から成る第１のボデイ領域（ベース領域）５０とP-型半導体から成る低不純物濃度の第２のボデイ領域５１とから成る。ソース領域５２はN型半導体から成る低不純物濃度の第１のソース領域５３とN+型半導体から成る高不純物濃度の第２のソース領域５４とから成る。次に半導体基体２０の各領域を詳しく説明する。
N+型（第１導電型）の第１のドレイン領域４７は、半導体基体２０の第２の主面４２に露出する面を有し、且つ比較的高いN型不純物濃度（例えば１×１０19ｃｍ-3〜１×１０20ｃｍ-3）を有する。N-型の第２のドレイン領域４８は、ドリフト領域と呼ばれることもある部分であって、第１のドレイン領域４７に隣接配置され且つ第１のドレイン領域４７よりも低い不純物濃度（例えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3）を有する。この第２のドレイン領域４８は、MOSFETの高耐圧化に寄与している。不純物濃度の低い第２のドレイン領域４８におけるキャリアは電界によって加速される。従って、第２のドレイン領域４８はバイポーラトランジスタの高抵抗コレクタ領域と同様に機能する。
この実施例では、N-型の半導体基板を用意し、この一方の主面にＮ型不純物を拡散することによってN+型（第１導電型）の第１のドレイン領域４７が形成されている。しかし、N+型の半導体基板にN-型半導体をエピタキシャル成長させることによってN-型（第１導電型）の第２のドレイン領域４８を得ることもできる。なお、N-型の第２のドレイン領域４８は、N-型の半導体基板に各領域を形成した後の残存部分に相当する。
トレンチ４３は、半導体基体２０の第１の主面４１から第２の主面４２に向かって延びており、N-型の第２のドレイン領域４８に少し食い込んでいる。このトレンチ４３の深さは、第１の主面４１からN-型の第２のドレイン領域４８まで、又は第１の主面４１からN-型の第２のドレイン領域４８とN+型の第１のドレイン領域４７との間までに設定される。なお、互いに平行な第１及び第２の主面４１，４２に対してトレンチ４３は直角に延びている。この実施例では半導体基体２０が複数のMOSFETセル（微小MOSFET）を有し、トレンチ４３は複数のMOSFETセルを区画するように複数個設けられている。図３には２つのトレンチ４３とこれらの間の１つのMOSFETセルが詳しく示めされている。この実施例では、N-型の半導体基板にN+型（第１導電型）の第１のドレイン領域４７とＰ型（第２導電型）の第１のボデイ領域５０とを形成し、しかる後、半導体基板に周知の異方性エッチングを施すことによってトレンチ４３を形成しているが、トレンチ４３の形成時点を任意に変更できる。
P型の第１のボデイ領域５０はベース領域と呼ぶこともできるものであって、N-型の第２のドレイン領域４８に隣接配置され且つトレンチ４３にも隣接している。第１のボデイ領域５０と第２のドレイン領域４８との間のPN接合５５は半導体基体２０の第１及び第２の主面４１，４２に対して平行に延びている。このPN接合５５によって図２に示す第１のPN接合ダイオードDａが形成されている。本実施例では、半導体基体２０の第１の主面４１からP型不純物を拡散することによって第１のボデイ領域５０が形成されているので、第１のボデイ領域５０の不純物濃度は第１の主面４１側から第２の主面４２側に向って徐々に低くなっている。このP型の第１のボデイ領域５０は、N-型の第２のドレイン領域４８よりも高い平均不純物濃度（例えば１×１０16ｃｍ-3〜１×１０17ｃｍ-3）を有する。なお、第１のボデイ領域５０のP型不純物の平均濃度は、ゲート電極Ｇ１にゲート電圧が印加された時に点線で示すN型チャネル５６を発生させることができる値に決定されている。このP型の第１のボデイ領域５０を拡散で形成する代わりにN-型の第２のドレイン領域４８上にP型半導体をエピタキシャル成長させることによって形成することもできる。
P-型の第２のボデイ領域５１は、第２のベース領域と呼びこともできるものであって、第１のボデイ領域５０に隣接していると共にトレンチ４３にも隣接し且つ半導体基体２０の第１の主面４１に露出している面を有する。ソース電極Ｓ１はP-型の第２のボデイ領域５１の露出面にショットキー接触している。従って、両者によって図２に示すショットキーバリアダイオード（SBD）Dｃが形成されている。このショットキーバリアダイオードDｃの逆耐圧を１０V以上にするために第２のボデイ領域５１の表面不純物濃度は第１のボデイ領域５０のそれよりも低い値（例えば１×１０16ｃｍ-3以下）に決定されている。なお、この実施例において、P-型の第２のボデイ領域５１は、P型の第１のボデイ領域５０にP型不純物濃度よりも低い濃度でＮ型不純物を拡散してP型不純物の一部をＮ型不純物で補償（相殺）することによって形成されている。
N型の第１のソース領域５３は、P-型の第２のボデイ領域５１に隣接し且つトレンチ４３にも隣接し且つ半導体基体２０の第１の主面４１に露出した面を有する。第１のソース領域５３はP-型の第２のボデイ領域５１の中にN型不純物を選択的に拡散することによって形成された領域であるので、拡散の深さに応じてN型不純物濃度が低下している。このN型の第１のソース領域５３とP-型の第２のボデイ領域５１との間にPN接合５７が形成されている。このPN接合５７は、図２に示す第２のPN接合ダイオードDｂを提供する。第２のPN接合ダイオードD２はショットキーバリアダイオードDｃと同一又はこれ以上の逆耐圧を有することが望ましい。従って、N型の第１のソース領域５３のN型不純物濃度は、第２のPN接合ダイオードDｂに要求された逆耐圧を得ることができる値（例えば１×１０16ｃｍ-3〜１×１０18ｃｍ-3）に決定される。
N+型の第２のソース領域５４は、第１のソース領域５３に隣接し且つトレンチ４３にも隣接し且つ半導体基体２０の第１の主面４１に露出した面を有する。第２のソース領域５４のN型不純物濃度は、第１のソース領域５３のそれよりも高い値（例えば１×１０18ｃｍ-3〜１×１０20ｃｍ-3）に決定される。N+型の第２のソース領域５４は、第１のソース領域５３の中にN型不純物を選択拡散することによって形成されている。
ソース電極Ｓ１は半導体基体２０の第１の主面４１の上に配置され、第１及び第２のソース領域５３，５４にオーミック接触し、P-型の第２のボデイ領域５１にショットキー接触している。このソース電極Ｓ１は例えばＡｌ又はＴｉ等の金属、もしくはシリサイドから成る。ソース電極Ｓ１とP-型の第２のボデイ領域５１とのショットキー接触によって図２のショットキーバリアダイオードＤｃが形成されている。この実施例ではソース電極Ｓ１の一部がショットキーバリアダイオードＤｃのカソードとして機能している。P-型の第２のボデイ領域５１はP型の第１のボデイ領域５０よりもP型不純物濃度が低いので、ソース電極Ｓ１とP-型の第２のボデイ領域５１とによってショットキーバリアダイオードＤｃが良好に形成される。P-型の第２のボデイ領域５１が半導体基体２０の第１の主面４１に露出している部分即ちショットキーバリアダイオードＤｃが形成されている部分は、２つのトレンチ４３のほぼ中間に配置され、且つソース領域５２を基準にしてチャネル５６と反対側に配置されている。
ドレイン電極Ｄ１は、例えばAlやＴｉ−Ｎｉ等の金属から成り、半導体基体２０の第２の主面４２においてN+型の第１のドレイン領域４７にオーミック接触している。
ゲート絶縁膜４４はシリコン酸化膜から成り、トレンチ４３の壁面に形成されている。ゲート電極Ｇ１は、トレンチ４３の中に充填された不純物ドープの多結晶シリコンから成る。不純物がドープされた多結晶シリコンは導電性を有するので、金属と同様にゲート電極Ｇ１として機能する。勿論ゲート電極Ｇ１を金属で形成することもできる。多結晶シリコンは狭義には金属でないが、等価的に金属と同様な機能を有するので、多結晶シリコンから成るゲート構造のFETを本願ではMOSFETと呼んでいる。
複合半導体装置１０の補助スイッチ手段としての副絶縁ゲート型電界効果トランジスタ即ち副ＭＯＳＦＥＴ１５は、電流容量及び半導体基体２０における占有面積が主ＭＯＳＦＥＴ１４よりの小さい点を除いて図３に示す主ＭＯＳＦＥＴ１４と同一に構成されている。従って、副ＭＯＳＦＥＴ１５の構成の詳細は特に図示されていない。副ＭＯＳＦＥＴ１５は主ＭＯＳＦＥＴ１４と同一の構成を有するので、主ＭＯＳＦＥＴ１４と同一の製造工程で且つ同一方法で形成されている。このため、副ＭＯＳＦＥＴ１５を設けることによる特別な製造工程が不要であり、複合半導体装置１０の低コスト化を図ることができる。
図１及び図２に示すゲート抵抗１６は、半導体基体２０に形成された半導体抵抗から成る。勿論、ゲート抵抗１６を半導体基体２０の上、又は回路基板の上に形成された抵抗膜、又は個別抵抗素子等に置き換えることもできる。
次に、複合半導体装置１０の動作を説明する。図２において実線で示すように電源３１の正端子を負荷３０を介して第1の主端子１１に接続し、その負端子を第２の主端子１２に接続し、ゲート制御回路３２から主制御端子１３に正のゲート制御電圧を印加すると、主ＭＯＳＦＥＴ１４のＦＥＴスイッチＱ１がオンになる。即ち、主ＭＯＳＦＥＴ１４のゲート電極Ｇ１とソース電極Ｓ１との間に閾値（Ｖｔｈ）以上のゲート制御電圧が印加されると、ボデイ領域４９のトレンチ４３に露出する面の近傍にチャネル５６が形成され、ドレイン電極Ｄ１、ドレイン領域４６、チャネル５６、ソース領域５２及びソース電極Ｓ１の経路にドレイン電流ＩDが流れる。なお、ドレイン領域４６とボデイ領域４９との間のＰＮ接合５５に相当する図２に示す第１のＰＮ接合ダイオードＤａは逆バイアスされ、オフである。従って、この時に第２のＰＮ接合ダイオードＤｂ及びショットキーバリアダイオードＤｃを通って電流は流れない。また、副ＭＯＳＦＥＴ１５のゲート電極Ｇ２は主ＭＯＳＦＥＴ１４のソース電極Ｓ１に接続されているため、ゲート電極Ｇ２の電位は副ＭＯＳＦＥＴ１５のソース電極Ｓ２よりも低いので、副ＭＯＳＦＥＴ１５はオフである。
第1及び第２の主端子１１，１２間に図２において実線で示すように電源３１が接続されている状態で、ゲート制御回路３２のゲート制御電圧がゼロになり、主制御端子１３の電位もゼロになると、主ＭＯＳＦＥＴ１４はオフになる。
第1及び第２の主端子１１，１２間に図２において点線で示すように電源３１が逆極性に接続され、ゲート制御回路３２のゲート制御電圧がゼロの場合、即ち主制御端子１３と主ＭＯＳＦＥＴ１４のソース電極Ｓ１との間が短絡されている場合には、副ＭＯＳＦＥＴ１５のゲート電極Ｇ２の電位が第２の主端子１２と同様に正電位になり、図２に等価的に示す副ＭＯＳＦＥＴ１５のＦＥＴスイッチＱ２がオンになる。即ち、副ＭＯＳＦＥＴ１５における主ＭＯＳＦＥＴ１４のボデイ領域４９に対応する領域に図３のチャネル５６に対応するチャネルが形成され、副ＭＯＳＦＥＴ１５がオンになる。これにより、主ＭＯＳＦＥＴ１４のドレイン電極Ｄ１とゲート電極Ｇ１との間が副ＭＯＳＦＥＴ１５で短絡され、主ＭＯＳＦＥＴ１４のゲート電極Ｇ１の電位が主ＭＯＳＦＥＴ１４のボデイ領域４９の電位よりも低くなり、主ＭＯＳＦＥＴ１４はオフに保たれる。このように第1及び第２の主端子１１，１２間に逆方向電圧が印加されている時には、主ＭＯＳＦＥＴ１４の第１のＰＮ接合ダイオードＤａに順バイアス電圧が印加され、第２のＰＮ接合ダイオードＤ２及びショットキーバリアダイオードＤｃに逆バイアス電圧が印加される。従って、主ＭＯＳＦＥＴ１４の第１のＰＮ接合ダイオードＤａを通って流れる逆方向電流が制限される。
もし、本発明に従う副ＭＯＳＦＥＴ１５を設けない場合には、第1及び第２の主端子１１，１２間に図２において点線で示すように電源３１が逆極性に接続された時には、副ＭＯＳＦＥＴ１５によって主ＭＯＳＦＥＴ１４のゲート電極Ｇ１とドレイン電極Ｄ１との間が短絡されない。このため、主ＭＯＳＦＥＴ１４のゲート電極Ｇ１の電位が主ＭＯＳＦＥＴ１４のボデイ領域４９の電位よりも高くなり、ボデイ領域４９とソース領域５２との間のＰＮ接合５７のトレンチ４３に露出する部分の近傍から正孔が排除され、空乏層が薄くなってＰＮ接合５７の耐圧が低下する。これに対し、本発明に従う副ＭＯＳＦＥＴ１５を設けた場合には、この副ＭＯＳＦＥＴ１５のオンによって主ＭＯＳＦＥＴ１４のゲート電極Ｇ１の電位が主ＭＯＳＦＥＴ１４のボデイ領域４９の電位よりも低くなり、主ＭＯＳＦＥＴ１４におけるボデイ領域４９とソース領域５２との間のＰＮ接合５７のトレンチ４３に露出する部分における空乏層が薄くならない。このため、第２のＰＮ接合ダイオードＤｂの耐圧低下が生じない。従って、第２のＰＮ接合ダイオードＤ２及びショットキーバリアダイオードＤｃによって逆方向電圧印加時における逆方向電流を制限することができる。
図４は第1及び第２の主端子１１，１２間に図２において点線で示すように電源３１が逆極性に接続された時における主ＭＯＳＦＥＴ１４のドレイン・ソース間電圧ＶDS即ち第1及び第２の主端子１１，１２間電圧と第１の主端子１１を流れる電流Ｉ11との関係をゲート抵抗１６の値を３段階に変えて示す。即ち、図４の特性線Ａはゲート抵抗１６の値が１００Ωの時のＶDSとＩ11との関係、特性線Ｂはゲート抵抗１６の値が１１Ωの時のＶDSとＩ11との関係、特性線Ｃはゲート抵抗１６の値が零Ωの時のＶDSとＩ11との関係を示す。
図４から明らかなように、第1及び第２の主端子１１，１２間に電源３１が逆極性に接続された状態において、主ＭＯＳＦＥＴ１４のドレイン・ソース間電圧ＶDS即ち第1及び第２の主端子１１，１２間の電圧が約１〜１．５Ｖよりも小さい時には、副ＭＯＳＦＥＴ１５がオン状態に転換できず、オフ状態に保たれる。このため、主ＭＯＳＦＥＴ１４のゲート電極Ｇ１の電位がソース電極Ｓ１の電位とほぼ同一になり、ボデイ領域４９の電位よりも高い。従って、第２のＰＮ接合ダイオードＤｂの耐圧向上効果が発生しない。しかし、主ＭＯＳＦＥＴ１４のドレイン・ソース間電圧ＶDSの絶対値が約１〜１．５Ｖよりも小さいので、主ＭＯＳＦＥＴ１４のドレイン電流は第２のＰＮ接合ダイオードＤｂ及びショットキーバリアダイオードＤｃによって阻止され、零又は極めて小さい。
第1及び第２の主端子１１，１２間に図２において点線で示すように電源３１が逆極性に接続された状態において、主ＭＯＳＦＥＴ１４のドレイン・ソース間電圧ＶDS即ち第1及び第２の主端子１１，１２間の電圧の絶対値が約１〜１．５Ｖよりも大きくなると、副ＭＯＳＦＥＴ１５がオンになる。副ＭＯＳＦＥＴ１５がオンの時には第２の主端子１２、主制御端子１３、ゲート抵抗１６、副ＭＯＳＦＥＴ１５、及び第１の主端子１１の経路で電流Ｉ11が流れる。
図４から明らかなように第１の主端子１１を流れる電流Ｉ11は、ゲート抵抗１６の値及び主ＭＯＳＦＥＴ１４のドレイン・ソース間電圧ＶDSの値の変化に応じて変化する。ゲート抵抗１６の値が１００Ωの時には、特性線Ａに示すようにドレイン・ソース間電圧ＶDSが−１０Ｖの時に電流Ｉ11が約０．１Ａであり、ゲート抵抗１６の値が１１Ωの時には、特性線Ｂに示すようにドレイン・ソース間電圧ＶDSが−１０Ｖの時に電流Ｉ11が約０．９Ａであり、ゲート抵抗１６の値が０Ωの時には、特性線Ｃに示すようにドレイン・ソース間電圧ＶDSが約−２Ｖの時に極めて大きい電流Ｉ11が流れる。逆方向電圧の印加時における電流Ｉ11を良好に制限するために、ゲート抵抗１６を１０Ω〜３０ｋΩにすることが望ましい。
図２において電源３１を点線で示すように逆極性に接続し、ゲート制御回路３２から主制御端子１３に正のゲート制御電圧を印加すると、主ＭＯＳＦＥＴ１４がオンになる。即ち、この場合には副ＭＯＳＦＥＴ１５のゲート電極Ｇ２の電位がソース電極Ｓ２の電位よりも低くなるので、副ＭＯＳＦＥＴ１５はオフに保たれる。このため、主ＭＯＳＦＥＴ１４のゲート電極Ｇ１の電位がソース電極Ｓ１の電位及びドレイン電極Ｄ１の電位よりも高くなり、主ＭＯＳＦＥＴ１４がオンになる。
実施例１は次の効果を有する。
（１）主ＭＯＳＦＥＴ１４の第１のPN接合ダイオードDａに対して逆の極性（方向性）を有するショットキーバリアダイオードDｃが形成されているので、ソース電極Ｓ１の電位がドレイン電極Ｄ１の電位よりも高い時（逆方向電圧印加時）にチャネル５６以外の部分を通って流れる電流を阻止することができる。
（２）主ＭＯＳＦＥＴ１４に逆方向電圧が印加された時に、副ＭＯＳＦＥＴ１５がオンになって主ＭＯＳＦＥＴ１４のゲート電極Ｇ１とドレイン電極Ｄ１の間を短絡するので、ゲート電極Ｇ１の電位がボデイ領域４９の電位よりも低くなり、主ＭＯＳＦＥＴ１４におけるボデイ領域４９とソース領域５２との間のＰＮ接合５７のトレンチ４３に露出する部分における空乏層が薄くならない。このため、第２のＰＮ接合ダイオードＤｂの耐圧低下が生じない。従って、第２のＰＮ接合ダイオードＤ２及びショットキーバリアダイオードＤｃによって逆方向電圧印加時における逆方向電流を良好に制限することができる。
（３）複合半導体装置１０は、第１及び第２の主端子１１，１２と主制御端子１３とを有し、これ等によって外部に接続されるので、１個の３端子素子と同様に使用することができる。これにより、使い勝手の良い複合半導体装置１０を提供することができる。また、これを使用する電気装置の部品点数を低減できる。また、複合半導体装置１０をメカニカルリレー等の代わりのスイッチ素子として容易に使用することができる。
（４）主ＭＯＳＦＥＴ１４と補助スイッチ手段としての副ＭＯＳＦＥＴ１５とが電流容量及び寸法を除いて実質的に同一な構成を有するので、補助スイッチ手段としての副ＭＯＳＦＥＴ１５を主ＭＯＳＦＥＴ１４と同時に形成することができ、複合半導体装置１０の製造が容易になり、複合半導体装置１０のコストの低減を図ることができる。また、副ＭＯＳＦＥＴ１５は主ＭＯＳＦＥＴ１４と同様に比較的高い耐圧を有するので、耐圧の高い複合半導体装置１０を提供することができる。
（５）複合半導体装置１０における副ＭＯＳＦＥＴ１５の占有面積は主ＭＯＳＦＥＴ１４の占有面積の１／１０〜１／１００であるので、従来の逆流阻止ダイオードを主ＭＯＳＦＥＴ１４に対して直列に接続した複合半導体装置よりも複合半導体装置１０を小型化できる。なお、複合半導体装置１０の寸法が従来の複合半導体装置の寸法と同一で良い場合は、主ＭＯＳＦＥＴ１４の占有面積の割合を増大させて、主ＭＯＳＦＥＴ１４のオン抵抗の低減を図ることができる。
（６）主ＭＯＳＦＥＴ１４及び副ＭＯＳＦＥＴ１５がトレンチを有するので、主ＭＯＳＦＥＴ１４及び副ＭＯＳＦＥＴ１５の小型化及び低オン抵抗化を図ることができる。
（７）ゲート制御回路３２による主ＭＯＳＦＥＴ１４の電流制御を、主ＭＯＳＦＥＴ１４に正方向電圧が印加されている時と、逆方向電圧が印加されている時との両方で行うことができる。
（８）主ＭＯＳＦＥＴ１４のドレイン領域４６はN+型半導体から成る第１のドレイン領域４７とN-型半導体から成る第２のドレイン領域４８とから成り、ボデイ領域４９はP型半導体から成る第１のボデイ領域５０とP-型半導体から成る第２のボデイ領域５１とから成り、ソース領域５２はN型半導体から成る第１のソース領域５３とN+型半導体から成る第２のソース領域５４とから成る。また、副ＭＯＳＦＥＴ１５も主ＭＯＳＦＥＴ１４と同様に構成されている。従って、耐圧等の電気的特性の良い主ＭＯＳＦＥＴ１４及び副ＭＯＳＦＥＴ１５を得ることができる。
（９）ショットキーバリアダイオードDｃを良好に得るためにP-型の第２のボデイ領域５１を形成し、且つソース領域５２とボデイ領域４９とドレイン領域４６とに基づくNPN寄生トランジスタ作用を抑制するために低不純物濃度の第１のソース領域５３を設けたにも拘わらず、チャネル５６の下端からN+型の第１のドレイン領域４７までの距離（N-型の第２のドレイン領域４８の厚み）が特別に増大しない。換言すれば、図３においてP-型の第２のボデイ領域５１及び第１のソース領域５３の有無に関係なく、N-型の第２のドレイン領域４８の厚みを一定に保つことができる。これにより、主MOSFET１４のオン抵抗の増大を招かない。
（１０）P型の第１のボデイ領域５０は非選択拡散で形成され、且つトレンチ４３によってN型の第１のソース領域５３及びN+型の第２のソース領域５４の横方向への広がりが制限されているので、主MOSFET１４の横幅を低減できる。
次に、図５を参照して実施例２の複合半導体装置を説明する。但し、図５及び図６〜図１０において図１〜図３と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
図５には実施例２の複合半導体装置における変形された主MOSFET１４ａが示されている。図５の主MOSFET１４ａは、トレンチ４３に沿ってP型不純物を注入することによって第１のボデイ領域５０の中央の第１の部５０ａを囲む比較的高不純物濃度の第２の部分５０ｂを設け、且つ第２のボデイ領域５１の中央の第１の部分５１ａを囲む比較的高不純物濃度の第２の部分５１ｂを設けた点、且つ少なくとも第１及び第２のボデイ領域５０，５１に電子線照射処理が施されている点で図３に示す実施例１の主MOSFET１４と相違し、この他は図３と同一に形成されている。
第１及び第２のボデイ領域５０，５１におけるP型不純物注入で形成された第２の部分５０ｂ，５１ｂは、主MOSFET１４の閾値（スレッショルド電圧Vth）を高くするためのものであって、第１及び第２のボデイ領域５０，５１の中央部分から成る第１の部分５０ａ，５１ａの外側、即ち第１及び第２のボデイ領域５０，５１のトレンチ４３に沿ったチャネル５６が形成される部分に形成され、且つ第１の部分５０ａ，５１ａよりも高い不純物濃度を有する。図５では、第１のボデイ領域５０におけるチャネル５６の全長に対応するように第２の部分５０ｂが形成されているが、この代りに第１のボデイ領域５０の上側の一部（チャネル５６の一部）のみに第２の部分５０ｂを形成することもできる。また、図５では、第２のボデイ領域５１におけるチャネル５６の全長に対応するように第２の部分５１ｂが形成されているが、この代りに第２のボデイ領域５１のチャネル５６が延びる方向の一部のみに第２の部分５１ｂを形成すること、又は第２のボデイ領域５１に第２の部分５１ｂを形成しないこともできる。
比較的不純物濃度の高い第２の部分５０ｂ，５１ｂが形成された主MOSFET１４ａは、第２の部分５０ｂ，５１ｂを形成しない例えば図３の主MOSFET１４よりも約１V高いのスレッショルド電圧Vthを有する。なお、第２の部分５０ｂ，５１ｂは、限定的に形成されているので、主MOSFET１４ａの耐圧及びオン抵抗にほとんど影響を与えない。
図５に示す実施例２の主MOSFET１４ａの半導体基体２０ａには、図５において矢印６０で示すようにソース電極Ｓ１を介して例えば２MeVの電子線が所望時間照射され、その後水素雰囲気中で３００℃以上の熱処理が施されている。熱処理は電子線照射によってSi（シリコン）とSiO2（シリコン酸化物）との界面に生じたダメージを回復させるためのものである。電子線を照射すると、第１及び第２のボデイ領域５０，５１における少数キャリアのライフタイムが短くなる。このようにライフタイムが短くなると、主MOSFET１４ａに逆方向電圧が印加されている時にN-型の第２のドレイン領域４８から第１及び第２のボデイ領域５０，５１に注入された電子（少数キャリア）が正孔と迅速に結合し、電子（少数キャリア）がN型の第１のソース領域５３まで流れることが抑制される。これにより、主MOSFET１４ａの漏れ電流が小さくなり、主MOSFET１４ａの耐圧が向上する。例えば、第１及び第２のボデイ領域５０，５１における少数キャリアのライフタイムが従来のMOSFETの１／１０になると、主MOSFET１４ａの耐圧は、従来のMOSFETの耐圧（１５V）よりも高い２１Vになる。
なお、実施例２では半導体基体２０ａの全体に電子線が照射されているが、局所的に照射することもできる。また、金等のライフタイムキラーを第１及び第２のボデイ領域５０，５１の中に分布させることもできる。
また、図２における副MOSFET１５も図５の主MOSFET１４ａと同様に形成することができる。
実施例２は、上述したスレッショルド電圧Vthの上昇効果と、ライフタイム短縮の効果の他に、実施例１と同一の効果も有する。
図６に示す実施例３の変形された主MOSFET１４ｂは、P-型の第２のボデイ領域５１´の配置を除いて図３のMOSFETと同一に形成されている。図６においてはP-型の第２のボデイ領域５１´が半導体基体２０ｂの第１の主面４１の近傍のみに設けられ、トレンチ４３に隣接していない。P-型の第２のボデイ領域５１´はソース電極Ｓ１を伴なってショットキーバリアダイオードを形成する。従って、図６のように対のトレンチ４３の間にP-型の第２のボデイ領域５１´を限定的に形成した主MOSFET１４ｂであっても、図３の主MOSFET１４と同様な効果を有する。なお、図６の実施例３の主MOSFET１４ｂの第１のボデイ領域５０にも、図５に示す第２の部分５１ｂに相当するものを設けること、及び半導体基体２０ｂに電子線を照射して第１及び第２のボデイ領域５０，５１´における少数キャリアのライフタイムを短くすることができる。
図７に実施例４に従う主MOSFETの変形された半導体基体２０ｃの表面が示されている。図７に示す半導体基体２０ｃにおいては、トレンチ４３が格子状に配置され、この格子状のトレンチ４３の中にP-型の第２のボデイ領域５１、N型の第１のソース領域５３、及びN+型の第２のソース領域５４が配置されている。図７に示すように変形された半導体基体２０ｃを有する主MOSFETは、図３に示す実施例１に従う主MOSFET１４と同様に動作する。
図８に実施例５に従う主MOSFETの変形された半導体基体２０ｄの表面が示されている。図８に示す半導体基体２０ｄにおいては、トレンチ４３が柱状に形成され、このトレンチ４３を囲むようにN+型の第２のソース領域５４、N型の第１のソース領域５３及びP-型の第２のボデイ領域５１が配置されている。図８に示すように変形された半導体基体２０ｄを有する主MOSFETは、図３に示す実施例１に従う主MOSFET１４と同様に動作する。
図９に実施例６に従うプレーナー構造を有する主MOSFET１４ｄが示されている。主MOSFET１４ｃのゲート絶縁膜４４及びゲート電極Ｇ１は半導体基体２０ｃの第１の主面４１上に形成されている。また、ドレイン領域４６ａ及びボデイ領域４９ａが半導体基体２０ｃの第１の主面４１に露出している。ドレイン領域４６ａは図３の実施例１と同様にN+型半導体から成る第１のドレイン領域４７とN-型半導体から成る第２のドレイン領域４８とを有し、第２のドレイン領域４８のみが半導体基体２０ｃの第１の主面４１に露出している。ボデイ領域４９ａは、第２のドレイン領域４８の中に島状に形成されたP型半導体から成る第１のボデイ領域５０とP-型半導体から成る第２のボデイ領域５１とから成る。ソース領域５２ａは第２のボデイ領域５１の中に島状に形成されている。ゲート絶縁膜４４は少なくともボデイ領域４９ａの露出面を覆うように半導体基体２０ｃの第１の主面４１上に形成されている。ゲート電極Ｇ１はゲート絶縁膜４４を介してボデイ領域４９ａの露出面に対向している。ソース電極Ｓ１は、ソース領域５２ａにオーミック接触し、第２のボデイ領域５１にショットキー接触している。従って、図９に実施例６に従う主MOSFET１４ｃの等価回路を、図２の主MOSFET１４と同様に示すことができる。この図９に実施例６に従う主MOSFET１４ｄを使用して図１及び図２に示す複合半導体装置を構成しても実施例１と場合でも、図３に実施例１と同様な効果を得ることができる。
図１０に実施例７に従う変形された主MOSFET１４ｃの一部が示されている。この主MOSFET１４ｃは、変形されたソース電極Ｓ１´を有する他は、図３の主MOSFET１４と同一に構成されている。変形されたソース電極Ｓ１´は第２のボデイ領域５１にショットキー接触する第１の金属層７１と第１及び第２のソース領域５３，５４にオーミック接触する第２の金属層７２とで構成されている。第１の金属層７１は第２の金属層７２に電気的に接続されている。この様にソース電極Ｓ１´が第１及び第２の金属層７１，７２の組み合わせで構成されている場合でも、図３に実施例１と同様な効果を得ることができる。
本発明は、上述の実施例に限定されるものでなく、例えば次の変形が可能なものである。
（１）スイッチ装置を、主MOSFET１４、１４ａ、１４ｂ、又は１４ｃと副MOSFET１５とゲート抵抗１６とを含むモノリシックＩＣで構成する代わりに、ハイブリッドＩＣ又は個別部品で図２に示すように構成することもできる。
（２）ゲート抵抗１６を半導体基体内の拡散領域で構成する代わりに、半導体基体上の絶縁層の上に多結晶シリコン層等の抵抗層を形成し、この抵抗層をゲート抵抗とすることができる。
（３）副MOSFET１５の閾値電圧、耐圧等の電気的特性は主MOSFET１４、１４ａ、１４ｂ、又は１４ｃの電気的特性と異なっても良い。
（４）補助スイッチ手段としての副MOSFET１５の代わりに、主MOSFET１４、１４ａ、１４ｂ、又は１４ｃと異なる構成のスイッチ素子又はスイッチ回路に置き換えることができる。例えば、ショットキーバリアダイオードは含まないが図２の第１のＰＮ接合ダイオードＤａに相当する寄生ダイオードを含む単数又は複数のMOSFETによって補助スイッチ手段を構成することができる。
（５）２回の不純物拡散によってN型の第１のソース領域５３とN+型の第２のソース領域５４とを形成する代わりに１回の不純物拡散によって半導体基体２０の第１の主面４１の近傍でN型不純物濃度が高く、PN接合５７の近傍でN型不純物濃度が低い単一のソース領域を形成することができる。
本発明の実施例１に従う複合半導体装置を示す斜視図である。 図１の複合半導体装置の等価回路図である、 図１及び図２の主MOSFETを示す断面図である。 図１の複合半導体装置に逆方向電圧が印加されている時の主MOSFETのドレイン・ソース間電圧ＶDSと第１の主端子の電流Ｉ11との関係を示す特性図である。 実施例２に従う主MOSFETを図３と同様に示す断面図である。 実施例３に従う主MOSFETを図３と同様に示す断面図である。 実施例４に従う主MOSFETの半導体基体の一部を示す平面図である。 実施例５に従う主MOSFETの半導体基体の一部を示す平面図である。 実施例６に従う主MOSFETを図３と同様に示す断面図である。 実施例７に従う主MOSFETの一部を図３と同様に示す断面図である。

Claims (14)

  1. 電圧が印加される第１及び第２の主端子と、
    制御信号が供給される主制御端子と、
    第１導電型のドレイン領域と、前記ドレイン領域上に配置され且つ露出面を有している第２導電型のボデイ領域と、前記ボデイ領域の中に形成され且つ露出面を有している第１導電型のソース領域と、前記ドレイン領域にオーミック接触し且つ前記第１の主端子に接続されているドレイン電極と、前記ソース領域にオーミック接触し且つ前記ボデイ領域にショットキー接触し且つ前記第２の主端子に接続されているソース電極と、前記ソース領域と前記ドレイン領域との間における前記ボデイ領域の露出面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ボデイ領域の露出面に対向し且つ前記主制御端子に接続されているゲート電極とを備えている主絶縁ゲート型電界効果トランジスタと、
    前記主絶縁ゲート型電界効果トランジスタの前記ショットキー接触が逆バイアスされる向きの電圧が前記ドレイン電極と前記ソース電極との間に印加された時にオン状態になって前記主絶縁ゲート型電界効果トランジスタを保護するためのものであって、前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極に接続された第１の主端子と前記主絶縁ゲート型電界効果トランジスタの前記ゲート電極に接続された第２の主端子と前記主絶縁ゲート型電界効果トランジスタの前記ソース電極に接続された制御端子とを有している保護スイッチ手段と
    を備えていることを特徴とする電気回路のスイッチング装置。
  2. 更に、前記主制御端子と前記主絶縁ゲート型電界効果トランジスタのゲート電極との間に接続された抵抗を備えていることを特徴とする請求項１記載の電気回路のスイッチング装置。
  3. 前記保護スイッチ手段は、前記主絶縁ゲート型電界効果トランジスタと同一の半導体基板に形成された半導体スイッチであることを特徴とする請求項１記載の電気回路のスイッチング装置。
  4. 前記保護スイッチ手段は、前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極と前記ゲート電極との間を選択的に短絡するための副絶縁ゲート型電界効果トランジスタであって、第１導電型のドレイン領域と、該副絶縁ゲート型電界効果トランジスタの前記ドレイン領域上に配置され且つ且つ露出面を有している第２導電型のボデイ領域と、該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域の中に形成され且つ露出面を有している第１導電型のソース領域と、該副絶縁ゲート型電界効果トランジスタの前記ドレイン領域にオーミック接触し且つ前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極に接続されているドレイン電極と、該副絶縁ゲート型電界効果トランジスタの前記ソース領域にオーミック接触し且つ該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域にショットキー接触し且つ前記主絶縁ゲート型電界効果トランジスタの前記ゲート電極に接続されているソース電極と、該副絶縁ゲート型電界効果トランジスタの前記ソース領域と該副絶縁ゲート型電界効果トランジスタの前記ドレイン領域との間における前記ボデイ領域の露出面に形成されたゲート絶縁膜と、該副絶縁ゲート型電界効果トランジスタの前記ゲート絶縁膜を介して該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域の露出面に対向し且つ前記主絶縁ゲート型電界効果トランジスタの前記ソース電極に接続されているゲート電極とを備えていることを特徴とする請求項１記載の電気回路のスイッチング装置。
  5. 前記副絶縁ゲート型電界効果トランジスタは、前記主絶縁ゲート型電界効果トランジスタよりも小さい電流容量を有していることを特徴とする請求項４記載の電気回路のスイッチング装置。
  6. 前記主絶縁ゲート型電界効果トランジスタ及び前記副絶縁ゲート型電界効果トランジスタのそれぞれの前記ドレイン領域は、第１導電型の第１のドレイン領域と、前記第１のドレイン領域上に配置され且つ前記第１のドレイン領域よりも低い第１導電型不純物濃度を有している第２のドレイン領域とから成り、
    前記主絶縁ゲート型電界効果トランジスタ及び前記副絶縁ゲート型電界効果トランジスタのそれぞれの前記ボデイ領域は、前記第２のドレイン領域上に配置され且つ第２導電型を有している第１のボデイ領域と、前記第１のボデイ領域上に配置され且つ前記第１のボデイ領よりも低い第２導電型不純物濃度を有し且つ露出面を有している第２のボデイ領域とから成り、
    前記主絶縁ゲート型電界効果トランジスタ及び前記副絶縁ゲート型電界効果トランジスタのそれぞれの前記ソース領域は、前記第２のボデイ領域の中に形成され且つ露出面を有し且つ第１導電型を有している第１のソース領域と、前記第１のソース領域の中に形成され且つ前記第１のソース領域よりも高い第１導電型不純物濃度を有している第２のソース領域とから成ることを特徴とする請求項４記載の電気回路のスイッチング装置。
  7. 電圧が印加される第１及び第２の主端子と、
    制御信号が供給される主制御端子と、
    第１の主面と該第１の主面に対して平行に延びている第２の主面とを有し且つ前記第１の主面から前記第２の主面に向って延びているトレンチを有している半導体基体と、前記半導体基体内に配置され且つ前記半導体基体の前記第２の主面に露出する面を有し且つ第１導電型を有しているドレイン領域と、前記半導体基体内において前記ドレイン領域上に配置され且つ前記トレンチに露出する面と前記半導体基体の前記第１の主面に露出する面とを有し且つ第２導電型を有しているボデイ領域と、前記半導体基体内において前記ボデイ領域に隣接配置され且つ前記トレンチに露出する面と前記半導体基体の前記一方の主面に露出する面とを有し且つ第１導電型を有しているソース領域と、前記半導体基体の前記第２の主面において前記ドレイン領域にオーミック接触し且つ前記第１の主端子に接続されているドレイン電極と、前記半導体基体の前記第１の主面において前記ソース領域にオーミック接触し且つ前記ボデイ領域にショットキー接触し且つ前記第２の主端子に接続されているソース電極と、前記トレンチの壁面に形成され且つ少なくとも前記ボデイ領域の前記トレンチにおける露出面を覆っているゲート絶縁膜と、前記トレンチ内に配置され且つ前記ゲート絶縁膜を介して前記ボデイ領域の前記トレンチにおける露出面に対向し且つ前記主制御端子に接続されているゲート電極とを備えている主絶縁ゲート型電界効果トランジスタと、
    前記主絶縁ゲート型電界効果トランジスタの前記ショットキー接触が逆バイアスされる向きの電圧が前記ドレイン電極と前記ソース電極との間に印加された時にオン状態になって前記主絶縁ゲート型電界効果トランジスタを保護するためのものであって、前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極に接続された第１の主端子と前記主絶縁ゲート型電界効果トランジスタの前記ゲート電極に接続された第２の主端子と前記主絶縁ゲート型電界効果トランジスタの前記ソース電極に接続された制御端子とを有している保護スイッチ手段と
    を備えていることを特徴とする電気回路のスイッチング装置。
  8. 更に、前記主制御端子と前記主絶縁ゲート型電界効果トランジスタのゲート電極との間に接続された抵抗を備えていることを特徴とする請求項７記載の電気回路のスイッチング装置。
  9. 前記保護スイッチ手段は、前記主絶縁ゲート型電界効果トランジスタと同一の半導体基板に形成された半導体スイッチであることを特徴とする請求項７記載の電気回路のスイッチング装置。
  10. 前記保護スイッチ手段は前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極と前記ゲート電極との間を選択的に短絡するための副絶縁ゲート型電界効果トランジスタであって、第１の主面と該第１の主面に対して平行に延びている第２の主面とを有し且つ前記第１の主面から前記第２の主面に向って延びているトレンチを有している半導体基体と、該副絶縁ゲート型電界効果トランジスタの前記半導体基体内に配置され且つ前記半導体基体の前記第２の主面に露出する面を有し且つ第１導電型を有しているドレイン領域と、該副絶縁ゲート型電界効果トランジスタの前記半導体基体内において該副絶縁ゲート型電界効果トランジスタの前記ドレイン領域上に配置され且つ該副絶縁ゲート型電界効果トランジスタの前記トレンチに露出する面と該副絶縁ゲート型電界効果トランジスタの前記半導体基体の前記第１の主面に露出する面とを有し且つ第２導電型を有しているボデイ領域と、該副絶縁ゲート型電界効果トランジスタの前記半導体基体内において該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域に隣接配置され且つ該副絶縁ゲート型電界効果トランジスタの前記トレンチに露出する面と該副絶縁ゲート型電界効果トランジスタの前記半導体基体の前記一方の主面に露出する面とを有し且つ第１導電型を有しているソース領域と、該副絶縁ゲート型電界効果トランジスタの前記半導体基体の前記第２の主面において該副絶縁ゲート型電界効果トランジスタの前記ドレイン領域にオーミック接触し且つ前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極に接続されているドレイン電極と、該副絶縁ゲート型電界効果トランジスタの前記半導体基体の前記第１の主面において該副絶縁ゲート型電界効果トランジスタの前記ソース領域にオーミック接触し且つ該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域にショットキー接触し且つ前記主絶縁ゲート型電界効果トランジスタのゲート電極に接続されているソース電極と、該副絶縁ゲート型電界効果トランジスタの前記トレンチの壁面に形成され且つ少なくとも該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域の前記トレンチにおける露出面を覆っているゲート絶縁膜と、該副絶縁ゲート型電界効果トランジスタの前記トレンチ内に配置され且つ該副絶縁ゲート型電界効果トランジスタの前記ゲート絶縁膜を介して該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域の前記トレンチにおける露出面に対向し且つ前記主絶縁ゲート型電界効果トランジスタの前記ソース電極に接続されているゲート電極とを備えていることを特徴とする請求項７記載の電気回路のスイッチング装置。
  11. 前記副絶縁ゲート型電界効果トランジスタは前記主絶縁ゲート型電界効果トランジスタよりも小さい電流容量を有していることを特徴とする請求項１０記載の電気回路のスイッチング装置。
  12. 前記主絶縁ゲート型電界効果トランジスタ及び前記副絶縁ゲート型電界効果トランジスタのそれぞれの前記ドレイン領域は、第１導電型の第１のドレイン領域と、前記第１のドレイン領域上に配置され且つ前記第１のドレイン領域よりも低い第１導電型不純物濃度を有している第２のドレイン領域とから成り、
    前記主絶縁ゲート型電界効果トランジスタ及び前記副絶縁ゲート型電界効果トランジスタのそれぞれの前記ボデイ領域は、前記第２のドレイン領域上に配置され且つ第２導電型を有している第１のボデイ領域と、前記第１のボデイ領域上に配置され且つ前記第１のボデイ領よりも低い第２導電型不純物濃度を有し且つ露出面を有している第２のボデイ領域とから成り、
    前記主絶縁ゲート型電界効果トランジスタ及び前記副絶縁ゲート型電界効果トランジスタの各ソース領域は、各半導体基体内において各第２のボデイ領域内に形成され且つ各トレンチに露出する面と各半導体基体の前記一方の主面に露出する面とを有し且つ第１導電型を有している第１のソース領域と、各第１のソース領域内に形成され且つ各トレンチに露出する面と各半導体基体の前記一方の主面に露出する面とを有し且つ各第１のソース領域よりも高い第１導電型不純物濃度を有している第２のソース領域とから成ることを特徴とする請求項１０記載の電気回路のスイッチング装置。
  13. 前記ボデイ領域は、前記トレンチから離れている第１の部分と前記トレンチに隣接している第２の部分とを有し、前記第２の部分の第２導電型不純物濃度は前記第１の部分の第２導電型不純物濃度よりも高いことを特徴とする請求項７記載の電気回路のスイッチング装置。
  14. 前記ボデイ領域は、電子線の照射によって少数キャリアのライフタイムが短縮された領域であることを特徴とする請求項７記載の電気回路のスイッチング装置。
JP2007232635A 2007-09-07 2007-09-07 電気回路のスイッチング装置 Active JP4930904B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2007232635A JP4930904B2 (ja) 2007-09-07 2007-09-07 電気回路のスイッチング装置
PCT/JP2008/065838 WO2009031567A1 (ja) 2007-09-07 2008-09-03 電気回路のスイッチング装置
CN2008801057758A CN101809742B (zh) 2007-09-07 2008-09-03 电气电路的开关装置
EP08829470A EP2187441A4 (en) 2007-09-07 2008-09-03 SWITCHING DEVICE FOR AN ELECTRICAL CIRCUIT
US12/717,615 US7872315B2 (en) 2007-09-07 2010-03-04 Electronic switching device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007232635A JP4930904B2 (ja) 2007-09-07 2007-09-07 電気回路のスイッチング装置

Publications (3)

Publication Number Publication Date
JP2009065026A JP2009065026A (ja) 2009-03-26
JP2009065026A5 JP2009065026A5 (ja) 2010-07-29
JP4930904B2 true JP4930904B2 (ja) 2012-05-16

Family

ID=40428881

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007232635A Active JP4930904B2 (ja) 2007-09-07 2007-09-07 電気回路のスイッチング装置

Country Status (5)

Country Link
US (1) US7872315B2 (ja)
EP (1) EP2187441A4 (ja)
JP (1) JP4930904B2 (ja)
CN (1) CN101809742B (ja)
WO (1) WO2009031567A1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5526496B2 (ja) * 2008-06-02 2014-06-18 サンケン電気株式会社 電界効果半導体装置及びその製造方法
US7999315B2 (en) * 2009-03-02 2011-08-16 Fairchild Semiconductor Corporation Quasi-Resurf LDMOS
JP5171776B2 (ja) * 2009-09-30 2013-03-27 株式会社日立製作所 半導体装置、及びそれを用いた電力変換装置
US8269277B2 (en) 2010-08-11 2012-09-18 Fairchild Semiconductor Corporation RESURF device including increased breakdown voltage
US8816468B2 (en) * 2010-10-21 2014-08-26 Vishay General Semiconductor Llc Schottky rectifier
US8450792B2 (en) * 2011-04-08 2013-05-28 International Business Machines Corporation Structure and fabrication method of tunnel field effect transistor with increased drive current and reduced gate induced drain leakage (GIDL)
WO2012169019A1 (ja) * 2011-06-08 2012-12-13 住友電気工業株式会社 半導体装置およびその製造方法
US8785278B2 (en) 2012-02-02 2014-07-22 Alpha And Omega Semiconductor Incorporated Nano MOSFET with trench bottom oxide shielded and third dimensional P-body contact
JP5620421B2 (ja) * 2012-02-28 2014-11-05 株式会社東芝 半導体装置
US8581660B1 (en) * 2012-04-24 2013-11-12 Texas Instruments Incorporated Power transistor partial current sensing for high precision applications
KR20140076762A (ko) * 2012-12-13 2014-06-23 삼성전기주식회사 전력 반도체 소자 및 그 제조 방법
CN105814694B (zh) 2014-10-03 2019-03-08 富士电机株式会社 半导体装置以及半导体装置的制造方法
KR102206965B1 (ko) * 2017-11-01 2021-01-25 수 조우 오리엔탈 세미컨덕터 콤퍼니 리미티드 트렌치형 전력 트랜지스터
DE102017130223B4 (de) 2017-12-15 2020-06-04 Infineon Technologies Ag Halbleitervorrichtung mit elektrisch parallel geschalteten planaren Feldeffekttransistorzellen und zugehöriger DC-DC-Wandler
JP6964538B2 (ja) * 2018-02-28 2021-11-10 株式会社 日立パワーデバイス 半導体装置および電力変換装置
JP2019175930A (ja) * 2018-03-27 2019-10-10 エイブリック株式会社 半導体装置及びその製造方法
JP7294036B2 (ja) * 2019-09-30 2023-06-20 三菱電機株式会社 半導体試験装置、半導体装置の試験方法および半導体装置の製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58139624A (ja) * 1982-02-15 1983-08-19 日産自動車株式会社 車両用負荷電流遮断回路
JPS58178632A (ja) * 1982-04-13 1983-10-19 Nissan Motor Co Ltd スイツチ回路
US4893158A (en) * 1987-06-22 1990-01-09 Nissan Motor Co., Ltd. MOSFET device
JP3182848B2 (ja) * 1992-03-24 2001-07-03 富士電機株式会社 半導体装置
JPH0715009A (ja) * 1993-01-14 1995-01-17 Toyota Autom Loom Works Ltd 縦型ｍｏｓ電界効果トランジスタ
DE19502117C2 (de) * 1995-01-24 2003-03-20 Infineon Technologies Ag Schutzanordnung gegen elektrostatische Entladungen in mit Feldeffekt steuerbaren Halbleiterbauelementen
US6441445B1 (en) * 1998-10-06 2002-08-27 Stmicroelectronics S.R.L. Integrated device with bipolar transistor and electronic switch in “emitter switching” configuration
JP2001284584A (ja) * 2000-03-30 2001-10-12 Toshiba Corp 半導体装置及びその製造方法
DE10026740C2 (de) * 2000-05-30 2002-04-11 Infineon Technologies Ag Halbleiterschaltelement mit integrierter Schottky-Diode und Verfahren zu dessen Herstellung
US7132712B2 (en) * 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
CN1520616A (zh) * 2001-04-11 2004-08-11 ��˹�������뵼�幫˾ 具有防止基区穿通的横向延伸基区屏蔽区的功率半导体器件及其制造方法
JP4070485B2 (ja) * 2001-05-09 2008-04-02 株式会社東芝 半導体装置
US6998678B2 (en) * 2001-05-17 2006-02-14 Infineon Technologies Ag Semiconductor arrangement with a MOS-transistor and a parallel Schottky-diode
JP4225711B2 (ja) * 2001-06-29 2009-02-18 株式会社東芝 半導体素子及びその製造方法
JP2003031821A (ja) * 2001-07-17 2003-01-31 Toshiba Corp 半導体装置
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4415767B2 (ja) * 2004-06-14 2010-02-17 サンケン電気株式会社 絶縁ゲート型半導体素子、及びその製造方法
US7952139B2 (en) * 2005-02-11 2011-05-31 Alpha & Omega Semiconductor Ltd. Enhancing Schottky breakdown voltage (BV) without affecting an integrated MOSFET-Schottky device layout
US7297603B2 (en) * 2005-03-31 2007-11-20 Semiconductor Components Industries, L.L.C. Bi-directional transistor and method therefor
JP2006326811A (ja) 2005-05-30 2006-12-07 Asahi Diamond Industrial Co Ltd メタルボンド砥石の製造方法
JP5034461B2 (ja) * 2006-01-10 2012-09-26 株式会社デンソー 半導体装置
US7598567B2 (en) * 2006-11-03 2009-10-06 Cree, Inc. Power switching semiconductor devices including rectifying junction-shunts

Also Published As

Publication number Publication date
JP2009065026A (ja) 2009-03-26
US20100155830A1 (en) 2010-06-24
WO2009031567A1 (ja) 2009-03-12
EP2187441A4 (en) 2011-02-09
EP2187441A1 (en) 2010-05-19
US7872315B2 (en) 2011-01-18
CN101809742A (zh) 2010-08-18
CN101809742B (zh) 2012-08-08

Similar Documents

Publication Publication Date Title
JP4930904B2 (ja) 電気回路のスイッチング装置
JP5217849B2 (ja) 電気回路のスイッチング装置
US11888047B2 (en) Lateral transistors and methods with low-voltage-drop shunt to body diode
US7902604B2 (en) Configuration of gate to drain (GD) clamp and ESD protection circuit for power device breakdown protection
JP5526496B2 (ja) 電界効果半導体装置及びその製造方法
JP4772843B2 (ja) 半導体装置及びその製造方法
TWI695454B (zh) 具有背對背場效應電晶體的雙向開關元件及其製造方法
US7863678B2 (en) Insulated-gate field-effect transistor
JPH11284175A (ja) Ｍｏｓ型半導体装置
JP2009295641A5 (ja)
US10340147B2 (en) Semiconductor device with equipotential ring contact at curved portion of equipotential ring electrode and method of manufacturing the same
JP2017059691A (ja) 半導体装置および半導体装置の製造方法
US11710734B2 (en) Cascode-connected JFET-MOSFET semiconductor device
US20080116520A1 (en) Termination Structures For Semiconductor Devices and the Manufacture Thereof
JP4431761B2 (ja) Ｍｏｓ型半導体装置
JPH06350031A (ja) 集積化構造保護回路

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100611

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111115

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111228

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120123

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

R150 Certificate of patent or registration of utility model

Ref document number: 4930904

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120205

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150224

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250