JP2009295641A5 - - Google Patents
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Description
本発明は、逆方向電圧が印加された時の導通を阻止するためのショットキー接合を伴っているIGFET(絶縁ゲート電界効果トランジスタ)、又はこれに類似の電界効果半導体装置及びその製造方法に関する。
電流容量の大きいIGFETは電気回路のスイッチ等として使用されている。典型的なIGFETのソース電極はソース領域にオーミック接触していると共にボデイ領域(ベース領域)にもオーミック接触している。従って、ドレイン電極とソース電極との間にボデイ領域のチャネルを通る電流通路の他にドレイン領域とボデイ領域との間のPN接合に基づく寄生ダイオード又はボデイダイオード又は内蔵ダイオードを通る電流通路が生じる。IGFETがNチャネル型である場合には、ドレイン電極の電位がソース電極の電位よりも高い時に上記寄生ダイオードは逆バイアス状態となり、ここを通る電流通路が形成されない。しかし、IGFETが使用されている電気回路の要求でドレイン電極の電位がソース電極の電位よりも低くなることがある。この場合には寄生ダイオードが順バイアス状態となり、ここを電流が流れる。インバータ回路(DC-AC変換回路)のスイッチとしてIGFETを使用する場合には、寄生ダイオードを介して回生電流を流すことができるので好都合である。
しかし、寄生ダイオードを通る電流の阻止を要求する電気回路も有る。この要求に応えるために寄生ダイオードの極性(方向)と反対の極性(方向)を有する外部ダイオードをIGFETに直列に接続することが知られている。この外部ダイオードは逆流阻止ダイオードとして機能するために、ドレイン電極の電位がソース電極の電位よりも低くなった時にIGFETに電流が流れることを阻止する。しかし、もし、外部ダイオードをIGFET と同一の半導体基板に形成すると、半導体基板の寸法が必然的に大きくなり、且つ半導体装置がコスト高になる。また、外部ダイオードをIGFETと別の半導体基板に形成すると、IGFETと外部ダイオードとを組み合せた電気回路が大型且つコスト高になる。また、外部ダイオードにIGFETと同一の電流が流れるので、ここでの電力損失が生じる。また、外部ダイオードをIGFETに直列に接続した場合には、ドレイン電極の電位がソース電極の電位よりも低い時、即ち逆方向電圧がIGFETに印加されている時にIGFETの電流を制御することが不可能になる。
上記の外部ダイオードによって生じる問題を解決することを目的としてソース電極をボデイ領域にショットキー接触させたプレーナー構造のIGFETが特開平7−15009号公報(特許文献1)に開示されている。図1に特許文献1の技術思想に従うプレーナー構造のIGFETが示され、図2に図1のIGFETの等価回路が示されている。
図1のプレーナー構造のIGFETは、シリコン半導体基板1とドレイン電極2とソース電極3とゲート電極4とゲート絶縁膜5とを備えている。半導体基体1は、N+型半導体から成る高不純物濃度の第1のドレイン領域6と、N-型半導体から成る低不純物濃度の第2のドレイン領域(又はドリフト領域)7と、P型半導体から成る高不純物濃度の第1ボデイ領域(又はベース領域)8と、P-型半導体から成る低不純物濃度の第2のボデイ領域(又はベース領域)9と、N+型半導体から成る高不純物濃度のソース領域10とから成り、互いに対向している第1及び第2の主面1a、1bを有する。ドレイン電極2は第2の主面1bにおいて第1のドレイン領域6にオーミック(低抵抗)接触し、ソース電極3は第1の主面1aにおいてN+型のソース領域10にオーミック接触していると共にP-型の第2のボデイ領域9にショットキー接触している。ゲート電極4はゲート絶縁膜5を介してP型の第1のボデイ領域8及びP-型の第2のボデイ領域9に対向している。
図1のドレイン電極2の電位がソース電極3の電位よりも高くなるようにドレイン・ソース間に電圧を印加し、且つゲート電極4とソース電極3との間にIGFETをオンにすることができる電圧を印加すると、図1で点線で示すように第1のボデイ領域8と第2のボデイ領域9との表面にN型チャネル11が形成され、ドレイン電極2、第1のドレイン領域6、第2のドレイン領域7、チャネル11、N+型ソース領域10及びソース電極3の経路でドレイン電流が流れる。
図2の等価回路に示すように図1のIGFETは、FETスイッチQ1の他に、第1及び第2のPN接合ダイオードD1、D2とショットキーバリアダイオードD3を有する。第1のダイオードD1はN-型の第2のドレイン領域7とP型の第1のボデイ領域8との間のPN接合に基づく寄生(内蔵)ダイオードであり、第2のPN接合ダイオードD2はP-型の第2のボデイ領域9とN+型ソース領域10との間のPN接合にも基づく寄生(内蔵)ダイオードである。ショットキーバリアダイオードD3はソース電極3とP-型の第2のボデイ領域9との間のショットキー接合に基づくダイオードである。第1のPN接合ダイオードD1はドレイン電極2の電位がソース電極3の電位よりも高い時に逆バイアスされる極性を有し、FETスイッチQ1に対して逆並列に接続されている。第2のPN接合ダイオードD2は第1のPN接合ダイオードD1と反対の極性を有して第1のPN接合ダイオードD1に直列に接続されている。ショットキーバリアダイオードD3を有さない従来の典型的なIGFETにおいては、ショットキーバリアダイオードD3の部分が短絡状態であるので、第2のPN接合ダイオードD2は何らの機能も有さず、等価回路に示されない。ショットキーバリアダイオードD3は第1のPN接合ダイオードD1と逆の極性を有し、第1のPN接合ダイオードD1に直列に接続され、第2のPN接合ダイオードD2に並列に接続されている。
図1及び図2のIGFETにおいて、ドレイン電極2の電位がソース電極3の電位よりも高い時には第1のPN接合ダイオードD1が逆バイアス状態になり、ショットキーバリアダイオードD3が順方向バイアス状態になるので、典型的な従来のIGFETと同様な動作が可能になる。逆にドレイン電極2の電位がソース電極3の電位よりも低い時には、ショットキーバリアダイオードD3及び第2のPN接合ダイオードD2が逆バイアス状態となるので、IGFETのチャネル11以外の部分を流れる逆方向電流が阻止される。
ところで、図1のプレーナー構造の従来のIGFETは次の問題点を有する。
(1) ソース電極3とP-型の第2のボデイ領域9との間のショットキーバリアに基づく電位差(約0.5V)によってP-型の第2のボデイ領域9の電位がN+型ソース領域10の電位よりも高くなる。このため、ドレイン電極2の電位がソース電極3の電位よりも高い時に、N+型ソース領域10からP-型の第2のボデイ領域9への電子の注入が生じる。この電子の注入に基づいてドレイン電極2とソース電極3との間に流れる電流は漏れ電流となる。ドレイン・ソース間の耐圧は漏れ電流の大きさに基づいて決定されるので、上記の漏れ電流が大きくなると、ドレイン・ソース間の耐圧の低下を招く。
(2) 上記の漏れ電流は、N+型ソース領域10の第2のボデイ領域9に隣接する部分の不純物濃度を低くすることによって抑制される。N+型ソース領域10は不純物拡散によって形成されているので、N+型ソース領域10のN型不純物濃度は半導体基体1の第1の主面1aから第2の主面1bに向うに従って低くなる。そこで、N+型ソース領域10を深く形成することによってN+型ソース領域10の第2のボデイ領域9に隣接する部分の不純物濃度を低くすることが考えられる。しかし、N+型ソース領域10を深く形成すると、第1及び第2のボデイ領域8,9も必然的に深く形成しなければならない。第1及び第2のボデイ領域8、9及びソース領域10を深く形成すると、P型及びN型不純物の横方向への拡散が生じ、これ等の表面積が必然的に大きくなり、半導体基板1の面積(チップ面積)がショットキーバリアダイオードを有さない従来の典型的なプレーナー構造のIGFETのそれの例えば約1.7倍になり、小型化が不可能になる。また、第1及び第2のボデイ領域8、9及びソース領域10を深く形成すると、第2のドレイン領域7の第1の主面1aに露出している面からN+型の第1のドレイン領域6までの距離が、従来のショットキーバリアダイオードを有さない典型的なプレーナー構造のIGFETのそれに比べて例えば約1.5倍になる。これにより、図1のショットキーバリアダイオードを有するプレーナー構造のIGFETのオン時におけるドレイン電極2とソース電極3との間の抵抗(オン抵抗)が従来のショットキーバリアダイオードを有さない典型的なプレーナー構造のIGFETのオン抵抗の例えば約4倍になる。このため、図1に示す構造のプレーナー構造のIGFETは実用化されていない。
(1) ソース電極3とP-型の第2のボデイ領域9との間のショットキーバリアに基づく電位差(約0.5V)によってP-型の第2のボデイ領域9の電位がN+型ソース領域10の電位よりも高くなる。このため、ドレイン電極2の電位がソース電極3の電位よりも高い時に、N+型ソース領域10からP-型の第2のボデイ領域9への電子の注入が生じる。この電子の注入に基づいてドレイン電極2とソース電極3との間に流れる電流は漏れ電流となる。ドレイン・ソース間の耐圧は漏れ電流の大きさに基づいて決定されるので、上記の漏れ電流が大きくなると、ドレイン・ソース間の耐圧の低下を招く。
(2) 上記の漏れ電流は、N+型ソース領域10の第2のボデイ領域9に隣接する部分の不純物濃度を低くすることによって抑制される。N+型ソース領域10は不純物拡散によって形成されているので、N+型ソース領域10のN型不純物濃度は半導体基体1の第1の主面1aから第2の主面1bに向うに従って低くなる。そこで、N+型ソース領域10を深く形成することによってN+型ソース領域10の第2のボデイ領域9に隣接する部分の不純物濃度を低くすることが考えられる。しかし、N+型ソース領域10を深く形成すると、第1及び第2のボデイ領域8,9も必然的に深く形成しなければならない。第1及び第2のボデイ領域8、9及びソース領域10を深く形成すると、P型及びN型不純物の横方向への拡散が生じ、これ等の表面積が必然的に大きくなり、半導体基板1の面積(チップ面積)がショットキーバリアダイオードを有さない従来の典型的なプレーナー構造のIGFETのそれの例えば約1.7倍になり、小型化が不可能になる。また、第1及び第2のボデイ領域8、9及びソース領域10を深く形成すると、第2のドレイン領域7の第1の主面1aに露出している面からN+型の第1のドレイン領域6までの距離が、従来のショットキーバリアダイオードを有さない典型的なプレーナー構造のIGFETのそれに比べて例えば約1.5倍になる。これにより、図1のショットキーバリアダイオードを有するプレーナー構造のIGFETのオン時におけるドレイン電極2とソース電極3との間の抵抗(オン抵抗)が従来のショットキーバリアダイオードを有さない典型的なプレーナー構造のIGFETのオン抵抗の例えば約4倍になる。このため、図1に示す構造のプレーナー構造のIGFETは実用化されていない。
本件出願人は、未公開のPCT出願PCT/JP2007/73232 において、上記問題点を解決するために、対のトレンチの中にショットキーバリアダイオードを有するIGFETセルを形成することを提案した。しかし、このPCT出願には、ソース電位がドレイン電位よりも高い電圧即ち逆方向電圧がソース電極とドレイン電極との間に印加されている時の半導体基体(基板)の周辺部における耐圧を向上させる技術が開示されていない。
特開平7―15009号公報
本発明が解決しようとする課題は、ソース電極がボデイ領域にショットキー接触している形式のIGFET又はこれに類似の電界効果半導体装置のオン抵抗の低減及び逆方向電圧が印加されている時の耐圧向上が要求されていることであり、本発明の目的は、上記要求に応えることができる電界効果半導体装置及びその製造方法を提供することである。
上記課題を解決するための本発明は、
第1の主面と該第1の主面に対して平行に延びている第2の主面とを有し且つ前記第1の主面から前記第2の主面に向かって所定の深さを有して延びている少なくとも1対のトレンチを有している半導体基体と、
前記半導体基体の前記第2の主面に露出する面を有し且つ第1導電型不純物を比較的高い濃度で含んでいる第1のドレイン領域と、
前記第1のドレイン領域及び前記対のトレンチの先端部分に隣接配置され且つ前記半導体基体の前記第1の主面の前記対のトレンチよりも外周に露出している部分を有し且つ第1導電型不純物を前記第1のドレイン領域よりも低い濃度で含んでいる第2のドレイン領域と、
前記第2のドレイン領域の中に島状に形成された第2導電型領域であって、前記対のトレンチの相互間に配置されたセル部分と、前記半導体基体の前記複数のトレンチよりも外周に配置され且つ前記第2のドレイン領域との間に平坦なPN接合を形成している第1の外周部分と前記トレンチから前記第1の外周部分よりも離れて配置され且つ前記第1の外周部分よりも低い平均不純物濃度を有し且つ前記第2のドレイン領域との間に湾曲したPN接合を形成している第2の外周部分とを有している第1のボデイ領域と、
第2導電型不純物を前記第1のボデイ領域よりも低い濃度で含み且つ前記第1のボデイ領域に隣接配置された領域であって、前記半導体基体の前記第1の主面の前記対のトレンチの相互間の中央に露出しているショットキーバリアダイオード形成用セル部分と前記半導体基体の前記第1の主面の前記対のトレンチよりも外周に露出しているショットキーバリアダイオード形成用外周部分とを有している第2のボデイ領域と、
第1導電型不純物を含む領域であって、前記対のトレンチの相互間において前記第2のボデイ領域の前記ショットキーバリアダイオード形成用セル部分及び前記トレンチに隣接するように配置され且つ前記半導体基体の前記一方の主面に露出しているセル部分と前記半導体基体の前記第1の主面の前記対のトレンチよりも外周において前記トレンチ及び前記第2のボデイ領域の前記外周部分に隣接するように配置され且つ前記半導体基体の前記一方の主面に露出している外周部分とを有しているソース領域と、
第1導電型不純物を含む領域であって、前記第2のボデイ領域の前記ショットキーバリアダイオード形成用外周部分の外周側に配置され且つ前記ショットキーバリアダイオード形成用外周部分に隣接し且つ前記半導体基体の前記一方の主面に露出しているショットキーバリアダイオード保護半導体領域と、
前記半導体基体の前記第2の主面において前記第1のドレイン領域にオーミック接触しているドレイン電極と、
前記半導体基体の前記第1の主面において前記ソース領域及び前記ショットキーバリアダイオード保護半導体領域にオーミック接触し且つ前記第2のボデイ領域の前記ショットキーバリアダイオード形成用セル部分と前記ショットキーバリアダイオード形成用外周部分とにショットキー接触しているソース電極と、
前記トレンチの壁面に形成されたゲート絶縁膜と、
前記トレンチ内に配置され且つ前記ゲート絶縁膜を介して前記半導体基体の少なくとも前記第1のボデイ領域に対向しているゲート電極と
を備えていることを特徴とする電界効果半導体装置に係わるものである。
第1の主面と該第1の主面に対して平行に延びている第2の主面とを有し且つ前記第1の主面から前記第2の主面に向かって所定の深さを有して延びている少なくとも1対のトレンチを有している半導体基体と、
前記半導体基体の前記第2の主面に露出する面を有し且つ第1導電型不純物を比較的高い濃度で含んでいる第1のドレイン領域と、
前記第1のドレイン領域及び前記対のトレンチの先端部分に隣接配置され且つ前記半導体基体の前記第1の主面の前記対のトレンチよりも外周に露出している部分を有し且つ第1導電型不純物を前記第1のドレイン領域よりも低い濃度で含んでいる第2のドレイン領域と、
前記第2のドレイン領域の中に島状に形成された第2導電型領域であって、前記対のトレンチの相互間に配置されたセル部分と、前記半導体基体の前記複数のトレンチよりも外周に配置され且つ前記第2のドレイン領域との間に平坦なPN接合を形成している第1の外周部分と前記トレンチから前記第1の外周部分よりも離れて配置され且つ前記第1の外周部分よりも低い平均不純物濃度を有し且つ前記第2のドレイン領域との間に湾曲したPN接合を形成している第2の外周部分とを有している第1のボデイ領域と、
第2導電型不純物を前記第1のボデイ領域よりも低い濃度で含み且つ前記第1のボデイ領域に隣接配置された領域であって、前記半導体基体の前記第1の主面の前記対のトレンチの相互間の中央に露出しているショットキーバリアダイオード形成用セル部分と前記半導体基体の前記第1の主面の前記対のトレンチよりも外周に露出しているショットキーバリアダイオード形成用外周部分とを有している第2のボデイ領域と、
第1導電型不純物を含む領域であって、前記対のトレンチの相互間において前記第2のボデイ領域の前記ショットキーバリアダイオード形成用セル部分及び前記トレンチに隣接するように配置され且つ前記半導体基体の前記一方の主面に露出しているセル部分と前記半導体基体の前記第1の主面の前記対のトレンチよりも外周において前記トレンチ及び前記第2のボデイ領域の前記外周部分に隣接するように配置され且つ前記半導体基体の前記一方の主面に露出している外周部分とを有しているソース領域と、
第1導電型不純物を含む領域であって、前記第2のボデイ領域の前記ショットキーバリアダイオード形成用外周部分の外周側に配置され且つ前記ショットキーバリアダイオード形成用外周部分に隣接し且つ前記半導体基体の前記一方の主面に露出しているショットキーバリアダイオード保護半導体領域と、
前記半導体基体の前記第2の主面において前記第1のドレイン領域にオーミック接触しているドレイン電極と、
前記半導体基体の前記第1の主面において前記ソース領域及び前記ショットキーバリアダイオード保護半導体領域にオーミック接触し且つ前記第2のボデイ領域の前記ショットキーバリアダイオード形成用セル部分と前記ショットキーバリアダイオード形成用外周部分とにショットキー接触しているソース電極と、
前記トレンチの壁面に形成されたゲート絶縁膜と、
前記トレンチ内に配置され且つ前記ゲート絶縁膜を介して前記半導体基体の少なくとも前記第1のボデイ領域に対向しているゲート電極と
を備えていることを特徴とする電界効果半導体装置に係わるものである。
なお、請求項2に示すように、前記第2のボデイ領域は、前記第1のボデイ領域と前記ソース領域との間の全部に配置され且つ前記トレンチに隣接し、且つ前記第1のボデイ領域と前記保護半導体領域との間の全部に配置されていることが望ましい。
また、請求項3に示すように、前記第2のボデイ領域は、前記トレンチに隣接しないように形成され、前記ソース領域は前記第1のボデイ領域と前記第2のボデイ領域との両方に隣接し、前記保護半導体領域は前記第1のボデイ領域と前記第2のボデイ領域との両方に隣接していることが望ましい。
また、請求項4に示すように、前記ソース領域の前記セル部分は、前記対のトレンチの一方に隣接する一方の部分と前記対のトレンチの他方に隣接する他方の部分とに分割され、前記第2のボデイ領域の前記セル部分は前記ソース領域の前記セル部分の前記一方の部分と前記他方の部分との間において前記半導体基体の前記第1の主面に露出していることが望ましい。
また、請求項5に示すように、前記ソース領域の前記セル部分は、前記第2のボデイ領域に隣接し且つ前記トレンチにも隣接し且つ前記半導体基体の前記第1の主面に露出した面を有している第1のソース領域と、前記第1のソース領域に隣接し且つ前記第1のソース領域よりも高い不純物濃度を有し且つ前記半導体基体の前記第1の主面に露出している第2のソース領域とから成ることが望ましい。
また、請求項6に示すように、前記ソース電極は前記第2のボデイ領域の前記外周部分の複数箇所に限定的にショットキー接触していることが望ましい。
また、請求項7に示すように、前記第2のボデイ領域の前記外周部分は複数箇所に分割されていることが望ましい。
また、請求項8に示すように、前記第2のボデイ領域の前記外周部分に対して前記ソース電極がショットキー接触している部分の幅(W2)は、前記第2のボデイ領域の前記セル部分が前記ソース電極がショットキー接触している部分の幅(W1)の1/10〜10倍であることが望ましい。
また、請求項9に示すように、前記第2のボデイ領域の前記外周部分に対して前記ソース電極がショットキー接触している部分の幅(W2)は、0.1μm〜20μmであることが望ましい。
また、請求項10に示すように、前記第2のボデイ領域の前記外周部分に対して前記ソース電極がショットキー接触している部分の面積は、前記第2のボデイ領域の前記セル部分が前記ソース電極がショットキー接触している部分の面積の1/10〜10倍であることが望ましい。
また、請求項11に示すように、電界効果半導体装置は、互いに対向する第1及び第2の主面を有し、且つ前記第2の主面に露出するように配置された第1導電型の第1のドレイン領域と、前記第1のドレイン領域に隣接し且つ前記第1のドレイン領域よりも低い第1導電型不純物濃度を有している第2のドレイン領域とを有する半導体基体を用意する工程と、
前記半導体基体の前記第1の主面の外周領域を覆うマスクを形成する工程と、
第2導電型不純物を前記半導体基体の前記第1の主面の前記マスクで覆われていない部分から熱拡散させることによって第1のボデイ領域を形成する工程と、
前記半導体基体の前記第1の主面から前記第2のドレイン領域までの深さと前記半導体基体の前記第1の主面から前記第1のドレイン領域の途中までの深さとの間の深さを有する少なくとも一対のトレンチを形成する工程と、
前記トレンチの側面にゲート絶縁膜を形成する工程と、
前記半導体基体の少なくとも第1のボデイ領域に対して前記ゲート絶縁膜を介して対向しているゲート電極を前記トレンチの中に形成する工程と、
前記トレンチの形成前又は後に、前記半導体基体の前記第1の主面から第1導電型不純物を選択的に且つ導電型が反転しない範囲の濃度で拡散させて前記第1のボデイ領域に隣接し且つ前記第1のボデイ領域よりも低い第2導電型不純物濃度を有している第2のボデイ領域を形成する工程であって、前記第2のボデイ領域として前記半導体基体の前記第1の主面の前記対のトレンチの相互間の中央に露出しているセル部分と前記半導体基体の前記第1の主面の前記対のトレンチよりも外周に露出している外周部分とを得る工程と、
前記トレンチの形成前又は後に、前記半導体基体の前記第1の主面から第1導電型不純物を選択的に拡散させて前記第2のボデイ領域に隣接しているソース領域を形成工程であって、前記ソース領域として前記対のトレンチの相互間において前記第2のボデイ領域の前記セル部分及び前記トレンチに隣接するように配置され且つ前記半導体基体の前記一方の主面に露出しているセル部分と前記半導体基体の前記第1の主面の前記対のトレンチよりも外周側において前記トレンチ及び前記第2のボデイ領域の前記外周部分に隣接するように配置され且つ前記半導体基体の前記一方の主面に露出している外周部分とを得る工程と、
前記ソース領域の形成と同時又は別に、前記半導体基体の前記第1の主面から第1導電型不純物を選択的に拡散させて、前記ソース領域の前記外周部分よりも前記トレンチから離れた位置で前記第2のボデイ領域の前記外周部分に隣接するように配置され且つ前記半導体基体の前記一方の主面に露出している保護半導体領域を形成する工程と、
前記半導体基体の前記第2の主面に前記第1のドレイン領域に対してオーミック接触しているドレイン電極を形成する工程と、
前記半導体基体の前記第1の主面に、前記ソース領域及び前記保護半導体領域にオーミック接触し且つ前記第2のボデイ領域にショットキー接触しているソース電極を形成する工程とで製造することが望ましい。
また、請求項3に示すように、前記第2のボデイ領域は、前記トレンチに隣接しないように形成され、前記ソース領域は前記第1のボデイ領域と前記第2のボデイ領域との両方に隣接し、前記保護半導体領域は前記第1のボデイ領域と前記第2のボデイ領域との両方に隣接していることが望ましい。
また、請求項4に示すように、前記ソース領域の前記セル部分は、前記対のトレンチの一方に隣接する一方の部分と前記対のトレンチの他方に隣接する他方の部分とに分割され、前記第2のボデイ領域の前記セル部分は前記ソース領域の前記セル部分の前記一方の部分と前記他方の部分との間において前記半導体基体の前記第1の主面に露出していることが望ましい。
また、請求項5に示すように、前記ソース領域の前記セル部分は、前記第2のボデイ領域に隣接し且つ前記トレンチにも隣接し且つ前記半導体基体の前記第1の主面に露出した面を有している第1のソース領域と、前記第1のソース領域に隣接し且つ前記第1のソース領域よりも高い不純物濃度を有し且つ前記半導体基体の前記第1の主面に露出している第2のソース領域とから成ることが望ましい。
また、請求項6に示すように、前記ソース電極は前記第2のボデイ領域の前記外周部分の複数箇所に限定的にショットキー接触していることが望ましい。
また、請求項7に示すように、前記第2のボデイ領域の前記外周部分は複数箇所に分割されていることが望ましい。
また、請求項8に示すように、前記第2のボデイ領域の前記外周部分に対して前記ソース電極がショットキー接触している部分の幅(W2)は、前記第2のボデイ領域の前記セル部分が前記ソース電極がショットキー接触している部分の幅(W1)の1/10〜10倍であることが望ましい。
また、請求項9に示すように、前記第2のボデイ領域の前記外周部分に対して前記ソース電極がショットキー接触している部分の幅(W2)は、0.1μm〜20μmであることが望ましい。
また、請求項10に示すように、前記第2のボデイ領域の前記外周部分に対して前記ソース電極がショットキー接触している部分の面積は、前記第2のボデイ領域の前記セル部分が前記ソース電極がショットキー接触している部分の面積の1/10〜10倍であることが望ましい。
また、請求項11に示すように、電界効果半導体装置は、互いに対向する第1及び第2の主面を有し、且つ前記第2の主面に露出するように配置された第1導電型の第1のドレイン領域と、前記第1のドレイン領域に隣接し且つ前記第1のドレイン領域よりも低い第1導電型不純物濃度を有している第2のドレイン領域とを有する半導体基体を用意する工程と、
前記半導体基体の前記第1の主面の外周領域を覆うマスクを形成する工程と、
第2導電型不純物を前記半導体基体の前記第1の主面の前記マスクで覆われていない部分から熱拡散させることによって第1のボデイ領域を形成する工程と、
前記半導体基体の前記第1の主面から前記第2のドレイン領域までの深さと前記半導体基体の前記第1の主面から前記第1のドレイン領域の途中までの深さとの間の深さを有する少なくとも一対のトレンチを形成する工程と、
前記トレンチの側面にゲート絶縁膜を形成する工程と、
前記半導体基体の少なくとも第1のボデイ領域に対して前記ゲート絶縁膜を介して対向しているゲート電極を前記トレンチの中に形成する工程と、
前記トレンチの形成前又は後に、前記半導体基体の前記第1の主面から第1導電型不純物を選択的に且つ導電型が反転しない範囲の濃度で拡散させて前記第1のボデイ領域に隣接し且つ前記第1のボデイ領域よりも低い第2導電型不純物濃度を有している第2のボデイ領域を形成する工程であって、前記第2のボデイ領域として前記半導体基体の前記第1の主面の前記対のトレンチの相互間の中央に露出しているセル部分と前記半導体基体の前記第1の主面の前記対のトレンチよりも外周に露出している外周部分とを得る工程と、
前記トレンチの形成前又は後に、前記半導体基体の前記第1の主面から第1導電型不純物を選択的に拡散させて前記第2のボデイ領域に隣接しているソース領域を形成工程であって、前記ソース領域として前記対のトレンチの相互間において前記第2のボデイ領域の前記セル部分及び前記トレンチに隣接するように配置され且つ前記半導体基体の前記一方の主面に露出しているセル部分と前記半導体基体の前記第1の主面の前記対のトレンチよりも外周側において前記トレンチ及び前記第2のボデイ領域の前記外周部分に隣接するように配置され且つ前記半導体基体の前記一方の主面に露出している外周部分とを得る工程と、
前記ソース領域の形成と同時又は別に、前記半導体基体の前記第1の主面から第1導電型不純物を選択的に拡散させて、前記ソース領域の前記外周部分よりも前記トレンチから離れた位置で前記第2のボデイ領域の前記外周部分に隣接するように配置され且つ前記半導体基体の前記一方の主面に露出している保護半導体領域を形成する工程と、
前記半導体基体の前記第2の主面に前記第1のドレイン領域に対してオーミック接触しているドレイン電極を形成する工程と、
前記半導体基体の前記第1の主面に、前記ソース領域及び前記保護半導体領域にオーミック接触し且つ前記第2のボデイ領域にショットキー接触しているソース電極を形成する工程とで製造することが望ましい。
本発明の電界効果半導体装置は前述のPCT出願と同様に次の(1)(2) の効果が有する他に、次の(3)(4)の効果を有する。
(1)チャネル(電流通路)がトレンチに沿って縦方向に形成され、且つ対のトレンチの相互間に制限されて第1及び第2のボデイ領域(ベース領域)のセル部分、及びソース領域のセル部分が配置されている。従って、IGFET又はこれに類似の電界効果半導体装置の小型化を図ることができる。
(2)対のトレンチの相互間において第2のドレイン領域(ドリフト領域)が半導体基体の第1の主面に露出しない構成であるので、第2のドレイン領域の対のトレンチ間の厚みを図1の従来のIGFETに比べて小さくすることができ、IGFET又はこれに類似の電界効果半導体装置のオン抵抗を低減することができる。即ち、本発明によれば、チャネルと第1のドレイン領域との間の距離を短くすることができ、電界効果半導体装置のオン抵抗を低減することができる。
(3)第1のボデイ領域が第2のドレイン領域の中に島状に形成され、この端部が半導体基体の第1の主面に露出し、第1のボデイ領域と第2のドレイン領域とのPN接合面も半導体基体の第1の主面に露出する。このため、第1のボデイ領域と第2のドレイン領域とのPN接合の露出部を容易且つ良好に保護することができ、耐圧向上を図ることができる。
(4)N型の保護半導体領域40及びN型の第1のソース領域38の外周部分51が第2のボデイ領域37のショットキーバリアダイオード形成用外周部分53のガードリングとして機能し、ショットキーバリアダイオード形成用外周部分53とソース電極23とで形成されるショットキーバリアダイオードを逆方向電圧から良好に保護することができる。
また、請求項6〜9の発明によれば、第2のボデイ領域の外周部分に対してソース電極がショットキー接触している部分の面積又は幅が制限されるために、ドレイン電極とソース電極との間がオフに制御され且つソース電極の電位がドレイン電極の電位よりも高い逆方向電圧がソース電極とドレイン電極との間に印加されている時に、第2のボデイ領域の外周部分のショットキー接触面から放出される多数キャリア(例えばホール)の量が抑制される。この結果、逆方向電圧が印加されている時における電界効果半導体装置の外周部分の耐圧が高くなる。
(1)チャネル(電流通路)がトレンチに沿って縦方向に形成され、且つ対のトレンチの相互間に制限されて第1及び第2のボデイ領域(ベース領域)のセル部分、及びソース領域のセル部分が配置されている。従って、IGFET又はこれに類似の電界効果半導体装置の小型化を図ることができる。
(2)対のトレンチの相互間において第2のドレイン領域(ドリフト領域)が半導体基体の第1の主面に露出しない構成であるので、第2のドレイン領域の対のトレンチ間の厚みを図1の従来のIGFETに比べて小さくすることができ、IGFET又はこれに類似の電界効果半導体装置のオン抵抗を低減することができる。即ち、本発明によれば、チャネルと第1のドレイン領域との間の距離を短くすることができ、電界効果半導体装置のオン抵抗を低減することができる。
(3)第1のボデイ領域が第2のドレイン領域の中に島状に形成され、この端部が半導体基体の第1の主面に露出し、第1のボデイ領域と第2のドレイン領域とのPN接合面も半導体基体の第1の主面に露出する。このため、第1のボデイ領域と第2のドレイン領域とのPN接合の露出部を容易且つ良好に保護することができ、耐圧向上を図ることができる。
(4)N型の保護半導体領域40及びN型の第1のソース領域38の外周部分51が第2のボデイ領域37のショットキーバリアダイオード形成用外周部分53のガードリングとして機能し、ショットキーバリアダイオード形成用外周部分53とソース電極23とで形成されるショットキーバリアダイオードを逆方向電圧から良好に保護することができる。
また、請求項6〜9の発明によれば、第2のボデイ領域の外周部分に対してソース電極がショットキー接触している部分の面積又は幅が制限されるために、ドレイン電極とソース電極との間がオフに制御され且つソース電極の電位がドレイン電極の電位よりも高い逆方向電圧がソース電極とドレイン電極との間に印加されている時に、第2のボデイ領域の外周部分のショットキー接触面から放出される多数キャリア(例えばホール)の量が抑制される。この結果、逆方向電圧が印加されている時における電界効果半導体装置の外周部分の耐圧が高くなる。
次に、図面を参照して本発明の実施形態を説明する。
図3に示す本発明の実施例1に従うショットキーバリアダイオードを含む縦型絶縁ゲート電界効果トランジスタ即ち縦型IGFET20は、トレンチ構造IGFETと呼ぶこともできるものであって、大別して半導体基体21とドレイン電極22とソース電極23とゲート電極24とゲート絶縁膜25と保護絶縁膜26と分離絶縁膜27とから成る。
半導体基体21は半導体基板と呼ぶこともできるものであって、シリコン基板から成り、図3に示すように第1の主面28とこれに対向する第2の主面29を有し、更に、所定の深さを有して第1の主面28から第2の主面29に向って延びているトレンチ(溝)30を有する。半導体基体21は、図4に示すように平面的に見て第1、第2、第3及び第4の辺101,102,103,104を有する四角形に形成されている。この実施例1のトレンチ(溝)30は、半導体基体21を複数のセルに分割するための複数のセル用トレンチ31と、該複数のセル用トレンチ31を相互に連結するための第1及び第2の連結トレンチ32,33とから成る。複数のセル用トレンチ31は、平面的に見て帯状パターンを有し且つ図4から明らかなように半導体基体21の第2及び第4の辺102,104に対して平行に配置され且つ互いに平行に配置されている。第1の連結トレンチ32は平面的に見て帯状パターンを有し且つ半導体基体21の第1の辺101に平行に配置され且つ複数のセル用トレンチ31の一端を相互に連結している。第2の連結トレンチ33は平面的に見て帯状パターンを有し且つ半導体基体21の第3の辺103に平行に配置され且つ複数のセル用トレンチ31の他端を相互に連結している。互いに対向する一対のセル用トレンチ31によって1つのセルが構成されている。従って、IGFETを構成するためには少なくとも一対のセル用トレンチ31が必要である。
平面的に見て半導体基体21の第1の辺101から第3の辺103に向って直線的に延びている各セル用トレンチ31の一端近傍及び他端近傍に空乏層を良好に形成するために各セル用トレンチ31と同様にゲート電極24を有する第1及び第2の連結トレンチ32,33を設けることが望ましい。しかし、第1及び第2の連結トレンチ32,33を省き、各セル用トレンチ31を半導体基体21の第1の辺101及び第3の辺103に達するように変形することもできる。
また、一方及び他方の連結トレンチ32、33を省き、この代わりに複数のセル用トレンチ31を囲む環状の外周トレンチを設けることもできる。なお、図4の一方及び他方の連結トレンチ32、33と複数のセル用トレンチ31の内で最も左に配置された1つのトレンチ31と最も右に配置された1つのトレンチ31とを外周トレンチと呼ぶこともできる。
平面的に見て半導体基体21の第1の辺101から第3の辺103に向って直線的に延びている各セル用トレンチ31の一端近傍及び他端近傍に空乏層を良好に形成するために各セル用トレンチ31と同様にゲート電極24を有する第1及び第2の連結トレンチ32,33を設けることが望ましい。しかし、第1及び第2の連結トレンチ32,33を省き、各セル用トレンチ31を半導体基体21の第1の辺101及び第3の辺103に達するように変形することもできる。
また、一方及び他方の連結トレンチ32、33を省き、この代わりに複数のセル用トレンチ31を囲む環状の外周トレンチを設けることもできる。なお、図4の一方及び他方の連結トレンチ32、33と複数のセル用トレンチ31の内で最も左に配置された1つのトレンチ31と最も右に配置された1つのトレンチ31とを外周トレンチと呼ぶこともできる。
半導体基体21は、大別してN+型半導体から成る高いN型不純物濃度を有する第1のドレイン領域34と、第1のドレイン領域34よりもN型不純物濃度が低いN-型半導体から成る第2のドレイン領域35と、ベース領域と呼ぶこともできるP型半導体から成る第1のボデイ領域36と、第1のボデイ領域(ベース領域)36よりも低いP型不純物濃度を有するP-型半導体から成る第2のボデイ領域37と、N型半導体から成る比較的不純物濃度の低い第1のソース領域38と、第1のソース領域38よりも高いN型不純物濃度を有するN+型半導体から成る第2のソース領域39と、トレンチ30よりも外周側に配置され且つ第1のソース領域38とほぼ同一のN型不純物濃度を有するショットキーバリアダイオード保護半導体領域40とを有している。半導体基体21は、図3において説明の都合上鎖線で区画されている複数のセル用トレンチ31を含む中央部分41と該中央部分41よりも外側の外周部分42とを有する。次に、半導体基体21の各領域を詳しく説明する。
N+型(第1導電型)の第1のドレイン領域34は、半導体基体21の第2の主面29に露出し、且つ比較的高いN型不純物濃度(例えば1×1019cm-3〜1×1020cm-3)を有し、且つ半導体基体21の第2の主面29とトレンチ30との間隔よりも小さい第1の厚さT1を有している。第1のドレイン領域34の厚さは図3において鎖線で区画して示す半導体基体21の中央部分41と外周部分42とのいずれにおいても同一である。
N-型の第2のドレイン領域35は、ドリフト領域と呼ばれることもある部分であって、第1のドレイン領域34に隣接配置され且つIGFETの高耐圧化のために第1のドレイン領域34よりも低い不純物濃度(例えば1×1015cm-3〜1×1017cm-3)を有している。半導体基体21の中央部分41におけるN-型の第2のドレイン領域35の第2の厚さT2は、セル用トレンチ31と第1のドレイン領域34との間隔T0以上(同じ又は大きく)に設定されている。この第2のドレイン領域35は、複数のセル用トレンチ31を含む半導体基体21の中央部分41では第1の主面28に露出しておらず、半導体基体21の複数のセル用トレンチ31よりも外側の外周部分42において第1のボデイ領域36を囲むように第1の主面28に露出している。第2のドレイン領域35を半導体基体21の中央部分41に露出させない構造にすると、隣合う2つのセル用トレンチ31の相互間隔を狭くすることができ、IGFETの小型化を図ることができる。不純物濃度の低い第2のドレイン領域35はバイポーラトランジスタの周知の高抵抗コレクタ領域と同様に機能する。
複数のセル用トレンチ31のそれぞれは、半導体基体21の第1の主面28から第2の主面29に向かって延びており、N-型の第2のドレイン領域35に少し食い込んでいる。セル用トレンチ31の深さは、第1の主面28からN-型の第2のドレイン領域35まで、又は第1の主面28からN-型の第2のドレイン領域35とN+型の第1のドレイン領域34との間の途中までに設定される。なお、互いに平行な第1及び第2の主面28,29に対してセル用トレンチ31はほぼ垂直に延びている。1つのIGFETセル(微小IGFET)は1つの対のセル用トレンチ31の相互間に形成される。図3には1つの対のセル用トレンチ31が示されているのみであるが、実際には図4から明らかなように複数の対のセル用トレンチ31が設けられているので、複数の対のセル用トレンチ31で区画された複数のIGFETセルが存在する。
P型の第1のボデイ領域36はベース領域と呼ぶこともできるものであって、N-型の第2のドレイン領域35に隣接配置され且つトレンチ30(セル用トレンチ31及び対の連結トレンチ32,33の全て)にも隣接している。更に詳細には、この実施例の第1のボデイ領域36は、半導体基体21の第1の主面28即ちN-型の第2のドレイン領域35の表面からP型不純物を選択拡散することによってN-型の第2のドレイン領域35の中に島状に形成されている。従って、第2のドレイン領域35と第1のボデイ領域36との間のPN接合43は、半導体基体21の第1の主面28に対して平行な平坦部分とこの平坦部分から第1の主面28に至る湾曲部分とを有する。
P型の第1のボデイ領域36は、対のセル用トレンチ31の相互間に配置され且つ第2のドレイン領域35との間に平坦なPN接合を形成しているセル部分44と、セル用トレンチ31よりも外側に配置され且つ第2のドレイン領域35との間に平坦なPN接合を形成している第1の外周部分45と、セル用トレンチ31から第1の外周部分45よりも離れて配置され且つ第1の外周部分45よりも低い平均不純物濃度を有し且つ第2のドレイン領域35との間に湾曲したPN接合を形成している第2の外周部分46とを有している。図3において、P型の第1のボデイ領域36の第1の外周部分45と第2の外周部分46とは鎖線で区画されて示されている。
P型の第1のボデイ領域36は、図7に示すように半導体基体21の第1の主面28上に形成された不純物選択拡散用マスク47の開口48を介してP型不純物(例えばボロン)を熱拡散することによって形成されている。従って、第1のボデイ領域36のP型の不純物濃度は、半導体基体21の第1の主面28から 第1のボデイ領域36とN-型の第2のドレイン領域35との間のPN接合43に近づくに従って徐々に低下する。また、マスク47で覆われた部分に相当する図3に示す第1のボデイ領域36の第2の外周部分46のP型の平均不純物濃度は、第1のボデイ領域36のセル部分44及び第1の外周部分45のP型の平均不純物濃度よりも低くなる。第1のボデイ領域36のセル部分44及び第1の外周部分45のP型の平均不純物濃度は、例えば2×1016cm-3〜2×1017cm-3であり、第1のボデイ領域36の第2の外周部分46のP型の平均不純物濃度は、セル部分44及び第1の外周部分45のそれよりも少し低い値(例えば1×1016cm-3〜1×1017cm-3)である。なお、第1のボデイ領域36のセル部分44及び第1の外周部分45のP型不純物の平均濃度は、ゲート導電体24とソース電極23との間にしきい値以上のゲート制御電圧が印加された時に点線で示すN型チャネル49が第1のボデイ領域36に発生するように決定されている。
第1のボデイ領域36と第2のドレイン領域35との間のPN接合43によって図5に示す第1のPN接合ダイオードD1が形成されている。第1のボデイ領域36のセル部分44及び第1の外周部分45における半導体基体21の第1の主面28からPN接合43までの厚みは、半導体基体21の中央部分41における第2のドレイン領域35の厚みT2よりも厚く設定されている。
P-型の第2のボデイ領域37は、第2のベース領域又はショットキーバリアダイオード形成用半導体領域と呼びこともできるものであって、P型不純物を第1のボデイ領域36のセル部分44及び第1の外周部分45よりも低い濃度で含み且つ第1のボデイ領域36に隣接配置されている。この第2のボデイ領域37は、半導体基体21の第1の主面28の対のセル用トレンチ31の相互間の中央に露出しているショットキーバリアダイオード形成用セル部分50と、半導体基体21の第1の主面28のセル用トレンチ31よりも外周側に露出しているショットキーバリアダイオード形成用外周部分51とを有する。この実施例では、第2のボデイ領域37のショットキーバリアダイオード形成用セル部分50とショットキーバリアダイオード形成用外周部分51とがセル用トレンチ31にも隣接しているが、セル用トレンチ31に隣接しないように形成することもできる。P-型の第2のボデイ領域37はソース電極23とのショットキー接合によって例えば逆耐圧(ソース電位がドレイン電位よりも高い電圧がソース・ドレイン間に印加されている時の耐圧)が10V以上のショットキーバリアダイオードを得るために設けられている。逆耐圧を10V以上のショットキーバリアダイオードを得るために、P-型の第2のボデイ領域37の表面の不純物濃度は、第1のボデイ領域36のセル部分44及び第1の外周部分45の平均不純物濃度よりも低い値(例えば1×1015cm-3〜2×1016cm-3)に決定されている。P-型の第2のボデイ領域37とソース電極23とのショットキー接合によって形成されたショットキーバリアダイオードは、図5においてD3で示されている。ショットキーバリアダイオード形成用セル部分50とソース電極23とのショットキー接合によってショットキーバリアダイオードが形成されるとともにショットキーバリアダイオード形成用外周部分51とソース電極23とのショットキー接合によってもショットキーバリアダイオードが形成される。これ等のショットキーバリアダイオードは互いに並列接続されているので、並列接続された複数のショットキーバリアダイオードをまとめたものが図5では1つのD3で示されている。IGFETがオン制御されている時には、P-型の第2のボデイ領域37にもセル用トレンチ31に沿ってチャネル49が生じる。
図3のIGFET20では、第2のボデイ領域37のショットキーバリアダイオード形成用セル部分50がソース電極23に対して第1の幅W1で接触していると共に、第2のボデイ領域37のショットキーバリアダイオード形成用外周部分51がソース電極23に第2の幅W2で接触している。第2のボデイ領域37のショットキーバリアダイオード形成用外周部分51がソース電極23に接触している第2の幅W2又は面積がIGFETの耐圧に深く関係していることが、本願発明者によって解明された。この第2の幅W2又は面積とIGFETの逆耐圧との関係の詳細は後述する。
図3のIGFET20では、第2のボデイ領域37のショットキーバリアダイオード形成用セル部分50がソース電極23に対して第1の幅W1で接触していると共に、第2のボデイ領域37のショットキーバリアダイオード形成用外周部分51がソース電極23に第2の幅W2で接触している。第2のボデイ領域37のショットキーバリアダイオード形成用外周部分51がソース電極23に接触している第2の幅W2又は面積がIGFETの耐圧に深く関係していることが、本願発明者によって解明された。この第2の幅W2又は面積とIGFETの逆耐圧との関係の詳細は後述する。
N型の第1のソース領域38は、P-型の第2のボデイ領域37及びセル用トレンチ31にも隣接し且つ半導体基体21の第1の主面28に露出している。即ち、N型の第1のソース領域38は、P-型の第2のボデイ領域37の中に島状に形成されている。N型の第1のソース領域38は、対のセル用トレンチ31の相互間に配置され且つ第2のボデイ領域37のショットキーバリアダイオード形成用セル部分50によって左右に分割された対の部分からなるセル部分52と、半導体基体21の複数のセル用トレンチ31の内の最も外側のセル用トレンチよりも外側に配置された外周部分53とを有する。N型の第1のソース領域38のセル部分52は、P-型の第2のボデイ領域37のショットキーバリアダイオード形成用セル部分50及びセル用トレンチ31に隣接し、且つ半導体基体21の第1の主面28に露出している。N型の第1のソース領域38の外周部分53はP-型の第2のボデイ領域37のショットキーバリアダイオード形成用外周部分51及び複数のセル用トレンチ31の内の最も外側のセル用トレンチに隣接し、且つ半導体基体21の第1の主面28に露出している。なお、N型の第1のソース領域38の外周部分53は、N型の保護半導体領域40と同様なショットキーバリアダイオードを保護するガードリングとしての機能も有するので、ショットキーバリアダイオード保護半導体領域と呼ぶこともできる。
N型の第1のソース領域38と第2のボデイ領域37とのPN接合によって図5に示す第2のPN接合ダイオードD2が形成されている。第2のPN接合ダイオードD2はショットキバリアダイオードD3と同一又はこれ以上の逆耐圧を有するように形成される。従って、N型の第1のソース領域38のN型不純物濃度は、第2のPN接合ダイオードD2に要求された逆耐圧を得ることができる値(例えば1×1016cm-3〜1×1018cm-3)に決定される。
N+型の第2のソース領域39は、第1のソース領域38及びセル用トレンチ31に隣接し、且つ半導体基体21の第1の主面28に露出している。即ち、N+型の第2のソース領域39は、第1のソース領域38の中に島状に形成されている。N+型の第2のソース領域39は、対のセル用トレンチ31の相互間に配置され且つ第1のソース領域38と第2のボデイ領域37のショットキーバリアダイオード形成用セル部分50によって左右に分割された対の部分からなるセル部分54と、半導体基体21のセル用トレンチ31よりも外側に配置された外周部分55とを有する。N+型の第2のソース領域39のセル部分54は、第1のソース領域38のセル部分52及びセル用トレンチ31に隣接し、且つ半導体基体21の第1の主面28に露出している。N+型の第2のソース領域39の外周部分55は第1のソース領域38の外周部分53及び複数のセル用トレンチ31の内の最も外側のセル用トレンチに隣接し、且つ半導体基体21の第1の主面28に露出している。N+型の第2のソース領域39はソース電極3を良好に接続させるためのものであり、第1のソース領域38よりも高いN型不純物濃度(例えば1×1018cm-3〜1×1020cm-3)を有する。
N型のショットキーバリアダイオード保護半導体領域40は、ガードリングと呼ぶことができるものであり、第2のボデイ領域37のショットキーバリアダイオード形成用外周部分51とソース電極23とがショットキー接触している部分よりも外側において第2のボデイ領域37のショットキーバリアダイオード形成用外周部分51の中に島状に形成されている。更に詳細には、このN型のショットキーバリアダイオード保護半導体領域40は、第2のボデイ領域37のショットキーバリアダイオード形成用外周部分51に隣接配置され且つ半導体基体21の第1の主面28に露出している。ショットキーバリアダイオード保護半導体領域40の露出表面の一部はソース電極23の端部で覆われている。N型のショットキーバリアダイオード保護半導体領域40とP-型のショットキーバリアダイオード形成用外周部分51との間のPN接合の端は半導体基体21の第1の主面28に露出している。このN型のショットキーバリアダイオード保護半導体領域40は、N型の第1のソース領域38と同時に形成されたものであり、同一のN型不純物濃度を有し、ドレイン電極22とソース電極23との間に逆方向電圧が印加された時において、第2のボデイ領域37のショットキーバリアダイオード形成用外周部分51とソース電極3とによるショットキーバリアダイオードを保護してショットキーバリアダイオードの耐圧を向上させる機能即ちガードリング機能を有する。図3の実施例では、N型のショットキーバリアダイオード保護半導体領域40の中にN+型の第2のソース領域39に対応するものが設けられていないが、これを設けることもできる。
ソース電極23は半導体基体21の第1の主面28の上に配置され、第1及び第2のソース領域38,39、及びN型のショットキーバリアダイオード保護半導体領域40にオーミック接触し、第2のボデイ領域37にショットキー接触している。このソース電極23は例えばTi(チタン)層と、このTi(チタン)層の上に配置したAl(アルミニウム)層又はAlシリサイド層から成り、説明的に示すソース端子Sに接続されている。
ドレイン電極22は、例えばAl等の金属から成り、半導体基体21の第2の主面29においてN+型の第1のドレイン領域34にオーミック接触し、且つ説明的に示すドレイン端子Dに接続されている。
ゲート絶縁膜25は、シリコン酸化膜から成り、セル用トレンチ31の壁面に形成されている。ゲート電極24は、セル用トレンチ31の中に充填された不純物ドープの多結晶シリコンから成る。不純物がドープされた多結晶シリコンは導電性を有するので、金属と同様にゲート電極24として機能する。勿論ゲート電極24を金属で形成することもできる。図3においてソース電極23とゲート電極24との間に分離絶縁膜27が配置され、両者が電気的に分離されている。このゲート電極24は説明的に示されているゲート端子Gに電気的に接続されている。ゲート電極24のゲート端子Gに対する接続は、ソース電極23で覆われていない半導体基体21の第1の主面28上の一部を使用して行われている。
保護絶縁膜26は半導体基体21の第1の主面28のソース電極23で覆われていない部分に設けられ、第2のドレイン領域35と第1のボデイ領域36との間のPN接合43、及びN型のショットキーバリアダイオード保護半導体領域40と第2のボデイ領域37との間のPN接合を保護している。なお、保護絶縁膜26を分離絶縁膜27と同一材料で同時に形成することもできる。
保護絶縁膜26は半導体基体21の第1の主面28のソース電極23で覆われていない部分に設けられ、第2のドレイン領域35と第1のボデイ領域36との間のPN接合43、及びN型のショットキーバリアダイオード保護半導体領域40と第2のボデイ領域37との間のPN接合を保護している。なお、保護絶縁膜26を分離絶縁膜27と同一材料で同時に形成することもできる。
IGFET20とこの制御回路とから成る電気回路が図5に原理的に示されている。図5に示す図3のIGFET20の等価回路は図2に示す従来のショットキーバリアダイオードを伴なったIGFETと同一であり、FETスイッチQ1と、第1及び第2のPN接合ダイオード(寄生ダイオード)D1、D2と、ショットキ−バリアダイオード(寄生ダイオード)D3とから成る。図3のPN接合43に相当する第1のPN接合ダイオードD1はドレイン端子Dとソース端子Sとの間に逆方向極性を有して接続され、第2のボデイ領域37と第1のソース領域38並びにショットキーバリアダイオード保護半導体領域40との間のPN接合に相当する第2のPN接合ダイオードD2、及びショットキーバリアダイオード形成用セル部分50並びにショットキーバリアダイオード形成用外周部分51とソース電極23との間のショットキー接合に相当するショットキーバリアダイオードD3は、ドレイン端子Dとソース端子Sとの間に第1のPN接合ダイオードD1を介して順方向極性を有して接続されている。なお、ここで、順方向極性とはドレイン端子Dの電位がソース端子Sの電位よりも高い時にダイオードが順バイアスされる極性であり、逆方向極性とはドレイン端子Dの電位がソース端子Sの電位よりも高い時にダイオードが逆バイアスされる極性である。
IGFET20を駆動するために、第1の直流電源+Eと第2の直流電源−Eが設けられ、第1の直流電源+Eの正端子が第1のスイッチS1を介してドレイン端子Dに接続され、負端子が負荷60を介してソース端子Sに接続されている。また、第2の直流電源−Eの正端子が第2のスイッチS2と負荷60とを介してソース端子Sに接続され、負端子がドレイン端子に接続されている。従って、第1のスイッチS1がオンの時に、ドレイン端子Dの電位がソース端子Sの電位よりも高くなる正方向電圧がIGFET20に印加され、第2のスイッチS2がオンの時に、ソース端子Sの電位がドレイン端子Dの電位よりも高い逆方向電圧がIGFET20に印加される。なお、第1及び第2の直流電源+E、−E、と第1及び第2のスイッチS1、S2の部分を交流電源または双方向電圧発生回路に置き換えることもできる。
ソース端子Sとゲート端子Gとの間にゲート制御回路61が接続されている。ゲート制御回路61はゲート制御電源EgとゲートスイッチSgとから成る。ゲートスイッチSgは例えばトランジスタから成り、これがオンになるとゲート端子Gにゲート制御電源Egの電圧が印加される。また、ゲート制御電源Egの電圧振幅が変化すると、IGFET20のドレイン電流が変化する。
図5のIGFET20の制御回路は、IGFET20の双方向オン・オフ動作(交流スイッチ動作)及び双方向の電流制御動作を可能にするために第1及び第2の補助スイッチSa、Sbを有する。第1の補助スイッチSaはソース端子Sとゲート端子Gとの間に接続されている。第2の補助スイッチSbはゲート端子Gとドレイン端子Dとの間に接続されている。第1及び第2の補助スイッチSa、Sbは機械的スイッチで示されているが、トランジスタ等の制御可能な電子スイッチで構成することが望ましい。
第1の補助スイッチSaは、第1のスイッチS1がオン状態に制御されてドレイン端子Dの電位がソース端子Sの電位よりも高くなっておリ同時にゲートスイッチSgがオフ状態の時に、オン制御される。第1の補助スイッチSaがオンになると、ソース端子Sとゲート端子Gとの間が短絡され、ゲート端子Gがソース端子Sと同電位になり、図3で点線で示すチャネル49を確実に閉じること即ち消滅させることができ、ドレイン電流が確実に遮断される。従って、ドレイン・ソース間に正方向電圧が印加されている期間のIGFET20の耐圧は、第1のPN接合ダイオードD1の耐圧にほぼ等しくなる。
第2のスイッチS2がオン状態であってIGFET20のソース端子Sの電位がドレイン端子Dの電位より高くなっており且つ制御スイッチSgがオフ制御されている時に、第2の補助スイッチSbがオン制御されると、ドレイン端子Dとゲート端子Gとの間が第2の補助スイッチSbで短絡される。これにより、IGFET20はオフ状態に保たれ、ドレイン電流が流れない。このようにIGFET20に逆方向電圧が印加されている状態では、第2のPN接合ダイオードD2及びショットキーバリアダイオードD3が逆バイアス状態になり、逆方向電圧が印加されている時のIGFET20の耐圧は第2のPN接合ダイオードD2及びショットキーバリアダイオードD3の耐圧で決定される。
第1及び第2の補助スイッチSa、Sbの両方がオフの時には、ドレイン端子Dの電位がソース端子Sの電位よりも高い時とソース端子Sの電位がドレイン端子Dの電位より高い時のいずれにおいても、ゲート制御回路61の制御信号によってドレイン電流を制御できる。即ち、ゲート端子Gとソース端子Sとの間にゲート電源Egから閾値以上の電圧を印加すると、第1及び第2のボデイ領域37、38にチャネル49が形成され、ドレイン端子Dとソース端子Sとの間が導通状態になる。また、ゲート電源Egの電圧振幅を変えることによってドレイン電流の大きさを変えることができる。
図5においてゲート制御回路61はゲートスイッチSgを有しているが、このゲートスイッチSgを省いてゲート電源(ゲート信号源)Egをソース端子Sとゲート端子Gとの間に常に接続することができる。
以上の説明から明らかなように、本実施例のIGFET20を双方向スイッチとして使用することができる。
図5においてゲート制御回路61はゲートスイッチSgを有しているが、このゲートスイッチSgを省いてゲート電源(ゲート信号源)Egをソース端子Sとゲート端子Gとの間に常に接続することができる。
以上の説明から明らかなように、本実施例のIGFET20を双方向スイッチとして使用することができる。
図3、及び図6〜図9を参照して図3に示すIGFET20の製造方法の1例を説明する。なお、説明を容易にするために図6〜図9の半導体基体21の完成前の各半導体領域と完成後の各半導体領域に同一の参照符号が付されている。
まず、図6に示すように、図3のN+型半導体から成る第1のドレイン領域34とN-型半導体から成る第2のドレイン領域35とを得るための半導体領域を有するシリコン半導体基体21を用意する。N+型の第1のドレイン領域34は半導体基体21の第2の主面29からのN型不純物の拡散によって形成されている。しかし、N+型の第1のドレイン領域34をエピタキシャル成長で形成することもできる。
次に、図7に示すように、半導体基体21の第1の主面28上に開口48を有するマスク47を形成し、このマスク47の開口48を通してP型不純物(例えばボロン)を熱拡散することによってN-型の第2のドレイン領域35に隣接する第1のボデイ領域36を島状に形成する。N-型の第2のドレイン領域35とP型の第1のボデイ領域36との間のPN接合43は、半導体基体21の中央部分において第1の主面28に対して平行な平坦であるが、端部において湾曲している。既に説明したように第1のボデイ領域36のマスク47で覆われている第2の外周部分46のP型の平均不純物濃度はマスク47で覆われていない部分のそれよりも低い。
次に、半導体基体21の第1の主面28側からの周知の異方性エッチングによって図8に示すセル用トレンチ31及び図4に示す第1及び第2の連結トレンチ32,33から成るトレンチ30を形成する。このトレンチ30はN-型の第2のドレイン領域35に達するように形成する。なお、トレンチ30を形成する工程を図3に示すの第2のボデイ領域を形成した後、又は第1のソース領域38を形成した後、又は第2のソース領域39を形成した後に移すことができる。
次に、シリコンから成る半導体基板21に対して熱酸化処理を施して図9に示すようにシリコン酸化物から成るゲート絶縁膜25をトレンチ30の壁面に形成し、更に導電性を有する多結晶シリコンから成るゲート電極24をトレンチ30の中に形成する。なお、図9ではゲート電極24の上面が半導体基体21の第1の主面28に一致しているが、これを第1の主面28よりも低くすること、又は高くすることもできる。
次に、シリコンから成る半導体基板21に対して熱酸化処理を施して図9に示すようにシリコン酸化物から成るゲート絶縁膜25をトレンチ30の壁面に形成し、更に導電性を有する多結晶シリコンから成るゲート電極24をトレンチ30の中に形成する。なお、図9ではゲート電極24の上面が半導体基体21の第1の主面28に一致しているが、これを第1の主面28よりも低くすること、又は高くすることもできる。
次に、P型の第1のボデイ領36の表面即ち半導体基体21の第1の主面28からN型不純物(例えばリン)を導電型がN型に反転しない程度の濃度に拡散して図3に示すようにP-型の第2のボデイ領域37を形成する。このN型不純物の拡散によってP型の第1のボデイ領域36のP型不純物が相殺されて第1のボデイ領域36よりも低いP型不純物濃度を有する第2のボデイ領域37が得られる。
次に、第2のボデイ領域37の中に選択的にN型不純物(例えばリン)を拡散して図3に示すようN型の第1のソース領域38及び保護半導体領域40を形成する。第1のソース領域38の形成により、P-型の第2のボデイ領域37の拡散の深さが部分的に更に深くなる。
次に、第1のソース領域38の中にN型不純物(例えばヒ素)を選択的に拡散して図3に示すN+型の第2のソース領域39を形成する。
しかる後、図3に示す絶縁膜26,27、ドレイン電極22及びソース電極23を形成してIGFETを完成させる。
次に、IGFET20の耐圧について説明する。IGFET20がオフ状態であり且つソース電極23の電位がドレイン電極22の電位よりも高い時には、第2のボデイ領域37のショットキーバリアダイオード形成用セル部分50とソース電極23とで構成されるショットキーバリアダイオード及び第2のボデイ領域37のショットキーバリアダイオード形成用外周部分51とソース電極23とで構成されるショットキーバリアダイオードに逆バイアス電圧が印加される。ソース電極23とショットキーバリアダイオード形成用セル部分50とのショットキー接合面からショットキーバリアダイオード形成用セル部分50にホール(正孔)が放出され、ソース電極23とショットキーバリアダイオード形成用外周部分51とのショットキー接合からショットキーバリアダイオード形成用外周部分51へもホールが放出される。P型の第1及び第2のボデイ領域36,37のホール量が少ない時は、第2のドレイン領域35から第1のボデイ領域36へ伝導度変調が生じるレベルの電子の注入は生じない。ホールに基づくソース電極23とドレイン電極22との間のリーク電流Ileakはソース電極23とドレイン電極22との間に印加される逆方向電圧VRの値の変化に応じて図10に示すように変化する。逆方向電圧VRがブレークダウン電圧VBDに達すると、リーク電流Ileakは急激に増大する。逆方向電圧VRを零からブレークダウン電圧VBDに向って徐々に高めた時に、第2のボデイ領域37のショットキーバリアダイオード形成用外周部分51及び第1のボデイ領域36の外周部分45におけるホール電流即ちリーク電流Ileakは図3で矢印62で示すように横方向に流れる。
更に詳しく説明すると、P型の第1のボデイ領域36の第2の外周部分46とN-型の第2のドレイン領域35との不純物濃度の差はP型の第1のボデイ領域36の第1の外周部分45とN-型の第2のドレイン領域35との不純物濃度の差よりも小さい。また、P型の第1のボデイ領域36の第2の外周部分46とN-型の第2のドレイン領域35とのPN接合の障壁は、P型の第1のボデイ領域36の第1の外周部分45とN-型の第2のドレイン領域35とのPN接合の障壁よりも小さい(低い)。このため、前述のホール電流即ちリーク電流Ileakは、図3のPN接合43の内で障壁の小さい(低い)部分、即ちP型の第1のボデイ領域36の第2の外周部分46とN-型の第2のドレイン領域35とのPN接合に向って流れる。
このため、ブレークダウン前においては、ソース電極23、ショットキーバリアダイオード形成用外周部分51、第1のボデイ領域36の第1の外周部分45、第2の外周部分46、第2のドレイン領域35、第1のドレイン領域34及びドレイン電極22の経路でリーク電流Ileakが流れる。逆方向電圧が高くなるにつれてリーク電流Ileakも大きくなり、第1のボデイ領域36の第1及び第2の外周部分45,46の横方向の電圧降下が大きくなり、第1のボデイ領域36の横方向の電圧降下がPN接合43のしきい値(約0.6V)以上になると、PN接合43がオン状態になり、第2のドレイン領域35から電子がP型の第1のボデイ領域36に注入され、第1のボデイ領域36及び第2のボデイ領域37に伝導度変調が生じ、半導体基体21の中央部分41及び外周部分42が一気にブレークダウンしてリーク電流Ileakが増大する。
第1のボデイ領域36のセル部分44及び第1の外周部分45を通るリーク電流もあるが、P型の第1のボデイ領域36のセル部分44及び第1の外周部分45とN-型の第2のドレイン領域35との間のPN接合の障壁はP型の第1のボデイ領域36の第2の外周部分46とN-型の第2のドレイン領域35との間のPN接合の障壁よりも大きい(高い)ので、第1のボデイ領域36の第2の外周部分46よりも先に第1のボデイ領域36のセル部分44及び第1の外周部分45においてブレークダウンが生じない。
更に詳しく説明すると、P型の第1のボデイ領域36の第2の外周部分46とN-型の第2のドレイン領域35との不純物濃度の差はP型の第1のボデイ領域36の第1の外周部分45とN-型の第2のドレイン領域35との不純物濃度の差よりも小さい。また、P型の第1のボデイ領域36の第2の外周部分46とN-型の第2のドレイン領域35とのPN接合の障壁は、P型の第1のボデイ領域36の第1の外周部分45とN-型の第2のドレイン領域35とのPN接合の障壁よりも小さい(低い)。このため、前述のホール電流即ちリーク電流Ileakは、図3のPN接合43の内で障壁の小さい(低い)部分、即ちP型の第1のボデイ領域36の第2の外周部分46とN-型の第2のドレイン領域35とのPN接合に向って流れる。
このため、ブレークダウン前においては、ソース電極23、ショットキーバリアダイオード形成用外周部分51、第1のボデイ領域36の第1の外周部分45、第2の外周部分46、第2のドレイン領域35、第1のドレイン領域34及びドレイン電極22の経路でリーク電流Ileakが流れる。逆方向電圧が高くなるにつれてリーク電流Ileakも大きくなり、第1のボデイ領域36の第1及び第2の外周部分45,46の横方向の電圧降下が大きくなり、第1のボデイ領域36の横方向の電圧降下がPN接合43のしきい値(約0.6V)以上になると、PN接合43がオン状態になり、第2のドレイン領域35から電子がP型の第1のボデイ領域36に注入され、第1のボデイ領域36及び第2のボデイ領域37に伝導度変調が生じ、半導体基体21の中央部分41及び外周部分42が一気にブレークダウンしてリーク電流Ileakが増大する。
第1のボデイ領域36のセル部分44及び第1の外周部分45を通るリーク電流もあるが、P型の第1のボデイ領域36のセル部分44及び第1の外周部分45とN-型の第2のドレイン領域35との間のPN接合の障壁はP型の第1のボデイ領域36の第2の外周部分46とN-型の第2のドレイン領域35との間のPN接合の障壁よりも大きい(高い)ので、第1のボデイ領域36の第2の外周部分46よりも先に第1のボデイ領域36のセル部分44及び第1の外周部分45においてブレークダウンが生じない。
図3で矢印62で示すホール電流(リーク電流)が抑制されると、ブレークダウン電圧VBD即ち逆耐圧が向上する。本実施例では、ソース電極23と2のボデイ領域37のショットキーバリアダイオード形成用外周部分51とのショットキー接合幅W2を所定範囲に制限することによって矢印62で示すホール電流即ち電流Ileakを抑制しIGFET20の逆耐圧向上を図っている。
ショットキー接合幅W2の範囲は、対のセル用トレンチ31の相互間隔が3〜8μmの場合において、好ましいくは0.1〜20μmでありである。図10から明らかなように、ショットキー接合幅W2が8μmの場合のブレークダウン電圧VBDが15.7Vであるのに対し、ショットキー接合幅W2が4μmの場合のブレークダウン電圧VBDが18,4Vである。
図11に対のセル用トレンチ31の相互間隔が5μm、ソース電極23と第2のボデイ領域37を形成する時のN型不純物(例えばリン)の注入量を1.25×1013 cm -3 とした場合における第2のショットキー接合幅W2の変化と電圧VBDとの関係が示されている。この関係から明らかなようにショットキー接合幅W2が20μmよりも小さいほどブレークダウン電圧VBDの改善効果が大きくなり、特にショットキー接合幅W2が6μm以下になるとブレークダウン電圧VBDの改善効果が顕著に大きくなる。なお、ショットキー接合幅W2が小さくなり過ぎると、製造上のW2のバラツキにより、ショットキー接合幅W2がゼロになるおそれがある。ショットキー接合幅W2がゼロになることは、ショットキーバリアダイオード形成用外周部分51が消滅することを意味する。このため、第1及び第2のソース領域38,39及びN型の保護半導体領域40から成るN層と、ショットキーバリアダイオード形成用外周部分51及び第1のボデイ領域36から成るP層と、第1及び第2のドレイン領域34,35から成るN層とによってNPNトランジスタ構造部分が半導体基体21の外周部分42に生じ、IGFET20の逆耐圧低下が生じる。従って、第2のショットキー接合幅W2は0.1μm以上であることが望ましい。また、図11に示すように第2のショットキー接合幅W2が20μm以上になると、半導体基体21のサイズの増大を招くばかりでなく、逆耐圧改善効果があまり期待できない。
なお、図11には対のセル用トレンチ31の相互間隔が5μmの場合のW2とVBDとの関係が示されているが、上記相互間隔を4μm等に変えた場合も図11と同様なW2とVBDとの関係が得られることが確認されている。また、第2のボデイ領域37を形成する場合のN型不純物(例えばリン)の注入量を変えた場合も図11と同様なW2とVBDとの関係が得られることが確認されている。また、図11は室温(20℃)でのブレークダウン電圧VBDの測定結果であるが、100℃又は150℃のように高い場合でも、第2のショットキー接合幅W2を小さくすることによってブレークダウン電圧VBDが高く成ることが確認されている。
また、第2のショットキー接触幅W2は、第1のショットキー接触幅W1の1/10〜10倍であることが好ましく、1/10倍以上であり且つ1倍よりも小さいことがより好ましいことが確認されている。
また、第2のボデイ領域37の外周部分51に対してソース電極23がショットキー接触している部分の面積は、第2のボデイ領域37のセル部分50がソース電極23がショットキー接触している部分の面積の1/10〜10倍であることが好ましく、1/10倍以上であり且つ1倍よりも小さいことがより好ましいことが確認されている。
なお、図11には対のセル用トレンチ31の相互間隔が5μmの場合のW2とVBDとの関係が示されているが、上記相互間隔を4μm等に変えた場合も図11と同様なW2とVBDとの関係が得られることが確認されている。また、第2のボデイ領域37を形成する場合のN型不純物(例えばリン)の注入量を変えた場合も図11と同様なW2とVBDとの関係が得られることが確認されている。また、図11は室温(20℃)でのブレークダウン電圧VBDの測定結果であるが、100℃又は150℃のように高い場合でも、第2のショットキー接合幅W2を小さくすることによってブレークダウン電圧VBDが高く成ることが確認されている。
また、第2のショットキー接触幅W2は、第1のショットキー接触幅W1の1/10〜10倍であることが好ましく、1/10倍以上であり且つ1倍よりも小さいことがより好ましいことが確認されている。
また、第2のボデイ領域37の外周部分51に対してソース電極23がショットキー接触している部分の面積は、第2のボデイ領域37のセル部分50がソース電極23がショットキー接触している部分の面積の1/10〜10倍であることが好ましく、1/10倍以上であり且つ1倍よりも小さいことがより好ましいことが確認されている。
上述から明らかなように本実施例のIGFETは、前述のPCT出願のIGFETと同様に次の(1)(2)(3)(4)(5)の効果が有する他に、次の(6)(7)(8)の効果を有する。
(1) 第1のPN接合ダイオードD1に対して逆の極性(方向性)を有するショットキーバリアダイオードD3が形成されているので、ソース電極23の電位がドレイン電極22の電位よりも高い時に、半導体基板体21のチャネル49以外の部分を通って流れる電流がショットキーバリアダイオードD3で阻止される。従って、一方向のみに電流が流れるIGFETを提供できる。
(2) ゲート・ソース間電圧によるチャネル49の電流制御をソース電極23の電位がドレイン電極22の電位よりも低い期間と高い期間との両方で行うことができる。
(3) 第2のドレイン領域35は半導体基体21の中央部分41において第1の主面28に露出していない。このため、チャネル49の下端からN+型の第1のドレイン領域34までの距離が比較的短くなる。換言すれば、図3の第2のドレイン領域35における電流通路の長さを、図1の従来例の第2のドレイン領域7においける電流通路の長さよりも短くすることができる。これにより、本実施例のIGFETのオン抵抗を図1の従来のIGFETのオン抵抗の例えば約1/4にすることができる。
(4) セル部分において、N+型の第2のソース領域39よりもN型不純物濃度が低いN型の第1のソース領域38を設けたこと、及び図1の従来構造に比べてセル部分でPN接合43の面積が小さくなったことにより、N-型の第2のドレイン領域35とP型の第1のボデイ領域36とP-型の第2のボデイ領域37とN型の第1のソース領域38とから成るNPN寄生トランジスタが導通状態になる可能性が低くなる。もし、寄生トランジスタが導通状態になると、IGFETが破壊するおそれがある。また、IGFETが破壊にいたらない電流であっても、寄生トランジスタを流れる電流は漏れ電流であるので、IGFETの耐圧低下を招く。
(5) 対のセルトレンチ31の中にIGFETセルを構成することによって、IGFETの横幅を図1の従来のプレーナー構造の場合のそれよりも低減できる。
(6) 半導体基体21の対のセル用トレンチ31よりも外側の外周部分42に第1及び第2のドレイン領域34,35、第1及び第2のボデイ領域36、37、第1及び第2のソース領域38,39、及びN型の保護半導体領域40を設け、第2のドレイン領域35を半導体基体21の第1の主面28に露出させたので、第2のドレイン領域35と第1のボデイ領域36との間のPN接合を絶縁膜26によって容易且つ良好に保護することができる。
(7) ソース電極23と第2のボデイ領域37のショットキーバリアダイオード形成用外周部分53とのショットキー接合幅W2が好ましくは0.1μm〜20μmの範囲、更に好ましくは0.1〜0.6μmに制限されているので、図3において矢印62で示すホール電流(リーク電流)を抑制することができ、ブレークダウン電圧VBDを高めること即ちIGFET20の耐圧を高めることができる。
(8)N型の保護半導体領域40及びN型の第1のソース領域38の外周部分53が第2のボデイ領域37のショットキーバリアダイオード形成用外周部分51のガードリングとして機能し、ショットキーバリアダイオード形成用外周部分51とソース電極23とで形成されるショットキーバリアダイオードを逆方向電圧から良好に保護することができる。
(1) 第1のPN接合ダイオードD1に対して逆の極性(方向性)を有するショットキーバリアダイオードD3が形成されているので、ソース電極23の電位がドレイン電極22の電位よりも高い時に、半導体基板体21のチャネル49以外の部分を通って流れる電流がショットキーバリアダイオードD3で阻止される。従って、一方向のみに電流が流れるIGFETを提供できる。
(2) ゲート・ソース間電圧によるチャネル49の電流制御をソース電極23の電位がドレイン電極22の電位よりも低い期間と高い期間との両方で行うことができる。
(3) 第2のドレイン領域35は半導体基体21の中央部分41において第1の主面28に露出していない。このため、チャネル49の下端からN+型の第1のドレイン領域34までの距離が比較的短くなる。換言すれば、図3の第2のドレイン領域35における電流通路の長さを、図1の従来例の第2のドレイン領域7においける電流通路の長さよりも短くすることができる。これにより、本実施例のIGFETのオン抵抗を図1の従来のIGFETのオン抵抗の例えば約1/4にすることができる。
(4) セル部分において、N+型の第2のソース領域39よりもN型不純物濃度が低いN型の第1のソース領域38を設けたこと、及び図1の従来構造に比べてセル部分でPN接合43の面積が小さくなったことにより、N-型の第2のドレイン領域35とP型の第1のボデイ領域36とP-型の第2のボデイ領域37とN型の第1のソース領域38とから成るNPN寄生トランジスタが導通状態になる可能性が低くなる。もし、寄生トランジスタが導通状態になると、IGFETが破壊するおそれがある。また、IGFETが破壊にいたらない電流であっても、寄生トランジスタを流れる電流は漏れ電流であるので、IGFETの耐圧低下を招く。
(5) 対のセルトレンチ31の中にIGFETセルを構成することによって、IGFETの横幅を図1の従来のプレーナー構造の場合のそれよりも低減できる。
(6) 半導体基体21の対のセル用トレンチ31よりも外側の外周部分42に第1及び第2のドレイン領域34,35、第1及び第2のボデイ領域36、37、第1及び第2のソース領域38,39、及びN型の保護半導体領域40を設け、第2のドレイン領域35を半導体基体21の第1の主面28に露出させたので、第2のドレイン領域35と第1のボデイ領域36との間のPN接合を絶縁膜26によって容易且つ良好に保護することができる。
(7) ソース電極23と第2のボデイ領域37のショットキーバリアダイオード形成用外周部分53とのショットキー接合幅W2が好ましくは0.1μm〜20μmの範囲、更に好ましくは0.1〜0.6μmに制限されているので、図3において矢印62で示すホール電流(リーク電流)を抑制することができ、ブレークダウン電圧VBDを高めること即ちIGFET20の耐圧を高めることができる。
(8)N型の保護半導体領域40及びN型の第1のソース領域38の外周部分53が第2のボデイ領域37のショットキーバリアダイオード形成用外周部分51のガードリングとして機能し、ショットキーバリアダイオード形成用外周部分51とソース電極23とで形成されるショットキーバリアダイオードを逆方向電圧から良好に保護することができる。
次に、図12及び図13を参照して実施例2のIGFETを説明する。但し、実施例2を示す図12及び図13、並びに後述する別の実施例及び変形例を示す図14〜図19において図3〜図4と実質的に同一の部分には同一の参照符号を付し、その説明を省略する。
図12は実施例2のIGFETの外周部分の一部を示す平面図であり、図13は図12のB―B線を示す断面図である。なお、図12のB―B線は図3のセル用トレンチ31と同様なものに対して平行である。この実施例2のIGFETは、図3及び図4の第2のボデイ領域37のショットキーバリアダイオード形成用外周部分51を僅かに変形した第2のボデイ領域37´のショットキーバリアダイオード形成用外周部分51´と、図3及び図4のN型の保護半導体領域40を僅かに変形したN型の保護半導体領域40´と、絶縁膜71とを設け、この他は図3及び図4のIGFETと同一に形成したものである。図12及び図13に示す実施例2のIGFETの第2のボデイ領域37´のショットキーバリアダイオード形成用外周部分51´の半導体基体21における露出表面は図12のB―B線方向においてN型の保護半導体領域40´によって断続されている。また、断続されたショットキーバリアダイオード形成用外周部分51´の露出表面の相互間から半導体基体21の表面に露出しているN型の保護半導体領域40´の上に絶縁膜71が配置されている。なお、図12及び図13で省略されている半導体基板21の中央部分(セル領域)は図3と同一に形成されている。追加された複数の絶縁膜71は、平面的に見て第2のボデイ領域37´のショットキーバリアダイオード形成用外周部分51´の露出表面が延びる方向即ちセル用トレンチ31の延びる方向に所定の相互間隔を有して配置されている。第2のボデイ領域37´のショットキーバリアダイオード形成用外周部分51´は絶縁膜71の相互間においてソース電極23とショットキー接合されている。第2のボデイ領域37´のショットキーバリアダイオード形成用外周部分51´のショットキー接合幅W2が図3と同一である場合には、図12及び図13のIGFETのショットキーバリアダイオード形成用外周部分51´のソース電極23に対する接触面積は図3のそれよりも小さい。ショットキーバリアダイオード形成用外周部分51´のショットキー接触面の面積が小さくなると、ソース電極23とショットキーバリアダイオード形成用外周部分51´とで形成されるショットキー接合に逆方向電圧が印加された時にP型のショットキーバリアダイオード形成用外周部分51´及びP型の第1のボデイ領域36の第1の外周部分45に対してショットキー接合面から放出されるホール量が低減する。即ちショットキー接合面の面積が大きいIGFETとこれよりもショットキー接合面の面積が小さいIGFETとに対して互いに同一の逆方向電圧が印加した場合にショットキー接合面の面積の小さいIGFETのリーク電流Ileakはショットキー接触面の面積の大きいIGFETよりも小さくなる。既に説明したようにリーク電流Ileakが小さくなると、ブレークダウン電圧即ち耐圧が向上する。
上述から明らかなようにソース電極23に対してショットキーバリアダイオード形成用外周部分51´を断続的にショットキー接合させると、図3の実施例1においてショットキーバリアダイオード形成用外周部分51のショットキー接触幅W2を低減させたと同一の効果を得ることができ、IGFETの耐圧向上を容易に達成することができる。また、実施例2によっても実施例1と同一の効果が得られる。
なお、第2のボデイ領域37のショットキーバリアダイオード形成用外周部分51´のソース電極23に対する接触面積は、図3に示す第2のボデイ領域37のショットキーバリアダイオード形成用セル部分50のソース電極23に対する接触面積の1/10〜20倍程度であることが望ましく、1/10以上であり且つ1倍よりも小さいことが更に望ましい。もし、ショットキーバリアダイオード形成用外周部分51´のショットキー接触面積がショットキーバリアダイオード形成用セル部分50のショットキー接触面積の1/10倍よりも小さくなると、目的とするショットキーバリアダイオードを確実に得ることが困難になり、また、20倍よりも大きくなると目標とするブレークダウン電圧の向上効果を得ることができなくなる。
図14及び図15は実施例3のIGFETの一部を図12及び図13と同様に示す。実施例3のIGFETは、図12及び図13において絶縁膜71によって第2のボデイ領域37のショットキーバリアダイオード形成用外周部分51のショットキー接触面を制限した代わりに、変形された第2のボデイ領域37aを設けることによってショットキー接触面積を制限し、この他は図3、図4、図12及び図13と同一に構成したものである。
図14及び図15のIGFETの半導体基体21aは、変形された第1及び第2のボデイ領域36a、37aとショットキーバリアダイオード保護半導体領域40aとを有する点を除いて図3及び図13の半導体基体21と同一に形成されている。即ち実施例3のIGFETの図示が省略されているFETセルは図3と同一に構成されている。変形された第1のボデイ領域36aは、変形された第1の外周部分45aを有する他は、図3と同一に形成されている。第1のボデイ領域36aの第1の外周部分45aは第2のボデイ領域37aが変形されたためにN型の保護半導体領域40aに直接に接触する部分を有する。第2のボデイ領域37aは、ショットキーバリアダイオード形成用外周部分51aを除いて図3の第2のボデイ領域37と同一に形成されている。図8のショットキーバリアダイオード形成用外周部分51aは複数のショットキー接触面72を有する。複数のショットキー接合面72は図3のセル用トレンチ31と同様なセル用トレンチ(図示せず)に平行な図14のC−C線上に配列されている。各ショットキー接触面72はソース電極23にショットキー接触している。ショットキー接触面72の相互間にN型保護半導体領域40aが配置されている。従って、各ショットキー接触面72はN型の第1のソース領域38の外周部分53とN型の保護半導体領域40aとで囲まれている。
図14及び図15に示す実施例3の第2のボデイ領域37aのショットキーバリアダイオード形成用外周部分51aの分割された複数のショットキー接触面72でソース電極23に接触しているので、ソース電極23とのショットキー接触面積が低減されている。即ち、図14のショットキー接触面72の幅W2´が図3のショットキーバリアダイオード形成用外周部分51のショットキー接触幅W2と同一であるとすれば、図14においてはショットキー接触面72が分断されている分だけ図3よりもショットキー接触の面積が低減している。この結果、図14及び図15の実施例3によっても図12及び図13の実施例2と同一に効果を得ることができる。
図16に示す実施例4のIGFET20bは、図3のP-型の第2のボデイ領域37を変形した第2のボデイ領域37bを設け、この他は、図3のIGFET20と同一に形成したものである。図16のP-型の第2のボデイ領域37bは半導体基体21の第1の主面28の近傍のみに設けられ、セル用トレンチ31に隣接していない。P-型の第2のボデイ領域37bはソース電極23を伴なってショットキーバリアダイオードを形成するためのものであるから、図16のように対のセル用トレンチ31の中間部分に限定的に形成しても、図3のIGFETと同様な効果を得ることができる。
図17に示す実施例5のIGFET20cは変形された半導体基体21cを有する。図17の半導体基体21cは、図3の第1及び第2のソース領域38,39を変形した第1及び第2のソース領域38c,39cを設け、この他は図3と同一に形成したものである。変形された第2のソース領域39cは、図3に示したN+型の外周部分55を有さない。従って、N型の第1のソース領域38cの外周部分53cは、図3の第1のソース領域38の外周部分53よりも大きい面積を有する。P-型の第2のボデイ領域37のショットキーバリアダイオード形成用外周部分51のソース電極23に対する接合面はN型のショットキーバリアダイオード保護半導体領域40とこれと実質的に同一な不純物濃度を有するN型の第1のソース領域38cの外周部分53cとで挟まれている。これにより、P-型の第2のボデイ領域37のショットキーバリアダイオード形成用外周部分51とソース電極23とで形成されたショットキーバリアダイオードの保護が良好に達成される。なお、図17のIGFET20cは図3のIGFET20と同一の効果も有する。
なお、図16においても、図17と同様にN+の第2のソース領域39のN+型の外周部分55を省くことができる。
なお、図16においても、図17と同様にN+の第2のソース領域39のN+型の外周部分55を省くことができる。
本発明は、上述の実施例に限定されるものでなく、例えば次の変形が可能なものである。
(1)各実施例において、N型の第1のソース領域38を省くこともできる。特に、対のセル用トレンチ31の相互間隔が5μm以下の様に狭い場合には、N型の第1のソース領域38を省くことによる耐圧低下は少ないか又は無い。
(2) 2回の不純物拡散によってN型の第1のソース領域38とN+型の第2のソース領域39とを形成する代わりに1回の不純物拡散によって半導体基体21の第1の主面28の近傍でN型不純物濃度が高く、第2のボデイ領域37側でN型不純物濃度が低い単一のソース領域を形成することができる。
(3)図4の直線状のセル用トレンチ31を図18に示すように格子状のセル用トレンチ31aに変形し、この格子状のセル用トレンチ31aの中にP-型の第2のボデイ領域37d、N型の第1のソース領域38d、N+型の第2のソース領域39dを配置することができる。図18の格子状のセル用トレンチ31aの場合には、格子状のセル用トレンチ31aに含まれている1つの4角形部分における互いに対向する第1及び第2の部分31a1,31a2、又は互いに対向する第3及び第4の部分31a3,31a4が単位IGFETセルを構成するための対のトレンチとなる。なお、格子状のセル用トレンチ31aを囲む環状外周トレンチを設け、この環状外周トレンチの外側に図3に示す第1のボデイ領域36の第1及び第2の外周部分45,46、第2のボデイ領域37のショットキーバリアダイオード形成用外周部分51、第1のソース領域38の外周部分53、第2のソース領域39の外周部分55、及び保護半導体領域40と同様なものを設ける。
(4) 図4の直線状のセル用トレンチ31を図19に示すように複数の柱状のセル用トレンチ31bに変形し、このセル用トレンチトレンチ31bを囲むようにN+型の第2のソース領域39e、N型の第1のソース領域38e及びP-型の第2のボデイ領域37eを形成することができる。なお、図19の場合には、複数の柱状のセル用トレンチ31bを囲む環状外周トレンチを設け、この環状外周トレンチの外側に図3に示す第1のボデイ領域36の第1及び第2の外周部分45,46、第2のボデイ領域37のショットキーバリアダイオード形成用外周部分51、第1のソース領域38の外周部分53、第2のソース領域39の外周部分55、及び保護半導体領域40と同様なものを設ける。
(5) 図3のセル用トレンチ31に沿ってP型不純物を注入することによって第1及び第2のボデイ領域36、37のセル用トレンチ31に燐接する部分のP型不純物濃度をセル中央部よりも高くすることができる。このように第1及び第2のボデイ領域36、37のセル用トレンチ31に燐接する部分のP型不純物濃度をたかめると、IGFETのスレッショルド電圧Vthが高くなる。
(6) 図3に示すIGFETの第1及び第2のボデイ領域36,37にソース電極23を介して例えば2MeVの電子線を照射し、その後水素雰囲気中で所定温度(例えば300℃以上)の熱処理を施すことができる。電子線を照射すると、第1及び第2のボデイ領域36,37における少数キャリアのライフタイムが短くなる。このようにライフタイムが短くなると、IGFETに逆方向電圧が印加されている時にN-型の第2のドレイン領域35から第1及び第2のボデイ領域36,37に注入された電子(少数キャリア)が正孔と迅速に結合し、電子(少数キャリア)がN型の第1のソース領域38まで流れることが抑制される。これにより、IGFETの漏れ電流が小さくなり、耐圧が向上する。
(1)各実施例において、N型の第1のソース領域38を省くこともできる。特に、対のセル用トレンチ31の相互間隔が5μm以下の様に狭い場合には、N型の第1のソース領域38を省くことによる耐圧低下は少ないか又は無い。
(2) 2回の不純物拡散によってN型の第1のソース領域38とN+型の第2のソース領域39とを形成する代わりに1回の不純物拡散によって半導体基体21の第1の主面28の近傍でN型不純物濃度が高く、第2のボデイ領域37側でN型不純物濃度が低い単一のソース領域を形成することができる。
(3)図4の直線状のセル用トレンチ31を図18に示すように格子状のセル用トレンチ31aに変形し、この格子状のセル用トレンチ31aの中にP-型の第2のボデイ領域37d、N型の第1のソース領域38d、N+型の第2のソース領域39dを配置することができる。図18の格子状のセル用トレンチ31aの場合には、格子状のセル用トレンチ31aに含まれている1つの4角形部分における互いに対向する第1及び第2の部分31a1,31a2、又は互いに対向する第3及び第4の部分31a3,31a4が単位IGFETセルを構成するための対のトレンチとなる。なお、格子状のセル用トレンチ31aを囲む環状外周トレンチを設け、この環状外周トレンチの外側に図3に示す第1のボデイ領域36の第1及び第2の外周部分45,46、第2のボデイ領域37のショットキーバリアダイオード形成用外周部分51、第1のソース領域38の外周部分53、第2のソース領域39の外周部分55、及び保護半導体領域40と同様なものを設ける。
(4) 図4の直線状のセル用トレンチ31を図19に示すように複数の柱状のセル用トレンチ31bに変形し、このセル用トレンチトレンチ31bを囲むようにN+型の第2のソース領域39e、N型の第1のソース領域38e及びP-型の第2のボデイ領域37eを形成することができる。なお、図19の場合には、複数の柱状のセル用トレンチ31bを囲む環状外周トレンチを設け、この環状外周トレンチの外側に図3に示す第1のボデイ領域36の第1及び第2の外周部分45,46、第2のボデイ領域37のショットキーバリアダイオード形成用外周部分51、第1のソース領域38の外周部分53、第2のソース領域39の外周部分55、及び保護半導体領域40と同様なものを設ける。
(5) 図3のセル用トレンチ31に沿ってP型不純物を注入することによって第1及び第2のボデイ領域36、37のセル用トレンチ31に燐接する部分のP型不純物濃度をセル中央部よりも高くすることができる。このように第1及び第2のボデイ領域36、37のセル用トレンチ31に燐接する部分のP型不純物濃度をたかめると、IGFETのスレッショルド電圧Vthが高くなる。
(6) 図3に示すIGFETの第1及び第2のボデイ領域36,37にソース電極23を介して例えば2MeVの電子線を照射し、その後水素雰囲気中で所定温度(例えば300℃以上)の熱処理を施すことができる。電子線を照射すると、第1及び第2のボデイ領域36,37における少数キャリアのライフタイムが短くなる。このようにライフタイムが短くなると、IGFETに逆方向電圧が印加されている時にN-型の第2のドレイン領域35から第1及び第2のボデイ領域36,37に注入された電子(少数キャリア)が正孔と迅速に結合し、電子(少数キャリア)がN型の第1のソース領域38まで流れることが抑制される。これにより、IGFETの漏れ電流が小さくなり、耐圧が向上する。
21 半導体基体
22 ドレイン電極
23 ソース電極
24 ゲート電極
30 トレンチ
31 セル用トレンチ
34 N+型の第1のドレイン領域
35 第2のドレイン領域
36 P型の第1のボデイ領域
37 P-型の第2のボデイ領域
38 N型の第1のソース領域
39 N+型の第2のソース領域
40 N型の保護半導体領域
22 ドレイン電極
23 ソース電極
24 ゲート電極
30 トレンチ
31 セル用トレンチ
34 N+型の第1のドレイン領域
35 第2のドレイン領域
36 P型の第1のボデイ領域
37 P-型の第2のボデイ領域
38 N型の第1のソース領域
39 N+型の第2のソース領域
40 N型の保護半導体領域
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