JP2006324488A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 容易な不純物濃度や拡散深さの制御によって製造でき、工程が複雑でコストアップとなることが無く、アバランシェ破壊を抑制することのできるトレンチ型半導体装置を提供する。
【解決手段】 トレンチに埋め込まれたゲート電極６を有するトレンチ型半導体装置において、前記トレンチはその開口部１１ｂの幅と等しい幅を有する第１の領域１１ｃと、前記第１の領域１１ｃの下部に配置されて前記開口部１１ｂの幅より大きい幅を有する第２の領域１１ｄとを具備し、前記トレンチに隣接して設けられるベース層２の底面が前記第２の領域１１ｄに隣接して配置され、また、前記第２の領域１１ｄの角部は、曲率半径が０．１μｍ以上となるように丸く形成されている。
【選択図】 図１

Description

本発明は、半導体装置に関し、特に、トレンチゲートを有する縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）及びＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）のアバランシェ耐量を改善する技術に関するものである。
ＭＯＳＦＥＴは、電圧駆動素子であるため駆動が容易、オン電流が負の温度係数を持つため熱暴走しにくい等の利点から、産業界で広く使用されており、中でも車載用途に多用されている。車載用途においては、環境温度範囲が広く、ノイズの影響も大きいため高い破壊耐量が要求される。車載用途での負荷は、モータ、ソレノイドバルブ等のインダクタンス負荷が大部分であるため、インダクタンス負荷駆動時に起きるアバランシェ破壊の抑制が重要である。
この現象を図７乃至図９を用いて説明する。トレンチ型ＭＯＳＦＥＴの断面構造は、図７に示すように、シリコン基板からなるＮ型不純物を含むＮ＋ドレイン層４上にＮ−ドレイン層３を有し、前記Ｎ−ドレイン層３上にＰベース層２を有し、前記Ｐベース層２の上部の一部にはＮ＋ソース層１を有している。また、Ｎ＋ソース層１及びＰベース層２を貫通してＮ−ドレイン層３に達するトレンチ１１内に、ゲート酸化膜５を介してＮ＋ソース層１、Ｐベース層２及びＮ−ドレイン層３と接するゲート電極６を有している。さらに、ゲート酸化膜５の一部とゲート電極６の上部に層間絶縁膜１３を有し、Ｎ＋ソース層１の一部、Ｐベース層２及び前記層間絶縁膜１３と接するソース電極７を有し、Ｎ＋ドレイン層４と接するドレイン電極８を有している。
この構造においては、Ｎ＋ソース層１、ゲート電極６、Ｎ−ドレイン層３でＦＥＴを構成するとともに、Ｎ＋ソース層１、Ｐベース層２、Ｎ−ドレイン層３で構成されるバイポーラトランジスタが寄生する構造となっている。
その等価回路である図８を用いて説明すると、アバランシェ破壊は、ＭＯＳＦＥＴがオフとなる際に、インダクタンス負荷の逆起電力によって、オフ状態のＭＯＳＦＥＴにブレークダウン電流ＩＡＳが流れ、ベース抵抗ＲＢによってベース電位ＶＢＥが上昇し、寄生バイポーラトランジスタがオンして、電流集中によって素子破壊にいたる現象である。その時の電流経路はＰベース層２内において、図９に示すように、Ｎ＋ソース層１直下のゲート酸化膜５近傍にまで広がった経路で流れるため、ベース電位の上昇を引き起こしていた。以上、ＭＯＳＦＥＴを例としてアバランシェ破壊の説明を行ったが、同様の構造を有するＩＧＢＴにおいても同様の問題があった。
これに対し、図１０に示すように、高濃度で深い高濃度Ｐ＋層９を形成することにより寄生バイポーラトランジスタのベース抵抗を下げ、オンし難くする方法（特許文献１参照）が従来から行われている。
また、異なる目的であるが、図１１に示すように、トレンチ底部のコーナー部を丸め、電界集中を緩和してゲート耐圧低下を防止する方法（特許文献２参照）が提案されている。
特開２０００−５８８２３号公報（第２頁、第５図） 特開２００１−２４４３２５号公報（第３頁、第２図）
しかしながら、前述の図１０で示した、高濃度Ｐ＋層を形成する方法には、次のような残された問題点があった。すなわち、前述の方法は、高濃度Ｐ＋層による低抵抗化の影響がチャネル領域に及び、ゲートカットオフ電圧の上昇やそれに伴うオン抵抗の増加を引き起こす場合があった。また、Ｐ＋層がＰ層を突き抜けてしまい、既存のＰＮダイオードの耐圧低下を引き起こす場合もあった。このため、不純物濃度や拡散深さの制御が非常に困難であった。
また、前述の図１１で示した、トレンチ底部のコーナー部を丸め電界集中を緩和する方法は、ゲート耐圧低下を防止できるものの、アバランシェ破壊を防止することができない。その理由は、Ｐベース領域１５の深さがトレンチ１１のコーナーを丸めた底部に達していないため、ＦＥＴがＯＦＦ状態時のブレークダウン電流が、図１２に示すように、トレンチ側壁付近を通り、Ｎ＋ソース層の直下である寄生バイポーラトランジスタのベース領域を流れることになり、寄生バイポーラトランジスタがオンするためである。さらにはＰベース領域１５の深さに対してトレンチ１１が深い構造となっているため、コレクタ−エミッタ間逆バイアス時の空乏層が平坦でなくなり、ブレークダウン電圧が低下するという問題も発生する。
また、さらにはＦＥＴオン時の電流は、丸めた底部付近を通るため、表面に至るまでの距離が長くなり、ＦＥＴのオン抵抗が増大するという問題も発生する。
本発明の課題は、容易な不純物濃度や拡散深さの制御によって製造でき、工程が複雑でコストアップとなることが無く、アバランシェ破壊を抑制することのできる半導体装置を提供することである。
本発明の請求項１記載の半導体装置は、トレンチに埋め込まれたゲート電極を有する半導体装置において、前記トレンチはその開口部の幅と等しい幅を有する第１の領域と、前記第１の領域の下部に配置されて前記開口部の幅より大きい幅を有する第２の領域とを具備し、前記トレンチに隣接して設けられるベース層の底面が前記第２の領域に隣接して配置される。
本発明の請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記第２の領域の角部は、曲率半径が０．１μｍ以上となるように丸く形成されている。
本発明の請求項３記載の半導体装置の製造方法は、トレンチに埋め込まれたゲート電極を有する半導体装置の製造方法において、シリコン基板に対して酸化膜をマスクとして異方性エッチングを行ってトレンチを形成した後、前記シリコン基板全面に窒化膜を形成して異方性エッチバックによって前記シリコン基板上面の窒化膜を除去すると共に前記トレンチ側壁部分のみに窒化膜を残し、前記酸化膜と窒化膜をマスクとしてトレンチ底部のシリコンを等方性エッチングして、トレンチ底部の幅を大きくするトレンチ形成工程を備える。
本発明の半導体装置及びその製造方法によれば、トレンチ開口部の幅より大きい幅を有するトレンチの第２の領域によってブレークダウン電流はその流路を阻まれ、Ｐベース層の中央部を流れることとなる。この部分は寄生バイポーラトランジスタのベース領域ではないため、ベース電位が上昇することが無く、寄生バイポーラトランジスタがオンすることは無い。また、ベース層底面が、トレンチ開口部の幅より大きい幅を有するトレンチの第２の領域に隣接して配置されているため、ＦＥＴがＯＦＦ状態時のブレークダウン電流がトレンチ側壁付近を通ることが無く、ＯＮ抵抗の悪化やドレイン−ソース間耐圧低下の恐れが無い。また、前記第２の領域の角部が、曲率半径が０．１μｍ以上となるように丸く形成されているため、ゲート耐圧低下を防止できる。さらにまた、従来の不純物濃度や拡散深さの制御によって製造でき、工程が簡単でコストアップとなることが無いという優れた産業上の効果が得られる。
以下、本発明の実施の形態を添付図面を参照し、従来例と同一物には同一の符号を用いて説明する。
本発明の第１の実施形態であるトレンチ型ＭＯＳＦＥＴは、図１に示すように、シリコン基板からなるＮ型不純物を含むＮ＋ドレイン層４上にＮ−ドレイン層３を有し、前記Ｎ−ドレイン層３上にＰベース層２を有し、前記Ｐベース層２の上部の一部にはＮ＋ソース層１を有している。また、Ｎ＋ソース層１及びＰベース層２を貫通してＮ−ドレイン層３に達し、ゲート酸化膜５を介してＮ＋ソース層１、Ｐベース層２及びＮ−ドレイン層３と接するゲート電極６を有しており、トレンチ底部１１ａの幅がトレンチ開口部１１ｂの幅よりも大きく形成されているため、前記トレンチはその開口部１１ｂの幅と等しい幅を有する第１の領域１１ｃと、前記第１の領域１１ｃの下部に配置されて前記開口部１１ｂの幅より大きい幅を有する第２の領域１１ｄとを具備している。また、Ｐベース層２の底面が、トレンチ開口部１１ｂの幅より大きい幅を有するトレンチの第２の領域１１ｄに隣接して配置されている。また、前記第２の領域１１ｄの角部が、曲率半径が０．１μｍ以上となるように丸く形成されている。さらに、ゲート酸化膜５の一部とゲート電極６の上部に層間絶縁膜１３を有し、Ｎ＋ソース層１の一部、Ｐベース層２及び前記層間絶縁膜１３と接するソース電極７を有し、Ｎ＋ドレイン層４と接するドレイン電極８を有している。このように、前記トレンチはその開口部１１ｂの幅と等しい幅を有する第１の領域１１ｃと、前記第１の領域１１ｃの下部に配置されて前記開口部１１ｂの幅より大きい幅を有する第２の領域１１ｄとを具備しており、また、Ｐベース層２の底面が、トレンチ開口部１１ｂの幅より大きい幅を有するトレンチの第２の領域１１ｄに隣接して配置されており、また、前記第２の領域１１ｄの角部が、曲率半径が０．１μｍ以上となるように丸く形成されている点が、本発明のＭＯＳＦＥＴの特徴である。
本発明の実施形態における代表的な寸法は、図２に示すように、セルピッチａが１〜１０μｍ、Ｐベース層底面深さｂが基板表面から０．４〜２．０μｍでトレンチの第２の領域厚さｄの範囲内にあり、Ｎ＋ソース層深さｃが０．０５μｍ以上でトレンチの第２の領域に到達せず、トレンチ深さｆがＰベース層底面深さｂ〜Ｐベース層底面深さｂ＋１μｍである。トレンチの第２の領域幅ｅ２が、トレンチ開口部幅ｅ１よりも大きい点は上述の通りである。
本発明のトレンチ型ＭＯＳＦＥＴによれば、図３に示すように、トレンチ開口部１１ｂの幅より大きい幅を有するトレンチの第２の領域１１ｄによってブレークダウン電流はその流路を阻まれ、Ｐベース層２の中央部を流れることとなる。この部分は寄生バイポーラトランジスタのベース領域ではないのでベース電位が上昇することが無く、寄生バイポーラトランジスタがオンしないため、アバランシェ破壊が抑制される。
また、Ｐベース層２の底面が、トレンチ開口部１１ｂの幅より大きい幅を有するトレンチの第２の領域１１ｄに隣接して配置されているため、ＦＥＴがＯＦＦ状態時のブレークダウン電流がトレンチ側壁付近を通ることが無く、ＯＮ抵抗の悪化やドレイン−ソース間耐圧低下の恐れが無い。
また、前記第２の領域１１ｄの角部が、曲率半径が０．１μｍ以上となるように丸く形成されているため、電界集中が緩和されゲート耐圧低下を防止できる。曲率半径が０．１μｍ未満の場合、電界集中緩和の効果が充分に得られない。
次に、図５（ａ）〜（ｅ）及び図６（ｆ）〜（ｊ）を用いて、本発明の第１の実施形態であるトレンチ型ＭＯＳＦＥＴの製造方法を説明する。尚、本説明は、本発明の特徴部分であるトレンチ形成工程を中心に層間絶縁膜形成までを説明し、その前後の従来技術による製造工程については省略している。
先ず、Ｎ−層に対して酸化膜１０をマスクとして異方性エッチングを行い、トレンチ１１を形成した後（図５（ａ）参照）、全面に窒化膜成長を行い、窒化膜１２を形成する（図５（ｂ）参照）。次に、窒化膜エッチバックを行い、その異方性を利用してトレンチ側壁部分のみ窒化膜１２を残す（図５（ｃ）参照）。次に、酸化膜１０と窒化膜１２をマスクとしてシリコン等方性エッチングを行い、トレンチ底部を開口部より大きくする（図５（ｄ）参照）。次に、酸化膜１０及び窒化膜１２を除去し、開口部１１ｂの幅と等しい幅を有する第１の領域１１ｃと、前記第１の領域１１ｃの下部に配置されて前記開口部１１ｂの幅より大きい幅を有する第２の領域１１ｄとが得られると共に、前記第２の領域１１ｄの角部が丸く形成される（図５（ｅ）参照）。その後、ゲート酸化膜５の形成を行い（図６（ｆ）参照）、ゲート電極６となるポリシリコンの埋め込みを行った後（図６（ｇ）参照）、Ｐベース層２をその底面が前記トレンチの第２の領域１１ｄに隣接して配置されるよう形成する（図６（ｈ）参照）。次に、Ｎ＋ソース層１を形成した後（図６（ｉ）参照）、層間絶縁膜１３を成長し、ゲート酸化膜５及びゲート電極６上のみ層間絶縁膜１３を残してエッチングし所定の形状を得る（図６（ｊ）参照）。このように、窒化膜エッチバックの異方性を利用してトレンチ側壁部分のみ窒化膜１２を残し、酸化膜１０と窒化膜１２をマスクとしてシリコン等方性エッチングを行い、開口部１１ｂの幅と等しい幅を有する第１の領域１１ｃと、前記第１の領域１１ｃの下部に配置されて前記開口部１１ｂの幅より大きい幅を有する第２の領域１１ｄとを形成する点が、本発明のＭＯＳＦＥＴの製造方法の特徴である。
上述のＭＯＳＦＥＴの製造方法の説明において、ゲート電極６の形成後にＰベース層２及びＮ＋ソース層１の形成を行っているが、逆の順序であっても良い。
このように、本発明のＭＯＳＦＥＴは、従来の不純物濃度や拡散深さの制御によって容易に製造でき、工程が簡単でコストアップとなることが無い。
本発明の第１の実施形態であるＭＯＳＦＥＴ及びその製造方法によれば、トレンチ開口部１１ｂの幅より大きい幅を有するトレンチの第２の領域１１ｄによってブレークダウン電流はその流路を阻まれ、Ｐベース層２の中央部を流れることとなる。この部分は寄生バイポーラトランジスタのベース領域ではないのでベース電位が上昇することが無く、寄生バイポーラトランジスタがオンしないため、アバランシェ破壊が抑制される。また、ベース層２の底面が、トレンチ開口部１１ｂの幅より大きい幅を有するトレンチの第２の領域１１ｄに隣接して配置されているため、ＦＥＴがＯＦＦ状態時のブレークダウン電流がトレンチ側壁付近を通ることが無く、ＯＮ抵抗の悪化やドレイン−ソース間耐圧低下の恐れが無い。また、前記第２の領域１１ｄの角部が、曲率半径が０．１μｍ以上となるように丸く形成されているため、ゲート耐圧低下を防止できる。さらにまた、従来の不純物濃度や拡散深さの制御によって製造でき、工程が簡単でコストアップとなることが無いという優れた産業上の効果が得られる。
本発明の第２の実施形態であるトレンチ型ＩＧＢＴは、図４に示すように、Ｐ型不純物を含むＰ＋コレクタ領域２２上にＮ＋バッファ領域２１を有し、Ｎ＋バッファ領域２１上にＮ−ベース領域１６を有し、前記Ｎ−ベース領域１６上にＰベース領域１５を有し、前記Ｐベース領域１５の上部の一部にはＮ＋エミッタ領域１４を有している。ここで、Ｎ＋バッファ領域２１は無くとも良い。また、Ｎ＋エミッタ領域１４及びＰベース領域１５を貫通してＮ−ベース領域１６に達し、ゲート酸化膜１７を介してＮ＋エミッタ領域１４及びＰベース領域１５及びＮ−ベース領域１６と接するゲート電極１８を有しており、トレンチ底部１１ａの幅がトレンチ開口部１１ｂの幅よりも大きく形成されているため、前記トレンチはその開口部１１ｂの幅と等しい幅を有する第１の領域１１ｃと、前記第１の領域１１ｃの下部に配置されて前記開口部１１ｂの幅より大きい幅を有する第２の領域１１ｄとを具備している。また、Ｐベース領域１５の底面が、トレンチ開口部１１ｂの幅より大きい幅を有するトレンチの第２の領域１１ｄに隣接して配置されている。また、前記第２の領域１１ｄの角部が、曲率半径が０．１μｍ以上となるように丸く形成されている。さらに、ゲート酸化膜１７の一部とゲート電極１８の上部に層間絶縁膜１３を有し、Ｎ＋エミッタ領域１４の一部、Ｐベース領域１５及び前記層間絶縁膜１３と接するエミッタ電極１９を有し、Ｐ＋コレクタ領域２２と接するコレクタ電極２３を有している。Ｐ＋コレクタ領域２２を有する点が、第１の実施形態であるトレンチ型ＭＯＳＦＥＴとの相違点である。
この構造においても、ＭＯＳＦＥＴの場合と同様に、Ｎ＋エミッタ領域１４、ゲート電極１８、Ｎ−ベース領域１６で構成されるＦＥＴに、Ｎ＋エミッタ領域１４、Ｐベース領域１５、Ｎ−ベース領域１６で構成されるバイポーラトランジスタが寄生する構造となっている。
また、本発明の第２の実施形態であるトレンチ型ＩＧＢＴの製造方法は、前述の第１の実施形態であるトレンチ型ＭＯＳＦＥＴの製造方法と同様であるので説明を省略する。
本発明の第２の実施形態であるＩＧＢＴ及びその製造方法によれば、第１の実施形態であるＭＯＳＦＥＴの場合と同様に、トレンチ開口部１１ｂの幅より大きい幅を有するトレンチの第２の領域１１ｄによってブレークダウン電流はその流路を阻まれ、Ｐベース領域１５の中央部を流れることとなる。この部分は寄生バイポーラトランジスタのベース領域ではないのでベース電位が上昇することが無く、寄生バイポーラトランジスタがオンしないため、アバランシェ破壊が抑制される。また、Ｐベース領域１５の底面が、トレンチ開口部１１ｂの幅より大きい幅を有するトレンチの第２の領域１１ｄに隣接して配置されているため、ＦＥＴがＯＦＦ状態時のブレークダウン電流がトレンチ側壁付近を通ることが無く、ＯＮ抵抗の悪化やコレクタ−エミッタ間耐圧低下の恐れが無い。また、前記第２の領域１１ｄの角部が、曲率半径が０．１μｍ以上となるように丸く形成されているため、ゲート耐圧低下を防止できる。さらにまた、従来の不純物濃度や拡散深さの制御によって製造でき、工程が簡単でコストアップとなることが無いという優れた産業上の効果が得られる。
尚、本発明の半導体装置は、上記の実施例に限定されるものではなく、相反する伝導型のトレンチ型半導体装置への適用等、本発明の要旨を逸脱しない範囲内において種々変更を加え得る。
本発明の第１の実施形態の半導体装置を示す断面図。 本発明の第１の実施形態の半導体装置各部の寸法を説明する断面図。 本発明の第１の実施形態の半導体装置とブレークダウン電流経路を示す断面図。 本発明の第２の実施形態の半導体装置を示す断面図。 （ａ）〜（ｅ）本発明のＭＯＳＦＥＴの製造工程を説明する断面図。 （ｆ）〜（ｊ）本発明のＭＯＳＦＥＴの製造工程を説明する断面図。 従来のＭＯＳＦＥＴの構造を示す断面図。 アバランシェ破壊モデルを説明するＭＯＳＦＥＴの等価回路。 従来のＭＯＳＦＥＴの構造とブレークダウン電流経路を示す断面図。 従来のアバランシェ破壊耐量向上手法を説明する断面図。 従来のゲート耐圧低下を防止する方法を説明する断面図。 従来のゲート耐圧低下を防止する方法でのブレークダウン電流経路を示す断面図。
符号の説明
１ Ｎ＋ソース層
２ Ｐベース層
３ Ｎ−ドレイン層
４ Ｎ＋ドレイン層
５ ゲート酸化膜
６ ゲート電極
７ ソース電極
８ ドレイン電極
９ 高濃度Ｐ＋層
１０ 酸化膜
１１ トレンチ
１１ａ トレンチ底部
１１ｂ トレンチ開口部
１１ｃ トレンチの第１の領域
１１ｄ トレンチの第２の領域
１２ 窒化膜
１３ 層間絶縁膜
１４ Ｎ＋エミッタ領域
１５ Ｐベース領域
１６ Ｎ−ベース領域
１６ａ キャリア蓄積領域
１７ ゲート酸化膜
１８ ゲート電極
１９ エミッタ電極
２０ 反転層
２１ Ｎ＋バッファ領域
２２ Ｐ＋コレクタ領域
２３ コレクタ電極
ａ セルピッチ
ｂ Ｐベース層底面深さ
ｃ Ｎ＋ソース層深さ
ｄ トレンチの第２の領域厚さ
ｅ１ トレンチ開口部幅
ｅ２ トレンチの第２の領域幅
ｆ トレンチ深さ

Claims (3)

  1. トレンチに埋め込まれたゲート電極を有する半導体装置において、前記トレンチはその開口部の幅と等しい幅を有する第１の領域と、前記第１の領域の下部に配置されて前記開口部の幅より大きい幅を有する第２の領域とを具備し、前記トレンチに隣接して設けられるベース層の底面が前記第２の領域に隣接して配置されることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記第２の領域の角部は、曲率半径が０．１μｍ以上となるように丸く形成されていることを特徴とする半導体装置。
  3. トレンチに埋め込まれたゲート電極を有する半導体装置の製造方法において、シリコン基板に対して酸化膜をマスクとして異方性エッチングを行ってトレンチを形成した後、前記シリコン基板全面に窒化膜を形成して異方性エッチバックによって前記シリコン基板上面の窒化膜を除去すると共に前記トレンチ側壁部分のみに窒化膜を残し、前記酸化膜と窒化膜をマスクとしてトレンチ底部のシリコンを等方性エッチングして、トレンチ底部の幅を大きくするトレンチ形成工程を備えることを特徴とする半導体装置の製造方法。
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