JPWO2016042955A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

ｐベース層（４）の厚さより深く、第１トレンチ（５ａ）と第２トレンチ（５ｂ）とによって構成されるトレンチ（５）において、下部に位置する第２トレンチ（５ｂ）を第３トレンチ（５ｃ）と第４トレンチ（５ｄ）とによって構成し、第２トレンチ（５ｂ）のＸ方向における幅を第２トレンチ（５ｂ）の上部に位置する第１トレンチ（５ａ）より膨らませる。さらに、Ｘ方向において第２トレンチ（５ｂ）その膨らませる程度を、第３トレンチ（５ｃ）と第４トレンチ（５ｄ）とで変える。これにより、トレンチの下部の幅を、Ｙ方向において異ならせ、トレンチ（５）の長手方向に一律に広く膨らませるよりも、ゲート容量を小さくできる。さらに、オン電圧を低減でき、また、スイッチング耐量を向上できる。

Description

この発明は、トレンチゲート構造のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌｅｒ Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置に関する。
パワー電気機器分野でスイッチング素子として用いられるＩＧＢＴは、定常損失に関係する飽和電圧（オン電圧）と過渡損失であるスイッチング損失（ターンオフ損失、ターンオン損失）が小さく、さらにスイッチング耐量（ラッチアップ耐量）が高いことが望ましく、これを実現するための改善が進められている。
現在主流のＩＧＢＴは、ストライプ状のトレンチゲート構造が多用されている。従来、このストライプ状のトレンチゲート構造の下部（ボトム部）を意図的に膨らませることでオン電圧を低減する構造が提案されている（たとえば、下記特許文献１の図１を参照）。図３７は、トレンチゲート構造の下部を膨らませた従来のＩＧＢＴ８００の要部断面図である。図３７において、符号５１はｐコレクタ層、符号５２はｎバッファ層、符号５３はｎドリフト層、符号５４はｐベース層、符号５５はトレンチ、符号５６はゲート絶縁膜、符号５７はｎエミッタ層、符号５８はｐコンタクト層、符号５９はゲート電極、および、符号６０はコレクタ電極を示している。
このように、トレンチ５５の下部をｎドリフト層５３全域にわたって膨らませると、隣接するトレンチ５５の間に挟まれたｎドリフト層５３の下部が、全域にわたってストライプ状に狭くなる。特許文献１に記載された従来の技術は、こうすることで、ｎドリフト層５３の上部に配置されるｐベース層５４を経由してｐコンタクト層５８から引き抜かれる正孔量を抑制し、チャネルに接続する上部のｎドリフト層５３に正孔を蓄積させる。そして、この蓄積した正孔に引き寄せられてｎドリフト層５３にチャネルを介して注入される電子量が増大して、オン電圧が低下する。このように正孔の蓄積によりチャネルから注入される電子量が増大することをＩＥ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ）効果という。
また、従来、ｐベース層の表面からｎ-層（ドリフト層）の第１の主面に対して垂直方向で、ｎ-層内に達する位置まで形成され、その後ｎ-層の第１の主面に対して水平方向で、片側に所定の長さ延出した底部を有したＬ字形のトレンチゲートを備え、さらに所定の隣合うＬ字形のトレンチゲートの底部の延出方向が対向し、かつ、それぞれの底部の間隔をｎ-層の第１の主面に対して垂直方向に形成されている部分の間隔より狭くすることで、オン電圧および損失の低減を可能にするようにした技術があった（たとえば、下記特許文献２を参照。）。
また、従来、エミッタ電極と接続するｎ+型のエミッタ領域と、エミッタ領域を囲繞するとともにエミッタ電極と接続するｐ-型のボディ領域と、ボディ領域と接するとともにボディ領域によってエミッタ領域から隔てられているｎ-型のドリフト領域と、エミッタ領域とドリフト領域を隔てているボディ領域にゲート絶縁膜を介して対向しているトレンチゲート電極とを備えた半導体装置において、そのトレンチゲート電極のトレンチ幅の異なる部分をトレンチゲート電極の長手方向に形成することで、ボディ領域内の少数キャリア濃度を小さくするようにした技術があった（たとえば、下記特許文献３を参照。）。
特開２０１３−８４９２２号公報 特開２００８−６０１３８号公報 特開２００５−１５０２４６号公報
しかしながら、上述した従来の技術は、たとえば、図３７に示すＩＧＢＴ８００に示すように、ストライプ状のトレンチゲート構造の下部をｎドリフト層５３全域にわたって膨らませると、ゲート容量が大きくなるという問題があった。また、ゲート容量が大きくなった結果、スイッチング速度が遅くなり、スイッチング損失が大きくなるという問題があった。さらに、ゲート容量が大きくなるとゲート容量×ゲート抵抗で決まる時定数が大きくなり、ゲート抵抗によるコレクタ電流の立ち上がりや立ち下りの調整（制御性）が困難になるという問題があった。
この発明は、上述した従来技術による問題点を解消するため、オン電圧の低減とスイッチング損失の低減の両立を図ると同時にスイッチング耐量の向上を図ることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、第１導電型の第１半導体層と、第１半導体層の一方の主面に配置される第２導電型の第２半導体層と、第２半導体層の表面から第２半導体層を貫通して第１半導体層内に達するストライプ状の複数のトレンチと、前記トレンチの内壁に配置されるゲート絶縁膜と、を備えている。また、この発明にかかる半導体装置は、前記トレンチの側壁に接し、該トレンチの長手方向に沿って前記第２半導体層の表面層に選択的に配置される第１導電型の第３半導体層と、前記第３半導体層に接し、前記第２半導体層の表面層に配置される第２導電型の第４半導体層と、を備えている。また、この発明にかかる半導体装置は、前記第２半導体層と前記第３半導体層に電気的に接続する主電極と、前記ゲート絶縁膜を介して前記トレンチを充填して配置されるゲート電極と、を備えている。
前記トレンチは、前記トレンチにおける前記一方の主面側であって前記第２半導体層内に配置される第１トレンチ部と、前記トレンチにおける前記第１トレンチ部よりも前記第１半導体層側であって、底部が前記第１半導体層内に配置されるとともに前記第１トレンチ部に繋がる第２トレンチ部と、によって構成される。前記第２トレンチ部は、前記第２トレンチ部の側壁のうち前記第３半導体層下の側壁に位置する第３トレンチ部と、前記第２トレンチ部の側壁のうち、前記トレンチの長手方向に沿って前記第３半導体層に挟まれた前記第２半導体層の下の側壁に位置する第４トレンチ部と、によって構成される。前記ゲート絶縁膜は、前記トレンチの側壁のうち、前記第１トレンチ部の側壁に配置される第１ゲート絶縁膜部と、前記トレンチの側壁のうち、前記第２トレンチ部の側壁に配置される第２ゲート絶縁膜部と、によって構成される。前記第１トレンチ部の幅より、前記第２トレンチ部の幅が広く、前記第３トレンチ部の幅と前記第４トレンチ部の幅がそれぞれ異なる。
また、この発明にかかる半導体装置は、上記の発明において、前記第１ゲート絶縁膜部の膜厚より前記第２ゲート絶縁膜部の膜厚が広いことを特徴とする。
また、この発明にかかる半導体装置は、上記の発明において、前記第１半導体層と前記第２半導体層のｐｎ接合は、前記第１トレンチ部から前記第２トレンチ部へ前記トレンチの幅が広がる移行領域に位置することを特徴とする。
また、この発明にかかる半導体装置は、上記の発明において、前記第１半導体層と前記第２半導体層のｐｎ接合は、前記第１トレンチ部の側壁に位置することを特徴とする。
また、この発明にかかる半導体装置は、上記の発明において、前記第２ゲート絶縁膜部の膜厚が前記第１ゲート絶縁膜部の膜厚に等しく、前記第１半導体層と前記第２半導体層のｐｎ接合は、前記第２トレンチ部に位置することを特徴とする。
また、この発明にかかる半導体装置は、上記の発明において、前記第４半導体層が前記第３半導体層を貫通する第２導電型の第５半導体層と、前記第５半導体層に繋がり、前記第３半導体層を分割し前記第２半導体層上に配置される第２導電型の第６半導体層を備えることを特徴とする。
また、この発明にかかる半導体装置は、上記の発明において、前記第３半導体層が奥行き方向に前記第４半導体層で分割され、前記第３半導体層と前記第４半導体層が奥行き方向に交互に配置されることを特徴とする。
また、この発明にかかる半導体装置は、上記の発明において、前記トレンチの一方の側壁に接する前記第３半導体層が、他方の側壁に接する前記第３半導体層と互い違いに配置されることを特徴とする。
また、この発明にかかる半導体装置は、上記の発明において、前記の複数本のトレンチの内いくつかが、第３半導体層が配置されず、第２半導体層が前記主電極に接続せずフローティング状態にあることを特徴とする。
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置の製造方法は、上記の半導体装置の製造方法において、次の特徴を有する。エッチングマスクし、異方性エッチングによりストライプ状の複数の第１トレンチを形成する。第１トレンチの側壁に第１ゲート絶縁膜を形成する。第１トレンチの底部から深さ方向に第１トレンチより幅が広い壺形状の第２トレンチを等方性エッチングにより形成する。前記第２トレンチの内壁に第１ゲート絶縁膜より厚い、第２ゲート絶縁膜を形成する。このような半導体装置の製造方法において、前記第２トレンチを、幅の異なる第３トレンチと第４トレンチとによって形成する。
また、この発明にかかる半導体装置の製造方法は、前記第１トレンチに挟まれる複数本の第２導電型の第２半導体層を、主電極に接続する第１導電型の第３半導体層を形成するグループと主電極に接続しないフローティング部になるグループに分割し、前記フローティング部に接する両側のトレンチの側壁を異方性エッチングにより平坦化することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、前記第１ゲート酸化膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で堆積した窒化膜もしくは酸化膜で形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、前記第２ゲート絶縁膜を熱酸化膜で形成することを特徴とする。
この発明にかかる半導体装置および半導体装置の製造方法によれば、オン電圧の低減とスイッチング損失の低減の両立を図ると同時にスイッチング耐量の向上を図ることができるという効果を奏する。
図１は、この発明に係る実施の形態１の半導体装置１００の要部斜視図である。 図２は、この発明に係る実施の形態１の半導体装置１００を示す平面図である。 図３は、この発明に係る実施の形態１の半導体装置１００の要部断面図である。 図４は、この発明に係る実施の形態２の半導体装置２００を示す平面図である。 図５は、この発明に係る実施の形態２の半導体装置２００の要部断面図である。 図６は、この発明に係る実施の形態３の半導体装置３００を示す平面図である。 図７は、この発明に係る実施の形態３の半導体装置３００の要部断面図である。 図８は、この発明に係る実施の形態４の半導体装置４００を示す平面図である。 図９は、この発明に係る実施の形態４の半導体装置４００の要部断面図である。 図１０は、この発明に係る実施の形態５の半導体装置５００を示す平面図である。 図１１は、この発明に係る実施の形態５の半導体装置５００の要部断面図である。 図１２は、この発明に係る実施の形態６の半導体装置６００を示す平面図である。 図１３は、この発明に係る実施の形態６の半導体装置６００の要部断面図である。 図１４は、この発明に係る実施の形態７の半導体装置１００の製造方法を示す説明図（その１）である。 図１５は、この発明に係る実施の形態７の半導体装置１００の製造方法を示す説明図（その２）である。 図１６は、この発明に係る実施の形態７の半導体装置１００の製造方法を示す説明図（その３）である。 図１７は、この発明に係る実施の形態７の半導体装置１００の製造方法を示す説明図（その４）である。 図１８は、この発明に係る実施の形態７の半導体装置１００の製造方法を示す説明図（その５）である。 図１９は、この発明に係る実施の形態７の半導体装置１００の製造方法を示す説明図（その６）である。 図２０は、この発明に係る実施の形態７の半導体装置１００の製造方法を示す説明図（その７）である。 図２１は、この発明に係る実施の形態７の半導体装置１００の製造方法を示す説明図（その８）である。 図２２は、この発明に係る実施の形態７の半導体装置１００の製造方法を示す説明図（その９）である。 図２３は、この発明に係る実施の形態７の半導体装置１００の製造方法を示す説明図（その１０）である。 図２４は、この発明に係る実施の形態８の半導体装置６００の製造方法を示す説明図（その１）である。 図２５は、この発明に係る実施の形態８の半導体装置６００の製造方法を示す説明図（その２）である。 図２６は、この発明に係る実施の形態８の半導体装置６００の製造方法を示す説明図（その３）である。 図２７は、この発明に係る実施の形態８の半導体装置６００の製造方法を示す説明図（その４）である。 図２８は、この発明に係る実施の形態８の半導体装置６００の製造方法を示す説明図（その５）である。 図２９は、この発明に係る実施の形態８の半導体装置６００の製造方法を示す説明図（その６）である。 図３０は、この発明に係る実施の形態８の半導体装置６００の製造方法を示す説明図（その７）である。 図３１は、この発明に係る実施の形態８の半導体装置６００の製造方法を示す説明図（その８）である。 図３２は、この発明に係る実施の形態８の半導体装置６００の製造方法を示す説明図（その９）である。 図３３は、この発明に係る実施の形態８の半導体装置６００の製造方法を示す説明図（その１０）である。 図３４は、この発明に係る実施の形態８の半導体装置６００の製造方法を示す説明図（その１１）である。 図３５は、この発明に係る実施の形態８の半導体装置６００の製造方法を示す説明図（その１２）である。 図３６は、この発明に係る実施の形態８の半導体装置６００の製造方法を示す説明図（その１３）である。 図３７は、トレンチゲート構造の下部を膨らませた従来のＩＧＢＴ８００の要部断面図である。 図３８は、この発明に係る実施の形態９の半導体装置７００の構成を示す説明図（その１）である。 図３９は、この発明に係る実施の形態９の半導体装置７００の構成を示す説明図（その２）である。
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。以下の実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型として説明する。なお、第１導電型をｎ型とし、第２導電型をｐ型とするものに限らず、これを逆にし、第１導電型をｐ型とし、第２導電型をｎ型としてもよい。
（実施の形態１）
まず、この発明に係る実施の形態１の半導体装置１００の構成について説明する。図１は、この発明に係る実施の形態１の半導体装置１００の要部斜視図である。図２は、この発明に係る実施の形態１の半導体装置１００を示す平面図である。図２においては、半導体装置１００を、図１の矢印Ａ方向から見た図を示している。図２（ａ）は、半導体装置１００の要部平面を示している。図２（ｂ）は、半導体装置１００を、図１のＺ１−Ｚ１線で水平方向に切断し、Ａ方向から見た要部断面を示している。
図３は、この発明に係る実施の形態１の半導体装置１００の要部断面図である。図３においては、半導体装置１００を、図１の矢印Ｂから見た要部断面を示している。図３（ａ）は、半導体装置１００を、図２（ａ）、（ｂ）のＸ１−Ｘ１で切断した断面を示している。図３（ｂ）は、半導体装置１００を、図２（ａ）、（ｂ）のＸ２−Ｘ２で切断した断面を示している。図３（ｃ）は、半導体装置１００を、図２（ａ）、（ｂ）のＹ１−Ｙ１で切断した要部断面を示している。図３（ｄ）は、半導体装置１００を、図２（ａ）、（ｂ）のＹ２−Ｙ２で切断した要部断面を示している。
図１、図２および図３において、この発明に係る実施の形態１の半導体装置１００は、ｐコレクタ層１と、ｐコレクタ層１上に配置されるｎバッファ層２と、ｎバッファ層２（フィールドストップ層ともいう）上に配置されるｎドリフト層３と、ｎドリフト層３上に配置されるｐベース層４と、を備える。実施の形態１の半導体装置１００においては、ｎドリフト層３によってこの発明にかかる第１半導体層が実現され、ｐベース層４によってこの発明にかかる第２半導体層が実現される。
また、半導体装置１００は、トレンチ５を備える。トレンチ５は半導体層（ｎドリフト層３およびｐベース層４）に形成された溝であり、ｐベース層４を貫通し、ｎドリフト層３に達するストライプ状（筋状）に複数配置されている。トレンチ５は、奥行き方向（Ｙ方向）を長手方向とするストライプ状で、Ｘ方向に複数並んでいる。
トレンチ５の内壁は、ゲート絶縁膜６によって被覆されている。実施の形態１においては、以降、トレンチ５の側壁にゲート絶縁膜６が形成されたときは、半導体層（ｎドリフト層３やｐベース層４）とゲート絶縁膜６との界面を「トレンチ５の側壁」という。また、各トレンチ５において、対向する側壁同士の間隔を「トレンチ５の幅」という。
また、半導体装置１００は、ｎエミッタ層７と、ｐコンタクト層８と、を備える。実施の形態１の半導体装置１００においては、ｎエミッタ層７によってこの発明にかかる第３半導体層が実現され、ｐコンタクト層８によってこの発明にかかる第４半導体層が実現される。ｎエミッタ層７は、ｐベース層４の表面層に設けられ、トレンチ５の側壁に接している。ｎエミッタ層７は、Ｘ方向において、互いに対向して配置されている。
ｎエミッタ層７は、Ｙ方向に沿って複数個設けられ、それぞれがＹ方向において離れて配置されている。図２および図３において、符号Ｃは、ｎエミッタ層７が形成される個所（ｎエミッタ部）を示している。また、図２および図３において、符号Ｄは、Ｙ方向においてｎエミッタ層７が分断され、ｎエミッタ層７が形成されない個所（コンタクト部）を示している。
ｐコンタクト層８は、複数個のｎエミッタ層７をそれぞれ離し、ｐベース層４に達している。ｐコンタクト層８は、第１ｐコンタクト層８ａと、第２ｐコンタクト層８ｂと、によって構成される。第１ｐコンタクト層８ａは、ｐコンタクト層８のうち、Ｘ方向においてｎエミッタ層７に挟まれた部分である。第２ｐコンタクト層８ｂは、ｐコンタクト層８のうち、Ｙ方向において離れて配置されたｎエミッタ層７の間に配置されている。
これにより、表面に露出したｎエミッタ層７と第２ｐコンタクト層８ｂとは、Ｙ方向に沿って交互に配置される。第１ｐコンタクト層８ａと第２ｐコンタクト層８ｂとは繋がっている（図３（ｄ）を参照）。半導体装置１００の製造に際して、第１ｐコンタクト層８ａと第２ｐコンタクト層８ｂは同時に形成される。ｎエミッタ層７は、Ｘ方向においては、第１ｐコンタクト層８ａを挟んで対向して配置され、Ｙ方向においては第２ｐコンタクト層８ｂを挟んで対向して配置される。
また、半導体装置１００は、ゲート電極９を備える。ゲート電極９は、トレンチ５の内側、より具体的にはトレンチ５の内壁を被覆するゲート絶縁膜６の内側に充填される。半導体装置１００は、さらに、ゲート電極９上を被覆する図示しない層間絶縁膜と、図示しないエミッタ電極と、ｐコレクタ層１に接続するコレクタ電極１０と、を備える。エミッタ電極は、層間絶縁膜に配置された図示しないコンタクトホールを介して、ｎエミッタ層７とｐコンタクト層８とに接続される。実施の形態１の半導体装置１００においては、エミッタ電極によってこの発明にかかる主電極が実現される。
図３（ａ）および図３（ｂ）に示すように、上記のトレンチ５は、深さ方向（Ｚ方向）において、半導体装置１００の表面から第１トレンチ５ａおよび第２トレンチ５ｂの２段階で構成される。この第２トレンチ５ｂは、底部を壺形状に膨らませた断面形状をしている。第２トレンチ５ｂの幅は、第１トレンチ５ａの幅Ｗ１より広い。
第２トレンチ５ｂは、第３トレンチ５ｃと第４トレンチ５ｄとによって構成される。第３トレンチ５ｃは、Ｚ方向においてｎエミッタ層７の下側（Ｚ方向においてｎエミッタ層７と重複する位置）に位置するｐベース層４と、ｐベース層４の下側に配置されるｎドリフト層３と、の接合部１１付近からｎドリフト層３側に配置される。第４トレンチ５ｄは、第２ｐコンタクト層８ｂと、第２ｐコンタクト層８ｂの下側に位置するｎドリフト層３と、の接合部１１付近からｎドリフト層３側に配置される。
第３トレンチ５ｃと第４トレンチ５ｄとは接続している。第４トレンチ５ｄの幅Ｗ３は、第３トレンチ５ｃの幅Ｗ２より狭い。第１トレンチ５ａから第３トレンチ５ｃ、および、第１トレンチ５ａから第４トレンチ５ｄへ移行するトレンチ移行部５ｅの形状は、湾曲している。第３トレンチ５ｃの幅Ｗ２および第４トレンチ５ｄの幅Ｗ３は、いずれも、第１トレンチ５ａの幅Ｗ１より広い。
上記のゲート絶縁膜６は、第１ゲート絶縁膜６ａと、第２ゲート絶縁膜６ｂと、によって構成される。第１ゲート絶縁膜６ａは、第１トレンチ５ａの内壁に配置される。第２ゲート絶縁膜６ｂは、第２トレンチ５ｂを構成する第３トレンチ５ｃおよび第４トレンチ５ｄのそれぞれの内壁に配置される。第２ゲート絶縁膜６ｂの厚さは、第１ゲート絶縁膜６ａの厚さより厚い。第２ゲート絶縁膜６ｂの厚さを第１ゲート絶縁膜６ａの厚さよりも厚くすることで、第３トレンチ５ｃおよび第４トレンチ５ｄでの電界集中よる絶縁破壊を防止することができる。
トレンチ移行部５ｅの内壁には、第１ゲート絶縁膜６ａと第２ゲート絶縁膜６ｂとに繋がる第３ゲート絶縁膜６ｃが配置される。第３ゲート絶縁膜６ｃの厚さは一定ではなく、第１ゲート絶縁膜６ａと繋がる側の第３ゲート絶縁膜６ｃは第１ゲート絶縁膜６ａの厚さとなり、第２ゲート絶縁膜６ｂに繋がる側の第３ゲート絶縁膜６ｃは第２ゲート絶縁膜６ｂの厚さになる。第３ゲート絶縁膜６ｃの厚さは、第１ゲート絶縁膜６ａの厚さから第２ゲート絶縁膜６ｂの厚さに変化し、第１ゲート絶縁膜６ａ側から第２ゲート絶縁膜６ｂ側に近づくほど厚くなる。
ｐベース層４とｎドリフト層３との接合部１１の位置は、第３ゲート絶縁膜６ｃに接する位置とする。接合部１１の位置は、ゲートしきい値電圧と、接合部１１付近のｎドリフト層３に形成される蓄積層の厚さと、の関係から決まる。接合部１１の位置を第２ゲート絶縁膜６ｂに近い側にすると、ゲート絶縁膜６が厚くなるので、ゲートしきい値電圧は高くなり、蓄積層は狭くなる。接合部１１の位置を第１ゲート絶縁膜６ａに近い側にすると、ゲート絶縁膜６が薄くなるので、ゲートしきい値電圧は低くなり、蓄積層は厚くなる。
半導体装置１００において、第３トレンチ５ｃと第４トレンチ５ｄを壺形状に膨らませるにあたり、第４トレンチ５ｄの幅Ｗ３を、第３トレンチ５ｃの幅Ｗ２より狭くする。すなわち、図２および図３に示すように、ｎエミッタ層７を形成した箇所に接する第３トレンチ５ｃの側壁を、ｎエミッタ層７の幅程度にｐベース層４の側に張り出させる。
半導体装置１００においては、このｎエミッタ層７に対してｐベース層４を挟んで対向するように、もう一つのｎエミッタ層７を形成している。このもう一つのｎエミッタ層７に接し、前述の第３トレンチ５ｃに隣接するもう１つの第３トレンチ５ｃの側壁も、ｐベース層４の側に張り出させる。これにより、第３トレンチ５ｃの幅Ｗ２は、第４トレンチ５ｄの幅Ｗ３よりも広くなり、第４トレンチ５ｄの幅Ｗ３を相対的に第３トレンチ５ｃの幅Ｗ２より狭くすることができる。
第１トレンチ５ａの幅をＷ１とし、ｐベース層４の幅をＷ４とすると、トレンチ５の長手方向に垂直な方向のトレンチ５のピッチ（Ｘ方向に沿ってトレンチ５を繰り返し配置する周期の長さ）は、全てのトレンチ５で同じＷ１＋Ｗ４とする。これにより、第３トレンチ５ｃの間隔Ｗ５は、第４トレンチ５ｄの間隔Ｗ６よりも短くする。つまり、ｎエミッタ層７を形成した箇所の第３トレンチ５ｃの間隔Ｗ５は、第４トレンチ５ｄの間隔Ｗ６よりも狭くなる。第４トレンチ５ｄの幅Ｗ３を狭くすることにより、図３７に示すＩＧＢＴ８００に比べてゲート容量を小さくでき、スイッチング損失を小さくできる。
但し、第３トレンチ５ｃおよび第４トレンチ５ｄのいずれの幅も、第３トレンチ５ｃおよび第４トレンチ５ｄを膨らませることにより、第１トレンチ５ａの幅Ｗ１より広くする。第４トレンチ５ｄを膨らませないで第１トレンチ５ａの幅Ｗ１と同じにした場合は、第４トレンチ５ｄでの電界集中が発生し易くなり、第２ゲート絶縁膜６ｂが絶縁破壊を起こす場合が生じる。
また、第３トレンチ５ｃを膨らませることで、この第３トレンチ５ｃに挟まれたｎドリフト層３の幅（第３トレンチ５ｃの間隔）Ｗ５がｐベース層４の幅Ｗ４より狭くなる。そのため、ｐコレクタ層１から注入される正孔をｎドリフト層３とｐベース層４を通して第１ｐコンタクト層８ａへ引き抜き難くなり、ｐコレクタ層１から注入される正孔がｎドリフト層３上部に蓄積される。この蓄積された正孔により、チャネルを介してｎドリフト層３に注入される電子量が増大して（ＩＥ効果）、オン電圧を低下させる。
第３トレンチ５ｃの側壁を第４トレンチ５ｄよりも張り出させる長さ（（Ｗ６−Ｗ５）／２）は、トレンチ５に長手方向に垂直な方向（以下、短手方向）に沿ったｎエミッタ層７の幅よりも短くてもよい。一方、第３トレンチ５ｃの側壁を張り出させる長さは、トレンチ５の短手方向に沿ったｎエミッタ層７の幅より長くてもよい。
これにより、ｎエミッタ層７からｐベース層４の第１トレンチ５ａ側壁のチャネルを経由して注入された電子に、ｐコレクタ層１から注入されたホールがより一層引き寄せられるようになる。その結果、第３トレンチ５ｃに挟まれた箇所で正孔濃度も増加し、ＩＥ効果を一層強くできる。また、第１ｐコンタクト層８ａから引き抜かれる正孔が制限され、ラッチアップが起こり難くなり、スイッチング耐量が向上する。
なお、上述した実施の形態１の説明では、図２（ｂ）における第３トレンチ５ｃと第４トレンチ５ｄとの境界において、簡単のため、それぞれのトレンチの幅が矩形状かつ垂直に変化して接続しているように記載したが、第３トレンチ５ｃと第４トレンチ５ｄとの境界の形状はこれに限るものではない。具体的には、たとえば、図２（ｂ）の右側点線の丸の中に拡大しているように、第３トレンチ５ｃと第４トレンチ５ｄが斜めの側壁面となるように接続してもよく、さらに側壁面が湾曲して滑らかに接続するようにしてもよい。これによって、トレンチ側壁の向きが変化するところでの電界集中を緩和することができる。
以上説明したように、実施の形態１の半導体装置１００によれば、オン電圧の低減とスイッチング損失の低減とを両立させるとともに、スイッチング耐量の向上を図ることができる。
また、実施の形態１の半導体装置１００によれば、第２ゲート絶縁膜６ｂおよび第３ゲート絶縁膜６ｃの厚さが第１ゲート絶縁膜６ａより厚いので、第２ゲート絶縁膜６ｂおよび第３ゲート絶縁膜６ｃの厚さを第１ゲート絶縁膜６ａの厚さと同じにした場合に比べて、蓄積層の厚さが薄くなる。蓄積層の厚さが薄くなると、蓄積層の抵抗が大きくなる。その結果、電子流が抑制されて飽和電流が低下し、負荷短絡耐量が向上する。
半導体装置１００においては、ｐベース層４とｎドリフト層３との接合部１１を、第１ゲート絶縁膜６ａに接する位置にしてもよい。また、第２ゲート絶縁膜６ｂを第１ゲート絶縁膜６ａの厚さにして、接合部１１を第２ゲート絶縁膜６ｂに接する位置にしてもよい。いずれの場合も、オン電圧の低減と、スイッチング損失およびスイッチング耐量の向上と、に関する効果は上述した半導体装置１００における効果と同じである。
（実施の形態２）
つぎに、この発明に係る実施の形態２の半導体装置２００の構成について説明する。実施の形態２においては、上述した実施の形態１と同一部分は同一符号で示し、説明を省略する。図４は、この発明に係る実施の形態２の半導体装置２００を示す平面図である。図４においては、半導体装置２００を、図１の矢印Ａに相当する位置から見た図を示している。図４（ａ）は、半導体装置２００の要部平面を示しており、上述した実施の形態１の半導体装置１００を示す図２（ａ）に相当する。図４（ｂ）は、半導体装置２００の要部平面を示しており、上述した実施の形態１の半導体装置１００を示す図２（ｂ）に相当する。
図５は、この発明に係る実施の形態２の半導体装置２００の要部断面図である。図５（ａ）は、半導体装置２００を、図４のＸ１−Ｘ１で切断した断面を示している。図５（ｂ）は、図４のＸ２−Ｘ２で切断した断面を示している。図５（ｃ）は、半導体装置２００を、図４のＹ１−Ｙ１で切断した要部断面を示している。
図４および図５に示すように、この発明に係る実施の形態２の半導体装置２００は、図５（ａ）に示すように、第１ｐコンタクト層８ａが設けられておらず、ｎエミッタ層７が、Ｘ方向において繋がっている点が、実施の形態１の半導体装置１００と異なっている。このような構成は、ｐベース層４の幅Ｗ４が狭い場合、つまり、隣接するトレンチ５同士の間隔が狭い場合などに有用である。隣接するトレンチ５同士の間隔が広い場合は、図１と同様に第１ｐコンタクト層８ａを設けることが好ましい。
ｎエミッタ層７が配置されない個所のｐベース層４上には、図５（ｂ）に示すように、ｐコンタクト層８（第２ｐコンタクト層８ｂ）が配置されている。実施の形態２の半導体装置２００においては、ｐコンタクト層８（第２ｐコンタクト層８ｂ）によってこの発明にかかる第４半導体層が実現される。図４および図５において、符号Ｃは、ｎエミッタ層７が形成される個所を示している。また、図４および図５において、符号Ｄは、Ｙ方向においてｎエミッタ層７が分断され、ｎエミッタ層７が形成されない個所を示している。
半導体装置２００においては、実施の形態１の半導体装置１００と同様に、第３トレンチ５ｃと第４トレンチ５ｄとを壺形状に膨らませるにあたり、第４トレンチ５ｄの幅Ｗ３を、第３トレンチ５ｃの幅Ｗ２より狭くする。すなわち、ｎエミッタ層７を形成した箇所に接する第３トレンチ５ｃの側壁を、ｐベース層４の側に張り出させる。このｎエミッタ層７に接し、かつ第３トレンチ５ｃに隣接するもう１つの第３トレンチ５ｃの側壁も、ｐベース層４の側に張り出させる。これにより、第３トレンチ５ｃの幅Ｗ２は、第４トレンチ５ｄの幅Ｗ３よりも広くなっている。
トレンチ５の幅方向のピッチは、全てのトレンチ５で同じＷ１＋Ｗ４とする。これにより、第３トレンチ５ｃの間隔Ｗ５は、第４トレンチ５ｄの間隔Ｗ６よりも短い。つまり、ｎエミッタ層７を形成した箇所の第３トレンチの間隔Ｗ５は、第４トレンチ５ｄの間隔Ｗ６よりも狭い。
第３トレンチ５ｃの側壁を第４トレンチ５ｄの側壁よりも張り出させる長さ（（Ｗ６−Ｗ５）／２）は、第４トレンチ５ｄが第１トレンチ５ａに対して張り出している長さ（（Ｗ４−Ｗ５）／２）より長くすることが好ましい。これにより、ｎエミッタ層７からｐベース層４の第１トレンチ５ａ側壁のチャネルを経由して注入された電子に、ｐコレクタ層１から注入されたホールがより一層引き寄せられるようになる。その結果、第３トレンチ５ｃに挟まれた箇所で正孔濃度も増加し、ＩＥ効果を一層強くできる。
なお、上述した実施の形態１の半導体装置１００においても、第３トレンチ５ｃの側壁を第４トレンチ５ｄよりも張り出させる長さ（（Ｗ６−Ｗ５）／２）を、第４トレンチ５ｄが第１トレンチ５ａに対して張り出している長さ（（Ｗ４−Ｗ５）／２）よりも長くしてもよい。
半導体装置２００において、ｎエミッタ層７直下のｐベース層４に流入した正孔は、ｎエミッタ層７直下のｐベース層４を通り、第２ｐコンタクト層８ｂに抜けて行く。このとき、ｎエミッタ層７下のｐベース層４を流れる正孔流Ｉｐと、ｐベース層４の横方向抵抗Ｒと、の積によって電圧降下Ｖが生じる。この電圧降下Ｖが、第２ｐコンタクト層８ｂの電位を基準として０．６Ｖ〜０．７Ｖを超えると、ｎエミッタ層７からｐベース層４へ電子の注入が起こり、ラッチアップが発生する。そのため、Ｙ方向のｎエミッタ層７の長さＬを短くして、この電圧降下Ｖを小さくする必要がある。この長さＬは、ｐベース層４の不純物濃度に依存する。長さＬは、具体的には、たとえば、０．５μｍ〜１μｍ程度が好ましい。
以上説明したように、実施の形態２の半導体装置２００によれば、オン電圧の低減とスイッチング損失の低減とを両立させるとともに、スイッチング耐量の向上を図ることができる。
（実施の形態３）
つぎに、この発明に係る実施の形態３の半導体装置３００の構成について説明する。実施の形態３においては、上述した実施の形態１および実施の形態２と同一部分は同一符号で示し、説明を省略する。
図６は、この発明に係る実施の形態３の半導体装置３００を示す平面図である。図６においては、半導体装置３００を、図１の矢印Ａに相当する位置から見た図を示している。図６（ａ）は、半導体装置３００の要部平面を示しており、実施の形態１の半導体装置１００を示す図２（ａ）に相当する。図６（ｂ）は、半導体装置３００の要部平面を示しており、実施の形態１の半導体装置１００を示す図２（ｂ）に相当する。
図７は、この発明に係る実施の形態３の半導体装置３００の要部断面図である。図７は、実施の形態１の半導体装置１００を示す図３に相当する。図７（ａ）は、図６（ａ）、（ｂ）のＸ１−Ｘ１で切断した断面図を示している。図７（ｂ）は、図６（ａ）、（ｂ）のＸ２−Ｘ２で切断した断面を示している。図７（ｃ）は、図６（ａ）、（ｂ）のＹ１−Ｙ１で切断した要部断面を示している。図７（ｄ）は、図６（ａ）、（ｂ）のＹ２−Ｙ２で切断した要部断面を示している。
図６および図７において、この発明に係る実施の形態３の半導体装置３００は、半導体装置１００ではＸ方向において第１ｐコンタクト層８ａを挟んで対向するｎエミッタ層７を、互い違いに配置した点が、実施の形態１の半導体装置１００と異なっている。図６および図７において、符号Ｃは、ｎエミッタ層７が形成される個所を示している。また、図６および図７において、符号Ｄは、Ｙ方向においてｎエミッタ層７が分断され、ｎエミッタ層７が形成されない個所を示している。
これにより、半導体装置３００においては、上述した図３７に示す従来のＩＧＢＴ８００よりゲート容量が小さくなるので、スイッチング損失を小さくできる。また、半導体装置３００においては、ｎエミッタ層下のｎドリフト層が狭くなるので、ＩＥ効果によりオン電圧を低下させることができる。
以上説明したように、実施の形態３の半導体装置３００によれば、オン電圧の低減とスイッチング損失の低減とを両立させるとともに、スイッチング耐量の向上を図ることができる。
（実施の形態４）
つぎに、この発明に係る実施の形態４の半導体装置４００の構成について説明する。実施の形態４においては、上述した実施の形態１〜３と同一部分は同一符号で示し、説明を省略する。図８は、この発明に係る実施の形態４の半導体装置４００を示す平面図である。図８においては、この発明に係る実施の形態４の半導体装置４００を、図１の矢印Ａに相当する位置から見た図を示している。図８（ａ）は、図２（ａ）に相当する、この発明に係る実施の形態４の半導体装置４００の要部平面を示している。図８（ｂ）は、図２（ｂ）に相当する、この発明に係る実施の形態４の半導体装置４００の要部平面を示している。
図９は、この発明に係る実施の形態４の半導体装置４００の要部断面図であり、上述した実施の形態１の半導体装置１００を示す図３に相当する。図９（ａ）は、図８（ａ）、（ｂ）のＸ１−Ｘ１で切断した断面を示している。図９（ｂ）は、図８（ａ）、（ｂ）のＸ２−Ｘ２で切断した断面を示している。図９（ｃ）は、図８（ａ）、（ｂ）のＹ１−Ｙ１で切断した要部断面を示している。図９（ｄ）は、図８（ａ）、（ｂ）のＹ２−Ｙ２で切断した要部断面を示している。
図８および図９に示すように、この発明に係る実施の形態４の半導体装置４００は、第３トレンチ５ｃの幅Ｗ２を第４トレンチ５ｄの幅Ｗ３より狭くした点が、実施の形態１の半導体装置１００と異なっている。半導体装置４００において、第３トレンチ５ｃの幅Ｗ２と第４トレンチ５ｄの幅Ｗ３との関係は、丁度、図１に示した半導体装置１００における第３トレンチ５ｃの幅Ｗ２と第４トレンチ５ｄの幅Ｗ３との関係と逆になる。
すなわち、半導体装置４００においては、ｎエミッタ層７を形成していない箇所に接する第４トレンチ５ｄの側壁を、ｎエミッタ層７の幅程度にｐベース層４の側に張り出させる。このｎエミッタ層７に対してｐベース層４を挟んで対向するように、もう一つのｎエミッタ層７を形成している。このもう一つのｎエミッタ層７を形成していない箇所に接し、かつ、第４トレンチ５ｄに隣接するもう１つの第４トレンチ５ｄの側壁も、前述のｐベース層４の側に張り出させる。
これにより、第４トレンチ５ｄの幅Ｗ３は、第３トレンチ５ｃの幅Ｗ２よりも広くなっている。図８および図９において、符号Ｃはｎエミッタ層が形成される個所を示し、符号Ｄはｎエミッタ層を分断しｎエミッタ層が形成されない個所を示している。また、トレンチ５の短手方向ピッチは、全てのトレンチ５で同じＷ１＋Ｗ４とする。これにより、第４トレンチ５ｄの間隔Ｗ６は、第３トレンチ５ｃの間隔Ｗ５よりも短くする。つまり、ｎエミッタ層７を形成しない箇所の第４トレンチ５ｄの間隔Ｗ６が第３トレンチ５ｃの間隔Ｗ５より狭くなる。
半導体装置４００は、図３７に示すＩＧＢＴ８００に比べると、ゲート容量が小さくなるのでスイッチング損失は小さくなる。一方、半導体装置４００は、第３トレンチ５ｃの幅Ｗ２が第４トレンチ５ｄの幅Ｗ３より狭くなるため、ｎエミッタ層７下のｎドリフト層３でのＩＥ効果が図１の半導体装置１００の場合より小さくなる。そのため、半導体装置４００は、図１の半導体装置１００に比べるとオン電圧は若干高くなるが、図３７の従来のＩＧＢＴに比べるとオン電圧は低くできる。
（実施の形態５）
つぎに、この発明に係る実施の形態５の半導体装置５００の構成について説明する。実施の形態５においては、上述した実施の形態１〜４と同一部分は同一符号で示し、説明を省略する。図１０は、この発明に係る実施の形態５の半導体装置５００を示す平面図である。
図１０においては、この発明に係る実施の形態５の半導体装置５００を、図１の矢印Ａに相当する位置から見た図を示しており、上述した実施の形態２の半導体装置２００を示す図４に相当する。図１０（ａ）は、半導体装置５００の要部平面を示しており、実施の形態２の半導体装置２００を示す図４（ａ）に相当する。図１０（ｂ）は、半導体装置５００の要部平面を示しており、上述した実施の形態２の半導体装置２００を示す図４（ｂ）に相当する。
図１１は、この発明に係る実施の形態５の半導体装置５００の要部断面図であり、上述した実施の形態２の半導体装置２００を示す図５に相当する。図１１（ａ）は、図１０のＸ１−Ｘ１で切断した断面を示している。図１１（ｂ）は、図１０のＸ２−Ｘ２で切断した断面を示している。図１１（ｃ）は、図１０のＹ１−Ｙ１で切断した要部断面を示している。図１０および図１１において、符号Ｃはｎエミッタ層７が形成される個所を示し、符号Ｄはｎエミッタ層７を分断しｎエミッタ層７が形成されない個所を示している。
図１０および図１１に示すように、この発明に係る実施の形態５の半導体装置５００は、第３トレンチ５ｃの幅Ｗ２を第４トレンチ５ｄの幅Ｗ３より狭くした点が、上述した図４に示した実施の形態２の半導体装置２００異なっている。半導体装置５００において、第３トレンチ５ｃの幅Ｗ２と第４トレンチ５ｄの幅Ｗ３との関係は、丁度、図４に示した実施の形態２の半導体装置２００における第３トレンチ５ｃの幅Ｗ２と第４トレンチ５ｄの幅Ｗ３との関係と逆になる。
半導体装置５００は、実施の形態４の半導体装置４００と同様に、第３トレンチ５ｃと第４トレンチ５ｄを壺形状に膨らませるにあたり、第３トレンチ５ｃの幅Ｗ２を第４トレンチ５ｄの幅Ｗ３より狭くする。すなわち、半導体装置５００は、図１０および図１１に示すように、ｎエミッタ層７を形成しない箇所に接する第４トレンチ５ｄの側壁を、ｐベース層４の側に張り出させる。このｎエミッタ層７とは接しておらず、かつ、第４トレンチ５ｄに隣接するもう１つの第４トレンチ５ｄの側壁も、前述のｐベース層４の側に張り出させる。
これにより、第４トレンチ５ｄの幅Ｗ３を、第３トレンチ５ｃの幅Ｗ２よりも広くする。また、トレンチ５の短手方向のピッチは全てのトレンチ５で同じＷ１＋Ｗ４とする。これにより、第４トレンチ５ｄの間隔Ｗ６は、第３トレンチ５ｃの間隔Ｗ５よりも短くする。つまり、ｎエミッタ層７を形成しない箇所の第４トレンチの間隔Ｗ６は第３トレンチ５ｃの間隔Ｗ５より狭くなる。
半導体装置５００は、図３７に示すＩＧＢＴ８００に比べると、ゲート容量が小さくなるのでスイッチング損失は小さくなる。一方、半導体装置５００は、第３トレンチ５ｃの幅Ｗ２が第４トレンチ５ｄの幅Ｗ３より狭くなるため、ｎエミッタ層７下のｎドリフト層３でのＩＥ効果が図４の半導体装置２００の場合より小さくなる。そのため、半導体装置５００は、図４の半導体装置２００に比べると若干オン電圧は高くなるが、図３７の従来のＩＧＢＴに比べるとオン電圧は低くできる。
（実施の形態６）
つぎに、この発明に係る実施の形態６の半導体装置６００の構成について説明する。実施の形態６においては、上述した実施の形態１〜５と同一部分は同一符号で示し、説明を省略する。図１２は、この発明に係る実施の形態６の半導体装置６００を示す平面図である。
図１２においては、この発明に係る実施の形態６の半導体装置６００を、図１の矢印Ａに相当する位置から見た図を示している。図１２（ａ）は、この発明に係る実施の形態６の半導体装置６００の要部平面を示しており、上述した実施の形態１の半導体装置１００を示す図２（ａ）に相当する。図１２（ｂ）は、この発明に係る実施の形態６の半導体装置６００の要部平面を示しており、上述した実施の形態１の半導体装置１００を示す図２（ｂ）に相当する。
図１３は、この発明に係る実施の形態６の半導体装置６００の要部断面図である。図１３は、上述した実施の形態１の半導体装置１００を示す図３に相当する。図１３（ａ）は、図１２（ａ）、（ｂ）のＸ１−Ｘ１で切断した断面を示している。図１３（ｂ）は、図１２（ａ）、（ｂ）のＸ２−Ｘ２で切断した断面を示している。図１３（ｃ）は、図１２（ａ）、（ｂ）のＹ１−Ｙ１で切断した要部断面を示している。図１３（ｄ）は、図１２（ａ）、（ｂ）のＹ２−Ｙ２で切断した要部断面図を示している。
図１２および図１３に示すように、この発明に係る実施の形態６の半導体装置６００は、フローティング部Ｅを有している点が、実施の形態１の半導体装置１００と異なっている。図１３において、符号Ｅは、フローティング部が形成される個所を示している。図１２および図１３において、符号Ｃは、ｎエミッタ層７が形成される個所を示している。また、図１２および図１３において、符号Ｄは、ｎエミッタ層７が分断され、ｎエミッタ層７が形成されない個所を示している。
フローティング部Ｅが形成されるストライプ状のｐベース層４は、Ｘ方向において、ｎエミッタ部Ｃおよびコンタクト部Ｄが形成されるストライプ状のｐベース層４と交互に配置される。あるいは、フローティング部Ｅが形成されるストライプ状のｐベース層４は、Ｘ方向において、ｎエミッタ部Ｃおよびコンタクト部Ｄが形成されるストライプ状のｐベース層４に対して、複数個置きに形成されるものであってもよい。
半導体装置６００は、図１に示した半導体装置１００と同様に、ｐコレクタ層１と、ｎバッファ層２と、ｎドリフト層３と、ｐベース層４と、トレンチ５と、を備える。ｎバッファ層２は、ｐコレクタ層１上に配置される。ｎドリフト層３は、ｎバッファ層２上に配置される。ｐベース層４は、ｎドリフト層３上に配置される。トレンチ５は、ｐベース層４を貫通し、ｎドリフト層３に達する。トレンチ５は、Ｙ方向に長いストライプ状をなし、Ｘ方向に並んで複数配置される。
また、半導体装置６００は、ｎエミッタ層７と、コンタクト層８と、を備える。ｎエミッタ層７は、トレンチ５の一方の側壁に接してｐベース層４上に配置される。コンタクト層８は、第１ｐコンタクト層８ａと、第２ｐコンタクト層８ｂと、を備える。第１ｐコンタクト層８ａは、Ｘ方向においてｎエミッタ層７を分離し、ｐベース層４に達する。第２ｐコンタクト層８ｂは、Ｙ方向においてｎエミッタ層７を分離し、ｐベース層４と接続する。
また、半導体装置６００は、高濃度のｐ層１２を備える。高濃度のｐ層１２は、トレンチ５の他方の側壁に接し、ｎエミッタ層７を配置しないｐベース層４上に配置されるフローティング部Ｅを構成する。フローティング部Ｅは、ｎエミッタ層７が配置されないｐベース層４とその上の高濃度のｐ層１２とによって構成され、浮遊電位にある。
フローティング部Ｅのｐベース層４は、ｎエミッタ層７が形成されるｐベース層４に対して、一つ置きもしくは複数置きに形成される。この高濃度のｐ層１２は必ずしも必要とせず、フローティング部Ｅの高濃度のｐ層１２は形成されない場合もある。
また、半導体装置６００は、ゲート絶縁膜６と、ゲート電極９と、図示しない層間絶縁膜と、図示しないエミッタ電極と、コレクタ電極１０と、を備える。ゲート絶縁膜６は、トレンチ５の内壁を被覆する。ゲート電極９は、ゲート絶縁膜６を介して充填され配置される。層間絶縁膜は、ゲート電極９上を被覆する。エミッタ電極は、層間絶縁膜に形成されたコンタクトホールを介してｎエミッタ層７とｐコンタクト層８に接続する。コレクタ電極１０は、ｐコレクタ層１に接続する。
トレンチ５は、Ｚ方向に沿って、表面から順に配置された第１トレンチ５ａおよび第２トレンチ５ｂによって構成されている。すなわち、トレンチ５は、第１トレンチ５ａおよび第２トレンチ５ｂの２段階で構成されている。Ｚ方向において、第１トレンチ５ａは表面側に配置され、第２トレンチ５ｂは第１トレンチ５ａよりも深い位置に配置される。第２トレンチ５ｂの幅は、第１トレンチ５ａの幅Ｗ７、Ｗ８よりも広い。トレンチ５において、第２トレンチ５ｂは、第３トレンチ５ｃおよび第４トレンチ５ｄによって構成される。第４トレンチ５ｄの幅Ｗ３は、第３トレンチ５ｃの幅Ｗ２よりも狭い。
第３トレンチ５ｃは、ｎエミッタ層７下のｐベース層４とｎドリフト層３との接合部１１付近からｎドリフト層３に配置される。第４トレンチ５ｄは、ｎエミッタ層７が形成されない第２ｐコンタクト層８ｂ下のｐベース層４と、ｎドリフト層３との接合部１１付近からｎドリフト層３に配置される。また、第１トレンチ５ａから第３トレンチ５ｃ、および第１トレンチ５ａから第４トレンチ５ｄへ移行するトレンチ移行部５ｅは、湾曲している。
第３トレンチ５ｃおよび第４トレンチ５ｄの側壁のうち、フローティング部Ｅのｐベース層４に接する側の側壁は、膨らませないで平坦にする。フローティング部Ｅを構成するｐベース層４は浮遊電位状態にあるため、ｐベース層４下のｎドリフト層３には正孔が蓄積され、ＩＥ効果を生む。フローティング部Ｅの幅は、第３トレンチ５ｃ同士に挟まれた個所の幅Ｗ９より、第４トレンチ５ｄ同士に挟まれた個所の幅Ｗ１０の方が広い。
半導体装置６００は、ｎエミッタ層７に接する第３トレンチ５ｃを膨らませることで、ｎドリフト層３が狭くなり、正孔の経路が狭くなる。そのため、半導体装置６００においては、第１ｐコンタクト層８ａからの正孔の引き抜きが抑制されＩＥ効果が発生し、オン電圧を低下させることができる。
半導体装置６００は、図３７で示すＩＧＢＴ８００のように、ストライプ状のトレンチの下部（第３トレンチ５ｃおよび第４トレンチ５ｄに相当する）を全域で膨らませる従来構造よりも、第２ｐコンタクト層８ｂ下の第４トレンチ５ｄの幅Ｗ３を狭くすることができる。これにより、半導体装置６００は、ゲート容量を低減でき、スイッチング損失を小さくすることができる。
尚、ｎエミッタ層７を形成したｐベース層４およびフローティング部Ｅのｐベース層４の表面からの深さを第２ゲート絶縁膜６ｂの位置にし、第２ゲート絶縁膜６ｂと第３ゲート絶縁膜６ｃの厚さを第１ゲート絶縁膜６ａの厚さにする場合もある。また、ここでは、ｎエミッタ層７の平面パターンは図２に相当するパターンで示したが、図４や図６で示したパターンの場合もある。
（実施の形態７）
つぎに、この発明に係る実施の形態７の半導体装置１００の製造方法について説明する。以下においては、トレンチ５とゲート電極９とを形成する工程について説明する。図１４〜図２３は、この発明に係る実施の形態７の半導体装置１００の製造方法を示す説明図である。図１４〜図２３においては、実施の形態７の製造方法による工程順に示した、半導体装置１００の要部断面を示している。
図１４〜図２３において、（ａ）の図は、実施の形態１における図３（ａ）に相当する断面を示しており、（ｂ）の図は、実施の形態１における図３（ｂ）に相当する断面を示している。すなわち、図１４〜図２３において、（ａ）の図は、図２（ａ）、（ｂ）のＸ１−Ｘ１に相当する位置で切断した断面を示している。また、図１４〜図２３において、（ｂ）の図は、図２（ａ）、（ｂ）のＸ２−Ｘ２に相当する位置で切断した断面を示している。図１４〜図２３において、ｎエミッタ層７および第１ｐコンタクト層８ａおよび第２ｐコンタクト層８ｂは図示されていない。以下の説明において、文章の頭の（ ）内の数字は工程順番を示す。
（１）まず、図１４に示されるように、ｎドリフト層３上にｐベース層４が形成された半導体基板のｐベース層４上（ｐベース層４の一方の主面）に、エッチングマスク２１を形成する。このエッチングマスク２１は、例えば、熱酸化膜などによって形成される。
（２）つぎに、図１５に示されるように、エッチングマスク２１を用いて、例えば、反応性イオンエッチング（ＲＩＥ）などの異方性エッチングを行い、幅Ｗ１の第１トレンチ５ａを形成する。第１トレンチ５ａの深さＴは、ｐベース層４の厚さより浅くする。このとき、第１トレンチ５ａの内壁２２には、第１トレンチ５ａを形成するための異方性エッチングによって、図示しないダメージ層が形成される。
（３）つぎに、図１６に示されるように、第１トレンチ５ａの内壁２２に形成されたダメージ層を除去する。第１トレンチ５ａの内壁２２に形成されたダメージ層は、例えば、ケミカルドライエッチングエッチング（ＣＤＥ）などにより除去することができる。
（４）つぎに、図１７に示されるように、トレンチ５（第１トレンチ５ａ）の内壁２２に第１ゲート絶縁膜６ａを形成する。第１ゲート絶縁膜６ａは、例えば、ＳｉＮなどのＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などによって形成することができる。第１ゲート絶縁膜６ａは、エッチングマスク２１上にも形成される。
（５）つぎに、図１８（ａ）に示されるように、第１トレンチ５ａの底部２３のうち、幅広の第３トレンチ５ｃを形成する予定個所の第１ゲート絶縁膜６ａを除去する。第１ゲート絶縁膜６ａの除去に当たっては、例えば、図示しないレジストなどをマスクとして、異方性エッチングをおこなうとよい。一方、第１トレンチ５ａの底部２３のうち、幅狭の第４トレンチ５ｄを形成する予定個所においては、図１８（ｂ）に示されるように、第１ゲート絶縁膜６ａを残した状態にする。これにより、残した第１ゲート絶縁膜６ａを、後述する等方性エッチングのマスクとして使用することができる。
（６）つぎに、図１９に示されるように、第１トレンチ５ａの底部２３のうち、第１ゲート絶縁膜６ａを除去した部分に対して等方性エッチングをおこなって、第１トレンチ５ａの幅Ｗ１より広い幅Ｗ２の、壺形状に膨らんだ幅広の第３トレンチ５ｃを形成する。第３トレンチ５ｃは、トレンチ５の構成要素であり、第２トレンチ５ｂの構成要素である。第３トレンチ５ｃは、第２トレンチ５ｂの下部を構成する。
（７）つぎに、図２０（ａ）に示されるように、第３トレンチ５ｃが形成された個所をレジスト２４で被覆する。また、図２０（ｂ）に示されるように、第１トレンチ５ａの底部２３のうち、第４トレンチ５ｄを形成する予定個所に形成された第１ゲート絶縁膜６ａを除去する。
（８）つぎに、図２１に示されるように、第３トレンチ５ｃを形成するときと異なるエッチング条件による等方性エッチングをおこなって、第４トレンチ５ｄを形成する。第４トレンチ５ｄを形成する際のエッチング条件は、具体的には、たとえば、第３トレンチ５ｃを形成するときのエッチング時間よりもエッチング時間を短くしたり、エッチレートを遅くしたりすることによって調整することができる。
この等方性エッチングにより、第３トレンチ５ｃの幅Ｗ２よりも狭く第１トレンチ５ａの幅Ｗ１よりも広い幅Ｗ３の、壺形状に膨らんだ第４トレンチ５ｄが形成される。第４トレンチ５ｄは、トレンチ５の構成要素であり、第２トレンチ５ｂの構成要素である。第４トレンチ５ｄは、第２トレンチ５ｂの下部を構成する。
（９）つぎに、図２２に示されるように、レジスト２４を除去し、第３トレンチ５ｃおよび第４トレンチ５ｄの内壁のダメージ層を除去した後、熱酸化して、第３トレンチ５ｃおよび第４トレンチ５ｄのそれぞれの内壁に、第１ゲート絶縁膜６ａより厚い第２ゲート絶縁膜６ｂを形成する。このとき、第１トレンチ５ａと第３トレンチ５ｃ、および、第１トレンチ５ａと第４トレンチ５ｄとのトレンチ移行部５ｅには、膜厚が変化する第３ゲート絶縁膜６ｃが形成される。ｐベース層４とｎドリフト層３との境界に位置する接合部１１は、第３ゲート絶縁膜６ｃに位置するようにする。
半導体装置１００の製造に際しては、上述した（５）の工程において側壁の第１ゲート絶縁膜６ａを除去し、（９）の工程で第１トレンチ５ａと第３トレンチ５ｃおよび第４トレンチ５ｄを熱酸化してもよい。この場合、第１トレンチ５ａと第３トレンチ５ｃ、および、第１トレンチ５ａと第４トレンチ５ｄとの側壁の結晶性が異なるので、第１トレンチ５ａの第１ゲート絶縁膜６ａとなる酸化膜は薄く、第３トレンチ５ｃおよび第４トレンチ５ｄの第２ゲート絶縁膜６ｂとなる酸化膜は厚く形成される。また、第３ゲート絶縁膜５ｃとなる酸化膜の厚みは、第１ゲート絶縁膜６ａ側で薄く、第２ゲート絶縁膜６ｂ側で厚くなる。
（１０）つぎに、図２３に示されるように、エッチングマスク２１を除去する。このとき、エッチングマスク２１の側壁に形成されている第１ゲート絶縁膜６ａも除去される。つぎに、第１トレンチ５ａ、第３トレンチ５ｃおよび第４トレンチ５ｄにポリシリコンを充填して、ゲート電極９を形成する。続いて、ｎエミッタ層７、第１ｐコンタクト層８ａ、第２ｐコンタクト層８ｂ、および、図示しないエミッタ電極を形成する。続いて、半導体基板の裏面を研削、研磨して薄化する。最後に、ｎドリフト層３の裏面に、ｎバッファ層２、ｐコレクタ層１およびコレクタ電極１０を形成して、半導体装置１００が完成する。
尚、（１）の工程において記載したｐベース層４は、（１０）の工程の後で形成しても構わない。この場合、（２）の工程で形成される第１トレンチ５ａの深さＴは、後で形成される予定のｐベース層４の深さより浅くする。
（実施の形態８）
つぎに、この発明に係る実施の形態８の半導体装置６００の製造方法について説明する。図２４〜図３６は、この発明に係る実施の形態８の半導体装置６００の製造方法を示す説明図である。図２４〜図３６においては、実施の形態８の製造方法による工程順に示した、半導体装置６００の要部断面を示している。図２４〜図３６において、（ａ）の図は、実施の形態６における図１３（ａ）に相当する断面を示しており、（ｂ）の図は、図１３（ｂ）に相当する断面を示している。以下の説明において、文章の頭の（ ）内の数字は工程順番を示す。
（１）まず、図２４に示されるように、ｎドリフト層３上にｐベース層４が形成された半導体基板のｐベース層４上（ｐベース層４の一方の主面）に、エッチングマスク３１を形成する。このエッチングマスク３１は、例えば、熱酸化膜などで形成される。
（２）つぎに、図２５に示されるように、エッチングマスク３１を用いて、例えば、反応性イオンエッチング（ＲＩＥ）などで異方性エッチングを行い、幅Ｗ１の第１トレンチ５ａを形成する。このとき、第１トレンチ５ａの内壁３２には、第１トレンチ５ａを形成するための異方性エッチングによって、図示しないダメージ層が形成される。
（３）つぎに、図２６に示されるように、例えば、ケミカルドライエッチングエッチング（ＣＤＥ）などにより、第１トレンチ５ａの内壁３２に形成されたダメージ層を除去する。第１トレンチ５ａの内壁３２のダメージ層は、上記のように、（２）の工程における第１トレンチ５ａを形成するための異方性エッチングによって形成される。
（４）つぎに、図２７に示されるように、第１トレンチ５ａの内壁３２に、第１ゲート絶縁膜６ａを形成する。第１ゲート絶縁膜６ａは、例えば、ＣＶＤなどによって形成することができる。
（５）つぎに、図２８（ａ）に示されるように、第１トレンチ５ａの底部３３のうち、幅広の第３トレンチ５ｃを形成する予定個所の第１ゲート絶縁膜６ａを除去する。一方、第１トレンチ５ａの底部３３のうち、幅狭の第４トレンチ５ｄを形成する予定個所においては、図２８（ｂ）に示されるように、第１ゲート絶縁膜６ａを残した状態にする。
（６）つぎに、図２９に示されるように、第１トレンチ５ａの底部３３のうち、第１ゲート絶縁膜６ａを除去した部分に対して等方性エッチングをおこなって、第１トレンチ５ａの幅Ｗ１より広い幅Ｗ２の、壺形状に膨らんだ幅広の第３トレンチ５ｃを形成する。
（７）つぎに、図３０（ａ）に示されるように、第３トレンチ５ｃが形成された個所をレジスト２４でマスクする。また、図３０（ｂ）に示されるように、第１トレンチ５ａの底部３３のうち、第４トレンチ５ｄが形成される予定個所に形成された第１ゲート絶縁膜６ａを除去する。
（８）つぎに、図３１に示されるように、第３トレンチ５ｃを形成するときと異なるエッチング条件による等方性エッチングをおこなって、第４トレンチ５ｄを形成する。この等方性エッチングにより、第３トレンチ５ｃの幅Ｗ２より狭い、壺形状で幅狭の第４トレンチ５ｄが形成される。第４トレンチ５ｄの幅Ｗ３は、第１トレンチ５ａの幅Ｗ１より広くする。
（９）つぎに、図３２に示されるように、レジスト３４を除去し、熱酸化して、第３トレンチ５ｃおよび第４トレンチ５ｄのそれぞれの内壁に、第１ゲート絶縁膜６ａより厚い第２ゲート絶縁膜６ｂを形成する。このとき、第１トレンチ５ａと第２トレンチ５ｂ（第３トレンチ５ｃと第４トレンチ５ｄからなる）のトレンチ移行部５ｅに膜厚が変化する第３ゲート絶縁膜６ｃが形成される。ｐベース層４とｎドリフト層３との境界に位置する接合部１１は、第３ゲート絶縁膜６ｃに位置するようにする。
（１０）つぎに、図３３に示されるように、フローティング部Ｅと接する側の第１トレンチ５ａ上のエッチングマスク３１のうち、第３トレンチ５ｃおよび第４トレンチ５ｄの膨らみ分に相当する部分を除去する。
（１１）つぎに、図３４に示されるように、異方性エッチングして、第１トレンチ５ａの幅Ｗ１を、第３トレンチ５ｃおよび第４トレンチ５ｄの側壁に一致するように広げる。幅が広がった第１トレンチ５ａのうち、第３トレンチ５ｃ上に位置する部分の幅はＷ７となり、第４トレンチ５ｄ上に位置する部分の幅はＷ８となる。一方、フローティング部Ｅとなる個所の幅は、第３トレンチ５ｃの側壁に挟まれた上方の個所ではＷ９、第４トレンチ５ｄの側壁に挟まれた上方の個所ではＷ１０となる。この異方性エッチングにより、左側の第１ゲート絶縁膜６ａは同時に除去される。
（１２）つぎに、図３５に示されるように、第１トレンチ５ａの第１ゲート絶縁膜６ａが除去された側壁に、熱酸化により酸化膜１３を形成する。
（１３）つぎに、図３６に示されるように、エッチングマスク３１を除去する。このときエッチングマスク３１の側壁に付いている酸化膜１３も除去する。つぎに、第１トレンチ５ａ、第３トレンチ５ｃおよび第４トレンチ５ｄにポリシリコンを充填して、ゲート電極９を形成する。続いて、ｎエミッタ層７、第１ｐコンタクト層８ａ、第２ｐコンタクト層８ｂ、フローティング部Ｅを構成する高濃度のｐ層１２および図示しないエミッタ電極を形成する。続いて、半導体基板の裏面を研削、研磨してを薄化し、その後で裏面にｎバッファ層２、ｐコレクタ層１およびコレクタ電極１０を形成して半導体装置６００が完成する。
（実施の形態９）
つぎに、この発明に係る実施の形態９の半導体装置７００の構成について説明する。実施の形態９においては、上述した各実施の形態と同一部分は同一符号で示し、説明を省略する。図３８および図３９は、この発明に係る実施の形態９の半導体装置７００の構成を示す説明図である。
図３８（ａ）は、半導体装置７００の要部平面を示しており、上述した実施の形態１の半導体装置１００を示す図２（ａ）に相当する。図３８（ｂ）は、半導体装置７００の要部平面を示しており、上述した実施の形態１の半導体装置１００を示す図２（ｂ）に相当する。図３９は、この発明に係る実施の形態９の半導体装置７００の要部断面を示しており、上述した実施の形態１の半導体装置１００を示す図３に相当する。図３９（ａ）は、図３８（ａ）、（ｂ）のＸ１−Ｘ１で切断した断面図であり、図３９（ｂ）は図３８（ａ）、（ｂ）のＸ２−Ｘ２で切断した断面図である。
図３８および図３９に示すように、この発明に係る実施の形態９の半導体装置７００は、ｎエミッタ層７に隣接してフローティング部Ｅを設けた点が、実施の形態１の半導体装置１００と異なっている。半導体装置７００は、フローティング部Ｅを設けることで、上述した図１２に示した半導体装置６００と同様の効果が得られる。
尚、図３８および図３９は、上述した図１２および図１３に示した半導体装置６００に相当する図でもある。図３８および図３９において、符号Ｃは、ｎエミッタ層７が形成される個所である。また、図３８および図３９において、符号Ｄは、Ｙ方向においてｎエミッタ層７が分断され、ｎエミッタ層７が形成されない個所である。また、Ｅは、フローティング部が形成される個所である。
以上のように、この発明にかかる半導体装置および半導体装置の製造方法は、トレンチゲート構造のＩＧＢＴなどの半導体装置および半導体装置の製造方法に有用であり、特に、パワー電気機器分野でスイッチング素子として用いられるＩＧＢＴなどの半導体装置および半導体装置の製造方法に適している。
１ ｐコレクタ層
２ ｎバッファ層
３ ｎドリフト層
４ ｐベース層
５ トレンチ
５ａ 第１トレンチ
５ｂ 第２トレンチ
５ｃ 第３トレンチ
５ｄ 第４トレンチ
５ｅ トレンチ移行部
６ ゲート絶縁膜
６ａ 第１ゲート絶縁膜
６ｂ 第２ゲート絶縁膜
６ｃ 第３ゲート絶縁膜
７ ｎエミッタ層
８ ｐコンタクト層
８ａ 第１ｐコンタクト層
８ｂ 第２ｐコンタクト層
９ ゲート電極
１０ コレクタ電極
１１ 接合部
１２ 高濃度のｐ層
１３ 酸化膜
２１、３１ エッチングマスク
２２、３２ トレンチ内壁
２３、３３ 底部
２４、３４ レジスト
１００、２００、３００、４００、５００、６００、７００ 半導体装置
８００ ＩＧＢＴ
Ａ、Ｂ 矢印
Ｃ エミッタ部
Ｄ コンタクト部
Ｅ フローティング部
Ｗ１ 第１トレンチの幅
Ｗ２ 第３トレンチの幅
Ｗ３ 第４トレンチの幅
Ｗ４ ｐベース層の幅
Ｗ５、Ｗ６ ｎドリフト層の幅
Ｗ７ フローティング部の幅
Ｔ 第１トレンチの深さ

Claims (13)

  1. 第１導電型の第１半導体層と、
    前記第１半導体層の一方の主面に配置される第２導電型の第２半導体層と、
    前記第２半導体層の表面から前記第２半導体層を貫通して前記第１半導体層内に達するストライプ状の複数のトレンチと、
    前記トレンチの内壁に配置されるゲート絶縁膜と、
    前記トレンチの側壁に接し、該トレンチの長手方向に沿って前記第２半導体層の表面層に選択的に配置される第１導電型の第３半導体層と、
    前記第３半導体層に接し、前記第２半導体層の表面層に配置される第２導電型の第４半導体層と、
    前記第２半導体層と前記第３半導体層に電気的に接続する主電極と、
    前記ゲート絶縁膜を介して前記トレンチに充填して配置されるゲート電極と、
    を備え、
    前記トレンチは、
    前記トレンチにおける前記一方の主面側であって前記第２半導体層内に配置される第１トレンチ部と
    前記トレンチにおける前記第１トレンチ部よりも前記第１半導体層側であって、底部が前記第１半導体層内に配置されるとともに前記第１トレンチ部に繋がる第２トレンチ部と、によって構成され、
    前記第２トレンチ部は、
    前記第２トレンチ部の側壁のうち前記第３半導体層下の側壁に位置する第３トレンチ部と、
    前記第２トレンチ部の側壁のうち、前記トレンチの長手方向に沿って前記第３半導体層に挟まれた前記第２半導体層の下の側壁に位置する第４トレンチ部と、によって構成され、
    前記ゲート絶縁膜は、
    前記トレンチの側壁のうち、前記第１トレンチ部の側壁に配置される第１ゲート絶縁膜部と、
    前記トレンチの側壁のうち、前記第２トレンチ部の側壁に配置される第２ゲート絶縁膜部と、によって構成され、
    前記第１トレンチ部の幅より、前記第２トレンチ部の幅が広く、
    前記第３トレンチ部の幅と前記第４トレンチ部の幅がそれぞれ異なることを特徴とする半導体装置。
  2. 前記第１ゲート絶縁膜部の膜厚より前記第２ゲート絶縁膜部の膜厚が広いことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１半導体層と前記第２半導体層のｐｎ接合は、前記第１トレンチ部から前記第２トレンチ部へ前記トレンチの幅が広がる移行領域に位置することを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１半導体層と前記第２半導体層のｐｎ接合は、前記第１トレンチ部の側壁に位置することを特徴とする請求項１または２に記載の半導体装置。
  5. 前記第２ゲート絶縁膜部の膜厚が前記第１ゲート絶縁膜部の膜厚に等しく、
    前記第１半導体層と前記第２半導体層のｐｎ接合は、前記第２トレンチ部に位置することを特徴とする請求項１に記載の半導体装置。
  6. 前記第４半導体層が前記第３半導体層を貫通する第２導電型の第５半導体層と、
    前記第５半導体層に繋がり、前記第３半導体層を分割し前記第２半導体層上に配置される第２導電型の第６半導体層を備えること特徴とする請求項１に記載の半導体装置。
  7. 前記第３半導体層が奥行き方向に前記第４半導体層で分割され、前記第３半導体層と前記第４半導体層が奥行き方向に交互に配置されることを特徴とする請求項１に記載の半導体装置。
  8. 前記トレンチの一方の側壁に接する前記第３半導体層が、他方の側壁に接する前記第３半導体層と互い違いに配置されることを特徴とする請求項１に記載の半導体装置。
  9. 前記の複数本のトレンチの内いくつかが、第３半導体層が配置されず、第２半導体層が前記主電極に接続せずフローティング状態にあることを特徴とする請求項１に記載の半導体装置。
  10. 前記請求項１に記載の半導体装置の製造方法において、
    エッチングマスクし、異方性エッチングによりストライプ状の複数の第１トレンチを形成する工程と、
    第１トレンチの側壁に第１ゲート絶縁膜を形成する工程と、
    第１トレンチの底部から深さ方向に第１トレンチより幅が広い壺形状の第２トレンチを等方性エッチングにより形成する工程と、
    前記第２トレンチの内壁に第１ゲート絶縁膜より厚い、第２ゲート絶縁膜を形成する工程を有する半導体装置の製造方法において、
    前記第２トレンチを、幅の異なる第３トレンチと第４トレンチとによって形成する工程を有することを特徴とする半導体装置の製造方法。
  11. 前記第１トレンチに挟まれる複数本の第２導電型の第２半導体層を、主電極に接続する第１導電型の第３半導体層を形成するグループと主電極に接続しないフローティング部になるグループに分割し、前記フローティング部に接する両側のトレンチの側壁を異方性エッチングにより平坦化することを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記第１ゲート酸化膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で堆積した窒化膜もしくは酸化膜で形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
  13. 前記第２ゲート絶縁膜を熱酸化膜で形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108604594B (zh) 2016-08-12 2021-10-08 富士电机株式会社 半导体装置及半导体装置的制造方法
CN106409887B (zh) * 2016-12-09 2019-07-26 中国科学院微电子研究所 一种绝缘栅双极晶体管
KR102358460B1 (ko) 2017-08-10 2022-02-07 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
CN108155229A (zh) * 2017-12-22 2018-06-12 中国科学院微电子研究所 一种栅极部分变窄的绝缘栅双极晶体管
US10522620B2 (en) * 2018-02-02 2019-12-31 Kabushiki Kaisha Toshiba Semiconductor device having a varying length conductive portion between semiconductor regions
CN116113237A (zh) * 2020-08-18 2023-05-12 长鑫存储技术有限公司 存储器及其制作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005150246A (ja) * 2003-11-12 2005-06-09 Toyota Central Res & Dev Lab Inc 半導体装置
JP2006324488A (ja) * 2005-05-19 2006-11-30 Nec Electronics Corp 半導体装置及びその製造方法
US20080179666A1 (en) * 2007-01-25 2008-07-31 Infineon Technologies Ag Semiconductor device having a trench gate and method for manufacturing
JP2012080074A (ja) * 2010-09-08 2012-04-19 Denso Corp 半導体装置
JP2013084922A (ja) * 2011-09-27 2013-05-09 Denso Corp 半導体装置
JP2013214696A (ja) * 2012-03-05 2013-10-17 Denso Corp 半導体装置およびその製造方法
JP2013251397A (ja) * 2012-05-31 2013-12-12 Denso Corp 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5381026A (en) * 1990-09-17 1995-01-10 Kabushiki Kaisha Toshiba Insulated-gate thyristor
WO1998012756A1 (fr) * 1996-09-19 1998-03-26 Ngk Insulators, Ltd. Dispositif a semi-conducteurs et procede de fabrication
US5937296A (en) * 1996-12-20 1999-08-10 Siemens Aktiengesellschaft Memory cell that includes a vertical transistor and a trench capacitor
JP4200626B2 (ja) * 2000-02-28 2008-12-24 株式会社デンソー 絶縁ゲート型パワー素子の製造方法
JP4979309B2 (ja) * 2006-08-29 2012-07-18 三菱電機株式会社 電力用半導体装置
IT1396561B1 (it) * 2009-03-13 2012-12-14 St Microelectronics Srl Metodo per realizzare un dispositivo di potenza con struttura trench-gate e relativo dispositivo
CN105531825B (zh) * 2013-12-16 2019-01-01 富士电机株式会社 半导体装置及半导体装置的制造方法
JP6119593B2 (ja) * 2013-12-17 2017-04-26 トヨタ自動車株式会社 半導体装置
JP5998169B2 (ja) * 2014-03-26 2016-09-28 株式会社豊田中央研究所 半導体装置
JP6354458B2 (ja) * 2014-08-27 2018-07-11 富士電機株式会社 半導体装置
US9536999B2 (en) * 2014-09-08 2017-01-03 Infineon Technologies Ag Semiconductor device with control structure including buried portions and method of manufacturing

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005150246A (ja) * 2003-11-12 2005-06-09 Toyota Central Res & Dev Lab Inc 半導体装置
JP2006324488A (ja) * 2005-05-19 2006-11-30 Nec Electronics Corp 半導体装置及びその製造方法
US20080179666A1 (en) * 2007-01-25 2008-07-31 Infineon Technologies Ag Semiconductor device having a trench gate and method for manufacturing
JP2012080074A (ja) * 2010-09-08 2012-04-19 Denso Corp 半導体装置
JP2013084922A (ja) * 2011-09-27 2013-05-09 Denso Corp 半導体装置
JP2013214696A (ja) * 2012-03-05 2013-10-17 Denso Corp 半導体装置およびその製造方法
JP2013251397A (ja) * 2012-05-31 2013-12-12 Denso Corp 半導体装置

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