JP2013214696A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】オン時に第１トレンチと第２トレンチとの結合部の近傍に大きな電界集中が発生することを抑制し、かつオン抵抗を低減する。
【解決手段】トレンチ５を、ベース層４の表面に開口部を有する第１トレンチ５ａと、第１トレンチ５ａと連通し、対向する側壁の間隔が第１トレンチ５ａの対向する側壁の間隔より長くされていると共に底部がドリフト層３に位置する第２トレンチ５ｂとにより構成する。そして、第１トレンチ５ａと第２トレンチ５ｂとの結合部５ｃに丸みを設ける。これによれば、第１トレンチ５ａと第２トレンチ５ｂとの結合部５ｃの近傍に大きな電界集中が発生することを抑制することができる。また、電子がチャネル領域からドリフト層３に供給される際、電子の流れ方向が結合部５ｃの近傍で急峻に変化することを抑制することができる。このため、オン抵抗の低減を図ることができる。
【選択図】図１

Description

本発明は、トレンチゲート型の絶縁ゲート型バイポーラトランジスタ（以下、単にＩＧＢＴという）が形成された半導体装置およびその製造方法に関するものである。
従来より、例えば、特許文献１には、トレンチゲート型のＩＧＢＴが形成された半導体装置において、オン抵抗の低減を図る構造が提案されている。
具体的には、コレクタ層を構成するＰ＋型の半導体基板の上にＮ−型のドリフト層が形成されている。そして、ドリフト層の表層部にＰ型のベース層が形成され、ベース層の表層部にＮ＋型のエミッタ層が形成されている。また、ベース層およびエミッタ層を貫通してドリフト層に達する複数のトレンチが形成されている。
このトレンチは、ベース層の表面からドリフト層に達する位置まで形成されており、ドリフト層内にドリフト層の平面方向と平行な方向に突出する底部が設けられている。つまり、トレンチは、ベース層に位置する第１トレンチと、対向する側壁の間隔が第１トレンチの対向する側壁の間隔より長くされている第２トレンチ（底部）とによって構成されている。このため、隣接するトレンチにおいて、隣接する第２トレンチの間隔が隣接する第１トレンチの間隔より短くなっている。
また、各トレンチの壁面にはゲート絶縁膜とゲート電極とが順に形成されている。ベース層およびエミッタ層上には、層間絶縁膜を介してエミッタ電極が備えられており、層間絶縁膜に形成されたコンタクトホールを介して、ベース層およびエミッタ層とエミッタ電極とが電気的に接続されている。そして、コレクタ層の裏面には、当該コレクタ層と電気的に接続されるコレクタ電極が備えられている。
このような半導体装置では、ゲート電極に所定の電圧が印加されるとエミッタ層からドリフト層に電子が供給されると共にコレクタ層から正孔がドリフト層に供給され、伝導度変調によりドリフト層の抵抗値が低下してオン状態となる。このとき、隣接する第２トレンチの間隔が隣接する第１トレンチの間隔より短くされているため、隣接するトレンチの間隔が隣接する第１トレンチの間隔で一定である場合と比較して、ドリフト層に供給された正孔がベース層を介して抜け難くなる。このため、ドリフト層に多量の正孔を蓄積させることができ、これによってドリフト層に供給される電子の総量も増加するため、オン抵抗の低減を図ることができる。
特開２００８−６０１３８号公報
しかしながら、上記特許文献１の半導体装置では、第１トレンチと第２トレンチとの結合部が成す角度が直角とされており、オン時に結合部の近傍に大きな電界集中が発生して半導体装置が破壊されてしまう可能性があるという問題がある。また、エミッタ領域からドリフト層に供給される電子は、トレンチの側壁に沿って流れるため、第１トレンチと第２トレンチとの結合部が直角とされていると電子の流れ方向が結合部の近傍で急峻に変化することになる。このため、オン抵抗が増加してしまうという問題がある。
本発明は上記点に鑑みて、オン時に第１トレンチと第２トレンチとの結合部の近傍に大きな電界集中が発生することを抑制することができ、かつオン抵抗を低減することができる半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、第１導電型のドリフト層（３）と、ドリフト層の表面側に形成された第２導電型のベース層（４）と、ベース層を貫通してドリフト層に達し、所定方向に延設された複数のトレンチ（５）と、複数のトレンチの壁面にそれぞれ形成されたゲート絶縁膜（６）と、ゲート絶縁膜上にそれぞれ形成されたゲート電極（７）と、ベース層の表層部であって、トレンチの側部に形成された第１導電型のエミッタ層（８）と、ドリフト層を挟んでエミッタ層と離間して配置された第２導電型のコレクタ層（１）と、ベース層およびエミッタ層と電気的に接続されるエミッタ電極（１１）と、コレクタ層と電気的に接続されるコレクタ電極（１２）と、を備え、以下の点を特徴としている。
すなわち、トレンチは、ベース層の表面に開口部を有する第１トレンチ（５ａ）と、第１トレンチと連通し、対向する側壁の間隔が第１トレンチの対向する側壁の間隔より長くされていると共に底部がドリフト層に位置する第２トレンチ（５ｂ）とを有し、第１トレンチと第２トレンチとの結合部（５ｃ）は丸みを帯びていることを特徴としている。
これによれば、第１トレンチと第２トレンチとの結合部が丸みを帯びた形状とされている。このため、第１トレンチと第２トレンチとの結合部の近傍に大きな電界集中が発生することを抑制することができる。言い換えると、第１トレンチと第２トレンチとの結合部近傍の電界を小さくすることができる。また、電子がエミッタ層からドリフト層に供給される際、電子の流れ方向が結合部の近傍で急峻に変化することを抑制することができる。このため、オン抵抗の低減を図ることができる。
このような半導体装置は、以下に示す製造方法によって製造される。
すなわち、請求項６に記載の発明では、ドリフト層の表面側にベース層を形成する工程と、異方性エッチングによりベース層に第１トレンチを形成する工程と、第１トレンチの内壁表面に保護膜（１４）を形成する工程と、第１トレンチの底面に配置された保護膜を除去する工程と、等方性エッチングを含む工程を行い、第１トレンチと連通し、結合部が丸みを帯びている第２トレンチを形成することにより、トレンチを形成する工程と、トレンチの内壁表面にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、行うことを特徴としている。
これによれば、第２トレンチを等方性エッチングによって形成するため、第１トレンチと第２トレンチとの結合部に丸みを帯びさせることができる。
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第１実施形態における半導体装置の断面図である。 図１に示す半導体装置の製造工程を示す断面図である。 図２に続く半導体装置の製造工程を示す断面図である。 図１に示す半導体装置の電流集中領域および電界集中領域を示す図である。 本発明の第２実施形態における半導体装置の断面図である。 図５に示す半導体装置の製造工程を示す断面図である。 本発明の第３実施形態における半導体装置の断面図である。 図７に示す半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 本発明の第４実施形態における半導体装置の断面図である。 本発明の第５実施形態における半導体装置の平面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。図１に示されるように、Ｐ＋型のコレクタ層１を形成する半導体基板の主表面上には、Ｎ＋型のバッファ層２が形成されている。このバッファ層２は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図るために備えられている。
そして、バッファ層２の上にはＮ−型のドリフト層３が形成されており、ドリフト層３の表面側（表層部）にはＰ型のベース層４が形成されている。また、コレクタ層１を構成する半導体基板の主表面（以下では、単にコレクタ層１の主表面という）に対して垂直方向に形成され、ベース層４を貫通してドリフト層３に達する複数のトレンチ５が所定方向（図１中紙面垂直方向）にストライプ状に延設されている。
各トレンチ５は、ベース層４内に形成された第１トレンチ５ａと、当該第１トレンチ５ａと連通し、ベース層４とドリフト層３との界面付近からドリフト層３に達する第２トレンチ５ｂとによって構成されている。すなわち、本実施形態の第２トレンチ５ｂは、ベース層４からドリフト層３に渡って形成されており、第１トレンチ５ａと第２トレンチ５ｂとの結合部５ｃはベース層４内に位置している。
また、第２トレンチ５ｂは、図１中の断面において、対向する側壁の間隔（図１中紙面左右方向の長さ）が第１トレンチ５ａの対向する側壁の間隔（図１中紙面左右方向の長さ）より長くなる部分を有する楕円形状とされている。つまり、第２トレンチ５ｂは、底部および側壁が丸みを帯びた形状（曲率を有する形状）とされている。すなわち、トレンチ５は図１中の断面においていわゆる壺形状とされている。
このため、隣接するトレンチ５は、隣接する第２トレンチ５ｂのうち最も短くなる部分の間隔（図１中Ａ）が隣接する第１トレンチ５ａの間隔（図１中Ｂ）より短くされている。特に限定されるものではないが、例えば、隣接する第２トレンチ５ｂのうち最も短くなる部分の間隔（図１中Ａ）を約０．５μｍとすることができ、隣接する第１トレンチ５ａの間隔（図１中Ｂ）を約１．５μｍとすることができる。
また、各トレンチ５は、第１トレンチ５ａと第２トレンチ５ｂとの結合部５ｃも丸みを帯びた形状（曲率を有する形状）とされている。
そして、各トレンチ５の側壁には、それぞれ熱酸化膜等からなるゲート絶縁膜６が形成されており、ゲート絶縁膜６上にはドープトＰｏｌｙ−Ｓｉ等の導電性材料からなるゲート電極７が形成されている。
ベース層４の表層部のうち第１トレンチ５ａの側部にはＮ＋型のエミッタ層８が形成されている。また、ベース層４の表層部のうち、隣接する第１トレンチ５ａの間であって、エミッタ層８を挟んで第１トレンチ５ａと反対側であり、隣接する第２トレンチ５ｂの間に位置するドリフト層３と対向する部分には、ベース層４よりも高濃度とされたＰ＋型のコンタクト層９が形成されている。言い換えると、ベース層４の表層部のうち第２トレンチ５ｂの間に位置するドリフト層３の直上にはコンタクト層９が形成されている。
このコンタクト層９は、本実施形態では、エミッタ層８よりも深い位置まで形成されている。また、トレンチ５の延設方向と垂直方向であって、かつコレクタ層１の主表面と平行な方向の長さ（以下、単に幅という）が図１中Ｃで示されるように、隣接する第２トレンチ５ｂのうち最も短くなる部分の間隔（図１中Ａ）より長くされている。このコンタクト層９の幅は、例えば、約０．８μｍとすることができる。
また、エミッタ層８およびコンタクト層９の表面やゲート電極７の表面には層間絶縁膜１０を介してエミッタ電極１１が形成されており、エミッタ電極１１は層間絶縁膜１０に形成されているコンタクトホール１０ａを介して、エミッタ層８およびコンタクト層９と電気的に接続されている。そして、コレクタ層１の裏面側には、当該コレクタ層１と電気的に接続されるコレクタ電極１２が形成されている。
以上が本実施形態の半導体装置の構成である。なお、本実施形態では、Ｎ＋型、Ｎ−型が本発明の第１導電型に相当しており、Ｐ型、Ｐ＋型が本発明の第２導電型に相当している。
次に、上記半導体装置の製造方法について図２および図３を参照しつつ説明する。
まず、図２（ａ）に示されるように、コレクタ層１を構成する半導体基板上にバッファ層２、ドリフト層３、ベース層４が順に形成されたものを用意する。例えば、ベース層４は、ドリフト層３の表面側に不純物をイオン注入等することによって形成する。その後、ベース層４の上に、シリコン酸化膜等で構成されるエッチングマスク１３を化学気相成長（以下、単にＣＶＤという）法等で形成し、当該エッチングマスク１３をパターニングして第１トレンチ５ａの形成予定領域を開口する。
続いて、図２（ｂ）に示されるように、エッチングマスク１３を用いて反応性イオンエッチング（以下、単にＲＩＥという）等の異方性エッチングを行うことにより、第１トレンチ５ａを形成する。本実施形態では、第１トレンチ５ａがベース層４内で終端する（第１トレンチ５ａの開口部側と反対側の先端がベース層４内に位置する）構成としているため、第１トレンチ５ａをベース層４とドリフト層３との界面近傍まで形成する。その後、必要に応じて、ケミカルドライエッチング（ＣＤＥ）等を行うことにより、形成した第１トレンチ５ａの壁面のダメージを除去する工程を行う。
次に、図２（ｃ）に示されるように、第１トレンチ５ａの壁面にＳｉＮ膜等のエッチングマスク１４をＣＶＤ法等によって形成する。なお、この工程ではエッチングマスク１３をそのまま残しているが、エッチングマスク１３を除去した後にエッチングマスク１４を形成するようにしてもよい。
続いて、図２（ｄ）に示されるように、ＲＩＥ等の異方性エッチングを行うことにより、第１トレンチ５ａのうち側壁に配置されたエッチングマスク１４を残しつつ、第１トレンチ５ａの底面に配置されたエッチングマスク１４を選択的に除去する。なお、本実施形態では、エッチングマスク１４が本発明の保護膜に相当している。
その後、図３（ａ）に示されるように、エッチングマスク１４を用いて、第１トレンチ５ａの底面に対して等方性エッチングを行うことにより、対向する側壁の間隔が第１トレンチ５ａの対向する側壁の間隔より長くなる部分を有する第２トレンチ５ｂを形成する。これにより、壺形状のトレンチ５が形成される。
なお、第２トレンチ５ｂを等方性エッチングで構成することにより、第１トレンチ５ａと第２トレンチ５ｂとの結合部５ｃ、第２トレンチ５ｂの底部、第２トレンチ５ｂの側壁が丸みを帯びた形状となり、断面形状が円形状となる。
続いて、図３（ｂ）に示されるように、エッチングマスク１３、１４を除去する。そして、図３（ｃ）に示されるように、トレンチ５の壁面にゲート絶縁膜６を形成する。このゲート絶縁膜６は、例えば、ＣＶＤ法や熱酸化等で形成することができる。
次に、図３（ｄ）に示されるように、ゲート絶縁膜６上にドープトＰｏｌｙ−Ｓｉを成膜してゲート電極７を構成する。
その後は、従来の一般的な半導体装置の製造プロセスを行い、ベース層４上に成膜された絶縁膜やドープトＰｏｌｙ−Ｓｉを除去した後、エミッタ層８、コンタクト層９、層間絶縁膜１０、エミッタ電極１１、コレクタ電極１２等を形成することにより、上記図１に示す半導体装置が製造される。
なお、例えば、エミッタ層８およびコンタクト層９をイオン注入により形成する場合には、エミッタ層８を構成する不純物をイオン注入する際の加速電圧よりコンタクト層９を構成する不純物をイオン注入する際の加速電圧を大きくすることにより、コンタクト層９をエミッタ層８より深い位置まで形成することができる。
次に、このような半導体装置の作動について説明する。
まず、オン状態について説明する。上記半導体装置では、ゲート電極７に所定電圧（例えば、１５Ｖ）が印加されると、ベース層４のうちトレンチ５と接する部分がＮ型となる反転層が形成される。そして、エミッタ層８から反転層を介して電子がドリフト層３に供給されると共に、コレクタ層１から正孔がドリフト層３に供給され、伝導度変調によりドリフト層３の抵抗値が低下してオン状態となる。
このとき、隣接する第２トレンチ５ｂのうち最も短くなる部分の間隔（図１中Ａ）が、隣接する第１トレンチ５ａの間隔（図１中Ｂ）より短くされている。このため、隣接するトレンチ５の間隔が隣接する第１トレンチ５ａの間隔（図１中Ｂ）で一定である場合と比較して、ドリフト層３に供給された正孔がベース層４を介して抜け難くなる。したがって、ドリフト層３に多量の正孔を蓄積させることができ、これによってドリフト層３に供給される電子の総量も増加するため、オン抵抗の低減を図ることができる。
また、第１トレンチ５ａと第２トレンチ５ｂとの結合部５ｃは丸みを帯びた形状とされている。このため、結合部５ｃの近傍に大きな電界集中が発生することを抑制することができる。言い換えると、結合部５ｃの近傍の電界を小さくすることができる。
さらに、電子はトレンチ５の壁面に沿ってエミッタ層８からドリフト層３に供給されるが、第１トレンチ５ａと第２トレンチ５ｂとの結合部５ｃが丸みを帯びた形状とされているため、結合部５ｃの近傍で電子の流れ方向が急峻に変化することを抑制することができる。したがって、オン抵抗の低減を図ることができる。
次に、オフ状態について説明する。ゲート電極７に所定電圧（例えば、０Ｖ）が印加されると、ベース層４に形成された反転層が消滅する。そして、エミッタ層８から電子が供給されなくなると共に、コレクタ層１から正孔の供給がされなくなり、ドリフト層３に溜まっていた正孔はベース層４を介してエミッタ電極１１から抜けていく。
本実施形態では、コンタクト層９は、ベース層４の表層部のうち隣接する第２トレンチ５ｂで挟まれたドリフト層３の直上に形成され、エミッタ層８より深く形成されていると共に幅（図１中Ｃ）が隣接する第２トレンチ５ｂのうち最も短くなる部分の間隔（図１中Ａ）より長くされている。このため、コンタクト層９がエミッタ層８より浅くされていたり、幅が隣接する第２トレンチ５ｂのうち最も短くなる部分の間隔（図１中Ａ）より短くされている場合と比較して、コンタクト層９を介して正孔をエミッタ電極１１から抜けやすくすることができる。したがって、ラッチアップが発生することを抑制することができる。
以上説明したように、本実施形態では、第１トレンチ５ａと第２トレンチ５ｂとの結合部５ｃが丸みを帯びた形状とされている。このため、第１トレンチ５ａと第２トレンチ５ｂとの結合部５ｃの近傍に大きな電界集中が発生することを抑制することができる。言い換えると、結合部５ｃの近傍の電界を小さくすることができる。
また、電子はトレンチ５の壁面に沿ってエミッタ層８からドリフト層３に供給されるが、第１トレンチ５ａと第２トレンチ５ｂとの結合部５ｃが丸みを帯びた形状とされているため、結合部５ｃの近傍で電子の流れ方向が急峻に変化することを抑制することができる。したがって、オン抵抗の低減を図ることができる。また、ゲート絶縁膜６にホットキャリアが注入されることも抑制することができ、ゲート絶縁膜６の信頼性を向上させることができる。
そして、第２トレンチ５ｂは底部および側壁も丸みを帯びた形状とされているため、第２トレンチ５ｂの底部や側壁近傍に大きな電界集中が発生することも抑制することができる。このため、さらに半導体装置のゲート耐圧を向上させることができる。
また、上記半導体装置では、第２トレンチ５ｂが丸みを帯びた形状とされているため、図４に示されるように、電界が集中し易い領域が第１トレンチ５ａと第２トレンチ５ｂとの結合部５ｃの近傍および第２トレンチ５ｂの底部近傍の領域になると考えられる。これに対し、電流集中領域は、ドリフト層３のうち隣接する第２トレンチ５ｂの間隔が最も短くなる部分を構成する第２トレンチ５ｂの近傍に形成される。言い換えると、電界集中領域は、ドリフト層３のうち第２トレンチ５ｂにおける結合部５ｃと底部との間の部分と接する領域の近傍に形成される。したがって、上記半導体装置では、電界集中領域と電流集中領域とが異なるため、最大となる電力を下げることができ、耐量を向上させることができる。
さらに、第１トレンチ５ａと第２トレンチ５ｂとの結合部５ｃはベース層４内に位置しているため、リーク電流の発生を抑制することができる。すなわち、ゲート絶縁膜６を形成する際、結合部５ｃでは応力が集中するため、結合部５ｃの近傍の領域に欠陥が発生し易い。そして、結合部５ｃがドリフト層３内に位置していると、ドリフト層３内の結合部５ｃの近傍の領域に欠陥が発生することがある。この場合、ドリフト層３とベース層４とで構成されるＰＮジャンクションの空乏層がオン時に欠陥に達することがあり、空乏層がオン時に欠陥に達すると電子と正孔とが結合したり離間したりするためにリーク電流が発生してしまう。
これに対し、本実施形態のように、結合部５ｃがベース層４内に位置することにより、仮に欠陥が発生したとしても空乏層がオン時に欠陥に達することを抑制することができ、リーク電流が発生することを抑制することができる。
そして、コンタクト層９は、エミッタ層８よりも深くされ、幅（図１中Ｃ）が隣接する第２トレンチ５ｂのうちの最も短くなる部分の間隔（図１中Ａ）より長くされている。このため、コンタクト層９がエミッタ層８より浅くされていたり、幅（図１中Ｃ）が隣接する第２トレンチ５ｂのうち最も短くなる部分の間隔（図１中Ａ）より短くされている場合と比較して、オフ時にコンタクト層９を介して正孔をエミッタ電極１１から抜けやすくすることができる。したがって、ラッチアップが発生することを抑制することができる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して第２トレンチ５ｂの形状を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
図５に示されるように、本実施形態の半導体装置では、第２トレンチ５ｂのうち側壁の一部が丸みを帯びた形状とされていない。言い換えると、第２トレンチ５ｂのうち側壁の一部は曲率を有さない形状とされており、当該側壁の一部はコレクタ層１の主表面に対する垂直方向と平行な方向に延設されている。
同様に、第２トレンチ５ｂのうち底部の一部も丸みを帯びた形状とされていない。言い換えると、第２トレンチ５ｂのうちの底部の一部は曲率を有さない形状とされており、当該底部の一部はコレクタ層１の主表面と平行な方向に延設されている。
また、第２トレンチ５ｂは、隣接する第２トレンチ５ｂのうち最も短くなる部分の間隔（図５中Ａ）が上記第１実施形態と同じ長さとされているが、コレクタ層１の主表面に対する垂直方向の長さ（図５中紙面上下方向の長さ）が上記第１実施形態の第２トレンチ５ｂより長くされている。
このような半導体装置は以下のように製造される。
すなわち、図６（ａ）に示されるように、図２（ａ）〜（ｃ）と同様の工程を行い、第１トレンチ５ａを形成した後、第１トレンチ５ａの壁面にＳｉＮ膜等のエッチングマスク１４をＣＶＤ法等によって形成する。
その後、図６（ｂ）に示されるように、第１トレンチ５ａの底面に対して再びＲＩＥ等の異方性エッチングを行うことにより、第１トレンチ５ａの底面に配置されたエッチングマスク１４を除去すると共にドリフト層３に達する第３トレンチ５ｄを形成する。なお、この第３トレンチ５ｄは、異方性エッチングによって構成されるため、対向する側壁の間隔は一定となっている。
次に、図６（ｃ）に示されるように、第３トレンチ５ｄを等方性エッチングして第３トレンチ５ｄの対向する側壁をそれぞれ後退させることによって第２トレンチ５ｂを形成する。
なお、第２トレンチ５ｂは、第３トレンチ５ｄに対して等方性エッチングをすることによって形成され、側壁および底部の一部が等方的に後退するため、側壁および底部の一部が丸みを帯びていない形状となる。また、隣接する第２トレンチ５ｂのうち最も短くなる部分の間隔（図５中Ａ）が上記第１実施形態と同じになるように等方性エッチングを行った場合、本実施形態では第３トレンチ５ｄに対して等方性エッチングを行っているため、第２トレンチ５ｂのうちコレクタ層１の主表面に対する垂直方向の長さが上記第１実施形態の第２トレンチ５ｂより長くなる。
その後は、上記第１実施形態と同様に、エッチングマスク１３、１４を除去した後、ゲート絶縁膜６およびゲート電極７を形成し、エミッタ層８、コンタクト層９、層間絶縁膜１０、エミッタ電極１１、コレクタ電極１２を形成することにより、上記図５に示す半導体装置が製造される。
これによれば、第２トレンチ５ｂにおけるコレクタ層１の主表面に対する垂直方向の長さが長くされている。このため、隣接する第２トレンチ５ｂの間に配置されるドリフト層３の領域が大きくなり、さらにドリフト層３に蓄積された正孔がベース層４を介して抜け難くなる。したがって、さらにオン抵抗を低減しつつ、上記第１実施形態と同様の効果を得ることができる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第２実施形態に対して第２トレンチ５ｂに形成されるゲート絶縁膜６を熱酸化により形成して第１トレンチ５ａに形成されるゲート絶縁膜６より厚くしたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
図７に示されるように、本実施形態の半導体装置では、第２トレンチ５ｂに形成されているゲート絶縁膜６は、熱酸化により構成され、厚さが第１トレンチ５ａに形成されているゲート絶縁膜６より厚くされている。また、第１トレンチ５ａと第２トレンチ５ｂとの結合部５ｃの近傍に形成されるゲート絶縁膜６の厚さも第２トレンチ５ｂに形成されているゲート絶縁膜６とほぼ同じ厚さとされ、第１トレンチ５ａに形成されているゲート絶縁膜６より厚くされている。そして、ドリフト層３のうち第２トレンチ５ｂと接する部分には、Ｐ型不純物がパイルアップ（偏析）することによって構成されるパイルアップ層１５が形成されている。
次に、このような半導体装置の製造方法について図８および図９を参照しつつ説明する。
まず、図８（ａ）および（ｂ）に示されるように、図２（ａ）および（ｂ）と同様の工程を行い、第１トレンチ５ａを形成する。
次に、図８（ｃ）に示されるように、第１トレンチ５ａにゲート絶縁膜６を構成する絶縁膜６ａを熱酸化により形成する。この絶縁膜６ａは、本実施形態では、熱酸化により形成した熱酸化膜であるが、例えば、ＣＶＤ法等で形成した酸化膜等であってもよい。
その後、図８（ｄ）に示されるように、後述の図９（ｃ）の工程において、第１トレンチ５ａが熱酸化されることを抑制する酸素不透過膜１６を形成する。本実施形態では、ＳｉＮ膜等を第１トレンチ５ａが覆われるようにＣＶＤ法により形成する。すなわち、図８（ｄ）の工程が終了した後では、第１トレンチ５ａには絶縁膜６ａおよび酸素不透過膜１６が順に積層されている。
続いて、図９（ａ）に示されるように、図６（ｂ）と同様の工程を行い、第１トレンチ５ａの底面に配置された酸素不透過膜１６および絶縁膜６ａを除去すると共にドリフト層３に達する第３トレンチ５ｄを形成する。
次に、図９（ｂ）に示されるように、図６（ｃ）と同様の工程を行い、第３トレンチ５ｄを等方性エッチングして第３トレンチ５ｄの対向する側壁をそれぞれ後退させることによって第２トレンチ５ｂを形成する。
その後、図９（ｃ）に示されるように、第２トレンチ５ｂに、第１トレンチ５ａに形成した絶縁膜６ａより厚いゲート絶縁膜６を構成する熱酸化膜６ｂを形成する。具体的には、第１トレンチ５ａには酸素不透過膜１６が配置されており、第１トレンチ５ａには熱酸化膜が形成されないため、例えば、１１５０℃で加熱時間を適宜調節したウェット酸化を行うことにより、絶縁膜６ａより厚い熱酸化膜６ｂを形成する。なお、この工程の熱酸化膜６ｂは、もちろんドライ酸化により形成してもよい。
また、この工程を行うことにより、ドリフト層３中のＰ型不純物がパイルアップ（偏析）し、ドリフト層３のうち第２トレンチ５ｂと接する部分にパイルアップ層１５が形成される。
次に、図９（ｄ）に示されるように、酸素不透過膜１６およびエッチングマスク１３を除去する。これにより、トレンチ５にゲート絶縁膜６が形成された状態となる。その後は、上記第２実施形態と同様に、ゲート電極７、エミッタ層８、コンタクト層９、層間絶縁膜１０、エミッタ電極１１、コレクタ電極１２を形成することにより、上記図７に示す半導体装置が製造される。
これによれば、ドリフト層３のうち第２トレンチ５ｂと接する部分にパイルアップ層１５が形成されているため、このパイルアップ層１５によってさらにドリフト層３に蓄積された正孔がベース層４を介して抜け難くなる。このため、ドリフト層３にさらに多量の正孔を蓄積させることができ、よりオン抵抗を低減することができる。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対してトレンチ５の深さを異ならせたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
図１０に示されるように、本実施形態の半導体装置では、トレンチ５の深さが異なっている。具体的には、隣接するトレンチ５において、一方のトレンチ５が深くされており、深くされているトレンチ５では、第１トレンチ５ａと第２トレンチ５ｂとの結合部５ｃがドリフト層３中に位置している。
このような半導体装置では、隣接するトレンチ５の深さが異なっているため、第２トレンチ５ｂが形成された際に隣接する第２トレンチ５ｂが接触（連通）することを抑制することができる。
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第１実施形態に対してトレンチ５を格子状に形成したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
図１１に示されるように、本実施形態では、所定方向に延設されたトレンチ５に加えて、この所定方向と垂直となる方向にもトレンチ５が形成されている。すなわち、トレンチ５は格子状に形成されている。なお、図１１では、エミッタ層８、コンタクト層９、層間絶縁膜１０およびエミッタ電極１１は省略して示してある。
これによれば、さらにドリフト層３に蓄積された正孔がベース層４を介して抜け難くなる。このため、ドリフト層３にさらに多量の正孔を蓄積させることができ、よりオン抵抗を低減することができる。
（他の実施形態）
上記各実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。
また、上記各実施形態において、第２トレンチ５ｂがドリフト層３内にのみ位置するようにしてもよい。つまり、第１トレンチ５ａをドリフト層３に達するように形成し、第１トレンチ５ａと第２トレンチ５ｂとの結合部５ｃがドリフト層３内に位置するようにしてもよい。このような半導体装置としても、第１トレンチ５ａと第２トレンチ５ｂとの結合部５ｃは丸みを帯びた形状とされているため、結合部５ｃの近傍に大きな電界集中が発生することを抑制することができ、またオン抵抗の低減を図ることができる。
そして、上記各実施形態において、エミッタ層８およびコンタクト層９を形成した後にトレンチ５にゲート絶縁膜６およびゲート電極７を形成するようにしてもよい。
さらに、上記第各実施形態では、コンタクト層９を備えたものについて説明したが、コンタクト層９は備えられていなくてもよい。また、コンタクト層９は、エミッタ層８より深く形成されていなくてもよく、幅（図１、図４中Ｃ）が隣接する第２トレンチ５ｂのうち最も短くなる部分の間隔（図１、図４中Ａ）より短くされていてもよい。このような半導体装置としても、結合部５ｃの近傍に大きな電界集中が発生することを抑制することができ、また、オン抵抗の低減を図ることができる。
また、上記各実施形態では、加速電圧を変更することにより、コンタクト層９をエミッタ層８より深い位置にまで形成する例について説明したが、例えば、次のようにコンタクト層９を形成することもできる。すなわち、コンタクト層９が形成される部分の表面に微小なトレンチを形成しておくことにより、コンタクト層９を比較的低い加速電圧でイオン注入しても、コンタクト層９をエミッタ層８より深い位置にまで形成することができる。
さらに、上記各実施形態では、コレクタ層１を構成する半導体基板を用いて半導体装置を製造する方法について説明したが、例えば、次のようにすることもできる。すなわち、まず、ドリフト層３を構成する半導体基板を用意し、この半導体基板の主表面上にベース層４を形成する。その後、半導体基板の裏面から不純物をイオン注入すると共に熱処理してコレクタ層１を形成するようにしてもよい。なお、このような製造方法とする場合には、半導体基板を研磨等して薄膜化した後に、コレクタ層１を形成するようにしてもよい。
さらに、上記各実施形態では、ドリフト層３の厚さ方向に電流が流れる縦型の半導体装置について説明したが、ドリフト層３の平面方向に電流が流れる横型の半導体装置としてもよい。すなわち、ドリフト層３の表層部のうちベース層４と離間した位置にコレクタ層１を形成してもよい。
また、上記各実施形態を組み合わせた半導体装置とすることもできる。例えば、第１、第２実施形態を第３実施形態に組み合わせ、パイルアップ層１５が形成された半導体装置とすることもできる。また、第２、第３実施形態を第４実施形態に組み合わせてトレンチ５の深さが異なる半導体装置としてもよいし、第２〜第４実施形態を第５実施形態に組み合わせてトレンチ５が格子状に形成された半導体装置としてもよい。
１ コレクタ層
３ ドリフト層
４ ベース層
５ トレンチ
５ａ 第１トレンチ
５ｂ 第２トレンチ
６ ゲート絶縁膜
７ ゲート電極
８ エミッタ層
１１ エミッタ電極
１２ コレクタ電極

Claims (7)

  1. 第１導電型のドリフト層（３）と、
    前記ドリフト層の表面側に形成された第２導電型のベース層（４）と、
    前記ベース層を貫通して前記ドリフト層に達し、所定方向に延設された複数のトレンチ（５）と、
    前記複数のトレンチの壁面にそれぞれ形成されたゲート絶縁膜（６）と、
    前記ゲート絶縁膜上にそれぞれ形成されたゲート電極（７）と、
    前記ベース層の表層部であって、前記トレンチの側部に形成された第１導電型のエミッタ層（８）と、
    前記ドリフト層を挟んで前記エミッタ層と離間して配置された第２導電型のコレクタ層（１）と、
    前記ベース層および前記エミッタ層と電気的に接続されるエミッタ電極（１１）と、
    前記コレクタ層と電気的に接続されるコレクタ電極（１２）と、を備え、
    前記トレンチは、前記ベース層の表面に開口部を有する第１トレンチ（５ａ）と、前記第１トレンチと連通し、対向する側壁の間隔が前記第１トレンチの対向する側壁の間隔より長くされていると共に底部が前記ドリフト層に位置する第２トレンチ（５ｂ）とを有し、前記第１トレンチと前記第２トレンチとの結合部（５ｃ）は丸みを帯びていることを特徴とする半導体装置。
  2. 前記第２トレンチは、前記底部が丸みを帯びていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２トレンチは、前記結合部と前記底部との間の側壁が丸みを帯びていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記トレンチは、前記第２トレンチが前記ベース層から前記ドリフト層に渡って形成され、前記結合部が前記ベース層内に位置していることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
  5. 前記ドリフト層のうち前記第２トレンチと接する部分には、パイルアップ層（１５）が形成されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
  6. 第１導電型のドリフト層（３）と、
    前記ドリフト層の表面側に形成された第２導電型のベース層（４）と、
    前記ベース層を貫通して前記ドリフト層に達し、所定方向に延設された複数のトレンチ（５）と、
    前記複数のトレンチの壁面にそれぞれ形成されたゲート絶縁膜（６）と、
    前記ゲート絶縁膜上にそれぞれ形成されたゲート電極（７）と、
    前記ベース層の表層部であって、前記トレンチの側部に形成された第１導電型のエミッタ層（８）と、
    前記ドリフト層を挟んで前記エミッタ層と離間して配置された第２導電型のコレクタ層（１）と、
    前記ベース層および前記エミッタ層と電気的に接続されるエミッタ電極（１１）と、
    前記コレクタ層と電気的に接続されるコレクタ電極（１２）と、を備え、
    前記トレンチは、前記ベース層の表面に開口部を有する第１トレンチ（５ａ）と、前記第１トレンチと連通し、対向する側壁の間隔が前記第１トレンチの対向する側壁の間隔より長くされていると共に底部が前記ドリフト層に位置する第２トレンチ（５ｂ）とを有し、前記第１トレンチと前記第２トレンチとの結合部（５ｃ）は丸みを帯びている半導体装置の製造方法であって、
    前記ドリフト層の表面側に前記ベース層を形成する工程と、
    異方性エッチングにより前記ベース層に前記第１トレンチを形成する工程と、
    前記第１トレンチの内壁表面に保護膜（１４）を形成する工程と、
    前記第１トレンチの底面に配置された前記保護膜を除去する工程と、
    等方性エッチングを含む工程を行い、前記第１トレンチと連通し、前記結合部が丸みを帯びている前記第２トレンチを形成することにより、前記トレンチを形成する工程と、
    前記トレンチの内壁表面に前記ゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に前記ゲート電極を形成する工程と、を行うことを特徴とする半導体装置の製造方法。
  7. 前記第２トレンチを形成する工程では、異方性エッチングを行って前記第１トレンチと連通する第３トレンチ（５ｄ）を形成する工程と、前記第３トレンチに対して等方性エッチングを行って対向する側壁の間隔を長くして前記第２トレンチを形成する工程と、を行うことを特徴とする請求項６に記載の半導体装置の製造方法。
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