WO2023162735A1 - 半導体装置 - Google Patents

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WO2023162735A1
WO2023162735A1 PCT/JP2023/004664 JP2023004664W WO2023162735A1 WO 2023162735 A1 WO2023162735 A1 WO 2023162735A1 JP 2023004664 W JP2023004664 W JP 2023004664W WO 2023162735 A1 WO2023162735 A1 WO 2023162735A1
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WO
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gate
gate trench
low
concentration impurity
trench
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浩尚 中村
亮介 大河
英司 安田
Original Assignee
ヌヴォトンテクノロジージャパン株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present disclosure relates to a semiconductor device, and more particularly to a chip size package type semiconductor device.
  • JP 2016-219774 A Japanese Patent No. 6509674
  • the on-resistance is reduced while maintaining the breakdown voltage, and the electric field intensity generated near the tip of the gate trench when a voltage is applied between the drain and the source is reduced to improve reliability. It is required to increase the resistance to the decrease in
  • Patent document 1 and patent document 2 disclose the structure of a vertical field effect transistor, and show a structure that improves characteristics that have a trade-off relationship.
  • a semiconductor device is a chip-size package type semiconductor device that can be mounted face-down, and includes a semiconductor substrate of the first conductivity type containing impurities of the first conductivity type. and a low-concentration impurity layer of the first conductivity type formed on and in contact with the semiconductor substrate and containing the impurity of the first conductivity type at a concentration lower than that of the impurity of the first conductivity type in the semiconductor substrate; a body region of a second conductivity type different from the first conductivity type formed in the low-concentration impurity layer; a source region of the first conductivity type formed in the body region; the body region and the source region; a source electrode electrically connected to the source electrode; a first gate trench extending in a first direction parallel to the upper surface of the low-concentration impurity layer; a deeply formed second gate trench having a portion in contact with the source region and extending in the first direction; and a first gate insulating film formed inside the first gate trench
  • first gate conductor formed on the first gate insulating film; a second gate insulating film formed inside the second gate trench; and a second gate insulating film formed on the second gate insulating film.
  • first gate conductor and the second gate conductor are at the same potential, and the number of the first gate trenches is n (n is an integer of 1 or more), the number of the second gate trenches is 2 or more and n+1 or less, and in a second direction parallel to the upper surface of the low-concentration impurity layer and orthogonal to the first direction, , the semiconductor device in which the second gate trench is provided is located at the extreme end of the region in which the first gate trench and the second gate trench are provided.
  • An object of the present disclosure is to provide a semiconductor device capable of reducing on-resistance while maintaining breakdown voltage and improving reliability.
  • FIG. 1 is a schematic cross-sectional view showing an example of the structure of a semiconductor device according to Embodiment 1.
  • FIG. 2A is a schematic plan view showing an example of the structure of the semiconductor device according to Embodiment 1.
  • FIG. 2B is a schematic cross-sectional view showing a main current flowing through the semiconductor device according to Embodiment 1.
  • FIG. 3A is a schematic plan view of a substantially unit configuration of the first transistor according to Embodiment 1.
  • FIG. 3B is a schematic perspective view of an approximate unit configuration of the first transistor according to Embodiment 1.
  • FIG. FIG. 4 is a schematic plan view showing an example of the structure of the semiconductor device according to Embodiment 1.
  • FIG. 1 is a schematic cross-sectional view showing an example of the structure of a semiconductor device according to Embodiment 1.
  • FIG. 2A is a schematic plan view showing an example of the structure of the semiconductor device according to Embodiment 1.
  • FIG. 2B is a schematic cross-sectional view
  • FIG. 5A is a schematic cross-sectional view showing an example of the structure of a first transistor according to Comparative Example 1 in Embodiment 1.
  • FIG. 5B is a schematic cross-sectional view simulating the potential distribution generated when a rated voltage is applied between the drain and the source in the structure of the semiconductor device shown in FIG. 5A.
  • FIG. 5C is a schematic cross-sectional view of the structure of the semiconductor device shown in FIG. 5A, simulating the intensity of the electric field generated when a rated voltage is applied between the drain and the source.
  • 6A is a schematic cross-sectional view showing an example of the structure of a first transistor according to Comparative Example 2 of Embodiment 1.
  • FIG. 6B is a schematic cross-sectional view simulating the potential distribution generated when a rated voltage is applied between the drain and the source in the structure of the semiconductor device shown in FIG. 6A.
  • FIG. 6C is a schematic cross-sectional view simulating the electric field intensity generated when a rated voltage is applied between the drain and the source in the structure of the semiconductor device shown in FIG. 6A.
  • 7A is a schematic cross-sectional view showing an example of the structure of a first transistor according to Embodiment 1.
  • FIG. FIG. 7B is a schematic cross-sectional view simulating a potential generated when a rated voltage is applied between the drain and source in the structure of the semiconductor device shown in FIG. 7A.
  • FIG. 7C is a schematic cross-sectional view simulating the electric field intensity generated when a rated voltage is applied between the drain and source in the structure of the semiconductor device shown in FIG. 7A.
  • 8 is a schematic cross-sectional view showing an example of the structure of the first transistor according to Embodiment 1.
  • FIG. 9 is a graph plotting the relationship between the gate trench depth difference ⁇ and the drain breakdown voltage VDS of the first transistor according to the first embodiment.
  • 10A is a schematic cross-sectional view showing an example of the structure of a first transistor according to Embodiment 1.
  • FIG. 10B is a schematic cross-sectional view simulating the potential distribution generated when a rated voltage is applied between the drain and the source in the structure of the semiconductor device shown in FIG. 10A.
  • FIG. 10C is a schematic cross-sectional view of the structure of the semiconductor device shown in FIG. 10A, simulating the intensity of the electric field generated when a rated voltage is applied between the drain and the source.
  • 11A is a schematic cross-sectional view showing an example of the structure of a first transistor according to Embodiment 1.
  • FIG. 11B is a schematic cross-sectional view simulating the potential distribution generated when a rated voltage is applied between the drain and the source in the structure of the semiconductor device shown in FIG. 11A.
  • FIG. 11C is a schematic cross-sectional view of the structure of the semiconductor device shown in FIG. 11A, simulating the intensity of the electric field generated when a rated voltage is applied between the drain and the source.
  • FIG. 12A is a schematic cross-sectional view showing the manufacturing process of the semiconductor device according to Embodiment 1.
  • FIG. 12B is a schematic cross-sectional view showing the manufacturing process of the semiconductor device according to Embodiment 1.
  • FIG. 12C is a schematic cross-sectional view showing the manufacturing process of the semiconductor device according to Embodiment 1.
  • FIG. 12D is a schematic cross-sectional view showing the manufacturing process of the semiconductor device according to Embodiment 1.
  • FIG. 12E is a schematic cross-sectional view showing the manufacturing process of the semiconductor device according to Embodiment 1.
  • FIG. 12F is a schematic cross-sectional view showing the manufacturing process of the semiconductor device according to Embodiment 1.
  • FIG. 12A is a schematic cross-sectional view showing the manufacturing process of the semiconductor device according to Embodiment 1.
  • FIG. 12B is a schematic cross-sectional view showing the manufacturing process of the semiconductor device according to Embodiment 1.
  • FIG. 12C is a schematic cross-sectional view showing
  • FIG. 12G is a schematic cross-sectional view showing the manufacturing process of the semiconductor device according to Embodiment 1.
  • FIG. 13 is a schematic cross-sectional view showing an example of the structure of a first transistor according to Embodiment 2.
  • FIG. 14 is a schematic cross-sectional view showing an example of the structure of a first transistor according to Embodiment 3.
  • FIG. 12G is a schematic cross-sectional view showing the manufacturing process of the semiconductor device according to Embodiment 1.
  • FIG. 13 is a schematic cross-sectional view showing an example of the structure of a first transistor according to Embodiment 2.
  • FIG. 14 is a schematic cross-sectional view showing an example of the structure of a first transistor according to Embodiment 3.
  • FIG. 1 is a cross-sectional view showing an example of the structure of a semiconductor device.
  • FIG. 2A is a plan view thereof, and the size and shape of the semiconductor device and the arrangement of the electrode pads are examples.
  • FIG. 2B is a cross-sectional view schematically showing the main current flowing through the semiconductor device. 1 and 2B are cross-sections at II in FIG. 2A.
  • the semiconductor device 1 includes a semiconductor layer 40, a metal layer 30, and a first vertical field effect transistor 10 (hereinafter referred to as , also referred to as “transistor 10 ”), and a second vertical field effect transistor 20 (hereinafter also referred to as “transistor 20 ”) formed in second region A ⁇ b>2 within semiconductor layer 40 .
  • the first region A1 and the second region A2 are adjacent to each other when the semiconductor layer 40 is viewed from above.
  • a virtual boundary line 90 between the first area A1 and the second area A2 is indicated by a dashed line.
  • the semiconductor layer 40 is configured by stacking a semiconductor substrate 32 and a low-concentration impurity layer 33 .
  • the semiconductor substrate 32 is arranged on the back side of the semiconductor layer 40 and is made of first conductivity type silicon containing first conductivity type impurities.
  • the low-concentration impurity layer 33 is arranged on the surface side of the semiconductor layer 40 , formed in contact with the semiconductor substrate 32 , and contains first-conductivity-type impurities at a concentration lower than that of the first-conductivity-type impurities in the semiconductor substrate 32 . of the first conductivity type.
  • the low-concentration impurity layer 33 may be formed on the semiconductor substrate 32 by epitaxial growth, for example.
  • the low-concentration impurity layer 33 is also a drift layer common to the transistors 10 and 20, and is sometimes called a drift layer in this specification.
  • the metal layer 30 is formed in contact with the back side of the semiconductor layer 40 and is made of silver (Ag) or copper (Cu).
  • the metal layer 30 may contain a small amount of elements other than metals that are mixed as impurities in the manufacturing process of the metal material. Moreover, the metal layer 30 may or may not be formed on the entire back surface side of the semiconductor layer 40 .
  • a second conductivity type first body region 18 containing impurities of a second conductivity type different from the first conductivity type is formed in the first region A1 of the low-concentration impurity layer 33.
  • a first conductivity type first source region 14 containing a first conductivity type impurity, a first gate conductor 15 and a first gate insulating film 16 are formed in the first body region 18 .
  • the first gate insulating film 16 is formed to have a depth extending from the upper surface of the semiconductor layer 40 through the first source region 14 and the first body region 18 to a portion of the low-concentration impurity layer 33 .
  • the first gate conductor 15 is formed inside the first gate trench 17 and on the first gate insulating film 16 .
  • the first source electrode 11 consists of a portion 12 and a portion 13, and the portion 12 is connected to the first source region 14 and the first body region 18 through the portion 13.
  • the first gate conductor 15 is a buried gate electrode embedded within the semiconductor layer 40 and electrically connected to the first gate electrode pad 119 .
  • the portion 12 of the first source electrode 11 is a layer that is joined with solder during reflow in face-down mounting, and non-limiting examples thereof include a metal material containing at least one of nickel, titanium, tungsten, and palladium. may consist of The surface of the portion 12 may be plated with gold or the like.
  • the portion 13 of the first source electrode 11 is a layer that connects the portion 12 and the semiconductor layer 40, and is made of a metal material containing at least one of aluminum, copper, gold, and silver as a non-limiting example. may be configured.
  • a second conductive type second body region 28 containing a second conductive type impurity is formed in the second region A2 of the low-concentration impurity layer 33 .
  • a first conductivity type second source region 24 containing a first conductivity type impurity, a second gate conductor 25, and a second gate insulating film 26 are formed in the second body region 28 .
  • the second gate insulating film 26 is formed to have a depth extending from the upper surface of the semiconductor layer 40 through the second source region 24 and the second body region 28 to a portion of the low-concentration impurity layer 33 .
  • the second gate conductor 25 is formed inside the second gate trench 27 and on the second gate insulating film 26 .
  • the second source electrode 21 consists of portions 22 and 23 , and the portion 22 is connected to the second source region 24 and the second body region 28 via the portion 23 .
  • the second gate conductor 25 is a buried gate electrode embedded inside the semiconductor layer 40 and electrically connected to the second gate electrode pad 129 .
  • the portion 22 of the second source electrode 21 is a layer that is joined with solder during reflow in face-down mounting, and non-limiting examples include a metal material containing at least one of nickel, titanium, tungsten, and palladium. may consist of The surface of the portion 22 may be plated with gold or the like.
  • the portion 23 of the second source electrode 21 is a layer that connects the portion 22 and the semiconductor layer 40, and is made of a metal material containing at least one of aluminum, copper, gold, and silver as a non-limiting example. may be configured.
  • the semiconductor substrate 32 functions as a common drain region in which the first drain region of the transistor 10 and the second drain region of the transistor 20 are shared.
  • a portion of the low-concentration impurity layer 33 on the side contacting the semiconductor substrate 32 may also function as a common drain region.
  • the metal layer 30 functions as a common drain electrode in which the drain electrode of the transistor 10 and the drain electrode of the transistor 20 are shared.
  • the first body region 18 is covered with an interlayer insulating layer 34 having an opening, and the first source electrode 11 is connected to the first source region 14 through the opening in the interlayer insulating layer 34.
  • a portion 13 of is provided.
  • the interlayer insulating layer 34 and the first source electrode portion 13 are covered with a passivation layer 35 having an opening, and a portion 12 connected to the first source electrode portion 13 through the opening in the passivation layer 35 is provided. .
  • the second body region 28 is covered with an interlayer insulating layer 34 having an opening, and a portion 23 of the second source electrode 21 connected to the second source region 24 through the opening in the interlayer insulating layer 34 is provided.
  • the interlayer insulating layer 34 and the second source electrode portion 23 are covered with a passivation layer 35 having an opening, and a portion 22 connected to the second source electrode portion 23 through the opening in the passivation layer 35 is provided. .
  • the plurality of first source electrode pads 116 and the plurality of second source electrode pads 126 are regions where the first source electrode 11 and the second source electrode 21 are partially exposed on the surface of the semiconductor device 1, respectively. Refers to the so-called terminal part.
  • the one or more first gate electrode pads 119 and the one or more second gate electrode pads 129 are connected to the first gate electrode 19 (not shown in FIGS. 1, 2A and 2B) and respectively.
  • the second gate electrode 29 (not shown in FIGS. 1, 2A, and 2B) is partially exposed on the surface of the semiconductor device 1, ie, a terminal portion.
  • the first conductivity type is N-type and the second conductivity type is P-type
  • the first source region 14, the second source region 24, the semiconductor substrate 32, and the low-concentration impurity layer 33 are An N-type semiconductor
  • the first body region 18 and the second body region 28 may be a P-type semiconductor.
  • the first conductivity type is P-type
  • the second conductivity type is N-type
  • the first source region 14, the second source region 24, the semiconductor substrate 32, and the low-concentration impurity layer 33 may be a P-type semiconductor
  • the first body region 18 and the second body region 28 may be N-type semiconductors.
  • the conductive operation of the semiconductor device 1 will be described assuming that the transistors 10 and 20 are so-called N-channel transistors in which the first conductivity type is the N type and the second conductivity type is the P type.
  • transistor 10 and the transistor 20 have been described here on the premise that they have symmetry with no difference in function, characteristics, structure, and the like.
  • FIGS. 1, 2A, and 2B are also drawn on the premise of symmetry, symmetry is not necessarily a necessary condition in the dual configuration vertical field effect transistor of the chip size package type in the present disclosure.
  • FIG. 3A and 3B are respectively a plan view and a perspective view of a schematic unit configuration of transistors 10 (or transistors 20) repeatedly formed in the X direction and the Y direction of the semiconductor device 1.
  • FIG. 3A and 3B do not show the semiconductor substrate 32, the first source electrode 11 (or the second source electrode 21) for the sake of clarity.
  • the Y direction is the direction parallel to the upper surface of the semiconductor layer 40 and in which the first gate trench 17 and the second gate trench 27 extend.
  • the X direction is parallel to the upper surface of the semiconductor layer 40 and orthogonal to the Y direction.
  • the Z direction is perpendicular to both the X direction and the Y direction and indicates the height direction of the semiconductor device.
  • the Y direction may be referred to as the first direction, the X direction as the second direction, and the Z direction as the third direction.
  • the transistor 10 includes a first connection portion 18A electrically connecting the first body region 18 and the first source electrode 11.
  • the first connection portion 18A is a region of the first body region 18 where the first source region 14 is not formed and contains the same second conductivity type impurity as the first body region 18 .
  • the first source regions 14 and the first connecting portions 18A are arranged alternately and periodically in the Y direction. The same is true for the transistor 20 as well.
  • a high voltage is applied to the first source electrode 11 and a low voltage is applied to the second source electrode 21, and the second gate electrode 29 (the second gate conductor 25) is applied with the second source electrode 21 as a reference. ), a conduction channel is formed in the vicinity of the second gate insulating film 26 in the second body region 28 when a voltage equal to or higher than the threshold value is applied to the second body region 28 .
  • a main current flows through a conduction channel formed in the body region 28 of the second body region 24, the second source region 24, and the second source electrode 21, and the semiconductor device 1 becomes conductive.
  • this conduction path there is a PN junction at the contact surface between the second body region 28 and the low-concentration impurity layer 33, which functions as a body diode.
  • this main current flows through the metal layer 30 , by increasing the thickness of the metal layer 30 , the cross-sectional area of the main current path can be increased and the on-resistance of the semiconductor device 1 can be reduced.
  • a high voltage is applied to the second source electrode 21 and a low voltage is applied to the first source electrode 11, and the first gate electrode 19 (first When a voltage above the threshold is applied to the gate conductor 15), a conducting channel is formed near the first gate insulating film 16 in the first body region 18.
  • FIG. 1 second source electrode 21-second connection portion 28A-second body region 28-low concentration impurity layer 33-semiconductor substrate 32-metal layer 30-semiconductor substrate 32-low concentration impurity layer 33-first
  • a main current flows through a conduction channel formed in the body region 18 of the semiconductor device--the first source region 14--the first source electrode 11, and the semiconductor device 1 becomes conductive.
  • this conduction path there is a PN junction at the contact surface between the first body region 18 and the low-concentration impurity layer 33, which functions as a body diode.
  • FIG. 4 shows, of the constituent elements of the semiconductor device 1, a semiconductor layer 40 (low-concentration semiconductor layer 40) including the first body region 18, the second body region 28, the first active region 112, and the second active region 122.
  • FIG. 4 is a plan view showing an example of the shape of an impurity layer 33) in a plan view; Although not shown in FIG. 4, both the first gate trench 17 and the second gate trench 27 extend in the Y direction.
  • the first active region 112 is the minimum area that includes all the portions in which a conductive channel is formed when a voltage equal to or higher than the threshold is applied to the first gate electrode 19 (first gate conductor 15) of the transistor 10. point to The portion where the conduction channel is formed is the portion where each of the plurality of first gate trenches 17 is adjacent to the first source region 14 .
  • the first active region 112 is included in the first body region 18 in plan view of the semiconductor layer 40 .
  • the second active region 122 is the minimum area that includes all the portions where a conductive channel is formed when a voltage above the threshold is applied to the second gate electrode 29 (second gate conductor 25) of the transistor 20. Point.
  • the portion where the conduction channel is formed is the portion where each of the plurality of second gate trenches 27 is adjacent to the second source region 24 .
  • the second active region 122 is included in the second body region 28 in plan view of the semiconductor layer 40 .
  • a region of the first region A1 surrounding the first active region 112 is called a first peripheral region, and a region of the second region A2 surrounding the second active region 122 is called a second peripheral region.
  • a vertical field effect transistor with a single configuration can be generally recognized as being formed by only one side (transistor 10) of a vertical field effect transistor with a dual configuration.
  • a drain electrode pad may be further provided on the surface side of the semiconductor layer 40 having the source electrode pad 116 and the gate electrode pad 119 . In this case, it is necessary to form a drain extraction structure electrically connected to the semiconductor substrate 32 provided on the back side of the semiconductor layer 40 from the front side of the semiconductor layer 40 .
  • the potential difference between the first source electrode 11 and the second source electrode 21 is the source-source voltage (VSS [V]).
  • VSS [V] the specification maximum voltage between source and source
  • the specification maximum voltage between the source and the source may simply be referred to as the breakdown voltage or the drain breakdown voltage.
  • a PN junction is provided at the boundary between the first body region 18 and the low-concentration impurity layer 33, and a depletion layer is formed across the PN junction.
  • a structure that allows the depletion layer to spread sufficiently when the transistor 10 is off is required, and the carrier concentration (resistivity) and thickness of the low-concentration impurity layer 33 must be appropriately designed. .
  • the low-concentration impurity layer 33 In order for the depletion layer to spread sufficiently, the low-concentration impurity layer 33 needs to have a low carrier concentration (high resistivity) and a large thickness. Since the thickness of the low-concentration impurity layer 33 can be made relatively thick when viewed from the tip of the first gate trench 17, the first gate trench 17 is preferably shallow for the purpose of improving the drain breakdown voltage.
  • VSS and BVSSS. ] the dual configuration vertical field effect transistor, so it is described as VSS and BVSSS. ]
  • VDSS [V] the maximum drain-source voltage specification
  • the source-source interval is conveniently called the drain-source interval, and VDS and BVDSS are used for explanation.
  • the first gate trench 17 is formed from the upper surface of the semiconductor layer 40 to a depth that contacts the first source region 14 , penetrates the first body region 18 , and reaches a portion of the low-concentration impurity layer 33 . be.
  • the current flowing along the tip of the first gate trench 17 flows with relatively reduced conduction resistance even in the low-concentration impurity layer 33. Become. However, after passing the tip of the first gate trench 17 , the current flows with resistance corresponding to the resistivity of the low-concentration impurity layer 33 .
  • the first gate trench 17 is relatively shallow, the current flows through the low-concentration impurity layer 33 to the semiconductor substrate 32 over a relatively long distance. Conversely, when the first gate trench 17 is relatively deep, the current flows through the interior of the low-concentration impurity layer 33 to the semiconductor substrate 32 in a relatively short distance. Therefore, for the purpose of reducing the resistance of the current flowing through the low-concentration impurity layer 33, the first gate trench 17 is preferably deep.
  • the potential distribution of the low-concentration impurity layer 33 changes. Since the first gate trench 17 is a trench whose tip reaches a portion of the low-concentration impurity layer 33, the potential distribution in the low-concentration impurity layer 33 varies depending on its width, interval, and depth. change the way
  • FIG. 5A is Comparative Example 1 in Embodiment 1, and has a structure in which all the first gate trenches 17 are uniformly formed with a certain depth Da [nm].
  • FIG. 6A shows Comparative Example 2 of Embodiment 1, which has a structure in which all first gate trenches 17 are uniformly formed with a certain depth Db [nm] (Da ⁇ Db).
  • Comparative Example 1 shows results when the first gate trenches 17 are uniformly and relatively shallow compared to Comparative Example 2 (FIGS. 6A and 6B).
  • Comparative Example 2 shows the results when the first gate trenches 17 are uniformly and relatively deep compared to Comparative Example 1 (FIGS. 5A and 5B). is.
  • the depth of the first gate trench 17 is 100 nm.
  • the low-concentration impurity layer 33 when viewed from the tip of the first gate trench 17, the low-concentration impurity layer 33 is relatively thicker than that in FIG. 6B.
  • the interval between the equipotential lines near the tip of the first gate trench 17 is widened. This means that the electric field strength in the low-concentration impurity layer 33 is relatively weak.
  • FIGS. 5C and 6C show the results of simulating the electric field intensity [V/cm] distribution when the potential distribution is as shown in FIGS. 5B and 6B, respectively.
  • the structurally highest electric field strength is at the central portion of the tip of the first gate trench 17, and the difference in electric field strength at this position is compared with Comparative Example 1 (FIG. 5C).
  • Example 2 FIGG. 6C
  • it is 0.02 MV/cm.
  • the present inventors conducted extensive studies and found that by mixing a plurality of first gate trenches 17 with different depths, all the first gate trenches 17 can be It has been found that the characteristics of the transistor 10 can be improved as compared with the case where the depth of the gate trench 17 is uniform. In the following, the effects of the mixture of first gate trenches 17 having different depths from the upper surface of the semiconductor layer 40 on the characteristics of the transistor 10 will be described.
  • the difference in the depth of the first gate trench 17, which is the object of this disclosure, is not a variation that cannot be avoided in manufacturing, but a difference due to design intentionally expressed by setting a target value.
  • first gate trenches 17 having a depth of Da [nm] and having a depth of Db [nm], and having two depths (Da ⁇ Db)
  • Da ⁇ Db depths
  • first gate trench 17 or the second gate trench 27 the one with the depth Da is called the third gate trench 171
  • the fourth gate trench 172 the one with the depth Db is called the fourth gate trench 172.
  • the third gate trench 171 becomes a relatively shallow gate trench
  • the fourth gate trench 172 becomes a relatively deep gate trench.
  • a gate conductor and a gate insulating film provided in the third gate trench 171 are referred to as a third gate conductor 151 and a third gate insulating film 161, respectively.
  • a gate conductor and a gate insulating film provided in the fourth gate trench 172 are referred to as a fourth gate conductor 152 and a fourth gate insulating film 162, respectively.
  • FIG. 7A is a schematic view of part of the transistor 10 when viewed in cross section in the XZ plane, and includes components above the interlayer insulating layer 34 such as the first source electrode 11 and components below the interlayer insulating layer 34 including the semiconductor substrate 32. FIG. are omitted from the illustration.
  • the third gate trenches 171 and the fourth gate trenches 172 have the same width, and the third gate trenches 171 and the fourth gate trenches 172 are alternately arranged at regular intervals. It is
  • FIG. 7A the potential [V ] is shown in FIG. 7B, and the simulation result of the electric field intensity [V/cm] at that time is shown in FIG. 7C.
  • the potential in the drift layer 33 is generally pushed downward due to the presence of the fourth gate trench 172, and is relatively equal to the equipotential lines near the third gate trench 171.
  • the intervals are wider. As a result, the electric field intensity at the center of the tip of the third gate trench 171 is reduced.
  • the depth Da of the third gate trenches 171 in FIG. 7A is the same as the depth Da of the first gate trenches 17 in FIG. 5A (comparative example 1), but all the first gate trenches 17 have the same depth. It can be seen that the electric field strength in the central portion of the tip of the third gate trench 171 is reduced compared to FIG. The reason why the electric field strength at the center of the tip of the third gate trench 171 is reduced despite the same depth Da is that the fourth gate trench 172 pushes down the potential toward the low-concentration impurity layer 33. This is because the fourth gate trench 172 deeper than the third gate trench 171 exists in the vicinity of the third gate trench 171 . In other words, this effect cannot be obtained in the conventional structure in which all the first gate trenches 17 have the same depth.
  • the electric field intensity at the center of the tip of the fourth gate trench 172 increases.
  • the depth of the first gate trenches 17 in FIG. 6A (Comparative Example 2) is the same Db as the depth of the fourth gate trenches 172 in FIG. are unified.
  • 6C and 7C the electric field intensity at the tip center of the fourth gate trench 172 in FIG. 7C is higher than the electric field intensity at the tip center of the first gate trench 17 in FIG. 6C. I know it's stronger.
  • FIG. 7C which is an embodiment of the present disclosure, the number of fourth gate trenches 172 where the electric field intensity at the center of the tip increases is reduced (approximately halved) compared to FIG. 6C.
  • the resistance to deterioration of reliability is improved structurally, and the structure does not immediately affect the deterioration of reliability even when an electric field intensity increased more than conventionally occurs.
  • the essence for enjoying the effects of the present disclosure is that, unlike the conventional structure, all the first gate trenches 17 are not made to have the same depth, and the relatively deep fourth gate trenches 172 are relatively deep.
  • the third gate trenches 171 should be provided with an appropriate number, distance, and period. With such a structure, while the electric field strength at the center of the tip of the third gate trench 171 is reduced, the upper limit of the electric field strength that leads to the deterioration of reliability can be improved, and the resistance can be improved.
  • the fourth gate trenches 172 are preferably arranged on both sides so as to sandwich the third gate trenches 171 in the X direction so as to reduce the electric field strength at the center of the tip of the third gate trenches 171, and most effectively.
  • This arrangement is a structure in which one third gate trench 171 and one fourth gate trench 172 are alternately arranged in the X direction.
  • the number of third gate trenches 171 sandwiched between the closest paired fourth gate trenches 172 in the X direction may be plural.
  • An example is shown in FIG. If the number of the third gate trenches 171 provided in the transistor 10 is n (n is an integer equal to or greater than 1), the number of the fourth gate trenches 172 provided in the transistor 10 is 2 or more (n+1). The following are preferable.
  • the one located at both ends in the X direction is designated as the fourth gate trench 172, and the rest is designated as the third gate trench 171. is preferred. With such an arrangement, the electric field intensity at the center of the tip of the third gate trench 171 provided in the first active region 112 can be suppressed.
  • first gate trenches 17 provided in the first active region 112 of the transistor 10 are paired most adjacently in the X direction with the fourth gate trenches 172 having one or more third gate trenches therebetween.
  • a structure sandwiching a trench 171 is defined as a unit structure, and the unit structures are periodically installed in the X direction. preferably shared with
  • the first gate trenches 17 provided in the first active region 112 of the transistor 10 are arranged in the row of the third gate trenches 171 in the X direction periodically at regular intervals in the fourth gate trenches.
  • a gate trench 172 is preferably provided.
  • the first gate trench 17 consists of n third gate trenches 171 and n+1 fourth gate trenches 172, it is placed in the transistor 10 (first active region 112).
  • the first gate trenches 17 one at both ends in the X direction is designated as the fourth gate trench 172, and the third gate trench 171 and the fourth gate trench 172 are alternately arranged one by one. can be installed. At this time, it is possible to suppress the electric field intensity at the tip center of all the third gate trenches 171, which is preferable.
  • the interval Laa [ ⁇ m] between the third gate trenches 171 is preferably constant. Further, it is preferable that the interval Lbb [ ⁇ m] between the fourth gate trenches 172 is constant.
  • the third gate trenches 171 and the fourth gate trenches 172 can be arranged with the same density as conductive channels, which is effective in reducing the on-resistance.
  • the gate trenches (the first gate trench 17 or the second gate trench 27, or the third gate trench 171 or the fourth gate trench 172) targeted in the present disclosure are all It contributes to the formation of a conducting channel and contains the gate conductor (first gate conductor 15 or second gate conductor 25 or third gate conductor 151 or fourth gate conductor 152).
  • the third gate conductor 151 and the fourth gate conductor 152 are at the same potential in driving the transistor 10, and the voltage applied to the first gate electrode 19 will cause the third gate conductor 151 and the fourth gate conductor 151 to be at the same potential. It is equally applied to gate conductor 152 .
  • the first gate trenches 17 (the third gate trenches 171 and the fourth gate trenches 172) referred to in the present disclosure all have a portion contacting the first source region 14 at the top and the first gate trench 17 at the bottom. It has a portion in contact with the body region 18 .
  • the difference ⁇ ( Db ⁇ Da) [nm] between the depth Da of the third gate trench 171 and the depth Db of the fourth gate trench 172, and the drain breakdown voltage VDS of the transistor 10 and on-resistance.
  • the withstand voltage shown in Table 1 was calculated under two conditions. Based on condition A, in which the resistivity and thickness of the low-concentration impurity layer 33 are not changed at each level, and the shape of level 2 as a reference, according to an increase in the depth Db of the fourth gate trench 172, The condition B is such that the thickness of the low-concentration impurity layer 33 is also increased. Level 1 corresponds to FIGS. 5A, 5B, and 5C, and Level 2 corresponds to FIGS. 7A, 7B, and 7C. For condition B, simulations are performed only for levels 3-7.
  • the difference between the depth of the third gate trench 171 and the depth of the fourth gate trench 172 is preferably 160 nm or more. If ⁇ 160 nm, the breakdown voltage can be improved as shown in Table 1 or FIG. 9 by adjusting the thickness of the low-concentration impurity layer 33 . If there is little need to increase the breakdown voltage margin, the increased breakdown voltage can be used to reduce the on-resistance by adjusting the resistivity and thickness of the low-concentration impurity layer 33 . Even if ⁇ 160 nm, a certain effect can be obtained, but in order to reduce the conduction resistance of the low-concentration impurity layer 33 while ensuring a sufficient breakdown voltage margin, ⁇ 160 nm is adjusted. is desirable.
  • a mask layer 36 made of oxide or the like is formed on the upper surface of the semiconductor layer 40 (semiconductor substrate 32 and low-concentration impurity layer 33).
  • the resist applied on the mask layer 36 is patterned to form openings at regular intervals in the X direction.
  • the width of the opening of the resist in the X direction finally becomes the internal width of the fourth gate trench 172 .
  • the transistor 10 is formed so that the internal width and spacing of the third gate trench 171 and the fourth gate trench 172 are equal, the width of the non-opening portion in the X direction covered with the resist in FIG. 12B is , patterning is performed so as to be approximately three times the width of the opening in the X direction from which the resist is removed.
  • the resist opening is etched to remove the mask layer 36 .
  • the mask layer 36 may not be completely removed and remain on the semiconductor layer 40 with a constant thickness, it is desirable that the mask layer 36 be completely removed as shown in FIG. 12C.
  • the remaining resist is patterned again to periodically provide portions where the mask layer 36 is newly exposed in the X direction.
  • the width of the opening newly provided in the resist in the X direction finally becomes the internal width of the third gate trench 171 .
  • the portions of the mask layer 36 newly exposed in the process of FIG. 12D are etched to remove the mask layer 36 leaving a certain thickness on the semiconductor layer 40 .
  • the partially remaining mask layer 36 is used as a mask to etch the mask layer 36 and the semiconductor layer 40 .
  • the mask layer 36 is selectively thinly applied only at the locations that will later become the third gate trenches 171 .
  • etching of the semiconductor layer 40 progresses from the beginning in the portions where the mask layer 36 was originally removed.
  • the mask layer 36 is first completely removed, and then the semiconductor layer 40 directly under it starts to be etched. Since the semiconductor layer 40 is being etched in , trenches having different depths are alternately formed in the semiconductor layer 40 .
  • the third gate trench 171 and the fourth gate trench 172 are formed by manipulating the thickness of the mask layer 36, the etching conditions, the remaining thickness of the mask layer 36 left on the upper surface of the semiconductor layer 40 in the step shown in FIG. 12E, and the like. depth difference can be controlled.
  • the inner width of the third gate trench 171 and the inner width of the fourth gate trench 172, or the distance between the third gate trenches 171, the distance between the fourth gate trenches 172, the distance between the third gate trench 171 and the fourth gate trench 172, 4 and the gate trench 172 can be freely designed by controlling the dimension for patterning the resist.
  • the first gate trench 17 is composed of the third gate trench 171 and the fourth gate trench 172, and the third gate conductor 151 provided in the third gate trench 171 and the third gate insulating film. 161 , and the fourth gate conductor 152 provided in the fourth gate trench 172 and the fourth gate insulating film 162 .
  • the first gate trench 17 is composed of the third gate trench 171 and the fourth gate trench 172 in the transistor 10A according to the second embodiment.
  • a configuration having a third gate conductor 151A and a third gate insulating film 161A provided in the gate trench 171, and a fourth gate conductor 152A and a fourth gate insulating film 162A provided in the fourth gate trench 172 is an example of
  • the same reference numerals are given to the same constituent elements as those of the transistor 10, and the detailed explanation thereof will be omitted. explain.
  • FIG. 13 shows a schematic diagram of the shape of the transistor 10A in the second embodiment.
  • FIG. 13 is a schematic view of a part of the transistor 10A when viewed in cross section in the XZ plane, and includes components above the interlayer insulating layer 34 such as the first source electrode 11 and components below the interlayer insulating layer 34 including the semiconductor substrate 32. are omitted from the illustration.
  • Embodiment 2 The difference between Embodiment 2 and Embodiment 1 is that the shapes of the third gate insulating film 161A and the fourth gate insulating film 162A are different.
  • the fourth gate insulating film 162A is thicker on the bottom side of the fourth gate trench 172 than on the upper side of the fourth gate trench 172 .
  • the fourth gate trench 172 is a relatively deep trench, so the electric field intensity at the center of the tip increases. If the fourth gate insulating film 162A were extremely thin, the structure would not be able to withstand the increased electric field intensity, and there would be a possibility that a current would leak between the drain and the gate. For this reason, if the fourth gate insulating film 162A is formed thick only on the bottom side of the fourth gate trench 172 so as to widely cover the tip of the fourth gate trench 172 where the electric field strength is particularly increased, preferable.
  • FIG. 13 exemplifies a configuration in which the fourth gate insulating film 162A is uniformly thick on the bottom side of the fourth gate trench 172, but the effect of the second embodiment is obtained only with the shape of FIG. is not limited to
  • the fourth gate insulating film 162A may be provided along the shape of the fourth gate trench 172 so as to be thick only on the side and bottom sides of a part, and the thickened part is an insulating material made of a different material. It may have a multilayer structure of films.
  • the thickness of the third gate insulating film 161A may be the same regardless of whether it is the sidewall or the bottom of the third gate trench 171, like the third gate insulating film 161 in the first embodiment. This is because the electric field strength generated at the tip of the third gate trench 171 does not excessively increase, so that it is not necessary to thicken the third gate insulating film 161A. Therefore, it is desirable that the fourth gate insulating film 162A, which needs to be more resistant to relatively increasing electric field intensity, have a thicker portion than the third gate insulating film 161A. In particular, it is desirable that the fourth gate insulating film 162A is thickly installed on the bottom side of the fourth gate trench.
  • the electric field strength at the tip of the third gate trench 171 may increase to some extent. be.
  • the bottom side of the third gate insulating film 161A may be thickened.
  • the third gate insulating film 161A and the fourth gate insulating film 162A may have the same thickness, or the fourth gate insulating film 162A may be relatively thicker. may have been
  • the transistor 10 is an example in which the low-concentration impurity layer 33 is composed of one layer.
  • the transistor 10B according to the third embodiment is an example of a structure having a two-layer low-concentration impurity layer 33B in the transistor 10B according to the third embodiment.
  • the same reference numerals are given to the same constituent elements as those of the transistor 10, and the detailed explanation thereof will be omitted. explain.
  • FIG. 14 shows a schematic diagram of the shape of the transistor 10B in the third embodiment.
  • FIG. 14 is a schematic view of a part of the transistor 10B when viewed in cross section in the XZ plane, and shows components above the interlayer insulating layer 34 such as the first source electrode 11 and components below the interlayer insulating layer 34 including the semiconductor substrate 32. are omitted from the illustration.
  • the low-concentration impurity layer 33B of the transistor 10B has a two-layer structure.
  • the low-concentration impurity layer 33B is formed by stacking a second low-concentration impurity layer 332 on a semiconductor substrate 32 (not shown) and then stacking a first low-concentration impurity layer 331 thereon.
  • the first low-concentration impurity layer 331 is a layer exhibiting a lower resistivity than the second low-concentration impurity layer 332 , and the second low-concentration impurity layer 332 has a lower resistivity than the first low-concentration impurity layer 331 . It is a layer that exhibits high resistivity. For example, when the impurity concentration inside the low-concentration impurity layer 33B is compared, the concentration of the first-conductivity-type impurity in the first low-concentration impurity layer 331 is higher than that of the first-conductivity-type impurity in the second low-concentration impurity layer 332. higher than the concentration of impurities.
  • the tip of the third gate trench 171 is formed to reach the inside of the first low-concentration impurity layer 331 . Furthermore, the tip of the third gate trench 171 is not formed to reach the second low-concentration impurity layer 332 through the first low-concentration impurity layer 331 . Also, the tip of the fourth gate trench 172 is formed to reach the inside of the second low-concentration impurity layer 332 . Furthermore, the tip of the fourth gate trench 172 is not formed to reach the semiconductor substrate 32 through the second low-concentration impurity layer 332 .
  • the tip of the third gate trench 171 When the tip of the third gate trench 171 is placed inside the first low-concentration impurity layer 331 as described above, the main current passing through the conduction channel formed by the third gate trench 171 is The substrate 32 is reached via the first low-concentration impurity layer 331 and the second low-concentration impurity layer 332 directly below the third gate trench 171 . Since the first low-concentration impurity layer 331 has relatively low resistivity, the resistance of the main current flowing through the low-concentration impurity layer 33 can be reduced.
  • the electric field intensity generated near the tip of the third gate trench 171 will increase.
  • provision of the fourth gate trench 172 inherently reduces the electric field strength near the tip of the third gate trench 171 . Therefore, the increase in electric field strength can be offset to some extent.
  • the first low-concentration impurity layer 331 Resistivity or thickness can be selected appropriately.
  • the second low-concentration impurity layer 332 has a relatively high resistivity.
  • the electric field intensity generated near the tip of 172 can be reduced.
  • the effect is that the structure of the present disclosure reduces the electric field strength near the tip of the third gate trench 171, while reducing the side effect of originally increasing the electric field strength near the tip of the fourth gate trench 172. convenient for
  • the main current passing through the conduction channel formed by the fourth gate trench 172 passes through the second low-concentration impurity layer 332 immediately below the fourth gate trench 172 to reach the semiconductor substrate 32 .
  • the second low-concentration impurity layer 332 has a relatively high resistivity, although the resistance of the main current flowing through the low-concentration impurity layer 33 is increased, the fourth gate trench 172 is relatively Since it is formed deep, the distance over which the main current flows through the second low-concentration impurity layer 332 does not have to be excessively large.
  • the low-concentration impurity layer 33B is appropriately configured in two stages, thereby reducing side effects related to the third gate trench 171 and the fourth gate trench 172 that occur in the present disclosure. can do.
  • the structure of the vertical field effect transistor is first described by taking a dual configuration as an example, the gate trench of the first transistor is the first gate trench, and the gate trench of the second transistor is the second gate trench. and To avoid confusion, the relatively shallow gate trench has been referred to as the third gate trench and the relatively deep gate trench has been referred to as the fourth gate trench throughout this disclosure.
  • the structure of the vertical field effect transistor that can obtain the effect is not limited to the dual structure. Therefore, it is not necessary to distinguish between the first transistor and the second transistor, and the third gate trench can be called the first gate trench, and the fourth gate trench can be called the second gate trench.
  • a semiconductor device comprising a vertical field effect transistor according to the present invention can be widely used as a device for controlling the conduction state of a current path.

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Abstract

半導体装置（１）は、第１の方向に延在する第１のゲートトレンチ（１７）および第１のゲートトレンチ（１７）よりも深く形成された第２のゲートトレンチ（２７）と、第１のゲートトレンチ（１７）の内部に形成された第１のゲート絶縁膜（１６）および第１のゲート導体（１５）と、第２のゲートトレンチ（２７）の内部に形成された第２のゲート絶縁膜（２６）および第２のゲート導体（２５）と、を有する縦型電界効果トランジスタ（１０）であって、第１のゲート導体（１５）と第２のゲート導体（２５）とは同電位であって、第１のゲートトレンチ（１７）の本数をｎとすると、第２のゲートトレンチ（２７）の本数は２以上ｎ＋１以下であり、低濃度不純物層（３３）の上面と平行で第１の方向に直交する第２の方向において、第１のゲートトレンチ（１７）と第２のゲートトレンチ（２７）とが設置される領域の最端は前記第２のゲートトレンチ（２７）が設置される。

Description

半導体装置
　本開示は、半導体装置に関し、特には、チップサイズパッケージ型の半導体装置に関する。
　ゲートトレンチを備える縦型電界効果トランジスタでは、耐圧とオン抵抗にトレードオフの関係があることが知られている。
特開２０１６－２１９７７４号公報 特許第６５０９６７４号公報
　ゲートトレンチを備える縦型電界効果トランジスタにおいて、耐圧を維持しながらオン抵抗を低減すると共に、ドレイン－ソース間に電圧を印加する際にゲートトレンチの先端付近に生じる電界強度を低減して、信頼性の低下に対する耐性を高めることが求められている。
　特許文献１および特許文献２には、縦型電界効果トランジスタの構造が開示されており、トレードオフの関係にある特性を良化する構造が示されている。
　上記の課題を解決するために、本開示に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、第１導電型の不純物を含む前記第１導電型の半導体基板と、前記半導体基板上に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む前記第１導電型の低濃度不純物層と、前記低濃度不純物層に形成された前記第１導電型と異なる第２導電型のボディ領域と、前記ボディ領域に形成された前記第１導電型のソース領域と、前記ボディ領域および前記ソース領域と電気的に接続されたソース電極と、前記低濃度不純物層上面から、前記ボディ領域を貫通して前記低濃度不純物層の一部までの深さに形成され、前記ソース領域と接触する部分を有し、前記低濃度不純物層の上面と平行な第１の方向に延在する第１のゲートトレンチと、前記低濃度不純物層上面から、前記ボディ領域を貫通して前記第１のゲートトレンチよりも深く形成され、前記ソース領域と接触する部分を有し、前記第１の方向に延在する第２のゲートトレンチと、前記第１のゲートトレンチの内部に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート導体と、前記第２のゲートトレンチの内部に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート導体と、を有する縦型電界効果トランジスタであり、前記第１のゲート導体と前記第２のゲート導体とは同電位であって、前記第１のゲートトレンチの本数をｎ（ｎは１以上の整数）とすると、前記第２のゲートトレンチの本数は２以上ｎ＋１以下であり、前記低濃度不純物層の上面と平行で前記第１の方向に直交する第２の方向において、前記第１のゲートトレンチと前記第２のゲートトレンチとが設置される領域の最端は前記第２のゲートトレンチが設置される半導体装置であることを特徴とする。
　この構成によれば、オン抵抗を低減すると共に、ドレイン－ソース間に電圧を印加する際に、信頼性低下の要因となる電界強度に対しての耐性を高めることができる。
　本開示は、耐圧を維持しながらオン抵抗を低減すると共に、信頼性向上を実現できる半導体装置を提供することを目的とする。
図１は、実施形態１に係る半導体装置の構造の一例を示す断面模式図である。 図２Ａは、実施形態１に係る半導体装置の構造の一例を示す平面模式図である。 図２Ｂは、実施形態１に係る半導体装置に流れる主電流を示す断面模式図である。 図３Ａは、実施形態１に係る第１のトランジスタの略単位構成の平面模式図である。 図３Ｂは、実施形態１に係る第１のトランジスタの略単位構成の斜視模式図である。 図４は、実施形態１に係る半導体装置の構造の一例を示す平面模式図である。 図５Ａは、実施形態１における比較例１に係る第１のトランジスタの構造の一例を示す断面模式図である。 図５Ｂは、図５Ａに示す半導体装置の構造で、ドレイン－ソース間に定格電圧を印加した時に生じる電位の分布をシミュレーションした断面模式図である。 図５Ｃは、図５Ａに示す半導体装置の構造で、ドレイン－ソース間に定格電圧を印加した時に生じる電界強度をシミュレーションした断面模式図である。 図６Ａは、実施形態１における比較例２に係る第１のトランジスタの構造の一例を示す断面模式図である。 図６Ｂは、図６Ａに示す半導体装置の構造で、ドレイン－ソース間に定格電圧を印加した時に生じる電位の分布をシミュレーションした断面模式図である。 図６Ｃは、図６Ａに示す半導体装置の構造で、ドレイン－ソース間に定格電圧を印加した時に生じる電界強度をシミュレーションした断面模式図である。 図７Ａは、実施形態１に係る第１のトランジスタの構造の一例を示す断面模式図である。 図７Ｂは、図７Ａに示す半導体装置の構造で、ドレイン－ソース間に定格電圧を印加した時に生じる電位をシミュレーションした断面模式図である。 図７Ｃは、図７Ａに示す半導体装置の構造で、ドレイン－ソース間に定格電圧を印加した時に生じる電界強度をシミュレーションした断面模式図である。 図８は、実施形態１に係る第１のトランジスタの構造の一例を示す断面模式図である。 図９は、実施形態１に係る第１のトランジスタの、ゲートトレンチの深さ差Δとドレイン耐圧ＶＤＳの関係をプロットしたグラフである。 図１０Ａは、実施形態１に係る第１のトランジスタの構造の一例を示す断面模式図である。 図１０Ｂは、図１０Ａに示す半導体装置の構造で、ドレイン－ソース間に定格電圧を印加した時に生じる電位の分布をシミュレーションした断面模式図である。 図１０Ｃは、図１０Ａに示す半導体装置の構造で、ドレイン－ソース間に定格電圧を印加した時に生じる電界強度をシミュレーションした断面模式図である。 図１１Ａは、実施形態１に係る第１のトランジスタの構造の一例を示す断面模式図である。 図１１Ｂは、図１１Ａに示す半導体装置の構造で、ドレイン－ソース間に定格電圧を印加した時に生じる電位の分布をシミュレーションした断面模式図である。 図１１Ｃは、図１１Ａに示す半導体装置の構造で、ドレイン－ソース間に定格電圧を印加した時に生じる電界強度をシミュレーションした断面模式図である。 図１２Ａは、実施形態１に係る半導体装置の製造過程を示す断面模式図である。 図１２Ｂは、実施形態１に係る半導体装置の製造過程を示す断面模式図である。 図１２Ｃは、実施形態１に係る半導体装置の製造過程を示す断面模式図である。 図１２Ｄは、実施形態１に係る半導体装置の製造過程を示す断面模式図である。 図１２Ｅは、実施形態１に係る半導体装置の製造過程を示す断面模式図である。 図１２Ｆは、実施形態１に係る半導体装置の製造過程を示す断面模式図である。 図１２Ｇは、実施形態１に係る半導体装置の製造過程を示す断面模式図である。 図１３は、実施形態２に係る第１のトランジスタの構造の一例を示す断面模式図である。 図１４は、実施形態３に係る第１のトランジスタの構造の一例を示す断面模式図である。
　以下、本開示の一態様に係る半導体装置の具体例について、図面を参照しながら説明する。ここで示す実施形態は、いずれも本開示の一具体例を示すものである。従って、以下の実施形態で示される数値、形状、構成要素、構成要素の配置および接続形態、ならびに、ステップ（工程）およびステップの順序等は、一例であって本開示を限定する趣旨ではない。また、各図は、模式図であり、必ずしも厳密に図示されたものではない。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。
　（実施形態１）
　［１．半導体装置の構造］
　以下では、本開示における縦型電界効果トランジスタの構造についてデュアル構成を例にとって説明する。デュアル構成であることは必須ではなく、シングル構成の縦型電界効果トランジスタであってもよく、トリプル以上の構成の縦型電界効果トランジスタであってもよい。
　図１は半導体装置の構造の一例を示す断面図である。図２Ａはその平面図であり、半導体装置の大きさや形状、電極パッドの配置は一例である。図２Ｂは、半導体装置に流れる主電流を模式的に示す断面図である。図１および図２Ｂは、図２ＡのＩ－Ｉにおける切断面である。
　図１および図２Ａに示すように、半導体装置１は、半導体層４０と、金属層３０と、半導体層４０内の第１の領域Ａ１に形成された第１の縦型電界効果トランジスタ１０（以下、「トランジスタ１０」とも称する。）と、半導体層４０内の第２の領域Ａ２に形成された第２の縦型電界効果トランジスタ２０（以下、「トランジスタ２０」とも称する。）と、を有する。ここで、図２Ａに示すように、第１の領域Ａ１と第２の領域Ａ２とは、半導体層４０の平面視において互いに隣接する。図２Ａでは第１の領域Ａ１と第２の領域Ａ２の仮想的な境界線９０を破線で示している。
　半導体層４０は、半導体基板３２と低濃度不純物層３３とが積層されて構成される。半導体基板３２は、半導体層４０の裏面側に配置され、第１導電型の不純物を含む第１導電型のシリコンからなる。低濃度不純物層３３は、半導体層４０の表面側に配置され、半導体基板３２に接触して形成され、半導体基板３２の第１導電型の不純物の濃度より低い濃度の第１導電型の不純物を含んで、第１導電型である。
　低濃度不純物層３３は、例えば、エピタキシャル成長により半導体基板３２上に形成されてもよい。なお、低濃度不純物層３３はトランジスタ１０およびトランジスタ２０に共通するドリフト層でもあり、本明細書中ではドリフト層とよぶこともある。
　金属層３０は、半導体層４０の裏面側に接触して形成され、銀（Ａｇ）もしくは銅（Ｃｕ）からなる。なお、金属層３０には、金属材料の製造工程において不純物として混入する金属以外の元素が微量に含まれていてもよい。また、金属層３０は半導体層４０の裏面側の全面に形成されていてもいなくてもどちらでもよい。
　図１および図２Ａに示すように、低濃度不純物層３３の第１の領域Ａ１には、第１導電型と異なる第２導電型の不純物を含む第２導電型の第１のボディ領域１８が形成されている。第１のボディ領域１８には、第１導電型の不純物を含む第１導電型の第１のソース領域１４、第１のゲート導体１５、および第１のゲート絶縁膜１６が形成されている。第１のゲート絶縁膜１６は、半導体層４０の上面から第１のソース領域１４および第１のボディ領域１８を貫通して低濃度不純物層３３の一部までの深さに形成された複数の第１のゲートトレンチ１７の内部に形成され、第１のゲート導体１５は第１のゲートトレンチ１７の内部で、第１のゲート絶縁膜１６上に形成されている。
　第１のソース電極１１は部分１２と部分１３とからなり、部分１２は、部分１３を介して第１のソース領域１４および第１のボディ領域１８に接続されている。第１のゲート導体１５は半導体層４０の内部に埋め込まれた、埋め込みゲート電極であり、第１のゲート電極パッド１１９に電気的に接続される。
　第１のソース電極１１の部分１２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分１２の表面には、金などのめっきが施されてもよい。
　第１のソース電極１１の部分１３は、部分１２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
　低濃度不純物層３３の第２の領域Ａ２には、第２導電型の不純物を含む第２導電型の第２のボディ領域２８が形成されている。第２のボディ領域２８には、第１導電型の不純物を含む第１導電型の第２のソース領域２４、第２のゲート導体２５、および第２のゲート絶縁膜２６が形成されている。第２のゲート絶縁膜２６は、半導体層４０の上面から第２のソース領域２４および第２のボディ領域２８を貫通して低濃度不純物層３３の一部までの深さに形成された複数の第２のゲートトレンチ２７の内部に形成され、第２のゲート導体２５は第２のゲートトレンチ２７の内部で、第２のゲート絶縁膜２６上に形成されている。
　第２のソース電極２１は部分２２と部分２３とからなり、部分２２は、部分２３を介して第２のソース領域２４および第２のボディ領域２８に接続されている。第２のゲート導体２５は半導体層４０の内部に埋め込まれた、埋め込みゲート電極であり、第２のゲート電極パッド１２９に電気的に接続される。
　第２のソース電極２１の部分２２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分２２の表面には、金などのめっきが施されてもよい。
　第２のソース電極２１の部分２３は、部分２２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
　トランジスタ１０およびトランジスタ２０の上記構成により、半導体基板３２は、トランジスタ１０の第１のドレイン領域およびトランジスタ２０の第２のドレイン領域が共通化された、共通ドレイン領域として機能する。低濃度不純物層３３の、半導体基板３２に接する側の一部も、共通ドレイン領域として機能する場合がある。また金属層３０はトランジスタ１０のドレイン電極およびトランジスタ２０のドレイン電極が共通化された、共通ドレイン電極として機能する。
　図１に示すように、第１のボディ領域１８は、開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通して、第１のソース領域１４に接続される第１のソース電極１１の部分１３が設けられている。層間絶縁層３４および第１のソース電極の部分１３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通して第１のソース電極の部分１３に接続される部分１２が設けられている。
　第２のボディ領域２８は、開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通して、第２のソース領域２４に接続される第２のソース電極２１の部分２３が設けられている。層間絶縁層３４および第２のソース電極の部分２３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通して第２のソース電極の部分２３に接続される部分２２が設けられている。
　したがって複数の第１のソース電極パッド１１６および複数の第２のソース電極パッド１２６は、それぞれ第１のソース電極１１および第２のソース電極２１が半導体装置１の表面に部分的に露出した領域、いわゆる端子の部分を指す。同様に、１以上の第１のゲート電極パッド１１９および１以上の第２のゲート電極パッド１２９は、それぞれ第１のゲート電極１９（図１、図２Ａ、図２Ｂには図示せず。）および第２のゲート電極２９（図１、図２Ａ、図２Ｂには図示せず。）が半導体装置１の表面に部分的に露出した領域、いわゆる端子の部分を指す。
　半導体装置１において、例えば、第１導電型をＮ型、第２導電型をＰ型として、第１のソース領域１４、第２のソース領域２４、半導体基板３２、および、低濃度不純物層３３はＮ型半導体であり、かつ、第１のボディ領域１８および第２のボディ領域２８はＰ型半導体であってもよい。
　また、半導体装置１において、例えば、第１導電型をＰ型、第２導電型をＮ型として、第１のソース領域１４、第２のソース領域２４、半導体基板３２、および、低濃度不純物層３３はＰ型半導体であり、かつ、第１のボディ領域１８および第２のボディ領域２８はＮ型半導体であってもよい。
　以下の説明では、トランジスタ１０とトランジスタ２０とが、第１導電型をＮ型、第２導電型をＰ型とした、いわゆるＮチャネル型トランジスタの場合として、半導体装置１の導通動作について説明する。
　なお、ここではトランジスタ１０とトランジスタ２０については、機能、特性、構造等に何ら差異のない、対称性が備わることを前提に説明した。図１、図２Ａ、図２Ｂも対称性を前提に描画しているが、本開示におけるチップサイズパッケージ型の、デュアル構成の縦型電界効果トランジスタにおいては、対称性は必ずしも必要な条件ではない。
　［２．縦型電界効果トランジスタの動作］
　図３Ａおよび図３Ｂは、それぞれ、半導体装置１のＸ方向およびＹ方向に繰り返し形成される、トランジスタ１０（またはトランジスタ２０）の略単位構成の、平面図および斜視図である。図３Ａおよび図３Ｂでは、分かりやすくするために半導体基板３２、第１のソース電極１１（または第２のソース電極２１）は図示していない。
　なおＹ方向とは、半導体層４０の上面と平行し、第１のゲートトレンチ１７および第２のゲートトレンチ２７が延在する方向である。またＸ方向とは、半導体層４０の上面と平行し、Ｙ方向に直交する方向のことをいう。Ｚ方向とはＸ方向にもＹ方向にも直交し、半導体装置の高さ方向を示す方向のことをいう。本開示ではＹ方向のことを第１の方向、Ｘ方向のことを第２の方向、Ｚ方向のことを第３の方向と表すこともある。
　図３Ａおよび図３Ｂに示すように、トランジスタ１０には、第１のボディ領域１８と第１のソース電極１１とを電気的に接続する第１の接続部１８Ａが備わる。第１の接続部１８Ａは、第１のボディ領域１８のうち、第１のソース領域１４が形成されていない領域であり、第１のボディ領域１８と同じ第２導電型の不純物を含む。第１のソース領域１４と第１の接続部１８Ａとは、Ｙ方向に沿って交互に、かつ周期的に繰り返し配置される。トランジスタ２０についても同様である。
　半導体装置１において、第１のソース電極１１に高電圧および第２のソース電極２１に低電圧を印加し、第２のソース電極２１を基準として第２のゲート電極２９（第２のゲート導体２５）にしきい値以上の電圧を印加すると、第２のボディ領域２８中の第２のゲート絶縁膜２６の近傍に導通チャネルが形成される。その結果、第１のソース電極１１－第１の接続部１８Ａ－第１のボディ領域１８－低濃度不純物層３３－半導体基板３２－金属層３０－半導体基板３２－低濃度不純物層３３－第２のボディ領域２８に形成された導通チャネル－第２のソース領域２４－第２のソース電極２１という経路で主電流が流れて半導体装置１が導通状態となる。なお、この導通経路における、第２のボディ領域２８と低濃度不純物層３３との接触面にはＰＮジャンクションがあり、ボディダイオードとして機能している。また、この主電流は金属層３０を流れるため、金属層３０を厚くすることで、主電流経路の断面積が拡大し、半導体装置１のオン抵抗は低減できる。
　同様に、半導体装置１において、第２のソース電極２１に高電圧および第１のソース電極１１に低電圧を印加し、第１のソース電極１１を基準として第１のゲート電極１９（第１のゲート導体１５）にしきい値以上の電圧を印加すると、第１のボディ領域１８中の第１のゲート絶縁膜１６の近傍に導通チャネルが形成される。その結果、第２のソース電極２１－第２の接続部２８Ａ－第２のボディ領域２８－低濃度不純物層３３－半導体基板３２－金属層３０－半導体基板３２－低濃度不純物層３３－第１のボディ領域１８に形成された導通チャネル－第１のソース領域１４－第１のソース電極１１という経路で主電流が流れて半導体装置１が導通状態となる。なお、この導通経路における、第１のボディ領域１８と低濃度不純物層３３との接触面にはＰＮジャンクションがあり、ボディダイオードとして機能している。
　図４は、半導体装置１の構成要素のうち、第１のボディ領域１８と第２のボディ領域２８と、第１の活性領域１１２と第２の活性領域１２２との、半導体層４０（低濃度不純物層３３）の平面視における形状の一例を示す平面図である。図４では図示していないが、第１のゲートトレンチ１７も第２のゲートトレンチ２７も、Ｙ方向に延在している。
　第１の活性領域１１２とは、トランジスタ１０の第１のゲート電極１９（第１のゲート導体１５）にしきい値以上の電圧を印加したときに導通チャネルが形成される部分すべてを内包する最小範囲を指す。導通チャネルが形成される部分とは、複数の第１のゲートトレンチ１７の各々が、第１のソース領域１４と隣接する部分である。半導体層４０の平面視で、第１の活性領域１１２は第１のボディ領域１８に内包される。
　第２の活性領域１２２とはトランジスタ２０の第２のゲート電極２９（第２のゲート導体２５）にしきい値以上の電圧を印加したときに導通チャネルが形成される部分すべてを内包する最小範囲を指す。導通チャネルが形成される部分とは、複数の第２のゲートトレンチ２７の各々が、第２のソース領域２４と隣接する部分である。半導体層４０の平面視で、第２の活性領域１２２は第２のボディ領域２８に内包される。
　第１の領域Ａ１のうち第１の活性領域１１２を取り囲む領域を第１の外周領域とよび、第２の領域Ａ２のうち第２の活性領域１２２を取り囲む領域を第２の外周領域とよぶ。
　シングル構成の縦型電界効果トランジスタについては、概ねデュアル構成の縦型電界効果トランジスタの片側（トランジスタ１０）のみで形成されるものと認識してよい。ただしチップサイズパッケージ型では、ソース電極パッド１１６、ゲート電極パッド１１９を備える半導体層４０の表面側に、さらにドレイン電極パッドを設けることがある。この場合、半導体層４０の裏面側に備わる半導体基板３２と電気的に接続するドレイン引き出し構造を、半導体層４０の表面側から形成しておく必要がある。
　［３．ゲートトレンチの深さとトランジスタの特性］
　（３－１．ドレイン耐圧）
　以降の説明では、半導体装置１について、特に断らない限りトランジスタ１０についての構成要素のみを記載することとする。符号も、必要がない限り、トランジスタ１０の構成要素に付与されたものを代表して使用する。
　半導体装置１において、第１のソース電極１１と第２のソース電極２１との電位差を、ソース－ソース間電圧（ＶＳＳ［Ｖ］）とする。半導体装置１の製品仕様書では、用途に応じて、ソース－ソース間仕様最大電圧（ＢＶＳＳＳ［Ｖ］）が設定される。ソース－ソース間仕様最大電圧（ＢＶＳＳＳ［Ｖ］）のことを本開示では単に耐圧、またはドレイン耐圧ということがある。
　第１のボディ領域１８と低濃度不純物層３３の境界にはＰＮジャンクションが備わっており、ＰＮジャンクションを挟んで空乏層が形成される。ドレイン耐圧を高めるには、トランジスタ１０のオフ時における空乏層が十分に拡がることのできる構造が必要であり、低濃度不純物層３３のキャリア濃度（抵抗率）や厚さを適切に設計されねばならない。
　空乏層が十分に拡がるためには、低濃度不純物層３３はキャリア濃度を低く（抵抗率を高く）、厚さを厚くする必要がある。第１のゲートトレンチ１７の先端から見て低濃度不純物層３３の厚さを相対的に厚くすることができるので、ドレイン耐圧を向上する目的においては第１のゲートトレンチ１７は浅い方が好ましい。
　ところで本実施形態における説明は、デュアル構成の縦型電界効果トランジスタに基づいたためＶＳＳ、ＢＶＳＳＳとして述べたが、シングル構成の縦型電界効果トランジスタである場合はそれぞれ、ドレイン－ソース間電圧（ＶＤＳ［Ｖ］）、ドレイン－ソース間仕様最大電圧（ＢＶＤＳＳ［Ｖ］）を用いればよい。
　以降はデュアル構成の縦型電界効果トランジスタであっても、ソース－ソース間のことを便宜的にドレイン－ソース間とよび、ＶＤＳ、ＢＶＤＳＳを用いて説明する。
　（３－２．オン抵抗）
　第１のゲートトレンチ１７は、半導体層４０の上面から、第１のソース領域１４に接触し、第１のボディ領域１８を貫通して低濃度不純物層３３の一部までの深さに形成される。第１のソース電極１１から共通ドレインである半導体基板３２へ向かって流れる電流は、第１のボディ領域１８を通過した後、第１のゲートトレンチ１７の先端までは第１のゲートトレンチ１７に沿って、低濃度不純物層３３を流れることになる。
　第１のゲートトレンチ１７の先端に沿って流れる電流は、第１のゲート導体１５に印加される電圧の影響で、低濃度不純物層３３であっても導通抵抗が比較的軽減されて流れることになる。しかし第１のゲートトレンチ１７の先端を過ぎると、電流は低濃度不純物層３３における抵抗率に応じた抵抗を受けて流れることになる。
　このため第１のゲートトレンチ１７が相対的に浅い場合は、電流は、半導体基板３２まで低濃度不純物層３３の内部を相対的に長い距離で流れることになる。逆に第１のゲートトレンチ１７が相対的に深い場合は、電流は、半導体基板３２まで低濃度不純物層３３の内部を相対的に短い距離で流れることになる。したがって低濃度不純物層３３を流れる電流の抵抗を低減する目的では、第１のゲートトレンチ１７は深い方が好ましい。
　（３－３．電界強度と信頼性）
　半導体装置１でＶＤＳを大きくしていくと低濃度不純物層３３には電位の分布に変化が生じる。第１のゲートトレンチ１７は先端が低濃度不純物層３３の一部までの深さに形成された溝であるため、その幅や間隔、深さに応じて、低濃度不純物層３３における電位の分布の仕方が変わる。
　図５Ａは本実施形態１における比較例１であり、ある深さＤａ［ｎｍ］で全ての第１のゲートトレンチ１７が一様に形成された構造である。図５Ａにおいて、第１のゲート導体１５への印加電圧がゼロの状態のまま、ＶＤＳ＝ＢＶＤＳＳ（ここでは２２Ｖ）となるまで電圧を印加したときの電位［Ｖ］の分布をシミュレーションした結果を図５Ｂに示す。
　また図６Ａは本実施形態１における比較例２であり、ある深さＤｂ［ｎｍ］（Ｄａ＜Ｄｂ）で全ての第１のゲートトレンチ１７が一様に形成された構造である。図６Ａにおいて、第１のゲート導体１５への印加電圧がゼロの状態のまま、ＶＤＳ＝ＢＶＤＳＳ（ここでは２２Ｖ）となるまで電圧を印加したときの電位［Ｖ］の分布をシミュレーションした結果を図６Ｂに示す。
　比較例１（図５Ａ、図５Ｂ）と、比較例２（図６Ａ、図６Ｂ）とでは第１のゲートトレンチ１７の深さだけを変化させ、ＰＮジャンクションの位置は変わらないものとしている。
　比較例１（図５Ａ、図５Ｂ）で示すのは比較例２（図６Ａ、図６Ｂ）と比べると、第１のゲートトレンチ１７が一様に、相対的に浅い場合の結果である。その逆に、比較例２（図６Ａ、図６Ｂ）で示すのは比較例１（図５Ａ、図５Ｂ）と比べると、第１のゲートトレンチ１７が一様に、相対的に深い場合の結果である。比較例１（図５Ａ、図５Ｂ）に示す第１のゲートトレンチ１７と、比較例２（図６Ａ、図６Ｂ）に示す第１のゲートトレンチ１７とでは、第１のゲートトレンチ１７の深さの差異は１００ｎｍである。
　図５Ｂでは、第１のゲートトレンチ１７の先端からみると、図６Ｂと比べて低濃度不純物層３３は相対的に厚いため、厚い幅の中にＶＤＳ＝ＢＶＤＳＳの電位が分布することになり、第１のゲートトレンチ１７の先端付近の等電位線の間隔は広くなる。これは低濃度不純物層３３内における電界強度が相対的には弱いことを意味している。
　これに対して図６Ｂでは、第１のゲートトレンチ１７の先端からみると、図５Ｂと比べて低濃度不純物層３３は相対的に薄いため、薄い幅の中にＶＤＳ＝ＢＶＤＳＳの電位が分布することになり、第１のゲートトレンチ１７の先端付近の等電位線の間隔は狭くなる。これは低濃度不純物層３３内における電界強度が相対的には強いことを意味している。
　図５Ｃ、図６Ｃはそれぞれ、電位の分布が図５Ｂ、図６Ｂとなるときの電界強度［Ｖ／ｃｍ］の分布をシミュレーションした結果を濃淡で表したものである。図５Ｃ、図６Ｃによれば構造的に最も電界強度が大きくなるのは第１のゲートトレンチ１７の先端の中央部分になり、この位置における電界強度の差を比較例１（図５Ｃ）と比較例２（図６Ｃ）で比べると０．０２ＭＶ／ｃｍである。
　第１のゲートトレンチ１７の近傍における電界強度が一定以上になると、第１のゲート絶縁膜１６の付近にキャリアが蓄積され、いわゆるホットエレクトロンとなる。ホットエレクトロンが生じると、第１のゲート導体１５へゲート電圧を印加しなくても反転層ができて導通チャネルが形成されるため、トランジスタ１０の信頼性が低下する要因となる。
　図５Ｃ、図６Ｃによれば電界強度は第１のゲートトレンチ１７が深いほど大きくなるため、信頼性低下を防止する観点では第１のゲートトレンチ１７は浅い方が好ましい。
　［４．浅いゲートトレンチと深いゲートトレンチの混在］
　トランジスタ１０の特性と第１のゲートトレンチ１７の深さは、上記のように密接に関係している。特性によってはトレードオフの関係にあり、すべての特性を良化することは難しく、重視する用途に応じて適切に第１のゲートトレンチ１７の深さを設計する必要があった。
　そこで本発明者らは鋭意検討を重ねた結果、複数の第１のゲートトレンチ１７に深さを変えたものを混在させることで、比較例１および比較例２のように、すべての第１のゲートトレンチ１７の深さが統一されている場合に比べて、トランジスタ１０の特性を向上できることを見出した。以下では第１のゲートトレンチ１７において、半導体層４０の上面からの深さが異なるものが混在することが、トランジスタ１０の特性に及ぼす影響について説明する。
　本開示で対象とする、第１のゲートトレンチ１７の深さが異なるというのは、製造上どうしても回避できないばらつきではなく、ねらい値を設けて意図的に現わした設計による差異のことである。
　まず一例として、図７Ａを用いて、複数の第１のゲートトレンチ１７で、深さＤａ［ｎｍ］のものと深さＤｂ［ｎｍ］のものと、２つの深さのものが混在する（Ｄａ＜Ｄｂ）場合を説明する。便宜的に、以降は第１のゲートトレンチ１７であれ第２のゲートトレンチ２７であれ、深さＤａのものを第３のゲートトレンチ１７１とよび、深さＤｂのものを第４のゲートトレンチ１７２と称する。第３のゲートトレンチ１７１が相対的に浅いゲートトレンチとなり、第４のゲートトレンチ１７２が相対的に深いゲートトレンチとなる。
　第３のゲートトレンチ１７１に備わるゲート導体とゲート絶縁膜を、それぞれ第３のゲート導体１５１、第３のゲート絶縁膜１６１とする。第４のゲートトレンチ１７２に備わるゲート導体とゲート絶縁膜を、それぞれ第４のゲート導体１５２、第４のゲート絶縁膜１６２とする。
　図７Ａはトランジスタ１０の一部をＸＺ平面で断面視したときの模式図であり、第１のソース電極１１など、層間絶縁層３４より上部の構成物と、半導体基板３２を含む下部の構成物については図示を省略している。図７Ａの構造では、第３のゲートトレンチ１７１と第４のゲートトレンチ１７２とが同じ幅で、さらに第３のゲートトレンチ１７１と第４のゲートトレンチ１７２とが１本ずつ交互に等間隔で設置されている。
　図７Ａの構造において、第３のゲート導体１５１および第４のゲート導体１５２への印加電圧がゼロの状態のまま、ＶＤＳ＝ＢＶＤＳＳ（ここでは２２Ｖ）となるまで電圧を印加したときの電位［Ｖ］の分布をシミュレーションした結果を図７Ｂに、そのときの電界強度［Ｖ／ｃｍ］のシミュレーション結果を図７Ｃに示す。
　図７Ｂから分かるように、ドリフト層３３内の電位は、第４のゲートトレンチ１７２があるために全体的に下方へ押し下げられており、相対的に第３のゲートトレンチ１７１付近の等電位線の間隔は広くなっている。この結果、第３のゲートトレンチ１７１の先端中央の電界強度は低減される。
　図７Ａにおける第３のゲートトレンチ１７１の深さＤａは、図５Ａ（比較例１）の第１のゲートトレンチ１７の深さＤａと同じであるが、すべての第１のゲートトレンチ１７が同じ深さに統一されている場合の図５Ａと比べると、第３のゲートトレンチ１７１の先端の中央部分における電界強度が低減していることが分かる。同じ深さＤａであるにもかかわらず第３のゲートトレンチ１７１の先端中央の電界強度が低減するのは、第４のゲートトレンチ１７２が電位を低濃度不純物層３３の方へ押し下げるためであり、第３のゲートトレンチ１７１よりも深い第４のゲートトレンチ１７２が、第３のゲートトレンチ１７１の付近に存在するためである。つまり、すべての第１のゲートトレンチ１７の深さが統一されている従来の構造では、この効果は得られない。
　一方、第４のゲートトレンチ１７２の先端中央の電界強度は増大する。図６Ａ（比較例２）における第１のゲートトレンチ１７の深さは、図７Ａにおける第４のゲートトレンチ１７２の深さと同じＤｂであるが、図６Ａではすべての第１のゲートトレンチ１７の深さが統一されている。対応する図６Ｃと図７Ｃを用いて電界強度を比較すると、図６Ｃにおける第１のゲートトレンチ１７の先端中央の電界強度よりも、図７Ｃにおける第４のゲートトレンチ１７２の先端中央の電界強度の方が強いことが分かる。
　これはすべての第１のゲートトレンチ１７が同じ深さに統一されている場合は、すべての第１のゲートトレンチ１７が電位を一様に変化させるのに対して、図７Ｂのように一部の第４のゲートトレンチ１７２だけが電位を押し下げる場合は、局所的にその近傍だけ急峻に電位を変化させるためである。
　第１のゲートトレンチ１７の先端で電界強度が増大すると、第１のゲート絶縁膜１６の近傍にホットエレクトロンが生じて信頼性を低下させる恐れが高まるため好ましくない。しかしながら本開示の一実施形態である図７Ｃにおいては、先端中央の電界強度が増大する第４のゲートトレンチ１７２の本数は、図６Ｃに比べて減少（およそ半減）している。つまり信頼性の低下に対しての耐性は構造的に向上しており、従来よりも増大した電界強度が生じても直ちに信頼性の低下に影響を及ぼすことのない構造となっている。
　本開示の効果を享受するための本質は、従来構造と異なり、すべての第１のゲートトレンチ１７が同じ深さに統一されないことであり、相対的に深い第４のゲートトレンチ１７２が、相対的に浅い第３のゲートトレンチ１７１に対して適切な本数と距離、および周期で設置されることである。このような構造であれば、第３のゲートトレンチ１７１の先端中央の電界強度が低減されながら、さらに信頼性低下につながる電界強度の上限を向上して耐性を高めることができる。
　上記では第３のゲートトレンチ１７１と第４のゲートトレンチ１７２とが１本ずつ交互に設置される実施例を述べた。第４のゲートトレンチ１７２は第３のゲートトレンチ１７１の先端中央の電界強度を低減するように、第３のゲートトレンチ１７１をＸ方向において挟みこむように両側に配置されることが好ましく、最も効果的な配置は、Ｘ方向において第３のゲートトレンチ１７１と第４のゲートトレンチ１７２が１本ずつ交互に配置される構造である。
　本開示の効果を得られる配置はこれに限らず、最隣接して対を成す第４のゲートトレンチ１７２が、Ｘ方向において、間に挟む第３のゲートトレンチ１７１の本数は複数でもよい。図８にその一例を示す。トランジスタ１０に設置される第３のゲートトレンチ１７１の本数をｎ（ｎは１以上の整数）本とすると、トランジスタ１０に設置される第４のゲートトレンチ１７２の本数は２本以上（ｎ＋１）本以下であることが好ましい。
　トランジスタ１０の第１の活性領域１１２に設置される第１のゲートトレンチ１７のうち、Ｘ方向において両最端にあるものを第４のゲートトレンチ１７２とし、残りを第３のゲートトレンチ１７１とすることが好ましい。このような配置にすることで第１の活性領域１１２に備わる第３のゲートトレンチ１７１の先端中央の電界強度を抑制することができる。
　またトランジスタ１０の第１の活性領域１１２に設置される第１のゲートトレンチ１７は、Ｘ方向において、最隣接して対を成す第４のゲートトレンチ１７２が、その間に１以上の第３のゲートトレンチ１７１を挟む構造を単位構造として、Ｘ方向にて当該単位構造が周期的に設置されて成り、当該単位構造の最端に設置される第４のゲートトレンチ１７２は、隣接する当該単位構造同士で共有されていることが望ましい。
　すなわちトランジスタ１０の第１の活性領域１１２に設置される第１のゲートトレンチ１７は、Ｘ方向において、第３のゲートトレンチ１７１の並びの中に、一定の間隔で、周期的に、第４のゲートトレンチ１７２が設置されることが望ましい。第３のゲートトレンチ１７１と第４のゲートトレンチ１７２とを、このように配置することで、第１の活性領域１１２に備わる第３のゲートトレンチ１７１の先端中央の電界強度を抑制することができる。
　特に、第１のゲートトレンチ１７が、ｎ本の第３のゲートトレンチ１７１と、ｎ＋１本の第４のゲートトレンチ１７２とから成る場合は、トランジスタ１０（第１の活性領域１１２）に設置される第１のゲートトレンチ１７のうち、Ｘ方向において両最端にあるものを第４のゲートトレンチ１７２としながら、第３のゲートトレンチ１７１と第４のゲートトレンチ１７２とを、各々１本ずつ交互に設置することができる。このときすべての第３のゲートトレンチ１７１の先端中央の電界強度を抑制することができるため好ましい。
　第３のゲートトレンチ１７１同士の間隔Ｌａａ［μｍ］は一定であることが好ましい。また第４のゲートトレンチ１７２同士の間隔Ｌｂｂ［μｍ］は一定であることが好ましい。
　さらに第３のゲートトレンチ１７１と第４のゲートトレンチ１７２とを１本ずつ交互に設置するならば、Ｌａａ＝Ｌｂｂであることが望ましいし、第３のゲートトレンチ１７１と第４のゲートトレンチ１７２との間隔Ｌａｂ［μｍ］についても、Ｌａｂ＝Ｌａａ／２＝Ｌｂｂ／２が成立することが好ましい。この場合、第３のゲートトレンチ１７１も第４のゲートトレンチ１７２も導通チャネルとしては同じ密度で配置させることができるため、オン抵抗を低減するのに有効である。
　尚、あらためて述べておくが、本開示で対象としているゲートトレンチ（第１のゲートトレンチ１７もしくは第２のゲートトレンチ２７、あるいは第３のゲートトレンチ１７１もしくは第４のゲートトレンチ１７２）とは、すべて導通チャネルの形成に寄与するものであり、ゲート導体（第１のゲート導体１５もしくは第２のゲート導体２５、あるいは第３のゲート導体１５１もしくは第４のゲート導体１５２）を内包する。
　第３のゲート導体１５１と第４のゲート導体１５２は、トランジスタ１０の駆動においては同電位であり、第１のゲート電極１９に印加された電圧は、第３のゲート導体１５１にも第４のゲート導体１５２にも同等に印加される。
　形状としてはトレンチであっても、第１の活性領域１１２を囲んで半導体装置１の第１の外周領域に備わるものは除外する。また第１の活性領域１１２に備わっていたとしても導通チャネルの形成に寄与しないものも除外する。したがって本開示でいう第１のゲートトレンチ１７（第３のゲートトレンチ１７１および第４のゲートトレンチ１７２）は、すべて、上部で第１のソース領域１４に接する部分を有し、下部で第１のボディ領域１８に接する部分を有する。
　ここからは、トランジスタ１０で、第３のゲートトレンチ１７１の深さＤａと第４のゲートトレンチ１７２の深さＤｂとの差Δ（＝Ｄｂ－Ｄａ）［ｎｍ］と、トランジスタ１０のドレイン耐圧ＶＤＳおよびオン抵抗との関係について述べる。
　トランジスタ１０における、Δ（＝Ｄｂ－Ｄａ）［ｎｍ］とドレイン耐圧ＶＤＳの関係についてシミュレーションをおこなった結果を表１に示す。シミュレーションでは、内部幅が等しい第３のゲートトレンチ１７１と第４のゲートトレンチ１７２が、１本ずつ交互に配置され、Ｌａｂ＝Ｌａａ／２＝Ｌｂｂ／２＝０．４０μｍであるとした。また第３のゲートトレンチ１７１の深さＤａ＝１０４０ｎｍはすべての水準１～８で統一されている。
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　表１に示した耐圧は２種類の条件で算出したものである。低濃度不純物層３３の抵抗率および厚さをそれぞれの水準で変化させることなく統一した条件Ａと、水準２の形状を基準として、第４のゲートトレンチ１７２の深さＤｂの増大に応じて、低濃度不純物層３３の厚さも増大した条件Ｂである。尚、水準１は図５Ａ、図５Ｂ、図５Ｃに対応しており、水準２は図７Ａ、図７Ｂ、図７Ｃに対応している。また条件Ｂは水準３～７についてのみシミュレーションを実施している。
　表１の結果を条件Ａ（○）と条件Ｂ（◇）で同時にプロットしたものが図９である。図９によれば、条件Ａ（○）では、Δの増大に応じてＶＤＳが低減する中で、Δ＝１６０ｎｍ付近でＶＤＳの低減の割合がいったん緩やかになる様子が見られる。また条件Ｂ（◇）では、Δ＝１６０ｎｍを起点としてΔが増大すると共にＶＤＳが増大する様子が現れる。
　留意すべきはΔ＝１６０ｎｍを境として耐圧の傾向が変化するところである。特に、条件Ｂ（◇）においてΔ≧１６０ｎｍとなる範囲では、ＶＤＳが低減もしくは収束することなく増大するところは注目すべきである。
　図１０Ｂ、図１０Ｃに、表１の水準５で示した、Ｄｂ＝１２００ｎｍ（Δ＝１６０ｎｍ）における電位［Ｖ］の分布および電界強度［Ｖ／ｃｍ］の様子をシミュレーションした結果を示す。また図１１Ｂ、図１１Ｃに、表１の水準７で示した、Ｄｂ＝１４００ｎｍ（Δ＝３６０ｎｍ）における電位［Ｖ］の分布および電界強度［Ｖ／ｃｍ］の様子をシミュレーションした結果を示す。図１０Ｂ、図１０Ｃは、図１０Ａに示す構造において、第３のゲート導体１５１および第４のゲート導体１５２への印加電圧がゼロの状態のまま、ＶＤＳ＝ＢＶＤＳＳ（ここでは２２Ｖ）となるまで電圧を印加したときのシミュレーション結果である。また図１１Ｂ、図１１Ｃは、図１１Ａに示す構造において、第３のゲート導体１５１および第４のゲート導体１５２への印加電圧がゼロの状態のまま、ＶＤＳ＝ＢＶＤＳＳ（ここでは２２Ｖ）となるまで電圧を印加したときのシミュレーション結果である。尚、Ｄｂ＝１１４０ｎｍ（Δ＝１００ｎｍ）のときのシミュレーション結果は図７Ｂ、図７Ｃである。
　図７Ｂ，図１０Ｂ、図１１Ｂおよび図７Ｃ、図１０Ｃ、図１１Ｃを比較すると、第４のゲートトレンチ１７２の深さが増大するに伴って、第３のゲートトレンチ１７１の先端中央における電界強度が低減し、ちょうどΔ＝１６０ｎｍ付近（図１０Ｃ）で収束することが分かる。これは第３のゲートトレンチ１７１の両側に備わる第４のゲートトレンチ１７２が、第３のゲートトレンチ１７１の先端から１６０ｎｍまで電位を押し下げることによって、第３のゲートトレンチ１７１の先端中央で電界強度を増大させるような電位の分布が消失するためである。
　したがって相対的に浅い方の、第３のゲートトレンチ１７１の先端中央の電界強度がこれ以上顕著には低減しなくなる状態に至っていることが、図９に現れる留意すべき現象の要因であるといえる。このような現象は、従来のように第１のゲートトレンチ１７がすべて同じ深さで形成されている構造では得られない効果である。
　したがって第３のゲートトレンチ１７１と第４のゲートトレンチ１７２が１本ずつ、等間隔で交互に配置される場合、Δ≧１６０ｎｍへ調整することが好ましい。すなわち、第３のゲートトレンチ１７１の深さと第４のゲートトレンチ１７２の深さとの差は１６０ｎｍ以上であることが望ましい。Δ≧１６０ｎｍとすれば、低濃度不純物層３３の厚さを調整することで、表１もしくは図９に示すように耐圧を向上させることができる。また耐圧のマージンを増大させる必要性が低ければ、耐圧が向上する分を、低濃度不純物層３３の抵抗率や厚さを調節して、オン抵抗を低減することに転化させることもできる。Δ＜１６０ｎｍであっても一定の効果を得ることはできるが、十分な耐圧のマージンを確保しつつ、低濃度不純物層３３の導通抵抗を低減するには、Δ≧１６０ｎｍとなるように調整することが望ましい。
　［５．ゲートトレンチの深さを個別に制御する製法］
　本実施形態１におけるトランジスタ１０の製造方法の一例を説明する。第３のゲートトレンチ１７１と第４のゲートトレンチ１７２を交互に形成する場合を例にして説明する。
　図１２Ａに示すように、半導体層４０（半導体基板３２と低濃度不純物層３３）の上面に酸化物等から成る、マスク層３６を製膜する。
　次に図１２Ｂに示すように、マスク層３６上に塗布したレジストをパターニングし、Ｘ方向において、一定の間隔で開口部を設ける。このときＸ方向におけるレジストの開口部の幅は、最終的には第４のゲートトレンチ１７２の内部幅となる。さらに第３のゲートトレンチ１７１と第４のゲートトレンチ１７２の内部幅および間隔が等しくなるようにトランジスタ１０を形成する場合、図１２Ｂにおいてはレジストで被覆されているＸ方向の非開口部の幅は、レジストが除去されているＸ方向の開口部の幅の、およそ３倍と同等となるようにパターニングをおこなう。
　次に図１２Ｃに示すように、レジストの開口部にエッチングを施し、マスク層３６を除去する。マスク層３６はすべて除去せずに半導体層４０上に一定の厚さで残留してもよいが、図１２Ｃに示すように、すべて除去されることが望ましい。
　次に図１２Ｄに示すように、残留しているレジストに再度パターニングをおこない、新たにマスク層３６が露出する箇所をＸ方向において周期的に設ける。Ｘ方向における、レジストに新たに設けた開口部の幅は、最終的には第３のゲートトレンチ１７１の内部幅となる。
　次に図１２Ｅに示すように、図１２Ｄの工程でマスク層３６が新たに露出した箇所にエッチングを施し、マスク層３６を、半導体層４０上に一定の厚さを残して除去する。
　次に図１２Ｆに示すように、レジストを除去する。
　次に図１２Ｇに示すように、部分的に残ったマスク層３６をマスクとして、マスク層３６および半導体層４０をエッチングする。図１２Ｇを開始する時点でマスク層３６は、後に第３のゲートトレンチ１７１となる箇所にだけ選択的に、薄く設置されている。図１２Ｇに示す工程のエッチングをおこなうと、マスク層３６がもともと除去されていた箇所では、始めから半導体層４０のエッチングが進行する。マスク層３６が薄く残されていた箇所は、まずマスク層３６が完全に除去され、その後、直下の半導体層４０がエッチングされ始めるが、その時点で既に、マスク層３６がもともと除去されていた箇所では半導体層４０のエッチングが進行しているため、半導体層４０には交互に深さの異なるトレンチが形成されることになる。
　マスク層３６の厚さ、エッチングの条件、図１２Ｅに示す工程で半導体層４０上面に残すマスク層３６の残し厚さ等を操作することで、第３のゲートトレンチ１７１と第４のゲートトレンチ１７２の深さの差を制御することができる。
　また第３のゲートトレンチ１７１の内部幅と第４のゲートトレンチ１７２の内部幅、あるいは第３のゲートトレンチ１７１同士の間隔、第４のゲートトレンチ１７２同士の間隔、第３のゲートトレンチ１７１と第４のゲートトレンチ１７２との間隔等は、レジストをパターニングする寸法を制御することで自由に設計することができる。
　（実施形態２）
　以下、実施形態１に係る半導体装置１におけるトランジスタ１０から、一部の構成が変更されて構成される実施形態２に係る半導体装置１のトランジスタ１０Ａについて説明する。
　トランジスタ１０は、第１のゲートトレンチ１７が、第３のゲートトレンチ１７１と第４のゲートトレンチ１７２とから成り、第３のゲートトレンチ１７１に備わる第３のゲート導体１５１と第３のゲート絶縁膜１６１と、および第４のゲートトレンチ１７２に備わる第４のゲート導体１５２と第４のゲート絶縁膜１６２と、を有する構成の例であった。
　これに対して、実施形態２に係るトランジスタ１０Ａは、実施形態２に係るトランジスタ１０Ａにおいて、第１のゲートトレンチ１７が、第３のゲートトレンチ１７１と第４のゲートトレンチ１７２とから成り、第３のゲートトレンチ１７１に備わる第３のゲート導体１５１Ａと第３のゲート絶縁膜１６１Ａと、および第４のゲートトレンチ１７２に備わる第４のゲート導体１５２Ａと第４のゲート絶縁膜１６２Ａと、を有する構成の例となっている。
　ここでは、実施形態２に係るトランジスタ１０Ａについて、トランジスタ１０と同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、トランジスタ１０との相違点を中心に説明する。
　図１３に本実施形態２におけるトランジスタ１０Ａの形状の模式図を示す。図１３はトランジスタ１０Ａの一部をＸＺ平面で断面視したときの模式図であり、第１のソース電極１１など、層間絶縁層３４より上部の構成物と、半導体基板３２を含む下部の構成物については図示を省略している。
　本実施形態２における実施形態１との違いは、第３のゲート絶縁膜１６１Ａと第４のゲート絶縁膜１６２Ａの形状に差異があるところである。特に第４のゲート絶縁膜１６２Ａは、第４のゲートトレンチ１７２の底部側が、当該第４のゲートトレンチ１７２の上部側の第４のゲート絶縁膜１６２Ａに比べて厚くなっている。
　実施形態１でも説明したように、第４のゲートトレンチ１７２は相対的に深いトレンチであるため、先端中央の電界強度が増大する。仮に第４のゲート絶縁膜１６２Ａが極端に薄いと、増大する電界強度に構造が耐え切れず、ドレイン－ゲート間で電流がリークする箇所を生じてしまう恐れがある。このため特に電界強度が増大する箇所である第４のゲートトレンチ１７２の先端を広く覆うように、第４のゲート絶縁膜１６２Ａを、第４のゲートトレンチ１７２の底部側だけ厚く設置しておくと好ましい。
　図１３では、第４のゲート絶縁膜１６２Ａが、第４のゲートトレンチ１７２の底部側で一様に厚い構成を例示しているが、本実施形態２の効果を得るのは、図１３の形状に限るものではない。第４のゲート絶縁膜１６２Ａは、第４のゲートトレンチ１７２の形状に沿って一部の側面と底部側だけ厚くなるように設置されていてもよく、また厚くなっている部分は異なる材料の絶縁膜の多層構成になっていてもよい。
　また第３のゲート絶縁膜１６１Ａは図１３に示すとおり、実施形態１における第３のゲート絶縁膜１６１と同様、厚さが第３のゲートトレンチ１７１の側壁でも底部でも変わらず一定でもよい。これは第３のゲートトレンチ１７１の先端に生じる電界強度は過度に増大しないので、第３のゲート絶縁膜１６１Ａを厚くして備える必要がないためである。したがって、相対的に増大する電界強度への耐性を高める必要のある第４のゲート絶縁膜１６２Ａでは、第３のゲート絶縁膜１６１Ａに比べて厚い部分を有することが望ましい。特に、第４のゲートトレンチの底部側で、第４のゲート絶縁膜１６２Ａが厚く設置されることが望ましい。
　しかし第３のゲートトレンチ１７１と第４のゲートトレンチ１７２の深さの差や、間隔、設置数の相対的な関係によっては、第３のゲートトレンチ１７１の先端における電界強度がある程度増大する場合もある。そのような場合には、第４のゲート絶縁膜１６２Ａと同様に、第３のゲート絶縁膜１６１Ａにおいても底部側が厚膜化されていてもよい。このとき、第３のゲート絶縁膜１６１Ａと第４のゲート絶縁膜１６２Ａは同等の厚さが設置されていてもよいし、第４のゲート絶縁膜１６２Ａの方が相対的に厚くなるように設置されていてもよい。
　（実施形態３）
　以下、実施形態１に係る半導体装置１におけるトランジスタ１０から、一部の構成が変更されて構成される実施形態３に係る半導体装置１のトランジスタ１０Ｂについて説明する。
　トランジスタ１０は、低濃度不純物層３３が１層で構成される例であった。これに対して、実施形態３に係るトランジスタ１０Ｂは、実施形態３に係るトランジスタ１０Ｂにおいて、２層構成の低濃度不純物層３３Ｂを有する構成の例となっている。
　ここでは、実施形態３に係るトランジスタ１０Ｂについて、トランジスタ１０と同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、トランジスタ１０との相違点を中心に説明する。
　図１４に本実施形態３におけるトランジスタ１０Ｂの形状の模式図を示す。図１４はトランジスタ１０Ｂの一部をＸＺ平面で断面視したときの模式図であり、第１のソース電極１１など、層間絶縁層３４より上部の構成物と、半導体基板３２を含む下部の構成物については図示を省略している。
　図１４に示すように、トランジスタ１０Ｂの低濃度不純物層３３Ｂは２層構成である。低濃度不純物層３３Ｂは、不図示の半導体基板３２上に、まず第２の低濃度不純物層３３２が積層され、さらにその上部に第１の低濃度不純物層３３１が積層されて成る。
　第１の低濃度不純物層３３１は、第２の低濃度不純物層３３２に比べて低い抵抗率を示す層であり、第２の低濃度不純物層３３２は、第１の低濃度不純物層３３１に比べて高い抵抗率を示す層である。例えば低濃度不純物層３３Ｂ内部で不純物濃度を比較した場合、第１の低濃度不純物層３３１における第１導電型の不純物の濃度の方が、第２の低濃度不純物層３３２における第１導電型の不純物の濃度に比べて高い。
　また本実施形態３では、第３のゲートトレンチ１７１の先端が、第１の低濃度不純物層３３１の内部に到達するように形成されている。さらに第３のゲートトレンチ１７１の先端は、第１の低濃度不純物層３３１を貫通して第２の低濃度不純物層３３２に到達するようには形成されていない。また第４のゲートトレンチ１７２の先端が、第２の低濃度不純物層３３２の内部に到達するように形成されている。さらに第４のゲートトレンチ１７２の先端は、第２の低濃度不純物層３３２を貫通して半導体基板３２に到達するようには形成されていない。
　上記のように第３のゲートトレンチ１７１の先端が第１の低濃度不純物層３３１の内部におさまるように設置すると、第３のゲートトレンチ１７１によって形成される導通チャネルを経由する主電流は、半導体基板３２へ至るのに、第３のゲートトレンチ１７１の直下にある第１の低濃度不純物層３３１と第２の低濃度不純物層３３２を経由する。第１の低濃度不純物層３３１は相対的に低い抵抗率であるので、低濃度不純物層３３を流れる主電流の抵抗を低減することができる。
　一方、第１の低濃度不純物層３３１が相対的に低い抵抗率であると、第３のゲートトレンチ１７１の先端付近に生じる電界強度は増大することになる。しかし、本開示の構造によれば第４のゲートトレンチ１７２が備わることで、第３のゲートトレンチ１７１の先端付近の電界強度はもともと低減されている。このため電界強度の増大は一定程度相殺することができる。第３のゲートトレンチ１７１の先端付近の電界強度の増減への影響と、第１の低濃度不純物層３３１を流れる電流の抵抗への影響とを共に加味して第１の低濃度不純物層３３１の抵抗率または厚さは適切に選択することができる。
　第４のゲートトレンチ１７２の先端を第２の低濃度不純物層３３２の内部におさまるように設置すると、第２の低濃度不純物層３３２が相対的に高い抵抗率であるため、第４のゲートトレンチ１７２の先端付近に生じる電界強度を低減することができる。この効果は、本開示の構造が第３のゲートトレンチ１７１の先端付近の電界強度を低減するのに対して、第４のゲートトレンチ１７２の先端付近の電界強度がもともと増大する副作用を軽減するのに都合がよい。
　一方、第４のゲートトレンチ１７２によって形成される導通チャネルを経由する主電流は、半導体基板３２へ至るのに、第４のゲートトレンチ１７２の直下にある第２の低濃度不純物層３３２を経由する。第２の低濃度不純物層３３２は相対的に高い抵抗率であるので、低濃度不純物層３３を流れる主電流の抵抗は増大するものの、本開示の構造では第４のゲートトレンチ１７２は相対的に深く形成されるので、主電流が第２の低濃度不純物層３３２を流れる距離は過度に大きくせずに済ませられる。
　上記のように、本実施形態３では低濃度不純物層３３Ｂを適切に２段構成にすることで、本開示において生じる第３のゲートトレンチ１７１と第４のゲートトレンチ１７２に関する、それぞれの副作用を軽減することができる。
　（補足）
　以上、本開示の一態様に係る半導体装置について、実施形態に基づいて説明したが、本開示は、これらの実施形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形をこれらの実施形態に施したものや、異なる変形例における構成要素を組み合わせて構築される形態も、本開示の１つまたは複数の態様の範囲内に含まれてもよい。
　また本開示では縦型電界効果トランジスタの構造について、まずデュアル構成を例にとって説明し、第１のトランジスタのゲートトレンチを第１のゲートトレンチとし、第２のトランジスタのゲートトレンチを第２のゲートトレンチとした。混乱を避けるため本開示においては一貫して、相対的に浅いゲートトレンチのことを第３のゲートトレンチとし、相対的に深いゲートトレンチのことを第４のゲートトレンチとして説明したが、本開示の効果を得られる縦型電界効果トランジスタの構造はデュアル構成に限らない。したがって第１のトランジスタと第２のトランジスタを必ずしも区別する必要はなく、第３のゲートトレンチを第１のゲートトレンチと言い換え、第４のゲートトレンチを第２のゲートトレンチと言い換えても差し支えない。
　本願発明に係る縦型電界効果トランジスタを備える半導体装置は、電流経路の導通状態を制御する装置として広く利用できる。
　１　半導体装置
　１０、１０Ａ、１０Ｂ　トランジスタ（第１の縦型電界効果トランジスタ）
　１１　第１のソース電極
　１２、１３、２２、２３　部分
　１４　第１のソース領域
　１５　第１のゲート導体
　１６　第１のゲート絶縁膜
　１７　第１のゲートトレンチ
　１８　第１のボディ領域
　１８Ａ　第１の接続部
　１９　第１のゲート電極
　２０　トランジスタ（第２の縦型電界効果トランジスタ）
　２１　第２のソース電極
　２４　第２のソース領域
　２５　第２のゲート導体
　２６　第２のゲート絶縁膜
　２７　第２のゲートトレンチ
　２８　第２のボディ領域
　２８Ａ　第２の接続部
　２９　第２のゲート電極
　３０　金属層
　３２　半導体基板
　３３、３３Ｂ　低濃度不純物層（ドリフト層）
　３４　層間絶縁層
　３５　パッシベーション層
　３６　マスク層
　４０　半導体層
　９０　境界線
　１１２　第１の活性領域
　１１６　第１のソース電極パッド
　１１９　第１のゲート電極パッド
　１２２　第２の活性領域
　１２６　第２のソース電極パッド
　１２９　第２のゲート電極パッド
　１５１、１５１Ａ　第３のゲート導体
　１５２、１５２Ａ　第４のゲート導体
　１６１、１６１Ａ　第３のゲート絶縁膜
　１６２、１６２Ａ　第４のゲート絶縁膜
　１７１　第３のゲートトレンチ
　１７２　第４のゲートトレンチ
　３３１　第１の低濃度不純物層
　３３２　第２の低濃度不純物層

Claims (7)

  1. 　フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    　第１導電型の不純物を含む前記第１導電型の半導体基板と、
    　前記半導体基板上に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む前記第１導電型の低濃度不純物層と、
    　前記低濃度不純物層に形成された前記第１導電型と異なる第２導電型のボディ領域と、
    　前記ボディ領域に形成された前記第１導電型のソース領域と、
    　前記ボディ領域および前記ソース領域と電気的に接続されたソース電極と、
    　前記低濃度不純物層上面から、前記ボディ領域を貫通して前記低濃度不純物層の一部までの深さに形成され、前記ソース領域と接触する部分を有し、前記低濃度不純物層の上面と平行な第１の方向に延在する第１のゲートトレンチと、
    　前記低濃度不純物層上面から、前記ボディ領域を貫通して前記第１のゲートトレンチよりも深く形成され、前記ソース領域と接触する部分を有し、前記第１の方向に延在する第２のゲートトレンチと、
    　前記第１のゲートトレンチの内部に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート導体と、
    　前記第２のゲートトレンチの内部に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート導体と、を有する縦型電界効果トランジスタであり、
    　前記第１のゲート導体と前記第２のゲート導体とは同電位であって、
    　前記第１のゲートトレンチの本数をｎ（ｎは１以上の整数）とすると、前記第２のゲートトレンチの本数は２以上ｎ＋１以下であり、
    　前記低濃度不純物層の上面と平行で前記第１の方向に直交する第２の方向において、前記第１のゲートトレンチと前記第２のゲートトレンチとが設置される領域の最端は前記第２のゲートトレンチが設置される
    　半導体装置。
  2. 　前記第２の方向において、前記第１のゲートトレンチと前記第２のゲートトレンチとが設置される領域は、最隣接して対を成す前記第２のゲートトレンチが、その間に１以上の前記第１のゲートトレンチを挟む構造を単位構造として、前記単位構造が周期的に設置されて成り、
    　前記単位構造の最端に設置される前記第２のゲートトレンチは、隣接する前記単位構造同士で共有されている
    　請求項１に記載の半導体装置。
  3. 　前記第１のゲートトレンチと前記第２のゲートトレンチとは、前記第２の方向において、各々１つずつ交互に設置され、
    　前記第２の方向における前記第１のゲートトレンチと前記第２のゲートトレンチとの間隔は一定である
    　請求項２に記載の半導体装置。
  4. 　前記第１のゲートトレンチの深さと前記第２のゲートトレンチの深さとの差は１６０ｎｍ以上である
    　請求項３に記載の半導体装置。
  5. 　前記第２のゲート絶縁膜は、前記第１のゲート絶縁膜よりも、厚い部分を有する
    　請求項２に記載の半導体装置。
  6. 　前記第２のゲートトレンチの下部における前記第２のゲート絶縁膜の厚さは、当該第２のゲートトレンチの上部における前記第２のゲート絶縁膜の厚さよりも厚い部分がある
    　請求項５に記載の半導体装置。
  7. 　前記低濃度不純物層は、上面側から、前記第１導電型の不純物濃度が相対的に低い第１の低濃度不純物層と、前記第１導電型の不純物濃度が相対的に高い第２の低濃度不純物層とが積層されて成り、
    　前記第１のゲートトレンチの先端は前記第１の低濃度不純物層の内部にあり、
    　前記第２のゲートトレンチの先端は前記第２の低濃度不純物層の内部にある
    　請求項２に記載の半導体装置。
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