JP2018182240A - 半導体スイッチング素子及びその製造方法 - Google Patents

半導体スイッチング素子及びその製造方法 Download PDF

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Abstract

【課題】耐圧の低下を抑制可能な技術を提供することを目的とする。
【解決手段】半導体スイッチング素子は、第１ゲート電極と第２ゲート電極とを備える。第１ゲート電極は、エミッタ領域の上面から半導体層に達し、エミッタ領域、ベース領域及び電荷蓄積層と交差する第１トレンチ内に第１ゲート絶縁膜を介して配設される。第２ゲート電極は、エミッタ領域及び導電領域の上面から半導体層に達し、エミッタ領域、ベース領域、電荷蓄積層及び導電領域と隣接する第２トレンチ内に第２ゲート絶縁膜を介して配設される。第２トレンチの深さが第１トレンチの深さよりも浅く、かつ、第２トレンチの幅が第１トレンチの幅よりも狭い。
【選択図】図２

Description

本発明は、半導体スイッチング素子及びその製造方法に関する。
近年、省エネルギーの観点から、家電製品の制御及び産業用電力装置の制御などにインバータ回路が広く用いられるようになってきている。インバータ回路では、半導体スイッチング素子を含むパワー半導体デバイスが電圧または電流のオン及びオフを繰り返すことによって、電力の制御が行われている。定格電圧が３００Ｖ以上では、その特性から絶縁ゲート型バイポーラトランジスター（Insulated Gate Bipolar Transistor：以下「ＩＧＢＴ」と略記する）が、半導体スイッチング素子として主に用いられている。
さて、ＩＧＢＴにおいて、エミッタ領域と、トレンチ型のゲート電極とが均一的に設けた構成では、異常動作等によって、素子が短絡し、膨大な電流が流れて素子に悪影響を及ぼすことがある。そこで、例えば特許文献１及び２に開示された構成では、素子が短絡しても電流を抑制することができるように、エミッタ領域とトレンチ型のゲート電極とが部分的に間引かれている。
特開２０１１−２０４８０３号公報 特開２０１４−０６３９６１号公報
しかしながら、上述のように、エミッタ領域がない箇所においてトレンチ型のゲート電極が設けられない構成に、オン抵抗を低減することが可能な電荷蓄積層を全体的に加えた構成では、素子が遮断して電圧が印加された際に、電荷蓄積層が空乏化せず、耐圧が低下してしまうという問題があった。
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、耐圧の低下を抑制可能な技術を提供することを目的とする。
本発明に係る半導体スイッチング素子は、第１導電型を有する半導体層と、前記半導体層の上面のうちの第１面上に配設された電荷蓄積層と、前記電荷蓄積層上に配設された、第２導電型を有するベース領域と、前記ベース領域上に配設された、第１導電型を有するエミッタ領域と、前記半導体層の上面のうちの第２面上に配設された、第２導電型を有する導電領域と、前記エミッタ領域の上面から前記半導体層に達し、前記エミッタ領域、前記ベース領域及び前記電荷蓄積層と交差する第１トレンチ内に第１ゲート絶縁膜を介して配設された第１ゲート電極と、前記エミッタ領域及び前記導電領域の上面から前記半導体層に達し、前記エミッタ領域、前記ベース領域、前記電荷蓄積層及び前記導電領域と隣接する第２トレンチ内に第２ゲート絶縁膜を介して配設された第２ゲート電極とを備え、前記第２トレンチの深さが前記第１トレンチの深さよりも浅く、かつ、前記第２トレンチの幅が前記第１トレンチの幅よりも狭い。
本発明によれば、第２トレンチの深さが第１トレンチの深さよりも浅く、かつ、第２トレンチの幅が第１トレンチの幅よりも狭いので、耐圧の低下を抑制することができる。
実施の形態１に係る半導体スイッチング素子の構成を示す平面図である。 実施の形態１に係る半導体スイッチング素子の構成を示すＡ−Ａ’線における断面図である。 実施の形態１に係る半導体スイッチング素子の構成を示すＢ−Ｂ’線における断面図である。 実施の形態１に係る半導体スイッチング素子の製造方法を示す断面図である。 実施の形態１に係る半導体スイッチング素子の製造方法を示す断面図である。 実施の形態１に係る半導体スイッチング素子の製造方法を示す断面図である。 実施の形態１に係る半導体スイッチング素子の製造方法を示す断面図である。 実施の形態１に係る半導体スイッチング素子の製造方法を示す断面図である。 実施の形態１に係る半導体スイッチング素子の製造方法を示す断面図である。 実施の形態１に係る半導体スイッチング素子の製造方法を示す断面図である。 実施の形態１に係る半導体スイッチング素子の製造方法を示す断面図である。 実施の形態１に係る半導体スイッチング素子の製造方法を示す断面図である。 実施の形態１に係る半導体スイッチング素子の製造方法を示す断面図である。 実施の形態１に係る半導体スイッチング素子の製造方法を示す断面図である。 実施の形態１の変形例に係る半導体スイッチング素子の構成を示すＡ−Ａ’線における断面図である。 実施の形態１の変形例に係る半導体スイッチング素子の構成を示すＡ−Ａ’線における断面図である。 実施の形態２に係る半導体スイッチング素子の構成を示すＡ−Ａ’線における断面図である。 実施の形態２に係る半導体スイッチング素子の構成を示すＢ−Ｂ’線における断面図である。 実施の形態２に係る半導体スイッチング素子の製造方法を示す断面図である。 実施の形態２に係る半導体スイッチング素子の製造方法を示す断面図である。 実施の形態２に係る半導体スイッチング素子の製造方法を示す断面図である。 第１関連スイッチング素子の構成を示す断面図である。 第２関連スイッチング素子の構成を示す断面図である。
以下、添付される図面を参照しながら実施の形態について説明する。なお、図面は概略的に示されるものであり、異なる図面にそれぞれ示される構成要素の大きさと位置との相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。
＜第１及び第２関連スイッチング素子＞
まず、本発明の実施の形態１に係る半導体スイッチング素子について説明する前に、これと関連する第１及び第２半導体スイッチング素子（以下、「第１及び第２関連スイッチング素子」と記す）について説明する。
図２２は、第１関連スイッチング素子の構成を示す断面図である。この第１関連スイッチング素子は、電荷蓄積型絶縁ゲートバイポーラトランジスターである。以下、第１導電型はＮ型、第２導電型はＰ型であるものとして説明するが、第１導電型がＰ型、第２導電型がＮ型であってもよい。なお、Ｎ型にはＮ−型及びＮ＋型が含まれ、Ｐ型にはＰ−型及びＰ＋型が含まれる。
第１関連スイッチング素子は、Ｎ−型を有する半導体層１と、Ｐ型を有するベース領域２ａと、Ｎ＋型を有するエミッタ領域３と、電荷蓄積層４と、第１トレンチ５ａと、第１ゲート電極６ａと、第１ゲート絶縁膜である第１ゲート酸化膜７ａと、絶縁膜８と、エミッタ電極９と、Ｎ型を有するバッファ領域１０と、Ｐ型を有するコレクタ領域１１と、コレクタ電極１２と、Ｐ＋型を有する高濃度領域１３とを備える。
半導体層１の上面のセル領域上には、電荷蓄積層４が配設されている。電荷蓄積層４は、例えば、半導体層１よりも不純物濃度が高いＮ型の不純物層であり、オン抵抗を低減するための層である。
電荷蓄積層４上には、Ｐ型の不純物を拡散することにより形成されたベース領域２ａが配設されている。ベース領域２ａ上には、高濃度のＮ型の不純物を選択的に拡散することにより形成されたエミッタ領域３が配設されている。また、ベース領域２ａ上には、エミッタ領域３と隣接し、高濃度のＰ型の不純物を選択的に拡散することにより形成された高濃度領域１３が配設されている。
エミッタ領域３の上面から半導体層１に達する第１トレンチ５ａが、エミッタ領域３、ベース領域２ａ及び電荷蓄積層４と交差するように設けられている。ここでは、複数の第１トレンチ５ａが水平方向において均等に設けられ、各第１トレンチ５ａが、エミッタ領域３と直交するように設けられている。
第１ゲート電極６ａは、第１トレンチ５ａ内に第１ゲート酸化膜７ａを介して配設されている。ここでは、第１ゲート電極６ａが第１トレンチ５ａ内に埋設されている。エミッタ領域３と半導体層１との間に介在するベース領域２ａのうち、第１ゲート電極６ａの周縁部はチャネル領域として機能する。
絶縁膜８は、第１ゲート電極６ａの上面、及び、第１ゲート電極６ａの周辺部分の上部を覆う。エミッタ電極９は、高濃度領域１３のうち絶縁膜８から露出した部分と、絶縁膜８とを覆うように配設されている。
半導体層１の裏面上には、Ｎ型の不純物で形成されたバッファ領域１０が配設されている。バッファ領域１０の下面上には、Ｐ型の不純物で形成されたコレクタ領域１１が配設されている。さらに、コレクタ領域１１の下面全域上にコレクタ電極１２が配設されている。
次に、図２２を用いて第１関連スイッチング素子のオン動作について説明する。エミッタ電極９とコレクタ電極１２との間に所定の正のコレクタ電圧ＶＣＥを印加した状態で、エミッタ電極９と第１ゲート電極６ａとの間に所定の正のゲート電圧ＶＧＥを印加してゲートをオン状態にしたとする。このときベース領域２ａのチャネル領域がＰ型からＮ型に反転してチャネルが形成され、このチャネルを通じて電子がエミッタ電極９から半導体層１に注入される。この注入された電子によりコレクタ領域１１と半導体層１との間が順バイアス状態となり、正孔（ホール）がコレクタ領域１１から半導体層１に注入される。これにより、半導体層１の抵抗が大幅に下がり、第１関連スイッチング素子のオン抵抗が大幅に下がることによって、電流容量は増大する。さらに電荷蓄積層４により、コレクタ領域１１から供給された正孔が電荷蓄積層４直下に貯まるため、第１関連スイッチング素子のオン抵抗をさらに下げる効果を得ることができる。
しかしながら図２２のように、全ての第１トレンチ５ａにエミッタ領域３が配設された構成では、異常動作等によって素子が短絡し、膨大な電流が流れて素子に悪影響を及ぼすことがある。
図２３は、この問題を解決するための第２関連スイッチング素子の構成を示す断面図である。第２関連スイッチング素子では、第１関連スイッチング素子のいくつかのエミッタ領域３を間引いた構造である。オン電圧がなるべく上昇しない範囲で部分的にエミッタ領域３を間引くことにより、素子が短絡した場合でも流れる電流を抑制することができる。
ただし、このような構成では、エミッタ領域３がない箇所における第１ゲート電極６ａは、素子の寄生容量となってしまう。この寄生容量による素子の入力容量増大に伴って、ゲート駆動電荷が増大したり、スイッチング速度が低下したりするという問題がある。
そこで、特許文献１及び２の技術では、第１ゲート電極６ａも部分的に間引かれている。しかしながら、そのような構成に、オン抵抗を低減することが可能な電荷蓄積層を全体的に加えた構成では、素子が遮断して電圧が印加された際に、電荷蓄積層が空乏化せず、耐圧が低下してしまうという問題があった。そこで、以下で説明する本発明の実施の形態１に係る半導体スイッチング素子では、この問題を解決することが可能となっている。
＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体スイッチング素子の構成を示す平面図である。図２及び図３は、図１のＡ−Ａ’線及びＢ−Ｂ’線のそれぞれにおける断面図である。なお、図１では、図２及び図３に図示された構成要素のうちいくつかの構成要素の図示が省略されている。
本実施の形態１に係る半導体スイッチング素子は、第１及び第２関連スイッチング素子と同様、電荷蓄積型絶縁ゲートバイポーラトランジスターである。以下、本実施の形態１で説明する構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
本実施の形態１に係る半導体スイッチング素子は、第１関連スイッチング素子の構成に加えて、Ｐ型を有する導電領域２ｂと、第２トレンチ５ｂと、第２ゲート電極６ｂと、第２ゲート絶縁膜である第２ゲート酸化膜７ｂとを備える。
図２に示すように、半導体層１の上面のうちの第１面であるセル領域上には、第１関連スイッチング素子と同様に、電荷蓄積層４、ベース領域２ａ及びエミッタ領域３が、この順に配設されている。なお、深さ方向におけるエミッタ領域３の位置と、電荷蓄積層４の位置とは異なるが、エミッタ領域３の図１の平面視でのパターンと、電荷蓄積層４の図１の平面視でのパターンとは同じである。
半導体層１の上面のうちの第２面上には、導電領域２ｂが配設されている。この導電領域２ｂの内側には、第１及び第２トレンチ５ａ，５ｂが設けられていない。
本実施の形態１では、図１に示すように、複数の導電領域２ｂ、複数の第１トレンチ５ａ、及び、複数の第２トレンチ５ｂが図２の横方向に配列されている。そして、複数のエミッタ領域３が、第１及び第２トレンチ５ａ，５ｂが延在する図１の縦方向に配列されており、ベース領域２ａ及び高濃度領域１３によって互いに離間されて配設されている。なお、図３に示すように高濃度領域１３はベース領域２ａ上に配設されている。
図２に示すように、エミッタ領域３の上面から半導体層１に達する第１トレンチ５ａが、エミッタ領域３、ベース領域２ａ及び電荷蓄積層４と、直交つまり交差するように設けられている。
ここで本実施の形態１に係る半導体スイッチング素子には、第２トレンチ５ｂが設けられている。この第２トレンチ５ｂは、エミッタ領域３及び導電領域２ｂの上面から半導体層１に達している。そして第２トレンチ５ｂは、エミッタ領域３、ベース領域２ａ、電荷蓄積層４及び導電領域２ｂと隣接する。第２トレンチ５ｂの深さは、第１トレンチ５ａの深さよりも浅く、第２トレンチ５ｂの幅は、第１トレンチ５ａの幅よりも狭い。
第１ゲート電極６ａは、第１トレンチ５ａ内に第１ゲート酸化膜７ａを介して配設されている。同様に、第２ゲート電極６ｂは、第２トレンチ５ｂ内に第２ゲート酸化膜７ｂを介して配設されている。なお、第２ゲート電極６ｂの深さは、第１ゲート電極６ａの深さよりも浅くなっている。エミッタ領域３と半導体層１との間に介在するベース領域２ａのうち、第１及び第２ゲート電極６ａ，６ｂの周縁部はチャネル領域として機能する。
＜動作＞
本実施の形態１に係る半導体スイッチング素子の動作について説明する。図２及び図３において、エミッタ電極９とコレクタ電極１２との間に所定の正のコレクタ電圧ＶＣＥを印加した状態で、エミッタ電極９と第１ゲート電極６ａとの間、及び、エミッタ電極９と第２ゲート電極６ｂとの間のそれぞれに所定の正のゲート電圧ＶＧＥを印加してゲートをオン状態にしたとする。このときベース領域２ａのチャネル領域がＰ型からＮ型に反転してチャネルが形成され、このチャネルを通じて電子がエミッタ電極９から半導体層１に注入される。この注入された電子によりコレクタ領域１１と半導体層１との間が順バイアス状態となり、正孔（ホール）がコレクタ領域１１から半導体層１に注入される。これにより、半導体層１の抵抗が大幅に下がり、半導体スイッチング素子のオン抵抗が大幅に下がることによって、電流容量は増大する。さらに電荷蓄積層４により、コレクタ領域１１から供給された正孔が電荷蓄積層４直下に貯まるため、半導体スイッチング素子のオン抵抗をさらに下げる効果を得ることができる。
次に、本実施の形態１に係る半導体スイッチング素子のオン状態からオフ状態にターンオフする際の動作について説明する。図１及び図２において、エミッタ電極９と第１ゲート電極６ａとの間、及び、エミッタ電極９と第２ゲート電極６ｂとの間に印加されるゲート電圧ＶＧＥを、正からゼロまたは負（逆バイアス）にする。これにより、Ｎ型に反転していたチャネル領域がＰ型に戻り、エミッタ電極９から半導体層１への電子の注入が止まる。電子の注入の停止によりコレクタ領域１１から半導体層１への正孔の注入も止まる。その後、半導体層１に蓄積されていた電子はコレクタ電極１２へ、半導体層１に蓄積されていた正孔はエミッタ電極９へ回収されるか、または互いに再結合して消滅する。
この際、エミッタ電極９とコレクタ電極１２と間に所定の正のコレクタ電圧ＶＣＥが素子に印加されるため、半導体層１とベース領域２ａとからなるＰＮ接合部と、第２トレンチ５ｂの底部とには、最大電界が印加される。ここで、電荷蓄積層４は所定の距離以下の間隔で配設されたトレンチに挟まれており、電荷蓄積層４は導電領域２ｂ下に設けられていないことから、オフ状態では電荷蓄積層４が空乏化する。このため、コレクタ電圧ＶＣＥが素子に印加されても素子の耐圧は低下しない。
また、第２トレンチ５ｂの深さは、第１トレンチ５ａの深さよりも浅いので、半導体層１とベース領域２ａとからなるＰＮ接合部と、第２トレンチ５ｂの底部とが近くなる。つまり、最大電界が印加される部分同士が近くなる。これにより、電界のバランスが取りやすくなるので、この箇所で耐圧が低下することを抑制することができる。
＜製造方法＞
図４〜図１４は、本実施の形態１に係る半導体スイッチング素子の製造方法の一例を示す図であり、具体的には、製造工程の各段階における半導体スイッチング素子の状態を示す断面図である。なお、図４（ａ）〜図１４（ａ）は、図１のＡ−Ａ’線における断面状態を示し、図４（ｂ）〜図１４（ｂ）は、図１のＢ−Ｂ’線における断面状態を示す。
図４（ａ）及び図４（ｂ）に示す工程において、Ｎ−型のシリコンを含む基板３１を用意する。なお、基板３１は、例えば窒化ガリウム及び炭化珪素などのワイドバンドギャップ半導体を含む基板であってもよい。
次に図５（ａ）及び図５（ｂ）に示す工程において、基板３１の上部にＰ型の不純物を拡散することによりＰ型領域２を形成する。このＰ型領域２は、最終的には概ねベース領域２ａ及び導電領域２ｂとなる。基板３１のＰ型領域２以外の部分は、最終的には概ね半導体層１となる。そこで、以下では、基板３１のＰ型領域２以外の部分を半導体層１として説明する。
それから図６（ａ）及び図６（ｂ）に示す工程で、Ｐ型領域２の上部の一部にエミッタ領域３を形成し、半導体層１とＰ型領域２との間の部分の一部に電荷蓄積層４を形成する。このとき、エミッタ領域３の平面視でのパターンと、電荷蓄積層４の平面視でのパターンとは同じであることから、同じフォトマスクを用いて不純物注入の加速電圧を変えるだけで、エミッタ領域３及び電荷蓄積層４をほぼ同時に形成することができる。
図７（ａ）及び図７（ｂ）に示す工程で、Ｐ型領域２の上部の別の一部に高濃度領域１３を形成する。
次に図８（ａ）及び図８（ｂ）に示す工程で、エミッタ領域３、Ｐ型領域２及び電荷蓄積層４を貫通する第１トレンチ５ａを形成するとともに、エミッタ領域３の端部と隣接してＰ型領域２を貫通する第２トレンチ５ｂを形成する。このとき、第２トレンチ５ｂの幅を、第１トレンチ５ａの幅より狭くすることで、マイクロローディング効果により同じエッチング工程で深さが異なる第１及び第２トレンチ５ａ，５ｂを同時に形成することができる。第２トレンチ５ｂを形成することにより、Ｐ型領域２は、ベース領域２ａと導電領域２ｂとに分離される。なお、以上の工程によって、ベース領域２ａ、導電領域２ｂ、エミッタ領域３及び電荷蓄積層４が形成されたが、これらの形成順は上記の順に限ったものではない。
それから図９（ａ）及び図９（ｂ）に示す工程で、第１トレンチ５ａ内に第１ゲート酸化膜７ａを形成し、第２トレンチ５ｂ内に第２ゲート酸化膜７ｂを形成する。そして、第１トレンチ５ａ内に第１ゲート酸化膜７ａを介して第１ゲート電極６ａを埋設し、第２トレンチ５ｂ内に第２ゲート酸化膜７ｂを介して第２ゲート電極６ｂを埋設する。それから、第１及び第２ゲート電極６ａ，６ｂの上面、及び、第１及び第２ゲート電極６ａ，６ｂの周辺部分の上部を覆う絶縁膜８を形成する。
図１０（ａ）及び図１０（ｂ）に示す工程で、導電領域２ｂ、エミッタ領域３及び高濃度領域１３のうち絶縁膜８から露出した部分と、絶縁膜８とを覆うエミッタ電極９を形成する。
図１１（ａ）及び図１１（ｂ）に示す工程で、半導体層１の裏面を研磨して、半導体層１の厚さを所定の厚さに調節する。次に図１２（ａ）及び図１２（ｂ）に示す工程で、半導体層１の裏面から予め定められた深さにバッファ領域１０を形成する。それから図１３（ａ）及び図１３（ｂ）に示す工程で、バッファ領域１０の下面上にコレクタ領域１１を形成する。最後に図１４（ａ）及び図１４（ｂ）に示す工程で、コレクタ領域１１の下面上にコレクタ電極１２を形成する。以上の工程によって、図２及び図３に示した本実施の形態１に係る半導体スイッチング素子が得られる。
＜実施の形態１のまとめ＞
以上のような本実施の形態１に係る半導体スイッチング素子によれば、図２３の第２関連スイッチング素子から第１ゲート電極６ａを部分的に間引いた構成であっても、オフ状態時の耐圧の低下を抑制することができる。さらに第２トレンチ５ｂの深さは、第１トレンチ５ａの深さよりも浅いので、半導体層１とベース領域２ａとからなるＰＮ接合部と、第２トレンチ５ｂの底部とが近くなる。これにより、電界のバランスが取りやすくなるので、この箇所で耐圧が低下することを抑制することができる。また、導電領域２ｂ内にゲート電極を設けないことにより、素子の寄生容量を低減することができる。この結果、ゲートを駆動する電流の増大抑制、及び、スイッチング速度の低減抑制が可能となる。
＜実施の形態１の変形例＞
図１５は、実施の形態１の変形例に係る半導体スイッチング素子の構成を示すＡ−Ａ’線における断面図である。図１５に示すように、二つの導電領域２ｂの間における、ベース領域２ａ、エミッタ領域３、第１トレンチ５ａ、第１ゲート電極６ａ、及び、第１ゲート酸化膜７ａの数を、実施の形態１のこれらの数よりも増やしてもよい。このような構成であっても、実施の形態１と同様に耐圧の低下を抑制することができる。
図１６は、実施の形態１の別の変形例に係る半導体スイッチング素子の構成を示すＡ−Ａ’線における断面図である。図１６に示すように、導電領域２ｂの幅を、実施の形態１の導電領域２ｂの幅よりも広げてもよい。このような構成であっても、実施の形態１と同様に耐圧の低下を抑制することができる。
なお、以上の変形例は、後述する実施の形態２においても同様に適用可能である。
＜実施の形態２＞
本発明の実施の形態２に係る半導体スイッチング素子の平面構成は、実施の形態１に係る半導体スイッチング素子の平面構成（図１）と同じである。図１７及び図１８は、図１のＡ−Ａ’線及びＢ−Ｂ’線のそれぞれにおける断面図である。以下、本実施の形態２で説明する構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
図１７及び図１８に示すように、本実施の形態２に係る半導体スイッチング素子は、実施の形態１に係る半導体スイッチ素子の構成要素に加えて、Ｎ型を有するカソード領域１４を備えている。カソード領域１４は、Ｎ型の不純物によって形成された領域であり、導電領域２ｂ下方、かつ半導体層１下方に配設されている。
本実施の形態２では、カソード領域１４は、導電領域２ｂの真下、かつバッファ領域１０の下面上に配設されている。そして、カソード領域１４の側部は、コレクタ領域１１と隣接している。なお、カソード領域１４は、全ての導電領域２ｂ下方に配設されなくてもよく、１以上の導電領域２ｂ下方に配設されていればよい。このように構成された本実施の形態２に係る半導体スイッチング素子は、逆導通型絶縁ゲートトランジスターとして機能する。ここでの逆導通型絶縁ゲートトランジスターは、実施の形態１で説明した電荷蓄積型絶縁ゲートバイポーラトランジスターと、還流ダイオードとを有する。また、ここでの還流ダイオードは、カソード領域１４と、当該カソード領域１４上方の導電領域２ｂとを含む。
＜動作＞
本実施の形態２に係る半導体スイッチング素子の動作について説明する。なお、本実施の形態２に係る半導体スイッチング素子のうちの電荷蓄積型絶縁ゲートバイポーラトランジスターの動作は、実施の形態１で説明した動作と同じである。以下では、本実施の形態２に係る半導体スイッチング素子のうちの還流ダイオードの動作について説明する。
図１７及び図１８の構造において、エミッタ電極９とコレクタ電極１２との間に所定のしきい値を超える順バイアス（アノード電圧ＶＡＫ）を印加すると、導電領域２ｂから半導体層１に正孔が注入され、さらにカソード領域１４から半導体層１に電子が注入され、順方向電圧（ＶＦ）が大幅に下がる。この結果、エミッタ電極９とコレクタ電極１２との間に電流が流れる。ここで本実施の形態２に係る半導体スイッチング素子では、カソード領域１４の真上に電荷蓄積層４が配設されていない。このため、カソード領域１４から供給された電子が電荷蓄積層４によって妨げられることがないことから、より低い順方向電圧を得ることができる。
＜製造方法＞
図１９〜図２１は、本実施の形態２に係る半導体スイッチング素子の製造方法の一例を示す図であり、具体的には、一部の製造工程の各段階における半導体スイッチング素子の状態を示す断面図である。なお、図１９（ａ）〜図２１（ａ）は、図１のＡ−Ａ’線における断面状態を示し、図１９（ｂ）〜図２１（ｂ）は、図１のＢ−Ｂ’線における断面状態を示す。
まず、実施の形態１で説明した図４（ａ）及び図４（ｂ）に示す工程から図１２（ａ）及び図１２（ｂ）に示す工程までを行う。
次に図１９（ａ）及び図１９（ｂ）に示す工程で、導電領域２ｂの真下を除いて、バッファ領域１０の下面上にコレクタ領域１１を形成する。それから図２０（ａ）及び図２０（ｂ）に示す工程で、導電領域２ｂの真下、かつバッファ領域１０の下面上にカソード領域１４を形成する。最後に図２１（ａ）及び図２１（ｂ）に示す工程で、コレクタ領域１１及びカソード領域１４の下面上にコレクタ電極１２を形成する。以上の工程によって、図１７及び図１８に示した本実施の形態２に係る半導体スイッチング素子が得られる。
＜実施の形態２のまとめ＞
以上のような本実施の形態２に係る半導体スイッチング素子によれば、実施の形態１と同様に耐圧が低下することを抑制したり、素子の寄生容量を低減したりすることができる。また、カソード領域１４が、電荷蓄積層４がない導電領域２ｂ下方、かつ半導体層１下方に配設されている。このため、カソード領域１４から供給された電子が電荷蓄積層４によって妨げられることがないことから、より低い順方向電圧（ＶＦ）を得ることができる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１ 半導体層、２ａ ベース領域、２ｂ 導電領域、３ エミッタ領域、４ 電荷蓄積層、５ａ 第１トレンチ、５ｂ 第２トレンチ、６ａ 第１ゲート電極、６ｂ 第２ゲート電極、７ａ 第１ゲート酸化膜、７ｂ 第２ゲート酸化膜、１４ カソード領域。

Claims (6)

  1. 第１導電型を有する半導体層と、
    前記半導体層の上面のうちの第１面上に配設された電荷蓄積層と、
    前記電荷蓄積層上に配設された、第２導電型を有するベース領域と、
    前記ベース領域上に配設された、第１導電型を有するエミッタ領域と、
    前記半導体層の上面のうちの第２面上に配設された、第２導電型を有する導電領域と、
    前記エミッタ領域の上面から前記半導体層に達し、前記エミッタ領域、前記ベース領域及び前記電荷蓄積層と交差する第１トレンチ内に第１ゲート絶縁膜を介して配設された第１ゲート電極と、
    前記エミッタ領域及び前記導電領域の上面から前記半導体層に達し、前記エミッタ領域、前記ベース領域、前記電荷蓄積層及び前記導電領域と隣接する第２トレンチ内に第２ゲート絶縁膜を介して配設された第２ゲート電極と
    を備え、
    前記第２トレンチの深さが前記第１トレンチの深さよりも浅く、かつ、前記第２トレンチの幅が前記第１トレンチの幅よりも狭い、半導体スイッチング素子。
  2. 請求項１に記載の半導体スイッチング素子であって、
    前記エミッタ領域の平面視でのパターンと、前記電荷蓄積層の平面視でのパターンとが同じである、半導体スイッチング素子。
  3. 請求項１または請求項２に記載の半導体スイッチング素子であって、
    前記導電領域下方、かつ前記半導体層下方に配設された、第１導電型を有するカソード領域をさらに備える、半導体スイッチング素子。
  4. （ａ）第１導電型を有する半導体層の上面のうちの第１面上に配設される電荷蓄積層と、
    前記電荷蓄積層上に配設され、第２導電型を有するベース領域と、
    前記ベース領域上に配設され、第１導電型を有するエミッタ領域と、
    前記半導体層の上面のうちの第２面上に配設され、第２導電型を有する導電領域とを形成する工程と、
    （ｂ）前記エミッタ領域の上面から前記半導体層に達し、前記エミッタ領域、前記ベース領域及び前記電荷蓄積層と交差する第１トレンチを形成し、かつ、前記エミッタ領域及び前記導電領域の上面から前記半導体層に達し、前記エミッタ領域、前記ベース領域、前記電荷蓄積層及び前記導電領域と隣接する第２トレンチを形成する工程と、
    （ｃ）前記第１トレンチ内に第１ゲート絶縁膜を介して第１ゲート電極を形成し、かつ、前記第２トレンチ内に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と
    を備え、
    前記第２トレンチの深さが前記第１トレンチの深さよりも浅く、かつ、前記第２トレンチの幅が前記第１トレンチの幅よりも狭い、半導体スイッチング素子の製造方法。
  5. 請求項４に記載の半導体スイッチング素子の製造方法であって、
    前記エミッタ領域の平面視でのパターンと、前記電荷蓄積層の平面視でのパターンとが同じである、半導体スイッチング素子の製造方法。
  6. 請求項４または請求項５に記載の半導体スイッチング素子の製造方法であって、
    （ｄ）前記導電領域下方、かつ前記半導体層下方に、第１導電型を有するカソード領域を形成する工程をさらに備える、半導体スイッチング素子の製造方法。
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