JP2008235590A - 半導体装置 - Google Patents

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Abstract

【課題】 第１導電領域（一導電型半導体層）と第２導電領域（逆導電型領域または金属層）が接合し、これらの間に逆方向電圧を印加して高い耐圧を確保する半導体装置において、耐圧を向上させる場合には、一導電型半導体層の不純物濃度を低減したり、半導体層の厚みを増加させるなどの手法を採用しており、オン抵抗が増大するなどの問題があった。
【解決手段】 第１導電領域内の第１の深さに逆導電型の複数の第１埋め込み領域を設け、第２の深さに逆導電型の複数の第２埋め込み領域を設ける。第２埋め込み領域の距離（第２の距離）を、第１埋め込み領域の距離（第１の距離）より大きくする。逆方向電圧印加時には実際の接合部が臨界電界に達する以前に、第１埋め込み領域によって第１の深さにおいて水平方向の電界がピンチオフし、耐圧を向上させることができる。同様に、第１の深さにおける電界強度が臨界電界に達する以前に第２埋め込み領域によって第２の深さにおいて水平方向の電界がピンチオフし、耐圧を増加させることができる。
【選択図】 図１

Description

本発明は、半導体装置に関し、特にドリフト層の耐圧向上およびオン抵抗の低減を実現する半導体装置に関する。
図８には、従来の半導体装置の一例としてｐｎ接合ダイオード１５０の動作部の断面図を示す。
ｐｎ接合ダイオード１５０は、ｎ＋型半導体基板３１上にｎ−型半導体層３２を積層し、ｎ−型半導体層３２の表面に高濃度のｐ型不純物を拡散するなどしたｐ型不純物領域３３を設ける。ｐ型不純物領域３３の表面にはアノード電極３４を設け、ｎ＋型半導体基板３１の裏面には、カソード電極３５を設ける（例えば特許文献１参照。）。
特開平６−１０４４５５ （第１０頁、第１４図）
従来構造においては、電流の経路となるｎ−型半導体層３２の不純物濃度および厚みにより、耐圧は一義的に決定する。
図８の右図は、従来の構造において逆方向電圧印加時にｎ−型半導体層３２に広がる空乏層中の、電界強度Ｅの特性を示す図である。横軸がｐ型不純物領域３３とｎ−型半導体層３２のｐｎ接合部Ｊ’から主にｎ−型半導体層３２側に広がる空乏層中の電界強度Ｅであり、縦軸がｐｎ接合部Ｊ’からの距離（空乏層幅）Ｗである。
図８の如く空乏層中の電界強度Ｅは、ｐｎ接合部Ｊ’が最も高く、距離Ｗが大きくなる（深くなる）につれて単調に低下する。そしてアノード電極３４を接地し、カソード電極３５に逆方向電圧を印加すると、印加電圧の増加に伴い電界強度Ｅも上昇する。すなわち電界強度分布は破線の如く、電界強度Ｅが上昇する方向に変化し、ｐｎ接合ダイオード１５０は、実線の如く最も大きい電界強度Ｅ（ｐｎ接合部J’の電界強度）が臨界電界強度Ｅｃに達した時点でブレークダウンする。
耐圧は、臨界電界強度Ｅｃとそのときの空乏層幅Ｗで示される電界強度分布の積分面積で決定する。従来構造では、ｎ−型半導体層３２の不純物濃度と、その厚みによってのみ、耐圧が自ずと決まっていた。
図８の如くｐｎ接合ダイオード１５０の場合、ｐ型不純物領域３３とｎ−型半導体層３２およびｎ＋型半導体基板３１とが直列に配置され、順方向電圧印加時には電流が半導体基板の深さ方向に流れる。この場合、電流の抵抗に最も影響を及ぼすのは、低濃度不純物領域であるｎ−型半導体層３２となる。
つまり、装置の高耐圧化を実現するためにはｎ−型半導体層３２の不純物濃度を低くし、厚みを増加することが必要となるが、これにより抵抗値は増大し、装置のオン抵抗が増加してしまう。このため、耐圧の向上と装置のオン抵抗の低減を両立させることは非常に困難であった。
本発明は、かかる課題に鑑みてなされ、一導電型の半導体層よりなる第１導電領域と、該第１導電領域と接合する第２導電領域と、前記第１導電領域と前記第２導電領域との接合部から第１の深さの前記第１導電領域内に埋め込まれ、第１の距離で互いに離間された複数の逆導電型の第１埋め込み領域と、前記接合部から第２の深さの前記第１導電領域内に埋め込まれ、第２の距離で互いに離間された複数の逆導電型の第２埋め込み領域と、を具備することにより解決するものである。
本実施形態によれば、第１に、半導体装置の電流の経路となるｎ−型半導体層の不純物濃度を必要以上に低下させずに、またその厚みを必要最小限に抑制したままで、耐圧を向上させることができる。すなわち、第１導電領域であるｎ−型半導体層と第２導電領域とが接合を形成する半導体装置において、第１の深さに第１の距離で離間した複数のｐ型の第１埋め込み領域を設け、第２の深さに第２の距離で離間したｐ型の第２埋め込み領域を設ける構造を採用する。
そして、逆方向電圧印加によってｎ−型半導体層内が空乏化した際、ｎ−型半導体層と第２導電領域との接合部（例えばｐｎ接合部）に発生する電界の強度が臨界電界強度に達する以前に、ｎ−型半導体層の内部で水平方向の電界がピンチオフするように、第１埋め込み領域と第２埋め込み領域を配置する。
水平方向の電界がピンチオフした領域では、（ダイオードの場合）カソード電界の進入が抑制されて擬似的な接合部となり、以降その領域を起点として電界が上昇する。
具体的には、接合部の電界強度が臨界電界強度に達する以前に、第１の深さにおいて水平方向の電界がピンチオフし、第１の深さに擬似接合部を形成できる。更に逆方向電圧を上昇させると、擬似接合部を起点として電界が上昇する。電界が上昇する起点（擬似接合部）では、実際の接合部と同様に電界強度を高めることができる。つまり、従来構造では電界強度分布は接合部（ｐｎ接合部）から離れるにつれて単調に低下していたが、本実施形態では接合部から離れた領域で増分を発生させることができ、耐圧の向上が実現する。
また、第１埋め込み領域より下方に設けた第２埋め込み領域によって、擬似接合部の電界強度が臨界電界強度に達する以前に、第２の深さにおいて水平方向の電界がピンチオフし、第２の深さに他の擬似接合部を形成できる。以降はこの領域を基点として電界が上昇し、他の擬似接合部も実際の接合部と同様に電界強度を高めることができる。つまり電界強度分布に増分を発生させることができ、より耐圧を向上させることができる。
従来構造では高耐圧化を進めるほど、ｎ−型半導体層の不純物濃度を低減する必要があり、電流の経路となるｎ−型半導体層の抵抗値が高くなり、オン抵抗が増加する問題があった。
しかし、本実施形態では電界強度分布において、増分を発生させることができるので、従来構造と比較して電界強度の積分値（面積）を増加させることができる。すなわち、ｎ−型半導体層の不純物濃度が高くても、あるいはｎ−型半導体層の厚みを必要最小限に抑制しながら、従来より高い耐圧を得ることができる。
第２に、第２埋め込み領域間の第２の距離を、第１埋め込み領域間の第１の距離より大きくすることにより、電流経路の幅を広げることができる。従って埋め込み領域を設けることによる抵抗増加を抑制することができる。
第３に、第１導電領域であるｎ−型半導体層と第２導電領域との接合は、ｐｎ接合だけでなくショットキー接合であっても同様に実施できる。すなわち、ｐｎ接合ダイオード、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、バイポーラトランジスタ、ショットキーバリアダイオードなどさまざまなデバイスに適用できる。
第４に、第１埋め込み領域および第２埋め込み領域は、それ自身を空乏化させる必要はなく、これらの周囲のｎ−型半導体層が空乏化すれば十分である。従って製造工程上においても、ｎ−型半導体層の不純物濃度に応じて、第１および第２埋め込み領域の距離のみを調節すればよいので、耐圧の制御が容易である。
第５に、第１埋め込み領域および第２埋め込み領域のそれぞれの距離（第１の距離、第２の距離）を、上層の接合部（擬似接合部）が臨界電界強度に達する以前に、水平方向の電界がピンチオフする条件で選択する限り、ｎ−型半導体層の不純物濃度を従来より高めることも可能であり、抵抗成分の抑制も実現する。

本発明の実施の形態を図１から図７を用いて詳細に説明する。
本実施形態の半導体装置は、第１導電領域と、第２導電領域と、第１埋め込み領域と、第２埋め込み領域とから構成される。
第１導電領域は、一導電型のシリコン半導体層よりなり、第２導電領域は、第１導電領域と接合する。
第１埋め込み領域は、第１導電領域と第２導電領域との接合部から第１の深さの第１導電領域内に、第１の距離で互いに離間して複数埋め込まれる。第２埋め込み領域は、接合部から第２の深さの第１導電領域内に、第２の距離で互いに離間して複数埋め込まれる。
以下図面を参照して詳細に説明する。
まず、図１から図４を参照して、本発明の第１の実施形態を示す。第１の実施形態では、本発明の半導体装置の一例としてｐｎ接合ダイオード１０１を例に説明する。
図１は、ｐｎ接合ダイオードを示す図であり、図１（Ａ）が断面図、図１（Ｂ）が図１（Ａ）の一部の斜視図である。図１（Ｂ）では電極層を省略している。
図１（Ａ）を参照して、基板ＳＢは、ｎ＋型シリコン半導体基板１０上に例えばエピタキシャル成長などにより第１導電領域となるｎ−型半導体層１１を積層したものである。ｎ−型半導体層１１は、シリコン半導体層であり、一例として、不純物濃度は５Ｅ１５ｃｍ−３程度、厚みは１０μｍ程度である。
ｎ−型半導体層１１表面には、ｐ型不純物を拡散するなどして第２導電領域となるｐ型不純物領域１２ａを設ける。ｐ型不純物領域１２ａはｎ−型半導体層１１と接合し、ｐｎ接合ダイオード１０１が構成される。
ｐ型不純物領域１２表面には、例えばアルミニウム（Ａｌ）またはチタン（Ｔｉ）−Ａｌの金属層により、アノード電極１５ａが形成され、アノード電極１５ａと対向するｎ＋型シリコン半導体基板１０の主面（裏面）には、例えばＴｉ−ニッケル（Ｎｉ）−金（Ａｕ）などの蒸着金属層などによりカソード電極１６ａが形成される。
ｐｎ接合ダイオード１０１に順方向電圧（アノード電極１５ａに正電圧）が印加されると、順方向電流が流れる。一方、ｐｎ接合ダイオード１０１に逆方向電圧（カソード電極１６ｂに正電圧）が印加されると、ｐｎ接合部Ｊ１からｎ−型半導体層１１内に空乏層が広がり、所定の耐圧を確保する。
第１埋め込み領域２１は、ｎ−型半導体層１１内に埋め込まれたｐ型不純物領域であり、その不純物濃度は例えば１Ｅ１８ｃｍ−３程度である。第１埋め込み領域２１は、複数設けられ、それぞれｐｎ接合部Ｊ１から同等の第１の深さＤ１に位置する。
図１（Ｂ）を参照して、第１埋め込み領域２１は、図１（Ａ）の断面図として示される、基板ＳＢのＸＹ平面において例えば矩形状のパターンであり、Ｘ軸方向（第１の方向）に第１の距離Ｌ１で離間して設けられ、基板ＳＢのＺ軸方向（第２の方向）にも第１の距離Ｌ１で離間して複数設けられる。
すなわち、第１埋め込み領域２１は、ｎ−型半導体層１１内のＸＺ平面内に互いに第１の距離Ｌ１で離間して配置される。
第２埋め込み領域２２は、ｎ−型半導体層１１内に埋め込まれたｐ型不純物領域であり、その不純物濃度は、例えば１Ｅ１８ｃｍ−３程度である。第２埋め込み領域２２は、複数設けられ、それぞれ第１の深さＤ１より深く、ｐｎ接合部Ｊ１から同等の第２の深さＤ２に位置する。
第２埋め込み領域２２は図１（Ａ）の断面図として示される、基板ＳＢのＸＹ平面において、例えば矩形状のパターンであり、Ｘ軸方向（第１の方向）に第２の距離Ｌ２で離間して設けられ、基板ＳＢのＺ軸方向（第２の方向）にも第２の距離Ｌ２で離間して複数設けられる。
すなわち、第２埋め込み領域２２は、ｎ−型半導体層１１内のＸＺ平面内に互いに第２の距離Ｌ２で離間して配置される。
第１埋め込み領域２１と第２埋め込み領域２２は、それぞれの領域の中心がほぼ一致するよう配置され（図１（Ａ）参照）、第２の距離Ｌ２は、第１の距離Ｌ１より大きいとする。
また、第１埋め込み領域２１および第２埋め込み領域２２は、ｎ−型半導体層１１表面より深い位置に配置されており、金属層などとコンタクトすることによる直接的な電位の印加がないフローティング構造である。
図２は、ＸＺ平面における第１埋め込み領域２１のパターンを示す平面図である。
第２埋め込み領域２２は、好ましくは第１埋め込み領域２１と相似形でそれより小さく、第１埋め込み領域２１と中心をほぼ一致させて設けられるが、パターンは図２に示すものと同様であるので、図示は省略する。
例えば図２（Ａ）は、図１に示す第１埋め込み部２１のパターンである。第１埋め込み部２１は矩形状（好ましくは正方形状）でありＸ軸方向およびＺ軸方向にそれぞれ第１の距離Ｌ１で離間して並列に配置される。
図２（Ｂ）は、ＸＺ平面のパターンを円状にした場合である。３次元的には球形状または円柱状のパターンである。この場合、互いに等しい第１の距離Ｌ１で配置するには、図の如く３つの第１埋め込み領域２１が正三角形の頂点（領域の中心を結ぶ線の角度が全て６０度の方向）となるように交互に配置するとよい。
図２（Ｃ）は、ＸＺ平面のパターンが矩形状で、交互に配置した場合である。
また図２（Ｄ）はＸＺ平面のパターンを多角形状にした場合である。ここで多角形とは正五角形以上の正多角形、特に、第１埋め込み領域２１を互いに等しい第１の距離Ｌ１で配置するには、図の如く正六角形状が好適である。
図２（Ｅ）は、ＸＺ平面において第１の方向（または第２の方向）にのみ第１の距離Ｌ１で離間したパターンである。例えば図１（Ｂ）において１つのＺ軸方向に配置された第１埋め込み領域２１を連続させ、Ｚ軸方向に延在する１つ領域としてもよい。ＸＺ平面のパターンはストライプ形状となり、第１の距離Ｌ１で離間される。
尚、図ではＺ軸方向に延在し、Ｘ軸方向に第１の距離Ｌ１で離間するパターンを示したが、Ｘ軸方向に延在し、Ｚ軸方向に第１の距離Ｌ１で離間するパターンでも同様である。
図３を参照して、ｐｎ接合ダイオード１０１の動作について説明する。
ｐｎ接合ダイオード１０１は順方向電圧印加時にｎ−型半導体層１１が電流の経路となり、逆方向電圧印加時にはｎ−型半導体層１１に空乏層が広がり、電流を遮断するとともに所定の耐圧を確保する。
図３は、逆方向電圧印加時の本実施形態のｐｎ接合ダイオード１０１の動作を示す断面図（左図）と、各状態における電界強度分布（右図）である。断面図は図１（Ｂ）をＶ方向から見た概要図である。電界強度分布は、縦軸が、ｎ−型半導体層１１の垂直（図１（Ｂ）ではＹ軸）方向のｐｎ接合部Ｊ１からの距離（深さ）Ｗであり、横軸が左図の一点鎖線上における垂直方向の電界強度Ｅである。
図３（Ａ）左図の如く、ｐｎ接合ダイオード１０１に逆方向電圧を印加すると、ｎ−型半導体層１１と、ｐ型不純物領域１２ａとのｐｎ接合部Ｊ１から破線の如くｎ−型半導体層１１に空乏層ｄが広がる。空乏層ｄ内では、矢印の如くｎ−型半導体層１１の垂直方向にｎ型領域からｐ型領域に向かう電界（ダイオードの場合はカソード電界）が発生する。このときの電界強度分布は右図の如く、ｐｎ接合部Ｊ１から空乏層ｄ底部まで単調な低下を示す。
図３（Ｂ）左図は更に逆方向電圧を上昇させた場合であり、ｎ−型半導体層１１内全体が空乏化した状態である。このときの電界強度分布は、右図の実線の如くｐｎ接合部Ｊ１（電界強度Ｅ１）から空乏層ｄの底部（ｎ−型半導体層１１の底部）まで単調な低下を示す。
図３（Ｂ）左図を参照し、ｎ−型半導体層１１底部まで広がった空乏層ｄの内部ではｎ型領域からｐ型領域に向かって電界が発生する。すなわち矢印の如くｎ−型半導体層１１からｐ型不純物領域１２ａに向かって、ｎ−型半導体層１１の垂直方向に電界が発生する。またこのとき、第１の深さＤ１付近では、ｎ−型半導体層１１から第１埋め込み領域２１（およびその近傍）に向かって、ｎ−型半導体層１１の水平方向にも電界が発生する。また、同様に第２の深さＤ２付近では、ｎ−型半導体層１１から第２埋め込み領域２２（およびその近傍）に向かって、水平方向に電界が発生する。
以降、説明の便宜上、第１の深さＤ１までのｎ−型半導体層１１を第１半導体層１１１とし、第１の深さＤ１から第２の深さＤ２までのｎ−型半導体層１１を第２半導体層１１２、それより下層を第３半導体層１１３として説明する。また、第１の深さＤ１、第２の深さＤ２はそれぞれ、第１埋め込み領域２１、第２埋め込み領域２２の中心までの深さとする。
図３（Ｂ）の矢印の如く、第１半導体層１１１の底部（第１の深さＤ１）では、水平方向の電界と垂直方向の電界が存在している。そしてこれらは、ｎ−型半導体層１１が空乏化した直後はその強度がほぼ同等である。ところが第１埋め込み領域２１間の距離（第１の距離Ｌ１）が小さく設計されているため、逆方向電圧の増加に伴う水平方向の電界強度の上昇度が垂直方向より高くなっている。
逆方向電圧を、ｎ−型半導体層１１内が空乏化する程度から更に上昇させると、第１埋め込み領域２１間の水平方向の電界は急激に上昇し、第１の深さＤ１における垂直方向の電界より高くなる。そして、第１半導体層１１１底部は、垂直方向の電界が締め出され、第１半導体層１１１内部に進入することができなくなるピンチオフ状態となる。
この結果第１半導体層１１１底部は、擬似的なｐｎ接合部（以下擬似接合部ＰＪ）となってｐｎ接合部Ｊ１と同様に電界が発生する。
本実施形態では、ｐｎ接合部Ｊ１の電界強度Ｅ１が、臨界電界強度Ｅｃに達する以前に、第１半導体層１１１の底部（第１の深さＤ１）において水平方向の電界が垂直方向の電界を締め出し、ピンチオフするよう、第１埋め込み領域２１間の第１の距離Ｌ１が適切に選択される。
既述の如く、ｎ−型半導体層１１の全体が空乏化した直後の電界強度分布は、右図の実線の如くｐｎ接合部Ｊ１からｎ−型半導体層１１の底部まで単調に低下し、第１半導体層１１１底部では、ｐｎ接合部Ｊ１の電界強度Ｅ１より弱い電界強度となっている。しかし、逆方向電圧の上昇に伴って第１半導体層１１１底部の水平方向の電界が強くなり、垂直方向の電界を締め出した後は、擬似接合部ＰＪがｐｎ接合部Ｊ１と同等に機能する。
この状態で更に逆方向電圧を高めると、ｎ−型半導体層（第２半導体層１１２）から擬似接合部ＰＪに向かって垂直方向の電界が発生する。擬似接合部ＰＪの水平方向の電界はこの状態でも垂直方向の電界より強く、進入を阻止し、擬似接合部ＰＪの垂直方向の電界は上昇する。
すなわち電界強度分布は右図の破線の如く、第１の深さＤ１においてｐｎ接合部Ｊ１と同等（あるいはそれ以上）まで、電界を高めることができる。
尚、第２半導体層１１２の底部（第２の深さＤ２）にも、第１半導体層１１１と同様に水平方向の電界と垂直方向の電界が発生する。しかし、第２埋め込み領域２２間の第２の距離Ｌ２は、第１の距離Ｌ１より大きいため、この状態では水平方向の電界がピンチオフすることはない。
図３（Ｃ）は更に逆方向電圧を高めた状態である。空乏層ｄ内では、矢印の如くｎ−型半導体層１１から擬似接合部ＰＪに向かって垂直方向の電界が強まる。擬似接合部ＰＪの電界は徐々に高くなるが、第２の深さＤ２においても、ｎ−型半導体層１１から第２埋め込み領域２２（およびその近傍）に向かう水平方向の電界が急激に上昇し、垂直方向の電界より高くなる。そして、第２半導体層１１２底部において垂直方向の電界が締め出され、第２半導体層１１２内部に進入することができなくなるピンチオフ状態となる。
この結果、第２半導体層１１２底部は擬似的なｐｎ接合部となる。
本実施形態では、第１擬似接合部ＰＪ１の電界強度Ｅ２が、臨界電界強度Ｅｃに達する以前に、第２半導体層１１２の底部（第２の深さＤ２）において水平方向の電界が垂直方向の電界を締め出し、ピンチオフするよう、第２埋め込み領域２２間の第２の距離Ｌ２が適切に選択される。
図３（Ｃ）右図は、第２半導体層１１２の底部（第２の深さＤ２）で水平方向の電界がピンチオフした直後の電界強度分布を示す。
水平方向の電界のピンチオフにより第２半導体層１１２の底部が擬似的な接合部（以下第２擬似接合部ＰＪ２）となり、以降は第２擬似接合部ＰＪ２が実際のｐｎ接合部Ｊ１と同様に機能する。
すなわち、ピンチオフ直後の電界強度分布は第１擬似接合部ＰＪ１における電界強度Ｅ２から空乏層ｄの底部まで単調な低下を示す（破線）。ところで第１の深さＤ１では、第１擬似接合部ＰＪ１が形成されることにより、破線の如く単調に低下していた電界強度を高めることができ（図３（Ｂ））、第２半導体層１１２底部（第２の深さＤ２）で水平方向の電界がピンチオフするまで（電界強度Ｅ２まで）高めることができる。従って、電界強度分布においてハッチングの如く増分が発生する。
ｐｎ接合ダイオード１０１の耐圧は、電界強度分布の積分値（面積）で決まるため、電界強度分布に発生した増分によって、ｐｎ接合ダイオードの耐圧を向上させることができる。
例えば図３（Ｃ）右図において、破線で示す電界強度分布の耐圧が従来構造（図８）のブレークダウン時（図８の実線）の耐圧であるとする。
本実施形態の構造（図３（Ｃ）右図の実線）では、第１半導体層１１１ではハッチング領域ｂ１に相当する耐圧が従来構造より減少しているが、第２半導体層１１２および第３半導体層１１３ではハッチング領域ｂ２に相当する耐圧が増加している。図よりハッチング領域ｂ２の増分はハッチング領域ｂ１の減少分より大きいことは明らかである。すなわち、本実施形態では従来構造（図８）と比較して耐圧を向上させることができる。
図３（Ｄ）は更に逆方向電圧を高めた状態である。逆方向電圧の上昇に伴い、空乏層ｄ内では、矢印の如くｎ−型半導体層１１から第２擬似接合部ＰＪ２に向かって垂直方向の電界が強まる。第２の深さＤ２で水平方向の電界がピンチオフした直後は、水平方向の電界が垂直方向の電界より強いため、第２半導体層１１２に垂直方向の電界が進入することなく、第２擬似接合部ＰＪ２の電界が上昇する。
ここで、第３半導体層１１３には埋め込み領域が設けられていない。つまり、逆方向電圧の上昇に伴い第２擬似接合部ＰＪ２の電界が上昇するが、それより下層で水平方向の電界のピンチオフが起こらないまま垂直方向の電界が強くなる。そして、第２の深さＤ２において垂直方向の電界が臨界電界強度Ｅｃより強くなると、第２擬似接合部ＰＪ２がブレークダウンする。
すなわち、図３（Ｄ）の右図の如く、第２の深さＤ２では水平方向の電界がピンチオフした直後から電界が上昇するが、垂直方向の電界が強まり、第３半導体層１１３において水平方向の電界がピンチオフすることなく第２擬似接合部ＰＪ２の電界が臨界電界強度Ｅｃに到達するため、ブレークダウンする。
第２埋め込み領域２２を設けることにより、図３（Ｃ）右図の電界強度分布より更に増分が発生し、第１および第２埋め込み領域２１、２２を設けない従来構造（破線）と比較して、電界強度分布の増分（ハッチング部分）による耐圧向上が実現する。
図３（Ｄ）右図では、図３（Ｃ）右図と比較して更に第３半導体層１１３においてハッチング領域ｂ３の面積が増加している。従って、当該図の破線で示す従来構造のブレークダウン時の耐圧と比較して、更に耐圧を向上させることができる。
このように本実施形態では、第１埋め込み層２１および第２埋め込み層２２を、それより上層の接合部（実際のｐｎ接合部Ｊ１および第１擬似接合部ＰＪ１）の電界が臨界電界に達する以前に、埋め込み層間の水平方向の電界がピンチオフするような距離（第１の距離Ｄ１、第２の距離Ｄ２）で互いに離間して配置する。
これにより、ｎ−型半導体層の厚みおよび不純物濃度を同一とした従来構造のｐｎ接合ダイオードと比較して、耐圧を向上させることができる。
また埋め込み層間の距離（第１の距離Ｄ１、第２の距離Ｄ２）の条件を維持する限りにおいて、ｎ−型半導体層１１の不純物濃度を高めることができる。従って、ｐｎ接合ダイオードの低抵抗化も実現できる。
更に、第１埋め込み領域２１および第２埋め込み領域２２から広がる空乏層ｄによりカソード電界（基板ＳＢの垂直方向の電界）の進入を阻止できるので、リーク電流も抑制できる。
図４には、本実施形態のｐｎ接合ダイオード１０１に順方向電圧を印加した場合の断面図を示す。
第１埋め込み領域２１と第２埋め込み領域２２の距離（第１の距離Ｌ１、第２の距離Ｌ２）を密に設けることにより、埋め込み領域間の水平方向の電界はピンチオフし易くなり、カソード電界（基板ＳＢの垂直方向の電界）の遮断および耐圧向上には有利となる。しかし、ｎ−型半導体層１１は順方向電圧印加時には電流経路となるため、第１埋め込み領域２１と第２埋め込み領域２２が必要以上に蜜に配置されると、これらによってｎ−型半導体層１１を流れる電流の抵抗が増加する恐れがある。
しかし、本実施形態では、ｐｎ接合部Ｊ１から第１の深さＤ１に第１埋め込み領域２１を設けることで、ｐｎ接合部Ｊ１より深い位置に第１擬似接合部ＰＪ１を形成できる。そして、第１擬似接合部ＰＪ１では、臨界電界Ｅｃを超えない範囲において最大限の逆方向電圧を印加できる。
すなわち、第２の距離Ｌ２が第１の距離Ｌ１より大きくても、高い電圧の印加によりピンチオフさせることができる。従って、第２の距離Ｌ２を第１の距離Ｌ１より大きくし、矢印の如くドリフト電流の経路を基板ＳＢの下方ほど広く確保できるので、抵抗増大をある程度回避できる。
また既述の如く、第１埋め込み領域２１および第２埋め込み領域２２は、ｎ−型半導体層１１表面より深い位置に配置されており、金属層などとコンタクトすることによる直接的な電位の印加がないフローティング構造である。
ｎ−型半導体層１１は、ｐｎ接合ダイオード１０１の電流経路となる領域であるので、表面付近に電流経路に寄与しない領域（ここでは第１埋め込み領域２１および第２埋め込み領域２２）が配置されると、電流経路が初期（ｐｎ接合部Ｊ１近傍）から絞られ、オン抵抗が増加する恐れがある。しかし、本実施形態では、ｎ−型半導体層１１の表面から深い位置に第１埋め込み領域２１および第２埋め込み領域２２を設けるので、電流経路の阻害を抑制できる。
更に、第１埋め込み領域２１および第２埋め込み領域２２が金属層などとコンタクトし、直接的に電位が印加されると、その電位（例えば接地）によっては、オン状態でも両領域の周囲のｎ−型半導体層１１に空乏層がわずかながら形成されてしまい、これによっても電流経路が狭められる。
本実施形態では、第１埋め込み領域２１、第２埋め込み領域２２がフローティング状態であるので、オン状態でこれらの周囲に空乏層が形成されることはなく、電流経路を狭めることもない。
また、オン状態でもｐ型の第１埋め込み領域２１および第２埋め込み領域２２と、ｎ−型半導体層１１とのｐｎ接合が順方向バイアス状態とならないため、ｐ型の両領域からｎ−型半導体層１１へ正孔が注入されることもなく、スイッチング特性に優れている。
尚、本実施形態では、埋め込み層が２階層（第１埋め込み層２１および第２埋め込み層２２）の場合を例に説明しているが、埋め込み層の階層を３階層、４階層、・・と増加させてもよい。
例えば３階層では、第２埋め込み層より下方（第３の深さ）に、第３埋め込み層を設ける。第３埋め込み層は、第２の距離Ｌ２より大きい第３の距離で互いに離間される。
この場合には、第２擬似接合部ＰＪ２の電界強度が臨界電界強度Ｅｃに達する以前に、第３の深さにおいて水平方向の電界がピンチオフするよう、第３埋め込み層間の第３の距離を適切に選択する。
次に図５を参照して、本発明の第２の実施形態について、半導体装置がショットキーバリアダイオード１０２である場合を例に説明する。
基板ＳＢは、ｎ＋型シリコン半導体基板１０上に例えばエピタキシャル成長などにより第１導電領域となるｎ−型半導体層１１を積層したものである。ｎ−型半導体層１１は、シリコン半導体層であり、一例として、不純物濃度は５Ｅ１５ｃｍ−３程度、厚みは１０μｍ程度である。
ｎ−型半導体層１１表面には、第２導電領域となるショットキー金属層１２ｂを設ける。ショットキー金属層１２ｂは、例えばチタン（Ｔｉ）、モリブデン（Ｍｏ）等であり、ｎ−型半導体層１１表面とショットキー接合を形成し、ショットキーバリアダイオード１０２が構成される。
ショットキー金属層１２ｂ上には、例えばアルミニウム（Ａｌ）等の金属層により、アノード電極１５ｂが形成され、アノード電極１５ｂと対向するｎ＋型シリコン半導体基板１０の主面（裏面）には、例えばＴｉ−Ｎｉ−Ａｕなどの蒸着金属層などによりカソード電極１６ｂが形成される。
ショットキーバリアダイオード１０２に順方向電圧（アノード電極１５ｂに正電圧）が印加されると、電流が流れる。一方、ショットキーバリアダイオード１０２に逆方向電圧（カソード電極１６ｂに正電圧）が印加されると、ショットキー接合部Ｊ２を第１の起点としてｎ−型半導体層１１内に空乏層が広がり、この電界によって電流の経路を遮断するとともに、所定の耐圧を確保する。
第２の実施形態においても、ｎ−型半導体層１１内に、第１埋め込み層２１および第２埋め込み層２２を設ける。
第１埋め込み領域２１は、第１の距離Ｌ１で離間して複数設けられ、ショットキー接合部Ｊ２から同等の第１の深さＤ１に位置する。第２埋め込み領域２２は、第２の距離Ｌ２で離間して複数設けられ、第１の深さＤ１より深く、ショットキー接合部Ｊ２から同等の第２の深さＤ２に位置する。
第１埋め込み領域２１は、ｎ−型半導体層１１内のＸＺ平面内に互いに第１の距離Ｌ１で離間して配置され、第２埋め込み領域２２は、ｎ−型半導体層１１内のＸＺ平面内に互いに第２の距離Ｌ２で離間して配置される（図１（Ｂ）参照）。
第１埋め込み領域２１および第２埋め込み領域２２は、ｎ−型半導体層１１表面より深い位置に配置されており、金属層などとコンタクトすることによる直接的な電位の印加がないフローティング構造である。
これ以外の構成および逆方向電圧印加時の動作については、第１の実施形態と同様であるので、詳細な説明は省略するが、概略は以下の通りである。
第１埋め込み領域２１は、逆方向電圧印加によってｎ−型半導体層１１内が空乏化した際、ｎ−型半導体層１１と、第２導電領域であるショットキー金属層１２ｂとの接合部（ショットキー接合部Ｊ２）に発生する電界の強度が臨界電界強度に達する以前に、ｎ−型半導体層１１の内部で水平方向の電界がピンチオフするように、第１の距離Ｌ１で離間して配置される。
第１の深さＤ１において水平方向の電界がピンチオフすると、ｎ−型半導体層１１の垂直方向の電界（カソード電界）の第１半導体層１１１への進入が遮断されて第１擬似接合部ＰＪ１が形成される。その後逆方向電圧の上昇に伴い、第１擬似接合部ＰＪ１を起点として電界が上昇する。第１擬似接合部ＰＪ１では、実際のショットキー接合部Ｊ２と同様に電界強度を高めることができる。
第２埋め込み領域２２は、第１擬似接合部ＰＪ１に発生する電界の強度が臨界電界強度に達する以前に、ｎ−型半導体層１１の内部で水平方向の電界がピンチオフするように、第２の距離Ｌ２で離間して配置される。
第２の深さＤ２において水平方向の電界がピンチオフすると、ｎ−型半導体層１１の垂直方向の電界（カソード電界）の第２半導体層１１２への進入が遮断されて第２擬似接合部ＰＪ２が形成される。その後逆方向電圧の上昇に伴い、第２擬似接合部ＰＪ２を起点として電界が上昇する。
更に逆方向電圧を上昇させると、第３半導体層１１３では水平方向の電界がピンチオフしないため、第２擬似接合部ＰＪ２の電界が臨界電界強度に達してショットキーバリアダイオード１０２はブレークダウンする。
これにより、ｎ−型半導体層１１の厚みおよび不純物濃度が同一の従来のショットキーバリアダイオードと比較して、電界強度分布に増分が発生し（図３（Ｄ）参照）、耐圧を高めることができる。
また、ショットキーバリアダイオード１０２ではショットキー接合部Ｊ２にかかる電界強度が高いほど、リーク電流が大きくなることが一般的に知られている。本実施形態によれば、ショットキー接合部Ｊ２にかかる電界強度を埋め込み領域が抑制することにより、リーク電流を低減することが可能となる。
次に図６を参照して、本発明の第３の実施形態について、半導体装置が絶縁ゲート型半導体装置（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）１０３である場合を例に説明する。また断面図においては動作領域の一部を抜粋して示し、
第１の実施形態と同一構成要素は同一符号で示し、その詳細な説明を省略する。
基板ＳＢは、ｎ＋型シリコン半導体基板１０上に第１導電領域となるｎ−型半導体層１１を設けてドレイン領域とする。ｎ−型半導体層１１表面には、ｐ型の不純物を拡散するなどして、第２導電領域となるチャネル領域１２ｃを設ける。ｎ−型半導体層１１とチャネル領域１２ｃはｐｎ接合する。
トレンチ３は、チャネル領域１２ｃを貫通してｎ−型半導体層１１まで到達させる。トレンチ３は、一般的にはｎ−型半導体層１１の一主面の平面パターンにおいて格子状またはストライプ状にパターニングする。
トレンチ３の内壁にはゲート酸化膜４を設ける。ゲート酸化膜４の膜厚は、ＭＯＳＦＥＴの駆動電圧に応じて数百Å程度とする。また、トレンチ３内部には導電材料を埋設してゲート電極５を設ける。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るために例えばｎ型不純物が導入されている。
ソース領域６は、トレンチ３に隣接したチャネル領域１２ｃ表面にｎ型不純物を注入したｎ＋型不純物領域である。また、隣接するソース領域６間のチャネル領域１２ｃ表面には、ｐ＋型不純物の拡散領域であるボディ領域７を設け、基板の電位を安定化させる。これにより隣接するトレンチ３で囲まれた部分がＭＯＳトランジスタの１つのセルとなり、これが多数個集まってＭＯＳＦＥＴが構成される。
ゲート電極５は層間絶縁膜８で被覆され、ソース電極１５ｃはアルミニウム（Ａｌ）等をスパッタして所望の形状にパターンニングした金属電極である。
ゲート電極５は、連結部により基板上に引き出され、半導体基板の周囲を取り巻くゲート連結電極まで延在され、ゲートパッド電極（いずれも不図示）に接続する。
ドレイン電極１６ｃは、蒸着金属層などにより基板ＳＢの他の主面側に設けられる。
ＭＯＳＦＥＴ１０３の場合、オン状態ではドレイン電極１６ｃに正電圧、ソース電極１５ｃに負電圧、ゲート電極５に正電圧を印加することによりチャネルが形成され、電流が流れる。一方、オフ状態ではドレイン電極１６ｃに正電圧、ソース電極１５ｃに負電圧、ゲート電極５を負電圧にすることによりチャネルが遮断され、電流の経路を遮断するとともに、ｐｎ接合部（チャネル領域１２ｃとｎ−型半導体層１１の接合部）Ｊ１から空乏層が広がり、所定の耐圧を確保する。
第３の実施形態においても、電流の経路となるｎ−型半導体層１１内に、第１埋め込み層２１および第２埋め込み層２２を設ける。これらの構成は第１の実施形態と同様であり、ＭＯＳＦＥＴのオフ時の状態は、第１の実施形態の逆方向電圧印加時の状態と同様であるので、説明は省略する。
ＭＯＳＦＥＴ１０３の場合も、耐圧を向上させるには、従来ではｎ−型半導体層の不純物濃度を低減したり、その厚みを厚くするなどの手法を採用しており、オン抵抗の増大が問題であった。
しかし本実施形態によれば、ＭＯＳＦＥＴ１０３のオフ時には、ｎ−型半導体層１１が空乏化し、第１の深さＤ１において水平方向の電界がピンチオフすることにより第１擬似接合部ＰＪ１が形成され、ｐｎ接合部Ｊ１と同等まで電界を高めることができる。また、第２の深さＤ２において水平方向の電界がピンチオフすることにより第２擬似接合部ＰＪ２が形成され、ｐｎ接合部Ｊ１（第１擬似接合部ＰＪ１）と同等まで電界を高めることができる。これにより、電界強度分布に増分を発生させることができる（図３）。
従って、ｎ−型半導体層１１の厚みおよび不純物濃度が同一の従来構造と比較して、耐圧を向上させることができる。
尚、ＭＯＳＦＥＴ１０３の場合、オン状態でもドレイン電極２１に正電圧が印加されているので、ｎ−型半導体層１１とチャネル領域１２のｐｎ接合に空乏層が若干広がる。すなわち本実施形態では、第１の距離Ｌ１および第２の距離Ｌ２は、第１の実施形態の条件に加えて、オン状態の電圧でも第１の深さＤ１および第２の深さＤ２における水平方向の電界がピンチオフしない程度の距離が適宜選択される。
以上、第３の実施形態ではＭＯＳＦＥＴ１０３を例に説明したが、ｎ＋型シリコン半導体基板の下方にｐ型半導体基板を設けたバイポーラ素子であるＩＧＢＴ（Insulated Gate Bipolar Transistor）であっても同様に実施できる。
次に、図７を参照して本発明の第４の実施形態として半導体装置がバイポーラトランジスタ１０４の場合を例に説明する。尚、第１の実施形態と同一構成要素は同一符号で示し、詳細な説明は省略する。
図７はバイポーラトランジスタ１０４の動作領域の一部を示す断面図である。
基板ＳＢは、ｎ＋型シリコン半導体基板１０上にエピタキシャル成長などによりｎ−型半導体層１１を積層したものであり、コレクタ領域を構成する。第１導電領域となるｎ−型半導体層１１の表面にｐ型不純物を拡散するなどして第２導電領域となるベース領域１２ｄが設けられる。ｎ−型半導体層１１とベース領域１２ｄは、ｐｎ接合する。ベース領域１２ｄ表面には、高濃度のｎ型不純物領域であるエミッタ領域１３を選択的に設ける。
ｎ−型半導体層１１の一主面側には、絶縁膜１９に設けたコンタクトホールを介してベース領域１２ｄ、エミッタ領域１３とそれぞれ接続するベース電極１５ｄｂ、エミッタ電極１５ｄｅを設ける。ベース電極１５ｄｂは、基板ＳＢ表面の絶縁膜１７上に延在された低抵抗化したポリシリコンなどの導電層１８を介して、ベース領域１２ｄと接続する。またエミッタ電極１５ｄｅは、基板ＳＢ表面に設けられた低抵抗化したポリシリコンなどの導電層１４を介して、エミッタ領域１３と接続する。基板ＳＢの他の主面側にはコレクタ電極１６ｄを設ける。
第４の実施形態においても、電流の経路となるｎ−型半導体層１１内に、第１埋め込み層２１および第２埋め込み層２２を設ける。これらの構成および逆方向電圧印加時の状態は、第１の実施形態と同様であるので、説明は省略する。
バイポーラトランジスタ１０４の場合も、耐圧を向上させるには、従来ではｎ−型半導体層の不純物濃度を低減したり、その厚みを厚くするなどの手法を採用しており、オン抵抗の増大が問題であった。
しかし、本実施形態によれば、逆方向電圧印加時には、ｎ−型半導体層１１とベース領域１２ｄの接合部（ｐｎ接合部Ｊ１）から広がった空乏層により、ｎ−型半導体層１１が空乏化し、第１の深さＤ１において水平方向の電界がピンチオフすることにより第１擬似接合部ＰＪ１が形成され、ｐｎ接合部Ｊ１と同等まで電界を高めることができる。また、第２の深さＤ２において水平方向の電界がピンチオフすることにより第２擬似接合部ＰＪ２が形成され、ｐｎ接合部Ｊ１（第１擬似接合部ＰＪ１）と同等まで電界を高めることができる。これにより、電界強度分布に増分を発生させることができる（図３）。
従って、ｎ−型半導体層１１の厚みおよび不純物濃度が同一の従来構造と比較して、耐圧を向上させることができる。
尚、バイポーラトランジスタの場合、順方向電圧印加時にもコレクタ電極１６ｄに正電圧が印加されているので、ｎ−型半導体層１１とベース領域１２ｄのｐｎ接合部Ｊ１に空乏層ｄが若干広がる。すなわち本実施形態では、第１の距離Ｌ１および第２の距離Ｌ２は、順方向電圧印加時の電圧で第１の深さＤ１および第２の深さＤ２の水平方向の電界がピンチオフしない程度の距離が適宜選択される。
本発明の半導体装置を説明するための（Ａ）断面図、（Ｂ）斜視図である。 本発明の半導体装置を説明するための平面図である。 本発明の半導体装置を説明するための概要図である。 本発明の半導体装置を説明するための断面図である。 本発明の半導体装置を説明するための断面図である。 本発明の半導体装置を説明するための断面図である。 本発明の半導体装置を説明するための断面図である。 従来の半導体装置を説明するための概要図である。
符号の説明
３ トレンチ
４ ゲート酸化膜
５ ゲート電極
６ ソース領域
７ ボディ領域
１０ ｎ＋型半導体基板
１１ ｎ−型半導体層
１２ａ ｐ型不純物領域
１２ｂ ショットキー金属層
１２ｃ チャネル領域
１２ｄ ベース領域
１３ エミッタ領域
１４ 導電層
１５ａ、１５ｂ アノード電極
１５ｃ ソース電極
１５ｄｂ ベース電極
１５ｄｅ エミッタ電極
１６ａ、１６ｂ カソード電極
１６ｃ ドレイン電極
１６ｄ、 コレクタ電極
１７ 絶縁膜
１８ 導電層
１９ 絶縁膜
２１ 第１埋め込み領域
２２ 第２埋め込み領域
３１ ｎ＋型半導体基板
３２ ｎ−型半導体層
３３ ｐ型不純物領域
３４ アノード電極
３５ カソード電極
１０１ ｐｎ接合ダイオード
１０２ ショットキーバリアダイオード
１０３ ＭＯＳＦＥＴ
１０４ バイポーラトランジスタ
１１１ 第１半導体層
１１２ 第２半導体層
１１３ 第３半導体層
１５０ ｐｎ接合ダイオード
ＳＢ 半導体基板
Ｊ１、Ｊ’ ｐｎ接合部
Ｊ２ ショットキー接合部
ＰＪ 擬似接合部
ＰＪ１ 第１擬似接合部
ＰＪ２ 第２擬似接合部

Claims (12)

  1. 一導電型の半導体層よりなる第１導電領域と、
    該第１導電領域と接合する第２導電領域と、
    前記第１導電領域と前記第２導電領域との接合部から第１の深さの前記第１導電領域内に埋め込まれ、第１の距離で互いに離間された複数の逆導電型の第１埋め込み領域と、
    前記接合部から第２の深さの前記第１導電領域内に埋め込まれ、第２の距離で互いに離間された複数の逆導電型の第２埋め込み領域と、
    を具備することを特徴とする半導体装置。
  2. 前記第２の深さは前記第１の深さより深いことを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の距離は前記第１の距離より大きいことを特徴とする請求項１に記載の半導体装置。
  4. 前記第１の埋め込み領域は、互いに一定距離で離間して配置されることを特徴とする請求項１に記載の半導体装置。
  5. 前記第２の埋め込み領域は、互いに一定距離で離間して配置されることを特徴とする請求項１に記載の半導体装置。
  6. 前記第１の距離は、逆方向電圧印加時に前記接合部の電界強度が臨界電界強度に達する以前に前記第１の深さにおける前記半導体層の水平方向の電界がピンチオフする距離が選択されることを特徴とする請求項１に記載の半導体装置。
  7. 前記第２の距離は、前記半導体層の前記第１の深さの電界強度が臨界電界強度に達する以前に前記第２の深さにおける前記半導体層の水平方向の電界がピンチオフする距離が選択されることを特徴とする請求項６に記載の半導体装置。
  8. 前記第２導電領域は、前記第１導電領域表面とショットキー接合を形成する金属層であることを特徴とする請求項１に記載の半導体装置。
  9. 前記第２導電領域は、前記第１導電領域の表面に設けられ該第１導電領域とｐｎ接合を形成する逆導電型の不純物領域であることを特徴とする請求項１に記載の半導体装置。
  10. 前記第２導電領域は、絶縁ゲート型半導体素子のチャネル領域であることを特徴とする請求項９に記載の半導体装置。
  11. 前記第２導電領域は、バイポーラトランジスタのベース領域であることを特徴とする請求項９に記載の半導体装置。
  12. 前記第１導電領域は、シリコン半導体層であることを特徴とする請求項１に記載の半導体装置。
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