JPWO2019159471A1 - 半導体装置 - Google Patents

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Abstract

コンタクト開口の端部における電流集中を緩和する。アノード領域と、カソード領域と、カソード領域の上方に設けられた埋め込み領域と、半導体基板の上面の上方に配置され、且つ、アノード領域の一部を露出させるコンタクト開口が設けられた層間絶縁膜と、コンタクト開口においてアノード領域と接触している上面側電極とを備え、埋め込み領域は、半導体基板の上面と垂直な断面において、コンタクト開口の下方の領域から、コンタクト開口の端部の下方を通って、層間絶縁膜の下方の領域まで連続して設けられた端部埋め込み領域を含み、半導体基板の上面と平行な第１方向において、層間絶縁膜の下方に設けられた端部埋め込み領域は、コンタクト開口の下方に設けられた端部埋め込み領域よりも短い半導体装置を提供する。

Description

本発明は、半導体装置に関する。
従来、半導体基板上の絶縁膜にコンタクト用の開口を設けて、半導体基板とアノード電極とを接続する半導体装置が知られている（例えば、特許文献１参照）。
特許文献１ 国際公開２０１４／１５６８４９号
 解決しようとする課題
コンタクト開口の端部には電流が集中しやすいので、電流集中を緩和することが好ましい。
一般的開示
（項目１）
上記課題を解決するために、本発明の一つの態様においては、第１導電型のドリフト領域が設けられた半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板の上面とドリフト領域との間に設けられた第２導電型のアノード領域を備えてよい。半導体装置は、半導体基板の下面とドリフト領域との間に設けられた、ドリフト領域よりもドーピング濃度の高い第１導電型のカソード領域を備えてよい。半導体装置は、カソード領域の上方に設けられた第２導電型の埋め込み領域を備えてよい。半導体装置は、半導体基板の上面の上方に配置され、且つ、アノード領域の一部を露出させるコンタクト開口が設けられた層間絶縁膜を備えてよい。半導体装置は、コンタクト開口においてアノード領域と接触している上面側電極を備えてよい。埋め込み領域は、半導体基板の上面と垂直な断面において、コンタクト開口の下方の領域から、コンタクト開口の端部の下方を通って、層間絶縁膜の下方の領域まで連続して設けられた端部埋め込み領域を含んでよい。半導体基板の上面と平行な第１方向において、層間絶縁膜の下方に設けられた端部埋め込み領域は、コンタクト開口の下方に設けられた端部埋め込み領域よりも短くてよい。
（項目２）
層間絶縁膜の下方に設けられた端部埋め込み領域の第１方向における長さが、２０μｍ以上であってよい。
（項目３）
埋め込み領域は、予め定められたスリット幅の間隔で、第１方向において分離して設けられていてよい。層間絶縁膜の下方に設けられた端部埋め込み領域の第１方向における長さが、スリット幅よりも大きくてよい。
（項目４）
半導体基板の上面と垂直な断面において、アノード領域は、コンタクト開口の下方の領域から、コンタクト開口の端部の下方を通って、層間絶縁膜の下方の領域まで設けられてよい。第１方向において、層間絶縁膜の下方に設けられた端部埋め込み領域は、層間絶縁膜の下方に設けられたアノード領域よりも短くてよい。
（項目５）
半導体基板の上面と垂直な断面において、カソード領域は、コンタクト開口の下方の領域から、コンタクト開口の端部の下方を通って、層間絶縁膜の下方の領域まで設けられていてよい。第１方向において、層間絶縁膜の下方に設けられた端部埋め込み領域は、層間絶縁膜の下方に設けられたカソード領域よりも短くてよい。
（項目６）
第１方向において、層間絶縁膜の下方に設けられた端部埋め込み領域は、層間絶縁膜の下方に設けられたカソード領域よりも１０μｍ以上短くてよい。
（項目７）
半導体基板の上面と垂直な断面において、アノード領域およびカソード領域は、コンタクト開口の下方の領域から、コンタクト開口の端部の下方を通って、層間絶縁膜の下方の領域まで設けられていてよい。第１方向において、層間絶縁膜の下方に設けられたカソード領域は、層間絶縁膜の下方に設けられたアノード領域よりも短くてよい。
（項目８）
第１方向において、層間絶縁膜の下方に設けられたカソード領域の長さは、層間絶縁膜の下方に設けられたアノード領域の長さの半分以上であってよい。
（項目９）
アノード領域の半導体基板の上面と垂直な第２方向における厚みよりも、第１方向におけるカソード領域の端部とアノード領域の端部との距離のほうが大きくてよい。
（項目１０）
半導体基板の上面と垂直な第２方向における層間絶縁膜の厚みよりも、第１方向におけるカソード領域の端部とアノード領域の端部との距離のほうが大きくてよい。
（項目１１）
半導体基板の上面と垂直な断面において、アノード領域は端部に湾曲部を有していてよい。カソード領域は、湾曲部の下方には設けられていなくてよい。
（項目１２）
第１方向において、コンタクト開口の下方に設けられた端部埋め込み領域の長さは、半導体基板の厚み以上であってよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一つの実施形態に係る半導体装置１００の上面の構造を示す図である。 図１に示したＡ−Ａ断面の一例を示す図である。 アノード領域１６の端部１５近傍を拡大した断面図である。 半導体装置１００の他の例におけるＹＺ断面を示す図である。 図４におけるＢ−Ｂ断面のドーピング濃度分布例を示す図である。 比較例に係る半導体装置２００の構造例を示す図である。 半導体装置１００および半導体装置２００の、順方向電圧−順方向電流特性の一例を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の上面と垂直な深さ方向をＺ軸とする。
各実施例においては、第１導電型をｎ型、第２導電型をｐ型とした例を示しているが、第１導電型をｐ型、第２導電型をｎ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。また、本明細書においてｐ＋型（またはｎ＋型）と記載した場合、ｐ型（またはｎ型）よりもドーピング濃度が高いことを意味し、ｐ−型（またはｎ−型）と記載した場合、ｐ型（またはｎ型）よりもドーピング濃度が低いことを意味する。
本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化した不純物の濃度を指す。本明細書において、ドナーおよびアクセプタの濃度差をドーピング濃度（ネットドーピング濃度またはキャリア濃度とも称される）とする場合がある。また、ドーピング領域におけるドーピング濃度分布のピーク値を、当該ドーピング領域におけるドーピング濃度とする場合がある。
図１は、本発明の一つの実施形態に係る半導体装置１００の上面の構造を示す図である。半導体装置１００は、半導体基板１０を備える。半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０はシリコン基板である。本明細書では、上面視における半導体基板１０の外周の端部を、外周端１４０とする。上面視とは、半導体基板１０の上面側からＺ軸と平行に見た場合を指す。
半導体装置１００は、活性部１２０およびエッジ終端構造部９０を備える。活性部１２０は、半導体装置１００をオン状態に制御した場合に半導体基板１０の上面と下面との間で主電流が流れる領域である。つまり、半導体基板１０の上面から下面、または下面から上面に、半導体基板１０の内部を深さ方向に電流が流れる領域である。活性部１２０は、半導体基板１０の上面視において、アノード電極等の主電流が流れる上面側電極が設けられた領域とすることもできる。また、半導体基板１０の上面視において上面側電極が分離している場合、２つの上面側電極が設けられた領域に挟まれた領域を活性部１２０に含めてもよい。上面側電極は、活性部１２０の全体において半導体基板１０の上面と接触していてよく、部分的に半導体基板１０の上面と接触していてもよい。
活性部１２０には、還流ダイオード（ＦＷＤ）等のダイオード素子を含むダイオード部が設けられている。活性部１２０には、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のトランジスタ素子を含むトランジスタ部が、更に設けられていてもよい。ダイオード部のｐ型のアノード領域と、トランジスタ部のｎ型のエミッタ領域が共通の上面側電極に接続され、且つ、ダイオード部のｎ型のカソード領域と、トランジスタ部のｐ型のコレクタ領域が共通の下面側電極に接続されてよい。ダイオード部およびトランジスタ部は、ＸＹ面においてＹ軸方向に長手を有するストライプ状に設けられてよい。ダイオード部およびトランジスタ部は、ＸＹ面においてＸ軸方向に交互に配置されてよい。
エッジ終端構造部９０は、半導体基板１０の上面において、活性部１２０と半導体基板１０の外周端１４０との間に設けられる。エッジ終端構造部９０は、半導体基板１０の上面において活性部１２０を囲むように環状に配置されてよい。本例のエッジ終端構造部９０は、半導体基板１０の外周端１４０に沿って配置されている。エッジ終端構造部９０は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部９０は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
また、活性部１２０にトランジスタ部が設けられる場合、半導体基板１０の上面において、エッジ終端構造部９０および活性部１２０の間には、ゲート金属層が設けられてよい。ゲート金属層は、半導体基板１０の上面視で、活性部１２０を囲うように設けられてよい。ゲート金属層は、トランジスタ部に電気的に接続され、トランジスタ部にゲート電圧を供給する。
図２は、図１に示したＡ−Ａ断面の一例を示す図である。Ａ−Ａ断面は、活性部１２０およびエッジ終端構造部９０を含むＹＺ面である。図２におけるＹ軸方向は第１方向の一例であり、Ｚ軸方向は第２方向の一例である。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜２６、アノード電極１２およびカソード電極１４を有する。アノード電極１２は上面側電極の一例であり、カソード電極１４は下面側電極の一例である。
層間絶縁膜２６は、半導体基板１０の上面の一部を覆って設けられる。層間絶縁膜２６は、ＰＳＧ、ＢＰＳＧ等のシリケートガラスであってよく、酸化膜または窒化膜等であってもよい。本例の層間絶縁膜２６は、エッジ終端構造部９０の全体を覆っている。また、層間絶縁膜２６には、活性部１２０の少なくとも一部の領域において、半導体基板１０の上面１１を露出させるコンタクト開口５６が設けられている。活性部１２０にダイオード部が設けられており、トランジスタ部が設けられていない場合、コンタクト開口５６は、活性部１２０の全体に設けられてよい。本例では、半導体基板１０の外周端１４０に沿って、外周端１４０と平行に配置された層間絶縁膜２６に覆われた領域をエッジ終端構造部９０とし、当該層間絶縁膜２６に覆われていない領域を活性部１２０とする。
アノード電極１２は、半導体基板１０の上面１１の上方に設けられており、コンタクト開口５６により半導体基板１０の上面１１と接触している。本例のアノード電極１２は、半導体基板１０の上面１１に露出して設けられているアノード領域１６と接触している。アノード電極１２は、層間絶縁膜２６の上にも部分的に設けられてよい。
カソード電極１４は、半導体基板１０の下面１３に設けられる。カソード電極１４は、半導体基板１０の下面１３全体と接触してよい。アノード電極１２およびカソード電極１４は、金属等の導電材料で形成される。本明細書において、アノード電極１２とカソード電極１４とを結ぶ方向を深さ方向（Ｚ軸方向）と称する。
半導体基板１０には、ｎ−型のドリフト領域１８が設けられている。ドリフト領域１８と半導体基板１０の上面１１との間には、ｐ型のアノード領域１６が設けられている。アノード領域１６は、半導体基板１０の上面１１を含む領域に設けられる。半導体基板１０の上面１１におけるアノード領域１６の少なくとも一部分は、コンタクト開口５６により露出して、アノード電極１２と接触する。アノード領域１６の一部は、層間絶縁膜２６により覆われていてよい。本例では、半導体基板１０の上面１１と垂直なＹＺ断面において、アノード領域１６は、コンタクト開口５６の下方の領域から、コンタクト開口５６の端部３０の下方を通って、層間絶縁膜２６の下方の領域まで連続して設けられている。
ただし当該断面において、エッジ終端構造部９０の少なくとも一部の領域には、アノード領域１６が設けられていない。本例において、アノード領域１６のＹ軸方向における端部１５は、エッジ終端構造部９０の内部に配置されている。端部１５は、エッジ終端構造部９０に設けられたガードリング２８のうち、最も活性部１２０に近いガードリング２８と、コンタクト開口５６の端部３０との間に配置されてよい。アノード領域１６の端部１５は、半導体基板１０の上面１１における、アノード領域１６と、ｎ型領域との境界であってよい。アノード領域１６は、活性部１２０の全体に設けられてよく、一部に設けられてもよい。
半導体基板１０の下面１３とドリフト領域１８との間には、ドリフト領域１８よりもドーピング濃度の高いｎ＋型のカソード領域２４が設けられている。カソード領域２４は、半導体基板１０の下面１３を含む領域に設けられる。カソード領域２４は、カソード電極１４と接触する。カソード領域２４の少なくとも一部分は、コンタクト開口５６の下方に設けられる。カソード領域２４は、ＸＹ面における活性部１２０の全体に設けられてよく、部分的に設けられてもよい。カソード領域２４の一部は、層間絶縁膜２６の下方に設けられている。本例では、半導体基板１０の上面１１と垂直なＹＺ断面において、カソード領域２４は、コンタクト開口５６の下方の領域から、コンタクト開口５６の端部３０の下方を通って、層間絶縁膜２６の下方の領域まで連続して設けられている。
ただし当該断面において、エッジ終端構造部９０の少なくとも一部の領域には、カソード領域２４が設けられていない。カソード領域２４が設けられていない領域では、半導体基板１０の下面１３にドリフト領域１８が露出していてよく、後述するバッファ領域２０が露出していてもよい。本例では、Ｙ軸方向において、カソード領域２４の端部２７は、エッジ終端構造部９０の内部に配置されている。端部２７は、Ｙ軸方向において、エッジ終端構造部９０に設けられたガードリング２８のうち、最も活性部１２０に近いガードリング２８と、コンタクト開口５６の端部３０との間に配置されてよい。カソード領域２４の端部２７は、半導体基板１０の下面１３において、カソード領域２４におけるドーピング濃度のピーク値に対して、半分のドーピング濃度となる部分であってよい。
半導体基板１０の内部において、カソード領域２４の上方には、ｐ型の埋め込み領域２２が設けられている。埋め込み領域２２は、カソード領域２４と接して設けられてよい。本例の埋め込み領域２２は、Ｚ軸方向において、カソード領域２４とバッファ領域２０（バッファ領域２０が設けられていない場合にはドリフト領域１８）に挟まれて配置されている。
埋め込み領域２２の少なくとも一部分は、コンタクト開口５６の下方に設けられる。埋め込み領域２２は、ＸＹ面における活性部１２０に部分的に設けられている。本例の埋め込み領域２２は、活性部１２０のＹ軸方向において所定のスリット幅Ｙｓの間隔で配置されている。また、埋め込み領域２２は、Ｘ軸方向においても、所定のスリット幅の間隔で複数配置されてよい。Ｘ軸方向およびＹ軸方向におけるスリット幅は同一であってよく、異なっていてもよい。
複数の埋め込み領域２２のうち、半導体基板１０の上面１１と垂直な断面において、コンタクト開口５６の下方の領域から、コンタクト開口の端部３０の下方を通って、層間絶縁膜２６の下方の領域まで連続して設けられた埋め込み領域２２を、端部埋め込み領域２２−ｅとする。端部埋め込み領域２２−ｅは、Ｙ軸方向において、半導体基板１０の外周端１４０に最も近い埋め込み領域２２であってよい。
なお、埋め込み領域２２は、カソード電極１４と接触しない。本例の埋め込み領域２２は、全体がカソード領域２４の上に設けられている。端部埋め込み領域２２−ｅのＹ軸方向における端部のうち、外周端１４０側の端部２３は、エッジ終端構造部９０の内部に配置されている。端部２３は、Ｙ軸方向において、エッジ終端構造部９０に設けられたガードリング２８のうち、最も活性部１２０に近いガードリング２８と、コンタクト開口５６の端部３０との間に配置されてよい。端部埋め込み領域２２−ｅのＹ軸方向における端部のうち、端部２３とは逆側の端部２５は、活性部１２０の内部に配置されている。
本例の半導体装置１００は、ドリフト領域１８と半導体基板１０の下面１３との間に、Ｎ＋型のバッファ領域２０を有する。本例のカソード領域２４は、バッファ領域２０と半導体基板１０の下面１３との間に配置されている。本例の埋め込み領域２２は、バッファ領域２０とカソード領域２４との間に配置されている。
カソード領域２４が設けられていない領域においては、バッファ領域２０（バッファ領域が設けられていない場合はドリフト領域１８）が、半導体基板１０の下面１３に露出している。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、アノード領域１６の下面側から広がる空乏層が、カソード領域２４に到達することを防ぐフィールドストップ層として機能してよい。
本例のエッジ終端構造部９０は、１つ以上のガードリング２８を有する。それぞれのガードリング２８は、活性部１２０を囲むように、ＸＹ面において環状に設けられている。それぞれのガードリング２８は、ＸＹ面において同心状に設けられてよい。本例のガードリング２８は、半導体基板１０の上面１１から所定の深さ位置まで設けられたｐ型の領域である。ガードリング２８を設けることで、アノード領域１６とドリフト領域１８との間から広がる空乏層を、半導体基板１０の外周端１４０の近傍まで伸ばすことができる。これにより、活性部１２０の端部における電界集中を緩和できる。
図２に示すように、コンタクト開口５６の端部３０の下方に、カソード領域２４を覆う端部埋め込み領域２２−ｅを設けることで、端部３０の下方のカソード領域２４からの電子の注入を抑制できる。コンタクト開口５６の端部３０には、エッジ終端構造部９０のドリフト領域１８等に存在していたキャリアが集中しやすいが、端部３０の下方からの電子注入を抑制することで、端部３０へのキャリア集中を緩和できる。
なおＹ軸方向において、層間絶縁膜２６の下方に設けられた端部埋め込み領域２２−ｅの長さＹｅ１は、コンタクト開口５６の下方に設けられた端部埋め込み領域２２−ｅの長さＹｅ２よりも短い。つまり、端部埋め込み領域２２−ｅは、端部３０を基準として、Ｙ軸方向におけるエッジ終端構造部９０側に突出する部分よりも、Ｙ軸方向における活性部１２０側に突出する部分のほうが長い。これにより、エッジ終端構造部９０において埋め込み領域２２によって覆われずに露出しているカソード領域２４の部分３５よりも、活性部１２０において埋め込み領域２２によって覆われずに露出しているカソード領域２４の部分３７のほうが、コンタクト開口５６の端部３０からの距離が大きくなる。
半導体装置１００に順方向電圧が流れる場合、埋め込み領域２２に覆われずに露出しているカソード領域２４の部分のうち、アノード電極１２と対向する部分３７のほうが電子を注入しやすい。コンタクト開口５６の端部３０に対して、部分３５よりも部分３７を遠くに配置することで、端部３０に対するキャリア集中を緩和できる。また、端部埋め込み領域２２−ｅのエッジ終端構造部９０における長さＹｅ１を小さくすることで、半導体装置１００のＹ軸方向におけるサイズを小さくすることが容易になる。
端部埋め込み領域２２−ｅの活性部１２０における長さＹｅ２は、エッジ終端構造部９０における長さＹｅ１の２倍以上であってよく、５倍以上であってよく、１０倍以上であってよく、４０倍以上であってもよい。長さＹｅ２は、長さＹｅ１の１００倍以下であってよく、５０倍以下であってよく、１０倍以下であってもよい。また、長さＹｅ２は、半導体基板１０のＺ軸方向における厚みＺｓ以上であってもよい。長さＹｅ２は、厚みＺｓの２倍以上であってよく、５倍以上であってもよい。
また、層間絶縁膜２６の下方に設けられた端部埋め込み領域２２−ｅのＹ軸方向における長さＹｅ１は、２０μｍ以上であってよい。長さＹｅ１を所定以上にすることで、コンタクト開口５６の端部３０に対して、カソード領域２４の部分３５を離すことができる。これにより、端部３０へのキャリア集中をより緩和できる。長さＹｅ１は、３０μｍ以上であってよく、４０μｍ以上であってもよい。長さＹｅ１を大きくすることで、埋め込み領域２２を形成する際に用いるマスクを形成するフォトリソグラフィー工程において製造バラツキが生じた場合にも、特性に与える影響を抑えることができる。
また、層間絶縁膜２６の下方に設けられた端部埋め込み領域２２−ｅのＹ軸方向における長さＹｅ１は、埋め込み領域２２のＹ軸方向におけるスリット幅Ｙｓよりも大きくてもよい。これにより、カソード領域２４の部分３５を、端部３０から遠くに配置できる。長さＹｅ１はスリット幅Ｙｓの１．５倍以上であってよく、２倍以上であってよく、３倍以上であってもよい。
層間絶縁膜２６の下方に設けられたアノード領域１６のＹ軸方向の長さをＹａとした場合に、長さＹｅ１は、長さＹａよりも短くてよい。つまり、エッジ終端構造部９０において、端部埋め込み領域２２−ｅは、アノード領域１６と重なる範囲内に設けられる。長さＹｅ１は、長さＹａの２０％以上であってよく、３０％以上であってよく、４０％以上であってもよい。長さＹｅ１は、長さＹａの６０％以下であってよく、５０％以下であってもよい。
層間絶縁膜２６の下方に設けられたカソード領域２４のＹ軸方向の長さをＹｋとした場合に、長さＹｅ１は、長さＹｋよりも短くてよい。つまり、エッジ終端構造部９０において、端部埋め込み領域２２−ｅは、カソード領域２４と重なる範囲内に設けられる。これにより、製造バラツキ等が生じても、端部埋め込み領域２２−ｅが、カソード電極１４に接触することを防げる。
長さＹｅ１は、長さＹｋの２０％以上であってよく、３０％以上であってよく、４０％以上であってもよい。長さＹｅ１は、長さＹｋの８０％以下であってよく、７０％以下であってもよい。また、長さＹｅ１は、長さＹｋよりも１０μｍ以上短くてよい。長さＹｅ１は、長さＹｋよりも１５μｍ以上短くてよく、２０μｍ以上短くてもよい。
また、層間絶縁膜２６の下方において、カソード領域２４の長さＹｋは、アノード領域１６の長さＹａよりも短くてよい。つまり、エッジ終端構造部９０において、カソード領域２４は、アノード領域１６と重なる範囲内に設けられる。長さＹｋは、長さＹａの半分以上であってよく、６０％以上であってもよい。長さＹｋは、長さＹａの８０％以下であってよく、７０％以下であってもよい。アノード領域１６の端部１５よりも、コンタクト開口５６の端部３０側にカソード領域２４を配置することで、アノード領域１６の端部１５へのキャリア集中を緩和できる。
また、Ｚ軸方向におけるアノード領域１６の厚みＺａよりも、Ｙ軸方向におけるカソード領域２４の端部２７とアノード領域１６の端部１５との距離（Ｙａ−Ｙｋ）のほうが大きくてよい。これにより、カソード領域２４から注入されたキャリアが、アノード領域１６の端部１５に到達することを抑制し、端部１５におけるキャリア集中を緩和できる。距離（Ｙａ−Ｙｋ）は、厚みＺａの１．２倍以上であってよく、１．５倍以上であってよく、２倍以上であってもよい。なお、アノード領域１６の厚みＺａは、コンタクト開口５６の端部３０の直下におけるアノード領域１６の厚みを用いてよい。
また、Ｚ軸方向における層間絶縁膜２６の厚みＺｉよりも、Ｙ軸方向におけるカソード領域２４の端部２７とアノード領域１６の端部１５との距離（Ｙａ−Ｙｋ）のほうが大きくてもよい。距離（Ｙａ−Ｙｋ）は、厚みＺｉの１．２倍以上であってよく、１．５倍以上であってよく、２倍以上であってもよい。なお、層間絶縁膜２６の厚みＺｉは、アノード領域１６の端部１５の直上における層間絶縁膜２６の厚みを用いてよい。
図３は、アノード領域１６の端部１５近傍を拡大した断面図である。アノード領域１６は、ＹＺ断面において、端部１５に湾曲部１７を有する。湾曲部１７は、アノード領域１６とドリフト領域１８との境界が、ＹＺ断面において下に凸に湾曲した領域である。
本例では、カソード領域２４は、湾曲部１７の下方には設けられていない。つまり、カソード領域２４は、アノード領域１６のうち、ＹＺ断面における下端が半導体基板１０の上面１１と平行な直線となる領域の下方に設けられている。このような構造により、カソード領域２４から注入されたキャリアが湾曲部１７に到達することを抑制し、湾曲部１７におけるキャリア集中を緩和できる。
図４は、半導体装置１００の他の例におけるＹＺ断面を示す図である。本例の半導体装置１００は、図１から図３において説明した半導体装置１００の構成に加えて、ライフタイム制御部４０を有する。ライフタイム制御部４０は、ヘリウム等を半導体基板１０の所定の領域に局所的に注入することで、他の領域よりも結晶欠陥の密度を高くした領域である。ライフタイム制御部４０を設けることで、結晶欠陥に起因するキャリアの再結合を促進し、キャリアのライフタイムを調整できる。
本例のライフタイム制御部４０は、Ｚ軸方向においてバッファ領域２０の内部に設けられ、且つ、ＸＹ面内において活性部１２０の内部に設けられている。ライフタイム制御部４０は、ＸＹ面内においてエッジ終端構造部９０の少なくとも一部に更に設けられていてもよい。
図５は、図４におけるＢ−Ｂ断面のドーピング濃度分布例を示す図である。図５においては、ドーピング濃度に加えて、ライフタイム制御部４０における結晶欠陥の濃度のピークを示している。本例のバッファ領域２０のＺ軸方向におけるドーピング濃度分布は、複数のピーク４２を有している。ライフタイム制御部４０における結晶欠陥の濃度のピークは、Ｚ軸方向において、バッファ領域２０におけるいずれのピーク４２にも重ならないように配置されることが好ましい。これにより、ライフタイム制御部４０における結晶欠陥が、バッファ領域２０に注入されたプロトン等により過剰に回復してしまうことを抑制できる。
なお、濃度のピークが重ならないとは、ピーク間の距離Ｘが所定値以上であることを指す。一例として、距離Ｘは、ライフタイム制御部４０の結晶欠陥濃度分布の半値半幅Ｙ／２以上であってよく、半値全幅Ｙ以上であってよく、半値全幅Ｙの２倍以上であってもよい。
同様に、ライフタイム制御部４０の濃度ピークは、埋め込み領域２２のドーピング濃度のピークと重ならないことが好ましい。これにより、ライフタイム制御部４０により、埋め込み領域２２におけるキャリアが消失してしまうことを抑制できる。
図６は、比較例に係る半導体装置２００の構造例を示す図である。半導体装置２００においては、カソード領域２４および埋め込み領域２２が、コンタクト開口５６の下方に設けられており、コンタクト開口５６の端部３０および層間絶縁膜２６の下方には設けられていない。このような構造の場合、コンタクト開口５６の端部３０にキャリアが集中してしまう場合がある。また、端部埋め込み領域２２−ｅの端部２３と、カソード領域２４の端部２７とがほぼ同一の位置に設けられており、端部埋め込み領域２２−ｅと、カソード電極１４とが電気的に接続しやすくなっている。端部埋め込み領域２２−ｅとカソード電極１４とが短絡状態になると、カソード領域２４からの電子注入が阻害されてしまい、高い順方向電圧を印加しなければ、順方向電流が流れなくなってしまう。
図７は、半導体装置１００および半導体装置２００の、順方向電圧−順方向電流特性の一例を示す図である。図７においては、半導体装置１００の特性を実線で示しており、半導体装置２００の特性を破線で示している。
図７に示すように、半導体装置１００の特性は、半導体装置２００の特性に比べて、比較的に低い電圧で電流が立ち上がっている。すなわち、端部埋め込み領域２２−ｅの端部２３を、カソード領域２４の端部２７よりも活性部１２０側に配置することで、端部埋め込み領域２２−ｅとカソード電極１４との間の電気的な抵抗を大きくでき、カソード領域２４から電子を効率よく注入できる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
１０・・・半導体基板、１１・・・上面、１２・・・アノード電極、１３・・・下面、１４・・・カソード電極、１５・・・端部、１６・・・アノード領域、１７・・・湾曲部、１８・・・ドリフト領域、２０・・・バッファ領域、２２・・・埋め込み領域、２３・・・端部、２４・・・カソード領域、２５・・・端部、２６・・・層間絶縁膜、２７・・・端部、２８・・・ガードリング、３０・・・端部、３５・・・部分、３７・・・部分、４０・・・ライフタイム制御部、４２・・・ピーク、５６・・・コンタクト開口、９０・・・エッジ終端構造部、１００・・・半導体装置、１２０・・・活性部、１４０・・・外周端、２００・・・半導体装置
本例の半導体装置１００は、ドリフト領域１８と半導体基板１０の下面１３との間に、ｎ型のバッファ領域２０を有する。本例のカソード領域２４は、バッファ領域２０と半導体基板１０の下面１３との間に配置されている。本例の埋め込み領域２２は、バッファ領域２０とカソード領域２４との間に配置されている。
また、層間絶縁膜２６の下方において、カソード領域２４の長さＹｋは、アノード領域１６の長さＹａよりも短くてよい。つまり、エッジ終端構造部９０において、カソード領域２４は、アノード領域１６と重なる範囲内に設けられる。長さＹｋは、長さＹａの半分以上であってよく、６０％以上であってもよい。長さＹｋは、長さＹａの８０％以下であってよく、７０％以下であってもよい。アノード領域１６の端部１５よりも、コンタクト開口５６の端部３０側にカソード領域２４の端部２７を配置することで、アノード領域１６の端部１５へのキャリア集中を緩和できる。

Claims (12)

  1. 第１導電型のドリフト領域が設けられた半導体基板を備える半導体装置であって、
    前記半導体基板の上面と前記ドリフト領域との間に設けられた第２導電型のアノード領域と、
    前記半導体基板の下面と前記ドリフト領域との間に設けられた、前記ドリフト領域よりもドーピング濃度の高い第１導電型のカソード領域と、
    前記カソード領域の上方に設けられた第２導電型の埋め込み領域と、
    前記半導体基板の上面の上方に配置され、且つ、前記アノード領域の一部を露出させるコンタクト開口が設けられた層間絶縁膜と、
    前記コンタクト開口において前記アノード領域と接触している上面側電極と
    を備え、
    前記埋め込み領域は、前記半導体基板の上面と垂直な断面において、前記コンタクト開口の下方の領域から、前記コンタクト開口の端部の下方を通って、前記層間絶縁膜の下方の領域まで連続して設けられた端部埋め込み領域を含み、
    前記半導体基板の上面と平行な第１方向において、前記層間絶縁膜の下方に設けられた前記端部埋め込み領域は、前記コンタクト開口の下方に設けられた前記端部埋め込み領域よりも短い半導体装置。
  2. 前記層間絶縁膜の下方に設けられた前記端部埋め込み領域の前記第１方向における長さが、２０μｍ以上である
    請求項１に記載の半導体装置。
  3. 前記埋め込み領域は、予め定められたスリット幅の間隔で、第１方向において分離して設けられており、
    前記層間絶縁膜の下方に設けられた前記端部埋め込み領域の前記第１方向における長さが、前記スリット幅よりも大きい
    請求項１または２に記載の半導体装置。
  4. 前記半導体基板の上面と垂直な断面において、前記アノード領域は、前記コンタクト開口の下方の領域から、前記コンタクト開口の端部の下方を通って、前記層間絶縁膜の下方の領域まで設けられており、
    前記第１方向において、前記層間絶縁膜の下方に設けられた前記端部埋め込み領域は、前記層間絶縁膜の下方に設けられた前記アノード領域よりも短い
    請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記半導体基板の上面と垂直な断面において、前記カソード領域は、前記コンタクト開口の下方の領域から、前記コンタクト開口の端部の下方を通って、前記層間絶縁膜の下方の領域まで設けられており、
    前記第１方向において、前記層間絶縁膜の下方に設けられた前記端部埋め込み領域は、前記層間絶縁膜の下方に設けられた前記カソード領域よりも短い
    請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記第１方向において、前記層間絶縁膜の下方に設けられた前記端部埋め込み領域は、前記層間絶縁膜の下方に設けられた前記カソード領域よりも１０μｍ以上短い
    請求項５に記載の半導体装置。
  7. 前記半導体基板の上面と垂直な断面において、前記アノード領域および前記カソード領域は、前記コンタクト開口の下方の領域から、前記コンタクト開口の端部の下方を通って、前記層間絶縁膜の下方の領域まで設けられており、
    前記第１方向において、前記層間絶縁膜の下方に設けられた前記カソード領域は、前記層間絶縁膜の下方に設けられた前記アノード領域よりも短い
    請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記第１方向において、前記層間絶縁膜の下方に設けられた前記カソード領域の長さは、前記層間絶縁膜の下方に設けられた前記アノード領域の長さの半分以上である
    請求項７に記載の半導体装置。
  9. 前記アノード領域の前記半導体基板の上面と垂直な第２方向における厚みよりも、前記第１方向における前記カソード領域の端部と前記アノード領域の端部との距離のほうが大きい
    請求項７または８に記載の半導体装置。
  10. 前記半導体基板の上面と垂直な第２方向における前記層間絶縁膜の厚みよりも、前記第１方向における前記カソード領域の端部と前記アノード領域の端部との距離のほうが大きい
    請求項７から９のいずれか一項に記載の半導体装置。
  11. 前記半導体基板の上面と垂直な断面において、前記アノード領域は端部に湾曲部を有しており、
    前記カソード領域は、前記湾曲部の下方には設けられていない
    請求項７または８に記載の半導体装置。
  12. 前記第１方向において、前記コンタクト開口の下方に設けられた前記端部埋め込み領域の長さは、前記半導体基板の厚み以上である
    請求項１から１１のいずれか一項に記載の半導体装置。
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* Cited by examiner, † Cited by third party
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WO2023210727A1 (ja) * 2022-04-27 2023-11-02 富士電機株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008235590A (ja) * 2007-03-20 2008-10-02 Sanyo Electric Co Ltd 半導体装置
JP2009043924A (ja) * 2007-08-08 2009-02-26 Sanyo Electric Co Ltd ダイオード
JP2017050421A (ja) * 2015-09-02 2017-03-09 株式会社東芝 半導体装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5256357B2 (ja) 2012-02-06 2013-08-07 三菱電機株式会社 半導体装置
KR102197376B1 (ko) * 2013-03-25 2021-01-04 후지 덴키 가부시키가이샤 반도체 장치
JP6496992B2 (ja) * 2014-07-22 2019-04-10 富士電機株式会社 半導体装置
JP6237915B2 (ja) * 2014-09-04 2017-11-29 富士電機株式会社 半導体装置および半導体装置の製造方法
EP3496153B1 (en) * 2017-12-05 2021-05-19 STMicroelectronics S.r.l. Manufacturing method of a semiconductor device with efficient edge structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008235590A (ja) * 2007-03-20 2008-10-02 Sanyo Electric Co Ltd 半導体装置
JP2009043924A (ja) * 2007-08-08 2009-02-26 Sanyo Electric Co Ltd ダイオード
JP2017050421A (ja) * 2015-09-02 2017-03-09 株式会社東芝 半導体装置

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