WO2019220940A1 - 半導体装置 - Google Patents
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- the present invention relates to a semiconductor device.
- Patent Document 1 WO2012-169053
- Patent Document 2 Japanese Unexamined Patent Application Publication No. 2009-021557
- a semiconductor device including a semiconductor substrate having a first conductivity type drift region.
- the semiconductor device may include a transistor portion having a collector region of the second conductivity type exposed on the lower surface of the semiconductor substrate.
- the semiconductor device may include a diode portion that has a cathode region of the first conductivity type exposed on the lower surface of the semiconductor substrate, and is provided side by side with the transistor portion in the arrangement direction in a top view.
- Each of the transistor portion and the diode portion may be provided from the upper surface of the semiconductor substrate to the drift region, and may have a plurality of trench portions arranged in the arrangement direction.
- Each of the transistor part and the diode part may have an insulating part formed on the inner wall of the trench part.
- Each of the transistor portion and the diode portion may include a conductive portion provided inside the trench portion and insulated from the inner wall of the trench portion by the insulating portion.
- Each of the transistor part and the diode part may be arranged between the trench parts in the arrangement direction, and may have a plurality of mesa parts each having a predetermined mesa width in the arrangement direction.
- Each of the transistor portion and the diode portion may have an interlayer insulating film provided so as to cover a part of the trench portion on the upper surface of the semiconductor substrate and provided with a contact hole exposing one or more upper surfaces of the mesa portions. .
- Each of the transistor part and the diode part may have a first electrode in contact with the mesa part through the contact hole.
- the mesa portion of the transistor portion may include two or more T-side mesa portions arranged closest to the diode portion.
- the mesa portion of the diode portion may include one or more D-side mesa portions disposed closest to the transistor portion.
- the maximum mesa width of the mesa portion that is electrically connected to the first electrode in the transistor portion may be larger than both the mesa width of the T-side mesa portion and the mesa width of the D-side mesa portion.
- At least one of the T-side mesa portion and the D-side mesa portion arranged at the boundary between the transistor portion and the diode portion may have a minimum mesa width in a plurality of mesa portions included in the transistor portion and the diode portion.
- the mesa width of the T-side mesa portion and the D-side mesa portion may be smaller than the mesa width of the mesa portion arranged at the center in the arrangement direction in the transistor portion.
- the transistor part may have a gate trench part and a dummy trench part as a trench part.
- the T-side mesa portion and the D-side mesa portion may be disposed between the dummy trench portions.
- At least one trench portion is not covered with the interlayer insulating film, and the conductive portion may be in contact with the first electrode.
- a trench portion disposed between two T-side mesa portions, a trench portion disposed between two D-side mesa portions, and a trench portion disposed between the T-side mesa portion and the D-side mesa portion are:
- the conductive portion may be in contact with the first electrode without being covered with the interlayer insulating film.
- the dummy trench portion disposed between the T-side mesa portion and the mesa portion having a larger mesa width than the T-side mesa portion may be covered with an interlayer insulating film.
- All the trench portions of the diode portion are not covered with the interlayer insulating film, and the conductive portion may be in contact with the first electrode.
- All the mesa parts of the diode part may be D-side mesa parts.
- the mesa portion arranged at the center in the arrangement direction of the diode portions may have a larger mesa width than the D-side mesa portion arranged closest to the transistor portion in the diode portion.
- At least a part of the mesa portion of the transistor portion may be disposed in contact with the gate trench portion and may have a first conductivity type emitter region exposed on the upper surface of the semiconductor substrate. At least a part of the mesa portion of the transistor portion may include a base region of the second conductivity type provided between the emitter region and the drift region. At least a part of the mesa portion of the transistor portion may be exposed on the upper surface of the semiconductor substrate and have a second conductivity type contact region having a higher doping concentration than the base region. At least a part of the mesa portion of the transistor portion may be exposed on the upper surface of the semiconductor substrate and have a plug region having a higher doping concentration than the contact region. The plug region may not be provided in the D-side mesa portion in the diode portion.
- the transistor portion may include a first mesa portion that is disposed in contact with the gate trench portion and that is provided with an emitter region of a first conductivity type that is exposed on an upper surface of the semiconductor substrate.
- the area ratio of the second conductivity type region exposed on the upper surface of the semiconductor substrate with respect to the area of each mesa portion is larger than the area ratio of the first mesa portion. It may be a carrier extraction mesa part.
- the trench part in contact with the carrier extraction mesa part need not be covered with the interlayer insulating film.
- the diode part may have a lifetime control region on the upper surface side of the semiconductor substrate.
- the lifetime control region may be provided in at least a part of the T-side mesa portion of the transistor portion.
- Each of the diode part and the transistor part may have a lifetime control region on the upper surface side of the semiconductor substrate.
- a low defect region having a defect density smaller than that of the lifetime control region may be provided between the lifetime control region of the diode portion and the lifetime control region of the transistor portion.
- the low defect region may be provided in a range including the boundary between the diode portion and the transistor portion.
- At least a part of the mesa portion of the transistor portion may have a first conductivity type emitter region exposed on the upper surface of the semiconductor substrate. At least a part of the mesa portion of the transistor portion may include a base region of the second conductivity type provided between the emitter region and the drift region. At least a part of the mesa portion of the transistor portion may be provided between the base region and the drift region, and may have an accumulation region having a doping concentration higher than that of the drift region.
- the integration value in the depth direction of the doping concentration of the accumulation region in the T-side mesa portion may be higher than the integration value in the depth direction of the doping concentration of the accumulation region in the other mesa portions.
- FIG. 6 is a view showing another example of the upper surface of the semiconductor device 100.
- FIG. FIG. 6 is a diagram illustrating an example of a bb cross section in FIG. 5.
- 4 is a diagram illustrating an example of an XZ cross section of a transistor unit 70.
- FIG. 3 is a diagram illustrating an example of an XZ cross section of a diode unit 80.
- FIG. 6 is a diagram illustrating another example of an XZ cross section of the diode unit 80.
- FIG. 6 is a diagram illustrating another example of a cross section of a part of a diode unit 80 and a transistor unit 70 disposed on both sides of the diode unit 80.
- FIG. It is a figure which shows the example of arrangement
- 6 is a diagram illustrating another example of a cross section of a part of a diode unit 80 and a transistor unit 70 disposed on both sides of the diode unit 80.
- FIG. FIG. 5 is a diagram illustrating a configuration example of a narrow mesa unit 61 and an accumulation region 16 in the mesa unit 60.
- one side in the direction parallel to the depth direction of the semiconductor substrate is referred to as “upper” and the other side is referred to as “lower”.
- the upper surface is referred to as the upper surface and the other surface is referred to as the lower surface.
- the directions of “up” and “down” are not limited to the direction of gravity or the direction of attachment to a substrate or the like when the semiconductor device is mounted.
- a plane parallel to the upper surface of the semiconductor substrate is defined as an XY plane
- a depth direction perpendicular to the upper surface of the semiconductor substrate is defined as a Z axis.
- the first conductivity type is an N type and the second conductivity type is a P type.
- the first conductivity type may be a P type and the second conductivity type may be an N type.
- the conductivity types of the substrates, layers, regions, etc. in the respective embodiments have opposite polarities.
- P + type or N + type
- P ⁇ type or N ⁇ type
- the doping concentration is lower than that of P-type (or N-type).
- the doping concentration refers to the concentration of impurities that have become donors or acceptors.
- the concentration difference between the donor and the acceptor (that is, the net doping concentration) may be used as the doping concentration.
- the doping concentration can be measured by the SR method.
- the chemical concentration of the donor and acceptor may be the doping concentration.
- the doping concentration can be measured by the SIMS method. Unless specifically limited, any of the above may be used as the doping concentration.
- the peak value of the doping concentration distribution in the doping region may be the doping concentration in the doping region.
- FIG. 1 is a view partially showing an upper surface of a semiconductor device 100 according to an embodiment of the present invention.
- the semiconductor device 100 of this example is a semiconductor chip having a transistor portion 70 including a transistor such as an insulated gate bipolar transistor and a diode portion 80 including a diode such as a freewheeling diode.
- the free-wheeling diode is arranged in parallel with the transistor.
- the free-wheeling diode is a reverse conducting diode that allows a current to flow in a direction opposite to the main current of the transistor.
- the diode unit 80 is provided side by side with the transistor unit 70 in a predetermined arrangement direction on the upper surface of the semiconductor substrate. In this specification, the arrangement direction is the X-axis direction.
- the transistor units 70 and the diode units 80 are alternately provided in the X-axis direction.
- FIG. 1 the upper surface of the chip around the chip end portion is shown, and other regions are omitted.
- the diode portion 80 is a region in which a cathode region 82 is provided on the lower surface side of the semiconductor substrate.
- the cathode region 82 is exposed on the lower surface side of the semiconductor substrate and is in contact with an electrode provided on the lower surface of the semiconductor substrate.
- a region overlapping the cathode region 82 in the Z-axis direction is referred to as a diode portion 80. That is, the projected region when the cathode region 82 is projected in a direction perpendicular to the lower surface of the semiconductor substrate with respect to the upper surface of the semiconductor substrate is defined as the diode portion 80.
- an area from the Y-axis direction end of the projection area to the end of the active area in the Y-axis direction is defined as an extension area.
- This extended region may also be the diode part 80.
- the Y-axis direction is a direction perpendicular to both the X-axis direction and the Z-axis direction.
- the diode unit 80 may indicate a region in which the second conductivity type region is provided on the upper surface of the semiconductor substrate among the projection region and the extension region.
- the transistor unit 70 may indicate a region other than the diode unit 80 in the active region.
- the transistor unit 70 has a second conductivity type collector region exposed on the lower surface of the semiconductor substrate.
- the transistor unit 70 is a projection region when the collector region is projected onto the upper surface of the semiconductor substrate, and a region where a predetermined unit configuration including an emitter region 12 and a contact region 15 described later is regularly arranged. You may point to.
- FIG. 1 shows an active region of a semiconductor substrate in the semiconductor device 100.
- the active region refers to a region where current flows between the upper surface and the lower surface of the semiconductor substrate when the semiconductor device 100 is controlled to be in an on state.
- the active region is a region surrounded by the gate metal layer 50 shown in FIG.
- the semiconductor device 100 may have an edge termination structure portion surrounding the active region.
- the edge termination structure is provided closer to the end of the semiconductor substrate than the gate metal layer 50 shown in FIG.
- the edge termination structure part alleviates electric field concentration on the upper surface side of the semiconductor substrate.
- the edge termination structure portion may have, for example, a guard ring, a field plate, a RESURF, or a structure in which two or more of these are combined.
- the semiconductor device 100 of this example includes a gate trench portion 40, a dummy trench portion 30, a well region 11, an emitter region 12, a base region 14, and a contact region 15 provided inside the upper surface side of the semiconductor substrate. Further, the semiconductor device 100 of this example includes an emitter electrode 52 and a gate metal layer 50 provided above the upper surface of the semiconductor substrate. The emitter electrode 52 and the gate metal layer 50 are provided separately from each other. Each of the gate trench portion 40 and the dummy trench portion 30 is an example of a trench portion.
- An interlayer insulating film is provided between the emitter electrode 52 and the gate metal layer 50 and the upper surface of the semiconductor substrate, but is omitted in FIG.
- a contact hole 56, a contact hole 49, and a contact hole 54 are provided through the interlayer insulating film.
- each contact hole is hatched.
- the hatched portion of the contact hole 54 is a portion where the upper surface of the semiconductor substrate is exposed, and the pn junction surface between the emitter region 12 and the contact region 15 is also exposed.
- the hatched portion of the contact hole 54 and the solid line indicating the pn junction surface are shown superimposed.
- the emitter electrode 52 is provided above the gate trench portion 40, the dummy trench portion 30, the well region 11, the emitter region 12, the base region 14, and the contact region 15.
- the emitter electrode 52 is in contact with the emitter region 12, the contact region 15 and the base region 14 on the upper surface of the semiconductor substrate through the contact hole 54.
- the emitter electrode 52 is connected to the dummy conductive portion in the dummy trench portion 30 through the contact hole 56.
- a connection portion 25 made of a conductive material such as polysilicon doped with impurities may be provided.
- the connection part 25 is provided on the upper surface of the semiconductor substrate.
- An insulating film such as a thermal oxide film is provided between the connection portion 25 and the semiconductor substrate.
- the gate metal layer 50 applies a gate voltage to the transistor unit 70.
- the gate metal layer 50 may be connected to a gate pad provided above the upper surface of the semiconductor substrate.
- the gate pad is connected to an external device by a wire or the like.
- the gate metal layer 50 may be provided so as to surround the active region in a top view.
- the gate metal layer 50 is annularly provided along the outer periphery of the semiconductor substrate in a top view.
- the gate metal layer 50 is in contact with the gate wiring 48 through the contact hole 49.
- the gate wiring 48 is formed of polysilicon doped with impurities.
- An insulating film such as a thermal oxide film is provided between the gate wiring 48 and the semiconductor substrate.
- the gate wiring 48 is connected to the gate conductive portion in the gate trench portion 40 on the upper surface of the semiconductor substrate.
- the gate wiring 48 is not connected to the dummy conductive part in the dummy trench part 30.
- the gate wiring 48 is provided from the lower side of the contact hole 49 to the tip 41 of the gate trench 40.
- the tip portion 41 is the end portion closest to the gate metal layer 50 in the gate trench portion 40.
- the gate conductive portion is exposed on the upper surface of the semiconductor substrate at the tip portion 41 of the gate trench portion 40 and is in contact with the gate wiring 48.
- the emitter electrode 52 and the gate metal layer 50 are formed of a material containing metal.
- the emitter electrode 52 and the gate metal layer 50 are formed of aluminum or an aluminum-silicon alloy.
- the emitter electrode 52 and the gate metal layer 50 may have a barrier metal formed of titanium, a titanium compound, or the like below a region formed of aluminum or the like.
- the emitter electrode 52 and the gate metal layer 50 may have a plug formed by burying tungsten or the like so as to be in contact with the barrier metal and aluminum or the like in the contact hole.
- the well region 11 is provided so as to overlap the gate metal layer 50 and the gate wiring 48.
- the well region 11 is also extended and provided with a predetermined width in a range that does not overlap the gate metal layer 50 and the gate wiring 48.
- the well region 11 of this example is provided away from the end of the contact hole 54 in the Y-axis direction toward the gate metal layer 50 side.
- the end of the well region 11 in the Y-axis direction may be positioned closer to the contact hole 54 than the tip 41 of the gate trench 40 and the tip 31 of the dummy trench 30.
- the well region 11 is a second conductivity type region having a higher doping concentration than the base region 14.
- the base region 14 is P ⁇ type
- the well region 11 is P + type.
- the transistor unit 70 has a plurality of trench portions arranged in the arrangement direction.
- one or more gate trench portions 40 and one or more dummy trench portions 30 are alternately provided along the arrangement direction.
- the arrangement of the gate trench portion 40 and the dummy trench portion 30 is not limited to this. Units of one gate trench portion 40 and two or more dummy trench portions 30 may be repeatedly arranged along the arrangement direction. Moreover, the unit of the one dummy trench part 30 and the two or more gate trench parts 40 may be repeatedly arrange
- the diode portion 80 has a plurality of trench portions arranged in the arrangement direction. In the diode portion 80 of this example, a plurality of dummy trench portions 30 are provided along the arrangement direction. The diode trench 80 of this example is not provided with the gate trench portion 40. The diode portion 80 may be provided with a gate trench portion 40. Furthermore, a region having the same conductivity type and the same depth as the emitter region may be provided on the surface of the diode portion 80 so as to be in contact with the gate trench portion 40 or the dummy trench portion 30.
- the gate trench portion 40 of this example connects two extending portions 39 (trench portions that are linear along the extending direction) extending along the extending direction perpendicular to the arrangement direction and the two extending portions 39. You may have the front-end
- FIG. The stretching direction in FIG. 1 is the Y-axis direction.
- the tip portion 41 is provided in a curved shape in a top view.
- the end portions 41 which are linear ends along the extending direction, are connected to each other by the tip portions 41, so that electric field concentration at the end portions of the extending portions 39 can be reduced.
- the gate wiring 48 may be connected to the gate conductive portion at the distal end portion 41 of the gate trench portion 40.
- the dummy trench part 30 is provided between the extended parts 39 of the gate trench part 40.
- One dummy trench portion 30 may be provided between the extended portions 39, or a plurality of dummy trench portions 30 may be provided.
- the dummy trench portion 30 may have a linear shape that extends in the extending direction, and may have an extended portion 29 and a tip portion 31, similar to the gate trench portion 40.
- the semiconductor device 100 shown in FIG. 1 includes both a linear dummy trench portion 30 that does not have the tip portion 31 and a dummy trench portion 30 that has the tip portion 31.
- the diffusion depth of the well region 11 may be deeper than the depth of the gate trench portion 40 and the dummy trench portion 30. That is, the well region 11 may include a bottom surface in the depth direction ( ⁇ Z axis direction) of the front end portion 41 of the gate trench portion 40 and a bottom surface in the depth direction of the front end portion 31 of the dummy trench portion 30. Ends in the Y-axis direction of the gate trench portion 40 and the dummy trench portion 30 are provided in the well region 11 in a top view. In other words, at the end of each trench portion in the Y-axis direction, the bottom portion in the depth direction of each trench portion is covered with the well region 11. In this specification, the depth direction may be referred to as the Z-axis direction. By covering the bottom portion with the well region 11, electric field concentration at the bottom portion of each trench portion can be alleviated.
- a mesa portion 60 or a mesa portion 61 is provided between the trench portions in the arrangement direction.
- Each mesa portion has a predetermined mesa width in the arrangement direction.
- the mesa portion refers to a region sandwiched between trench portions inside the semiconductor substrate.
- the upper end of the mesa portion is the upper surface of the semiconductor substrate.
- the depth position of the lower end of the mesa portion is the same as the depth position of the lower end of the trench portion.
- the mesa width of the mesa portion 61 is smaller than the mesa width of the mesa portion 60.
- the mesa unit 61 is referred to as a narrow mesa unit 61.
- the narrow mesa unit 61 includes a T-side mesa unit 67 located in the transistor unit 70 and a D-side mesa unit 68 located in the diode unit 80.
- T-side mesa unit 67 located in the transistor unit 70
- D-side mesa unit 68 located in the diode unit 80.
- FIG. 1 and the like for the narrow mesa portion 61 that is the T-side mesa portion 67, one symbol is also written in parentheses as shown in 67 (61-1). Similarly, for the narrow mesa portion 61, which is the D-side mesa portion 68, one symbol is also written in parentheses.
- the trench portion in contact with both the T-side mesa portion 67 and the D-side mesa portion 68 includes a position where the boundary between the cathode region 82 and the collector region 22 is projected on the upper surface.
- the width of the T-side mesa portion 67 in the arrangement direction (X-axis direction) and the width of the D-side mesa portion 68 may be the same or different.
- the maximum mesa width of the mesa portion that is electrically connected to the emitter electrode 52 through the contact hole 54 is larger than the mesa width of any T-side mesa portion 67 and any D-side mesa portion. It is larger than 68 mesa width.
- the mesa portions 60 other than the narrow mesa portion 61 include mesa portions having the maximum mesa width.
- the narrow mesa portion 61 may be a mesa portion having a mesa width smaller than the maximum mesa width.
- the narrow mesa portion 61 may indicate a mesa portion having a mesa width smaller than the average mesa width of the mesa portion provided on the semiconductor substrate, or may indicate a mesa portion having the smallest mesa width.
- the width of the T-side mesa unit 67 may be smaller than the width of the mesa unit having the smallest width in the transistor unit 70 excluding the T-side mesa unit 67.
- the width of the D-side mesa unit 68 may be smaller than the width of the mesa unit having the smallest width in the diode unit 80 excluding the D-side mesa unit 68.
- the base region 14 is provided in the mesa portions 61 and 60 sandwiched between the trench portions. Of the base region 14 exposed on the upper surface of the semiconductor substrate in each mesa portion, the region disposed closest to the gate metal layer 50 is defined as a base region 14-e. In FIG. 1, the base region 14-e disposed at one end of each mesa portion is shown, but the base region 14-e is also disposed at the other end of each mesa portion. . In some mesa portions, at least one of the first conductivity type emitter region 12 and the second conductivity type contact region 15 may be provided in a region sandwiched between the base regions 14-e in a top view. In this example, the emitter region 12 is N + type, and the contact region 15 is P + type. The emitter region 12 and the contact region 15 may be provided between the base region 14 and the upper surface of the semiconductor substrate in the depth direction.
- the mesa part 60 having the emitter region 12 exposed on the upper surface of the semiconductor substrate and provided in contact with the gate trench part 40 is defined as a first mesa part 60-1.
- the emitter region 12 is exposed on the upper surface of the semiconductor substrate and is provided in contact with the gate trench portion 40.
- a contact region 15 exposed on the upper surface of the semiconductor substrate is provided.
- Each of the contact region 15 and the emitter region 12 is provided from one trench portion in the X-axis direction to the other trench portion.
- the contact regions 15 and the emitter regions 12 of the first mesa portion 60-1 are alternately arranged along the extending direction (Y-axis direction) of the trench portion.
- the contact region 15 and the emitter region 12 of the first mesa portion 60-1 may be provided in a stripe shape along the extending direction (Y-axis direction) of the trench portion.
- the emitter region 12 is provided in a region in contact with the trench portion, and the contact region 15 is provided in a region sandwiched between the emitter regions 12.
- the mesa portion 60 that is not in contact with the gate trench portion 40 is defined as a second mesa portion 60-2.
- the emitter region 12 may be provided on the upper surface of the second mesa unit 60-2.
- the emitter regions 12 and the contact regions 15 are alternately provided in the Y-axis direction.
- the second mesa unit 60-2 may be arranged in a mesa unit other than the T-side mesa unit 67 in the transistor unit 70.
- the narrow mesa portion 61 provided with the emitter region 12 is defined as a first narrow mesa portion 61-1.
- the first narrow mesa portion 61-1 of this example is disposed between the dummy trench portions 30.
- the emitter regions 12 and the contact regions 15 may be alternately provided in the Y-axis direction.
- the position on the Y axis where the emitter region 12 and the contact region 15 are provided is between the mesas of the first mesa unit 60-1, the second mesa unit 60-2, and the first narrow mesa unit 61-1. May be the same.
- the first narrow mesa portion 61-1 may be the T-side mesa portion 67 or the D-side mesa portion 68. In this example, the first narrow mesa portion 61-1 is a T-side mesa portion 67.
- the narrow mesa portion 61 in which the ratio of the area where the contact region 15 is provided to the area of the mesa portion is relatively large is referred to as a second narrow mesa portion 61-2.
- the area of the mesa portion refers to an area in a top view.
- the area ratio of the contact region 15 refers to a value obtained by dividing the area of the contact region 15 in a top view by the area of the mesa portion.
- the area ratio of the contact region 15 in the second narrow mesa portion 61-2 may be larger than the area ratio of the contact region 15 in the first mesa portion 60-1, and the contact region in the second mesa portion 60-2.
- the second narrow mesa portion 61-2 may be the T-side mesa portion 67 or the D-side mesa portion 68. In this example, the second narrow mesa portion 61-2 is a T-side mesa portion 67.
- the contact region 15 is provided over the entire region sandwiched between the base regions 14-e in a top view.
- the second narrow mesa unit 61-2 functions as a carrier extraction mesa unit that extracts carriers such as holes to the emitter electrode 52 side when the transistor unit 70 is turned off.
- the narrow mesa portion 61 in which the area ratio of the emitter region 12 is smaller than that of the first mesa portion 60-1 is defined as a third narrow mesa portion 61-3.
- the emitter region 12 may not be provided in the third narrow mesa portion 61-3.
- the contact region 15 is disposed in contact with the base region 14-e when viewed from above.
- the base region 14 is disposed over the entire region sandwiched between the contact regions 15 when viewed from above.
- the third narrow mesa portion 61-3 may be the T-side mesa portion 67 or the D-side mesa portion 68.
- the third narrow mesa portion 61-3 is the D-side mesa portion 68.
- a narrow mesa portion 61 is arranged at the boundary in the arrangement direction of the transistor portion 70 and the diode portion 80.
- the two or more mesa portions that are arranged most continuously on the diode portion 80 side in the transistor portion 70 are narrow mesa portions 61, and in this example, are T-side mesa portions 67.
- the transistor unit 70 includes one or more second narrow mesa units 61-2 and one or more first narrow mesa units 61-1 in order from the diode unit 80 side. Are arranged in succession. In the example of FIG. 1, one second narrow mesa portion 61-2 and one first narrow mesa portion 61-1 are disposed, but the number of narrow mesa portions 61 is limited to this. Not.
- the transistor unit 70 may include a second mesa unit 60-2 instead of the T-side mesa unit 67 that is the first narrow mesa unit 61-1.
- One or more second mesa units 60-2 and a plurality of first mesa units 60- are provided on the inner side of the first narrow mesa unit 61-1, which is the T-side mesa unit 67 of the transistor unit 70. 1 are arranged.
- the second mesa unit 60-2 is arranged inside the first narrow mesa unit 61-1, and the first mesa unit 60-1 is arranged inside the second mesa unit 60-2.
- the inner side in the transistor unit 70 refers to a side close to the center of the transistor unit 70 in the arrangement direction (X-axis direction).
- one second mesa unit 60-2 is arranged, but the number of second mesa units 60-2 is not limited to this.
- one or more mesa portions arranged closest to the transistor portion 70 in the diode portion 80 are narrow mesa portions 61, which are the D side mesa portions 68 in this example.
- the diode unit 80 includes a third narrow mesa unit 61-3 closest to the transistor unit 70. A plurality of third narrow mesa portions 61-3 may be continuously arranged in the arrangement direction.
- a contact hole 54 is provided in each mesa portion 60.
- the contact hole 54 is disposed in a region sandwiched between the base regions 14-e.
- the contact hole 54 in this example is provided above the contact region 15 and the emitter region 12.
- the contact hole 54 is not provided in a region corresponding to the base region 14-e and the well region 11.
- the narrow mesa portion 61 (that is, the T-side mesa portion 67 and the D-side mesa portion 68) may or may not be provided with the contact hole 54.
- a contact hole 54 is provided. Also in the narrow mesa portion 61, the contact hole 54 is disposed in a region sandwiched between the base regions 14-e.
- the narrow mesa portion 61 at the boundary between the transistor portion 70 and the diode portion 80, it is possible to suppress holes from flowing from the boundary portion to the cathode region 82 when the diode portion 80 is reversely recovered. For this reason, the reverse recovery tolerance of the semiconductor device 100 can be improved. Further, by providing two or more narrow mesa portions 61 on the transistor portion 70 side, the distance between the mesa portion 60 having a relatively large hole injection amount and the cathode region 82 can be increased. For this reason, reverse recovery tolerance can be improved.
- the mesa portion functioning as the carrier extraction mesa portion into the second narrow mesa portion 61-2, holes flowing to the cathode region 82 can be further suppressed.
- the hole extraction efficiency does not decrease so much even if the mesa width is reduced.
- FIG. 2 is a diagram showing an example of the aa cross section in FIG.
- the aa cross section is an XZ plane passing through the emitter region 12.
- the semiconductor device 100 of this example includes the semiconductor substrate 10, the interlayer insulating film 38, the emitter electrode 52, and the collector electrode 24 in the cross section.
- the interlayer insulating film 38 is provided on the upper surface 21 of the semiconductor substrate 10.
- the interlayer insulating film 38 is an insulating film such as silicate glass to which an impurity such as boron or phosphorus is added.
- the interlayer insulating film 38 may be in contact with the upper surface 21 of the semiconductor substrate 10, and another film such as an oxide film may be provided between the interlayer insulating film 38 and the semiconductor substrate 10.
- the interlayer insulating film 38 is provided with the contact holes 54, 49, 56 described in FIG. In FIG. 2, a contact hole 54 is shown.
- the emitter electrode 52 is provided above the interlayer insulating film 38.
- the emitter electrode 52 is in contact with the upper surface 21 of the semiconductor substrate 10 through the contact hole 54 of the interlayer insulating film 38.
- the emitter electrode 52 is an example of a first electrode.
- the collector electrode 24 is provided on the lower surface 23 of the semiconductor substrate 10.
- the emitter electrode 52 and the collector electrode 24 are provided with a conductive material such as metal.
- a direction connecting the emitter electrode 52 and the collector electrode 24 is referred to as a depth direction.
- the semiconductor substrate 10 may be a silicon substrate, a silicon carbide substrate, or a nitride semiconductor substrate such as gallium nitride.
- the semiconductor substrate 10 in this example is a silicon substrate.
- the semiconductor substrate 10 has an N ⁇ type drift region 18.
- the drift region 18 is provided in both the transistor unit 70 and the diode unit 80.
- an N + type emitter region 12 and a P ⁇ type base region 14 are sequentially provided from the upper surface 21 side of the semiconductor substrate 10.
- the emitter region 12 is exposed on the upper surface 21 of the semiconductor substrate 10.
- the base region 14 is provided between the emitter region 12 and the drift region 18.
- an N + type accumulation region 16 may be provided in the mesa unit 60 and the first narrow mesa unit 61-1.
- the accumulation region 16 is provided between the base region 14 and the drift region 18.
- the accumulation region 16 is a region where N-type dopant is accumulated at a higher concentration than the drift region.
- the dopant of the accumulation region 16 and the drift region 18 is phosphorus.
- One accumulation region 16 may be provided in the depth direction, or a plurality of accumulation regions 16 may be provided. In the example of FIG. 2, two storage areas 16-1 and 16-2 are provided in each mesa unit.
- Each accumulation region 16 may have a doping concentration peak in the depth direction.
- a P + type contact region 15 and a base region 14 are sequentially provided from the upper surface 21 side of the semiconductor substrate 10.
- the contact region 15 is exposed on the upper surface 21 of the semiconductor substrate 10.
- the base region 14 is provided between the contact region 15 and the drift region 18.
- one or more accumulation regions 16 may be provided between the base region 14 and the drift region 18.
- the base region 14 exposed on the upper surface 21 of the semiconductor substrate 10 is provided in the third narrow mesa portion 61-3.
- the third narrow mesa portion 61-3 may be provided with one or more accumulation regions 16 between the base region 14 and the drift region 18.
- the accumulation region 16 of this example may be provided so as to cover the entire lower surface of the base region 14 in each mesa portion.
- an N + type buffer region 20 is provided under the drift region 18.
- the doping concentration of the buffer region 20 is higher than the doping concentration of the drift region 18.
- the buffer region 20 may function as a field stop layer that prevents a depletion layer extending from the lower surface of the base region 14 from reaching the P + type collector region 22 and the N + type cathode region 82.
- the buffer region 20 may have a plurality of peaks or a single peak in the doping concentration distribution in the depth direction.
- a P + type collector region 22 is provided under the buffer region 20.
- an N + type cathode region 82 is provided below the buffer region 20. The collector region 22 and the cathode region 82 are exposed on the lower surface 23 of the semiconductor substrate 10.
- One or more gate trench portions 40 and one or more dummy trench portions 30 are provided on the upper surface 21 side of the semiconductor substrate 10. Each trench portion reaches the drift region 18 from the upper surface 21 of the semiconductor substrate 10 through the base region 14. In a region where at least one of the emitter region 12, the contact region 15, and the accumulation region 16 is provided, each trench portion also penetrates these regions and reaches the drift region 18.
- the fact that the trench portion penetrates the doping region is not limited to the one manufactured in the order in which the trench portion is formed after the doping region is formed. What formed the doping area
- the gate trench portion 40 includes a gate trench, a gate insulating film 42 and a gate conductive portion 44 provided on the upper surface 21 of the semiconductor substrate 10.
- the gate insulating film 42 is provided to cover the inner wall of the gate trench.
- the gate insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench.
- the gate conductive portion 44 is provided inside the gate insulating film 42 inside the gate trench. That is, the gate insulating film 42 insulates the gate conductive portion 44 from the semiconductor substrate 10 on the inner wall of the gate trench portion.
- the gate conductive portion 44 is formed of a conductive material such as polysilicon.
- the gate conductive portion 44 may be provided longer than the base region 14 in the depth direction.
- the gate trench portion 40 in the cross section is covered with an interlayer insulating film 38 on the upper surface 21 of the semiconductor substrate 10.
- a predetermined voltage is applied to the gate conductive portion 44, a channel formed of an electron inversion layer is formed on the surface layer of the base region 14 in contact with the gate trench.
- the dummy trench portion 30 may have the same structure as the gate trench portion 40 in the cross section.
- the dummy trench part 30 has a dummy trench, a dummy insulating film 32 and a dummy conductive part 34 provided on the upper surface 21 of the semiconductor substrate 10.
- the dummy insulating film 32 is provided so as to cover the inner wall of the dummy trench.
- the dummy conductive portion 34 is provided inside the dummy trench and is provided inside the dummy insulating film 32.
- the dummy insulating film 32 insulates the dummy conductive portion 34 from the semiconductor substrate 10 on the inner wall of the dummy trench.
- the dummy conductive portion 34 may be formed of the same material as the gate conductive portion 44.
- the dummy conductive portion 34 is formed of a conductive material such as polysilicon.
- the dummy conductive portion 34 may have the same length as the gate conductive portion 44 in the depth direction.
- the dummy trench portion 30 in this example is covered with an interlayer insulating film 38 on the upper surface 21 of the semiconductor substrate 10. Note that the bottoms of the dummy trench portion 30 and the gate trench portion 40 may have a curved surface that is convex downward (curved in the cross section).
- the mesa width W2 of the narrow mesa portion 61 is smaller than the mesa width W1 of the mesa portion 60.
- the mesa width W1 may be the maximum mesa width in the transistor unit 70, or may be the mesa width of the mesa unit 60 arranged in the center in the arrangement direction of the transistor units 70.
- a narrow mesa portion 61 having a mesa width W2 smaller than the mesa width W1 is provided at the boundary B between the transistor portion 70 and the diode portion 80.
- the mesa width W2 may be 75% or less of the mesa width W1, and may be half or less.
- the mesa width W2 of the narrow mesa portion 61 may be the same in each narrow mesa portion 61 or may be different.
- the mesa width of the narrow mesa portion 61 of the transistor portion 70 may be smaller as it is closer to the boundary B between the transistor portion 70 and the diode portion 80.
- At least one of the T-side mesa unit 67 and the D-side mesa unit 68 disposed at the boundary between the transistor unit 70 and the diode unit 80 has a minimum mesa width among the plurality of mesa units included in the transistor unit 70 and the diode unit 80. You can do it.
- the narrow mesa portion 61 may be disposed between the dummy trench portions 30. That is, the narrow mesa portion 61 is not in contact with the gate trench portion 40. Thereby, the mesa width of the mesa unit 60 functioning as a channel can be maintained.
- the boundary B between the transistor section 70 and the diode section 80 is a plane connecting the boundary between the collector region 22 and the cathode region 82 and the position where the boundary is projected onto the upper surface 21.
- the trench part in contact with both the T-side mesa part 67 and the D-side mesa part 68 includes the boundary B.
- the width of the narrow mesa portion 61 disposed in contact with the trench portion including the boundary B is the minimum value among the plurality of mesa portions included in the transistor portion 70 and the diode portion 80. It may be. Thereby, holes injected from directly above the end portion of the cathode region 82 can be reduced, and the concentration of holes at the end portion of the cathode region 82 can be suppressed.
- the position of the boundary B of the transistor part 70 and the diode part 80 in the arrangement direction is the position of the boundary between the collector region 22 and the cathode region 82.
- the narrow mesa portion 61 disposed on the boundary is a narrow mesa portion 61 (in this example, in contact with the trench portion). Narrow mesa portion 61-2 and narrow mesa portion 61-3).
- the second narrow mesa portion 61-2 that functions as the carrier extraction mesa portion may have a smaller mesa width than the other narrow mesa portions 61. That is, the mesa width of the second narrow mesa portion 61-2 may be the smallest in the semiconductor device 100. Since the area ratio of the contact region 15 is large in the second narrow mesa portion 61-2, the hole from the upper surface 21 of the semiconductor substrate 10 can be reduced by reducing the mesa width of the second narrow mesa portion 61-2. Can be efficiently suppressed.
- a second conductivity type plug region 27 having a doping concentration higher than that of the contact region 15 may be provided on the upper surface 21 exposed by the contact hole 54.
- the plug region 27 may not be provided in the emitter region 12.
- FIG. 3 is a diagram showing an arrangement example of the plug region 27 in a top view.
- the plug region 27 of this example is provided in a P-type region in each mesa portion.
- the P-type region is, for example, the contact region 15 and the base region 14.
- the plug region 27 is not provided in the base region 14-e.
- the plug region 27 may also be provided in the emitter region 12.
- FIG. 4 is a diagram showing another arrangement example of the plug region 27 in a top view.
- the plug region 27 is not provided in at least one narrow mesa portion 61. Thereby, the injection
- in the diode portion 80 one or more third narrow mesa portions 61-3 arranged closest to the transistor portion 70 are not provided with the plug region 27.
- a plug region 27 may be provided in the second narrow mesa portion 61-2.
- hole injection from one or more third narrow mesa portions 61-3 can be suppressed while maintaining the hole extraction function in the second narrow mesa portion 61-2.
- the plug region 27 may not be provided.
- the second narrow mesa portion 61-2 may not be provided with the plug region 27.
- the first narrow mesa portion 61-1 does not have to be provided with the plug region 27. Thereby, hole injection can be further suppressed.
- the second narrow mesa portion 61-2 in another example may have a base region 14 instead of the contact region 15 of this example.
- the second narrow mesa portion 61-2 may or may not have the plug region 27 in the base region.
- the second narrow mesa portion 61-2 may have a second conductivity type region having a doping concentration lower than that of the base region 14, instead of the contact region 15. Also with such a configuration, hole injection from the second narrow mesa portion 61-2 can be suppressed.
- FIG. 5 is a diagram illustrating another example of the upper surface of the semiconductor device 100.
- the arrangement of contact holes in the interlayer insulating film 38 is different from the example described with reference to FIGS.
- Other structures may be the same as those of the semiconductor device 100 described with reference to FIGS.
- a range where the interlayer insulating film 38 is provided is indicated by a dotted line.
- the interlayer insulating film 38 of this example is provided so as to cover a part of the trench portion on the upper surface 21 of the semiconductor substrate 10.
- the interlayer insulating film 38 of this example has a contact hole 55 instead of the contact hole 54 provided in the narrow mesa portion 61.
- the contact hole 55 is provided across the plurality of narrow mesa portions 61 and the plurality of trench portions in the arrangement direction (X-axis direction).
- the contact hole 55 may have the same width as the diode part 80 in the arrangement direction, or may have a larger width than the diode part 80. Further, the contact hole 55 may be provided in a range larger than the cathode region 82 in both the X-axis direction and the Y-axis direction.
- the emitter electrode 52 is in contact with the upper surface 21 of the semiconductor substrate 10 through the contact hole 55.
- the end position in the Y-axis direction of the contact hole 55 in this example is the same as the end position in the Y-axis direction of the contact hole 54. That is, the end of the contact hole 55 in the Y-axis direction is disposed in the contact region 15 closest to the base region 14-e in the Y-axis direction. That is, the contact hole 55 does not expose the tip portion 31 of the dummy trench portion 30 in contact with the narrow mesa portion 61. In another example, the contact hole 55 may expose the entire top surface of at least one dummy trench portion 30 in contact with the narrow mesa portion 61.
- FIG. 6 is a diagram showing an example of a bb cross section in FIG.
- the bb cross section is an XZ cross section that passes through the emitter region 12 and the cathode region 82.
- at least one dummy trench portion 30 in contact with the narrow mesa portion 61 is not covered with the interlayer insulating film 38. That is, at least one dummy trench portion 30 out of the dummy trench portions 30 in contact with at least one of the T-side mesa portion 67 and the D-side mesa portion 68 is not covered with the interlayer insulating film 38.
- the dummy conductive portion 34 of the dummy trench portion 30 may be in contact with the emitter electrode 52.
- the dummy trench portion 30 is not covered with the interlayer insulating film 38.
- the gate trench portion 40 is covered with the interlayer insulating film 38 and the dummy trench portion 30 is not covered with the interlayer insulating film 38.
- the upper surface of the dummy conductive portion 34 is exposed at the same height as the upper surface 21 of the semiconductor substrate 10 or below the upper surface 21.
- the exposed upper surface of the dummy conductive portion 34 contacts the emitter electrode 52 at the same height as the upper surface 21 or below the upper surface 21.
- the dummy trench portion 30 disposed between the narrow mesa portions 61 is not covered with the interlayer insulating film 38.
- the narrow mesa portion 61 is not covered with the interlayer insulating film 38. That is, the dummy trench part 30 arranged between the two T side mesa parts 67, the dummy trench part 30 arranged between the two D side mesa parts 68, the T side mesa part 67 and the D side mesa part None of the dummy trench portions 30 disposed between 68 are covered with the interlayer insulating film 38.
- the dummy conductive portion 34 of the dummy trench portion 30 is in contact with the emitter electrode 52.
- the narrow mesa portion 61 is prevented from being covered with the interlayer insulating film 38, and the narrow mesa portion 61 is brought into contact with the emitter electrode 52. Can do.
- the dummy trench portion 30 in contact with the second narrow mesa portion 61-2 that functions as the carrier extraction mesa portion is not covered with the interlayer insulating film 38. This prevents the second narrow mesa portion 61-2 from being covered with the interlayer insulating film 38 even if the position where the interlayer insulating film 38 is provided varies. For this reason, the function as a carrier extraction mesa part can be maintained.
- the dummy trench portion 30 disposed between the narrow mesa portion 61 and the mesa portion 60 having a larger mesa width than the narrow mesa portion 61 may be covered with an interlayer insulating film 38.
- the dummy trench portion 30 disposed between the second mesa portion 60-2 and the first narrow mesa portion 61-1 is covered with the interlayer insulating film.
- the second mesa portion 60-2 and the first narrow mesa portion 61-1 are not at least partially covered by the interlayer insulating film 38.
- FIG. 7 is a diagram illustrating an example of an XZ cross section of the transistor unit 70.
- the cross section is a cross section passing through the emitter region 12 shown in FIG. Since the structure of each mesa part in FIG. 7 is the same as each mesa part demonstrated in FIGS. 1-6, the code
- the transistor unit 70 of this example is provided between the two diode units 80 in the arrangement direction (X-axis direction).
- the transistor part 70 has two or more narrow mesa parts 61 at both ends in the arrangement direction.
- the transistor unit 70 includes a plurality of first mesa units 60-1 inside the second mesa units 60-2 disposed at both ends in the arrangement direction.
- the mesa width of the first mesa unit 60-1 disposed at the center position in the arrangement direction of the transistor units 70 is W3.
- the average mesa width of the two first mesa portions 60-1 in contact with the trench portion is defined as W3.
- the mesa width W2 of the narrow mesa portion 61 may be smaller than the mesa width W3.
- Mesa width W2 may be less than or equal to half of mesa width W3.
- the mesa width W2 of the narrow mesa portion 61 may be smaller than the average mesa width of the first mesa portion 60-1 in contact with the gate trench portion 40.
- the mesa width W2 may be less than half of the average mesa width.
- the mesa width W3 may be the same as the mesa width W1 of the transistor unit 70 other than the center position. Further, the mesa width W3 may be larger than the mesa width W1, or may be smaller than the mesa width W1. In this example, the mesa width W3 is the same as the mesa width W1.
- FIG. 8 is a diagram illustrating an example of an XZ cross section of the diode unit 80.
- the cross section is a cross section passing through the emitter region 12 shown in FIG. Since the structure of each mesa part in FIG. 8 is the same as that of each mesa part demonstrated in FIGS. 1-6, the code
- the diode portion 80 of this example is provided between the two transistor portions 70 in the arrangement direction (X-axis direction).
- the diode portion 80 has one or more narrow mesa portions 61 at both ends in the arrangement direction.
- all mesa portions are the third narrow mesa portion 61-3 (that is, the D-side mesa portion 68).
- all the trench portions of the diode portion 80 are not covered with the interlayer insulating film 38 in the cross section. That is, the contact hole 55 is continuously provided from one end of the diode unit 80 in the arrangement direction to the other end.
- the contact hole 55 of this example may be provided continuously up to the first narrow mesa portion 61-1 of the transistor portion 70. With such a structure, the diode portion 80 can be easily miniaturized.
- the conductive portion of the trench portion is in contact with the emitter electrode 52.
- FIG. 9 is a diagram illustrating another example of the XZ cross section of the diode unit 80.
- the cross section is a cross section passing through the emitter region 12 shown in FIG.
- the diode unit 80 of this example includes a third mesa unit 60-3.
- the third mesa portion 60-3 has a larger mesa width than the narrow mesa portion 61.
- the third mesa portion 60-3 may have the same mesa width as the first mesa portion 60-1 or the second mesa portion 60-2, may have a larger mesa width, and is smaller. It may have a mesa width.
- the dummy trench portion 30 sandwiched between the third mesa portions 60-3 may or may not be covered with the interlayer insulating film 38 in the cross section.
- the third mesa portion 60-3 may be sandwiched between the dummy trench portions 30.
- the third mesa portion 60-3 is provided with the base region 14 exposed on the upper surface 21 of the semiconductor substrate 10.
- the third narrow mesa portion 61-3 may be provided with one or more accumulation regions 16 between the base region 14 and the drift region 18.
- the diode unit 80 may include a third mesa unit 60-3 in a predetermined range including the central position in the arrangement direction. That is, the mesa portion arranged at the center in the arrangement direction of the diode portion 80 has a larger mesa width than the mesa portion arranged closest to the transistor portion 70 in the diode portion 80.
- the diode unit 80 of the present example includes a third narrow mesa unit 61-3 at the boundary with the transistor unit 70, and a third mesa unit 60-3 at the center in the arrangement direction. Thereby, the area occupied by the mesa portion in the diode portion 80 can be improved while suppressing the injection of holes in the vicinity of the boundary B with the transistor portion 70.
- the mesa width W2 of the third narrow mesa portion 61-3 is smaller than the mesa width W4 of the third mesa portion 60-3.
- the mesa width W2 of the third narrow mesa portion 61-3 may be smaller than the trench width W5 in the arrangement direction of the dummy trench portions 30.
- Mesa width W2 may be less than or equal to half of trench width W5.
- FIG. 10A is a diagram showing another example of a cross section of a part of the diode part 80 and the transistor part 70 disposed on both sides of the diode part 80.
- the cross section is an XZ cross section passing through the emitter region 12 and the cathode region 82.
- the diode portion 80 of this example has a lifetime control region 94 on the upper surface 21 side of the semiconductor substrate 10.
- the lifetime control region 94 may be provided in the entire arrangement direction of the diode portions 80 or may be provided in part.
- the lifetime control region 94 in this example is provided in the entire diode unit 80.
- the upper surface 21 side of the semiconductor substrate 10 refers to a region closer to the upper surface 21 than the center of the semiconductor substrate 10 in the depth direction.
- the lifetime control region 94 is a region in which the density per unit volume of the crystal defects 92 is higher than other regions.
- the crystal defect 92 may be a defect that becomes a recombination center (center) of carriers, and may be mainly composed of vacancies (V) and double vacancies (VV).
- the density of crystal defects 92 may be the density of recombination centers.
- a position where the density of the crystal defects 92 in the depth direction becomes a peak may be a position in the depth direction of the lifetime control region 94.
- a dopant such as a donor or an acceptor is also included in the crystal defect, but in this specification, the crystal defect 92 is a defect mainly functioning for carrier recombination as a recombination center.
- the crystal defect 92 can be formed by implanting ions such as helium from the upper surface 21 or the lower surface 23 of the semiconductor substrate 10.
- the lifetime control region 94 of this example is also provided in at least a part of the narrow mesa portion 61 of the transistor portion 70.
- that the lifetime control area 94 is provided in the mesa portion indicates that the lifetime control area 94 is provided below the mesa portion.
- the lifetime control region 94 may be provided in all the narrow mesa portions 61 of the transistor portion 70.
- the lifetime control region 94 may be provided in a part of the mesa unit 60 of the transistor unit 70.
- a lifetime control region 94 is provided in a part of the mesa unit 60 of the transistor unit 70.
- the lifetime control region 94 is formed in the entire diode portion 80.
- the lifetime control region 94 of the diode unit 80 extends to the narrow mesa unit 61 (D-side mesa unit 68) of the diode unit 80. Further, the lifetime control region 94 extends from the D-side mesa portion 68 to the narrow mesa portion 61 (T-side mesa portion 67) of the transistor portion 70.
- the lifetime control region 94 extended to the T-side mesa portion 67 extends beyond the inner end of the T-side mesa portion 67 to the second mesa portion 60-2.
- the inner end of the T-side mesa portion 67 refers to the center-side end of the transistor portion 70 among both ends of the T-side mesa portion 67 in the X-axis direction.
- the lifetime control region 94 may extend to the first mesa unit 60-1. That is, the lifetime control region 94 of the diode unit 80 may extend to the narrow mesa unit 61 and further extend to the mesa unit of the transistor unit 70 beyond the narrow mesa unit 61.
- the end position X1 in the arrangement direction of the lifetime control region 94 is disposed below the second mesa unit 60-2, but the end position X1 is disposed below the first mesa unit 60-1.
- the transistor part 70 may be disposed below any dummy trench part 30.
- the distance L in the X-axis direction from the end portion in the X-axis direction of the trench portion sandwiched between the narrow mesa portion 61 and the mesa portion 60 to the end portion in the X-axis direction of the lifetime control region 94 is 50 ⁇ m or more. It may be 100 ⁇ m or less.
- the distance L may be twice or more the mesa width of the mesa unit 60 and may be five or more times.
- the distance L may be shorter than the thickness of the semiconductor substrate 10.
- FIG. 10B is a diagram illustrating an arrangement example of the lifetime control region 94 in a top view.
- the lifetime control region 94 may be disposed closer to the dummy trench portion 30 than the gate wiring 48 in the extending direction (Y-axis direction). In another example, the lifetime control region 94 may be disposed beyond the gate wiring 48 in the extending direction. In the example of FIG. 10B, the lifetime control region 94 is disposed closer to the dummy trench portion 30 than the gate wiring 48. Thereby, it is possible to prevent a crystal defect or damage due to ion implantation for forming the lifetime control region 94 from being introduced into the gate insulating film between the gate wiring 48 and the semiconductor substrate.
- FIG. 11 is a diagram showing another example of a cross section of the diode portion 80 and a part of the transistor portion 70 arranged on both sides of the diode portion 80.
- the cross section is an XZ cross section passing through the emitter region 12 and the cathode region 82.
- each of the diode portion 80 and the transistor portion 70 has a lifetime control region 94 on the upper surface 21 side of the semiconductor substrate 10.
- a low defect region 95 is provided between the lifetime control region 94 of the diode unit 80 and the lifetime control region 94 of the transistor unit 70 in the arrangement direction (X-axis direction). ing.
- the low defect area 95 is an area having a defect density smaller than that of the lifetime control area 94.
- the defect density in the low defect region 95 may be the same as the defect density in other regions where the lifetime control region 94 is not provided. Alternatively, the defect density in the low defect region 95 may be lower than the lifetime control region 94 and higher than the defect density in other regions where the lifetime control region 94 is not provided. In this example, the defect density in the low defect region 95 is the same as the defect density in other regions where the lifetime control region 94 is not provided.
- the defect density in the low defect region 95 may be the same as the defect density in the central region in the depth direction of the semiconductor substrate 10 immediately below the low defect region 95.
- the same defect density includes a case where there is an error of about 10%, for example.
- the defect density of the low defect region 95 may be higher than the defect density in the central region in the depth direction of the semiconductor substrate 10 described above and lower than the defect density in the lifetime control region 94.
- the low defect region 95 may be provided in a range including the boundary B in the arrangement direction of the diode part 80 and the transistor part 70.
- the low defect region 95 may be provided below all the narrow mesa portions 61. Since the injection of holes from the narrow mesa portion 61 is relatively small, if the lifetime control region 94 is provided, the carrier density may become too small. On the other hand, by providing the low defect region 95, the carrier density below the narrow mesa portion 61 can be adjusted appropriately.
- the low defect region 95 may be provided below the second narrow mesa portion 61-2 and below one or more third narrow mesa portions 61-3.
- the low defect region 95 may be provided below the first narrow mesa portion 61-1.
- the low defect region 95 is provided for a part of the third narrow mesa portion 61-3 on the side close to the second narrow mesa portion 61-2 of the third narrow mesa portion 61-3. May be.
- FIG. 12 is a diagram illustrating a configuration example of the narrow mesa unit 61 and the accumulation region 16 in the mesa unit 60.
- the integrated value in the depth direction of the doping concentration of the storage region 16 in the at least one narrow mesa portion 61 is higher than the integrated value in the depth direction of the doping concentration of the storage region 16 in the mesa portion 60.
- the number of steps in the depth direction of the accumulation region 16 in the narrow mesa portion 61 is larger than the number of steps in the depth direction of the accumulation region 16 in the mesa portion 60.
- the peak value of the doping concentration of the accumulation region 16 in the narrow mesa portion 61 may be higher than the peak value of the doping concentration of the accumulation region 16 in the mesa portion 60.
- FIG. 12 shows an example in which the integrated concentration of the accumulation region 16 of the first narrow mesa portion 61-1 is high, but the integrated concentration of the accumulation region 16 of the second narrow mesa portion 61-2 is also shown.
- the integrated concentration of the accumulation region 16 in the mesa unit 60 may be higher.
- the integrated concentration of the accumulation region 16 of the third narrow mesa unit 61-3 may be higher than the integrated concentration of the accumulation region 16 of the mesa unit 60.
- the integrated concentration of the accumulation region 16 in the narrow mesa portion 61 may be lower than the integral concentration of the accumulation region 16 in the mesa portion 60. Thereby, the amount of holes injected from the narrow mesa portion 61 may be adjusted appropriately.
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Abstract
半導体基板とトランジスタ部とダイオード部とを備え、トランジスタ部およびダイオード部は、それぞれ、配列方向に複数配列されたトレンチ部と、トレンチ部の内壁に形成された絶縁部と、トレンチ部の内部に設けられた導電部と、配列方向においてトレンチ部の間に配置された複数のメサ部と、コンタクトホールが設けられた層間絶縁膜と、コンタクトホールを介してメサ部と接する第1電極と、を有し、トランジスタ部のメサ部は、ダイオード部の最も近くに配置された2つ以上のT側メサ部を備え、ダイオード部のメサ部は、トランジスタ部の最も近くに配置された1つ以上のD側メサ部を備え、トランジスタ部において第1電極と電気的に接続するメサ部の最大のメサ幅は、T側メサ部のメサ幅およびD側メサ部のメサ幅のいずれよりも大きい半導体装置を提供する。
Description
本発明は、半導体装置に関する。
従来、一つの半導体基板に絶縁ゲート型バイポーラトランジスタ(IGBT)等のトランジスタ素子と、還流ダイオード(FWD)等のダイオード素子とを設けた半導体装置が知られている(例えば、特許文献1および2参照)。
特許文献1 WO2012-169053号
特許文献2 特開2009-021557号公報
特許文献1 WO2012-169053号
特許文献2 特開2009-021557号公報
ダイオード素子を設けた半導体装置においては、逆回復耐量を向上させることが好ましい。
本発明の第1の態様においては、第1導電型のドリフト領域を有する半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板の下面に露出した第2導電型のコレクタ領域を有するトランジスタ部を備えてよい。半導体装置は、半導体基板の下面に露出した第1導電型のカソード領域を有し、上面視の配列方向においてトランジスタ部と並んで設けられたダイオード部を備えてよい。トランジスタ部およびダイオード部は、それぞれ、半導体基板の上面からドリフト領域まで達して設けられ、配列方向に複数配列されたトレンチ部を有してよい。トランジスタ部およびダイオード部は、それぞれ、トレンチ部の内壁に形成された絶縁部を有してよい。トランジスタ部およびダイオード部は、それぞれ、トレンチ部の内部に設けられ、絶縁部によりトレンチ部の内壁と絶縁された導電部を有してよい。トランジスタ部およびダイオード部は、それぞれ、配列方向においてトレンチ部の間に配置され、配列方向においてそれぞれ所定のメサ幅を有する複数のメサ部を有してよい。トランジスタ部およびダイオード部は、それぞれ、半導体基板の上面においてトレンチ部の一部を覆って設けられ、且つ、一以上のメサ部上面を露出させるコンタクトホールが設けられた層間絶縁膜を有してよい。トランジスタ部およびダイオード部は、それぞれ、コンタクトホールを介してメサ部と接する第1電極を有してよい。トランジスタ部のメサ部は、ダイオード部の最も近くに配置された2つ以上のT側メサ部を備えてよい。ダイオード部のメサ部は、トランジスタ部の最も近くに配置された1つ以上のD側メサ部を備えてよい。トランジスタ部において第1電極と電気的に接続するメサ部の最大のメサ幅は、T側メサ部のメサ幅およびD側メサ部のメサ幅のいずれよりも大きくてよい。
トランジスタ部およびダイオード部の境界に配置されたT側メサ部およびD側メサ部の少なくとも一方は、トランジスタ部およびダイオード部に含まれる複数のメサ部において最小のメサ幅を有してよい。
T側メサ部およびD側メサ部のメサ幅は、トランジスタ部において配列方向の中央に配置されたメサ部のメサ幅よりも小さくてよい。
トランジスタ部は、トレンチ部としてゲートトレンチ部およびダミートレンチ部を有してよい。T側メサ部およびD側メサ部は、ダミートレンチ部の間に配置されていてよい。
T側メサ部およびD側メサ部の少なくとも一方に接するトレンチ部のうちの、少なくとも一つのトレンチ部は、層間絶縁膜に覆われておらず、導電部が第1電極に接していてよい。
2つのT側メサ部の間に配置されたトレンチ部と、2つのD側メサ部の間に配置されたトレンチ部と、T側メサ部およびD側メサ部の間に配置されたトレンチ部は、層間絶縁膜に覆われておらず、導電部が第1電極に接してよい。
T側メサ部と、T側メサ部よりもメサ幅の大きいメサ部との間に配置されたダミートレンチ部は、層間絶縁膜に覆われていてよい。
ダイオード部の全てのトレンチ部は、層間絶縁膜に覆われておらず、導電部が第1電極に接していてよい。
ダイオード部のメサ部は、全てD側メサ部であってよい。
ダイオード部の配列方向の中央に配置されたメサ部は、ダイオード部においてトランジスタ部の最も近くに配置されたD側メサ部よりもメサ幅が大きくてよい。
トランジスタ部の少なくとも一部のメサ部は、ゲートトレンチ部に接して配置され、且つ、半導体基板の上面に露出した第1導電型のエミッタ領域を有してよい。トランジスタ部の少なくとも一部のメサ部は、エミッタ領域とドリフト領域との間に設けられた、第2導電型のベース領域を有してよい。トランジスタ部の少なくとも一部のメサ部は、半導体基板の上面に露出し、ベース領域よりもドーピング濃度の高い第2導電型のコンタクト領域を有してよい。トランジスタ部の少なくとも一部のメサ部は、半導体基板の上面に露出し、コンタクト領域よりもドーピング濃度の高いプラグ領域を有してよい。ダイオード部におけるD側メサ部にはプラグ領域が設けられていなくてよい。
トランジスタ部は、ゲートトレンチ部に接して配置され、且つ、半導体基板の上面に露出した第1導電型のエミッタ領域が設けられた第1のメサ部を有してよい。トランジスタ部のT側メサ部の少なくとも一部は、各メサ部の面積に対して半導体基板の上面に露出した第2導電型の領域の面積割合が、第1のメサ部の面積割合よりも大きいキャリア引抜メサ部であってよい。
キャリア引抜メサ部に接するトレンチ部は、層間絶縁膜に覆われていなくてよい。
ダイオード部は、半導体基板の上面側に、ライフタイム制御領域を有してよい。ライフタイム制御領域は、トランジスタ部のT側メサ部の少なくとも一部にも設けられていてよい。
ダイオード部およびトランジスタ部のそれぞれは、半導体基板の上面側に、ライフタイム制御領域を有してよい。配列方向において、ダイオード部のライフタイム制御領域と、トランジスタ部のライフタイム制御領域との間に、ライフタイム制御領域よりも欠陥密度の小さい低欠陥領域が設けられていてよい。
低欠陥領域は、ダイオード部およびトランジスタ部の境界を含む範囲に設けられていてよい。
トランジスタ部の少なくとも一部のメサ部は、半導体基板の上面に露出した第1導電型のエミッタ領域を有してよい。トランジスタ部の少なくとも一部のメサ部は、エミッタ領域とドリフト領域との間に設けられた、第2導電型のベース領域を有してよい。トランジスタ部の少なくとも一部のメサ部は、ベース領域とドリフト領域との間に設けられ、ドリフト領域よりもドーピング濃度の高い蓄積領域を有してよい。T側メサ部における蓄積領域のドーピング濃度の深さ方向における積分値は、他のメサ部における蓄積領域のドーピング濃度の深さ方向における積分値よりも高くてよい。
上記の発明の概要は、本発明の特徴の全てを列挙したものではない。これらの特徴群のサブコンビネーションも発明となりうる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の2つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
本明細書では、X軸、Y軸およびZ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をXY面とし、半導体基板の上面と垂直な深さ方向をZ軸とする。
各実施例においては、第1導電型をN型、第2導電型をP型とした例を示しているが、第1導電型をP型、第2導電型をN型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。また、本明細書においてP+型(またはN+型)と記載した場合、P型(またはN型)よりもドーピング濃度が高いことを意味し、P-型(またはN-型)と記載した場合、P型(またはN型)よりもドーピング濃度が低いことを意味する。
本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化した不純物の濃度を指す。本明細書において、ドナーおよびアクセプタの濃度差(すなわちネットドーピング濃度)をドーピング濃度とする場合がある。この場合、ドーピング濃度はSR法で測定できる。また、ドナーおよびアクセプタの化学濃度をドーピング濃度としてもよい。この場合、ドーピング濃度はSIMS法で測定できる。特に限定していなければ、ドーピング濃度として、上記のいずれを用いてもよい。特に限定していなければ、ドーピング領域におけるドーピング濃度分布のピーク値を、当該ドーピング領域におけるドーピング濃度としてよい。
図1は、本発明の実施形態に係る半導体装置100の上面を部分的に示す図である。本例の半導体装置100は、絶縁ゲート型バイポーラトランジスタ等のトランジスタを含むトランジスタ部70、および、還流ダイオード等のダイオードを含むダイオード部80を有する半導体チップである。還流ダイオードは、トランジスタに対して並列に配置される。還流ダイオードは、トランジスタの主電流とは逆向きに電流を流す逆導通ダイオードである。ダイオード部80は、半導体基板の上面においてトランジスタ部70と所定の配列方向に並んで設けられる。本明細書において配列方向はX軸方向である。一例としてトランジスタ部70およびダイオード部80は、X軸方向において交互に設けられている。図1においてはチップ端部周辺のチップ上面を示しており、他の領域を省略している。
ダイオード部80は、半導体基板の下面側にカソード領域82が設けられた領域である。カソード領域82は、半導体基板の下面側に露出しており、半導体基板の下面に設けられた電極と接触している。本明細書では、カソード領域82とZ軸方向において重なる領域をダイオード部80とする。つまり、半導体基板の上面に対して、半導体基板の下面と垂直な方向にカソード領域82を投影したときの投影領域をダイオード部80とする。また、当該投影領域のY軸方向端から、Y軸方向に活性領域の端までの領域を延長領域とする。この延長領域もダイオード部80としてよい。Y軸方向は、X軸方向およびZ軸方向の両方に垂直な方向である。ダイオード部80は、投影領域および延長領域のうち、半導体基板の上面に第2導電型の領域が設けられた領域を指してもよい。
トランジスタ部70は、活性領域においてダイオード部80以外の領域を指してよい。トランジスタ部70は、半導体基板の下面に露出した第2導電型のコレクタ領域を有する。トランジスタ部70は、半導体基板の上面に対してコレクタ領域を投影したときの投影領域であって、且つ、後述するエミッタ領域12およびコンタクト領域15を含む所定の単位構成が規則的に配置された領域を指してもよい。
図1においては半導体装置100における半導体基板の活性領域を示している。活性領域は、半導体装置100をオン状態に制御した場合に、半導体基板の上面および下面の間で電流が流れる領域を指す。例えば活性領域は、図1に示したゲート金属層50に囲まれた領域である。
半導体装置100は、活性領域を囲んでエッジ終端構造部を有してもよい。例えばエッジ終端構造部は、図1に示したゲート金属層50よりも、半導体基板の端部側に設けられている。エッジ終端構造部は、半導体基板の上面側の電界集中を緩和する。エッジ終端構造部は、例えばガードリング、フィールドプレート、リサーフ、または、これらのうちの2つ以上を組み合わせた構造を有してよい。
本例の半導体装置100は、半導体基板の上面側の内部に設けられたゲートトレンチ部40、ダミートレンチ部30、ウェル領域11、エミッタ領域12、ベース領域14およびコンタクト領域15を備える。また、本例の半導体装置100は、半導体基板の上面の上方に設けられたエミッタ電極52およびゲート金属層50を備える。エミッタ電極52およびゲート金属層50は互いに分離して設けられる。ゲートトレンチ部40およびダミートレンチ部30は、それぞれがトレンチ部の一例である。
エミッタ電極52およびゲート金属層50と、半導体基板の上面との間には層間絶縁膜が設けられるが、図1では省略している。本例の層間絶縁膜には、コンタクトホール56、コンタクトホール49およびコンタクトホール54が、当該層間絶縁膜を貫通して設けられる。図1においては、それぞれのコンタクトホールに斜線のハッチングを付している。なお、コンタクトホール54の斜線のハッチング部分は、半導体基板の上面が露出している部分であり、エミッタ領域12とコンタクト領域15とのpn接合面も露出している。図1等においては、コンタクトホール54のハッチング部分と、pn接合面を示す実線とを重ねて示している。
エミッタ電極52は、ゲートトレンチ部40、ダミートレンチ部30、ウェル領域11、エミッタ領域12、ベース領域14およびコンタクト領域15の上方に設けられる。エミッタ電極52は、コンタクトホール54を通って、半導体基板の上面におけるエミッタ領域12、コンタクト領域15およびベース領域14と接触する。エミッタ電極52は、コンタクトホール56を通って、ダミートレンチ部30内のダミー導電部と接続される。エミッタ電極52とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部25が設けられてよい。接続部25は、半導体基板の上面に設けられる。接続部25と半導体基板との間には、熱酸化膜等の絶縁膜が設けられる。
ゲート金属層50は、トランジスタ部70にゲート電圧を印加する。ゲート金属層50は、半導体基板の上面の上方に設けられたゲートパッドに接続されてよい。ゲートパッドは、ワイヤー等により外部の装置と接続される。ゲート金属層50は、上面視において、活性領域を囲むように設けられてよい。一例としてゲート金属層50は、上面視において半導体基板の外周に沿って環状に設けられている。
ゲート金属層50は、コンタクトホール49を通って、ゲート配線48と接触する。ゲート配線48は、不純物がドープされたポリシリコン等で形成される。ゲート配線48と半導体基板との間には、熱酸化膜等の絶縁膜が設けられる。ゲート配線48は、半導体基板の上面において、ゲートトレンチ部40内のゲート導電部と接続される。ゲート配線48は、ダミートレンチ部30内のダミー導電部とは接続されない。
本例のゲート配線48は、コンタクトホール49の下方から、ゲートトレンチ部40の先端部41まで設けられる。先端部41は、ゲートトレンチ部40において、最もゲート金属層50に近い端部である。ゲート導電部は、ゲートトレンチ部40の先端部41において半導体基板の上面に露出しており、ゲート配線48と接触する。
エミッタ電極52およびゲート金属層50は、金属を含む材料で形成される。例えば、エミッタ電極52およびゲート金属層50の少なくとも一部の領域は、アルミニウムまたはアルミニウム‐シリコン合金で形成される。エミッタ電極52およびゲート金属層50は、アルミニウム等で形成された領域の下層に、チタンやチタン化合物等で形成されたバリアメタルを有してよい。さらにエミッタ電極52およびゲート金属層50は、コンタクトホール内において、バリアメタルとアルミニウム等に接するようにタングステン等を埋め込んで形成されたプラグを有してもよい。
ウェル領域11は、ゲート金属層50およびゲート配線48と重なって設けられている。ウェル領域11は、ゲート金属層50およびゲート配線48と重ならない範囲にも、所定の幅で延伸して設けられている。本例のウェル領域11は、コンタクトホール54のY軸方向の端から、ゲート金属層50側に離れて設けられている。ウェル領域11のY軸方向端は、ゲートトレンチ部40の先端部41およびダミートレンチ部30の先端部31よりもコンタクトホール54側に位置してよい。ウェル領域11は、ベース領域14よりもドーピング濃度の高い第2導電型の領域である。本例のベース領域14はP-型であり、ウェル領域11はP+型である。
トランジスタ部70は、配列方向に複数配列されたトレンチ部を有する。本例のトランジスタ部70には、配列方向に沿って1以上のゲートトレンチ部40と、1以上のダミートレンチ部30とが交互に設けられている。ゲートトレンチ部40とダミートレンチ部30の配列は、これに限らない。1つのゲートトレンチ部40と2つ以上のダミートレンチ部30のユニットが、配列方向に沿って繰り返し配置されてもよい。また、1つのダミートレンチ部30と2つ以上のゲートトレンチ部40とのユニットが、配列方向に沿って繰り返し配置されてもよい。2つ以上のゲートトレンチ部40と2つ以上のダミートレンチ部30のユニットが、配列方向に沿って繰り返し配置されてもよい。
ダイオード部80は、配列方向に複数配列されたトレンチ部を有する。本例のダイオード部80には、複数のダミートレンチ部30が、配列方向に沿って設けられている。本例のダイオード部80には、ゲートトレンチ部40が設けられていない。ダイオード部80には、ゲートトレンチ部40が設けられてもよい。さらにダイオード部80の表面には、エミッタ領域と同じ導電型で同じ深さの領域が、ゲートトレンチ部40またはダミートレンチ部30に接するように設けられてもよい。
本例のゲートトレンチ部40は、配列方向と垂直な延伸方向に沿って延伸する2つの延伸部分39(延伸方向に沿って直線状であるトレンチの部分)と、2つの延伸部分39を接続する先端部41を有してよい。図1における延伸方向はY軸方向である。
先端部41の少なくとも一部は、上面視において曲線状に設けられることが好ましい。ゲートトレンチ部40の2つの延伸部分39において、延伸方向に沿った直線形状の端である端部どうしを先端部41が接続することで、延伸部分39の端部における電界集中を緩和できる。ゲート配線48は、ゲートトレンチ部40の先端部41において、ゲート導電部と接続してよい。
トランジスタ部70において、ダミートレンチ部30はゲートトレンチ部40のそれぞれの延伸部分39の間に設けられる。それぞれの延伸部分39の間には、1本のダミートレンチ部30が設けられてよく、複数本のダミートレンチ部30が設けられていてもよい。ダミートレンチ部30は、延伸方向に延伸する直線形状を有してよく、ゲートトレンチ部40と同様に、延伸部分29と先端部31とを有していてもよい。図1に示した半導体装置100は、先端部31を有さない直線形状のダミートレンチ部30と、先端部31を有するダミートレンチ部30の両方を含んでいる。
ウェル領域11の拡散深さは、ゲートトレンチ部40およびダミートレンチ部30の深さよりも深くてよい。すなわちウェル領域11は、ゲートトレンチ部40の先端部41の深さ方向(-Z軸方向)の底面と、ダミートレンチ部30の先端部31の深さ方向の底面を、それぞれ含んでよい。ゲートトレンチ部40およびダミートレンチ部30のY軸方向の端部は、上面視においてウェル領域11に設けられる。つまり、各トレンチ部のY軸方向の端部において、各トレンチ部の深さ方向の底部は、ウェル領域11に覆われている。本明細書では、深さ方向をZ軸方向と称する場合がある。該底部がウェル領域11に覆われることにより、各トレンチ部の当該底部における電界集中を緩和できる。
配列方向において各トレンチ部の間には、メサ部60またはメサ部61が設けられている。それぞれのメサ部は、配列方向において所定のメサ幅を有する。メサ部は、半導体基板の内部において、トレンチ部に挟まれた領域を指す。一例としてメサ部の上端は半導体基板の上面である。メサ部の下端の深さ位置は、トレンチ部の下端の深さ位置と同一である。
メサ部61のメサ幅は、メサ部60のメサ幅よりも小さい。本明細書ではメサ部61を、幅狭メサ部61と称する。幅狭メサ部61は、トランジスタ部70に位置するT側メサ部67と、ダイオード部80に位置するD側メサ部68を有する。図1等においては、T側メサ部67である幅狭メサ部61に対して、67(61-1)のように一方の符号を括弧内に併記している。また、D側メサ部68である幅狭メサ部61に対しても同様に、一方の符号を括弧内に併記している。T側メサ部67とD側メサ部68の両方に接するトレンチ部は、カソード領域82とコレクタ領域22の境界を上面に投影した位置を含む。T側メサ部67の配列方向(X軸方向)の幅とD側メサ部68の幅は、同じでよく、異なってもよい。
トランジスタ部70において、コンタクトホール54を介してエミッタ電極52と電気的に接続するメサ部の最大のメサ幅は、いずれのT側メサ部67のメサ幅より大きく、且つ、いずれのD側メサ部68のメサ幅よりも大きい。幅狭メサ部61以外のメサ部60には、メサ幅が最大となるメサ部が含まれる。幅狭メサ部61は、最大メサ幅よりも小さいメサ幅のメサ部であってよい。幅狭メサ部61は、半導体基板に設けられたメサ部の平均メサ幅よりもメサ幅の小さいメサ部を指してよく、メサ幅が最小のメサ部を指してもよい。
T側メサ部67の幅は、T側メサ部67を除くトランジスタ部70のうち、幅が最小となるメサ部の幅よりも、小さくてよい。D側メサ部68の幅は、D側メサ部68を除くダイオード部80のうち、幅が最小となるメサ部の幅よりも、小さくてよい。
各トレンチ部に挟まれたメサ部61および60には、ベース領域14が設けられる。各メサ部において半導体基板の上面に露出したベース領域14のうち、ゲート金属層50に最も近く配置された領域をベース領域14-eとする。図1においては、それぞれのメサ部の一方の端部に配置されたベース領域14-eを示しているが、それぞれのメサ部の他方の端部にもベース領域14-eが配置されている。一部のメサ部には、上面視においてベース領域14-eに挟まれた領域に、第1導電型のエミッタ領域12および第2導電型のコンタクト領域15の少なくとも一方が設けられてよい。本例のエミッタ領域12はN+型であり、コンタクト領域15はP+型である。エミッタ領域12およびコンタクト領域15は、深さ方向において、ベース領域14と半導体基板の上面との間に設けられてよい。
メサ部60のうち、半導体基板の上面に露出したエミッタ領域12を有し、且つ、ゲートトレンチ部40に接して設けられたメサ部60を、第1のメサ部60-1とする。エミッタ領域12は、半導体基板の上面に露出しており、且つ、ゲートトレンチ部40に接して設けられている。本例の第1のメサ部60-1には、半導体基板の上面に露出したコンタクト領域15が設けられている。
コンタクト領域15およびエミッタ領域12のそれぞれは、X軸方向における一方のトレンチ部から、他方のトレンチ部まで設けられる。一例として、第1のメサ部60-1のコンタクト領域15およびエミッタ領域12は、トレンチ部の延伸方向(Y軸方向)に沿って交互に配置されている。
他の例においては、第1のメサ部60-1のコンタクト領域15およびエミッタ領域12は、トレンチ部の延伸方向(Y軸方向)に沿ってストライプ状に設けられていてもよい。例えばトレンチ部に接する領域にエミッタ領域12が設けられ、エミッタ領域12に挟まれた領域にコンタクト領域15が設けられる。
メサ部60のうち、ゲートトレンチ部40に接していないメサ部60を、第2のメサ部60-2とする。第2のメサ部60-2の上面には、エミッタ領域12が設けられてよい。本例の第2のメサ部60-2の上面には、エミッタ領域12およびコンタクト領域15が、Y軸方向において交互に設けられている。第2のメサ部60-2は、トランジスタ部70のうちT側メサ部67以外のメサ部にも配置されてよい。
幅狭メサ部61のうち、エミッタ領域12が設けられた幅狭メサ部61を、第1の幅狭メサ部61-1とする。本例の第1の幅狭メサ部61-1は、ダミートレンチ部30の間に配置されている。第1の幅狭メサ部61-1の上面には、エミッタ領域12およびコンタクト領域15が、Y軸方向において交互に設けられてよい。エミッタ領域12およびコンタクト領域15が設けられたY軸上の位置は、第1のメサ部60-1、第2のメサ部60-2および第1の幅狭メサ部61-1の各メサ間で同一であってよい。第1の幅狭メサ部61-1は、T側メサ部67であってもよく、D側メサ部68であってもよい。本例では、第1の幅狭メサ部61-1はT側メサ部67である。
幅狭メサ部61のうち、メサ部の面積に対するコンタクト領域15が設けられた面積の割合が比較的に大きい幅狭メサ部61を、第2の幅狭メサ部61-2とする。メサ部の面積とは、上面視における面積を指す。コンタクト領域15の面積割合とは、上面視におけるコンタクト領域15の面積を、メサ部の面積で除算した値を指す。第2の幅狭メサ部61-2におけるコンタクト領域15の面積割合は、第1のメサ部60-1におけるコンタクト領域15の面積割合より大きくてよく、第2のメサ部60-2におけるコンタクト領域15の面積割合より大きくてよく、第1の幅狭メサ部61-1におけるコンタクト領域15の面積割合より大きくてよく、後述する第3の幅狭メサ部61-3におけるコンタクト領域15の面積割合より大きくてもよい。第2の幅狭メサ部61-2は、T側メサ部67であってもよく、D側メサ部68であってもよい。本例では、第2の幅狭メサ部61-2はT側メサ部67である。
本例の第2の幅狭メサ部61-2は、上面視においてベース領域14-eに挟まれた領域全体に、コンタクト領域15が設けられている。第2の幅狭メサ部61-2は、トランジスタ部70のターンオフ時等にホール等のキャリアをエミッタ電極52側に引き抜くキャリア引抜メサ部として機能する。
幅狭メサ部61のうち、エミッタ領域12の面積割合が、第1のメサ部60-1よりも小さい幅狭メサ部61を、第3の幅狭メサ部61-3とする。第3の幅狭メサ部61-3には、エミッタ領域12が設けられていなくてよい。本例の第3の幅狭メサ部61-3には、上面視において、ベース領域14-eに接してコンタクト領域15が配置されている。また、本例の第3の幅狭メサ部61-3には、上面視において、コンタクト領域15に挟まれた領域全体にベース領域14が配置されている。第3の幅狭メサ部61-3は、T側メサ部67であってもよく、D側メサ部68であってもよい。本例では、第3の幅狭メサ部61-3はD側メサ部68である。
トランジスタ部70およびダイオード部80の配列方向における境界には、幅狭メサ部61が配置されている。本例では、トランジスタ部70において最もダイオード部80側に連続して配置された2つ以上のメサ部は、幅狭メサ部61であり、本例ではT側メサ部67である。一例としてトランジスタ部70には、ダイオード部80側から順番に、1つ以上の第2の幅狭メサ部61-2と、1つ以上の第1の幅狭メサ部61-1が、配列方向に連続して配置されている。図1の例では、第2の幅狭メサ部61-2と、第1の幅狭メサ部61-1が一つずつ配置されているが、各幅狭メサ部61の数はこれに限定されない。なおトランジスタ部70は、第1の幅狭メサ部61-1であるT側メサ部67に代えて、第2のメサ部60-2を有してもよい。
トランジスタ部70のT側メサ部67である第1の幅狭メサ部61-1よりも内側には、1つ以上の第2のメサ部60-2と、複数の第1のメサ部60-1とが配置されている。第2のメサ部60-2は第1の幅狭メサ部61-1の内側に配置されており、第1のメサ部60-1は第2のメサ部60-2の内側に配置されている。トランジスタ部70における内側とは、配列方向(X軸方向)におけるトランジスタ部70の中央に近い側を指す。図1の例では、第2のメサ部60-2が一つ配置されているが、第2のメサ部60-2の数はこれに限定されない。
また、ダイオード部80において最もトランジスタ部70側に配置された1つ以上のメサ部は、幅狭メサ部61であり、本例ではD側メサ部68である。一例としてダイオード部80は、最もトランジスタ部70側に、第3の幅狭メサ部61-3を有している。第3の幅狭メサ部61-3は、配列方向に複数個連続して配置されていてもよい。
それぞれのメサ部60には、コンタクトホール54が設けられている。コンタクトホール54は、ベース領域14-eに挟まれた領域に配置されている。本例のコンタクトホール54は、コンタクト領域15およびエミッタ領域12の各領域の上方に設けられる。コンタクトホール54は、ベース領域14-eおよびウェル領域11に対応する領域には設けられない。
幅狭メサ部61(すなわち、T側メサ部67およびD側メサ部68)には、コンタクトホール54が設けられてよく、設けられなくともよい。図1の例では、コンタクトホール54が設けられている。幅狭メサ部61においても、コンタクトホール54は、ベース領域14-eに挟まれた領域に配置されている。
トランジスタ部70およびダイオード部80の境界に、幅狭メサ部61を設けることで、ダイオード部80の逆回復時等において、境界部分からカソード領域82にホールが流れることを抑制できる。このため、半導体装置100の逆回復耐量を向上できる。また、トランジスタ部70側に2つ以上幅狭メサ部61を設けることで、ホール注入量が比較的に多いメサ部60と、カソード領域82との距離を離すことができる。このため、逆回復耐量を向上できる。
また、キャリア引抜メサ部として機能するメサ部を、第2の幅狭メサ部61-2とすることで、カソード領域82に流れるホールを更に抑制できる。ホールの引抜効率は、メサ幅を小さくしても、それほど低下しない。
図2は、図1におけるa-a断面の一例を示す図である。a-a断面は、エミッタ領域12を通過するXZ面である。本例の半導体装置100は、当該断面において、半導体基板10、層間絶縁膜38、エミッタ電極52およびコレクタ電極24を有する。層間絶縁膜38は、半導体基板10の上面21に設けられている。層間絶縁膜38は、ボロンまたはリン等の不純物が添加されたシリケートガラス等の絶縁膜である。層間絶縁膜38は半導体基板10の上面21に接していてよく、層間絶縁膜38と半導体基板10の間に酸化膜等の他の膜が設けられていてもよい。層間絶縁膜38には、図1において説明したコンタクトホール54、49、56が設けられている。図2においては、コンタクトホール54を示している。
エミッタ電極52は、層間絶縁膜38の上方に設けられる。エミッタ電極52は、層間絶縁膜38のコンタクトホール54を通って、半導体基板10の上面21と接触している。エミッタ電極52は、第1電極の一例である。コレクタ電極24は、半導体基板10の下面23に設けられる。エミッタ電極52およびコレクタ電極24は、金属等の導電材料で設けられる。本明細書において、エミッタ電極52とコレクタ電極24とを結ぶ方向を深さ方向と称する。
半導体基板10は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板10はシリコン基板である。半導体基板10は、N-型のドリフト領域18を有する。ドリフト領域18は、トランジスタ部70およびダイオード部80の両方に設けられている。
メサ部60および第1の幅狭メサ部61-1には、N+型のエミッタ領域12およびP-型のベース領域14が、半導体基板10の上面21側から順番に設けられている。エミッタ領域12は半導体基板10の上面21に露出している。ベース領域14は、エミッタ領域12とドリフト領域18との間に設けられている。
メサ部60および第1の幅狭メサ部61-1には、N+型の蓄積領域16が設けられてよい。蓄積領域16は、ベース領域14とドリフト領域18との間に設けられる。蓄積領域16は、N型のドーパントがドリフト領域よりも高濃度に蓄積した領域である。本例では蓄積領域16およびドリフト領域18のドーパントはそれぞれリンである。蓄積領域16は、深さ方向において1つ設けられてよく、複数設けられてもよい。図2の例では、各メサ部に2つの蓄積領域16-1、16-2が設けられている。それぞれの蓄積領域16は、深さ方向においてドーピング濃度のピークを有してよい。ドリフト領域18とベース領域14との間に、ドリフト領域18よりも高濃度の蓄積領域16を設けることで、キャリア注入促進効果(IE効果)を高めて、オン電圧を低減することができる。
第2の幅狭メサ部61-2には、P+型のコンタクト領域15およびベース領域14が、半導体基板10の上面21側から順番に設けられている。コンタクト領域15は半導体基板10の上面21に露出している。ベース領域14は、コンタクト領域15とドリフト領域18との間に設けられている。第2の幅狭メサ部61-2には、ベース領域14とドリフト領域18との間に、1つ以上の蓄積領域16が設けられてよい。
第3の幅狭メサ部61-3には、半導体基板10の上面21に露出したベース領域14が設けられている。第3の幅狭メサ部61-3には、ベース領域14とドリフト領域18との間に、1つ以上の蓄積領域16が設けられてよい。本例の蓄積領域16は、各メサ部におけるベース領域14の下面全体を覆うように設けられてよい。
トランジスタ部70およびダイオード部80の双方において、ドリフト領域18の下にはN+型のバッファ領域20が設けられる。バッファ領域20のドーピング濃度は、ドリフト領域18のドーピング濃度よりも高い。バッファ領域20は、ベース領域14の下面から広がる空乏層が、P+型のコレクタ領域22およびN+型のカソード領域82に到達することを防ぐフィールドストップ層として機能してよい。バッファ領域20は、深さ方向のドーピング濃度分布において、複数のピークを有してよく、単一のピークを有してもよい。
トランジスタ部70において、バッファ領域20の下には、P+型のコレクタ領域22が設けられる。ダイオード部80において、バッファ領域20の下には、N+型のカソード領域82が設けられる。コレクタ領域22およびカソード領域82は、半導体基板10の下面23に露出している。
半導体基板10の上面21側には、1以上のゲートトレンチ部40、および、1以上のダミートレンチ部30が設けられる。各トレンチ部は、半導体基板10の上面21から、ベース領域14を貫通して、ドリフト領域18に到達している。エミッタ領域12、コンタクト領域15および蓄積領域16の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域18に到達している。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
ゲートトレンチ部40は、半導体基板10の上面21に設けられたゲートトレンチ、ゲート絶縁膜42およびゲート導電部44を有する。ゲート絶縁膜42は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜42は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部44は、ゲートトレンチの内部においてゲート絶縁膜42よりも内側に設けられる。つまりゲート絶縁膜42は、ゲート導電部44と、ゲートトレンチ部の内壁の半導体基板10とを絶縁する。ゲート導電部44は、ポリシリコン等の導電材料で形成される。
ゲート導電部44は、深さ方向において、ベース領域14よりも長く設けられてよい。当該断面におけるゲートトレンチ部40は、半導体基板10の上面21において層間絶縁膜38により覆われる。ゲート導電部44に所定の電圧が印加されると、ベース領域14のうちゲートトレンチに接する界面の表層に電子の反転層によるチャネルが形成される。
ダミートレンチ部30は、当該断面において、ゲートトレンチ部40と同一の構造を有してよい。ダミートレンチ部30は、半導体基板10の上面21に設けられたダミートレンチ、ダミー絶縁膜32およびダミー導電部34を有する。ダミー絶縁膜32は、ダミートレンチの内壁を覆って設けられる。ダミー導電部34は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜32よりも内側に設けられる。ダミー絶縁膜32は、ダミー導電部34と、ダミートレンチの内壁の半導体基板10とを絶縁する。ダミー導電部34は、ゲート導電部44と同一の材料で形成されてよい。例えばダミー導電部34は、ポリシリコン等の導電材料で形成される。ダミー導電部34は、深さ方向においてゲート導電部44と同一の長さを有してよい。
本例のダミートレンチ部30は、半導体基板10の上面21において層間絶縁膜38により覆われている。なお、ダミートレンチ部30およびゲートトレンチ部40の底部は、下側に凸の曲面状(断面においては曲線状)であってよい。
図1において説明したように、幅狭メサ部61のメサ幅W2は、メサ部60のメサ幅W1よりも小さい。メサ幅W1は、トランジスタ部70における最大のメサ幅であってよく、トランジスタ部70の配列方向の中央に配置されたメサ部60のメサ幅であってもよい。トランジスタ部70およびダイオード部80の境界Bには、メサ幅W1よりも小さいメサ幅W2を有する幅狭メサ部61が設けられている。これにより、逆回復時等において、トランジスタ部70およびダイオード部80の境界Bのメサ部から、カソード領域82に流れるホールを低減できる。このため、逆回復耐量を向上できる。
メサ幅W2は、メサ幅W1の75%以下であってよく、半分以下であってもよい。幅狭メサ部61のメサ幅W2は、各幅狭メサ部61で同一であってよく、異なっていてもよい。例えばトランジスタ部70の幅狭メサ部61のメサ幅は、トランジスタ部70およびダイオード部80の境界Bに近いほど小さくてよい。トランジスタ部70およびダイオード部80の境界に配置されたT側メサ部67およびD側メサ部68の少なくとも一方は、トランジスタ部70およびダイオード部80に含まれる複数のメサ部において最小のメサ幅を有してよい。
幅狭メサ部61は、ダミートレンチ部30の間に配置されてよい。つまり、幅狭メサ部61は、ゲートトレンチ部40に接していない。これにより、チャネルとして機能するメサ部60のメサ幅を維持できる。
トランジスタ部70およびダイオード部80の境界Bは、コレクタ領域22とカソード領域82との境界と、当該境界を上面21に投影した位置を結んだ面である。T側メサ部67とD側メサ部68の両方に接するトレンチ部は、境界Bを含む。
境界Bを含むトレンチ部(本例ではダミートレンチ部30)に接して配置された幅狭メサ部61の幅は、トランジスタ部70およびダイオード部80に含まれる複数のメサ部にの中で最小値であってよい。これにより、カソード領域82の端部の直上から注入されるホールを低減して、カソード領域82の端部にホールが集中することを抑制できる。
トランジスタ部70およびダイオード部80の境界Bの配列方向における位置は、コレクタ領域22とカソード領域82との境界の位置である。当該境界位置において、半導体基板10の上面21にトレンチ部が設けられている場合、当該境界に配置された幅狭メサ部61とは、当該トレンチ部に接する幅狭メサ部61(本例では、幅狭メサ部61-2および幅狭メサ部61-3)である。
他の例では、キャリア引抜メサ部として機能する第2の幅狭メサ部61-2は、他の幅狭メサ部61よりもメサ幅が小さくてよい。つまり、第2の幅狭メサ部61-2のメサ幅は、半導体装置100において最小であってよい。第2の幅狭メサ部61-2は、コンタクト領域15の面積割合が大きいので、第2の幅狭メサ部61-2のメサ幅を小さくすることで、半導体基板10の上面21からのホールの注入を効率よく抑制できる。
それぞれのメサ部には、コンタクトホール54により露出する上面21に、コンタクト領域15よりもドーピング濃度の高い第2導電型のプラグ領域27が設けられてよい。プラグ領域27は、エミッタ領域12には設けられなくてよい。プラグ領域27を設けることで、メサ部とエミッタ電極52との接触抵抗を低減できる。
図3は、上面視におけるプラグ領域27の配置例を示す図である。本例のプラグ領域27は、各メサ部において、P型の領域内に設けられている。P型の領域とは、例えばコンタクト領域15およびベース領域14である。ただし、ベース領域14-eには、プラグ領域27が設けられていない。プラグ領域27を設けることで、P型の領域と、エミッタ電極52との接触抵抗を低減できる。なお、プラグ領域27は、エミッタ領域12にも設けられてよい。
図4は、上面視におけるプラグ領域27の他の配置例を示す図である。本例では、少なくとも一つの幅狭メサ部61に、プラグ領域27が設けられない。これにより、幅狭メサ部61からのホールの注入を抑制できる。図4の例では、ダイオード部80において、最もトランジスタ部70側に配置された1つ以上の第3の幅狭メサ部61-3にはプラグ領域27が設けられていない。第2の幅狭メサ部61-2にはプラグ領域27が設けられてよい。これにより、第2の幅狭メサ部61-2におけるホールの引抜機能を維持しつつ、1つ以上の第3の幅狭メサ部61-3からのホール注入を抑制できる。全ての第3の幅狭メサ部61-3において、プラグ領域27が設けられていなくてよい。
他の例では、第2の幅狭メサ部61-2も、プラグ領域27が設けられていなくてよい。また、第1の幅狭メサ部61-1も、プラグ領域27が設けられていなくてよい。これにより、ホール注入を更に抑制できる。
また、他の例における第2の幅狭メサ部61-2は、本例のコンタクト領域15に代えて、ベース領域14を有してもよい。第2の幅狭メサ部61-2は、ベース領域14にプラグ領域27を有してよく、有さなくてもよい。また、第2の幅狭メサ部61-2は、コンタクト領域15に代えて、ベース領域14よりもドーピング濃度の低い第2導電型の領域を有してもよい。このような構成によっても、第2の幅狭メサ部61-2からのホール注入を抑制できる。
図5は、半導体装置100の上面の他の例を示す図である。本例の半導体装置100は、層間絶縁膜38におけるコンタクトホールの配置が、図1から図4において説明した例とは異なる。他の構造は、図1から図4において説明した半導体装置100と同一であってよい。図5においては、層間絶縁膜38が設けられている範囲を点線で示している。本例の層間絶縁膜38は、半導体基板10の上面21においてトレンチ部の一部を覆って設けられている。
本例の層間絶縁膜38は、幅狭メサ部61に設けられていたコンタクトホール54に代えて、コンタクトホール55を有する。コンタクトホール55は、配列方向(X軸方向)において、複数の幅狭メサ部61および複数のトレンチ部にまたがって設けられている。コンタクトホール55は、配列方向において、ダイオード部80と同一の幅を有してよく、ダイオード部80より大きい幅を有してもよい。また、コンタクトホール55は、X軸方向およびY軸方向の両方において、カソード領域82よりも大きい範囲に設けられてよい。エミッタ電極52は、コンタクトホール55を通って、半導体基板10の上面21と接触する。
本例のコンタクトホール55のY軸方向の端部位置は、コンタクトホール54のY軸方向の端部位置と同一である。つまり、コンタクトホール55のY軸方向の端部は、Y軸方向において最もベース領域14-eに近いコンタクト領域15内に配置されている。つまり、コンタクトホール55は、幅狭メサ部61に接するダミートレンチ部30の先端部31は露出させない。他の例では、コンタクトホール55は、幅狭メサ部61に接する少なくとも一つのダミートレンチ部30の、上面視における全体を露出させてもよい。
図6は、図5におけるb-b断面の一例を示す図である。b-b断面は、エミッタ領域12およびカソード領域82を通過するXZ断面である。本例では、幅狭メサ部61に接する少なくとも一つのダミートレンチ部30は、層間絶縁膜38に覆われていない。つまり、T側メサ部67およびD側メサ部68の少なくとも一方に接するダミートレンチ部30のうちの、少なくとも一つのダミートレンチ部30は、層間絶縁膜38に覆われていない。層間絶縁膜38に覆われていない領域において、ダミートレンチ部30のダミー導電部34は、エミッタ電極52に接していてよい。
ダミートレンチ部30が層間絶縁膜38に覆われていないとは、ゲートトレンチ部40が層間絶縁膜38に覆われており、且つ、ダミートレンチ部30が層間絶縁膜38に覆われていないb-b断面が存在することを指してよい。つまり、図5に示したように、ダミートレンチ部30は、上面視において部分的に層間絶縁膜38に覆われていてもよい。ダミートレンチ部30は、Y軸方向の半分以上の範囲がコンタクトホール55により露出していてよく、3/4以上の範囲が露出していてもよい。
層間絶縁膜38に覆われていないダミートレンチ部30では、ダミー導電部34の上面が、半導体基板10の上面21と同じ高さか、もしくは上面21よりも下方で露出する。露出したダミー導電部34の上面は、上面21と同じ高さか、もしくは上面21よりも下方で、エミッタ電極52に接触する。
本例では、少なくとも幅狭メサ部61の間に配置されたダミートレンチ部30は、層間絶縁膜38に覆われていない。また、幅狭メサ部61も層間絶縁膜38に覆われていない。つまり、2つのT側メサ部67の間に配置されたダミートレンチ部30と、2つのD側メサ部68の間に配置されたダミートレンチ部30と、T側メサ部67およびD側メサ部68の間に配置されたダミートレンチ部30は、いずれも層間絶縁膜38に覆われていない。層間絶縁膜38に覆われていない領域において、ダミートレンチ部30のダミー導電部34は、エミッタ電極52に接触する。このような構造により、幅狭メサ部61のメサ幅を微細化しても、幅狭メサ部61が層間絶縁膜38に覆われることを防ぎ、幅狭メサ部61をエミッタ電極52に接触させることができる。
本例では、キャリア引抜メサ部として機能する第2の幅狭メサ部61-2に接するダミートレンチ部30は、層間絶縁膜38に覆われていない。これにより、層間絶縁膜38を設ける位置にバラツキが生じても、第2の幅狭メサ部61-2が層間絶縁膜38に覆われることを防げる。このため、キャリア引抜メサ部としての機能を維持できる。
幅狭メサ部61と、幅狭メサ部61よりもメサ幅の大きいメサ部60との間に配置されたダミートレンチ部30は、層間絶縁膜38に覆われていてよい。本例では、第2のメサ部60-2と、第1の幅狭メサ部61-1の間に配置されたダミートレンチ部30は、層間絶縁膜38に覆われている。なお、第2のメサ部60-2および第1の幅狭メサ部61-1は、少なくとも部分的には、層間絶縁膜38に覆われていない。
図7は、トランジスタ部70のXZ断面の一例を示す図である。当該断面は、図5に示したエミッタ領域12を通過する断面である。図7における各メサ部の構造は、図1から図6において説明した各メサ部と同様であるので、各メサ部の各構成要素の符号を省略している。また、エミッタ電極52およびコレクタ電極24のハッチングを省略している。
本例のトランジスタ部70は、配列方向(X軸方向)において、2つのダイオード部80の間に設けられている。トランジスタ部70は、配列方向の両端において、それぞれ2つ以上の幅狭メサ部61を有している。トランジスタ部70は、配列方向の両端部に配置された第2のメサ部60-2よりも内側において、複数の第1のメサ部60-1を有する。
トランジスタ部70の配列方向における中央位置に配置された第1のメサ部60-1のメサ幅をW3とする。なお中央位置にトレンチ部が配置されている場合、当該トレンチ部に接する2つの第1のメサ部60-1の平均メサ幅をW3とする。幅狭メサ部61のメサ幅W2は、メサ幅W3より小さくてよい。メサ幅W2は、メサ幅W3の半分以下であってよい。
また、幅狭メサ部61のメサ幅W2は、ゲートトレンチ部40に接する第1のメサ部60-1の平均メサ幅より小さくてもよい。メサ幅W2は、当該平均メサ幅の半分以下であってよい。
なお、メサ幅W3は、中央位置以外のトランジスタ部70のメサ幅W1と同じでもよい。また、メサ幅W3はメサ幅W1より大きくてもよく、メサ幅W1より小さくてもよい。本例では、メサ幅W3はメサ幅W1と同じである。
図8は、ダイオード部80のXZ断面の一例を示す図である。当該断面は、図5に示したエミッタ領域12を通過する断面である。図8における各メサ部の構造は、図1から図6において説明した各メサ部と同様であるので、各メサ部の各構成要素の符号を省略している。また、エミッタ電極52およびコレクタ電極24のハッチングを省略している。
本例のダイオード部80は、配列方向(X軸方向)において、2つのトランジスタ部70の間に設けられている。ダイオード部80は、配列方向の両端において、それぞれ1つ以上の幅狭メサ部61を有している。本例のダイオード部80は、全てのメサ部が、第3の幅狭メサ部61-3(つまり、D側メサ部68)である。また、ダイオード部80の全てのトレンチ部は、当該断面において層間絶縁膜38に覆われていない。つまり、コンタクトホール55は、ダイオード部80の配列方向の一方の端部から他方の端部まで、連続して設けられている。本例のコンタクトホール55は、トランジスタ部70の第1の幅狭メサ部61-1まで連続して設けられてよい。このような構造により、ダイオード部80を容易に微細化できる。層間絶縁膜38に覆われていない領域において、トレンチ部の導電部は、エミッタ電極52に接触する。
図9は、ダイオード部80のXZ断面の他の例を示す図である。当該断面は、図5に示したエミッタ領域12を通過する断面である。本例のダイオード部80は、第3のメサ部60-3を有する。第3のメサ部60-3は、幅狭メサ部61よりもメサ幅が大きい。第3のメサ部60-3は、第1のメサ部60-1または第2のメサ部60-2と同一のメサ幅を有してよく、より大きいメサ幅を有してよく、より小さいメサ幅を有してもよい。第3のメサ部60-3に挟まれたダミートレンチ部30は、当該断面において層間絶縁膜38に覆われていてよく、覆われていなくてもよい。第3のメサ部60-3は、ダミートレンチ部30に挟まれてよい。
第3のメサ部60-3は、半導体基板10の上面21に露出したベース領域14が設けられている。第3の幅狭メサ部61-3には、ベース領域14とドリフト領域18との間に、1つ以上の蓄積領域16が設けられてよい。
ダイオード部80は、配列方向における中央位置を含む所定の範囲に、第3のメサ部60-3を有してよい。つまり、ダイオード部80の配列方向の中央に配置されたメサ部は、ダイオード部80においてトランジスタ部70に最も近く配置されたメサ部よりも、メサ幅が大きい。本例のダイオード部80は、トランジスタ部70との境界において第3の幅狭メサ部61-3を有し、配列方向の中央において第3のメサ部60-3を有する。これにより、トランジスタ部70との境界B近傍におけるホールの注入を抑制しつつ、ダイオード部80においてメサ部が占める面積を向上できる。
第3の幅狭メサ部61-3のメサ幅W2は、第3のメサ部60-3のメサ幅W4より小さい。第3の幅狭メサ部61-3のメサ幅W2は、ダミートレンチ部30の配列方向におけるトレンチ幅W5より小さくてもよい。メサ幅W2は、トレンチ幅W5の半分以下であってよい。
図10Aは、ダイオード部80と、ダイオード部80の両側に配置されたトランジスタ部70の一部の断面の他の例を示す図である。当該断面は、エミッタ領域12およびカソード領域82を通過するXZ断面である。
本例のダイオード部80は、半導体基板10の上面21側に、ライフタイム制御領域94を有する。ライフタイム制御領域94は、ダイオード部80の配列方向における全体に設けられてよく、一部に設けられていてもよい。本例のライフタイム制御領域94は、ダイオード部80の全体に設けられている。なお半導体基板10の上面21側とは、半導体基板10の深さ方向における中央よりも、上面21側の領域を指す。
ライフタイム制御領域94は、結晶欠陥92の単位体積当たりの密度が、他の領域よりも高い領域である。結晶欠陥92は、キャリアの再結合中心(センター)となる欠陥であってよく、空孔(V)や複空孔(VV)を主体としてよい。結晶欠陥92の密度とは、再結合中心の密度であってよい。深さ方向における結晶欠陥92の密度がピークとなる位置を、ライフタイム制御領域94の深さ方向における位置としてよい。一般的にはドナーやアクセプタなどのドーパントも結晶欠陥に含まれるが、本明細書では、結晶欠陥92を、再結合中心としてキャリアの再結合に主に機能する欠陥とする。結晶欠陥92は、例えばヘリウム等のイオンを半導体基板10の上面21または下面23から注入することで形成できる。
本例のライフタイム制御領域94は、トランジスタ部70の幅狭メサ部61の少なくとも一部にも設けられている。なおメサ部にライフタイム制御領域94が設けられているとは、メサ部の下方にライフタイム制御領域94が設けられていることを指す。
ライフタイム制御領域94は、トランジスタ部70の全ての幅狭メサ部61に設けられてよい。ライフタイム制御領域94は、トランジスタ部70のメサ部60の一部にも設けられてよい。本例では、トランジスタ部70のメサ部60の一部にライフタイム制御領域94が設けられている。
図10Aの例では、ライフタイム制御領域94は、ダイオード部80の全体に形成されている。ダイオード部80のライフタイム制御領域94は、ダイオード部80の幅狭メサ部61(D側メサ部68)に延伸している。さらにライフタイム制御領域94は、D側メサ部68からトランジスタ部70の幅狭メサ部61(T側メサ部67)に延伸している。T側メサ部67に延伸したライフタイム制御領域94は、T側メサ部67の内側端を超えて第2のメサ部60-2に延伸している。T側メサ部67の内側端とは、T側メサ部67のX軸方向の両端のうち、トランジスタ部70の中央側の端を指す。さらにライフタイム制御領域94は、第1のメサ部60-1に延伸してもよい。すなわち、ダイオード部80のライフタイム制御領域94は、幅狭メサ部61に延伸し、さらに幅狭メサ部61を超えてトランジスタ部70のメサ部まで延伸してよい。
ライフタイム制御領域94の配列方向の端部位置X1は、第2のメサ部60-2の下方に配置されているが、端部位置X1は、第1のメサ部60-1の下方に配置されていてよく、トランジスタ部70におけるいずれかのダミートレンチ部30の下方に配置されていてもよい。
幅狭メサ部61とメサ部60とに挟まれたトレンチ部のX軸方向の端部から、ライフタイム制御領域94のX軸方向の端部までのX軸方向の距離Lは、50μm以上、100μm以下であってよい。距離Lは、メサ部60のメサ幅の2倍以上であってよく、5倍以上であってもよい。距離Lは、半導体基板10の厚さより短くてよい。
図10Bは、上面視におけるライフタイム制御領域94の配置例を示す図である。ライフタイム制御領域94は、延伸方向(Y軸方向)のゲート配線48よりも、ダミートレンチ部30の側に配置されてよい。他の例では、ライフタイム制御領域94は、延伸方向においてゲート配線48を超えて配置されてもよい。図10Bの例では、ライフタイム制御領域94はゲート配線48よりも、ダミートレンチ部30の側に配置されている。これによりゲート配線48と半導体基板との間のゲート絶縁膜に、ライフタイム制御領域94を形成するためのイオン注入による結晶欠陥またはダメージが導入されるのを防ぐことができる。
図11は、ダイオード部80と、ダイオード部80の両側に配置されたトランジスタ部70の一部の断面の他の例を示す図である。当該断面は、エミッタ領域12およびカソード領域82を通過するXZ断面である。
本例では、ダイオード部80およびトランジスタ部70のそれぞれが、半導体基板10の上面21側に、ライフタイム制御領域94を有する。本例の半導体基板10には、配列方向(X軸方向)において、ダイオード部80のライフタイム制御領域94と、トランジスタ部70のライフタイム制御領域94との間に、低欠陥領域95が設けられている。低欠陥領域95は、ライフタイム制御領域94よりも欠陥密度の小さい領域である。
低欠陥領域95における欠陥密度は、ライフタイム制御領域94が設けられていない他の領域における欠陥密度と同一であってよい。あるいは、低欠陥領域95における欠陥密度は、ライフタイム制御領域94より低く、ライフタイム制御領域94が設けられていない他の領域における欠陥密度よりは高くてもよい。本例では、低欠陥領域95における欠陥密度は、ライフタイム制御領域94が設けられていない他の領域における欠陥密度と同一である。
例えば低欠陥領域95における欠陥密度は、低欠陥領域95の真下であって、半導体基板10の深さ方向の中央の領域における欠陥密度と同一であってよい。欠陥密度が同一とは、例えば10%程度の誤差を有する場合を含む。また、低欠陥領域95の欠陥密度は、上述した半導体基板10の深さ方向の中央の領域における欠陥密度より高く、ライフタイム制御領域94における欠陥密度より低くてもよい。
低欠陥領域95は、ダイオード部80およびトランジスタ部70の配列方向における境界Bを含む範囲に設けられてよい。低欠陥領域95は、全ての幅狭メサ部61の下方に設けられてよい。幅狭メサ部61からのホールの注入は比較的に小さいので、ライフタイム制御領域94を設けると、キャリア密度が小さくなりすぎる場合がある。これに対して、低欠陥領域95を設けることで、幅狭メサ部61の下方におけるキャリア密度を適切に調整できる。
低欠陥領域95は、第2の幅狭メサ部61-2の下方と、1つ以上の第3の幅狭メサ部61-3の下方に設けられてよい。低欠陥領域95は、第1の幅狭メサ部61-1の下方にも設けられてよい。低欠陥領域95は、第3の幅狭メサ部61-3のうち、第2の幅狭メサ部61-2に近い側の一部の第3の幅狭メサ部61-3に対して設けられてもよい。
図12は、幅狭メサ部61と、メサ部60における蓄積領域16の構成例を示す図である。少なくとも一つの幅狭メサ部61における蓄積領域16のドーピング濃度の深さ方向における積分値は、メサ部60における蓄積領域16のドーピング濃度の深さ方向における積分値よりも高い。図12の例では、幅狭メサ部61における蓄積領域16の深さ方向における段数が、メサ部60における蓄積領域16の深さ方向における段数よりも多い。幅狭メサ部61における蓄積領域16のドーピング濃度のピーク値が、メサ部60における蓄積領域16のドーピング濃度のピーク値よりも高くてもよい。
図12の例では、第1の幅狭メサ部61-1の蓄積領域16の積分濃度が高い例を示しているが、第2の幅狭メサ部61-2の蓄積領域16の積分濃度も、メサ部60における蓄積領域16の積分濃度よりも高くてよい。第3の幅狭メサ部61-3の蓄積領域16の積分濃度も、メサ部60における蓄積領域16の積分濃度よりも高くてよい。このような構成により、幅狭メサ部61からのホールの注入を更に抑制できる。
他の例では、幅狭メサ部61における蓄積領域16の積分濃度を、メサ部60における蓄積領域16の積分濃度よりも低くしてもよい。これにより、幅狭メサ部61からのホールの注入量を適切に調整してもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
10・・・半導体基板、11・・・ウェル領域、12・・・エミッタ領域、14・・・ベース領域、15・・・コンタクト領域、16・・・蓄積領域、18・・・ドリフト領域、20・・・バッファ領域、21・・・上面、22・・・コレクタ領域、23・・・下面、24・・・コレクタ電極、25・・・接続部、27・・・プラグ領域、29・・・延伸部分、30・・・ダミートレンチ部、31・・・先端部、32・・・ダミー絶縁膜、34・・・ダミー導電部、38・・・層間絶縁膜、39・・・延伸部分、40・・・ゲートトレンチ部、41・・・先端部、42・・・ゲート絶縁膜、44・・・ゲート導電部、48・・・ゲート配線、49・・・コンタクトホール、50・・・ゲート金属層、52・・・エミッタ電極、54・・・コンタクトホール、55・・・コンタクトホール、56・・・コンタクトホール、60・・・メサ部、61・・・幅狭メサ部、67・・・T側メサ部、68・・・D側メサ部、70・・・トランジスタ部、80・・・ダイオード部、82・・・カソード領域、92・・・結晶欠陥、94・・・ライフタイム制御領域、95・・・低欠陥領域、100・・・半導体装置
Claims (17)
- 第1導電型のドリフト領域を有する半導体基板と、
前記半導体基板の下面に露出した第2導電型のコレクタ領域を有するトランジスタ部と、
前記半導体基板の下面に露出した第1導電型のカソード領域を有し、上面視の配列方向において前記トランジスタ部と並んで設けられたダイオード部と
を備え、
前記トランジスタ部および前記ダイオード部は、それぞれ、
前記半導体基板の上面から前記ドリフト領域まで達して設けられ、前記配列方向に複数配列されたトレンチ部と、
前記トレンチ部の内壁に形成された絶縁部と、
前記トレンチ部の内部に設けられ、前記絶縁部により前記トレンチ部の内壁と絶縁された導電部と、
前記配列方向において前記トレンチ部の間に配置され、前記配列方向においてそれぞれ予め定められたメサ幅を有する複数のメサ部と、
前記半導体基板の上面において前記トレンチ部の一部を覆って設けられ、且つ、一以上の前記メサ部上面を露出させるコンタクトホールが設けられた層間絶縁膜と、
前記コンタクトホールを介して前記メサ部と接する第1電極と、
を有し、
前記トランジスタ部のメサ部は、前記ダイオード部の最も近くに配置された2つ以上のT側メサ部を備え、
前記ダイオード部のメサ部は、前記トランジスタ部の最も近くに配置された1つ以上のD側メサ部を備え、
前記トランジスタ部において前記第1電極と電気的に接続するメサ部の最大のメサ幅は、前記T側メサ部のメサ幅および前記D側メサ部のメサ幅のいずれよりも大きい半導体装置。 - 前記トランジスタ部および前記ダイオード部の境界に配置された前記T側メサ部および前記D側メサ部の少なくとも一方は、前記トランジスタ部および前記ダイオード部に含まれる複数の前記メサ部において最小の前記メサ幅を有する
請求項1に記載の半導体装置。 - 前記T側メサ部および前記D側メサ部の前記メサ幅は、前記トランジスタ部において前記配列方向の中央に配置された前記メサ部の前記メサ幅よりも小さい
請求項1または2に記載の半導体装置。 - 前記トランジスタ部は、前記トレンチ部としてゲートトレンチ部およびダミートレンチ部を有し、
前記T側メサ部および前記D側メサ部は、前記ダミートレンチ部の間に配置されている
請求項1から3のいずれか一項に記載の半導体装置。 - 前記T側メサ部および前記D側メサ部の少なくとも一方に接する前記トレンチ部のうちの、少なくとも一つの前記トレンチ部は、前記層間絶縁膜に覆われておらず、前記導電部が前記第1電極に接する
請求項4に記載の半導体装置。 - 2つの前記T側メサ部の間に配置された前記トレンチ部と、2つの前記D側メサ部の間に配置された前記トレンチ部と、前記T側メサ部および前記D側メサ部の間に配置された前記トレンチ部は、前記層間絶縁膜に覆われておらず、前記導電部が前記第1電極に接する
請求項5に記載の半導体装置。 - 前記T側メサ部と、前記T側メサ部よりもメサ幅の大きい前記メサ部との間に配置された前記ダミートレンチ部は、前記層間絶縁膜に覆われている
請求項5または6に記載の半導体装置。 - 前記ダイオード部の全ての前記トレンチ部は、前記層間絶縁膜に覆われておらず、前記導電部が前記第1電極に接する
請求項5から7のいずれか一項に記載の半導体装置。 - 前記ダイオード部の前記メサ部は、全て前記D側メサ部である
請求項8に記載の半導体装置。 - 前記ダイオード部の前記配列方向の中央に配置された前記メサ部は、前記ダイオード部において前記トランジスタ部の最も近くに配置された前記D側メサ部よりも前記メサ幅が大きい
請求項5から8のいずれか一項に記載の半導体装置。 - 前記トランジスタ部の少なくとも一部の前記メサ部は、
前記ゲートトレンチ部に接して配置され、且つ、前記半導体基板の上面に露出した第1導電型のエミッタ領域と、
前記エミッタ領域と前記ドリフト領域との間に設けられた、第2導電型のベース領域と、
前記半導体基板の上面に露出し、前記ベース領域よりもドーピング濃度の高い第2導電型のコンタクト領域と、
前記半導体基板の上面に露出し、前記コンタクト領域よりもドーピング濃度の高いプラグ領域と
を有し、
前記ダイオード部における前記D側メサ部には前記プラグ領域が設けられていない
請求項8から10のいずれか一項に記載の半導体装置。 - 前記トランジスタ部は、前記ゲートトレンチ部に接して配置され、且つ、前記半導体基板の上面に露出した第1導電型のエミッタ領域が設けられた第1のメサ部を有し、
前記トランジスタ部の前記T側メサ部の少なくとも一部は、各メサ部の面積に対して前記半導体基板の上面に露出した第2導電型の領域の面積割合が、前記第1のメサ部の前記面積割合よりも大きいキャリア引抜メサ部である
請求項5から11のいずれか一項に記載の半導体装置。 - 前記キャリア引抜メサ部に接する前記トレンチ部は、前記層間絶縁膜に覆われていない
請求項12に記載の半導体装置。 - 前記ダイオード部は、前記半導体基板の上面側に、ライフタイム制御領域を有し、
前記ライフタイム制御領域は、前記トランジスタ部の前記T側メサ部の少なくとも一部にも設けられている
請求項1から13のいずれか一項に記載の半導体装置。 - 前記ダイオード部および前記トランジスタ部のそれぞれは、前記半導体基板の上面側に、ライフタイム制御領域を有し、
前記配列方向において、前記ダイオード部の前記ライフタイム制御領域と、前記トランジスタ部の前記ライフタイム制御領域との間に、前記ライフタイム制御領域よりも欠陥密度の小さい低欠陥領域が設けられている
請求項1から13のいずれか一項に記載の半導体装置。 - 前記低欠陥領域は、前記ダイオード部および前記トランジスタ部の境界を含む範囲に設けられている
請求項15に記載の半導体装置。 - 前記トランジスタ部の少なくとも一部の前記メサ部は、
前記半導体基板の上面に露出した第1導電型のエミッタ領域と、
前記エミッタ領域と前記ドリフト領域との間に設けられた、第2導電型のベース領域と、
前記ベース領域と前記ドリフト領域との間に設けられ、前記ドリフト領域よりもドーピング濃度の高い蓄積領域と
を有し、
前記T側メサ部における前記蓄積領域のドーピング濃度の深さ方向における積分値は、他の前記メサ部における前記蓄積領域のドーピング濃度の深さ方向における積分値よりも高い
請求項1から16のいずれか一項に記載の半導体装置。
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