WO2022264697A1 - 半導体装置 - Google Patents

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WO2022264697A1
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崇一 吉田
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富士電機株式会社
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    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

Definitions

  • the present invention relates to semiconductor devices.
  • Patent Document 1 JP-A-2018-073911
  • Patent Document 2 International Publication No. 2019/176327
  • a semiconductor device in a first aspect of the present invention, includes a transistor portion and a diode portion, and includes a first conductivity type drift region provided in a semiconductor substrate and a second conductivity type drift region provided above the drift region. an emitter region of a first conductivity type overlying the base region and having a higher doping concentration than the drift region; and a second conductivity type overlying the base region and having a higher doping concentration than the base region. and a plurality of trench portions provided on the front surface of the semiconductor substrate, the transistor portion having a boundary region provided adjacent to the diode portion, and the plurality of trench portions.
  • the lifetime control region is provided beyond the boundary region from the diode portion to the transistor portion provided with the emitter region, and the boundary region is provided extending in the extending direction of the plurality of trench portions.
  • a second conductivity type plug region having a higher doping concentration than a base region; and a contact region and a base region alternately arranged in an extending direction on a front surface of a boundary region.
  • the boundary region may consist of one mesa portion sandwiched between two of the plurality of trench portions.
  • the contact regions and the emitter regions may be alternately arranged in the extending direction.
  • the contact region in the boundary region may be provided in a position corresponding to the contact region in the transistor portion other than the boundary region in the extending direction.
  • the thinning rate which is the ratio of the base area exposed on the front surface, may be 30% or more and 80% or less.
  • the length in which the plug region extends in the extending direction may be longer than the length in which the contact region extends in the extending direction.
  • the diode section may have a plug region.
  • the plug region of the boundary region may have the same doping concentration as the plug region of the diode section.
  • the plurality of trench portions in the boundary region may be dummy trench portions.
  • the emitter region closest to the boundary region in the array direction may be sandwiched between dummy trench portions.
  • the boundary region may not be provided with the emitter region.
  • a collector region of the second conductivity type provided on the back surface of the semiconductor substrate may be provided below the boundary region.
  • a cathode region of the first conductivity type provided on the back surface of the semiconductor substrate may be provided below the boundary region.
  • the lifetime control region may be provided on the entire surface of the semiconductor substrate when viewed from above.
  • the transistor section may have a first conductivity type accumulation region provided above the drift region and having a higher doping concentration than the drift region.
  • the accumulation region may be provided both in the boundary region and in the transistor portion other than the boundary region.
  • the accumulation region may be provided in both the transistor section and the diode section.
  • FIG. 1A shows an example of the aa' cross section of the semiconductor device 100.
  • FIG. 1A shows an example of a bb′ cross section of the semiconductor device 100.
  • FIG. 1A shows an example of a cc' cross section of the semiconductor device 100.
  • FIG. A modification of the semiconductor device 100 is shown.
  • a modification of the semiconductor device 100 is shown.
  • a modification of the semiconductor device 100 is shown.
  • a semiconductor device 500 of a comparative example is shown.
  • An example of IV characteristics of the semiconductor device 100 and the semiconductor device 500 is shown.
  • one side in a direction parallel to the depth direction of the semiconductor substrate is called “upper”, and the other side is called “lower”.
  • One of the two main surfaces of a substrate, layer or other member is called the upper surface and the other surface is called the lower surface.
  • the directions of "top”, “bottom”, “front”, and “back” are not limited to the direction of gravity or the mounting direction to a substrate or the like when the semiconductor device is mounted.
  • the plane parallel to the upper surface of the semiconductor substrate is the XY plane
  • the depth direction of the semiconductor substrate is the Z axis.
  • top view the case where the semiconductor substrate is viewed in the Z-axis direction.
  • the first conductivity type is the N type and the second conductivity type is the P type is shown, but the first conductivity type may be the P type and the second conductivity type may be the N type.
  • the conductivity types of substrates, layers, regions, etc. in each embodiment have opposite polarities.
  • layers and regions prefixed with N or P mean that electrons or holes are majority carriers, respectively.
  • + and - attached to N and P mean that the doping concentration is higher and lower than the layer or region not attached, respectively, ++ is higher doping concentration than +, -- means a lower doping concentration than -.
  • doping concentration refers to the concentration of dopants that are donors or acceptors. Its unit is therefore cm ⁇ 3 .
  • the concentration difference between donors and acceptors may be referred to as doping concentration.
  • the doping concentration can be measured by the SR method.
  • the chemical concentrations of donors and acceptors may be used as doping concentrations.
  • the doping concentration can be measured by the SIMS method. Unless otherwise specified, any of the above doping concentrations may be used.
  • the doping concentration in the doping region may be the peak value of the doping concentration distribution in the doping region.
  • FIG. 1A shows an example of a top view of the semiconductor device 100.
  • FIG. A semiconductor device 100 of this example is a semiconductor chip including a transistor section 70 and a diode section 80 .
  • the semiconductor device 100 is a reverse conducting IGBT (RC-IGBT: Reverse Conducting IGBT).
  • RC-IGBT Reverse Conducting IGBT
  • the transistor portion 70 is a region obtained by projecting the collector region 22 provided on the back side of the semiconductor substrate 10 onto the top surface of the semiconductor substrate 10 .
  • Collector region 22 has a second conductivity type.
  • the collector region 22 in this example is of P+ type as an example.
  • the transistor section 70 includes transistors such as IGBTs.
  • Transistor portion 70 includes a boundary region 90 located at the boundary between transistor portion 70 and diode portion 80 . Note that the boundary region 90 may have the cathode region 82 on the back side of the semiconductor substrate 10 .
  • the diode portion 80 is a region obtained by projecting a cathode region 82 provided on the back surface side of the semiconductor substrate 10 onto the upper surface of the semiconductor substrate 10 .
  • Cathode region 82 has a first conductivity type.
  • the cathode region 82 in this example is of the N+ type as an example.
  • the diode section 80 includes a diode such as a free wheel diode (FWD) provided adjacent to the transistor section 70 on the upper surface of the semiconductor substrate 10 .
  • FWD free wheel diode
  • FIG. 1A shows the area around the chip end, which is the edge side of the semiconductor device 100, and omits other areas.
  • an edge termination structure portion may be provided in the region on the negative side in the Y-axis direction of the semiconductor device 100 of this example.
  • the edge termination structure relieves electric field concentration on the top side of the semiconductor substrate 10 .
  • Edge termination structures include, for example, guard rings, field plates, RESURF, and combinations thereof. In this example, for the sake of convenience, the edge on the negative side in the Y-axis direction will be described, but the other edges of the semiconductor device 100 are the same.
  • the semiconductor substrate 10 may be a silicon substrate, a silicon carbide substrate, a nitride semiconductor substrate such as gallium nitride, or the like.
  • the semiconductor substrate 10 of this example is a silicon substrate.
  • the semiconductor device 100 of this example includes a gate trench portion 40, a dummy trench portion 30, an emitter region 12, a base region 14, a contact region 15, and a well region 17 on the front surface of a semiconductor substrate 10. Prepare.
  • the semiconductor device 100 of this example also includes an emitter electrode 52 and a gate metal layer 50 provided above the front surface of the semiconductor substrate 10 .
  • the emitter electrode 52 is provided above the gate trench portion 40 , the dummy trench portion 30 , the emitter region 12 , the base region 14 , the contact region 15 and the well region 17 . Also, the gate metal layer 50 is provided above the gate trench portion 40 and the well region 17 .
  • the emitter electrode 52 and the gate metal layer 50 are made of a material containing metal.
  • the emitter electrode 52 may be made of aluminum or an alloy containing aluminum as a main component (eg, an aluminum-silicon alloy, an aluminum-silicon-copper alloy, or the like).
  • At least a partial region of the gate metal layer 50 may be formed of aluminum, an aluminum-based alloy (eg, an aluminum-silicon alloy, an aluminum-silicon-copper alloy, or the like).
  • the emitter electrode 52 and the gate metal layer 50 may have a barrier metal made of titanium or a titanium compound or the like under the region made of aluminum or the like. Emitter electrode 52 and gate metal layer 50 are provided separately from each other.
  • the emitter electrode 52 and the gate metal layer 50 are provided above the semiconductor substrate 10 with the interlayer insulating film 38 interposed therebetween.
  • the interlayer insulating film 38 is omitted in FIG. 1A.
  • a contact hole 54 , a contact hole 55 and a contact hole 56 are provided through the interlayer insulating film 38 .
  • the contact hole 55 connects the gate metal layer 50 and the gate conductive portion in the transistor portion 70 .
  • a plug made of tungsten or the like may be formed inside the contact hole 55 .
  • the contact hole 56 connects the emitter electrode 52 and the dummy conductive portion within the dummy trench portion 30 .
  • a plug made of tungsten or the like may be formed inside the contact hole 56 .
  • the connecting portion 25 electrically connects the front surface side electrode such as the emitter electrode 52 or the gate metal layer 50 and the semiconductor substrate 10 .
  • the connection 25 is provided between the gate metal layer 50 and the gate conductor.
  • the connecting portion 25 is also provided between the emitter electrode 52 and the dummy conductive portion.
  • the connection portion 25 is a conductive material such as polysilicon doped with impurities.
  • the connecting portion 25 is polysilicon (N+) doped with N-type impurities.
  • the connecting portion 25 is provided above the front surface of the semiconductor substrate 10 via an insulating film such as an oxide film.
  • the gate trench portions 40 are arranged at predetermined intervals along a predetermined arrangement direction (the X-axis direction in this example).
  • the gate trench portion 40 of this example includes two extending portions 41 extending along an extending direction (in this example, the Y-axis direction) parallel to the front surface of the semiconductor substrate 10 and perpendicular to the arrangement direction. and a connecting portion 43 connecting the two extending portions 41 .
  • At least a portion of the connecting portion 43 may be curved. By connecting the ends of the two extending portions 41 of the gate trench portion 40, electric field concentration at the ends of the extending portions 41 can be alleviated.
  • the gate metal layer 50 may be connected with the gate conductive portion.
  • the dummy trench portion 30 is a trench portion electrically connected to the emitter electrode 52 . Like the gate trench portions 40, the dummy trench portions 30 are arranged at predetermined intervals along a predetermined arrangement direction (the X-axis direction in this example).
  • the dummy trench portion 30 of this example may have a U-shape on the front surface of the semiconductor substrate 10, similarly to the gate trench portion 40. As shown in FIG. That is, the dummy trench portion 30 may have two extending portions 31 extending along the extending direction and a connection portion 33 connecting the two extending portions 31 .
  • the transistor section 70 of this example has a structure in which two gate trench sections 40 and three dummy trench sections 30 are repeatedly arranged. That is, the transistor section 70 of this example has the gate trench section 40 and the dummy trench section 30 at a ratio of 2:3. For example, the transistor section 70 has one extension portion 31 between two extension portions 41 . Further, the transistor portion 70 has two extending portions 31 adjacent to the gate trench portion 40 .
  • the ratio of the gate trench portion 40 and the dummy trench portion 30 is not limited to this example.
  • a ratio of the gate trench portion 40 and the dummy trench portion 30 may be 1:1 or 2:4.
  • the dummy trench portion 30 may not be provided in the transistor portion 70 , and the entire gate trench portion 40 may be used.
  • the well region 17 is a region of the second conductivity type provided closer to the front surface of the semiconductor substrate 10 than the drift region 18, which will be described later.
  • Well region 17 is an example of a well region provided on the edge side of semiconductor device 100 .
  • Well region 17 is of P+ type, for example.
  • the well region 17 is formed within a predetermined range from the edge of the active region on the side where the gate metal layer 50 is provided.
  • the diffusion depth of well region 17 may be deeper than the depths of gate trench portion 40 and dummy trench portion 30 .
  • a portion of gate trench portion 40 and dummy trench portion 30 on the side of gate metal layer 50 is formed in well region 17 .
  • the bottoms of the ends of the gate trench portion 40 and the dummy trench portion 30 in the extending direction may be covered with the well region 17 .
  • the contact hole 54 is formed above each region of the emitter region 12 and the contact region 15 in the transistor section 70 . Also, the contact hole 54 is provided above the base region 14 in the diode section 80 . Contact hole 54 is provided above contact region 15 in boundary region 90 . The contact hole 54 is provided above the base region 14 in the diode section 80 . None of the contact holes 54 are provided above the well regions 17 provided at both ends in the Y-axis direction. Thus, one or more contact holes 54 are formed in the interlayer insulating film. One or more contact holes 54 may be provided extending in the extension direction. A plug region 19 may be provided below the contact hole 54 . The plug region 19 will be described later.
  • the boundary region 90 is a region provided in the transistor section 70 and adjacent to the diode section 80 . Border region 90 has contact region 15 . Since the boundary region 90 has the contact region 15, it is possible to extract holes remaining in the diode section 80 during the turn-off operation, thereby suppressing breakdown due to latch-up.
  • the boundary region 90 in this example does not have an emitter region 12 . This can suppress a decrease in latch-up resistance.
  • the boundary region 90 of this example consists of one mesa portion 91 sandwiched between two trench portions.
  • the boundary region 90 By forming the boundary region 90 into one mesa portion 91, the area of the active regions of the transistor portion 70 and the diode portion 80 can be kept wide, and deterioration of electrical characteristics (for example, forward current-voltage characteristics, etc.) can be suppressed. becomes possible.
  • the boundary region 90 may be composed of three or more trench portions and a plurality of mesa portions 91 .
  • the trench portion of the boundary region 90 is the dummy trench portion 30 .
  • the boundary region 90 of this example is arranged so that both ends in the X-axis direction are the dummy trench portions 30 . Also, the emitter region 12 closest to the boundary region 90 in the arrangement direction is sandwiched between the dummy trench portions 30 . With this structure, it is possible to suppress the influence of fluctuations in gate potential on electrical characteristics (for example, current-voltage characteristics in the forward direction).
  • the mesa portion 71 , the mesa portion 91 and the mesa portion 81 are mesa portions provided adjacent to the trench portion in a plane parallel to the front surface of the semiconductor substrate 10 .
  • the mesa portion is a portion of the semiconductor substrate 10 sandwiched between two adjacent trench portions, and may be a portion extending from the front surface of the semiconductor substrate 10 to the deepest bottom of each trench portion. .
  • the extending portion of each trench portion may be one trench portion. That is, the mesa portion may be a region sandwiched between the two extending portions.
  • the mesa portion 71 is provided adjacent to at least one of the dummy trench portion 30 and the gate trench portion 40 in the transistor portion 70 .
  • Mesa portion 71 has well region 17 , emitter region 12 , base region 14 and contact region 15 on the front surface of semiconductor substrate 10 .
  • the emitter regions 12 and the contact regions 15 are alternately provided in the extending direction.
  • the mesa portion 91 is provided in the boundary area 90 .
  • Mesa portion 91 has base region 14 , contact region 15 and well region 17 on the front surface of semiconductor substrate 10 .
  • the base regions 14 and the contact regions 15 are alternately provided in the extending direction. In this manner, since the contact regions 15 are thinned out, the boundary region 90 suppresses excessive hole injection during diode operation, and reduces the reverse recovery loss Err, the turn-on loss Eon, and the reverse recovery surge voltage. be able to.
  • the mesa portion 81 is provided in a region sandwiched between adjacent dummy trench portions 30 in the diode portion 80 .
  • Mesa portion 81 has base region 14 and well region 17 on the front surface of semiconductor substrate 10 .
  • the base region 14 is a region of the second conductivity type provided on the front surface side of the semiconductor substrate 10 in the transistor section 70 and the diode section 80 .
  • Base region 14 is, for example, P-type.
  • the base regions 14 may be provided at both ends of the mesa portion 71 and the mesa portion 91 in the Y-axis direction on the front surface of the semiconductor substrate 10 . Note that FIG. 1A shows only one end of the base region 14 in the Y-axis direction.
  • the emitter region 12 is a first conductivity type region with a higher doping concentration than the drift region 18 .
  • the emitter region 12 in this example is of N+ type as an example.
  • An example dopant for emitter region 12 is arsenic (As).
  • Emitter region 12 is provided in contact with gate trench portion 40 on the front surface of mesa portion 71 .
  • the emitter region 12 may be provided extending in the X-axis direction from one of the two trench portions sandwiching the mesa portion 71 to the other.
  • the emitter region 12 is also provided below the contact hole 54 .
  • the emitter region 12 may or may not be in contact with the dummy trench portion 30 .
  • the emitter region 12 of this example is in contact with the dummy trench portion 30 .
  • Emitter region 12 may not be provided in mesa portion 91 .
  • the contact region 15 is a second conductivity type region with a higher doping concentration than the base region 14 .
  • the contact region 15 in this example is of P+ type as an example.
  • the contact region 15 of this example is provided on the front surfaces of the mesa portion 71 and the mesa portion 91 .
  • the contact region 15 may be provided in the X-axis direction from one to the other of two trench portions sandwiching the mesa portion 71 or the mesa portion 91 .
  • the contact region 15 may or may not be in contact with the gate trench portion 40 .
  • the contact region 15 may or may not be in contact with the dummy trench portion 30 .
  • contact region 15 is in contact with dummy trench portion 30 and gate trench portion 40 .
  • the contact region 15 is also provided below the contact hole 54 . Note that the contact region 15 may also be provided in the mesa portion 81 .
  • the contact regions 15 and the emitter regions 12 are alternately arranged in the extending direction.
  • the contact regions 15 in the boundary region 90 are provided in correspondence with the contact regions 15 in the transistor section 70 other than the boundary region 90 in the extending direction.
  • the corresponding positions in the extending direction indicate that the positions in the extending direction of the contact regions 15 are at least overlapped.
  • a mask for implanting the dopant of the contact region 15 is provided extending in the X-axis direction beyond the plurality of trench portions. As a result, patterning accuracy can be improved even when the width of the mesa portion in the X-axis direction is reduced.
  • the base region 14 in the boundary region 90 may be provided in correspondence with the position in the extending direction of the emitter region 12 in the transistor section 70 other than the boundary region 90 .
  • the plug region 19 is provided in the contact hole 54 by extending in the extending direction without thinning.
  • the plug regions 19 extend in the extension direction beyond the base regions 14 and the contact regions 15 above the base regions 14 and the contact regions 15 that are alternately arranged in the extension direction. That is, in the boundary region 90, the length in which the plug region 19 extends in the extending direction is longer than the length in which the contact region 15 extends in the extending direction. In the boundary region 90, the length of the plug region 19 extending in the extending direction may be longer than the length of the base region 14 extending in the extending direction.
  • FIG. 1B shows an example of the aa' cross section of the semiconductor device 100 in FIG. 1A.
  • the aa′ cross section is the XZ plane passing through the emitter region 12 of the mesa portion 71 .
  • the aa′ section of this example passes through the contact region 15 of the mesa portion 91 .
  • a semiconductor device 100 of this example has a semiconductor substrate 10, an interlayer insulating film 38, an emitter electrode 52 and a collector electrode 24 in the aa' section. Emitter electrode 52 is formed above semiconductor substrate 10 and interlayer insulating film 38 .
  • the drift region 18 is a first conductivity type region provided in the semiconductor substrate 10 .
  • the drift region 18 in this example is of the N ⁇ type as an example.
  • Drift region 18 may be a remaining region of semiconductor substrate 10 where no other doping regions are formed. That is, the doping concentration of drift region 18 may be the doping concentration of semiconductor substrate 10 .
  • the buffer region 20 is a first conductivity type region provided below the drift region 18 .
  • the buffer region 20 of this example is of N type as an example.
  • the doping concentration of buffer region 20 is higher than the doping concentration of drift region 18 .
  • the buffer region 20 may function as a field stop layer that prevents the depletion layer spreading from the lower surface side of the base region 14 from reaching the collector region 22 of the second conductivity type and the cathode region 82 of the first conductivity type.
  • the collector region 22 is provided below the buffer region 20 in the transistor section 70 .
  • the cathode region 82 is provided below the buffer region 20 in the diode section 80 .
  • the boundary between collector region 22 and cathode region 82 is the boundary between transistor section 70 and diode section 80 .
  • the collector electrode 24 is formed on the back surface 23 of the semiconductor substrate 10 .
  • the collector electrode 24 is made of a conductive material such as metal.
  • the base region 14 is a region of the second conductivity type provided above the base region 14 in the mesa portion 71 , the mesa portion 91 and the mesa portion 81 .
  • the base region 14 is provided in contact with the gate trench portion 40 .
  • the base region 14 may be provided in contact with the dummy trench portion 30 .
  • the emitter region 12 is provided between the base region 14 and the front surface 21 in the mesa portion 71 . Emitter region 12 is provided in contact with gate trench portion 40 . The emitter region 12 may or may not be in contact with the dummy trench portion 30 . Note that the emitter region 12 does not have to be provided in the mesa portion 91 .
  • the plug region 19 is a second conductivity type region having a higher doping concentration than the base region 14 and the contact region 15 .
  • the plug region 19 in this example is of P++ type as an example.
  • the plug region 19 in this example is provided on the front surface 21 . In the aa′ cross section, the plug region 19 is provided above the base region 14 in the mesa portion 81 and the mesa portion 91 .
  • the plug region 19 in this example contacts the base region 14 .
  • the plug region 19 is separated from the adjacent trench portion.
  • the plug region 19 may be provided extending in the Y-axis direction along the contact hole 54 in the mesa portion 91 and the mesa portion 81 . Plug regions 19 of mesa 81 and mesa 91 in this example have the same doping concentration, but may have different doping concentrations.
  • the accumulation region 16 is a region of the first conductivity type provided closer to the front surface 21 of the semiconductor substrate 10 than the drift region 18 is.
  • the accumulation region 16 of this example is of the N+ type as an example.
  • the accumulation region 16 is provided in the transistor section 70 .
  • the accumulation region 16 of this example is provided in both the boundary region 90 and the transistor section 70 other than the boundary region 90 .
  • the transistor portion 70 other than the boundary region 90 is the region in which the mesa portion 71 is formed.
  • the accumulation region 16 is provided in contact with the gate trench portion 40 .
  • the accumulation region 16 may or may not contact the dummy trench portion 30 .
  • the doping concentration of accumulation region 16 is higher than the doping concentration of drift region 18 .
  • the dose of ion implantation in the accumulation region 16 may be 1E12 cm ⁇ 2 or more and 1E13 cm ⁇ 2 or less.
  • the ion implantation dose of the accumulation region 16 may be 3E12 cm ⁇ 2 or more and 6E12 cm ⁇ 2 or less.
  • One or more gate trench portions 40 and one or more dummy trench portions 30 are provided on the front surface 21 .
  • Each trench portion extends from the front surface 21 to the drift region 18 .
  • each trench portion also penetrates these regions and reaches drift region 18 .
  • the fact that the trench penetrates the doping region is not limited to the order of forming the doping region and then forming the trench.
  • a structure in which a doping region is formed between the trench portions after the trench portions are formed is also included in the structure in which the trench portion penetrates the doping regions.
  • the gate trench portion 40 has a gate trench formed in the front surface 21 , a gate insulating film 42 and a gate conductive portion 44 .
  • a gate insulating film 42 is formed to cover the inner wall of the gate trench.
  • the gate insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench.
  • the gate conductive portion 44 is formed inside the gate insulating film 42 inside the gate trench.
  • the gate insulating film 42 insulates the gate conductive portion 44 from the semiconductor substrate 10 .
  • the gate conductive portion 44 is formed of a conductive material such as polysilicon.
  • Gate trench portion 40 is covered with interlayer insulating film 38 on front surface 21 .
  • the gate conductive portion 44 includes a region facing the adjacent base region 14 on the mesa portion 71 side with the gate insulating film 42 interposed therebetween in the depth direction of the semiconductor substrate 10 .
  • a predetermined voltage is applied to the gate conductive portion 44, a channel is formed by an electron inversion layer in the surface layer of the interface of the base region 14 in contact with the gate trench.
  • the dummy trench portion 30 may have the same structure as the gate trench portion 40 .
  • the dummy trench portion 30 has a dummy trench, a dummy insulating film 32 and a dummy conductive portion 34 formed on the front surface 21 side.
  • the dummy insulating film 32 is formed covering the inner wall of the dummy trench.
  • the dummy conductive portion 34 is formed inside the dummy trench and inside the dummy insulating film 32 .
  • the dummy insulating film 32 insulates the dummy conductive portion 34 from the semiconductor substrate 10 .
  • the dummy trench portion 30 is covered with an interlayer insulating film 38 on the front surface 21 .
  • the interlayer insulating film 38 is provided on the front surface 21 .
  • An emitter electrode 52 is provided above the interlayer insulating film 38 .
  • the interlayer insulating film 38 is provided with one or a plurality of contact holes 54 for electrically connecting the emitter electrode 52 and the semiconductor substrate 10 .
  • Contact hole 55 and contact hole 56 may be similarly provided through interlayer insulating film 38 .
  • the lifetime control region 150 is a region where a lifetime killer is intentionally formed by implanting impurities into the semiconductor substrate 10 or the like. Lifetime killers are recombination centers for carriers. A lifetime killer may be a crystal defect. For example, lifetime killers may be vacancies, double vacancies, complex defects between these and elements constituting the semiconductor substrate 10, or dislocations. Also, the lifetime killer may be a rare gas element such as helium or neon, or a metal element such as platinum. The lifetime control region 150 can be formed by implanting helium or the like into the semiconductor substrate 10 .
  • the lifetime control region 150 is provided on the front surface 21 side of the semiconductor substrate 10 . Lifetime control region 150 is provided in both transistor section 70 and diode section 80 . The lifetime control region 150 may be formed by implanting impurities from the front surface 21 side, or may be formed by implanting impurities from the back surface 23 side.
  • the lifetime control region 150 is provided across the boundary region 90 from the diode portion 80 to the transistor portion 70 provided with the emitter region 12 in the arrangement direction.
  • the lifetime control region 150 of this example is provided on the entire surface of the semiconductor substrate 10 when viewed from above. Therefore, lifetime control region 150 can be formed without using a mask.
  • the impurity dose for forming the lifetime control region 150 may be 0.5E10 cm ⁇ 2 or more and 1E13 cm ⁇ 2 or less. Also, the impurity dose for forming the lifetime control region 150 may be 5E10 cm ⁇ 2 or more and 5E11 cm ⁇ 2 or less.
  • the lifetime control region 150 of this example is formed by injection from the back surface 23 side.
  • the lifetime control region 150 is formed by irradiating helium from the rear surface 23 side. Thereby, the influence on the front surface 21 side of the semiconductor device 100 can be avoided.
  • whether the lifetime control region 150 is formed by injection from the front surface 21 side or by injection from the back surface 23 side is determined by the SR method or measurement of leakage current. It can be determined by acquiring the state of the 21 side.
  • the collector region 22 of this example is provided on the back surface 23 below the boundary region 90 .
  • the boundary between collector region 22 and cathode region 82 is located at the boundary between transistor section 70 and diode section 80 .
  • FIG. 1C shows an example of the bb' cross section of the semiconductor device 100 in FIG. 1A.
  • the bb' cross section is the XZ plane passing through the contact region 15 at the mesa portion 71 .
  • the bb' cross section of this example passes through the contact region 15 at the mesa portion 91 as well.
  • the mesa portion 71 has a base region 14 , a contact region 15 and an accumulation region 16 .
  • the mesa portion 91 has a base region 14 , a contact region 15 , an accumulation region 16 and a plug region 19 .
  • the mesa portion 91 differs from the mesa portion 71 in that it has the plug region 19 .
  • the mesa portion 81 has a base region 14, an accumulation region 16, and a plug region 19, similarly to the aa' section.
  • the contact region 15 is provided above the base region 14 in the mesa portion 91 .
  • the contact region 15 is provided in contact with the dummy trench portion 30 in the mesa portion 91 .
  • the plug region 19 is provided above the contact region 15 of the mesa portion 91 in the bb' section.
  • the plug region 19 in this example is in contact with the contact region 15 .
  • the plug region 19 is provided in the mesa portion 91 on both the aa' cross section and the bb' cross section. That is, the plug region 19 is provided extending in the extension direction on the front surface 21 .
  • the lifetime control region 150 is provided in both the transistor section 70 and the diode section 80 as in the case of the aa' cross section. Since the semiconductor device 100 of this example includes the lifetime control regions 150 in both the transistor portion 70 and the diode portion 80, holes are uniformly released at the time of turn-off, and the carrier balance between the transistor portion 70 and the diode portion 80 is maintained. Improve.
  • FIG. 1D shows an example of a cc' cross section of the semiconductor device 100 in FIG. 1A.
  • the cc′ cross section is the YZ cross section of the mesa portion 91 .
  • the base region 14 and the contact region 15 are exposed to the front surface 21 at the mesa portion 91 .
  • the base regions 14 and the contact regions 15 are alternately arranged on the front surface 21 at a predetermined thinning rate.
  • a thinning rate is indicated by L1/(L1+L2). That is, the thinning rate indicates the proportion of the base area exposed on the front surface 21 in the boundary area 90 .
  • the length L1 is the width in the Y-axis direction between the bottoms of the contact regions 15 on the front surface 21 side.
  • the length L1 may be 2.2 ⁇ m or more and 30 ⁇ m or less.
  • length L1 is 2.2 ⁇ m.
  • the length L2 is the width in the Y-axis direction of the bottom of the contact region 15 on the front surface 21 side.
  • the length L2 may be 0.5 ⁇ m or more and 5.0 ⁇ m or less.
  • length L2 is 0.6 ⁇ m.
  • Length L2 may be greater than length L1.
  • the bottom of the contact region 15 is a portion where the boundary between the base region 14 and the contact region 15 is generally flat in the Y-axis direction.
  • the base regions 14 and the contact regions 15 are alternately provided at the predetermined thinning rate in the boundary region 90. Therefore, the reverse recovery current Irp is reduced, the reverse recovery loss Err and the surge voltage are reduced. can be reduced.
  • the semiconductor device 100 can suppress an increase in contact resistance and suppress breakdown during turn-off and reverse recovery. Further, since the semiconductor device 100 does not have the emitter region 12 in the boundary region 90, the deterioration of the latch-up resistance can be suppressed. Thereby, the semiconductor device 100 can improve the trade-off characteristics between the diode forward voltage Vf and the reverse recovery loss Err, reduce the reverse recovery surge voltage, and suppress variations in the SW resistance.
  • FIG. 2 shows a modification of the semiconductor device 100.
  • FIG. This example shows an example of the aa' section in FIG. 1A.
  • the semiconductor device 100 of this example differs from the example of FIG. 1B in that the storage regions 16 are provided in both the transistor section 70 and the diode section 80 . It may be the same as the embodiment of FIG. 1B except for the differences from the embodiment of FIG. 1B.
  • the accumulation region 16 of this example is provided over the entire surface of the transistor section 70 and the diode section 80 . Thereby, the semiconductor device 100 can avoid the influence of mask misalignment of the accumulation region 16 .
  • Mesa portion 81 includes base region 14 , accumulation region 16 , and plug region 19 .
  • Accumulation region 16 is provided between base region 14 and drift region 18 .
  • the doping concentration of storage region 16 may be the same for transistor portion 70 and diode portion 80 .
  • FIG. 3 shows a modification of the semiconductor device 100.
  • FIG. This example shows an example of the aa' section in FIG. 1A.
  • the semiconductor device 100 of this example differs from the example of FIG. 1B in that a cathode region 82 is provided below the boundary region 90 . It may be the same as the embodiment of FIG. 1B except for the differences from the embodiment of FIG. 1B.
  • the cathode region 82 of this example is provided on the back surface 23 below the boundary region 90 .
  • the boundary between collector region 22 and cathode region 82 is located at the boundary between boundary region 90 and transistor section 70 other than boundary region 90 .
  • the boundary between the collector region 22 and the cathode region 82 in this example is provided below the dummy trench portion 30 adjacent to the mesa portion 91, but is not limited to this.
  • a boundary between the collector region 22 and the cathode region 82 may be located below the mesa portion 91 .
  • FIG. 4 shows a modification of the semiconductor device 100.
  • FIG. This example shows an example of the aa' section in FIG. 1A.
  • the semiconductor device 100 of this example differs from the example of FIG. 1B in that the lifetime control region 150 is provided not on the entire surface of the semiconductor substrate 10 but on a part thereof. It may be the same as the embodiment of FIG. 1B except for the differences from the embodiment of FIG. 1B.
  • the lifetime control region 150 is provided beyond the boundary region 90 from the diode portion 80 to the transistor portion 70 provided with the emitter region 12 in the arrangement direction.
  • the lifetime control region 150 of this example is provided over the entire surface of the diode section 80 and part of the transistor section 70 .
  • Length L3 is the length in the arrangement direction from the boundary between collector region 22 and cathode region 82 to the end of lifetime control region 150 .
  • the length L3 may be the same as the thickness of the semiconductor substrate 10 or may be larger than the thickness of the semiconductor substrate 10 . By appropriately setting the length L3, carrier injection can be suppressed.
  • FIG. 5 shows a semiconductor device 500 of a comparative example.
  • Semiconductor device 500 includes a boundary region 590 .
  • Mesa portion 591 of boundary region 590 has contact region 515 exposed to the front surface of semiconductor substrate 10 .
  • the contact region 515 is provided on the entire surface of the region sandwiched between the base regions 14 at both ends in the Y-axis direction. That is, in the mesa portion 591, the contact regions 515 and the base regions 14 are not provided alternately.
  • FIG. 6A shows an example of IV characteristics of the semiconductor device 100 and the semiconductor device 500.
  • FIG. There is no significant difference in IV characteristics between the semiconductor device 100 and the semiconductor device 500 .
  • FIG. 6B shows an example of reverse recovery characteristics of the semiconductor device 100 and the semiconductor device 500.
  • the semiconductor device 100 can improve the reverse recovery characteristics without significantly affecting the IV characteristics.
  • FIG. 7 shows the relationship between the thinning rate [%] and the change rate [%] of the reverse recovery loss Err.
  • the reverse recovery loss Err decreases as the thinning rate increases.
  • the thinning rate may be 20.0% or more, and may be 30.0% or more.
  • the thinning rate may be 80.0% or less, 70.0% or less, or 60.0% or less.

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Abstract

トランジスタ部とダイオード部とを備える半導体装置であって、ドリフト領域と、ベース領域と、エミッタ領域と、複数のトレンチ部とを備え、トランジスタ部は、ダイオード部と隣接して設けられた境界領域を有し、複数のトレンチ部の配列方向において、ダイオード部から、エミッタ領域が設けられたトランジスタ部まで、境界領域を超えて設けられたライフタイム制御領域を備え、境界領域は、複数のトレンチ部の延伸方向に延伸して設けられ、ベース領域よりも高ドーピング濃度の第２導電型のプラグ領域を有し、境界領域におけるおもて面において、延伸方向にコンタクト領域とベース領域が交互に配置されている半導体装置を提供する。

Description

半導体装置
　本発明は、半導体装置に関する。
　トランジスタ部とダイオード部とを備える半導体装置が知られている（例えば、特許文献１および２参照）。
　特許文献１　特開２０１８－０７３９１１号公報
　特許文献２　国際公開第２０１９／１７６３２７号
解決しようとする課題
　半導体装置では、逆回復損失Ｅｒｒを低減することが好ましい。
一般的開示
　本発明の第１の態様においては、トランジスタ部とダイオード部とを備える半導体装置であって、半導体基板に設けられた第１導電型のドリフト領域と、ドリフト領域の上方に設けられた第２導電型のベース領域と、ベース領域の上方に設けられ、ドリフト領域よりも高ドーピング濃度の第１導電型のエミッタ領域と、ベース領域の上方に設けられ、ベース領域よりも高ドーピング濃度の第２導電型のコンタクト領域と、半導体基板のおもて面に設けられた複数のトレンチ部と、を備え、トランジスタ部は、ダイオード部と隣接して設けられた境界領域を有し、複数のトレンチ部の配列方向において、ダイオード部から、エミッタ領域が設けられたトランジスタ部まで、境界領域を超えて設けられたライフタイム制御領域を備え、境界領域は、複数のトレンチ部の延伸方向に延伸して設けられ、ベース領域よりも高ドーピング濃度の第２導電型のプラグ領域を有し、境界領域におけるおもて面において、延伸方向にコンタクト領域とベース領域が交互に配置されている半導体装置を提供する。
　境界領域は、複数のトレンチ部のうち２つのトレンチ部に挟んで設けられた１つのメサ部からなってよい。
　境界領域以外のトランジスタ部において、延伸方向にコンタクト領域とエミッタ領域が交互に配置されてよい。境界領域におけるコンタクト領域は、境界領域以外のトランジスタ部におけるコンタクト領域と、延伸方向における位置が対応して設けられてよい。
　境界領域において、おもて面で露出するベース領域の割合である間引き率が３０％以上、８０％以下であってよい。
　境界領域において、プラグ領域が延伸方向に延伸する長さは、コンタクト領域が延伸方向に延伸する長さよりも長くてよい。
　ダイオード部は、プラグ領域を有してよい。境界領域のプラグ領域は、ダイオード部のプラグ領域と同一のドーピング濃度を有してよい。
　境界領域における複数のトレンチ部は、ダミートレンチ部であってよい。
　配列方向において境界領域に最も近いエミッタ領域は、ダミートレンチ部で挟まれていてよい。
　境界領域には、エミッタ領域が設けられていなくてよい。
　境界領域の下方において、半導体基板の裏面に設けられた第２導電型のコレクタ領域を備えてよい。
　境界領域の下方において、半導体基板の裏面に設けられた第１導電型のカソード領域を備えてよい。
　ライフタイム制御領域は、上面視において、半導体基板の全面に設けられてよい。
　トランジスタ部は、ドリフト領域の上方に設けられ、ドリフト領域よりも高ドーピング濃度の第１導電型の蓄積領域を有してよい。蓄積領域は、境界領域と、境界領域以外のトランジスタ部の両方に設けられてよい。
　蓄積領域は、トランジスタ部およびダイオード部の両方に設けられてよい。
　なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体装置１００の上面図の一例を示す。 半導体装置１００の図１Ａにおけるａ－ａ'断面の一例を示す。 半導体装置１００の図１Ａにおけるｂ－ｂ'断面の一例を示す。 半導体装置１００の図１Ａにおけるｃ－ｃ'断面の一例を示す。 半導体装置１００の変形例を示す。 半導体装置１００の変形例を示す。 半導体装置１００の変形例を示す。 比較例の半導体装置５００を示す。 半導体装置１００と半導体装置５００のＩＶ特性の一例を示す。 半導体装置１００と半導体装置５００の逆回復特性の一例を示す。 間引き率［％］と逆回復損失Ｅｒｒの変化率［％］との関係を示す。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」、「おもて」、「裏」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
　本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の深さ方向をＺ軸とする。なお、本明細書において、Ｚ軸方向に半導体基板を視た場合について上面視と称する。
　各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。
　本明細書では、ＮまたはＰを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ＮやＰに付す＋および－は、それぞれ、それが付されていない層や領域よりも高ドーピング濃度および低ドーピング濃度であることを意味し、＋＋は＋よりも高ドーピング濃度、－－は－よりも低ドーピング濃度であることを意味する。
　本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化したドーパントの濃度を指す。したがって、その単位は、ｃｍ－３である。本明細書において、ドナーおよびアクセプタの濃度差（すなわちネットドーピング濃度）をドーピング濃度とする場合がある。この場合、ドーピング濃度はＳＲ法で測定できる。また、ドナーおよびアクセプタの化学濃度をドーピング濃度としてもよい。この場合、ドーピング濃度はＳＩＭＳ法で測定できる。特に限定していなければ、ドーピング濃度として、上記のいずれを用いてもよい。特に限定していなければ、ドーピング領域におけるドーピング濃度分布のピーク値を、当該ドーピング領域におけるドーピング濃度としてよい。
　図１Ａは、半導体装置１００の上面図の一例を示す。本例の半導体装置１００は、トランジスタ部７０およびダイオード部８０を備える半導体チップである。例えば、半導体装置１００は、逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Ｒｅｖｅｒｓｅ　Ｃｏｎｄｕｃｔｉｎｇ　ＩＧＢＴ）である。
　トランジスタ部７０は、半導体基板１０の裏面側に設けられたコレクタ領域２２を半導体基板１０の上面に投影した領域である。コレクタ領域２２は、第２導電型を有する。本例のコレクタ領域２２は、一例としてＰ＋型である。トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。トランジスタ部７０は、トランジスタ部７０とダイオード部８０の境界に位置する境界領域９０を含む。なお、境界領域９０は、半導体基板１０の裏面側にカソード領域８２を有してもよい。
　ダイオード部８０は、半導体基板１０の裏面側に設けられたカソード領域８２を半導体基板１０の上面に投影した領域である。カソード領域８２は、第１導電型を有する。本例のカソード領域８２は、一例としてＮ＋型である。ダイオード部８０は、半導体基板１０の上面においてトランジスタ部７０と隣接して設けられた還流ダイオード（ＦＷＤ：Ｆｒｅｅ　Ｗｈｅｅｌ　Ｄｉｏｄｅ）等のダイオードを含む。
　図１Ａにおいては、半導体装置１００のエッジ側であるチップ端部周辺の領域を示しており、他の領域を省略している。例えば、本例の半導体装置１００のＹ軸方向の負側の領域には、エッジ終端構造部が設けられてよい。エッジ終端構造部は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。なお、本例では、便宜上、Ｙ軸方向の負側のエッジについて説明するものの、半導体装置１００の他のエッジについても同様である。
　半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０は、シリコン基板である。
　本例の半導体装置１００は、半導体基板１０のおもて面において、ゲートトレンチ部４０と、ダミートレンチ部３０と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５と、ウェル領域１７とを備える。また、本例の半導体装置１００は、半導体基板１０のおもて面の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。
　エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタ領域１２、ベース領域１４、コンタクト領域１５およびウェル領域１７の上方に設けられている。また、ゲート金属層５０は、ゲートトレンチ部４０およびウェル領域１７の上方に設けられている。
　エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。例えば、エミッタ電極５２の少なくとも一部の領域は、アルミニウム、アルミニウムを主成分とする合金（例えば、アルミニウム‐シリコン合金、またはアルミニウム‐シリコン－銅合金等）で形成されてよい。ゲート金属層５０の少なくとも一部の領域は、アルミニウム、アルミニウムを主成分とする合金（例えば、アルミニウム‐シリコン合金、またはアルミニウム‐シリコン－銅合金等）で形成されてよい。エミッタ電極５２およびゲート金属層５０は、アルミニウム等で形成された領域の下層にチタンまたはチタン化合物等で形成されたバリアメタルを有してよい。エミッタ電極５２およびゲート金属層５０は、互いに分離して設けられる。
　エミッタ電極５２およびゲート金属層５０は、層間絶縁膜３８を挟んで、半導体基板１０の上方に設けられる。層間絶縁膜３８は、図１Ａでは省略されている。層間絶縁膜３８には、コンタクトホール５４、コンタクトホール５５およびコンタクトホール５６が貫通して設けられている。
　コンタクトホール５５は、ゲート金属層５０とトランジスタ部７０内のゲート導電部とを接続する。コンタクトホール５５の内部には、タングステン等で形成されたプラグが形成されてもよい。
　コンタクトホール５６は、エミッタ電極５２とダミートレンチ部３０内のダミー導電部とを接続する。コンタクトホール５６の内部には、タングステン等で形成されたプラグが形成されてもよい。
　接続部２５は、エミッタ電極５２またはゲート金属層５０等のおもて面側電極と、半導体基板１０とを電気的に接続する。一例において、接続部２５は、ゲート金属層５０とゲート導電部との間に設けられる。接続部２５は、エミッタ電極５２とダミー導電部との間にも設けられている。接続部２５は、不純物がドープされたポリシリコン等の、導電性を有する材料である。ここでは、接続部２５は、Ｎ型の不純物がドープされたポリシリコン（Ｎ＋）である。接続部２５は、酸化膜等の絶縁膜等を介して、半導体基板１０のおもて面の上方に設けられる。
　ゲートトレンチ部４０は、所定の配列方向（本例ではＸ軸方向）に沿って所定の間隔で配列される。本例のゲートトレンチ部４０は、半導体基板１０のおもて面に平行であって配列方向と垂直な延伸方向（本例ではＹ軸方向）に沿って延伸する２つの延伸部分４１と、２つの延伸部分４１を接続する接続部分４３とを有してよい。
　接続部分４３は、少なくとも一部が曲線状に形成されてよい。ゲートトレンチ部４０の２つの延伸部分４１の端部を接続することで、延伸部分４１の端部における電界集中を緩和できる。ゲートトレンチ部４０の接続部分４３において、ゲート金属層５０がゲート導電部と接続されてよい。
　ダミートレンチ部３０は、エミッタ電極５２と電気的に接続されたトレンチ部である。ダミートレンチ部３０は、ゲートトレンチ部４０と同様に、所定の配列方向（本例ではＸ軸方向）に沿って所定の間隔で配列される。本例のダミートレンチ部３０は、ゲートトレンチ部４０と同様に、半導体基板１０のおもて面においてＵ字形状を有してよい。即ち、ダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分３１と、２つの延伸部分３１を接続する接続部分３３を有してよい。
　本例のトランジスタ部７０は、２つのゲートトレンチ部４０と３つのダミートレンチ部３０を繰り返し配列させた構造を有する。即ち、本例のトランジスタ部７０は、２：３の比率でゲートトレンチ部４０とダミートレンチ部３０を有している。例えば、トランジスタ部７０は、２本の延伸部分４１の間に１本の延伸部分３１を有する。また、トランジスタ部７０は、ゲートトレンチ部４０と隣接して、２本の延伸部分３１を有している。
　但し、ゲートトレンチ部４０とダミートレンチ部３０の比率は本例に限定されない。ゲートトレンチ部４０とダミートレンチ部３０の比率は、１：１であってもよく、２：４であってもよい。また、トランジスタ部７０においてダミートレンチ部３０を設けず、全てゲートトレンチ部４０としてもよい。
　ウェル領域１７は、後述するドリフト領域１８よりも半導体基板１０のおもて面側に設けられた第２導電型の領域である。ウェル領域１７は、半導体装置１００のエッジ側に設けられるウェル領域の一例である。ウェル領域１７は、一例としてＰ＋型である。ウェル領域１７は、ゲート金属層５０が設けられる側の活性領域の端部から、予め定められた範囲で形成される。ウェル領域１７の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート金属層５０側の一部の領域は、ウェル領域１７に形成される。ゲートトレンチ部４０およびダミートレンチ部３０の延伸方向の端の底は、ウェル領域１７に覆われてよい。
　コンタクトホール５４は、トランジスタ部７０において、エミッタ領域１２およびコンタクト領域１５の各領域の上方に形成される。また、コンタクトホール５４は、ダイオード部８０において、ベース領域１４の上方に設けられる。コンタクトホール５４は、境界領域９０において、コンタクト領域１５の上方に設けられる。コンタクトホール５４は、ダイオード部８０において、ベース領域１４の上方に設けられる。いずれのコンタクトホール５４も、Ｙ軸方向両端に設けられたウェル領域１７の上方には設けられていない。このように、層間絶縁膜には、１又は複数のコンタクトホール５４が形成されている。１又は複数のコンタクトホール５４は、延伸方向に延伸して設けられてよい。なお、コンタクトホール５４の下方には、プラグ領域１９が設けられてよい。プラグ領域１９については後述する。
　境界領域９０は、トランジスタ部７０に設けられ、ダイオード部８０と隣接する領域である。境界領域９０は、コンタクト領域１５を有する。境界領域９０は、コンタクト領域１５を有するので、ターンオフ動作時にダイオード部８０に残存するホールを引き抜いて、ラッチアップによる破壊を抑制することができる。本例の境界領域９０は、エミッタ領域１２を有さない。これにより、ラッチアップ耐量の低下を抑制できる。本例の境界領域９０は、２本のトレンチ部に挟んで設けられた１つのメサ部９１からなる。境界領域９０を１つのメサ部９１とすることで、トランジスタ部７０およびダイオード部８０の活性領域の面積を広く維持でき、電気特性（例えば、順方向の電流電圧特性等）の悪化を抑制することが可能となる。但し、境界領域９０は、３本以上のトレンチ部と、複数のメサ部９１で構成されてもよい。
　一例において、境界領域９０のトレンチ部は、ダミートレンチ部３０である。本例の境界領域９０は、Ｘ軸方向における両端がダミートレンチ部３０となるように配置されている。また、配列方向において境界領域９０に最も近いエミッタ領域１２は、ダミートレンチ部３０で挟まれている。この構造とすることで、ゲート電位の変動による電気特性（例えば、順方向の電流電圧特性等）への影響を抑制することが可能となる。
　メサ部７１、メサ部９１およびメサ部８１は、半導体基板１０のおもて面と平行な面内において、トレンチ部に隣接して設けられたメサ部である。メサ部とは、隣り合う２つのトレンチ部に挟まれた半導体基板１０の部分であって、半導体基板１０のおもて面から、各トレンチ部の最も深い底部の深さまでの部分であってよい。各トレンチ部の延伸部分を１つのトレンチ部としてよい。即ち、２つの延伸部分に挟まれる領域をメサ部としてよい。
　メサ部７１は、トランジスタ部７０において、ダミートレンチ部３０またはゲートトレンチ部４０の少なくとも１つに隣接して設けられる。メサ部７１は、半導体基板１０のおもて面において、ウェル領域１７と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５とを有する。メサ部７１では、エミッタ領域１２およびコンタクト領域１５が延伸方向において交互に設けられている。
　メサ部９１は、境界領域９０に設けられている。メサ部９１は、半導体基板１０のおもて面において、ベース領域１４、コンタクト領域１５およびウェル領域１７を有する。メサ部９１では、ベース領域１４およびコンタクト領域１５が延伸方向において交互に設けられている。このように、境界領域９０は、コンタクト領域１５を間引いて設けているので、ダイオード動作時の過剰なホールの注入を抑制して、逆回復損失Ｅｒｒ、ターンオン損失Ｅｏｎおよび逆回復サージ電圧を低減することができる。
　メサ部８１は、ダイオード部８０において、隣り合うダミートレンチ部３０に挟まれた領域に設けられる。メサ部８１は、半導体基板１０のおもて面において、ベース領域１４およびウェル領域１７を有する。
　ベース領域１４は、トランジスタ部７０およびダイオード部８０において、半導体基板１０のおもて面側に設けられた第２導電型の領域である。ベース領域１４は、一例としてＰ－型である。ベース領域１４は、半導体基板１０のおもて面において、メサ部７１およびメサ部９１のＹ軸方向における両端部に設けられてよい。なお、図１Ａは、当該ベース領域１４のＹ軸方向の一方の端部のみを示している。
　エミッタ領域１２は、ドリフト領域１８よりもドーピング濃度の高い第１導電型の領域である。本例のエミッタ領域１２は、一例としてＮ＋型である。エミッタ領域１２のドーパントの一例はヒ素（Ａｓ）である。エミッタ領域１２は、メサ部７１のおもて面において、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、メサ部７１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に延伸して設けられてよい。エミッタ領域１２は、コンタクトホール５４の下方にも設けられている。
　また、エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。本例のエミッタ領域１２は、ダミートレンチ部３０と接している。エミッタ領域１２は、メサ部９１には設けられなくてよい。
　コンタクト領域１５は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のコンタクト領域１５は、一例としてＰ＋型である。本例のコンタクト領域１５は、メサ部７１およびメサ部９１のおもて面に設けられている。コンタクト領域１５は、メサ部７１またはメサ部９１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に設けられてよい。コンタクト領域１５は、ゲートトレンチ部４０と接してもよいし、接しなくてもよい。また、コンタクト領域１５は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。本例においては、コンタクト領域１５が、ダミートレンチ部３０およびゲートトレンチ部４０と接する。コンタクト領域１５は、コンタクトホール５４の下方にも設けられている。なお、コンタクト領域１５は、メサ部８１にも設けられてよい。
　ここで、境界領域９０以外のトランジスタ部７０において、延伸方向にコンタクト領域１５とエミッタ領域１２が交互に配置されている。また、境界領域９０におけるコンタクト領域１５は、境界領域９０以外のトランジスタ部７０におけるコンタクト領域１５と、延伸方向における位置が対応して設けられている。延伸方向における位置が対応して設けられるとは、コンタクト領域１５の延伸方向における位置が少なくとも重複して設けられることを指す。一例において、コンタクト領域１５のドーパントを注入するためのマスクは、複数のトレンチ部を超えてＸ軸方向に延伸して設けられる。これにより、メサ部のＸ軸方向の幅が短くなった場合であっても、パターニング精度を向上することができる。また、境界領域９０におけるベース領域１４は、境界領域９０以外のトランジスタ部７０におけるエミッタ領域１２と、延伸方向における位置が対応して設けられてよい。
　なお、プラグ領域１９は、コンタクトホール５４において、延伸方向に延伸して、間引かずに設けられる。プラグ領域１９は、延伸方向において交互に配列されたベース領域１４およびコンタクト領域１５の上方において、ベース領域１４およびコンタクト領域１５を超えて延伸方向に延伸している。即ち、境界領域９０において、プラグ領域１９が延伸方向に延伸する長さは、コンタクト領域１５が延伸方向に延伸する長さよりも長い。また、境界領域９０において、プラグ領域１９が延伸方向に延伸する長さは、ベース領域１４が延伸方向に延伸する長さよりも長くてよい。
　図１Ｂは、半導体装置１００の図１Ａにおけるａ－ａ'断面の一例を示す。ａ－ａ'断面は、メサ部７１のエミッタ領域１２を通過するＸＺ面である。本例のａ－ａ'断面は、メサ部９１のコンタクト領域１５を通過する。本例の半導体装置１００は、ａ－ａ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０および層間絶縁膜３８の上方に形成される。
　ドリフト領域１８は、半導体基板１０に設けられた第１導電型の領域である。本例のドリフト領域１８は、一例としてＮ－型である。ドリフト領域１８は、半導体基板１０において他のドーピング領域が形成されずに残存した領域であってよい。即ち、ドリフト領域１８のドーピング濃度は半導体基板１０のドーピング濃度であってよい。
　バッファ領域２０は、ドリフト領域１８の下方に設けられた第１導電型の領域である。本例のバッファ領域２０は、一例としてＮ型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、第２導電型のコレクタ領域２２および第１導電型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
　コレクタ領域２２は、トランジスタ部７０において、バッファ領域２０の下方に設けられる。カソード領域８２は、ダイオード部８０において、バッファ領域２０の下方に設けられる。コレクタ領域２２とカソード領域８２との境界は、トランジスタ部７０とダイオード部８０との境界である。
　コレクタ電極２４は、半導体基板１０の裏面２３に形成される。コレクタ電極２４は、金属等の導電材料で形成される。
　ベース領域１４は、メサ部７１、メサ部９１およびメサ部８１において、ベース領域１４の上方に設けられる第２導電型の領域である。ベース領域１４は、ゲートトレンチ部４０に接して設けられる。ベース領域１４は、ダミートレンチ部３０に接して設けられてよい。
　エミッタ領域１２は、メサ部７１において、ベース領域１４とおもて面２１との間に設けられる。エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。なお、エミッタ領域１２は、メサ部９１に設けられなくてよい。
　プラグ領域１９は、ベース領域１４およびコンタクト領域１５よりもドーピング濃度の高い第２導電型の領域である。本例のプラグ領域１９は、一例としてＰ＋＋型である。本例のプラグ領域１９は、おもて面２１に設けられている。ａ－ａ'断面では、メサ部８１およびメサ部９１において、プラグ領域１９がベース領域１４の上方に設けられる。本例のプラグ領域１９は、ベース領域１４と接している。また、プラグ領域１９は、隣接するトレンチ部と離間している。プラグ領域１９は、メサ部９１およびメサ部８１において、コンタクトホール５４に沿ってＹ軸方向に延伸して設けられてよい。本例のメサ部８１およびメサ部９１のプラグ領域１９は、同一のドーピング濃度を有するが、異なるドーピング濃度を有してもよい。
　蓄積領域１６は、ドリフト領域１８よりも半導体基板１０のおもて面２１側に設けられる第１導電型の領域である。本例の蓄積領域１６は、一例としてＮ＋型である。蓄積領域１６は、トランジスタ部７０に設けられる。本例の蓄積領域１６は、境界領域９０と、境界領域９０以外のトランジスタ部７０との両方に設けられている。境界領域９０以外のトランジスタ部７０とは、メサ部７１が形成された領域である。
　また、蓄積領域１６は、ゲートトレンチ部４０に接して設けられる。蓄積領域１６は、ダミートレンチ部３０に接してもよいし、接しなくてもよい。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６のイオン注入のドーズ量は、１Ｅ１２ｃｍ－２以上、１Ｅ１３ｃｍ－２以下であってよい。また、蓄積領域１６のイオン注入ドーズ量は、３Ｅ１２ｃｍ－２以上、６Ｅ１２ｃｍ－２以下であってもよい。蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、トランジスタ部７０のオン電圧を低減できる。なお、Ｅは１０のべき乗を意味し、例えば１Ｅ１２ｃｍ－２は１×１０１２ｃｍ－２を意味する。
　１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、おもて面２１に設けられる。各トレンチ部は、おもて面２１からドリフト領域１８まで設けられる。エミッタ領域１２、ベース領域１４、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられる領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
　ゲートトレンチ部４０は、おもて面２１に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に形成される。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。ゲートトレンチ部４０は、おもて面２１において層間絶縁膜３８により覆われている。
　ゲート導電部４４は、半導体基板１０の深さ方向において、ゲート絶縁膜４２を挟んでメサ部７１側で隣接するベース領域１４と対向する領域を含む。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に、電子の反転層によるチャネルが形成される。
　ダミートレンチ部３０は、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、おもて面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜３２よりも内側に形成される。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミートレンチ部３０は、おもて面２１において層間絶縁膜３８により覆われている。
　層間絶縁膜３８は、おもて面２１に設けられている。層間絶縁膜３８の上方には、エミッタ電極５２が設けられている。層間絶縁膜３８には、エミッタ電極５２と半導体基板１０とを電気的に接続するための１又は複数のコンタクトホール５４が設けられている。コンタクトホール５５およびコンタクトホール５６も同様に、層間絶縁膜３８を貫通して設けられてよい。
　ライフタイム制御領域１５０は、半導体基板１０の内部に不純物を注入すること等により意図的にライフタイムキラーが形成された領域である。ライフタイムキラーは、キャリアの再結合中心である。ライフタイムキラーは、結晶欠陥であってよい。例えば、ライフタイムキラーは、空孔、複空孔、これらと半導体基板１０を構成する元素との複合欠陥、または転位であってよい。また、ライフタイムキラーは、ヘリウム、ネオンなどの希ガス元素、白金などの金属元素などでもよい。ライフタイム制御領域１５０は、半導体基板１０にヘリウム等を注入することで形成できる。
　ライフタイム制御領域１５０は、半導体基板１０のおもて面２１側に設けられる。ライフタイム制御領域１５０は、トランジスタ部７０およびダイオード部８０の両方に設けられる。ライフタイム制御領域１５０は、おもて面２１側から不純物を注入することにより形成されてもよく、裏面２３側から不純物を注入することにより形成されてもよい。
　ライフタイム制御領域１５０は、配列方向において、ダイオード部８０から、エミッタ領域１２が設けられたトランジスタ部７０まで、境界領域９０を超えて設けられている。本例のライフタイム制御領域１５０は、上面視において、半導体基板１０の全面に設けられる。よって、ライフタイム制御領域１５０は、マスクを使用せずに形成できる。ライフタイム制御領域１５０を形成するための不純物のドーズ量は、０．５Ｅ１０ｃｍ－２以上、１Ｅ１３ｃｍ－２以下であってよい。また、ライフタイム制御領域１５０を形成するための不純物のドーズ量は、５Ｅ１０ｃｍ－２以上、５Ｅ１１ｃｍ－２以下であってもよい。
　また、本例のライフタイム制御領域１５０は、裏面２３側からの注入により形成されている。例えば、ライフタイム制御領域１５０は、裏面２３側からヘリウムを照射することにより形成される。これにより、半導体装置１００のおもて面２１側への影響を回避できる。ここで、ライフタイム制御領域１５０がおもて面２１側からの注入により形成されているか、裏面２３側からの注入により形成されているかは、ＳＲ法またはリーク電流の測定によって、おもて面２１側の状態を取得することで判断できる。
　本例のコレクタ領域２２は、境界領域９０の下方の裏面２３に設けられる。コレクタ領域２２およびカソード領域８２の境界は、トランジスタ部７０とダイオード部８０との境界に位置する。
　図１Ｃは、半導体装置１００の図１Ａにおけるｂ－ｂ'断面の一例を示す。ｂ－ｂ'断面は、メサ部７１においてコンタクト領域１５を通過するＸＺ面である。本例のｂ－ｂ'断面は、メサ部９１においてもコンタクト領域１５を通過する。
　メサ部７１は、ベース領域１４と、コンタクト領域１５と、蓄積領域１６とを有する。メサ部９１は、ベース領域１４と、コンタクト領域１５と、蓄積領域１６と、プラグ領域１９とを有する。ｂ－ｂ'断面において、メサ部９１は、プラグ領域１９を有する点でメサ部７１と相違する。メサ部８１は、ａ－ａ'断面と同様に、ベース領域１４と、蓄積領域１６と、プラグ領域１９とを有する。
　コンタクト領域１５は、メサ部９１において、ベース領域１４の上方に設けられる。コンタクト領域１５は、メサ部９１において、ダミートレンチ部３０に接して設けられる。
　プラグ領域１９は、ｂ－ｂ'断面において、メサ部９１のコンタクト領域１５の上方に設けられる。本例のプラグ領域１９は、コンタクト領域１５と接している。プラグ領域１９は、ａ－ａ'断面およびｂ－ｂ'断面の両方においてメサ部９１に設けられている。即ち、プラグ領域１９は、おもて面２１において延伸方向に延伸して設けられる。
　ライフタイム制御領域１５０は、ａ－ａ'断面の場合と同様に、トランジスタ部７０およびダイオード部８０の両方に設けられている。本例の半導体装置１００は、トランジスタ部７０およびダイオード部８０の両方にライフタイム制御領域１５０を備えるので、ターンオフの時のホールの抜けが均一になり、トランジスタ部７０とダイオード部８０のキャリアバランスが改善する。
　図１Ｄは、半導体装置１００の図１Ａにおけるｃ－ｃ'断面の一例を示す。ｃ－ｃ'断面は、メサ部９１におけるＹＺ断面である。
　メサ部９１において、ベース領域１４およびコンタクト領域１５がおもて面２１に露出している。ベース領域１４およびコンタクト領域１５は、おもて面２１において、予め定められた間引き率で交互に配列されている。間引き率は、Ｌ１／（Ｌ１＋Ｌ２）で示される。即ち、間引き率は、境界領域９０において、おもて面２１で露出するベース領域の割合を示す。
　長さＬ１は、おもて面２１側のコンタクト領域１５の底部の間のＹ軸方向の幅である。長さＬ１は、２．２μｍ以上、３０μｍ以下であってよい。例えば、長さＬ１は、２．２μｍである。長さＬ２は、おもて面２１側のコンタクト領域１５の底部のＹ軸方向の幅である。長さＬ２は、０．５μｍ以上、５．０μｍ以下であってよい。例えば、長さＬ２は、０．６μｍである。長さＬ２は、長さＬ１よりも大きくてよい。なお、コンタクト領域１５の底部とは、ベース領域１４とコンタクト領域１５の境目がＹ軸方向において概ね平坦になっている部分である。
　本例の半導体装置１００は、境界領域９０において、予め定められた間引き率でベース領域１４およびコンタクト領域１５を交互に設けているので、逆回復電流Ｉｒｐを低下させ、逆回復損失Ｅｒｒおよびサージ電圧を低減することができる。また、半導体装置１００は、コンタクト抵抗の増加を抑制して、ターンオフおよび逆回復時の破壊を抑制することができる。さらに半導体装置１００は、境界領域９０にエミッタ領域１２を設けておらず、ラッチアップ耐量の低下を抑制できる。これにより、半導体装置１００は、ダイオード順電圧Ｖｆと逆回復損失Ｅｒｒのトレードオフ特性を改善し、逆回復サージ電圧を低減し、ＳＷ耐量のばらつきを抑制することができる。
　図２は、半導体装置１００の変形例を示す。本例では、図１Ａにおけるａ－ａ'断面の一例を示している。本例の半導体装置１００は、蓄積領域１６をトランジスタ部７０およびダイオード部８０の両方に備える点で図１Ｂの実施例と相違する。図１Ｂの実施例と相違する点以外は、図１Ｂの実施例と同一であってよい。
　本例の蓄積領域１６は、トランジスタ部７０およびダイオード部８０の全面に設けられる。これにより、半導体装置１００は、蓄積領域１６のマスクずれの影響を回避できる。メサ部８１は、ベース領域１４と、蓄積領域１６と、プラグ領域１９とを備える。蓄積領域１６は、ベース領域１４とドリフト領域１８との間に設けられている。蓄積領域１６のドーピング濃度は、トランジスタ部７０およびダイオード部８０で同一であってよい。
　図３は、半導体装置１００の変形例を示す。本例では、図１Ａにおけるａ－ａ'断面の一例を示している。本例の半導体装置１００は、境界領域９０の下方にカソード領域８２を備える点で図１Ｂの実施例と相違する。図１Ｂの実施例と相違する点以外は、図１Ｂの実施例と同一であってよい。
　本例のカソード領域８２は、境界領域９０の下方の裏面２３に設けられる。コレクタ領域２２およびカソード領域８２の境界は、境界領域９０と、境界領域９０以外のトランジスタ部７０との境界に位置する。本例のコレクタ領域２２およびカソード領域８２の境界は、メサ部９１に隣接するダミートレンチ部３０の下方に設けられるが、これに限定されない。コレクタ領域２２およびカソード領域８２の境界は、メサ部９１の下方に位置してもよい。
　図４は、半導体装置１００の変形例を示す。本例では、図１Ａにおけるａ－ａ'断面の一例を示している。本例の半導体装置１００は、ライフタイム制御領域１５０を半導体基板１０の全面ではなく、一部に設けている点で図１Ｂの実施例と相違する。図１Ｂの実施例と相違する点以外は、図１Ｂの実施例と同一であってよい。
　ライフタイム制御領域１５０は、配列方向において、ダイオード部８０から、エミッタ領域１２が設けられたトランジスタ部７０まで、境界領域９０を超えて設けられている。本例のライフタイム制御領域１５０は、ダイオード部８０の全面とトランジスタ部７０の一部に設けられている。長さＬ３は、コレクタ領域２２とカソード領域８２との境界から、ライフタイム制御領域１５０の端部までの配列方向における長さである。長さＬ３は、半導体基板１０の膜厚と同一であってよいし、半導体基板１０の膜厚よりも大きくてよい。長さＬ３を適切に設定することにより、キャリアの注入を抑制することができる。
　図５は、比較例の半導体装置５００を示す。半導体装置５００は、境界領域５９０を備える。境界領域５９０のメサ部５９１は、半導体基板１０のおもて面に露出したコンタクト領域５１５を有する。本例のメサ部５９１では、Ｙ軸方向の両端のベース領域１４に挟まれた領域の全面にコンタクト領域５１５が設けられている。即ち、メサ部５９１では、コンタクト領域５１５およびベース領域１４が交互に設けられていない。
　図６Ａは、半導体装置１００と半導体装置５００のＩＶ特性の一例を示す。半導体装置１００および半導体装置５００のＩＶ特性に大きな違いはない。
　図６Ｂは、半導体装置１００と半導体装置５００の逆回復特性の一例を示す。逆回復時のグラフを比較すると、半導体装置１００では、半導体装置５００よりも逆回復損失が低減していることが分かる。このように、半導体装置１００は、ＩＶ特性に大きな影響を与えることなく、逆回復特性を向上させることができる。
　図７は、間引き率［％］と逆回復損失Ｅｒｒの変化率［％］との関係を示す。間引き率が大きくなるに従い、逆回復損失Ｅｒｒが低下している。間引き率は、２０．０％以上であってよく、３０．０％以上であってよい。間引き率は、８０．０％以下であってよく、７０．０％以下であってよく、６０．０％以下であってよい。本例の半導体装置１００は、間引き率を適切に設定することにより、ラッチアップの破壊を抑制しつつ、逆回復損失Ｅｒｒを低減することができる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１７・・・ウェル領域、１８・・・ドリフト領域、１９・・・プラグ領域、２１・・・おもて面、２２・・・コレクタ領域、２３・・・裏面、２４・・・コレクタ電極、２５・・・接続部、・・・３０・・・ダミートレンチ部、３８・・・層間絶縁膜、４０・・・ゲートトレンチ部、４１・・・延伸部分、４３・・・接続部分、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、５５・・・コンタクトホール、５６・・・コンタクトホール、７０・・・トランジスタ部、７１・・・メサ部、８０・・・ダイオード部、８１・・・メサ部、８２・・・カソード領域、９０・・・境界領域、９１・・・メサ部、１００・・・半導体装置、１５０・・・ライフタイム制御領域、５００・・・半導体装置、５１５・・・コンタクト領域、５９０・・・境界領域、５９１・・・メサ部

Claims (14)

  1. 　トランジスタ部とダイオード部とを備える半導体装置であって、
    　半導体基板に設けられた第１導電型のドリフト領域と、
    　前記ドリフト領域の上方に設けられた第２導電型のベース領域と、
    　前記ベース領域の上方に設けられ、前記ドリフト領域よりも高ドーピング濃度の第１導電型のエミッタ領域と、
    　前記ベース領域の上方に設けられ、前記ベース領域よりも高ドーピング濃度の第２導電型のコンタクト領域と、
    　前記半導体基板のおもて面に設けられた複数のトレンチ部と
    　を備え、
    　前記トランジスタ部は、前記ダイオード部と隣接して設けられた境界領域を有し、
    　前記複数のトレンチ部の配列方向において、前記ダイオード部から、前記エミッタ領域が設けられた前記トランジスタ部まで、前記境界領域を超えて設けられたライフタイム制御領域を備え、
    　前記境界領域は、前記複数のトレンチ部の延伸方向に延伸して設けられ、前記ベース領域よりも高ドーピング濃度の第２導電型のプラグ領域を有し、
    　前記境界領域における前記おもて面において、前記延伸方向に前記コンタクト領域と前記ベース領域が交互に配置されている
    　半導体装置。
  2. 　前記境界領域は、前記複数のトレンチ部のうち２つのトレンチ部に挟んで設けられた１つのメサ部からなる
    　請求項１に記載の半導体装置。
  3. 　前記境界領域以外の前記トランジスタ部において、前記延伸方向に前記コンタクト領域と前記エミッタ領域が交互に配置されており、
    　前記境界領域における前記コンタクト領域は、前記境界領域以外の前記トランジスタ部における前記コンタクト領域と、前記延伸方向における位置が対応して設けられる
    　請求項１に記載の半導体装置。
  4. 　前記境界領域において、前記おもて面で露出する前記ベース領域の割合である間引き率が３０％以上、８０％以下である
    　請求項１に記載の半導体装置。
  5. 　前記境界領域において、前記プラグ領域が前記延伸方向に延伸する長さは、前記コンタクト領域が前記延伸方向に延伸する長さよりも長い
    　請求項１に記載の半導体装置。
  6. 　前記ダイオード部は、前記プラグ領域を有し、
    　前記境界領域の前記プラグ領域は、前記ダイオード部の前記プラグ領域と同一のドーピング濃度を有する
    　請求項１に記載の半導体装置。
  7. 　前記境界領域における前記複数のトレンチ部は、ダミートレンチ部である
    　請求項１に記載の半導体装置。
  8. 　前記配列方向において前記境界領域に最も近い前記エミッタ領域は、ダミートレンチ部で挟まれている
    　請求項１から７のいずれか一項に記載の半導体装置。
  9. 　前記境界領域には、前記エミッタ領域が設けられていない
    　請求項１から７のいずれか一項に記載の半導体装置。
  10. 　前記境界領域の下方において、前記半導体基板の裏面に設けられた第２導電型のコレクタ領域を備える
    　請求項１から７のいずれか一項に記載の半導体装置。
  11. 　前記境界領域の下方において、前記半導体基板の裏面に設けられた第１導電型のカソード領域を備える
    　請求項１から７のいずれか一項に記載の半導体装置。
  12. 　前記ライフタイム制御領域は、上面視において、前記半導体基板の全面に設けられる
    　請求項１から７のいずれか一項に記載の半導体装置。
  13. 　前記トランジスタ部は、前記ドリフト領域の上方に設けられ、前記ドリフト領域よりも高ドーピング濃度の第１導電型の蓄積領域を有し、
    　前記蓄積領域は、前記境界領域と、前記境界領域以外の前記トランジスタ部の両方に設けられる
    　請求項１から７のいずれか一項に記載の半導体装置。
  14. 　前記蓄積領域は、前記トランジスタ部および前記ダイオード部の両方に設けられる
    　請求項１３に記載の半導体装置。
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