JP2023139265A - 半導体装置 - Google Patents

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Abstract

Figure 2023139265000001
【課題】スイッチング破壊を抑制した半導体装置を提供する。
【解決手段】ゲートトレンチ部４０と、ゲートトレンチ部４０に隣接するダミートレンチ部３０と、を備える半導体装置１００であって、半導体基板１０に設けられた第１導電型のドリフト領域１８と、ドリフト領域１８の上方に設けられた第２導電型のベース領域１４と、ベース領域１４の上方に設けられ、ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域１２と、ベース領域１４の上方に設けられ、ベース領域１４よりもドーピング濃度の高い第２導電型のコンタクト領域１５と、を備える。ゲートトレンチ部４０とダミートレンチ部３０との間のメサ部７１において、コンタクト領域１５は、エミッタ領域１２のダミートレンチ部３０側の下端１３の下方に設けられる。
【選択図】図１Ｂ

Description

本発明は、半導体装置に関する。
特許文献１には、「半導体装置において飽和電流等の特性を向上させる」と記載されている。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２０１８－１９５７９８号公報
［特許文献２］ 国際公開第２０１８／０５２０９８号パンフレット
スイッチング破壊を抑制した半導体装置を提供する。
本発明の第１の態様においては、ゲートトレンチ部と、ゲートトレンチ部に隣接する第１トレンチ部と、を備える半導体装置を提供する。半導体装置は半導体基板に設けられた第１導電型のドリフト領域と、ドリフト領域の上方に設けられた第２導電型のベース領域と、ベース領域の上方に設けられ、ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、ベース領域の上方に設けられ、ベース領域よりもドーピング濃度の高い第２導電型のコンタクト領域と、を備えてよい。ゲートトレンチ部と第１トレンチ部との間のメサ部において、コンタクト領域は、エミッタ領域の下端の下方に設けられてよい。
コンタクト領域は、第１トレンチ部に接してよい。
メサ部において、コンタクト領域は、ゲートトレンチ部と離間されていてよい。
コンタクト領域は、トレンチ配列方向において、ゲートトレンチ部と０．６μｍ以上離間されていてよい。
コンタクト領域は、第１トレンチ部の側壁において、半導体基板のおもて面に設けられてよい。
半導体装置は、半導体基板の上方に設けられた層間絶縁膜を備えてよい。エミッタ領域は、層間絶縁膜を貫通して設けられたコンタクトホールを介してエミッタ電極に電気的に接続されてよい。
エミッタ領域は、トレンチ配列方向において、ゲートトレンチ部から、コンタクトホールを越えて第１トレンチ部側へと延伸してよい。
半導体装置は、ドリフト領域とベース領域との間に、ドリフト領域よりドーピング濃度の高い第１導電型の蓄積領域を備えてよい。
半導体装置は、複数のゲートトレンチ部と、複数の第１トレンチ部とを備えてよい。複数のゲートトレンチ部の数と、複数の第１トレンチ部の数との比は１：１であってよい。
半導体装置は、複数のゲートトレンチ部と、複数の第１トレンチ部とを備えてよい。複数のゲートトレンチ部の数と、複数の第１トレンチ部の数との比は１：２であってよい。
エミッタ領域は、トレンチ配列方向において、ゲートトレンチ部からダミートレンチ部へと延伸してよい。エミッタ領域は、第１トレンチ部に到達せずに終端してよい。
エミッタ領域は、トレンチ配列方向において、ゲートトレンチ部から第１トレンチ部まで延伸してよい。
半導体装置のおもて面において、ゲートトレンチ部のトレンチ延伸方向に対して、コンタクト領域とエミッタ領域とが交互に接して設けられてよい。
第１トレンチ部は、エミッタ電位に設定されてよい。
第１トレンチ部は、ゲート電位に設定されてよい。
第１トレンチ部は、ダミートレンチであってよい。エミッタ領域は、メサ部において、ゲートトレンチ部と接し、第１トレンチ部と離間してよい。コンタクト領域は、メサ部において、エミッタ領域の第１トレンチ部側の下端の下方に設けられてよい。
第１トレンチ部は、ゲート電位に設定され、エミッタ領域と接しないダミーゲートトレンチ部を含んでよい。
第１トレンチ部は、エミッタ電位に設定されるダミートレンチ部を含んでよい。
エミッタ領域は、メサ部において、ゲートトレンチ部と接し、第１トレンチ部と離間した第１エミッタ領域を有してよい。
コンタクト領域は、メサ部において、第１エミッタ領域の第１トレンチ部側の下端の下方に設けられてよい。
エミッタ領域は、メサ部において、第１トレンチ部と接し、ゲートトレンチ部と離間した第２エミッタ領域をさらに有してよい。
コンタクト領域は、メサ部において、第２エミッタ領域のゲートトレンチ部側の下端の下方にも設けられてよい。
ゲートトレンチ部のトレンチ延伸方向において、第１エミッタ領域と第２エミッタ領域とが交互に設けられてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体装置１００の上面図を示す。 図１Ａにおけるａ－ａ'断面図の一例である。 図１Ａにおけるｂ－ｂ'断面図の一例である。 メサ部７１の拡大した断面図の一例を示す。 コンタクトホール５４の未開口部を備える半導体装置１００の上面図の一例を示す 半導体装置１００の静特性のシミュレーション結果の一例を示す。 半導体装置１００のオン特性のシミュレーション結果の一例を示す。 半導体装置１００のオフ特性のシミュレーション結果の一例を示す。 半導体装置１００の上面図の一例を示す。 図５Ａにおけるｃ－ｃ'断面図の一例である 半導体装置１００の上面図の一例を示す。 図６Ａにおけるｄ－ｄ'断面図の一例である。 変形例である半導体装置１００の上面図の一例を示す。 図７Ａにおけるｅ－ｅ'断面図の一例である。 半導体装置１００の上面図の一例を示す。 図８Ａにおけるｆ－ｆ'断面図の一例である。 半導体装置１００の上面図の一例を示す。 図９Ａにおけるｇ－ｇ'断面図の一例である。 半導体装置１００の上面図の一例を示す。 図１０Ａにおけるｈ－ｈ'断面図の一例である。 図１０Ａにおけるｈ－ｈ'断面図の他の例である。 半導体装置１００の上面図の一例を示す。 図１１Ａにおけるｉ－ｉ'断面図の一例である。 半導体装置１００の上面図の一例を示す。 図１２Ａにおけるｊ－ｊ'断面図の一例である。 半導体装置１００の上面図の一例を示す。 図１３Ａにおけるｋ－ｋ'断面図の一例である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面をおもて面、他方の面を裏面と称する。「上」、「下」、「おもて」、「裏」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板のおもて面と平行な面をＸＹ面とし、Ｘ軸およびＹ軸と右手系をなす方向であって、半導体基板の深さ方向に平行な方向をＺ軸とする。
各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。
本明細書では、ＮまたはＰを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ＮやＰに付す＋および－は、それぞれ、それらの符号が付されていない層や領域よりも高ドーピング濃度および低ドーピング濃度であることを意味する。
図１Ａは、半導体装置１００の上面図の一例を示す。本例の半導体装置１００は、トランジスタ部７０およびダイオード部８０を備える半導体チップである。例えば、半導体装置１００は、複数のトレンチ部を配列した、トレンチゲート型のＲＣ－ＩＧＢＴ（逆導通絶縁ゲート型バイポーラトランジスタ；Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である。本例において、複数のトレンチ部は、Ｘ軸方向に配列され、Ｙ軸方向に延伸する。
トランジスタ部７０は、図１Ｂにおいて後述される、半導体基板１０の裏面側に設けられたコレクタ領域２２を半導体基板１０の上面に投影した領域である。コレクタ領域２２は、第２導電型を有する。本例のコレクタ領域２２は、一例としてＰ＋型である。トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。
ダイオード部８０は、図１Ｂにおいて後述される、半導体基板１０の裏面側に設けられたカソード領域８２を半導体基板１０の上面に投影した領域である。カソード領域８２は、第１導電型を有する。本例のカソード領域８２は、一例としてＮ＋型である。ダイオード部８０は、半導体基板１０の上面においてトランジスタ部７０と隣接して設けられた還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含む。
図１Ａにおいては、半導体装置１００のエッジ側であるチップ端部周辺の領域を示しており、他の領域を省略している。例えば、本例の半導体装置１００におけるＹ軸方向の負側の領域には、エッジ終端構造部が設けられる。エッジ終端構造部は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。なお、本例では、便宜上、Ｙ軸方向の負側のエッジについて説明するものの、半導体装置１００の他のエッジについても同様である。
半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０は、シリコン基板である。
本例の半導体装置１００は、半導体基板１０のおもて面において、ゲートトレンチ部４０と、ダミートレンチ部３０と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５と、ウェル領域１７とを備える。また、本例の半導体装置１００は、半導体基板１０のおもて面の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタ領域１２、ベース領域１４、コンタクト領域１５およびウェル領域１７の上方に設けられている。また、ゲート金属層５０は、ゲートトレンチ部４０およびウェル領域１７の上方に設けられている。
エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。例えば、エミッタ電極５２の少なくとも一部の領域は、アルミニウム、アルミニウム‐シリコン合金、またはアルミニウム‐シリコン－銅合金で形成される。ゲート金属層５０の少なくとも一部の領域は、アルミニウム、アルミニウム‐シリコン合金、またはアルミニウム‐シリコン－銅合金で形成されてよい。エミッタ電極５２およびゲート金属層５０は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。エミッタ電極５２およびゲート金属層５０は、互いに分離して設けられる。
エミッタ電極５２およびゲート金属層５０は、層間絶縁膜３８を挟んで、半導体基板１０の上方に設けられる。層間絶縁膜３８は、図１Ａでは省略されている。層間絶縁膜３８には、コンタクトホール５４、コンタクトホール５５およびコンタクトホール５６が貫通して設けられている。
コンタクトホール５５は、ゲート金属層５０とトランジスタ部７０のゲートトレンチ部４０内のゲート導電部とを接続する。コンタクトホール５５の内部には、タングステン等で形成されたプラグが形成されてもよい。
コンタクトホール５６は、エミッタ電極５２とダミートレンチ部３０内のダミー導電部とを接続する。コンタクトホール５６の内部には、タングステン等で形成されたプラグが形成されてもよい。
接続部２５は、エミッタ電極５２またはゲート金属層５０等のおもて面側電極と、半導体基板１０とを電気的に接続する。一例において、接続部２５は、ゲート金属層５０とゲート導電部との間に設けられる。接続部２５は、エミッタ電極５２とダミー導電部との間にも設けられている。接続部２５は、不純物がドープされたポリシリコン等の、導電性を有する材料である。ここでは、接続部２５は、Ｎ型の不純物がドープされたポリシリコン（Ｎ＋）である。接続部２５は、酸化膜等の絶縁膜等を介して、半導体基板１０のおもて面の上方に設けられる。
ゲートトレンチ部４０は、所定のトレンチ配列方向（本例ではＸ軸方向）に沿って所定の間隔で配列される。一例として、ゲートトレンチ部４０は、１．５μｍのトレンチ間隔で配列されるが、トレンチ間隔は、この間隔に限定されるものではない。本例のゲートトレンチ部４０は、半導体基板１０のおもて面に平行であってトレンチ配列方向と垂直なトレンチ延伸方向（本例ではＹ軸方向）に沿って延伸する２つの延伸部分４１と、２つの延伸部分４１を接続する接続部分４３を有してよい。
接続部分４３は、少なくとも一部が曲線状に形成されることが好ましい。ゲートトレンチ部４０における２つの延伸部分４１の端部を接続することで、延伸部分４１の端部における電界集中を緩和できる。ゲートトレンチ部４０の接続部分４３において、ゲート金属層５０がゲート導電部と接続されてよい。
本例のダミートレンチ部３０は、エミッタ電極５２と電気的に接続されて、エミッタ電位に設定されたトレンチ部である。ダミートレンチ部３０は、ゲートトレンチ部４０と同様に、所定のトレンチ配列方向（本例ではＸ軸方向）に沿って所定の間隔で配列される。一例として、ダミートレンチ部３０は、１．５μｍのトレンチ間隔で配列されるが、トレンチ間隔は、この間隔に限定されるものではない。特に、ダミートレンチ部３０のトレンチ間隔は、ゲートトレンチ部４０のトレンチ間隔と異なるように設けられてもよい。本例のダミートレンチ部３０は、ゲートトレンチ部４０と同様に、半導体基板１０のおもて面においてＵ字形状を有する。即ち、ダミートレンチ部３０は、トレンチ延伸方向に沿って延伸する２つの延伸部分３１と、２つの延伸部分３１を接続する接続部分３３を有してよい。ダミートレンチ部３０は、フローティング電位としてもよい。ダミートレンチ部３０は、ゲートトレンチ部４０に隣接する第１トレンチ部の一例である。
本例のトランジスタ部７０は、接続部分４３を有する２つのゲートトレンチ部４０と、接続部分を有さない２つのダミートレンチ部３０とを繰り返し配列させた構造を有する。即ち、ゲートトレンチ部４０およびダミートレンチ部３０の配列比は、予め定められた所望の配列比に設定されてよい。本例のトランジスタ部７０では、ゲートトレンチ部４０の数と、ダミートレンチ部３０の数との比は１：１である。本例のトランジスタ部７０は、接続部分４３で接続された２本の延伸部分４１の間にダミートレンチ部３０を有する。なお、ゲートトレンチ部４０の数とは、延伸部分４１の数であってよい。ダミートレンチ部３０の数とは、延伸部分３１の数であってよい。
但し、ゲートトレンチ部４０とダミートレンチ部３０の比率は本例に限定されない。ゲートトレンチ部４０とダミートレンチ部３０の比率は、２：３であってもよく、２：４であってもよい。ゲートトレンチ部４０に対して、ダミートレンチ部３０の数を増大することにより、メサ部７１における電界集中を緩和し、半導体装置１００の電圧および電流の耐量を増大できる。また、ゲートトレンチ部４０とダミートレンチ部３０との比率を調整することで、半導体装置１００を駆動するためのゲート容量を調整できる。ゲートトレンチ部４０に対して、ダミートレンチ部３０を増大させると、ゲート容量が増大し、飽和電流が低減する。また、トランジスタ部７０においてダミートレンチ部３０を設けず、全てゲートトレンチ部４０とした所謂フルゲート構造としてもよい。なお、本明細書に開示されたゲートトレンチ部４０とダミートレンチ部３０の比率は、ゲートトレンチ部４０とダミートレンチとの比率として読み替えられてもよい。ダミートレンチは、ダミートレンチ部３０または後述するダミーゲートトレンチ部１３０のように、側壁にチャネルが形成されないトレンチを含む。
ウェル領域１７は、後述するドリフト領域１８よりも半導体基板１０のおもて面側に設けられた第２導電型の領域である。ウェル領域１７は、半導体装置１００のエッジ側に設けられるウェル領域の一例である。ウェル領域１７は、一例としてＰ＋型である。ウェル領域１７は、ゲート金属層５０が設けられる側の活性領域の端部から、予め定められた範囲で形成される。ウェル領域１７の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート金属層５０側の一部の領域は、ウェル領域１７に形成される。ゲートトレンチ部４０およびダミートレンチ部３０のトレンチ延伸方向の端の底は、ウェル領域１７に覆われてよい。
コンタクトホール５４は、トランジスタ部７０において、エミッタ領域１２およびコンタクト領域１５の各領域の上方に形成される。コンタクトホール５４内には、エミッタ領域１２とコンタクト領域１５とが露出している。コンタクトホール５４は、Ｙ軸方向両端に設けられたウェル領域１７の上方には設けられていない。このように、層間絶縁膜には、１又は複数のコンタクトホール５４が形成されている。１又は複数のコンタクトホール５４は、トレンチ延伸方向に延伸して設けられてよい。
メサ部７１およびメサ部８１は、半導体基板１０のおもて面と平行な面内において、トレンチ部に隣接して設けられたメサ部である。メサ部とは、隣り合う２つのトレンチ部に挟まれた半導体基板１０の部分であって、半導体基板１０のおもて面から、各トレンチ部において最も深い底部の深さまでの部分であってよい。各トレンチ部の延伸部分を１つのトレンチ部としてよい。即ち、２つの延伸部分に挟まれる領域をメサ部としてよい。
メサ部７１は、トランジスタ部７０において、ダミートレンチ部３０またはゲートトレンチ部４０の少なくとも１つに隣接して設けられる。メサ部７１は、半導体基板１０のおもて面において、ウェル領域１７と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５とを有する。
一方、メサ部８１は、ダイオード部８０において、ダミートレンチ部３０に隣接して設けられる。メサ部８１におけるトレンチ部は、コンタクトホール５６を通じて、エミッタ電極５２に電気的に接続され、エミッタ電位に設定されてよい。すなわち、ダイオード部８０に設けられるトレンチ部は、ダミートレンチ部３０であってよい。
メサ部８１は、半導体基板１０のおもて面において、ウェル領域１７と、ベース領域１４とを有する。なお、メサ部８１の上面にもエミッタ電極５２が配置される。すなわち、エミッタ電極５２の金属層は、ダイオード部８０におけるアノード電極として機能してよい。
ベース領域１４は、トランジスタ部７０において、半導体基板１０のおもて面側に設けられた第２導電型の領域である。ベース領域１４は、一例としてＰ－型である。ベース領域１４は、半導体基板１０のおもて面２１において、メサ部７１のＹ軸方向における両端部に設けられてよい。なお、図１Ａは、当該ベース領域１４のＹ軸方向の一方の端部のみを示している。
エミッタ領域１２は、図１Ｂにおいて後述するドリフト領域１８よりもドーピング濃度の高い第１導電型の領域である。本例のエミッタ領域１２は、一例としてＮ＋型である。例えば、エミッタ領域１２のドーパントは、リン（Ｐ）またはヒ素（Ａｓ）等である。エミッタ領域１２は、メサ部７１のおもて面において、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、メサ部７１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に延伸して設けられてよい。エミッタ領域１２は、コンタクトホール５４の下方にも設けられている。
エミッタ領域１２は、ダミートレンチ部３０まで延伸して、ダミートレンチ部３０と接してよい。ただし、エミッタ領域１２は、ダミートレンチ部３０に到達せずに終端し、ダミートレンチ部３０に接しなくてもよい。本例のエミッタ領域１２は、ダミートレンチ部３０と接していない。
コンタクト領域１５は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のコンタクト領域１５は、一例としてＰ＋型である。コンタクト領域１５のドーパントの一例は、ボロン（Ｂ）である。本例のコンタクト領域１５は、メサ部７１のおもて面２１に設けられている。コンタクト領域１５は、メサ部７１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に設けられてよい。ただし、コンタクト領域１５は、エミッタ領域１２がゲートトレンチ部４０に接する部分において、エミッタ領域１２の下方でゲートトレンチ部４０から離間されてよい。
コンタクト領域１５は、ゲートトレンチ部４０と接してもよいし、接しなくてもよい。また、コンタクト領域１５は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。本例においては、コンタクト領域１５が、ダミートレンチ部３０およびゲートトレンチ部４０と接する。コンタクト領域１５は、コンタクトホール５４の下方にも設けられている。なお、コンタクト領域１５は、メサ部８１にも設けられてよい。
図１Ｂは、図１Ａにおけるａ－ａ'断面図の一例である。ａ－ａ'断面は、トランジスタ部７０からダイオード部８０にわたり、トランジスタ部７０において、エミッタ領域１２を通過するＸＺ面である。本例の半導体装置１００は、ａ－ａ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０および層間絶縁膜３８の上方に形成される。
ドリフト領域１８は、半導体基板１０に設けられた第１導電型の領域である。本例のドリフト領域１８は、一例としてＮ－型である。ドリフト領域１８は、半導体基板１０において他のドーピング領域が形成されずに残存した領域であってよい。即ち、ドリフト領域１８のドーピング濃度は半導体基板１０のドーピング濃度であってよい。
バッファ領域２０は、ドリフト領域１８の下方に設けられた第１導電型の領域である。本例のバッファ領域２０は、一例としてＮ型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、第２導電型のコレクタ領域２２および第１導電型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
コレクタ領域２２は、トランジスタ部７０において、バッファ領域２０の下方に設けられる。コレクタ電極２４は、半導体基板１０の裏面２３に形成される。コレクタ電極２４は、金属等の導電材料で形成される。
ベース領域１４は、メサ部７１およびメサ部８１において、ドリフト領域１８の上方に設けられる第２導電型の領域である。ベース領域１４は、ゲートトレンチ部４０に接して設けられる。ベース領域１４は、ダミートレンチ部３０に接して設けられてよい。
エミッタ領域１２は、メサ部７１において、ベース領域１４とおもて面２１との間に設けられる。エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。
１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、おもて面２１に設けられる。各トレンチ部は、おもて面２１からドリフト領域１８まで設けられる。エミッタ領域１２、ベース領域１４およびコンタクト領域１５のうちの少なくともいずれかが設けられる領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
ゲートトレンチ部４０は、おもて面２１に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に形成される。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。ゲートトレンチ部４０は、おもて面２１において層間絶縁膜３８により覆われる。ゲート導電部４４には、ＩＧＢＴ等のゲート電極の電位が印加される。
ゲート導電部４４は、半導体基板１０の深さ方向において、ゲート絶縁膜４２を挟んでメサ部７１側で隣接するベース領域１４と対向する領域を含む。ゲート導電部４４に予め定められたゲート電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に、電子の反転層によるチャネルが形成される。
ダミートレンチ部３０は、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、おもて面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜３２よりも内側に形成される。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミートレンチ部３０は、おもて面２１において層間絶縁膜３８により覆われる。ダミー導電部３４には、ＩＧＢＴ等のエミッタ電極の電位が印加される。ダミー導電部３４は、フローティング電位としてもよい。
層間絶縁膜３８は、おもて面２１に設けられている。層間絶縁膜３８の上方には、エミッタ電極５２が設けられている。層間絶縁膜３８には、エミッタ電極５２と半導体基板１０とを電気的に接続するための１又は複数のコンタクトホール５４が設けられている。コンタクトホール５５およびコンタクトホール５６も同様に、層間絶縁膜３８を貫通して設けられてよい。
下端１３は、メサ部７１におけるエミッタ領域１２のダミートレンチ部３０側の下端である。エミッタ領域１２がダミートレンチ部３０に到達する場合にあっては、下端１３は、ダミートレンチ部３０に接する。
コンタクト領域１５の少なくとも一部は、メサ部７１において下端１３の下方に設けられる。すなわち、コンタクト領域１５はエミッタ領域１２よりも深く設けられており、かつエミッタ領域１２と一部重なるように設けられる。本例のコンタクト領域１５は、トレンチ配列方向において、ダミートレンチ部３０からエミッタ領域１２の下端１３の下方まで延伸して設けられている。これにより、エミッタ領域１２の下方の正孔がエミッタ領域１２を通じて直接引き抜かれづらくなり、正孔電流をコンタクト領域１５から引き抜かれやすくなる。これにより、エミッタ領域１２からコレクタ領域２２へのＮＰＮＰ型の寄生サイリスタがオンしづらくなり、半導体装置１００のラッチアップを抑制できる。
本例の断面において、コンタクト領域１５は、メサ部７１において、ゲートトレンチ部４０と離間されている。これにより、コンタクト領域１５が、ゲートトレンチ部４０側面の反転層の形成を阻害することなく、半導体装置１００が安定動作する。
本例のコンタクト領域１５は、Ｘ軸方向においてダミートレンチ部３０の両側にまたがって設けられている。本例のコンタクト領域１５の製造プロセスでは、半導体基板１０にレジストを設け、トレンチ部の設けられる領域をまたがるコンタクト領域１５をイオン注入により設置できる。ダミートレンチ部３０は、コンタクト領域１５を設けた後に、半導体基板１０にエッチングを行って設置できる。
近年では、半導体装置１００の微細化等を目的として、メサ部７１の間隔を短くする、所謂プロセスピッチの微細化が行われている。例えば、シリコンの半導体基板１０にイオン注入により拡散領域を設ける場合、ドーパントは一定の範囲に拡散しやすい。本例のコンタクト領域１５の構造により、プロセスピッチが微細化した場合であっても、エミッタ領域１２の下端１３の下方まで延伸し、かつ、ゲートトレンチ部４０と離間されているコンタクト領域１５の製造が容易となる。これにより、電気特性に大きな影響を与えず、ラッチアップ耐性の高い半導体装置１００が提供できる。ただし、コンタクト領域１５は、トレンチ延伸方向に接続されるように設けられればラッチアップ抑制の効果は実現でき、コンタクト領域１５がダミートレンチ部３０に接する形態に限定するものではない。
ダイオード部８０においては、カソード領域８２の上方にバッファ領域２０が積層され、バッファ領域２０の上方にドリフト領域１８が積層される。メサ部８１において、ドリフト領域１８の上方にベース領域１４が積層され、ベース領域１４とドリフト領域１８との間にＰＮ接合が形成される。ベース領域１４は、コンタクトホール５４を介して、エミッタ電極５２に電気的に接続される。
図１Ｃは、図１Ａにおけるｂ－ｂ'断面図の一例である。ｂ－ｂ'断面は、トランジスタ部７０において、エミッタ領域１２を通過しないＸＺ面である。本例において、トランジスタ部７０におけるメサ部７１は、ドリフト領域１８の上方にベース領域１４とコンタクト領域１５とを有する。ダイオード部８０において、メサ部８１は、図１Ｂにおける例と同様の構造を有する。
コンタクト領域１５は、ゲートトレンチ部４０からダミートレンチ部３０へと延伸している。コンタクト領域１５の上方には、コンタクトホール５４が設けられている。コンタクトホール５４を介して、コンタクト領域１５から正孔が引き抜かれる。
エミッタ領域１２の下方に設けられるコンタクト領域１５と、本例の断面におけるコンタクト領域１５が同一のプロセスで設けられる場合、それらのコンタクト領域１５の深さは同一の深さで設けられる。この場合、コンタクト領域１５はエミッタ領域１２よりも深くなる。ただし、コンタクト領域１５は、エミッタ領域１２の下方と他の領域とで、異なる深さで設けられてもよい。
図２は、メサ部７１の拡大した断面図の一例を示す。本例では、トランジスタ部７０において、エミッタ領域１２を通過するＸＺ面を示している。
エミッタ領域１２は、トレンチ配列方向において、ゲートトレンチ部４０から、コンタクトホール５４を越えてダミートレンチ部３０へと延伸する。これにより、エミッタ領域１２からコンタクトホール５４を通じて電流が導通しやすくなり、半導体装置１００の電気特性が良好となる。本例のエミッタ領域１２は、トレンチ配列方向において、ゲートトレンチ部４０からダミートレンチ部３０へと延伸し、ダミートレンチ部３０に到達せずに終端する。但し、エミッタ領域１２は、トレンチ配列方向において、ゲートトレンチ部４０からダミートレンチ部３０まで延伸して設けられてもよい。
コンタクト領域１５は、ダミートレンチ部３０の側壁において、半導体基板１０のおもて面２１に設けられる。コンタクト領域１５は、表面領域９２および下部領域９４を備える。
表面領域９２は、半導体基板１０において、エミッタ領域１２と同一の深さを有する領域である。一例として、表面領域９２の深さは、０．５μｍである。ただし、表面領域９２の深さは、異なる深さで設けられてもよい。エミッタ領域１２がゲートトレンチ部４０からダミートレンチ部３０へと延伸し、ダミートレンチ部３０に到達する場合には、エミッタ領域１２が半導体基板１０のおもて面２１に露出する断面においては、表面領域９２が設けられない。また表面領域９２の不純物濃度は、５Ｅ１９／ｃｍ３以上、２Ｅ２０／ｃｍ３以下の範囲であってよい。
下部領域９４は、半導体基板１０において、エミッタ領域１２より深い領域に設けられる。下部領域９４は、ゲートトレンチ部４０からダミートレンチ部３０へと延伸するエミッタ領域１２のゲートトレンチ部４０側の下端１３を越えて、ゲートトレンチ部４０側へと延伸する。また下部領域９４の不純物濃度は、１Ｅ１９／ｃｍ３以上、１Ｅ２０／ｃｍ３以下の範囲であってよい。
幅Ｗｃは、トレンチ配列方向におけるコンタクト領域１５の幅である。幅Ｗｃは、ダミートレンチ部３０の中央から、エミッタ領域１２のダミートレンチ部３０側の下端まで測定される幅である。すなわち、幅Ｗｃは、ダミートレンチ部３０の中央から測定される、下部領域９４のゲートトレンチ部４０側の最大到達位置に相当する。幅Ｗｃは、１．２μｍ以下であってよく、１．１μｍ以下であってよい。ここで、トレンチ配列方向における表面領域９２の幅は、隣り合うトレンチ間の距離に対して１５％以上、４０％以下の範囲であってよい。トレンチ配列方向における下部領域９４の幅は、隣り合うトレンチ間の距離に対して３０％以上、７０％以下の範囲であってよい。また下部領域９４がエミッタ領域１２と重なる部分のトレンチ配列方向における幅は、隣り合うトレンチ間の距離に対して０％以上、３０％以下の範囲であってよく、さらに好ましくは１０％以上、２０％以下の範囲であってよい。
厚みＤｃは、半導体基板１０の深さ方向におけるコンタクト領域１５の厚みである。厚みＤｃは、エミッタ領域１２の下端１３の深さより厚く、ベース領域１４の深さ未満である。例えば、厚みＤｃは、０．５μｍ以上、２．０μｍ以下である。表面領域９２の厚みは、０．３μｍ以上、０．８μｍ以下の範囲であってよい。また下部領域９４の厚みは、０．３μｍ以上、１．１μｍ以下の範囲であってよい。
幅Ｗｓは、トレンチ配列方向におけるコンタクト領域１５とゲートトレンチ部４０との間の距離である。ゲートトレンチ部４０の端部でチャネルを形成できるように、幅Ｗｓが設けられてよい。すなわち、幅Ｗｓは、コンタクト領域１５とゲートトレンチ部４０との離間距離に相当する。一例において、幅Ｗｓは、０．６μｍ以上である。またトレンチ配列方向における幅Ｗｓは、隣り合うトレンチ間の距離に対して３０％以上、７０％以下の範囲であってよい。
図３は、コンタクトホール５４の未開口部を備える半導体装置１００の上面図の一例を示す。図３は、半導体装置１００の上面の拡大図の一例である。
非接続領域５９は、エミッタ電極５２がおもて面２１においてコンタクト領域１５と電気的に接続されていない領域である。例えば、非接続領域５９は、パーティクルまたは異物等に起因する酸化膜エッチング不良等により、層間絶縁膜３８にコンタクトホール５４が形成されていない未開口領域である。また、非接続領域５９は、レジスト残り等によって、おもて面２１のコンタクト領域１５が形成されなかった領域であってよい。
本例では、非接続領域５９において引き抜かれるはずであった正孔電流は、コンタクト領域１５を流れて他の近隣のコンタクト領域１５上方のコンタクトホール５４を介して引き抜かれる。即ち、正孔電流がエミッタ領域１２の下方のベース領域１４を流れずに、ベース領域１４よりも正孔に対して低抵抗であるコンタクト領域１５を流れるので、ラッチアップを抑制できる。これにより、プロセス欠陥起因のスイッチング破壊が抑制される。従って、プロセス欠陥に強い冗長性のある素子構造を有する半導体装置１００が提供される。
図４Ａは、半導体装置１００の静特性のシミュレーション結果の一例を示す。本例では、コンタクト領域１５の幅Ｗｃに対する静特性の変化を示す。本例では、ダミートレンチ部３０とゲートトレンチ部４０との間におけるメサ部７１の幅が、１．５μｍの場合の例が示される。なお、シミュレーション結果における定性的性質を示すべく、本例の縦軸の数値は、コンタクト領域の幅Ｗｃ＝０に対応する初期値が１に規格化された（Ｎｏｒｍａｌｉｚｅｄ）値にスケーリングされている。各規格化値が有する単位は、各物理量に応じた次元を有する適切な単位であってよい。
幅Ｗｃに対して、半導体装置１００が駆動した場合のコレクタ－エミッタ間の飽和電圧Ｖｃｅの関係と、半導体装置１００が駆動した場合のコレクタ－エミッタ間の飽和電流の関係と、半導体装置１００の閾値電圧Ｖｔｈの関係とが示される。幅Ｗｃが１．２μｍ以下の場合、コンタクト領域１５がベース領域１４のチャネル形成に与える影響は小さい。従って、幅Ｗｃがこの範囲の場合、これら全ての静特性値に対する影響を小さい範囲に維持できる。
図４Ｂは、半導体装置１００のオン特性のシミュレーション結果の一例を示す。本例では、コンタクト領域１５の幅Ｗｃに対するオン特性の変化を示す。なお、本例の縦軸の数値に関しては、規格化された（Ｎｏｒｍａｌｉｚｅｄ）値にスケーリングされている。
Ｗｃに対して、半導体装置１００を駆動する場合のコレクタ－エミッタ間の電圧Ｖｃｅの時間変化の最大値ｄＶ／ｄｔ＿ｍａｘ（Ｎｏｒｍａｌｉｚｅｄ）の関係と、半導体装置１００が駆動する場合のコレクタ－エミッタ間の電流の時間変化の最大値ｄｉ／ｄｔ＿ｍａｘ（Ｎｏｒｍａｌｉｚｅｄ）の関係と、半導体装置１００のオン損失Ｅｏｎ（Ｎｏｒｍａｌｉｚｅｄ）の関係とが示される。幅Ｗｃが１．２μｍ以下の場合、コンタクト領域１５がベース領域１４のチャネル形成に与える影響は小さい。従って、幅Ｗｃがこの範囲の場合、これら全てのオン特性値に対する影響を小さい範囲に維持できる。
図４Ｃは、半導体装置１００のオフ特性のシミュレーション結果の一例を示す。本例では、コンタクト領域１５の幅Ｗｃに対するオフ特性の変化を示す。なお、本例の縦軸の数値に関しては、規格化された（Ｎｏｒｍａｌｉｚｅｄ）値にスケーリングされている。
Ｗｃに対して、半導体装置１００を駆動する場合のコレクタ－エミッタ間の電圧Ｖｃｅの時間変化の最大値ｄＶ／ｄｔ＿ｍａｘ（Ｎｏｒｍａｌｉｚｅｄ）の関係と、半導体装置１００が駆動する場合のコレクタ－エミッタ間の電流の時間変化の最大値ｄｉ／ｄｔ＿ｍａｘ（Ｎｏｒｍａｌｉｚｅｄ）の関係と、半導体装置１００のオフ損失Ｅｏｆｆ（Ｎｏｒｍａｌｉｚｅｄ）の関係とが示される。幅Ｗｃが１．２μｍ以下の場合、コンタクト領域１５がベース領域１４のチャネル形成に与える影響は小さい。従って、幅Ｗｃがこの範囲の場合、これら全てのオフ特性値に対する影響を小さい範囲に維持できる。
図４Ｂおよび図４Ｃのシミュレーション結果に示される通り、本例の半導体装置１００は、コンタクト領域１５の構造により、動的な電気特性にも影響を与えない。従って、図４Ａから図４Ｃのシミュレーション結果に示される通り、本例の半導体装置１００は、静特性および動特性の両方において電気特性に大きな影響を与えない。本例の半導体装置１００は、電気特性に変動を与えずに、ラッチアップ耐量を向上させる。
図５Ａは、半導体装置１００の上面図の一例を示す。本例では、エミッタ領域１２がダミートレンチ部３０に接して設けられている点で図１Ａと相違する。本例では、図１Ａと相違する点について特に説明する。
本例のエミッタ領域１２は、トレンチ配列方向において、ゲートトレンチ部４０からダミートレンチ部３０まで延伸する。エミッタ領域１２およびコンタクト領域１５は、半導体基板１０のおもて面２１において、トレンチ延伸方向に対して、ゲートトレンチ部４０およびダミートレンチ部３０のそれぞれに交互に接して設けられている。
図５Ｂは、図５Ａにおけるｃ－ｃ'断面図の一例である。ｃ－ｃ'断面は、トランジスタ部７０からダイオード部８０にわたり、トランジスタ部７０においてエミッタ領域１２を通過するＸＺ面である。なお、トランジスタ部７０からダイオード部８０にわたり、トランジスタ部７０においてコンタクト領域１５を通過するＸＺ断面は、図１Ｃと同じとなる。
本例では、ｃ－ｃ'断面において、コンタクト領域１５の表面領域９２が設けられない。本例のコンタクト領域１５は、下部領域９４において、図１Ｂの例と同様の構造を有する。すなわち、コンタクト領域１５の少なくとも一部は、メサ部７１において下端１３の下方に設けられる。これにより、エミッタ領域１２の下方の正孔がエミッタ領域１２を通じて直接引き抜かれづらくなり、正孔電流をコンタクト領域１５から引き抜いてラッチアップを抑制できる。
図６Ａは、半導体装置１００の上面図の一例を示す。本例では、ゲートトレンチ部４０の数とダミートレンチ部３０の数との比が１：２である。本例の半導体装置１００は、ダミートレンチ部３０の比率を高めることにより、欠陥に対する耐量を向上させることができる。
本例では、半導体基板１０のおもて面のトランジスタ部７０において、Ｕ型の構造のゲートトレンチ部４０と、二本のＩ型の構造のダミートレンチ部３０が配列される。ただし、ゲートトレンチ部４０およびダミートレンチ部３０の配列比を１：２に保持できる限り、ゲートトレンチ部４０およびダミートレンチ部３０の構造は、これらに限定されない。一例として、ダミートレンチ部３０は、Ｕ型の構造を有し、ダミートレンチ部内の領域がフローティング領域になってもよい。
図６Ｂは、図６Ａにおけるｄ－ｄ'断面図の一例である。ｄ－ｄ'断面は、トランジスタ部７０からダイオード部８０にわたり、トランジスタ部７０において、エミッタ領域１２を通過するＸＺ面である。

本例の半導体装置１００は、ｄ－ｄ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０および層間絶縁膜３８の上方に形成される。また、本例の半導体装置１００は、ドリフト領域１８とベース領域１４との間に蓄積領域１６を有する。
蓄積領域１６は、ベース領域１４とドリフト領域１８との間に設けられる第１導電型の領域である。本例の蓄積領域１６は、一例としてＮ＋型である。蓄積領域１６は、トランジスタ部７０およびダイオード部８０に設けられる。これにより、半導体装置１００は、蓄積領域１６のマスクずれを回避できる。
また、蓄積領域１６は、ゲートトレンチ部４０に接して設けられる。蓄積領域１６は、ダミートレンチ部３０に接してもよいし、接しなくてもよい。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６のイオン注入のドーズ量は、１Ｅ１２ｃｍ－２以上、１Ｅ１３ｃｍ－２以下であってよい。また、蓄積領域１６のイオン注入ドーズ量は、３Ｅ１２ｃｍ－２以上、６Ｅ１２ｃｍ－２以下であってもよい。蓄積領域１６を設けることで、キャリア注入促進効果（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ ｅｆｆｅｃｔ）を高めて、トランジスタ部７０のオン電圧を低減できる。なお、Ｅは１０のべき乗を意味し、例えば１Ｅ１２ｃｍ－２は１×１０１２ｃｍ－２を意味する。
本例でも、コンタクト領域１５がエミッタ領域１２の下方において、隣り合うコンタクト領域１５同士を電気的に接続する。半導体装置１００は、蓄積領域１６の有無と、ゲートトレンチ部４０およびダミートレンチ部３０の配列比とに関わらず、コンタクト領域１５の構造によりラッチアップを抑制できる。
図７Ａは、変形例である半導体装置１００の上面図の一例を示す。本例では、図１Ａと相違する点について特に説明する。本例の半導体装置１００は、ダミートレンチ部３０に替えて、エミッタ領域１２と接しないダミーゲートトレンチ部１３０を備える。ダミーゲートトレンチ部１３０は、ゲートトレンチ部４０に隣接する第１トレンチ部の一例である。
ダミーゲートトレンチ部１３０は、ゲート電位に設定され、エミッタ領域１２と接触しないトレンチ部である。すなわち、ダミーゲートトレンチ部１３０は、ゲート電位に設定されるものの、隣接するメサ部７１においてトランジスタを駆動しないトレンチ部であり、ダミートレンチ部３０とは別のダミートレンチ部の例である。ダミーゲートトレンチ部１３０をゲート電位に設定すべく、ダミーゲートトレンチ部１３０は、ゲート金属層５０の設けられる領域までＹ軸方向に延伸する。ダミーゲートトレンチ部１３０は、コンタクトホール５８を介してゲート金属層５０に接続され、ゲート電位に設定される。
ダミーゲートトレンチ部１３０は、ゲート電位に設定されているものの、エミッタ領域１２と接触していないので、ダミーゲートトレンチ部１３０の側壁においては、第１導電型の反転層によるチャネルが形成されない。ダミーゲートトレンチ部１３０は、キャリアをメサ部７１に引き寄せ易くするので、ダミーゲートトレンチ部１３０とゲート容量等の性質が異なる。従って、ダミーゲートトレンチ部１３０およびダミートレンチ部３０を組み合わせて使用することにより、半導体装置１００における閾値電圧、飽和電流、電界集中およびゲート容量等の調整が実行できる。
半導体基板１０のおもて面において、本例のゲートトレンチ部４０はＵ型の構造を有し、ダミーゲートトレンチ部１３０はＩ型の構造を有している。ただし、ゲートトレンチ部４０およびダミーゲートトレンチ部１３０の構造は所望の配列比が達成できる限り、これらの構造に限定されない。
本例において、ダイオード部８０におけるダミーゲートトレンチ部１３０は、図１Ａの構造と同様である。すなわち、ダミーゲートトレンチ部１３０は、コンタクトホール５６を介してエミッタ電極５２に接続され、エミッタ電位に設定される。
図７Ｂは、図７Ａにおけるｅ－ｅ'断面図の一例である。ｅ－ｅ'断面は、トランジスタ部７０からダイオード部８０にわたり、トランジスタ部７０において、エミッタ領域１２を通過するＸＺ面である。ダミーゲートトレンチ部１３０は、第２ゲート絶縁膜１３２および第２ゲート導電部１３４を有する。
本例では、半導体装置１００の有するダミーゲートトレンチ部１３０がエミッタ電位を有することを除いて、図１Ｂにおける断面図と同様の構成を有する。すなわち、本例でも、コンタクト領域１５がエミッタ領域１２の下方において、隣り合うコンタクト領域１５同士を電気的に接続する。従って、半導体装置１００は、ダミーゲートトレンチ部の有する電位に関わらず、コンタクト領域１５の構造によりラッチアップを抑制できる。
図８Ａは、半導体装置１００の上面図の一例を示す。本例の半導体装置１００は、コンタクトトレンチ部６０を備える。
コンタクトトレンチ部６０は、おもて面２１から半導体基板１０の深さ方向に延伸して設けられる。コンタクトトレンチ部６０は、エミッタ電極５２と半導体基板１０とを電気的に接続する。コンタクトトレンチ部６０は、トレンチ延伸方向に延伸して設けられている。本例のコンタクトトレンチ部６０は、ゲートトレンチ部４０およびダミートレンチ部３０に沿ってストライプ状に配置されている。
コンタクトトレンチ部６０は、トランジスタ部７０において、エミッタ領域１２およびコンタクト領域１５の各領域の上方に形成される。コンタクトトレンチ部６０は、ダイオード部８０において、ベース領域１４の領域の上方に形成される。コンタクトトレンチ部６０は、Ｙ軸方向両端に設けられたウェル領域１７の上方には設けられていない。１又は複数のコンタクトトレンチ部６０は、トレンチ延伸方向に延伸して設けられてよい。
ゲートトレンチ部４０とコンタクトトレンチ部６０との間のメサ部７１において、エミッタ領域１２およびコンタクト領域１５は、トレンチ延伸方向に交互に配置されてよい。トレンチ延伸方向において、エミッタ領域１２の幅は、コンタクト領域１５の幅よりも大きくてよい。トレンチ延伸方向におけるエミッタ領域１２の幅は、０．６μｍ以上、１．６μｍ以下であってよい。エミッタ領域１２とコンタクト領域１５の比率を適切に制御することにより、ラッチアップを抑制しやすくなる。
図８Ｂは、図８Ａにおけるｆ－ｆ'断面図の一例である。本例のコンタクトトレンチ部６０は、エミッタ領域１２よりも浅く形成されている。
コンタクトトレンチ部６０は、おもて面２１よりも半導体基板１０の裏面２３側に延伸して設けられる。本例のコンタクトトレンチ部６０の下端は、エミッタ領域１２の下端よりも浅い。トレンチ配列方向におけるコンタクトトレンチ部６０の両端には、エミッタ領域１２が設けられている。コンタクトトレンチ部６０は、プラグ６２およびバリアメタル層６４を有する。
プラグ６２は、コンタクトトレンチ部６０の内部に設けられる導電性の材料である。プラグ６２は、エミッタ電極５２と同一の材料であっても、異なる材料であってもよい。プラグ６２は、タングステン等の材料を含んでよい。
バリアメタル層６４は、プラグ６２の下方に設けられる。本例のバリアメタル層６４は、プラグ６２とエミッタ領域１２との間に設けられる。バリアメタル層６４は、窒化チタンなどの材料を含んでよい。
エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。本例のエミッタ領域１２は、トレンチ配列方向において、コンタクトトレンチ部６０よりもダミートレンチ部３０側に延伸して設けられる。即ち、下端１３は、トレンチ配列方向において、ダミートレンチ部３０とコンタクトトレンチ部６０との間に設けられる。
コンタクト領域１５の少なくとも一部は、メサ部７１において下端１３の下方に設けられる。本例のコンタクト領域１５は、トレンチ配列方向において、ダミートレンチ部３０からエミッタ領域１２の下端１３の下方まで延伸して設けられている。コンタクト領域１５は、トレンチ配列方向において、ダミートレンチ部３０からコンタクトトレンチ部６０を超えて延伸してもよいし、コンタクトトレンチ部６０を超えなくてもよい。本例のコンタクト領域１５は、トレンチ配列方向において、ダミートレンチ部３０とコンタクトトレンチ部６０との間に設けられる。
トレンチボトム領域１９は、ダミートレンチ部３０およびゲートトレンチ部４０の下方に設けられた第２導電型の領域である。本例のトレンチボトム領域１９は、ダミートレンチ部３０およびゲートトレンチ部４０の下端を覆っている。トレンチボトム領域１９のドーピング濃度は、ベース領域１４よりも小さくてよい。トレンチボトム領域１９は、ドリフト領域１８ａとドリフト領域１８ｂとの間に設けられる。トレンチボトム領域１９を設けることにより、アバランシェ耐量が向上する。なお、半導体装置１００がトレンチボトム領域１９を備える実施形態を説明する場合があるが、トレンチボトム領域１９は省略されてもよい。
ドリフト領域１８ａは、メサ部７１およびメサ部８１において、ベース領域１４とトレンチボトム領域１９との間に設けられる。ドリフト領域１８ｂは、トレンチボトム領域１９の下方に設けられる。ドリフト領域１８ａおよびドリフト領域１８ｂのドーピング濃度は、同一であってよい。
図９Ａは、半導体装置１００の上面図の一例を示す。本例の半導体装置１００は、おもて面２１におけるエミッタ領域１２とコンタクト領域１５の配置が、図８Ａの実施形態と相違する。本例では、図８Ａの実施形態と相違する点について特に説明する。本例では、コンタクトトレンチ部６０の片側にエミッタ領域１２が設けられている点で図８Ａの実施形態と相違する。
エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、トレンチ配列方向において、ゲートトレンチ部４０からコンタクトトレンチ部６０の側壁まで延伸して設けられる。エミッタ領域１２は、ダミートレンチ部３０とコンタクトトレンチ部６０との間に設けられなくてもよい。
図９Ｂは、図９Ａにおけるｇ－ｇ'断面図の一例である。本例のコンタクトトレンチ部６０は、図８Ｂの実施形態よりも深く形成されている。
コンタクトトレンチ部６０は、エミッタ領域１２よりも半導体基板１０の裏面２３側に延伸して設けられる。即ち、本例のコンタクトトレンチ部６０の下端は、エミッタ領域１２の下端よりも深い。本例のコンタクトトレンチ部６０の下端は、コンタクト領域１５の下端よりも浅い。
エミッタ領域１２は、トレンチ配列方向において、ゲートトレンチ部４０からコンタクトトレンチ部６０の側壁まで延伸して設けられる。よって、下端１３は、トレンチ配列方向において、ゲートトレンチ部４０とコンタクトトレンチ部６０との間であって、コンタクトトレンチ部６０の側壁に位置する。
図１０Ａは、半導体装置１００の上面図の一例を示す。本例の半導体装置１００は、ダイオード部８０を備えていない点で図８Ａの実施形態と相違する。
図１０Ｂは、図１０Ａにおけるｈ－ｈ'断面図の一例である。本例のコンタクトトレンチ部６０は、図８Ｂの実施形態よりも深く形成されている。
コンタクトトレンチ部６０は、エミッタ領域１２よりも半導体基板１０の裏面２３側に延伸して設けられる。本例のコンタクトトレンチ部６０の下端は、エミッタ領域１２の下端よりも深く、コンタクト領域１５の下端よりも浅い。トレンチ配列方向におけるコンタクトトレンチ部６０の両端には、エミッタ領域１２が設けられている。
エミッタ領域１２は、トレンチ配列方向において、コンタクトトレンチ部６０よりもダミートレンチ部３０側に延伸して設けられる。即ち、下端１３は、トレンチ配列方向において、ダミートレンチ部３０とコンタクトトレンチ部６０との間に設けられる。
図１０Ｃは、図１０Ａにおけるｈ－ｈ'断面図の他の例である。本例では、コンタクトトレンチ部６０の深さが図１０Ｂの実施形態と相違する。本例のコンタクトトレンチ部６０は、エミッタ領域１２よりも浅く形成されている。即ち、本例のコンタクトトレンチ部６０の下端は、エミッタ領域１２の下端よりも浅い。
以上の通り、コンタクトトレンチ部６０の深さは、実施形態に限定されず、適宜変更されてよい。また、エミッタ領域１２は、トレンチ配列方向におけるコンタクトトレンチ部６０の両端に設けられてもよいし、片側に設けられてもよい。また、各実施形態において、半導体装置１００は、トレンチボトム領域１９を備えてもよいし、備えなくともよい。
図１１Ａは、半導体装置１００の上面図の一例を示す。本例の半導体装置１００は、ゲートトレンチ部４０と隣接して設けられたダミートレンチ部３０とともに、ゲートトレンチ部４０と隣接して設けられたダミーゲートトレンチ部１３０を備える。
ダミーゲートトレンチ部１３０は、ゲート電位に設定され、エミッタ領域１２と接触しないトレンチ部である。本例のダミーゲートトレンチ部１３０は、接続部分４３によって延伸部分４１と連結されている。
エミッタ領域１２は、ゲートトレンチ部４０とダミーゲートトレンチ部１３０との間のメサ部７１において、ゲートトレンチ部４０と接し、ダミーゲートトレンチ部１３０と離間して設けられている。
また、エミッタ領域１２は、ゲートトレンチ部４０とダミートレンチ部３０との間のメサ部７１において、ゲートトレンチ部４０と接し、ダミートレンチ部３０と離間して設けられている。
図１１Ｂは、図１１Ａにおけるｉ－ｉ'断面図の一例である。本例の半導体装置１００は、エミッタ領域１２よりも浅いコンタクトトレンチ部６０と、トレンチ配列方向においてコンタクトトレンチ部６０の両端に設けられたエミッタ領域１２とを備えるが、これに限定されない。ダミーゲートトレンチ部１３０はダミートレンチ部３０と同じくダミートレンチである。このため、ダミーゲートトレンチ部１３０の一部を、エミッタ電位のダミートレンチ部３０に置き換えてもよい。これによりゲート容量を調節できるので、最適なスイッチング速度を実現できる。
コンタクト領域１５は、ゲートトレンチ部４０とダミーゲートトレンチ部１３０との間のメサ部７１において、エミッタ領域１２のダミーゲートトレンチ部１３０側の下端１３の下方に設けられている。また、コンタクト領域１５は、ゲートトレンチ部４０とダミートレンチ部３０との間のメサ部７１において、エミッタ領域１２のダミートレンチ部３０側の下端１３の下方に設けられている。
図１２Ａは、半導体装置１００の上面図の一例を示す。本例の半導体装置１００は、ゲートトレンチ部４０に隣接する第１トレンチ部がゲートトレンチ部４０の場合であり、千鳥構造を備える点で図１１Ａの実施形態と相違する。半導体装置１００は、隣接して設けられた複数のゲートトレンチ部４０を有する。隣接して設けられた複数のゲートトレンチ部４０は、接続部分４３で互いに接続されてよい。
隣接して設けられた複数のゲートトレンチ部４０は、トレンチ延伸方向における異なる位置で、エミッタ領域１２と接触している。即ち、半導体装置１００は、千鳥構造を有し、互い違いに配列されたエミッタ領域１２を備える。この場合、隣り合うゲートトレンチ部４０の各々が、ゲートトレンチ部となる部分と第１トレンチ部となる部分とを共に有する。つまり、隣り合うゲートトレンチ部４０の間のメサ部において、片方のゲートトレンチ部４０と接し、他方のゲートトレンチ部４０と離間したエミッタ領域１２（第１エミッタ領域）と、片方のゲートトレンチ部４０と離間し、他方のゲートトレンチ部４０と接するエミッタ領域１２（第２エミッタ領域）と、を有する。そしてコンタクト領域１５は、第１エミッタ領域の他方のゲートトレンチ部４０側の下端１３の下方と、第２エミッタ領域の片方のゲートトレンチ部４０側の下端１３の下方と、を含む領域に設けられる。またゲートトレンチ部４０のトレンチ延伸方向において、第１エミッタ領域と第２エミッタ領域とは、コンタクト領域１５を挟んで交互に設けられる。
図１２Ｂは、図１２Ａにおけるｊ－ｊ'断面図の一例である。本例の半導体装置１００は、エミッタ領域１２よりも浅いコンタクトトレンチ部６０と、トレンチ配列方向においてコンタクトトレンチ部６０の両端に設けられたエミッタ領域１２とを備えるが、これに限定されない。即ち、半導体装置１００は、エミッタ領域１２よりも深いコンタクトトレンチ部６０を備えてもよいし、コンタクトトレンチ部６０の片側に設けられたエミッタ領域１２を備えてもよい。半導体装置１００は、トレンチボトム領域１９を備えていてもよいし、備えていなくてもよい。
図１３Ａは、半導体装置１００の上面図の一例を示す。本例の半導体装置１００においては、ダミートレンチ部３０が設けられず、ゲートトレンチ部４０のみが設けられている点で図１２Ａの実施形態と相違する。本例の半導体装置１００は、図１２Ａの実施形態と同様に、エミッタ領域１２が互い違いに配列された千鳥構造を有する。本例の半導体装置１００は、図１２Ａの実施形態よりも、おもて面２１におけるエミッタ領域１２の比率が大きい。本例の半導体装置１００は、おもて面２１におけるエミッタ領域１２の比率を大きくした場合であっても、エミッタ領域１２の一部がゲートトレンチ部４０と離間されているため、半導体装置１００のラッチアップを抑制できる。
図１３Ｂは、図１３Ａにおけるｋ－ｋ'断面図の一例である。本例の半導体装置１００は、エミッタ領域１２よりも浅いコンタクトトレンチ部６０と、トレンチ配列方向においてコンタクトトレンチ部６０の両端に設けられたエミッタ領域１２とを備えるが、これに限定されない。本例のエミッタ領域１２は、トレンチ配列方向において、ゲートトレンチ部４０を挟んで両端に設けられる。この場合、ゲートトレンチ部４０を挟んで隣接するエミッタ領域１２をまとめてパターニングすることにより、メサ幅が小さくなった場合においてもプロセスの信頼性を維持することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。例えば、本例ではＲＣ－ＩＧＢＴを例にとり説明したが、ＩＧＢＴやＭＯＳＦＥＴにも適用可能である。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１２・・・エミッタ領域、１３・・・下端、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１７・・・ウェル領域、１８・・・ドリフト領域、１９・・・トレンチボトム領域、２０・・・バッファ領域、２１・・・おもて面、２２・・・コレクタ領域、２３・・・裏面、２４・・・コレクタ電極、２５・・・接続部、３０・・・ダミートレンチ部、３１・・・延伸部分、３２・・・ダミー絶縁膜、３３・・・接続部分、３４・・・ダミー導電部、３８・・・層間絶縁膜、４０・・・ゲートトレンチ部、４１・・・延伸部分、４２・・・ゲート絶縁膜、４３・・・接続部分、４４・・・ゲート導電部、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、５５・・・コンタクトホール、５６・・・コンタクトホール、５８・・・コンタクトホール、５９・・・非接続領域、６０・・・コンタクトトレンチ部、６２・・・プラグ、６４・・・バリアメタル層、７０・・・トランジスタ部、７１・・・メサ部、８０・・・ダイオード部、８１・・・メサ部、８２・・・カソード領域、９２・・・表面領域、９４・・・下部領域、１００・・・半導体装置、１３０・・・ダミーゲートトレンチ部、１３２・・・第２ゲート絶縁膜、１３４・・・第２ゲート導電部

Claims (16)

  1. 第１トレンチ部と、第２トレンチ部と、を備える半導体装置であって、
    半導体基板に設けられた第１導電型のドリフト領域と、
    前記ドリフト領域の上方に設けられた第２導電型のベース領域と、
    前記半導体基板のおもて面側に設けられ、導電性材料または金属材料で構成されるおもて面側電極と、
    前記おもて面側電極および前記第２トレンチ部と接する、前記ドリフト領域よりもドーピング濃度の高い第１導電型の第１高濃度領域と、
    前記おもて面側電極および前記第１トレンチ部と接する、前記ベース領域よりもドーピング濃度の高い第２導電型の第２高濃度領域と、
    前記第１トレンチ部と前記第２トレンチ部との間に設けられたメサ部と、
    を備え、
    前記第２高濃度領域は、トレンチ配列方向と平行な断面において、前記第１高濃度領域の前記第１トレンチ部側の下端の下方から前記第２トレンチ部側に向かって延伸した延伸部を有し、
    前記第１トレンチ部は、ダミートレンチ部、ダミーゲートトレンチ部、およびゲートトレンチ部のいずれかを含み、前記第２トレンチ部はゲートトレンチ部である
    半導体装置。
  2. 前記第２高濃度領域は、前記第１高濃度領域と同一の深さを有する表面領域と、前記第１高濃度領域よりも深い下部領域とを含み、
    前記下部領域が、前記延伸部を有する
    請求項１に記載の半導体装置。
  3. 前記トレンチ配列方向と平行な前記断面において、前記第１高濃度領域と前記下部領域とが重なる部分の前記トレンチ配列方向の幅が、前記第１トレンチ部および前記第２トレンチ部の間の幅に対して、０％より大きく、３０％以下の範囲である
    請求項２に記載の半導体装置。
  4. 前記トレンチ配列方向と平行な前記断面において、前記第１高濃度領域と前記下部領域とが重なる部分の前記トレンチ配列方向の幅が、前記第１トレンチ部および前記第２トレンチ部の間の幅に対して、１０％以上、２０％以下の範囲である
    請求項２に記載の半導体装置。
  5. 前記表面領域は、５Ｅ１９／ｃｍ３以上、２Ｅ２０／ｃｍ３以下の不純物濃度を有する
    請求項２から４のいずれか１項に記載の半導体装置。
  6. 前記下部領域は、１Ｅ１９／ｃｍ３以上、１Ｅ２０／ｃｍ３以下の不純物濃度を有する
    請求項２から５のいずれか１項に記載の半導体装置。
  7. 前記延伸部は、前記第２トレンチ部と離間している
    請求項１から６のいずれか１項に記載の半導体装置。
  8. 第１トレンチ部と、第２トレンチ部と、を備える半導体装置であって、
    半導体基板に設けられた第１導電型のドリフト領域と、
    前記ドリフト領域の上方に設けられた第２導電型のベース領域と、
    前記半導体基板のおもて面側に設けられ導電性材料または金属材料で構成されるおもて面側電極と、
    前記おもて面側電極並びに前記第１トレンチ部および前記第２トレンチ部と接する、前記ドリフト領域よりもドーピング濃度の高い第１導電型の第１高濃度領域と、
    前記おもて面側電極および前記第１トレンチ部と接する、前記ベース領域よりもドーピング濃度の高い第２導電型の第２高濃度領域と、
    前記第１トレンチ部と前記第２トレンチ部との間に設けられたメサ部と、
    を備え、
    前記第２高濃度領域は、前記第１高濃度領域と同一の深さを有する表面領域と、前記第１高濃度領域よりも深い下部領域とを含み、
    前記下部領域は、前記第１高濃度領域の下方に設けられ、
    前記第１トレンチ部は、ダミートレンチ部、ダミーゲートトレンチ部、およびゲートトレンチ部のいずれかを含み、前記第２トレンチ部はゲートトレンチ部である
    半導体装置。
  9. トレンチ延伸方向において、前記第１高濃度領域と前記第２高濃度領域とが半導体基板のおもて面に交互に設けられている
    請求項８に記載の半導体装置。
  10. 前記第２高濃度領域の厚みは、０．５μｍ以上、２．０μｍ以下である
    請求項１から９のいずれか１項に記載の半導体装置。
  11. 前記第１トレンチ部は、第１トレンチ絶縁膜と第１トレンチ導電部を有し、
    前記第１トレンチ導電部は、エミッタ電位もしくはフローティング電位に設定される、
    請求項１から１０のいずれか一項に記載の半導体装置。
  12. 前記第２トレンチ部は、第２トレンチ絶縁膜と第２トレンチ導電部を有し、
    前記第２トレンチ導電部は、ゲート電位に設定される、
    請求項１から１１のいずれか一項に記載の半導体装置。
  13. 前記おもて面側電極は、金属電極、バリアメタル、およびプラグのいずれか１つまたは複数を含んで構成される
    請求項１から１２のいずれか１項に記載の半導体装置。
  14. 前記半導体基板のおもて面から深さ方向に延伸し、前記第１高濃度領域よりも浅い範囲で前記おもて面側電極を前記半導体基板に接続するコンタクトトレンチ部を含む
    請求項１から１３のいずれか１項に記載の半導体装置。
  15. 前記半導体基板は、シリコン基板、炭化シリコン基板、および窒化物半導体基板のいずれかであり、
    当該半導体装置は、ＭＯＳＦＥＴ、ＩＧＢＴ、およびＲＣ－ＩＧＢＴのいずれかである
    請求項１から１４のいずれか１項に記載の半導体装置。
  16. 前記下部領域の、前記第１高濃度領域の下方に設けられている部分は、前記第２トレンチ部と離間している
    請求項８に記載の半導体装置。
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DE112016000071T5 (de) * 2015-02-03 2017-03-23 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zu ihrer Herstellung
JP6604430B2 (ja) * 2016-03-10 2019-11-13 富士電機株式会社 半導体装置
JP6741070B2 (ja) 2016-09-14 2020-08-19 富士電機株式会社 半導体装置およびその製造方法
JP7325931B2 (ja) * 2017-05-16 2023-08-15 富士電機株式会社 半導体装置

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