CN114846622A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN114846622A
CN114846622A CN202180007468.1A CN202180007468A CN114846622A CN 114846622 A CN114846622 A CN 114846622A CN 202180007468 A CN202180007468 A CN 202180007468A CN 114846622 A CN114846622 A CN 114846622A
Authority
CN
China
Prior art keywords
region
semiconductor device
trench
contact
trench portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180007468.1A
Other languages
English (en)
Inventor
三塚要
唐本祐树
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN114846622A publication Critical patent/CN114846622A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/87—Thyristor diodes, e.g. Shockley diodes, break-over diodes

Abstract

本发明提供一种具备栅极沟槽部、以及与栅极沟槽部相邻的虚设沟槽部的半导体装置。半导体装置可以具备：第一导电型的漂移区，其设置在半导体基板；第二导电型的基区，其设置在漂移区的上方；第一导电型的发射区，其设置在基区的上方，并且掺杂浓度比漂移区的掺杂浓度高；以及第二导电型的接触区，其设置在基区的上方，并且掺杂浓度比基区的掺杂浓度高。在栅极沟槽部与虚设沟槽部之间的台面部，接触区可以设置在发射区的靠虚设沟槽部侧的下端的下方。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
在专利文献1中记载了“在半导体装置中提高饱和电流等特性”。
现有技术文献
专利文献
专利文献1：日本特开2018-195798号公报
专利文献2：国际公开第2018/052098号手册
发明内容
技术问题
提供一种提高开关时的闩锁耐量的半导体装置。
技术方案
在本发明的第一方式中，提供具备栅极沟槽部、以及与栅极沟槽部相邻的第一沟槽部的半导体装置。半导体装置可以具备：第一导电型的漂移区，其设置在半导体基板；第二导电型的基区，其设置在漂移区的上方；第一导电型的发射区，其设置在基区的上方，并且掺杂浓度比漂移区的掺杂浓度高；以及第二导电型的接触区，其设置在基区的上方，并且掺杂浓度比基区的掺杂浓度高。在栅极沟槽部与第一沟槽部之间的台面部，接触区可以设置在发射区的下端的下方。
接触区可以与所述第一沟槽部接触。
在台面部，接触区可以与栅极沟槽部分离。
在沟槽排列方向上，接触区可以与栅极沟槽部分离0.6μm以上。
接触区可以在第一沟槽部的侧壁设置于所述半导体基板的正面。
半导体装置可以具备设置于半导体基板的上方的层间绝缘膜。发射区可以经由接触孔而与发射极电连接，该接触孔贯通层间绝缘膜地设置。
发射区可以在沟槽排列方向上从栅极沟槽部越过接触孔而向第一沟槽部侧延伸。
半导体装置可以在漂移区与基区之间具备掺杂浓度比漂移区的掺杂浓度高的第一导电型的蓄积区。
半导体装置可以具备多个栅极沟槽部、以及多个第一沟槽部。多个栅极沟槽部的数量与多个第一沟槽部的数量之比可以为1：1。
半导体装置可以具备多个栅极沟槽部、以及多个第一沟槽部。多个栅极沟槽部的数量与多个第一沟槽部的数量之比可以为1：2。
发射区可以在沟槽排列方向上从栅极沟槽部向第一沟槽部延伸。发射区可以未到达第一沟槽部便终止。
发射区可以在沟槽排列方向上从栅极沟槽部起延伸到第一沟槽部为止。
接触区与发射区可以被设置为，在半导体装置的正面相对于栅极沟槽部的沟槽延伸方向交替地接触。
第一沟槽部可以被设定为发射极电位。
第一沟槽部可以被设定为栅极电位。
第一沟槽部可以是虚设沟槽。发射区可以在台面部，与栅极沟槽部接触，并且与第一沟槽部分离。接触区可以在台面部，设置在发射区的靠第一沟槽部侧的下端的下方。
第一沟槽部可以包括被设定为栅极电位且不与发射区接触的虚设栅极沟槽部。
第一沟槽部可以包括被设定为发射极电位的虚设沟槽部。
发射区可以具有第一发射区，所述第一发射区在台面部与栅极沟槽部接触且与第一沟槽部分离。
接触区可以在台面部设置在第一发射区的靠第一沟槽部侧的下端的下方。
发射区可以还具有第二发射区，所述第二发射区在台面部与第一沟槽部接触且与栅极沟槽部分离。
接触区可以在台面部还设置在第二发射区的靠栅极沟槽部侧的下端的下方。
在栅极沟槽部的沟槽延伸方向上，第一发射区与第二发射区可以交替地设置。
应予说明，上述发明内容并没有列举本发明的全部必要特征。另外，这些特征组的子组合也能够另外成为发明。
附图说明
图1A示出半导体装置100的俯视图。
图1B是图1A中的a-a'截面图的一例。
图1C是图1A中的b-b'截面图的一例。
图2示出台面部71的放大后的截面图的一例。
图3示出具备接触孔54的未开口部的半导体装置100的俯视图的一例。
图4A示出半导体装置100的静态特性的模拟结果的一例。
图4B示出半导体装置100的导通特性的模拟结果的一例。
图4C示出半导体装置100的关断特性的模拟结果的一例。
图5A示出半导体装置100的俯视图的一例。
图5B是图5A中的c-c'截面图的一例。
图6A示出半导体装置100的俯视图的一例。
图6B是图6A中的d-d'截面图的一例。
图7A示出作为变形例的半导体装置100的俯视图的一例。
图7B是图7A中的e-e'截面图的一例。
图8A示出半导体装置100的俯视图的一例。
图8B是图8A中的f-f'截面图的一例。
图9A示出半导体装置100的俯视图的一例。
图9B是图9A中的g-g'截面图的一例。
图10A示出半导体装置100的俯视图的一例。
图10B是图10A中的h-h'截面图的一例。
图10C是图10A中的h-h'截面图的其他例。
图11A示出半导体装置100的俯视图的一例。
图11B是图11A中的i-i'截面图的一例。
图12A示出半导体装置100的俯视图的一例。
图12B是图12A中的j-j'截面图的一例。
图13A示出半导体装置100的俯视图的一例。
图13B是图13A中的k-k'截面图的一例。
符号说明
10···半导体基板、12···发射区、13···下端、14···基区、15···接触区、16···蓄积区、17···阱区、18···漂移区、19···沟槽底区、20···缓冲区、21···正面、22···集电区、23···背面、24···集电极、25···连接部、30···虚设沟槽部、31···延伸部分、32···虚设绝缘膜、33···连接部分、34···虚设导电部、38···层间绝缘膜、40···栅极沟槽部、41···延伸部分、42···栅极绝缘膜、43···连接部分、44···栅极导电部、50···栅极金属层、52···发射极、54···接触孔、55···接触孔、56···接触孔、58···接触孔、59···非连接区、60···接触沟槽部、62···插塞、64···阻挡金属层、70···晶体管部、71···台面部、80···二极管部、81···台面部、82···阴极区、92···表面区、94···下部区、100···半导体装置、130···虚设栅极沟槽部、132···第二栅极绝缘膜、134···第二栅极导电部
具体实施方式
以下，虽然通过发明的实施方式对本发明进行说明，但是以下的实施方式并不限定权利要求所涉及的发明。另外，实施方式中所说明的特征的全部组合未必是发明的技术方案所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。在基板、层或其他部件的两个主表面之中，将一个表面称为正面，将另一个表面称为背面。“上”、“下”、“正”、“背”的方向不限于重力方向或半导体装置实际安装时的向基板等的安装方向。
在本说明书中，有时使用X轴、Y轴以及Z轴的正交坐标轴来说明技术事项。在本说明书中，将与半导体基板的正面平行的面设为XY面，将与X轴和Y轴构成右手系的方向且与半导体基板的深度方向平行的方向设为Z轴。
在各实施例中，示出了将第一导电型设为N型，并将第二导电型设为P型的例子，但是也可以将第一导电型设为P型，并将第二导电型设为N型。在该情况下，各实施例中的基板、层、区域等的导电型为彼此相反的极性。
在本说明书中，前缀有N或P的层或区域分别表示电子或空穴为多数载流子。另外，标记于N或P的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。
图1A示出半导体装置100的俯视图的一例。本例的半导体装置100是具备晶体管部70和二极管部80的半导体芯片。例如，半导体装置100是排列有多个沟槽部的沟槽栅型的RC-IGBT(反向导通绝缘栅型双极晶体管：Reverse Conducting Insulated Gate BipolarTransistor)。在本例中，多个沟槽部沿X轴方向排列，并沿Y轴方向延伸。
晶体管部70是将在图1B中后述的设置于半导体基板10的背面侧的集电区22投影到半导体基板10的上表面而得的区域。集电区22具有第二导电型。作为一例，本例的集电区22是P+型。晶体管部70包括IGBT等晶体管。
二极管部80是将在图1B中后述的设置于半导体基板10的背面侧的阴极区82投影到半导体基板10的上表面而得的区域。阴极区82具有第一导电型。作为一例，本例的阴极区82是N+型。二极管部80包括在半导体基板10的上表面与晶体管部70相邻地设置的续流二极管(FWD：Free Wheel Diode)等二极管。
在图1A中示出作为半导体装置100的边缘侧的芯片端部周边的区域，省略了其他区域。例如，在本例的半导体装置100中的Y轴方向的负侧的区域设置有边缘终端结构部。边缘终端结构部缓解半导体基板10的上表面侧的电场集中。边缘终端结构部例如具有保护环、场板、降低表面电场以及将它们组合而成的结构。应予说明，虽然在本例中，为了方便而对Y轴方向的负侧的边缘进行说明，但是对于半导体装置100的其他边缘也是同样的。
半导体基板10可以是硅基板，也可以是碳化硅基板，还可以是氮化镓等氮化物半导体基板等。本例的半导体基板10是硅基板。
本例的半导体装置100在半导体基板10的正面具备栅极沟槽部40、虚设沟槽部30、发射区12、基区14、接触区15、以及阱区17。另外，本例的半导体装置100具备设置在半导体基板10的正面的上方的发射极52和栅极金属层50。
发射极52设置在沟槽部40、虚设沟槽部30、发射区12、基区14、接触区15以及阱区17的上方。另外，栅极金属层50设置在栅极沟槽部40和阱区17的上方。
发射极52和栅极金属层50由包含金属的材料形成。例如，发射极52的至少一部分区域由铝、铝-硅合金、或铝-硅-铜合金形成。栅极金属层50的至少一部分区域可以由铝、铝-硅合金、或铝-硅-铜合金形成。发射极52和栅极金属层50可以在由铝等形成的区域的下层具有由钛或钛化合物等形成的阻挡金属。发射极52和栅极金属层50彼此分离而设置。
发射极52和栅极金属层50隔着层间绝缘膜38而设置在半导体基板10的上方。层间绝缘膜38在图1A中被省略。在层间绝缘膜38贯通地设置有接触孔54、接触孔55以及接触孔56。
接触孔55将栅极金属层50与晶体管部70的栅极沟槽部40内的栅极导电部连接。在接触孔55的内部也可以形成有由钨等形成的插塞。
接触孔56将发射极52与虚设沟槽部30内的虚设导电部连接。在接触孔56的内部也可以形成有由钨等形成的插塞。
连接部25将发射极52或栅极金属层50等正面侧电极与半导体基板10电连接。在一个例子中，连接部25设置在栅极金属层50与栅极导电部之间。连接部25也设置在发射极52与虚设导电部之间。连接部25是掺杂有杂质的多晶硅等具有导电性的材料。在此，连接部25是掺杂有N型的杂质的多晶硅(N+)。连接部25经由氧化膜等绝缘膜等而设置在半导体基板10的正面的上方。
栅极沟槽部40沿预定的沟槽排列方向(在本例中为X轴方向)以预定的间隔排列。作为一例，栅极沟槽部40以1.5μm的沟槽间隔排列，但是沟槽间隔并不限定于该间隔。本例的栅极沟槽部40可以具有沿着与半导体基板10的正面平行且与沟槽排列方向垂直的沟槽延伸方向(在本例中为Y轴方向)延伸的两个延伸部分41、以及将两个延伸部分41连接的连接部分43。
连接部分43优选至少一部分形成为曲线状。通过将栅极沟槽部40中的两个延伸部分41的端部连接，从而能够缓解延伸部分41的端部处的电场集中。在栅极沟槽部40的连接部分43，栅极金属层50可以与栅极导电部连接。
本例的虚设沟槽部30是与发射极52电连接，并被设定为发射极电位的沟槽部。虚设沟槽部30与栅极沟槽部40同样地沿预定的沟槽排列方向(在本例中为X轴方向)以预定的间隔排列。作为一例，虚设沟槽部30以1.5μm的沟槽间隔排列，但是沟槽间隔并不限于该间隔。特别地，虚设沟槽部30的沟槽间隔可以被设置为与栅极沟槽部40的沟槽间隔不同。本例的虚设沟槽部30与栅极沟槽部40同样地在半导体基板10的正面具有U字形状。即，虚设沟槽部30可以具有沿沟槽延伸方向延伸的两个延伸部分31、以及将两个延伸部分31连接的连接部分33。虚设沟槽部30也可以设为浮置电位。虚设沟槽部30是与栅极沟槽部40相邻的第一沟槽部的一例。
本例的晶体管部70具有使具有连接部分43的两个栅极沟槽部40和不具有连接部分的两个虚设沟槽部30反复排列而得的结构。即，栅极沟槽部40和虚设沟槽部30的排列比可以被设定为预先设定的期望的排列比。在本例的晶体管部70中，栅极沟槽部40的数量与虚设沟槽部30的数量之比为1：1。本例的晶体管部70在由连接部分43连接的两条延伸部分41之间具有虚设沟槽部30。应予说明，栅极沟槽部40的数量可以是延伸部分41的数量。虚设沟槽部30的数量可以是延伸部分31的数量。
其中，栅极沟槽部40与虚设沟槽部30的比率不限于本例。栅极沟槽部40与虚设沟槽部30的比率可以是2：3，也可以是2：4。通过相对于栅极沟槽部40而增大虚设沟槽部30的数量，从而能够缓解台面部71处的电场集中，并能够增大半导体装置100的电压和电流的耐量。另外，通过调整栅极沟槽部40与虚设沟槽部30的比率，从而能够调整用于驱动半导体装置100的栅极电容。若使虚设沟槽部30相对于栅极沟槽部40增大，则栅极电容增大，饱和电流降低。另外，也可以设为在晶体管部70中不设置虚设沟槽部30而全部设为栅极沟槽部40的所谓全栅结构。应予说明，本说明书中公开的栅极沟槽部40与虚设沟槽部30的比率可以改写为栅极沟槽部40与虚设沟槽的比率。虚设沟槽如虚设沟槽部30或后述的虚设栅极沟槽部130那样，包括在侧壁不形成沟道的沟槽。
阱区17是设置在比后述的漂移区18更靠半导体基板10的正面侧的第二导电型的区域。阱区17是设置在半导体装置100的边缘侧的阱区的一例。作为一例，阱区17是P+型。阱区17从有源区的靠设置有栅极金属层50的一侧的端部起形成在预先确定的范围内。阱区17的扩散深度可以比栅极沟槽部40和虚设沟槽部30的深度深。栅极沟槽部40和虚设沟槽部30的靠栅极金属层50侧的一部分区域形成于阱区17。栅极沟槽部40和虚设沟槽部30的沟槽延伸方向上的端的底可以被阱区17覆盖。
在晶体管部70中，接触孔54形成在发射区12和接触区15各区域的上方。在接触孔54内露出有发射区12和接触区15。接触孔54不设置在阱区17的上方，该阱区设置在Y轴方向两端。如此，在层间绝缘膜形成有一个或多个接触孔54。一个或多个接触孔54可以沿沟槽延伸方向延伸而设置。
台面部71和台面部81是在与半导体基板10的正面平行的面内与沟槽部相邻地设置的台面部。台面部是指被相邻的两个沟槽部夹持的半导体基板10的部分，并且可以是从半导体基板10的正面起到各沟槽部中最深的底部的深度为止的部分。可以将各沟槽部的延伸部分设为一个沟槽部。即，可以将被两个延伸部分夹持的区域设为台面部。
在晶体管部70中，台面部71与虚设沟槽部30或栅极沟槽部40中的至少一个相邻而设置。台面部71在半导体基板10的正面具有阱区17、发射区12、基区14以及接触区15。
另一方面，在二极管部80中，台面部81与虚设沟槽部30相邻而设置。台面部81中的沟槽部可以通过接触孔56而与发射极52电连接，并且被设定为发射极电位。即，设置于二极管部80的沟槽部可以是虚设沟槽部30。
台面部81在半导体基板10的正面具有阱区17、以及基区14。应予说明，在台面部81的上表面也配置有发射极52。即，发射极52的金属层可以作为二极管部80中的阳极而起作用。
基区14是在晶体管部70中设置在半导体基板10的正面侧的第二导电型的区域。作为一例，基区14是P-型。基区14在半导体基板10的正面21可以设置在台面部71的Y轴方向上的两端部。应予说明，图1A仅示出该基区14的Y轴方向上的一侧的端部。
发射区12是掺杂浓度比图1B中后述的漂移区18的掺杂浓度高的第一导电型的区域。作为一例，本例的发射区12是N+型。例如，发射区12的掺杂剂是磷(P)或砷(As)等。发射区12在台面部71的正面，与栅极沟槽部40接触的地设置。发射区12可以被设置为，从夹持台面部71的两条沟槽部中的一者起沿X轴方向延伸到另一者为止。发射区12也设置在接触孔54的下方。
发射区12可以延伸到虚设沟槽部30而与虚设沟槽部30接触。其中，发射区12也可以未到达虚设沟槽部30便终止，从而不与虚设沟槽部30接触。本例的发射区12不与虚设沟槽部30接触。
接触区15是掺杂浓度比基区14的掺杂浓度高的第二导电型的区域。作为一例，本例的接触区15是P+型。接触区15的掺杂剂的一例是硼(B)。本例的接触区15设置于台面部71的正面21。接触区15可以从夹持台面部71的两条沟槽部中的一者起沿X轴方向设置到另一者为止。其中，接触区15可以在发射区12与栅极沟槽部40接触的部分，在发射区12的下方与栅极沟槽部40分离。
接触区15可以与栅极沟槽部40接触，也可以不与栅极沟槽部40接触。另外，接触区15可以与虚设沟槽部30接触，也可以不与虚设沟槽部30接触。在本例中，接触区15与虚设沟槽部30和栅极沟槽部40接触。接触区15也设置在接触孔54的下方。应予说明，接触区15也可以设置于台面部81。
图1B是图1A中的a-a'截面图的一例。a-a'截面是从晶体管部70遍及二极管部80，在晶体管部70中通过发射区12的XZ面。本例的半导体装置100在a-a'截面具有半导体基板10、层间绝缘膜38、发射极52以及集电极24。发射极52形成在半导体基板10和层间绝缘膜38的上方。
漂移区18是设置于半导体基板10的第一导电型的区域。作为一例，本例的漂移区18是N-型。漂移区18可以是在半导体基板10中未形成其他掺杂区域而残留的区域。即，漂移区18的掺杂浓度可以是半导体基板10的掺杂浓度。
缓冲区20是设置在漂移区18的下方的第一导电型的区域。作为一例，本例的缓冲区20是N型。缓冲区20的掺杂浓度比漂移区18的掺杂浓度更高。缓冲区20可以作为防止从基区14的下表面侧扩展的耗尽层到达第二导电型的集电区22和第一导电型的阴极区82的场截止层而起作用。
在晶体管部70中，集电区22设置在缓冲区20的下方。集电极24形成在半导体基板10的背面23。集电极24由金属等导电材料形成。
基区14是在台面部71和台面部81中设置于漂移区18的上方的第二导电型的区域。基区14与栅极沟槽部40接触而设置。基区14可以与虚设沟槽部30接触而设置。
在台面部71中，发射区12设置在基区14与正面21之间。发射区12与栅极沟槽部40接触而设置。发射区12可以与虚设沟槽部30接触，也可以不与虚设沟槽部30接触。
一个以上的栅极沟槽部40和一个以上的虚设沟槽部30设置在正面21。各沟槽部从正面21设置到漂移区18为止。在设置有发射区12、基区14以及接触区15中的至少任一者的区域中，各沟槽部也贯通这些区域而到达漂移区18。沟槽部贯通掺杂区域并不限于以形成掺杂区域之后形成沟槽部的顺序进行制造。在形成了沟槽部之后在沟槽部之间形成掺杂区域的情况也包括在沟槽部贯通掺杂区域的情况中。
栅极沟槽部40具有形成在正面21的栅极沟槽、栅极绝缘膜42以及栅极导电部44。栅极绝缘膜42覆盖栅极沟槽的内壁而形成。栅极绝缘膜42可以通过使栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部形成于比栅极绝缘膜42更靠内侧的位置。栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。栅极沟槽部40在正面21被层间绝缘膜38覆盖。向栅极导电部44施加IGBT等栅电极的电位。
栅极导电部44包括在半导体基板10的深度方向上隔着栅极绝缘膜42而与在台面部71侧相邻的基区14对置的区域。若对栅极导电部44施加预先设定的栅极电压，则在基区14中的与栅极沟槽接触的界面的表层形成有因电子的反型层而成的沟道。
虚设沟槽部30可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有形成在正面21侧的虚设沟槽、虚设绝缘膜32以及虚设导电部34。虚设绝缘膜32覆盖虚设沟槽的内壁而形成。虚设导电部34形成在虚设沟槽的内部，并且形成在比虚设绝缘膜32更靠内侧的位置。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设沟槽部30在正面21被层间绝缘膜38覆盖。向虚设导电部34施加IGBT等发射极的电位。虚设导电部34也可以设为浮置电位。
层间绝缘膜38设置在正面21。在层间绝缘膜38的上方设置有发射极52。在层间绝缘膜38设置有用于将发射极52与半导体基板10电连接的一个或多个接触孔54。接触孔55和接触孔56也可以同样地贯通层间绝缘膜38而设置。
下端13是台面部71中的发射区12的靠虚设沟槽部30侧的下端。在发射区12到达虚设沟槽部30的情况下，下端13与虚设沟槽部30接触。
接触区15的至少一部分在台面部71设置于下端13的下方。即，接触区15被设置得比发射区12更深，且被设置为与发射区12一部分重叠。本例的接触区15以在沟槽排列方向上从虚设沟槽部30延伸到发射区12的下端13的下方为止的方式设置。由此，发射区12的下方的空穴难以通过发射区12直接被抽出，容易将空穴电流从接触区15抽出。由此，从发射区12向集电区22的NPNP型的寄生晶闸管变得难以导通，能够抑制半导体装置100的闩锁。
在本例的截面中，接触区15在台面部71与栅极沟槽部40分离。由此，接触区15不会阻碍栅极沟槽部40侧面的反型层的形成，半导体装置100稳定动作。
本例的接触区15以在X轴方向上横跨虚设沟槽部30的两侧的方式设置。在本例的接触区15的制造工艺中，能够在半导体基板10设置抗蚀剂，并且能够通过离子注入来设置接触区15，该接触区15横跨设置沟槽部的区域。虚设沟槽部30能够通过在设置了接触区15后对半导体基板10进行蚀刻而设置。
近年来，以半导体装置100的微细化等为目的，进行缩短台面部71的间隔的所谓工艺间距的微细化。例如，在通过离子注入而在硅的半导体基板10设置扩散区域的情况下，掺杂剂容易在一定的范围内扩散。通过本例的接触区15的结构，即使在工艺间距已微细化的情况下，也容易制造出延伸到发射区12的下端13的下方且与栅极沟槽部40分离的接触区15。由此，不会给电特性带来大的影响，能够提供闩锁耐性高的半导体装置100。其中，接触区15只要以在沟槽延伸方向上连接的方式设置就能够实现抑制闩锁的效果，并不限于接触区15与虚设沟槽部30接触的方式。
在二极管部80中，在阴极区82的上方层积有缓冲区20，在缓冲区20的上方层积有漂移区18。在台面部81中，在漂移区18的上方层积有基区14，在基区14与漂移区18之间形成有PN结。基区14经由接触孔54而与发射极52电连接。
图1C是图1A中的b-b'截面图的一例。b-b'截面是在晶体管部70中不通过发射区12的XZ面。在本例中，晶体管部70中的台面部71在漂移区18的上方具有基区14、以及接触区15。在二极管部80中，台面部81具有与图1B中的例子相同的结构。
接触区15从栅极沟槽部40向虚设沟槽部30延伸。在接触区15的上方设置有接触孔54。经由接触孔54而从接触区15抽出空穴。
在通过相同的工艺设置本例的截面中的接触区15和设置于发射区12的下方的接触区15的情况下，这些接触区15的深度以相同的深度设置。在该情况下，接触区15比发射区12更深。其中，接触区15也可以在发射区12的下方和其他区域以不同的深度来设置。
图2示出台面部71的放大后的截面图的一例。在本例中，示出在晶体管部70中通过发射区12的XZ面。
发射区12在沟槽排列方向上从栅极沟槽部40越过接触孔54而向虚设沟槽部30延伸。由此，电流容易从发射区12通过接触孔54而导通，半导体装置100的电特性变得良好。本例的发射区12在沟槽排列方向上从栅极沟槽部40向虚设沟槽部30延伸，并且未到达虚设沟槽部30便终止。其中，发射区12也可以被设置为，在沟槽排列方向上从栅极沟槽部40起延伸到虚设沟槽部30为止。
接触区15在虚设沟槽部30的侧壁，设置于半导体基板10的正面21。接触区15具备表面区92和下部区94。
表面区92是在半导体基板10中具有与发射区12相同的深度的区域。作为一例，表面区92的深度是0.5μm。其中，表面区92的深度也可以以不同的深度设置。在发射区12从栅极沟槽部40向虚设沟槽部30延伸并到达虚设沟槽部30的情况下，在发射区12在半导体基板10的正面21露出的截面处不设置表面区92。另外，表面区92的杂质浓度可以为5E19/cm3以上且2E20/cm3以下的范围。
下部区94在半导体基板10中设置在比发射区12深的区域。下部区94越过从栅极沟槽部40向虚设沟槽部30延伸的发射区12的靠栅极沟槽部40侧的下端13而向栅极沟槽部40侧延伸。另外，下部区94的杂质浓度可以为1E19/cm3以上且1E20/cm3以下的范围。
宽度Wc是沟槽排列方向上的接触区15的宽度。宽度Wc是从虚设沟槽部30的中央起到发射区12的虚设沟槽部30侧的下端为止测定而得的宽度。即，宽度Wc相当于从虚设沟槽部30的中央开始测定的、下部区94的靠栅极沟槽部40侧的最大到达位置。宽度Wc可以是1.2μm以下，也可以是1.1μm以下。在此，沟槽排列方向上的表面区92的宽度相对于相邻的沟槽间的距离可以是15％以上且40％以下的范围。沟槽排列方向上的下部区94的宽度相对于相邻的沟槽间的距离可以是30％以上且70％以下的范围。另外，下部区94与发射区12重叠的部分的沟槽排列方向上的宽度相对于相邻的沟槽间的距离可以是0％以上且30％以下的范围，更优选可以是10％以上且20％以下的范围。
厚度Dc是半导体基板10的深度方向上的接触区15的厚度。厚度Dc比发射区12的下端13的深度厚，并且小于基区14的深度。例如，厚度Dc是0.5μm以上且2.0μm以下。表面区92的厚度可以是0.3μm以上且0.8μm以下的范围。另外，下部区94的厚度可以是0.3μm以上且1.1μm以下的范围。
宽度Ws是沟槽排列方向上的接触区15与栅极沟槽部40之间的距离。可以以能够在栅极沟槽部40的端部形成沟道的方式来设置宽度Ws。即，宽度Ws相当于接触区15与栅极沟槽部40之间的间隔距离。在一个例子中，宽度Ws是0.6μm以上。另外，沟槽排列方向上的宽度Ws相对于相邻的沟槽间的距离可以是30％以上且70％以下的范围。
图3示出具备接触孔54的未开口部的半导体装置100的俯视图的一例。图3是半导体装置100的上表面的放大图的一例。
非连接区59是发射极52在正面21不与接触区15电连接的区域。例如，非连接区59是因颗粒或异物等引起的氧化膜蚀刻不良等而在层间绝缘膜38没有形成接触孔54的未开口区域。另外，非连接区59可以是因抗蚀剂残留等而没有形成正面21的接触区15的区域。
在本例中，在非连接区59应该被抽出的空穴电流流过接触区15并经由其他相邻的接触区15上方的接触孔54而被抽出。即，由于空穴电流不流过发射区12的下方的基区14，而流过作为相对于空穴而言电阻比基区14更低电阻的接触区15，所以能够抑制闩锁。由此，抑制因工艺缺陷而引起的开关破坏。因此，提供具有对工艺缺陷有强冗余性的元件结构的半导体装置100。
图4A示出半导体装置100的静态特性的模拟结果的一例。在本例中示出静态特性相对于接触区15的宽度Wc的变化。在本例中示出虚设沟槽部30与栅极沟槽部40之间的台面部71的宽度为1.5μm的情况的例子。应予说明，为了示出模拟结果中的定性性质，本例的纵轴的数值被定标(scaling)为与接触区的宽度Wc＝0相对应的初始值被标准化(Normalized)为1的值。各标准化值所具有的单位可以是具有与各物理量相对应的维度的适当的单位。
示出半导体装置100已驱动的情况下的集电极-发射极间的饱和电压Vce相对于宽度Wc的关系、半导体装置100已驱动的情况下的集电极-发射极间的饱和电流相对于宽度Wc的关系、以及半导体装置100的阈值电压Vth相对于宽度Wc的关系。在宽度Wc为1.2μm以下的情况下，接触区15对基区14的沟道形成带来的影响小。因此，在宽度Wc为该范围的情况下，能够将对这些全部的静态特性值的影响维持在较小的范围内。
图4B示出半导体装置100的导通特性的模拟结果的一例。在本例中示出导通特性相对于接触区15的宽度Wc的变化。应予说明，本例的纵轴的数值被定标(scaling)为标准化(Normalized)了的值。
示出驱动半导体装置100的情况下的集电极-发射极间的电压Vce的时间变化的最大值dV/dt_max(Normalized)相对于Wc的关系、半导体装置100驱动的情况下的集电极-发射极间的电流的时间变化的最大值di/dt_max(Normalized)相对于Wc的关系、以及半导体装置100的导通损耗Eon(Normalized)相对于Wc的关系。在宽度Wc为1.2μm以下的情况下，接触区15对基区14的沟道形成带来的影响小。因此，在宽度Wc为该范围的情况下，能够将对这些全部的导通特性值的影响维持在较小的范围内。
图4C示出半导体装置100的关断特性的模拟结果的一例。在本例中示出关断特性相对于接触区15的宽度Wc的变化。应予说明，本例的纵轴的数值被定标为标准化的(Normalized)值。
示出驱动半导体装置100的情况下的集电极-发射极间的电压Vce的时间变化的最大值dV/dt_max(Normalized)相对于Wc的关系、半导体装置100驱动的情况下的集电极-发射极间的电流的时间变化的最大值di/dt_max(Normalized)相对于Wc的关系、以及半导体装置100的导通损耗Eoff(Normalized)相对于Wc的关系。在宽度Wc为1.2μm以下的情况下，接触区15对基区14的沟道形成带来的影响小。因此，在宽度Wc为该范围的情况下，能够将对这些全部的关断特性值的影响维持在较小的范围内。
如图4B和图4C的模拟结果所示，本例的半导体装置100通过接触区15的结构，也不会对动态的电特性带来影响。因此，如图4A至图4C的模拟结果所示，本例的半导体装置100在静态特性和动态特性这两者中都不会对电特性带来较大的影响。本例的半导体装置100在不对电特性带来变动的情况下使闩锁耐量提高。
图5A示出半导体装置100的俯视图的一例。在本例中，与图1A的不同点在于，发射区12与虚设沟槽部30接触而设置。在本例中，对与图1A不同的点进行特别说明。
本例的发射区12在沟槽排列方向上从栅极沟槽部40起延伸到虚设沟槽部30为止。发射区12和接触区15被设置为，在半导体基板10的正面21，相对于沟槽延伸方向而在各栅极沟槽部40和虚设沟槽部30中交替地接触。
图5B是图5A中的c-c'截面图的一例。c-c'截面是从晶体管部70遍及二极管部80，在晶体管部70中通过发射区12的XZ面。应予说明，从晶体管部70遍及二极管部80，在晶体管部70中通过接触区15的XZ截面与图1C相同。
在本例中，在c-c'截面中，不设置接触区15的表面区92。本例的接触区15在下部区94具有与图1B的例子同样的结构。即，接触区15的至少一部分在台面部71中设置于下端13的下方。由此，发射区12的下方的空穴难以通过发射区12而被直接抽出，能够将空穴电流从接触区15抽出而抑制闩锁。
图6A示出半导体装置100的俯视图的一例。在本例中，栅极沟槽部40的数量与虚设沟槽部30的数量之比是1：2。本例的半导体装置100通过提高虚设沟槽部30的比率而能够提高对缺陷的耐量。
在本例中，在半导体基板10的正面的晶体管部70，排列有U型的结构的栅极沟槽部40、以及两条I型的结构的虚设沟槽部30。其中，只要能够将栅极沟槽部40和虚设沟槽部30的排列比保持为1：2，栅极沟槽部40和虚设沟槽部30的结构就不限定于此。作为一例，虚设沟槽部30也可以具有U型的结构，虚设沟槽部内的区域也可以为浮置区。
图6B是图6A中的d-d'截面图的一例。d-d'截面是从晶体管部70遍及二极管部80，在晶体管部70中通过发射区12的XZ面。
本例的半导体装置100在d-d'截面中具有半导体基板10、层间绝缘膜38、发射极52以及集电极24。发射极52形成在半导体基板10和层间绝缘膜38的上方。另外，本例的半导体装置100在漂移区18与基区14之间具有蓄积区16。
蓄积区16是设置在基区14与漂移区18之间的第一导电型的区域。作为一例，本例的蓄积区16为N+型。蓄积区16设置于晶体管部70和二极管部80。由此，半导体装置100能够避免蓄积区16的掩模偏移。
另外，蓄积区16与栅极沟槽部40接触而设置。蓄积区16可以与虚设沟槽部30接触，也可以不与虚设沟槽部30接触。蓄积区16的掺杂浓度比漂移区18的掺杂浓度更高。蓄积区16的离子注入的剂量可以是1E12cm-2以上且1E13cm-2以下。另外，蓄积区16的离子注入剂量可以是3E12cm-2以上且6E12cm-2以下。通过设置蓄积区16，从而能够提高载流子注入促进效果(Injection Enhancement effect)，并能够降低晶体管部70的导通电压。应予说明，E是指10的幂，例如1E12cm-2是指1×1012cm-2。
在本例中，接触区15也在发射区12的下方，将接触区15进行电连接。半导体装置100无论有无蓄积区16并且栅极沟槽部40和虚设沟槽部30的排列比如何，都能够利用接触区15的结构来抑制闩锁。
图7A示出作为变形例的半导体装置100的俯视图的一例。在本例中，特别对与图1A不同的点进行说明。本例的半导体装置100具备不与发射区12接触的虚设栅极沟槽部130来代替虚设沟槽部30。虚设栅极沟槽部130是与栅极沟槽部40相邻的第一沟槽部的一例。
虚设栅极沟槽部130是被设定为栅极电位且不与发射区12接触的沟槽部。即，虚设栅极沟槽部130是虽然被设定为栅极电位但是在相邻的台面部71中不驱动晶体管的沟槽部，是与虚设沟槽部30不同的虚设沟槽部的例子。为了将虚设栅极沟槽部130设定为栅极电位，虚设栅极沟槽部130沿Y轴方向延伸到设置栅极金属层50的区域为止。虚设栅极沟槽部130经由接触孔58而与栅极金属层50连接，并且被设定为栅极电位。
虚设栅极沟槽部130虽然被设定为栅极电位，但是不与发射区12接触，因此在虚设栅极沟槽部130的侧壁不形成因第一导电型的反型层而成的沟道。由于虚设栅极沟槽部130容易使载流子吸引到台面部71，所以虚设栅极沟槽部130与栅极电容等的性质不同。因此，通过将虚设栅极沟槽部130和虚设沟槽部30组合而使用，从而能够执行半导体装置100中的阈值电压、饱和电流、电场集中以及栅极电容等的调整。
在半导体基板10的正面，本例的栅极沟槽部40具有U型的结构，虚设栅极沟槽部130具有I型的结构。其中，栅极沟槽部40和虚设栅极沟槽部130的结构只要能够达到期望的排列比，就不限于这些结构。
在本例中，二极管部80中的虚设栅极沟槽部130与图1A的结构相同。即，虚设栅极沟槽部130经由接触孔56而与发射极52连接，被设定为发射极电位。
图7B是图7A中的e-e'截面图的一例。e-e'截面是从晶体管部70遍及二极管部80，在晶体管部70中通过发射区12的XZ面。虚设栅极沟槽部130具有第二栅极绝缘膜132和第二栅极导电部134。
在本例中，除半导体装置100所具有的虚设栅极沟槽部130具有发射极电位以外，还具有与图1B中的截面图相同的构成。即，在本例中，接触区15也在发射区12的下方，将接触区15进行电连接。因此，半导体装置100无论虚设栅极沟槽部所具有的电位如何，都能够利用接触区15的结构来抑制闩锁。
图8A示出半导体装置100的俯视图的一例。本例的半导体装置100具备接触沟槽部60。
接触沟槽部60从正面21向半导体基板10的深度方向延伸而设置。接触沟槽部60将发射极52与半导体基板10电连接。接触沟槽部60沿沟槽延伸方向延伸而设置。本例的接触沟槽部60沿栅极沟槽部40和虚设沟槽部30而被配置为条纹状。
接触沟槽部60在晶体管部70中形成在发射区12和接触区15这些各区域的上方。接触沟槽部60在二极管部80中形成在基区14的区域的上方。接触沟槽部60不设置在阱区17的上方，该阱区17设置于Y轴方向两端。一个或多个接触沟槽部60可以沿沟槽延伸方向延伸而设置。
在栅极沟槽部40与接触沟槽部60之间的台面部71，发射区12和接触区15可以沿沟槽延伸方向交替地配置。在沟槽延伸方向上，发射区12的宽度可以大于接触区15的宽度。发射区12的沟槽延伸方向上的宽度可以是0.6μm以上且1.6μm以下。通过适当地控制发射区12与接触区15的比率，从而容易抑制闩锁。
图8B是图8A中的f-f'截面图的一例。本例的接触沟槽部60形成得比发射区12更浅。
接触沟槽部60从正面21向半导体基板10的背面23侧延伸而设置。本例的接触沟槽部60的下端比发射区12的下端更浅。在沟槽排列方向上的接触沟槽部60的两端设置有发射区12。接触沟槽部60具有插塞62和阻挡金属层64。
插塞62是设置在接触沟槽部60的内部的导电性的材料。插塞62可以是与发射极52相同的材料，也可以是不同的材料。插塞62可以包括钨等材料。
阻挡金属层64设置在插塞62的下方。本例的阻挡金属层64设置在插塞62与发射区12之间。阻挡金属层64可以包含氮化钛等材料。
发射区12与栅极沟槽部40接触而设置。发射区12可以与虚设沟槽部30接触，也可以不与虚设沟槽部30接触。本例的发射区12以在沟槽排列方向上比接触沟槽部60更向虚设沟槽部30侧延伸的方式设置。即，下端13在沟槽排列方向上设置在虚设沟槽部30与接触沟槽部60之间。
接触区15的至少一部分在台面部71设置于下端13的下方。本例的接触区15以在沟槽排列方向上从虚设沟槽部30起延伸到发射区12的下端13的下方为止的方式设置。接触区15可以在沟槽排列方向上从虚设沟槽部30超过接触沟槽部60而延伸，也可以不超过接触沟槽部60。本例的接触区15在沟槽排列方向上设置在虚设沟槽部30与接触沟槽部60之间。
沟槽底区19是设置于虚设沟槽部30和栅极沟槽部40的下方的第二导电型的区域。本例的沟槽底区19覆盖虚设沟槽部30和栅极沟槽部40的下端。沟槽底区19的掺杂浓度可以比基区14的掺杂浓度小。沟槽底区19设置在漂移区18a与漂移区18b之间。通过设置沟槽底区19而使雪崩耐量提高。应予说明，有时对半导体装置100具备沟槽底区19的实施方式进行说明，但是也可以省略沟槽底区19。
漂移区18a在台面部71和台面部81中设置在基区14与沟槽底部区19之间。漂移区18b设置在沟槽底区19的下方。漂移区18a和漂移区18b的掺杂浓度可以相同。
图9A示出半导体装置100的俯视图的一例。本例的半导体装置100的正面21中的发射区12和接触区15的配置与图8A的实施方式不同。在本例中，特别对与图8A的实施方式不同的点进行说明。在本例中，与图8A的实施方式的不同点在于，在接触沟槽部60的单侧设置有发射区12。
发射区12与栅极沟槽部40接触而设置。发射区12以在沟槽排列方向上从栅极沟槽部40起延伸到接触沟槽部60的侧壁为止的方式设置。发射区12可以不设置在虚设沟槽部30与接触沟槽部60之间。
图9B是图9A中的g-g'截面图的一例。本例的接触沟槽部60形成得比图8B的实施方式的接触沟槽部60更深。
接触沟槽部60以比发射区12更向半导体基板10的背面23侧延伸的方式设置。即，本例的接触沟槽部60的下端比发射区12的下端更深。本例的接触沟槽部60的下端比接触区15的下端更浅。
发射区12以在沟槽排列方向上从栅极沟槽部40起延伸到接触沟槽部60的侧壁为止的方式设置。因此，下端13在沟槽排列方向上位于栅极沟槽部40与接触沟槽部60之间且位于接触沟槽部60的侧壁。
图10A示出半导体装置100的俯视图的一例。本例的半导体装置100与图8A的实施方式的不同点在于，不具备二极管部80。
图10B是图10A中的h-h'截面图的一例。本例的接触沟槽部60形成得比图8B的实施方式的接触沟槽部60更深。
接触沟槽部60以比发射区12更向半导体基板10的背面23侧延伸的方式设置。本例的接触沟槽部60的下端比发射区12的下端更深，且比接触区15的下端更浅。在沟槽排列方向上的接触沟槽部60的两端设置有发射区12。
发射区12在沟槽排列方向上比接触沟槽部60更向虚设沟槽部30侧延伸而设置。即，下端13在沟槽排列方向上设置于虚设沟槽部30与接触沟槽部60之间。
图10C是图10A中的h-h'截面图的其他例。在本例中，接触沟槽部60的深度与图10B的实施方式不同。本例的接触沟槽部60形成得比发射区12更浅。即，本例的接触沟槽部60的下端比发射区12的下端更浅。
如上所述，接触沟槽部60的深度不限于实施方式，可以适当变更。另外，发射区12可以设置于接触沟槽部60的沟槽排列方向上的两端，也可以设置于接触沟槽部60的单侧。另外，在各实施方式中，半导体装置100可以具备沟槽底区19，也可以不具备沟槽底区19。
图11A示出半导体装置100的俯视图的一例。本例的半导体装置100具备与栅极沟槽部40相邻而设置的虚设沟槽部30、以及与栅极沟槽部40相邻而设置的虚设栅极沟槽部130。
虚设栅极沟槽部130是被设定为栅极电位且不与发射区12接触的沟槽部。本例的虚设栅极沟槽部130通过连接部分43而与延伸部分41连结。
发射区12被设置为，在栅极沟槽部40与虚设栅极沟槽部130之间的台面部71，与栅极沟槽部40接触，并且与虚设栅极沟槽部130分离。
另外，发射区12被设置为，在栅极沟槽部40与虚设沟槽部30之间的台面部71，与栅极沟槽部40接触，并且与虚设沟槽部30分离。
图11B是图11A中的i-i'截面图的一例。本例的半导体装置100具备比发射区12更浅的接触沟槽部60、以及在沟槽排列方向上设置于接触沟槽部60的两端的发射区12，但是不限于此。虚设栅极沟槽部130与虚设沟槽部30同样地是虚设沟槽。因此，可以将虚设栅极沟槽部130的一部分置换为发射极电位的虚设沟槽部30。由此，能够调节栅极容量，因此能够实现最适当的开关速度。
接触区15在栅极沟槽部40与虚设栅极沟槽部130之间的台面部71中设置于发射区12的靠虚设栅极沟槽部130侧的下端13的下方。另外，接触区15在栅极沟槽部40与虚设沟槽部30之间的台面部71中设置于发射区12的靠虚设沟槽部30侧的下端13的下方。
图12A示出半导体装置100的俯视图的一例。本例的半导体装置100是与栅极沟槽部40相邻的第一沟槽部为栅极沟槽部40的情况，与图11A的实施方式的不同点在于，具备交错结构。半导体装置100具有相邻设置的多个栅极沟槽部40。相邻设置的多个栅极沟槽部40可以通过连接部分43而彼此连接。
相邻设置的多个栅极沟槽部40在沟槽延伸方向上的不同位置与发射区12接触。即，半导体装置100具有交错结构，并且具备彼此错位地排列的发射区12。在该情况下，相邻的栅极沟槽部40分别同时具有成为栅极沟槽部的部分、以及成为第一沟槽部的部分。即，在相邻的栅极沟槽部40之间的台面部，具有与一个栅极沟槽部40接触且与另一个栅极沟槽部40分离的发射区12(第一发射区)、以及与一个栅极沟槽部40分离且与另一个栅极沟槽部40接触的发射区12(第二发射区)。而且，接触区15设置于包括第一发射区的靠另一个栅极沟槽部40侧的下端13的下方、以及第二发射区的靠一个栅极沟槽部40侧的下端13的下方的区域。另外，在栅极沟槽部40的沟槽延伸方向上，第一发射区和第二发射区隔着接触区15而交替地设置。
图12B是图12A中的j-j'截面图的一例。本例的半导体装置100具备比发射区12更浅的接触沟槽部60、以及在沟槽排列方向上设置于接触沟槽部60的两端的发射区12，但是不限于此。即，半导体装置100可以具备比发射区12更深的接触沟槽部60，也可以具备设置于接触沟槽部60的单侧的发射区12。半导体装置100可以具备沟槽底区19，也可以不具备沟槽底区19。
图13A示出半导体装置100的俯视图的一例。在本例的半导体装置100中，与图12A的实施方式的不同点在于，不设置虚设沟槽部30而仅设置有栅极沟槽部40。与图12A的实施方式同样地，本例的半导体装置100具有发射区12彼此错位地排列的交错结构。与图12A的实施方式相比，本例的半导体装置100的正面21中的发射区12的比率大。对于本例的半导体装置100而言，即使在增大了正面21中的发射区12的比率的情况下，也因为发射区12的一部分与栅极沟槽部40分离，所以能够抑制半导体装置100的闩锁。
图13B是图13A中的k-k'截面图的一例。本例的半导体装置100具备比发射区12更浅的接触沟槽部60、以及在沟槽排列方向上设置于接触沟槽部60的两端的发射区12，但是不限于此。本例的发射区12在沟槽排列方向上隔着栅极沟槽部40而设置于两端。在该情况下，通过将隔着栅极沟槽部40而相邻的发射区12一并图案化，从而即使在台面宽度变小的情况下也能够维持工艺的可靠性。
以上，虽然利用实施方式对本发明进行了说明，但是本发明的技术范围不限于上述实施方式所记载的范围。对本领域技术人员来说，能够对上述实施方式施加多种变更或改良是显而易见的。根据权利要求书的记载可知，施加了这样的变更或改良的方式也能够包括在本发明的技术范围内。例如，虽然在本例中以RC-IGBT为例进行了说明，但是也能够应用于IGBT、MOSFET。
应当注意，权利要求书、说明书及附图中示出的装置、系统、程序及方法中的动作、过程、步骤和阶段等各处理的执行顺序只要未特别明示“早于”、“预先”等，另外，未在后续处理中使用之前的处理结果，则可以以任意顺序来实现。关于权利要求书、说明书及附图中的动作流程，即使为方便起见使用“首先”、“接下来”等进行了说明，也并不意味着必须以该顺序来实施。
权利要求书(按照条约第19条的修改)
1.(修改后)一种半导体装置，其特征在于，具备栅极沟槽部、以及第一沟槽部，
所述半导体装置具备：
第一导电型的漂移区，其设置在半导体基板；
第二导电型的基区，其设置在所述漂移区的上方；
第一导电型的发射区，其设置在所述基区的上方，并且掺杂浓度比所述漂移区的掺杂浓度高；以及
第二导电型的接触区，其设置在所述基区的上方，并且掺杂浓度比所述基区的掺杂浓度高，
在所述栅极沟槽部与所述第一沟槽部之间的台面部，所述接触区在与沟槽排列方向平行的截面中设置在所述发射区的下端的下方，并且，在所述沟槽排列方向上，从所述下端的下方向所述栅极沟槽部延伸，未到达所述栅极沟槽部便终止。
2.根据权利要求1所述的半导体装置，其特征在于，
所述接触区与所述第一沟槽部接触。
3.(修改后)根据权利要求1或2所述的半导体装置，其特征在于，
在所述台面部，所述接触区与所述发射区的下表面接触。
4.(修改后)根据权利要求3所述的半导体装置，其特征在于，
所述接触区在所述沟槽排列方向上与所述栅极沟槽部分离0.6μm以上。
5.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
所述接触区在所述第一沟槽部的侧壁设置于所述半导体基板的正面。
6.根据权利要求1至5中任一项所述的半导体装置，其特征在于，
所述半导体装置具备设置于所述半导体基板的上方的层间绝缘膜，
所述发射区经由接触孔而与发射极电连接，该接触孔贯通所述层间绝缘膜地设置。
7.(修改后)根据权利要求6所述的半导体装置，其特征在于，
所述发射区在所述沟槽排列方向上从所述栅极沟槽部越过所述接触孔而向所述第一沟槽部侧延伸。
8.根据权利要求1至7中任一项所述的半导体装置，其特征在于，
在所述漂移区与所述基区之间具备掺杂浓度比所述漂移区的掺杂浓度高的第一导电型的蓄积区。
9.根据权利要求1至8中任一项所述的半导体装置，其特征在于，
所述半导体装置具备多个所述栅极沟槽部、以及多个所述第一沟槽部，
多个所述栅极沟槽部的数量与多个所述第一沟槽部的数量之比为1：1。
10.(修改后)根据权利要求1至8中任一项所述的半导体装置，其特征在于，
所述半导体装置具备多个所述栅极沟槽部、以及多个所述第一沟槽部，
多个所述栅极沟槽部的数量与多个所述第一沟槽部的数量之比为1：2。
11.(修改后)根据权利要求1至10中任一项所述的半导体装置，其特征在于，
所述发射区在所述沟槽排列方向上从所述栅极沟槽部向所述第一沟槽部延伸，并且未到达所述第一沟槽部便终止。
12.(修改后)根据权利要求1至10中任一项所述的半导体装置，其特征在于，
所述发射区在所述沟槽排列方向上从所述栅极沟槽部起延伸到所述第一沟槽部为止。
13.根据权利要求12所述的半导体装置，其特征在于，
所述接触区与所述发射区被设置为，在所述半导体装置的正面相对于所述栅极沟槽部的沟槽延伸方向交替地接触。
14.(修改后)根据权利要求1至13中任一项所述的半导体装置，其特征在于，
所述第一沟槽部具有第一沟槽绝缘膜、以及第一沟槽导电部，
所述第一沟槽导电部被设定为发射极电位或浮置电位。
15.(修改后)根据权利要求1至11中任一项所述的半导体装置，其特征在于，
所述第一沟槽部具有第一沟槽绝缘膜、以及第一沟槽导电部，
所述第一沟槽导电部被设定为栅极电位。
16.(修改后)根据权利要求1所述的半导体装置，其特征在于，
所述第一沟槽部是虚设沟槽部和/或虚设栅极沟槽部，
所述发射区在所述台面部与所述栅极沟槽部接触。
17.(修改后)根据权利要求16所述的半导体装置，其特征在于，
所述第一沟槽部是虚设栅极沟槽部。
18.(修改后)根据权利要求16所述的半导体装置，其特征在于，
所述第一沟槽部是虚设沟槽部。
19.(修改后)根据权利要求15所述的半导体装置，其特征在于，
所述发射区具有第一发射区和第二发射区，
在所述台面部，所述第一发射区与所述栅极沟槽部接触且与所述第一沟槽部分离，
在所述台面部，所述第二发射区与所述第一沟槽部接触且与所述栅极沟槽部分离。
20.(修改后)根据权利要求19所述的半导体装置，其特征在于，
在所述沟槽排列方向上，所述接触区从所述第二发射区的靠所述栅极沟槽部侧的下端的下方向所述第一沟槽部延伸，未到达所述第一沟槽部便终止。
21.根据权利要求20所述的半导体装置，其特征在于，
在所述栅极沟槽部的沟槽延伸方向上，所述第一发射区与所述第二发射区交替地设置。

Claims (21)

1.一种半导体装置，其特征在于，具备栅极沟槽部、以及与所述栅极沟槽部相邻的第一沟槽部，
所述半导体装置具备：
第一导电型的漂移区，其设置在半导体基板；
第二导电型的基区，其设置在所述漂移区的上方；
第一导电型的发射区，其设置在所述基区的上方，并且掺杂浓度比所述漂移区的掺杂浓度高；以及
第二导电型的接触区，其设置在所述基区的上方，并且掺杂浓度比所述基区的掺杂浓度高，
在所述栅极沟槽部与所述第一沟槽部之间的台面部，所述接触区设置在所述发射区的下端的下方。
2.根据权利要求1所述的半导体装置，其特征在于，
所述接触区与所述第一沟槽部接触。
3.根据权利要求1或2所述的半导体装置，其特征在于，
在所述台面部，所述接触区与所述栅极沟槽部分离。
4.根据权利要求3所述的半导体装置，其特征在于，
所述接触区在沟槽排列方向上与所述栅极沟槽部分离0.6μm以上。
5.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
所述接触区在所述第一沟槽部的侧壁设置于所述半导体基板的正面。
6.根据权利要求1至5中任一项所述的半导体装置，其特征在于，
所述半导体装置具备设置于所述半导体基板的上方的层间绝缘膜，
所述发射区经由接触孔而与发射极电连接，该接触孔贯通所述层间绝缘膜地设置。
7.根据权利要求6所述的半导体装置，其特征在于，
所述发射区在沟槽排列方向上从所述栅极沟槽部越过所述接触孔而向所述第一沟槽部侧延伸。
8.根据权利要求1至7中任一项所述的半导体装置，其特征在于，
在所述漂移区与所述基区之间具备掺杂浓度比所述漂移区的掺杂浓度高的第一导电型的蓄积区。
9.根据权利要求1至8中任一项所述的半导体装置，其特征在于，
所述半导体装置具备多个所述栅极沟槽部、以及多个所述第一沟槽部，
多个所述栅极沟槽部的数量与多个所述第一沟槽部的数量之比为1：1。
10.根据权利要求1至9中任一项所述的半导体装置，其特征在于，
所述半导体装置具备多个所述栅极沟槽部、以及多个所述第一沟槽部，
多个所述栅极沟槽部的数量与多个所述第一沟槽部的数量之比为1：2。
11.根据权利要求1至10中任一项所述的半导体装置，其特征在于，
所述发射区在沟槽排列方向上从所述栅极沟槽部向所述第一沟槽部延伸，并且未到达所述第一沟槽部便终止。
12.根据权利要求1至11中任一项所述的半导体装置，其特征在于，
所述发射区在沟槽排列方向上从所述栅极沟槽部起延伸到所述第一沟槽部为止。
13.根据权利要求12所述的半导体装置，其特征在于，
所述接触区与所述发射区被设置为，在所述半导体装置的正面相对于所述栅极沟槽部的沟槽延伸方向交替地接触。
14.根据权利要求1至13中任一项所述的半导体装置，其特征在于，
所述第一沟槽部被设定为发射极电位。
15.根据权利要求1至11中任一项所述的半导体装置，其特征在于，
所述第一沟槽部被设定为栅极电位。
16.根据权利要求1至15中任一项所述的半导体装置，其特征在于，
所述第一沟槽部是虚设沟槽，
所述发射区在所述台面部与所述栅极沟槽部接触，并且与所述第一沟槽部分离，
所述接触区在所述台面部设置在所述发射区的靠所述第一沟槽部侧的下端的下方。
17.根据权利要求16所述的半导体装置，其特征在于，
所述第一沟槽部包括虚设栅极沟槽部，所述虚设栅极沟槽部被设定为栅极电位且不与所述发射区接触。
18.根据权利要求16所述的半导体装置，其特征在于，
所述第一沟槽部包括虚设沟槽部，所述虚设沟槽部被设定为发射极电位。
19.根据权利要求15所述的半导体装置，其特征在于，
所述发射区具有第一发射区，所述第一发射区在所述台面部与所述栅极沟槽部接触且与所述第一沟槽部分离，
所述接触区在所述台面部设置在所述第一发射区的靠所述第一沟槽部侧的下端的下方。
20.根据权利要求19所述的半导体装置，其特征在于，
所述发射区还具有第二发射区，所述第二发射区在所述台面部与所述第一沟槽部接触且与所述栅极沟槽部分离，
所述接触区在所述台面部还设置在所述第二发射区的靠所述栅极沟槽部侧的下端的下方。
21.根据权利要求20所述的半导体装置，其特征在于，
在所述栅极沟槽部的沟槽延伸方向上，所述第一发射区与所述第二发射区交替地设置。
CN202180007468.1A 2020-07-03 2021-04-01 半导体装置 Pending CN114846622A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020-115759 2020-07-03
JP2020115759 2020-07-03
PCT/JP2021/014138 WO2022004084A1 (ja) 2020-07-03 2021-04-01 半導体装置

Publications (1)

Publication Number Publication Date
CN114846622A true CN114846622A (zh) 2022-08-02

Family

ID=79315725

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180007468.1A Pending CN114846622A (zh) 2020-07-03 2021-04-01 半导体装置

Country Status (5)

Country Link
US (1) US20220328669A1 (zh)
JP (2) JP7327672B2 (zh)
CN (1) CN114846622A (zh)
DE (1) DE112021000202T5 (zh)
WO (1) WO2022004084A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117497574A (zh) * 2023-08-31 2024-02-02 海信家电集团股份有限公司 半导体装置
CN117497574B (zh) * 2023-08-31 2024-05-14 海信家电集团股份有限公司 半导体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11276686B2 (en) * 2019-05-15 2022-03-15 Fuji Electric Co., Ltd. Semiconductor device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012178389A (ja) * 2011-02-25 2012-09-13 Renesas Electronics Corp 半導体装置
JP6406361B2 (ja) * 2015-02-03 2018-10-17 富士電機株式会社 半導体装置及びその製造方法
DE112017000079T5 (de) * 2016-03-10 2018-05-17 Fuji Electric Co., Ltd. Halbleitervorrichtung
WO2018052098A1 (ja) 2016-09-14 2018-03-22 富士電機株式会社 半導体装置およびその製造方法
JP7325931B2 (ja) * 2017-05-16 2023-08-15 富士電機株式会社 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117497574A (zh) * 2023-08-31 2024-02-02 海信家电集团股份有限公司 半导体装置
CN117497574B (zh) * 2023-08-31 2024-05-14 海信家电集团股份有限公司 半导体装置

Also Published As

Publication number Publication date
JPWO2022004084A1 (zh) 2022-01-06
JP2023139265A (ja) 2023-10-03
JP7327672B2 (ja) 2023-08-16
US20220328669A1 (en) 2022-10-13
WO2022004084A1 (ja) 2022-01-06
DE112021000202T5 (de) 2022-08-18

Similar Documents

Publication Publication Date Title
US11094808B2 (en) Semiconductor device
US10741547B2 (en) Semiconductor device
US20200127128A1 (en) A semiconductor device
CN109219888B (zh) 半导体装置
US10916628B2 (en) Semiconductor device
CN110574146A (zh) 半导体装置
CN110692140A (zh) 半导体装置
US20220278094A1 (en) Semiconductor device
CN110546767B (zh) 半导体装置
CN109564943B (zh) 半导体装置
JP2023139265A (ja) 半導体装置
US11264475B2 (en) Semiconductor device having a gate electrode formed in a trench structure
US20220352315A1 (en) Semiconductor device and method for producing same
US10886389B2 (en) Semiconductor device
US10600867B2 (en) Semiconductor device having an emitter region and a contact region inside a mesa portion
US20210217845A1 (en) Semiconductor device
US20240055498A1 (en) Semiconductor device and method for producing same
CN114503280A (zh) 半导体装置及半导体装置的制造方法
WO2023127253A1 (ja) 半導体装置
WO2023127255A1 (ja) 半導体装置
WO2022264697A1 (ja) 半導体装置
US20230246097A1 (en) Semiconductor device and manufacturing method of semiconductor device
KR102100857B1 (ko) 전력 반도체 소자
JP2024013911A (ja) 半導体装置
JP2022120620A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination