WO2020162012A1 - 半導体装置および半導体モジュール - Google Patents

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semiconductor device
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敦 庄司
崇一 吉田
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富士電機株式会社
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    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate

Definitions

  • the present invention relates to a semiconductor device and a semiconductor module.
  • Patent Document 1 JP 2007-329330 A Patent Document 2 JP 2009-38140 A Patent Document 3 JP 2015-177116 A Patent Document 4 JP 2015-26683
  • the semiconductor device be easy to assemble.
  • a semiconductor device including a semiconductor substrate may include an active portion provided on the semiconductor substrate.
  • the semiconductor device may include a first well region and a second well region which are provided on the semiconductor substrate and are arranged so as to sandwich the active portion in a top view.
  • the semiconductor device may include an emitter electrode arranged above the active portion.
  • the semiconductor device may include a pad arranged above the first well region and separated from the emitter electrode.
  • An emitter electrode may be arranged above the second well region.
  • the semiconductor device may include a peripheral well region arranged so as to surround the active portion in a top view.
  • the first well region and the second well region may project more toward the center side of the active portion than the peripheral well region.
  • the semiconductor substrate may have a first edge and a second edge that face each other in a top view.
  • the first well region may be arranged between the active portion and the first edge.
  • the second well region may be arranged between the active portion and the second end side.
  • the semiconductor device may have a transistor part arranged in the active part and a dummy element part arranged so as to be surrounded by the second well region in a top view. Both the transistor portion and the dummy element portion may include a gate trench portion provided on the upper surface of the semiconductor substrate.
  • the transistor part may have a first conductivity type emitter region provided in contact with the gate trench part on the upper surface of the semiconductor substrate.
  • a region of the second conductivity type may be provided in a region in contact with the gate trench portion on the upper surface of the dummy element portion.
  • the area of the dummy element part may be smaller than the area of the transistor part in a top view.
  • the second conductivity type region of the dummy element part may be electrically connected to the emitter electrode.
  • the gate trench portion may have a length in a predetermined trench length direction on the upper surface of the semiconductor substrate.
  • the second conductivity type region in the dummy element portion and the second conductivity type base region are alternately arranged with the base region along the trench longitudinal direction, and the second conductivity type contact region having a higher doping concentration than the base region. May have and.
  • the semiconductor device may include a divided well region that divides the active portion in a top view.
  • the divided well region may have a length in a predetermined well length direction.
  • the divided well region may have a wide portion in which the width in the direction perpendicular to the well longitudinal direction is wider than that of the other portion in a top view.
  • the emitter electrode may be arranged above the wide portion.
  • the emitter electrode may cover the entire wide part.
  • the wide portion may be arranged between the first well region and the second well region in a top view.
  • the divided well region may be provided from the first well region to the second well region in a top view.
  • a gate pad may be provided above the first well region.
  • the semiconductor device may include a gate runner connected to the gate pad.
  • the gate runner may have a portion provided along the edge of the second well region in a top view.
  • the gate runner may have a portion provided along an edge of the wide portion in a top view.
  • the semiconductor device may include a protective layer provided above the emitter electrode.
  • the protective layer is provided on the upper surface of the semiconductor substrate, and includes a first region in which the first well region is provided, a second region in which the second well region is provided, and a third region between the first well region and the second well region. It may be divided into regions.
  • the area of the third region may be larger than that of both the first region and the second region in a top view.
  • the semiconductor device may include a connecting portion that connects to a region of the emitter electrode that is not covered with the protective layer.
  • the connection portion may connect to the third region.
  • the protective layer may include a first beam portion whose first direction is the longitudinal direction and a second beam portion whose second direction, which is different from the first direction, is the longitudinal direction.
  • each of the beam portions may be sandwiched by the emitter electrodes that are not covered with the protective layer in the lateral direction orthogonal to each of the longitudinal directions.
  • the third region of the emitter electrode may be surrounded by a protective layer including at least one first beam portion and at least one second beam portion.
  • a semiconductor device including a semiconductor substrate.
  • the semiconductor device may include an active portion provided on the semiconductor substrate.
  • the semiconductor device may include a transistor section arranged in the active section.
  • the semiconductor device may include a dummy element section.
  • the semiconductor device may include a well region that separates the transistor section and the dummy element section.
  • Both the transistor portion and the dummy element portion may include a gate trench portion provided on the upper surface of the semiconductor substrate.
  • the transistor part may have a first conductivity type emitter region provided in contact with the gate trench part on the upper surface of the semiconductor substrate.
  • a region of the second conductivity type may be provided in a region in contact with the gate trench portion on the upper surface of the dummy element portion.
  • a semiconductor device including a semiconductor substrate may include an active portion provided on the semiconductor substrate.
  • the semiconductor device may include an emitter electrode arranged above the active portion.
  • the semiconductor device may include a divided well region that divides the active portion in a top view.
  • the divided well region may have a length in a predetermined well length direction.
  • the divided well region may have a wide portion in which the width in the direction perpendicular to the well longitudinal direction is wider than that of the other portion in a top view.
  • the emitter electrode may be arranged above the wide portion.
  • a semiconductor module including a first semiconductor device and a second semiconductor device.
  • the first semiconductor device may be the semiconductor device of the first aspect.
  • the second semiconductor device may include a semiconductor substrate.
  • the second semiconductor device may include an active portion provided on the semiconductor substrate.
  • the second semiconductor device may include a first well region and a second well region, which are provided on the semiconductor substrate and are arranged so as to sandwich the active portion in a top view.
  • the second semiconductor device may include an emitter electrode arranged above the active portion.
  • the second semiconductor device may include a first pad disposed above the first well region and separated from the emitter electrode.
  • the second semiconductor device may include a second pad disposed above the second well region and separated from the emitter electrode.
  • a semiconductor device including a semiconductor substrate.
  • the semiconductor device may include an emitter electrode arranged above the semiconductor substrate.
  • the semiconductor device may include a protective layer provided above the emitter electrode.
  • the semiconductor device may include a connection portion that is connected to a region of the emitter electrode that is not covered with the protective layer.
  • the protective layer may divide the upper surface of the emitter electrode into a plurality of regions. Of the plurality of regions of the emitter electrode, the area of the connection region to which the connection portion connects may be the largest.
  • the protective layer may include a first beam portion whose first direction is the longitudinal direction and a second beam portion whose second direction, which is different from the first direction, is the longitudinal direction.
  • each of the beam portions may be sandwiched by the emitter electrodes that are not covered with the protective layer in the lateral direction orthogonal to each of the longitudinal directions.
  • connection region of the emitter electrode may be surrounded by a protective layer including at least one first beam portion and at least one second beam portion.
  • the semiconductor device may include a pad provided above the semiconductor substrate, separately from the emitter electrode.
  • the protective layer may have an electrode separation portion provided between the emitter electrode and the pad in a top view.
  • Each of the width of the first beam portion in the lateral direction and the width of the second beam portion in the lateral direction may be larger than the width of the electrode separation portion.
  • At least one of the first beam portion and the second beam portion may be arranged on the upper surface of the emitter electrode.
  • the semiconductor device may include a diode unit having a cathode region of the first conductivity type that is in contact with the lower surface of the semiconductor substrate.
  • the semiconductor device may include a transistor portion having a second conductivity type collector region in contact with the lower surface of the semiconductor substrate.
  • the diode part may have a lifetime adjustment region for adjusting the lifetime of carriers on the upper surface side of the semiconductor substrate.
  • the first beam portion may be provided at a position that does not overlap the cathode region.
  • the first direction of the transistor part may be the longitudinal direction.
  • the first beam portion may be provided above the transistor portion.
  • the protective layer may be provided at a position that does not overlap the cathode region.
  • a semiconductor device including a semiconductor substrate.
  • the semiconductor device may include an emitter electrode arranged above the semiconductor substrate.
  • the semiconductor device may include a protective layer provided above the emitter electrode.
  • the semiconductor device may include a diode portion having a cathode region of the first conductivity type that is in contact with the lower surface of the semiconductor substrate.
  • the semiconductor device may include a transistor portion having a second conductivity type collector region in contact with the lower surface of the semiconductor substrate.
  • the protective layer may be provided at a position that does not overlap the cathode region.
  • FIG. 3 is a diagram showing an emitter electrode 52 and a pad 50 arranged above the semiconductor substrate 10.
  • 6 is a diagram showing an arrangement example of a transistor section 70, a diode section 80, and a gate runner 48 on the upper surface of the semiconductor device 100.
  • FIG. It is an enlarged view of the area
  • FIG. 3 is a diagram showing an emitter electrode 52 and a pad 50 arranged above the semiconductor substrate 10.
  • 6 is a diagram showing an arrangement example of a transistor section 70, a diode section 80, and a gate runner 48 on the upper surface of the semiconductor device 100.
  • FIG. It is an enlarged view of the area
  • FIG. 6 is a diagram showing an example of an upper surface of a mesa portion 60 of the dummy element portion 110. It is a figure which shows an example of the dd cross section in FIG.
  • FIG. 6 is a top view showing an arrangement example of a protective layer 150.
  • 6 is a side view of the semiconductor substrate 10 mounted on the mounting substrate 200.
  • FIG. It is a top view which shows an example of the semiconductor module 300 which concerns on embodiment of this invention.
  • It is a figure which shows an example of the upper surface of the 1st semiconductor device 100-1.
  • FIG. 6 is a top view showing a mesa portion 60 in the dummy element portion 110 of the first semiconductor device 100-1.
  • FIG. 6 is a diagram showing an arrangement example of a transistor section 70, a diode section 80, and a protective layer 150 on the upper surface of the semiconductor device 100.
  • FIG. 3 is an example of an XZ cross section of the semiconductor device 100. The cross section of the semiconductor device 100 which provided the protective layer 150 in the diode part 80 is shown.
  • FIG. 6 is a top view showing another arrangement example of the protective layer 150.
  • one side in the direction parallel to the depth direction of the semiconductor substrate is referred to as “upper” and the other side is referred to as “lower”.
  • the layer or the other member one surface is referred to as an upper surface and the other surface is referred to as a lower surface.
  • the “up” and “down” directions are not limited to the gravity direction or the direction when the semiconductor device is mounted.
  • Cartesian coordinate axes of X axis, Y axis, and Z axis only identify the relative positions of the components and do not limit the particular directions.
  • the Z-axis does not limit the height direction to the ground.
  • the +Z axis direction and the ⁇ Z axis direction are directions opposite to each other. When the positive and negative signs are not described but the Z axis direction is described, it means a direction parallel to the +Z axis and the ⁇ Z axis. In the present specification, viewing from the +Z axis direction may be referred to as top view.
  • the conductivity type of the doped region doped with impurities is described as P-type or N-type.
  • the conductivity types of the respective doping regions may have opposite polarities.
  • P+ type or N+ type it means that the doping concentration is higher than that of P type or N type, and when described as P ⁇ type or N ⁇ type, it is higher than P type or N type Also means that the doping concentration is low.
  • the doping concentration refers to the concentration of impurities activated as a donor or an acceptor.
  • the concentration difference between the donor and the acceptor may be the concentration of the larger one of the donor and the acceptor.
  • the concentration difference can be measured by a voltage-capacitance measuring method (CV method).
  • the carrier concentration measured by the spread resistance measuring method (SR) may be the concentration of the donor or the acceptor.
  • the peak value may be the concentration of the donor or the acceptor in the region.
  • the average value of the donor or acceptor concentration in the region may be the donor or acceptor concentration.
  • FIG. 1 is a top view showing an example of a semiconductor device 100 according to an embodiment of the present invention.
  • the semiconductor device 100 includes a semiconductor substrate 10.
  • the semiconductor substrate 10 is a substrate formed of a semiconductor material such as silicon or a compound semiconductor.
  • the semiconductor substrate 10 has an edge 102 in a top view.
  • the semiconductor substrate 10 of this example has two sets of edge sides 102 facing each other in a top view.
  • a pair of first end side 102-1 and second end side 102-2 facing each other is shown.
  • the direction parallel to the first edge 102-1 and the second edge 102-2 is the Y-axis direction
  • the direction perpendicular to the first edge 102-1 and the second edge 102-2 is the X axis.
  • the semiconductor substrate 10 is provided with an active part 120.
  • the active portion 120 is a region in which a main current flows in the depth direction between the upper surface and the lower surface of the semiconductor substrate 10 when the semiconductor device 100 is controlled to be in the ON state. Therefore, the region inside the well region indicated by the diagonal lines in FIG. 1 may be the active portion 120.
  • the active section 120 may be provided with a transistor section including a transistor element such as an IGBT (Insulated Gate Bipolar Transistor).
  • the active section 120 may be provided with a diode section including a diode element such as an FWD (free wheeling diode).
  • the active part 120 may be a region provided with at least one of a transistor part and a diode part.
  • the semiconductor substrate 10 is provided with a P-type well region.
  • the well region has a higher doping concentration than a base region described later, is formed in contact with the upper surface of the semiconductor substrate 10, and is formed to a position deeper than the bottom of the base region.
  • the depth is a depth with the upper surface of the semiconductor substrate 10 as a reference position.
  • FIG. 1 shows an arrangement example of well regions on the upper surface of the semiconductor substrate 10. In FIG. 1, the well region is hatched with diagonal lines.
  • the well region is a P-type region with a relatively high concentration, so it is difficult for electron current to flow. For this reason, if the well regions are arranged in a biased manner, the regions in which the electron current is hard to flow are biased.
  • the semiconductor device 100 of the present example arranges well regions in a well-balanced manner in a top view, and arranges regions in which electron currents hardly flow in a well-balanced manner. Thereby, the bias of the electron current can be suppressed, and the withstand capability of the semiconductor device 100 can be improved.
  • the semiconductor device 100 has a first well region 111 and a second well region 112.
  • the first well region 111 and the second well region 112 are arranged so as to sandwich the active portion 120 in a top view.
  • the first well region 111 and the second well region 112 are arranged so as to sandwich the active portion 120 in a predetermined direction (X-axis direction in FIG. 1).
  • the phrase “two well regions sandwich the active portion 120” means that any straight line connecting the two well regions in the top view passes through the active portion 120.
  • the first well region 111 may be arranged near the first end side 102-1. That is, the distance between the first well region 111 and the first edge 102-1 is smaller than the distance between the first well region 111 and the second edge 102-2.
  • the second well region 112 may be arranged near the second edge 102-2. That is, the distance between the second well region 112 and the second edge 102-2 is smaller than the distance between the second well region 112 and the first edge 102-1.
  • the first well region 111 of this example is arranged between the active portion 120 and the first end side 102-1 in the X-axis direction.
  • the active portion 120 is not provided between the first well region 111 and the first end side 102-1. That is, the first well region 111 is arranged between the end of the active portion 120 in the X-axis direction and the first end side 102-1.
  • the second well region 112 of this example is arranged between the active portion 120 and the second end side 102-2 in the X-axis direction.
  • the active portion 120 is not provided between the second well region 112 and the second edge 102-2. That is, the second well region 112 is arranged between the end portion of the active portion 120 in the X-axis direction and the second end side 102-2.
  • the first well region 111 and the second well region 112 may be provided in a range including the central position Yc of the first end side 102-1 and the second end side 102-2 in the Y-axis direction.
  • the first well region 111 may be sandwiched between the active parts 120 in the Y-axis direction.
  • the second well region 112 may be sandwiched between the active parts 120 in the Y-axis direction.
  • the second well region 112 may be provided in a wider area in the Y-axis direction than the first well region 111.
  • the second well region 112 may surround a predetermined region in a top view.
  • the second well region 112 of this example surrounds the dummy element portion 110 provided on the semiconductor substrate 10.
  • the dummy element section 110 will be described later.
  • the semiconductor device 100 may have the peripheral well region 113 arranged so as to surround the active portion 120 in a top view.
  • the peripheral well region 113 may be provided in parallel with each side of the semiconductor substrate 10.
  • the peripheral well region 113 of this example is an annular region that surrounds the active portion 120 in a top view.
  • the peripheral well region 113 may have a constant width in a direction perpendicular to each edge.
  • the first well region 111 and the second well region 112 of the present example project more toward the center Ac side of the active portion 120 than the peripheral well region 113.
  • the center Ac of the active portion 120 is the geometric center of gravity of the active portion 120 in a top view.
  • at least one of the first well region 111 and the second well region 112 may be arranged between the peripheral well region 113 and the edge 102 of the semiconductor substrate 10. In this case, the first well region 111 and the second well region 112 project from the peripheral well region 113 toward the edge 102 side.
  • the semiconductor device 100 may have a divided well region 114 that divides the active portion 120 in a top view.
  • the active region 120 may be divided into two or more regions by the well region including the divided well region 114.
  • the divided well region 114 has a length in a predetermined well length direction.
  • the divided well region 114 extends in the well longitudinal direction and crosses the active portion 120.
  • the well longitudinal direction in FIG. 1 is the X-axis direction.
  • the divided well region 114 may be provided between the first well region 111 and the second well region 112. One end of the split well region 114 in the longitudinal direction may be connected to the first well region 111, and the other end may be connected to the second well region 112.
  • the divided well region 114 may be provided in a region overlapping with the center Ac of the active part 120.
  • the divided well region 114 may have a wide portion 115 whose width in a direction perpendicular to the well longitudinal direction (Y-axis direction in this example) when viewed from above is wider than other portions.
  • the wide portion 115 is also provided between the first well region 111 and the second well region 112.
  • the wide part 115 may be provided in a region overlapping with the center Ac of the active part 120.
  • the wide portion 115 may be arranged in a region including the center of the divided well region 114 in the well longitudinal direction.
  • FIG. 2 is a diagram showing the emitter electrode 52 and the pad 50 arranged above the semiconductor substrate 10.
  • each well region shown in FIG. 1 is indicated by a broken line.
  • the emitter electrode 52 and the pad 50 are shown by solid lines.
  • the emitter electrode 52 and the pad 50 are electrodes containing a metal such as aluminum.
  • An insulating film is provided between the semiconductor substrate 10 and the emitter electrode 52 and the pad 50.
  • the emitter electrode 52 and the pad 50 are connected to the semiconductor substrate 10 via a contact hole provided in the insulating film. In FIG. 2, the insulating film and the contact hole are omitted.
  • the emitter electrode 52 is arranged above the active part 120.
  • the emitter electrode 52 is connected to the active portion 120 via the above-mentioned contact hole.
  • a wire, a lead frame, or the like is connected to the upper surface of the emitter electrode 52, and a predetermined emitter voltage is applied.
  • the pad 50 is, for example, a gate pad.
  • the emitter electrode 52 and the pad 50 are provided separately from each other in a top view.
  • a wire or the like is connected to the upper surface of the pad 50, and a predetermined gate voltage is applied.
  • the gate voltage applied to the pad 50 is supplied to the transistor section of the active section 120 by a gate runner described later.
  • the pad 50 is arranged above the first well region 111. That is, at least a part of the pad 50 and at least a part of the first well region 111 overlap each other. In the pad 50 of the present example, a half or more region in top view overlaps the first well region 111. The pad 50 may entirely overlap the first well region 111. Each pad in the semiconductor device is preferably arranged above the well region.
  • the emitter electrode 52 is arranged above the second well region 112.
  • the emitter electrode 52 above the second well region 112 and the emitter electrode 52 above the active portion 120 are continuously provided without being separated. More than half of the second well region 112 may be covered with the emitter electrode 52, or the entire second well region 112 may be covered with the emitter electrode 52. Further, the emitter electrode 52 may be arranged above the dummy element section 110. The entire dummy element part 110 may be covered with the emitter electrode 52.
  • the emitter electrode 52 may also be arranged above the peripheral well region 113. That is, the emitter electrode 52 above the active portion 120 is also extended and arranged above the peripheral well region 113.
  • the peripheral well region 113 may have a region not covered by the emitter electrode 52.
  • the emitter electrode 52 may be arranged above the wide portion 115.
  • the entire wide portion 115 may be covered with the emitter electrode 52.
  • the entire split well region 114 may be covered with the emitter electrode 52.
  • a configuration is known that includes a current sensor that detects a current flowing between an upper surface and a lower surface of a semiconductor substrate.
  • the current sensor is provided in a region corresponding to the dummy element section 110 in the semiconductor device 100.
  • the current sensor has the same structure as the transistor section of the semiconductor substrate and simulates the operation of the transistor section.
  • the current flowing through the transistor can be estimated by detecting the current flowing through the current sensor.
  • the semiconductor device is provided with a pad for a current sensor.
  • the pad for the current sensor may be arranged in a region corresponding to the second well region 112 of this example.
  • a pad such as a gate pad is arranged in a region corresponding to the first well region 111.
  • the well regions below each pad are arranged facing each other in a top view. Since the well region is a region where current hardly flows, by arranging the well regions so as to face each other, it is possible to arrange well-balanced regions where current hardly flows in the semiconductor substrate. Therefore, the withstand capability of the semiconductor device can be improved.
  • the current sensor pad is not provided above the second well region 112. As a result, it is difficult to estimate the current flowing through the transistor portion of the semiconductor device 100, but wiring or the like to the pad for the current sensor is not necessary, so that the semiconductor device 100 can be easily assembled. Therefore, the manufacturing cost can be reduced.
  • the emitter electrode 52 is arranged above the second well region 112.
  • the dummy element section 110 may be connected to the emitter electrode 52.
  • the dummy element part 110 is, for example, a region in which a gate trench part, which will be described later, is provided, but an emitter region is not provided. That is, the dummy element section 110 is an area in which the gate trench section is provided but does not operate as a transistor.
  • the dummy element unit 110 operates as a current sensor
  • the current sensor pad and the emitter electrode are separated. Therefore, the current from the current sensor does not flow directly to the emitter electrode.
  • the dummy element section 110 is not operated as a transistor section, so that the current from the dummy element section 110 is not directly supplied to the emitter electrode 52. Therefore, the semiconductor device operating the dummy element section 110 as a current sensor and the semiconductor device 100 of this example can equalize the main current flowing through the emitter electrode 52. For this reason, even when two types of semiconductor devices are used together, variations in the main current can be suppressed.
  • the gate capacitance can be made equal to that of the semiconductor device that operates the dummy element section 110 as a current sensor. Therefore, even when two types of semiconductor devices are used together, variations in characteristics such as switching speed can be suppressed.
  • FIG. 3 is a diagram showing an arrangement example of the transistor section 70, the diode section 80, and the gate runner 48 on the upper surface of the semiconductor device 100.
  • the region in which the transistor portion 70 is arranged is indicated by the symbol “I”
  • the region in which the diode portion 80 is arranged is indicated by the symbol “F”.
  • the transistor units 70 and the diode units 80 may be arranged alternately in the X-axis direction.
  • the transistor portions 70 and the diode portions 80 may be arranged alternately in the X-axis direction in each region of the active portion 120.
  • the gate runner 48 is shown by a broken line.
  • the gate runner 48 is a wiring formed of a conductive material such as polysilicon to which impurities are added or metal.
  • the gate runner 48 supplies the gate voltage applied to the gate pad 50 to each transistor unit 70.
  • the gate runner 48 may be located above the well region.
  • the semiconductor device 100 may have a gate runner 48-3 arranged so as to surround the active portion 120 in a top view.
  • the gate runner 48-3 may be disposed above the peripheral well region 113.
  • the semiconductor device 100 may have a gate runner 48-1 surrounding at least a part of the first well region 111 in a top view.
  • the gate runner 48-1 may be arranged along the edge of the first well region 111 in a top view.
  • the gate runner 48-1 may have a portion parallel to each edge of the first well region 111.
  • the semiconductor device 100 may have a gate runner 48-2 that surrounds at least a part of the second well region 112 in a top view.
  • the gate runner 48-2 may be arranged along the edge of the second well region 112 in a top view.
  • the gate runner 48-2 may have a portion parallel to each edge of the second well region 112.
  • the semiconductor device 100 may have the gate runner 48-4 arranged above the divided well region 114 in a top view.
  • the semiconductor device 100 may have a gate runner 48-5 that surrounds at least a part of the wide portion 115 in a top view.
  • the gate runner 48-5 may be arranged along the end side of the wide portion 115 in a top view.
  • the gate runner 48-5 may have a portion parallel to each end side of the wide portion 115.
  • the gate runner 48-4 and the gate runner 48-5 may divide the active portion 120 in a top view.
  • the semiconductor device 100 may include an edge termination structure portion between the peripheral well region 113 and the edge of the semiconductor substrate 10.
  • the edge termination structure portion relaxes electric field concentration on the upper surface side of the semiconductor substrate 10.
  • the edge termination structure portion has, for example, a guard ring, a field plate, a RESURF provided in an annular shape surrounding the active portion 120, and a structure in which these are combined.
  • FIG. 4 is an enlarged view of area A in FIG.
  • the area A is an area including the gate runner 48, the transistor section 70, and the diode section 80.
  • the gate runner 48 of this example corresponds to the gate runner 48-2 above the second well region 112, but the other gate runners 48 have the same arrangement with respect to the transistor section 70 and the diode section 80.
  • the semiconductor device 100 of this example includes a gate trench portion 40, a dummy trench portion 30, a well region 11, an emitter region 12, a base region 14, and a contact region 15 provided inside the upper surface of the semiconductor substrate 10.
  • the well region 11 of this example corresponds to the second well region 112, but the first well region 111, the peripheral well region 113 and the divided well region 114 also have the same structure as the well region 11.
  • FIG. 4 shows a range in which the emitter electrode 52 is provided.
  • the emitter electrode 52 in this example is provided in a range that does not overlap the gate runner 48, it may also overlap the gate runner 48.
  • an insulating film is provided between the emitter electrode 52 and the gate runner 48.
  • An interlayer insulating film is provided between the emitter electrode 52 and the upper surface of the semiconductor substrate, but it is omitted in FIG.
  • contact holes 56 and contact holes 54 are provided so as to penetrate the interlayer insulating film.
  • the emitter electrode 52 contacts the emitter region 12, the contact region 15, and the base region 14 on the upper surface of the semiconductor substrate through the contact hole 54. Further, the emitter electrode 52 is connected to the dummy conductive portion in the dummy trench portion 30 through the contact hole 56. Between the emitter electrode 52 and the dummy conductive portion, the connection portion 25 made of a conductive material such as polysilicon doped with impurities may be provided. The connecting portion 25 is provided on the upper surface of the semiconductor substrate. An insulating film such as a thermal oxide film is provided between the connecting portion 25 and the semiconductor substrate.
  • An insulating film such as a thermal oxide film is provided between the gate runner 48 and the semiconductor substrate.
  • the gate runner 48 is connected to the gate conductive portion in the gate trench portion 40 on the upper surface of the semiconductor substrate.
  • the gate runner 48 is not connected to the dummy conductive portion in the dummy trench portion 30.
  • the gate runner 48 of this example is provided so as to overlap the tip portion 41 of the gate trench portion 40.
  • the tip 41 is the end of the gate trench 40 that is closest to the gate runner 48.
  • the gate conductive portion is exposed on the upper surface of the semiconductor substrate and contacts the gate runner 48.
  • the emitter electrode 52 is made of a material containing metal.
  • at least a partial region of the emitter electrode 52 is formed of aluminum or an aluminum-silicon alloy.
  • the emitter electrode 52 may have a barrier metal formed of titanium, a titanium compound, or the like under the region formed of aluminum or the like. Further, in the contact hole, a plug formed by burying tungsten or the like in contact with the barrier metal and aluminum or the like may be provided.
  • the one or more gate trench sections 40 and the one or more dummy trench sections 30 are arranged in the region of the transistor section 70 at predetermined intervals along the predetermined arrangement direction.
  • the arrangement direction in FIG. 4 is the X-axis direction.
  • one or more gate trench portions 40 and one or more dummy trench portions 30 may be alternately provided along the arrangement direction.
  • the gate trench portion 40 of this example connects the two extending portions 39 extending along the extending direction perpendicular to the arrangement direction (the portion of the trench that is linear along the extending direction) and the two extending portions 39. It may have a tip 41.
  • the stretching direction in FIG. 4 is the Y-axis direction. At least a part of the tip portion 41 is preferably provided in a curved shape.
  • the electric field concentration at the end portions of the extended portion 39 can be relaxed.
  • the dummy trench portion 30 of this example is provided between the extending portions 39 of the gate trench portion 40. These dummy trench portions 30 may have a linear shape extending in the extending direction.
  • an intermediate region 90 having no emitter region on its surface may be provided at the boundary adjacent to the diode part 80.
  • a plurality of dummy trench portions 30 may be continuously arranged in a portion adjacent to the intermediate region 90.
  • the dummy trench portion 30 provided in the portion adjacent to the intermediate region 90 may also have the extending portion 29 and the tip portion 31.
  • the tip portion 31 and the extending portion 29 have the same shape as the tip portion 41 and the extending portion 39.
  • the dummy trench portion 30 having the tip portion 31 and the linear dummy trench portion 30 may have the same length in the extending direction.
  • the emitter electrode 52 is provided above the gate trench portion 40, the dummy trench portion 30, the well region 11, the emitter region 12, the base region 14 and the contact region 15.
  • the well region 11 is provided in a predetermined range apart from the contact hole 54.
  • the diffusion depth of the well region 11 may be deeper than the depths of the gate trench portion 40 and the dummy trench portion 30.
  • the ends of the gate trench portion 40 and the dummy trench portion 30 in the extending direction are provided in the well region 11.
  • the base region 14 is provided in the mesa 60 sandwiched between the trenches.
  • the mesa portion is a region on the upper surface side of the deepest bottom portion of the trench portion in the portion of the semiconductor substrate sandwiched by the trench portions.
  • the base region 14 is of the second conductivity type having a lower doping concentration than the well region 11.
  • the base region 14 is P ⁇ type and the well region 11 is P+ type.
  • a second conductivity type contact region 15 having a higher doping concentration than the base region 14 is provided on the upper surface of the base region 14 of the mesa portion 60.
  • the contact region 15 of this example is a P+ type.
  • the well region 11 may be provided apart from the contact region 15 arranged at the end of the contact region 15 in the extending direction of the trench portion in the direction of the gate runner 48.
  • the first conductivity type emitter region 12 having a higher doping concentration than the semiconductor substrate 10 is selectively provided on a part of the upper surface of the contact region 15.
  • the emitter region 12 of this example is N+ type.
  • Each of the contact region 15 and the emitter region 12 is provided from the adjacent one trench portion to the other trench portion.
  • the one or more contact regions 15 and the one or more emitter regions 12 of the transistor portion 70 are provided so as to be exposed on the upper surface of the mesa portion 60 alternately along the extending direction of the trench portion.
  • the mesa portion 60 in the transistor portion 70 may be provided with the contact region 15 and the emitter region 12 in a stripe shape along the extending direction.
  • the emitter region 12 is provided in a region adjacent to the trench portion, and the contact region 15 is provided in a region sandwiched by the emitter regions 12.
  • the emitter region 12 may not be provided in the mesa portion 60 of the diode portion 80. Further, the mesa portion 60 of the intermediate region 90 is provided with the contact region 15 over a larger area than the mesa portion 60 of the transistor portion 70.
  • the contact hole 54 is provided above each of the contact region 15 and the emitter region 12.
  • the contact hole 54 is not provided in a region corresponding to the base region 14 and the well region 11.
  • the contact hole 54 is provided above the contact region 15 and the base region 14.
  • an N+ type cathode region 82 is provided in a region adjacent to the lower surface of the semiconductor substrate.
  • a region where the cathode region 82 is provided is shown by a dotted line.
  • a P+ type collector region may be provided in a region adjacent to the lower surface of the semiconductor substrate where the cathode region 82 is not provided.
  • FIG. 4 shows one mesa portion 60 of the diode portion 80, the diode portion 80 may have a plurality of mesa portions 60 in the X-axis direction.
  • An N+ type storage region 16 is provided in at least a part of the transistor section 70.
  • the area where the storage area 16 is provided is indicated by a dotted line.
  • the storage region 16 may be provided below the emitter region 12 or the contact region 15 in each mesa portion 60.
  • FIG. 5 is a diagram showing an example of the aa cross section in FIG.
  • the aa cross section is the XZ plane that passes through the emitter region 12.
  • the semiconductor device 100 of this example has the semiconductor substrate 10, the interlayer insulating film 38, the emitter electrode 52, and the collector electrode 24 in the cross section.
  • the emitter electrode 52 is provided on the upper surfaces of the semiconductor substrate 10 and the interlayer insulating film 38.
  • the collector electrode 24 is provided on the lower surface 23 of the semiconductor substrate 10.
  • the emitter electrode 52 and the collector electrode 24 are made of a conductive material such as metal.
  • the direction connecting the emitter electrode 52 and the collector electrode 24 is called the depth direction.
  • the semiconductor substrate 10 may be a silicon substrate, a silicon carbide substrate, a nitride semiconductor substrate such as gallium nitride, or the like.
  • the semiconductor substrate 10 of this example is a silicon substrate.
  • a P ⁇ type base region 14 is provided on the upper surface 21 side of the semiconductor substrate 10 in the cross section.
  • an N+ type emitter region 12, a P ⁇ type base region 14, and an N+ type storage region 16 are arranged on the upper surface 21 side of the semiconductor substrate 10 in the transistor section 70 in order from the upper surface 21 side of the semiconductor substrate 10. It is provided in.
  • the P ⁇ type base region 14 is provided on the upper surface 21 side of the semiconductor substrate 10 in the diode portion 80.
  • the storage region 16 is not provided in the diode portion 80 of this example. In another example, the diode region 80 may also be provided with the storage region 16. Further, the contact region 15 is provided on the upper surface 21 of the semiconductor substrate 10 in the mesa portion 60 adjacent to the transistor portion 70.
  • an N ⁇ type drift region 18 is provided below the storage region 16.
  • the carrier injection promotion effect IE effect
  • the ON voltage can be reduced.
  • the storage area 16 of this example is provided in each mesa portion 60 of the transistor portion 70.
  • the storage region 16 may be provided so as to cover the entire lower surface of the base region 14 in each mesa portion 60.
  • the drift region 18 is provided on the lower surface of the base region 14.
  • An N+ type buffer region 20 is provided below the drift region 18 in both the transistor unit 70 and the diode unit 80.
  • the buffer area 20 is provided below the drift area 18.
  • the doping concentration of the buffer region 20 is higher than the doping concentration of the drift region 18.
  • the buffer region 20 may function as a field stop layer that prevents the depletion layer extending from the lower surface of the base region 14 from reaching the P+ type collector region 22 and the N+ type cathode region 82.
  • a P+ type collector region 22 is provided below the buffer region 20.
  • an N+ type cathode region 82 is provided below the buffer region 20.
  • the projection region that overlaps the cathode region 82 in the Z-axis direction is the diode portion 80.
  • the projection area when the cathode area 82 is projected on the upper surface 21 of the semiconductor substrate 10 in the direction perpendicular to the lower surface 23 of the semiconductor substrate 10 is the diode portion 80.
  • a region obtained by extending the projection region in the Y-axis direction to the well region may be the diode portion 80.
  • the active portion 120 it is a projection region when the collector region 22 is projected onto the upper surface 21 of the semiconductor substrate 10 in a direction perpendicular to the lower surface 23 of the semiconductor substrate 10, and the emitter region 12 and the contact region A region in which a predetermined unit configuration including 15 is regularly arranged is referred to as a transistor unit 70.
  • each trench portion is provided so as to penetrate the base region 14 from the upper surface 21 of the semiconductor substrate 10 and reach the drift region 18. In the region where at least one of the emitter region 12, the contact region 15 and the storage region 16 is provided, each trench portion also penetrates these regions and reaches the drift region 18.
  • the trench portion penetrating the doping region is not limited to the one manufactured in the order of forming the doping region and then forming the trench portion.
  • the one in which the trench portion penetrates the doping region also includes the one in which the doping region is formed between the trench portions after the trench portion is formed.
  • the gate trench portion 40 has a gate insulating film 42 and a gate conductive portion 44 provided on the upper surface 21 side of the semiconductor substrate 10.
  • the gate insulating film 42 is provided so as to cover the inner wall of the gate trench portion 40.
  • the gate insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench portion 40.
  • the gate conductive portion 44 is provided inside the gate trench portion 40 and inside the gate insulating film 42. That is, the gate insulating film 42 insulates the gate conductive portion 44 and the semiconductor substrate 10.
  • the gate conductive portion 44 is formed of a conductive material such as polysilicon.
  • the gate conductive portion 44 includes a region facing the base region 14 with the gate insulating film 42 interposed therebetween.
  • the gate trench portion 40 in the cross section is covered with the interlayer insulating film 38 on the upper surface 21 of the semiconductor substrate 10.
  • the dummy trench section 30 may have the same structure as the gate trench section 40 in the cross section.
  • the dummy trench portion 30 has a dummy trench provided on the upper surface 21 side of the semiconductor substrate 10, a dummy insulating film 32, and a dummy conductive portion 34.
  • the dummy insulating film 32 is provided so as to cover the inner wall of the dummy trench.
  • the dummy conductive portion 34 is provided inside the dummy trench and inside the dummy insulating film 32.
  • the dummy insulating film 32 insulates the dummy conductive portion 34 and the semiconductor substrate 10.
  • the dummy conductive portion 34 may be formed of the same material as the gate conductive portion 44.
  • FIG. 6 is a diagram showing an example of a bb cross section in FIG. 4.
  • the bb section is the YZ plane that passes through the tip 41 of the gate trench 40.
  • the tip portion 41 is surrounded by the well region 11.
  • the well region 11 is a P-type region that is exposed on the upper surface 21 of the semiconductor substrate 10 and has a higher doping concentration than the base region 14, and is provided to a position deeper than the base region 14.
  • the doping concentration of the well region 11 may be 10 times or more the doping concentration of the base region 14.
  • the well region 11 may be provided to a position deeper than the accumulation region 16 with respect to the upper surface 21, or may be provided to a position deeper than the lower end of the tip portion 41.
  • Each well region shown in FIG. 1 may have the same doping concentration and depth as the well region 11.
  • FIG. 7 is a diagram showing an example of an XZ section in the dummy element section 110.
  • the dummy element section 110 is surrounded by the well region 11 (second well region 112 in FIG. 1).
  • the dummy element section 110 of this example has one or more gate trench sections 40 and one or more mesa sections 60.
  • the structure of the gate trench section 40 of the dummy element section 110 may be the same as the structure of the gate trench section 40 of the transistor section 70.
  • the gate trench section 40 of the dummy element section 110 is connected to the gate runner 48. As a result, variations in gate capacitance can be suppressed.
  • the density of the gate trench section 40 in the dummy element section 110 per unit area may be higher than the density of the gate trench section 40 in the transistor section 70 per unit area.
  • the dummy element section 110 may be provided with the plurality of gate trench sections 40 and may not be provided with the dummy trench section 30.
  • the mesa section 60 of the dummy element section 110 may have a different structure from the mesa section 60 of the transistor section 70.
  • the emitter region 12 may not be provided in the mesa portion 60 of the dummy element portion 110. This prevents the dummy element section 110 from operating as a transistor.
  • the mesa portion 60 of this example is provided with the base region 14 and the contact region 15.
  • the mesa portion 60 of the dummy element portion 110 may be connected to the emitter electrode 52 through the contact hole 54.
  • the base region 14 and the contact region 15 of the dummy element portion 110 can be electrically connected to the emitter electrode 52 and fixed to the emitter potential. This can prevent the dummy element unit 110 from entering an unexpected state.
  • the holes accumulated in the drift region 18 of the dummy element section 110 can be extracted to the emitter electrode 52. As a result, it is possible to suppress the accumulation of excessive holes in the dummy element section 110.
  • the storage region 16 may not be provided in the mesa 60 of the dummy element unit 110. Accordingly, the extraction of holes in the dummy element section 110 can be promoted.
  • FIG. 8 is a diagram showing an example of an upper surface of the mesa portion 60 of the dummy element portion 110.
  • a P-type region is provided on the upper surface of the dummy element unit 110 in a region in contact with the gate trench unit 40. That is, the emitter region 12 is not provided in the region in contact with the gate trench portion 40.
  • the contact regions 15 and the base regions 14 are alternately arranged on the upper surface of the mesa portion 60 of the dummy element portion 110 along the trench longitudinal direction of the gate trench portion 40.
  • either the contact region 15 or the base region 14 may be disposed on the upper surface of the mesa portion 60 of the dummy element portion 110 along the trench longitudinal direction of the gate trench portion 40.
  • the gate trench portion 40 has a longitudinal direction in the trench longitudinal direction.
  • the trench longitudinal direction in this example is the Y-axis direction.
  • the dummy element part 110 is a region where a current sensor is formed in another semiconductor device.
  • the area of the dummy element section 110 is smaller than the area of the active section 120 in a top view.
  • the area of the dummy element section 110 may be 1/100 or less, 1/1000 or less, or 1/10000 or less of the area of the active section 120.
  • the area of the dummy element part 110 may be the area of the region surrounded by the second well region 112 in a top view.
  • the area of the active portion 120 may be the area of the region surrounded by the peripheral well region 113, in which the well region is not provided.
  • FIG. 9 is a diagram showing an example of a dd cross section in FIG.
  • the dd cross section is the YZ plane that passes through the wide portion 115 of the divided well region 114.
  • Two gate runners 48-5 are arranged above the wide portion 115.
  • the two gate runners 48-5 are arranged apart from each other in the Y-axis direction.
  • one gate runner 48-5 is arranged in one divided region and one gate runner 48-5 is arranged in the other divided region. ..
  • An interlayer insulating film 38 such as a thermal oxide film is provided between the gate runner 48-5 and the semiconductor substrate 10.
  • the emitter electrode 52 is arranged above the gate runner 48-5.
  • An interlayer insulating film 38 such as a BPSG film is provided between the emitter electrode 52 and the gate runner 48-5 and the semiconductor substrate 10.
  • the emitter electrode 52 of this example covers the entire wide portion 115.
  • a protective layer 150 made of polyimide or the like may be provided above the emitter electrode 52. The protective layer 150 covers part or all of the wide portion 115.
  • the temperature sensor is arranged above the region corresponding to the wide portion 115 of this example.
  • the temperature sensor is a PN junction diode formed of, for example, polysilicon.
  • the temperature sensor is not provided above the wide portion 115 in the semiconductor device 100 of this example. This makes it difficult to detect the temperature of the semiconductor device 100, but makes it easier to assemble the semiconductor device 100 such as a temperature sense diode. Therefore, the manufacturing cost can be reduced.
  • the emitter electrode 52 is arranged above the wide portion 115 of this example.
  • the common emitter electrode 52 can be easily arranged for the plurality of active portions 120 divided by the division well region 114. Therefore, it is possible to suppress variations in the emitter potential on the upper surface of the semiconductor substrate 10 without connecting the emitter electrodes 52 with wires or the like between the plurality of active portions 120.
  • a configuration is known in which a wiring connected to the temperature sensor is provided above the divided well region 114.
  • the wiring is formed of a conductive material such as metal.
  • no wiring or electrodes other than the emitter electrode 52 are arranged above the divided well region 114. This facilitates the assembly of the semiconductor device 100. Therefore, the manufacturing cost can be reduced.
  • the emitter electrode 52 is arranged above the divided well region 114 of this example.
  • FIG. 10 is a top view showing an arrangement example of the protective layer 150.
  • the region in which the protective layer 150 is arranged is shown by hatching.
  • the protective layer 150 may be provided above the emitter electrode 52 and above the semiconductor substrate 10.
  • the protective layer 150 may be in contact with the upper surface of the emitter electrode 52.
  • the semiconductor device 100 may have a protective layer 150-1 that covers the first well region 111.
  • the protective layer 150-1 may expose a part of the upper surface of the pad 50. Thereby, a wire or the like can be connected to the upper surface of the pad 50.
  • the semiconductor device 100 may have a protective layer 150-2 that covers the second well region 112.
  • the protective layer 150-2 may cover the entire second well region 112.
  • the semiconductor device 100 may include a protective layer 150-3 that covers the peripheral well region 113.
  • the protective layer 150-3 may cover the entire peripheral well region 113.
  • the semiconductor device 100 may include a protective layer 150-4 and a protective layer 150-7 that cover the divided well region 114.
  • the entire split well region 114 may be covered with the protective layers 150-4 and 150-7.
  • the protective layer 150-4 covers the entire wide portion 115
  • the protective layer 150-7 covers the entire divided well region 114 other than the wide portion 115.
  • the protective layer 150 exposes a part of the upper surface of the emitter electrode 52. Thereby, a wire or the like can be easily connected to the upper surface of the emitter electrode 52.
  • the semiconductor device 100 has a protective layer 150-5 and a protective layer 150-6 that divide the upper surface of the semiconductor substrate 10 into a first region 152-1, a second region 152-2, and a third region 152-3. Good.
  • the protective layers 150-5 and 150-6 may be provided across the upper surface of the semiconductor substrate 10 in the Y-axis direction.
  • the first region 152-1 is a region where the first well region 111 is provided
  • the second region 152-2 is a region where the second well region 112 is provided
  • the third region 152-3 is It is a region arranged between the first well region 111 and the second well region 112 in the X-axis direction.
  • the third region 152-3 is divided into two by the protective layer 150-7 and the protective layer 150-4 in the Y-axis direction.
  • a protective layer 150-4 is provided in the third region 152-3 of this example.
  • the third region 152-3 of this example has a larger area than both the first region 152-1 and the second region 152-2.
  • the protective layer 150-5 may be connected to the protective layer 150-2.
  • the protective layer 150-5 of this example is connected to the tip of the protective layer 150-2 in the X-axis direction.
  • the protective layer 150-6 may be connected to the protective layer 150-1.
  • the protective layer 150-6 of this example is connected to the tip of the protective layer 150-1 in the X-axis direction.
  • a connection material such as solder may be provided on the upper surface of the emitter electrode 52 exposed in the third region 152-3. Thereby, a wire or a wiring such as a lead frame can be connected to the upper surface of the emitter electrode 52. These wirings can be easily connected by increasing the area of the third region 152-3.
  • the protective layer 150-6 by separating the third region 152-3 and the first region 152-1 by the protective layer 150-6, it is possible to prevent the solder or the like in the third region 152-3 from flowing to the pad 50. Further, by providing the second region 152-2 on the side opposite to the first region 152-1, it is possible to suppress the deviation of the position of solder or the like on the upper surface of the semiconductor substrate 10.
  • FIG. 11 is a side view of the semiconductor substrate 10 mounted on the mounting substrate 200.
  • the collector electrode 24, the interlayer insulating film 38, etc. are omitted.
  • the semiconductor substrate 10 is fixed to the mounting substrate 200 by the connecting portion 160 such as solder.
  • a connection portion 162 of solder or the like is provided on the upper surface of the third region 152-3 of the emitter electrode 52.
  • a plated portion 161 may be provided between the connection portion 162 and the emitter electrode 52.
  • the plated portion 161 may be a plated layer of a metal material different from that of the emitter electrode 52.
  • the plated portion 161 may be provided on the upper surface of the emitter electrode 52 where the connecting portion 162 is not arranged.
  • the connecting portion 162 connects the wiring 163 such as a lead frame to the emitter electrode 52.
  • the wiring 163 may be provided across the two third regions 152-3 shown in FIG.
  • the wiring 163 may be provided above the protective layers 150-7 and 150-4.
  • the connection portion 162 may be provided between the wiring 163 and the protective layers 150-7 and 150-4.
  • the upper end of the connecting portion 162 provided in the third region 152-3 may be disposed above the upper end of the protective layer 150.
  • the protective layer 150-6 and the protective layer 150-5 prevent the connecting portion 162 from flowing into the first region 152-1 and the second region 152-2. This can prevent the position of the connecting portion 162 in the X-axis direction from being biased. If the position of the connecting portion 162 is deviated, the center of gravity of the semiconductor device 100 will deviate from the center in the X-axis direction. Therefore, in the process of mounting the semiconductor substrate 10 on the mounting substrate 200 by the connecting portion 160, the semiconductor substrate 10 may tilt in the Y-axis direction. By providing the first region 152-1 and the second region 152-2, it is possible to suppress the deviation of the position of the connecting portion 162 and suppress the inclination of the semiconductor substrate 10 during mounting.
  • the widths of the first region 152-1 and the second region 152-2 in the X-axis direction are preferably the same.
  • the difference between the widths of the first region 152-1 and the second region 152-2 in the X-axis direction may be 5% or less of the length of the semiconductor substrate 10 in the X-axis direction.
  • the width W1 of the protective layers 150-6 and 150-5 may be 100 ⁇ m or more, 200 ⁇ m or more, and may be 300 ⁇ m or more.
  • the protective film 150-7 may also have a width W1.
  • the width of the protective layer 150 is the width of the protective layer 150 in the lateral direction when viewed from above.
  • the protective layer 150 described with reference to FIGS. 10 and 11 may function as a beam portion that prevents the semiconductor device 100 from warping.
  • the beam portion is the protective layer 150 sandwiched between the emitter electrodes 52 which are not covered with the protective layer 150 in the lateral direction orthogonal to the longitudinal direction of the beam portion.
  • the beam portion may be connected to the protective layer 150 at both ends in the longitudinal direction.
  • the protective layer 150-5 and the protective layer 150-6 function as a first beam portion whose longitudinal direction is the first direction (Y-axis direction in this example).
  • the protective layer 150-5 is sandwiched between the emitter electrode 52 exposed in the second region 152-2 and the emitter electrode 52 exposed in the third region 152-3 in the lateral direction (X-axis direction in this example).
  • the protective layer 150-6 is sandwiched between the emitter electrode 52 exposed in the first region 152-1 and the emitter electrode 52 exposed in the third region 152-3 in the lateral direction (X-axis direction in this example). ing.
  • the protective layer 150-4 and the protective layer 150-7 function as a second beam portion whose second direction (in this example, the X-axis direction) is the longitudinal direction.
  • the second direction is a direction different from the first direction.
  • the first direction and the second direction are orthogonal to each other, but the angle formed by the first direction and the second direction is not limited to a right angle.
  • the protective layers 150-4 and 150-7 are sandwiched between the emitter electrodes 52 exposed in the two third regions 152-3 in the lateral direction (Y-axis direction in this example).
  • At least one of the first beam portion and the second beam portion may be arranged without traversing the emitter electrode 52. At least one end of the beam may be connected to another protective layer 150 above the emitter electrode 52.
  • one end of the second beam portion configured by the protective layer 150-7, the protective layer 150-4, and the protective layer 150-7 arranged on a straight line functions as the first beam portion. Is connected to the protective layer 150-6. The other end of the second beam portion is connected to the protective layer 150-2.
  • At least one of the first beam portion and the second beam portion may be connected to the protective layer 150-3 that covers the peripheral well region 113.
  • the ends of the protective layers 150-5 and 150-6 are connected to the protective layer 150-3.
  • At least one of the first beam portion and the second beam portion may cross the emitter electrode 52 in a top view.
  • the protective layer 150-6 crosses the emitter electrode 52. That is, the protective layer 150-6 has one end connected to the protective layer 150-3, traverses the emitter electrode 52, and the other end connected to the protective layer 150-3.
  • the protective layer 150 By providing at least a part of the protective layer 150 as a beam portion that divides the upper surface of the emitter electrode 52, it is possible to suppress the semiconductor substrate 10 from warping in the Z-axis direction. By providing the beam portion so as to cross the upper surface of the emitter electrode 52 like the protective layer 150-6, the warp of the semiconductor substrate 10 can be further suppressed. Further, like the protective layers 150-7 and 150-4, by extending the upper surface of the emitter electrode 52 and providing a beam portion that connects the protective layers 150 to each other, warpage of the semiconductor substrate 10 can be further suppressed. ..
  • connection portion 162 is connected to a connection region of the upper surface of the emitter electrode 52 which is not covered with the protective layer 150.
  • the connecting portion 162 may be connected to the emitter electrode 52 via the plated portion 161.
  • the third area 152-3 functions as a connection area.
  • the third region 152-3 is the region having the largest area among the regions 152 on the upper surface of the emitter electrode 52.
  • the upper surface of the emitter electrode 52 may have a plurality of third regions 152-3.
  • the connection parts 162 may be provided in the respective third regions 152-3.
  • a wiring such as a lead frame may be connected to each of the third regions 152-3.
  • the third region 152-3 may be surrounded by the protective layer 150 including at least one first beam portion and at least one second beam portion in a top view.
  • the first beam portion is provided along at least one side of the third region 152-3 and the second beam portion is provided along at least one other side of the third region 152-3. You may be taken.
  • the first beam portion and the second beam portion may be provided so as to intersect with each other in a top view.
  • the protective layer 150 surrounding the third region 152-3 includes a protective layer 150-5 and a protective layer 150-6 which function as a first beam portion, and a protective layer 150- which functions as a second beam portion. 4 and protective layer 150-7.
  • the protective layer 150 surrounding the third region 152-3 in this example includes the protective layer 150 other than the beam portion.
  • the protective layer 150 surrounding the third region 152-3 may include only the beam portion.
  • the protective layer 150-5 and the protective layer 150-6 functioning as the first beam portion are arranged on the upper surface of the emitter electrode 52. That is, the protective layers 150-5 and 150-6 are provided so as to function as the first beam portion, and are not provided for insulating the emitter electrode 52 from each other. Similarly, the protective layer 150-4 and the protective layer 150-7 functioning as the second beam portion may also be disposed on the upper surface of the emitter electrode 52.
  • the protective layer 150-1, the protective layer 150-2, and the protective layer 150-3 may be provided for insulating the emitter electrode 52. That is, the protective layer 150-1, the protective layer 150-2, and the protective layer 150-3 may be provided so as to divide the emitter electrode 52.
  • the protective layers 150-5 and 150-6 functioning as the first beam portions, and the protective layers 150-4 and 150-7 functioning as the second beam portions are also divided so as to divide the emitter electrode 52. May be provided.
  • the protective layer 150 it is possible to suppress the deviation of the position of the solder or the like on the upper surface of the semiconductor substrate 10, suppress the warp of the semiconductor substrate 10, and wire such as a wire or a lead frame. It is possible to secure the third area 152-3 to which the 163 can be connected. This facilitates the assembly of the semiconductor device 100.
  • FIG. 12 is a top view showing an example of the semiconductor module 300 according to the embodiment of the present invention.
  • the semiconductor module 300 includes a first semiconductor device 100-1 and a second semiconductor device 100-2.
  • the semiconductor module 300 may include a plurality of sets of the first semiconductor device 100-1 and the second semiconductor device 100-2.
  • the semiconductor module 300 of this example includes a housing 88.
  • the housing 88 houses each semiconductor device 100.
  • a coolant that cools the semiconductor device 100 flows inside the housing 88.
  • the second semiconductor device 100-2 is arranged upstream of the first semiconductor device 100-1 in the coolant passage. That is, the refrigerant that has passed the vicinity of the second semiconductor device 100-2 passes the vicinity of the first semiconductor device 100-1. Therefore, the cooling efficiency of the first semiconductor device 100-1 may deteriorate as compared with the cooling efficiency of the second semiconductor device 100-2.
  • the second semiconductor device 100-2 is the semiconductor device 100 described with reference to FIGS. 1 to 11.
  • the first semiconductor device 100-1 includes at least one of a temperature sensor and a current sensor in addition to the configuration of the semiconductor device 100 described with reference to FIGS. 1 to 11.
  • the semiconductor module 300 controls both the first semiconductor device 100-1 and the second semiconductor device 100-2 based on the detection results of the temperature sensor and the current sensor of the first semiconductor device 100-1. For example, when overheating is detected in the first semiconductor device 100-1, the semiconductor module 300 suppresses the output currents of the first semiconductor device 100-1 and the second semiconductor device 100-2. By using the detection result of the sensor of the first semiconductor device 100-1 having low cooling efficiency, overheating and the like in the first semiconductor device 100-1 can be suppressed.
  • the manufacturing cost of the second semiconductor device 100-2 can be reduced by using the semiconductor device 100 as the second semiconductor device 100-2.
  • the second semiconductor device 100-2 since the second semiconductor device 100-2 has the structure described in FIGS. 1 to 11, the second semiconductor device 100-2 has the same performance as the first semiconductor device 100-1. Can be maintained equal.
  • the housing 88 has a main terminal 86 and a control terminal 99. At least a part of the main terminal 86 is electrically connected to the emitter electrode 52 of the semiconductor device 100. At least a part of the control terminal 99 is electrically connected to the pad 50 of the semiconductor device 100. At least a part of the control terminal 99 is electrically connected to the sensor of the first semiconductor device 100-1.
  • FIG. 13 is a diagram showing an example of an upper surface of the first semiconductor device 100-1.
  • the first semiconductor device 100-1 includes the temperature sensor 178, the anode wiring 180, the cathode wiring 182, the anode pad 174, the cathode pad 176, and the current detection pad in addition to the configuration of the semiconductor device 100 described with reference to FIGS. 172 is provided.
  • the dummy element section 110 also functions as a current sensor.
  • the pad 50 is an example of a first pad
  • the anode pad 174, the cathode pad 176 and the current detection pad 172 are an example of a second pad.
  • the emitter electrode 52 is provided for each divided region of the active portion 120. Each pad is provided separately from the emitter electrode 52.
  • the anode pad 174, the cathode pad 176, and the current detection pad 172 are arranged above the second well region 112.
  • the current detection pad 172 is connected to the mesa section 60 of the dummy element section 110.
  • the anode pad 174 is connected to the anode of the temperature sensor 178 by the anode wiring 180.
  • the cathode pad 176 is connected to the cathode of the temperature sensor 178 by the cathode wiring 182.
  • the anode wiring 180 and the cathode wiring 182 are arranged above the divided well region 114.
  • the anode wiring 180 and the cathode wiring 182 may be metal wiring such as aluminum.
  • the temperature sensor 178 is arranged above the wide portion 115.
  • the entire temperature sensor 178 may overlap the wide portion 115.
  • the temperature sensor 178 of this example is a PN junction diode formed of a semiconductor material such as polysilicon.
  • FIG. 14 is a diagram showing an example of the ee cross section in FIG. 13.
  • the cross section is different from the cross section shown in FIG. 9 in that a temperature sensor 178, an anode wiring 180, and a cathode wiring 182 are provided.
  • the emitter electrode 52 is divided in the Y-axis direction by the temperature sensor 178, the anode wiring 180, and the cathode wiring 182.
  • the temperature sensor 178 has an anode 184 and a cathode 186.
  • the anode 184 in this example is polysilicon doped with P-type impurities.
  • the cathode 186 in this example is polysilicon doped with N-type impurities.
  • the anode wiring 180 is connected to the anode 184, and the cathode wiring 182 is connected to the cathode 186.
  • the temperature of the temperature sensor 178 can be estimated from the voltage applied to the temperature sensor 178 and the current flowing through the temperature sensor 178.
  • FIG. 15 is a top view showing the mesa section 60 in the dummy element section 110 of the first semiconductor device 100-1.
  • the mesa portion 60 is provided with the emitter region 12 that is in contact with the gate trench portion 40.
  • the dummy element section 110 operates as a transistor.
  • the current flowing through the active element 120 can be estimated by detecting the current flowing through the dummy element portion 110.
  • the areas of the first semiconductor device 100-1 and the active portion 120 can be made the same. Further, the gate capacitance can be made the same as that of the first semiconductor device 100-1. Further, it is possible to realize a withstand capability equivalent to that of the first semiconductor device 100-1. Further, the manufacturing process of the first semiconductor device 100-1 and the manufacturing process of the semiconductor device 100 can be partially shared. Thereby, the manufacturing cost of the semiconductor device can be reduced. Further, by partially sharing the manufacturing process of the semiconductor device, the semiconductor device can be easily assembled.
  • FIG. 16 is a diagram showing another arrangement example of the protective layer 150 in a top view.
  • the semiconductor device 100 is arranged above the semiconductor substrate 10 and has a pad separated from the emitter electrode 52.
  • the semiconductor device 100 of this example has the same electrode arrangement as that of the semiconductor device 100 described in FIG. That is, the semiconductor device 100 has the current detection pad 172, the anode pad 174, and the cathode pad 176, which are separated from the emitter electrode 52.
  • the protective layer 150 When having one or more pads, the protective layer 150 is provided with an opening that exposes the upper surface of each pad.
  • the protective layer 150-2 is provided with openings for the current detection pad 172, the anode pad 174, and the cathode pad 176.
  • the protective layer 150 has an electrode separation portion provided between each pad and the emitter electrode 52 in a top view.
  • the protective layer 150-8 functions as an electrode separating section.
  • W2 is the width of the protective layer 150 (in this example, the protective layer 150-8) that functions as an electrode separating portion.
  • the width W2 refers to the minimum width of the width of the electrode separation portion in a top view.
  • the width of the protective layer 150 (in this example, the protective layer 150-4, the protective layer 150-5, the protective layer 150-6, and the protective layer 150-7) that functions as a beam portion is W3.
  • the width W3 refers to the minimum width of the width of the beam portion in the top view.
  • the width of the protective layer 150-7 is W3, but the width of another protective layer 150 functioning as a beam portion may be W3.
  • the width W3 is larger than the width W1.
  • the width W3 may be 100 ⁇ m or more, 200 ⁇ m or more, and may be 300 ⁇ m or more.
  • the width W3 may be equal to or larger than the thickness of the semiconductor substrate 10 in the Z-axis direction.
  • the protective layers 150-5 and 150-6 functioning as the first beam portions are arranged on the upper surface of the emitter electrode 52.
  • the protective layer 150-4 and the protective layer 150-7 functioning as the second beam portion are provided so as to divide the emitter electrode 52. That is, the protective layer 150-4 and the protective layer 150-7 are provided to exhibit both the function as the second beam portion and the function of insulation separation.
  • FIG. 17 is a diagram showing an arrangement example of the transistor section 70, the diode section 80, and the protective layer 150 on the upper surface of the semiconductor device 100.
  • the arrangement of the transistor section 70 and the diode section 80 may be the same as in the example of FIG.
  • the transistor part 70 has a collector region 22 in contact with the lower surface 23 of the semiconductor substrate 10.
  • the diode portion 80 has a cathode region 82 which is in contact with the lower surface 23 of the semiconductor substrate 10.
  • a solid line rectangle surrounding the symbol “F” indicates a region where the cathode region 82 is provided.
  • the collector region 22 is provided in a region other than the cathode region 82.
  • the diode part 80 is a region where the cathode region 82 is provided in a top view.
  • a region obtained by extending each cathode region 82 in the Y-axis direction to the well region 11 (see FIG. 10 and the like) is referred to as an extension region 81.
  • the region provided with the extension region 81 in a top view is also included in the diode portion 80.
  • the first beam portion (in this example, the protective layer 150-5 and the protective layer 150-6) having the longitudinal direction in the Y-axis direction is provided at a position that does not overlap the cathode region 82 in a top view.
  • the first beam portion may be provided at a position that does not overlap the diode portion 80.
  • the first beam portion is provided at a position overlapping the transistor portion 70.
  • the first beam portion and the transistor portion 70 may have the same longitudinal direction (Y-axis direction in this example). Further, it is preferable that no protective layer 150 is provided at a position overlapping the cathode region 82.
  • FIG. 18 is an example of an XZ cross section of the semiconductor device 100.
  • the semiconductor device 100 of this example has a lifetime adjustment region 72 in addition to the structure of the semiconductor device 100 described with reference to FIGS.
  • Other structures are the same as the examples described in FIGS. 1 to 17.
  • the arrangement of the protective layer 150 is the same as the example shown in FIG.
  • the lifetime adjustment area 72 is provided on the upper surface 21 side of the semiconductor substrate 10.
  • the upper surface 21 side refers to a region between the upper surface 21 and the center of the semiconductor substrate 10 in the depth direction.
  • the lifetime adjustment region 72 includes a lifetime killer such as a vacancy defect caused by injecting particles such as helium or hydrogen from the upper surface 21 side of the semiconductor substrate 10.
  • the particle implantation depth position is indicated by a cross mark.
  • the distribution of the lifetime killer density in the depth direction has a peak at the injection position of particles. Since vacancy defects and the like also occur in the region through which the particles pass, the lifetime killer may be distributed from the particle injection position to the upper surface 21.
  • the change in the lifetime killer density may be gentler in the distribution from the peak position to the upper surface 21 than in the distribution from the peak position to the lower surface 23. Further, the distribution of the concentration of particles such as helium in the depth direction has a peak at the injection position of the particles.
  • a mask 190 is provided in a region where no particles are implanted.
  • the mask 190 is formed of a material and a thickness that can shield particles.
  • the mask 190 may be formed of a resist, may be formed of a metal, or may be formed of another material.
  • the lifetime adjustment area 72 is provided in the diode section 80. As a result, at the time of reverse recovery of the diode section 80, the carrier lifetime of the diode section 80 can be shortened and the reverse recovery characteristic can be improved.
  • the lifetime adjustment area 72 may also be provided in the intermediate area 90. By providing the lifetime adjustment region 72 in the intermediate region 90, it is possible to prevent carriers from flowing from the transistor unit 70 to the diode unit 80.
  • the protective layer 150 is provided above the transistor section 70 without being provided at a position overlapping the cathode region 82. Therefore, in the diode portion 80, it is possible to prevent the implantation depth position of particles such as helium from changing due to the protective layer 150.
  • the protective layer 150 is preferably provided in a range that does not overlap the lifetime adjustment area 72. Thereby, the depth position of the lifetime adjustment region 72 can be controlled accurately.
  • the protective layer 150 may be covered with the mask 190.
  • the protective layer 150 may be provided above the cathode region 82.
  • the cathode region 82 that does not function as a part of the diode portion 80 is, for example, the cathode region 82 in which the emitter electrode 52 is not arranged on the upper surface 21. That is, the cathode region 82 that does not overlap the emitter electrode 52 in the top view may not function as a part of the diode portion 80.
  • the cathode region 82 provided in the region other than the active portion 120 may be the cathode region 82 that does not function as a part of the diode unit 80.
  • the protection layer 150 is provided in the edge termination structure portion. Good.
  • FIG. 19 shows a cross section of the semiconductor device 100 in which the diode layer 80 is provided with the protective layer 150.
  • the protective layer 150 is provided on the diode portion 80, particles such as helium are decelerated by the protective layer 150.
  • the lifetime killer 73 may be formed at a position different from the lifetime adjustment area 72. In this case, the characteristics of the diode section 80 cannot be controlled accurately. In the example shown in FIG. 18, since the depth position of the lifetime killer can be accurately controlled, the characteristics of the diode section 80 can be accurately controlled.
  • FIG. 20 is a top view showing another arrangement example of the protective layer 150. 20, the protective layer 150-9 functioning as the first beam portion and the protective layer 150 other than the protective layer 150-10 functioning as the second beam portion are omitted. Further, the structure other than the schematic active portion 120, the semiconductor substrate 10 and the protective layer 150 is also omitted. The structure other than the active portion 120, the semiconductor substrate 10 and the protective layer 150 is the same as any one of the configurations described in FIGS. 1 to 19.
  • the protective layer 150-9 and the protective layer 150-10 in this example may have a length in a direction different from the longitudinal direction of the transistor unit 70 (for example, the Y-axis direction).
  • the protective layer 150-9 and the protective layer 150-10 may have a length in a direction different from the extending direction of each trench portion.
  • the protective layer 150-9 and the protective layer 150-10 may have a length in a direction different from the edge 102 of the semiconductor substrate 10.
  • the second protective layer 150-9 and the two protective layers 150-10 may surround the fourth region 152-4 on the upper surface of the emitter electrode 52.
  • the connection portion 162 shown in FIG. 11 may be provided in the fourth region 152-4. Even with such a structure, the warp of the semiconductor substrate 10 can be suppressed.

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Abstract

半導体装置の製造コストを低減する。 半導体基板と、半導体基板に設けられた活性部と、半導体基板に設けられ、上面視において活性部を挟んで配置された第１ウェル領域および第２ウェル領域と、活性部の上方に配置されたエミッタ電極と、第１ウェル領域の上方に配置され、エミッタ電極とは分離しているパッドとを備え、第２ウェル領域の上方には、エミッタ電極が配置されている半導体装置を提供する。上面視において活性部を囲んで配置された周辺ウェル領域を更に備え、第１ウェル領域および第２ウェル領域は、周辺ウェル領域よりも、活性部の中央側に突出していてよい。

Description

半導体装置および半導体モジュール
　本発明は、半導体装置および半導体モジュールに関する。
　従来、チップ温度等を検出するセンサを設けた半導体装置が知られている（例えば、特許文献１参照）。また、ポリイミド等の保護膜を設けた半導体装置が知られている（例えば、特許文献２－４）参照。
　特許文献１　特開２００７－３２９３３０号公報
　特許文献２　特開２００９－３８１４０号公報
　特許文献３　特開２０１５－１７７１１６号公報
　特許文献４　特開２０１５－２６６８３号公報
解決しようとする課題
　半導体装置は、組み立てやすいものが好ましい。
一般的開示
　上記課題を解決するために、本発明の第１の態様においては、半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板に設けられた活性部を備えてよい。半導体装置は、半導体基板に設けられ、上面視において活性部を挟んで配置された第１ウェル領域および第２ウェル領域を備えてよい。半導体装置は、活性部の上方に配置されたエミッタ電極を備えてよい。半導体装置は、第１ウェル領域の上方に配置され、エミッタ電極とは分離しているパッドとを備えてよい。第２ウェル領域の上方には、エミッタ電極が配置されていてよい。
　半導体装置は、上面視において活性部を囲んで配置された周辺ウェル領域を備えてよい。第１ウェル領域および第２ウェル領域は、周辺ウェル領域よりも、活性部の中央側に突出していてよい。
　半導体基板は、上面視において向かい合う第１端辺および第２端辺を有してよい。第１ウェル領域は、活性部と第１端辺との間に配置されてよい。第２ウェル領域は、活性部と第２端辺との間に配置されていてよい。
　半導体装置は、活性部に配置されたトランジスタ部と、上面視において第２ウェル領域に囲まれて配置されたダミー素子部とを有してよい。トランジスタ部およびダミー素子部の双方は、半導体基板の上面に設けられたゲートトレンチ部を含んでよい。トランジスタ部は、半導体基板の上面においてゲートトレンチ部に接して設けられた第１導電型のエミッタ領域を有してよい。ダミー素子部の上面においてゲートトレンチ部に接する領域には、第２導電型の領域が設けられていてよい。
　上面視において、ダミー素子部の面積は、トランジスタ部の面積よりも小さくてよい。
　ダミー素子部の第２導電型の領域は、エミッタ電極に電気的に接続されていてよい。
　ゲートトレンチ部は、半導体基板の上面において、予め定められたトレンチ長手方向に長手を有していてよい。ダミー素子部における第２導電型の領域は、第２導電型のベース領域と、トレンチ長手方向に沿ってベース領域と交互に配置され、ベース領域よりもドーピング濃度の高い第２導電型のコンタクト領域とを有してよい。
　半導体装置は、上面視において活性部を分割する分割ウェル領域を備えてよい。分割ウェル領域は、予め定められたウェル長手方向に長手を有してよい。分割ウェル領域は、上面視においてウェル長手方向と垂直な方向の幅が、他の部分よりも広い幅広部を有してよい。幅広部の上方にエミッタ電極が配置されていてよい。
　エミッタ電極は、幅広部の全体を覆っていてよい。
　幅広部は、上面視において第１ウェル領域と第２ウェル領域との間に配置されていてよい。
　分割ウェル領域は、上面視において第１ウェル領域から、第２ウェル領域まで設けられていてよい。
　第１ウェル領域の上方にはゲートパッドが設けられていてよい。半導体装置は、ゲートパッドに接続されたゲートランナーを備えてよい。ゲートランナーは、上面視において第２ウェル領域の端辺に沿って設けられた部分を有してよい。ゲートランナーは、上面視において幅広部の端辺に沿って設けられた部分を有してよい。
　半導体装置は、エミッタ電極の上方に設けられた保護層を備えてよい。保護層は、半導体基板の上面を、第１ウェル領域が設けられた第１領域と、第２ウェル領域が設けられた第２領域と、第１ウェル領域および第２ウェル領域の間の第３領域に分割していてよい。
　上面視において、第３領域は、第１領域および第２領域のいずれよりも面積が大きくてよい。
　半導体装置は、エミッタ電極のうち、保護層に覆われていない領域と接続する接続部を備えてよい。第３領域に接続部が接続してよい。
　保護層は、第１の方向が長手方向である第１梁部と、第１の方向とは異なる第２の方向が長手方向である第２梁部とを含んでよい。上面視において、それぞれの梁部は、それぞれの長手方向と直交する短手方向において、保護層に覆われていないエミッタ電極に挟まれていてよい。
　エミッタ電極の第３領域は、少なくとも一つの第１梁部と、少なくとも一つの第２梁部とを含む保護層により囲まれていてよい。
　本発明の第２の態様においては、半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板に設けられた活性部を備えてよい。半導体装置は、活性部に配置されたトランジスタ部を備えてよい。半導体装置は、ダミー素子部を備えてよい。半導体装置は、トランジスタ部およびダミー素子部を分離するウェル領域を備えてよい。トランジスタ部およびダミー素子部の双方は、半導体基板の上面に設けられたゲートトレンチ部を含んでよい。トランジスタ部は、半導体基板の上面においてゲートトレンチ部に接して設けられた第１導電型のエミッタ領域を有してよい。ダミー素子部の上面においてゲートトレンチ部に接する領域には、第２導電型の領域が設けられていてよい。
　本発明の第３の態様においては、半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板に設けられた活性部を備えてよい。半導体装置は、活性部の上方に配置されたエミッタ電極を備えてよい。半導体装置は、上面視において活性部を分割する分割ウェル領域を備えてよい。分割ウェル領域は、予め定められたウェル長手方向に長手を有していてよい。分割ウェル領域は、上面視においてウェル長手方向と垂直な方向の幅が、他の部分よりも広い幅広部を有してよい。幅広部の上方にエミッタ電極が配置されていてよい。
　本発明の第４の態様においては、第１半導体装置および第２半導体装置を備える半導体モジュールを提供する。第１半導体装置は、第１の態様の半導体装置であってよい。第２半導体装置は、半導体基板を備えてよい。第２半導体装置は、半導体基板に設けられた活性部を備えてよい。第２半導体装置は、半導体基板に設けられ、上面視において活性部を挟んで配置された第１ウェル領域および第２ウェル領域を備えてよい。第２半導体装置は、活性部の上方に配置されたエミッタ電極を備えてよい。第２半導体装置は、第１ウェル領域の上方に配置され、エミッタ電極とは分離している第１パッドを備えてよい。第２半導体装置は、第２ウェル領域の上方に配置され、エミッタ電極とは分離している第２パッドを備えてよい。
　本発明の第５の態様においては、半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板の上方に配置されたエミッタ電極を備えてよい。半導体装置は、エミッタ電極の上方に設けられた保護層を備えてよい。半導体装置は、エミッタ電極のうち、保護層に覆われていない領域と接続する接続部を備えてよい。保護層は、エミッタ電極の上面を複数の領域に分割してよい。エミッタ電極の複数の領域のうち、接続部が接続する接続領域の面積が最も大きくてよい。
　保護層は、第１の方向が長手方向である第１梁部と、第１の方向とは異なる第２の方向が長手方向である第２梁部とを含んでよい。上面視において、それぞれの梁部は、それぞれの長手方向と直交する短手方向において、保護層に覆われていないエミッタ電極に挟まれていてよい。
　エミッタ電極の接続領域は、少なくとも一つの第１梁部と、少なくとも一つの第２梁部とを含む保護層により囲まれていてよい。
　半導体装置は、半導体基板の上方において、エミッタ電極とは分離して設けられたパッドを備えてよい。保護層は、上面視においてエミッタ電極およびパッドとの間に設けられた電極分離部を有してよい。第１梁部の短手方向における幅と、第２梁部の短手方向における幅のそれぞれは、電極分離部の幅よりも大きくてよい。
　第１梁部または第２梁部の少なくとも一方は、エミッタ電極の上面に配置されていてよい。
　半導体装置は、半導体基板の下面に接する第１導電型のカソード領域を有するダイオード部を備えてよい。半導体装置は、半導体基板の下面に接する第２導電型のコレクタ領域を有するトランジスタ部を備えてよい。ダイオード部は、半導体基板の上面側において、キャリアのライフタイムを調整するライフタイム調整領域を有してよい。第１梁部は、カソード領域と重ならない位置に設けられていてよい。
　トランジスタ部は、第１の方向が長手方向であってよい。第１梁部は、トランジスタ部の上方に設けられていてよい。
　保護層は、カソード領域と重ならない位置に設けられていてよい。
　本発明の第６の態様においては、半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板の上方に配置されたエミッタ電極を備えてよい。半導体装置は、エミッタ電極の上方に設けられた保護層を備えてよい。半導体装置は、半導体基板の下面に接する第１導電型のカソード領域を有するダイオード部を備えてよい。半導体装置は、半導体基板の下面に接する第２導電型のコレクタ領域を有するトランジスタ部を備えてよい。保護層は、カソード領域と重ならない位置に設けられていてよい。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。 半導体基板１０の上方に配置されるエミッタ電極５２およびパッド５０を示す図である。 半導体装置１００の上面における、トランジスタ部７０、ダイオード部８０およびゲートランナー４８の配置例を示す図である。 図３における領域Ａの拡大図である。 図４におけるａ－ａ断面の一例を示す図である。 図４におけるｂ－ｂ断面の一例を示す図である。 ダミー素子部１１０におけるＸＺ断面の一例を示す図である。 ダミー素子部１１０のメサ部６０の上面の一例を示す図である。 図３におけるｄ－ｄ断面の一例を示す図である。 保護層１５０の配置例を示す上面図である。 実装基板２００に実装された状態の半導体基板１０の側面図である。 本発明の実施形態に係る半導体モジュール３００の一例を示す上面図である。 第１の半導体装置１００－１の上面の一例を示す図である。 図１３におけるｅ－ｅ断面の一例を示す図である。 第１の半導体装置１００－１のダミー素子部１１０におけるメサ部６０を示す上面図である。 上面視における保護層１５０の他の配置例を示す図である。 半導体装置１００の上面における、トランジスタ部７０、ダイオード部８０および保護層１５０の配置例を示す図である。 半導体装置１００のＸＺ断面の一例である。 ダイオード部８０に保護層１５０を設けた半導体装置１００の断面を示す。 保護層１５０の他の配置例を示す上面図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
　本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。また本明細書では、＋Ｚ軸方向から見ることを上面視と称する場合がある。
　本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
　本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。ただし、各ドーピング領域の導電型は、それぞれ逆の極性であってもよい。また、本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。
　本明細書においてドーピング濃度とは、ドナーまたはアクセプタとして活性化した不純物の濃度を指す。本明細書において、ドナーおよびアクセプタの濃度差を、ドナーまたはアクセプタのうちの多い方の濃度とする場合がある。当該濃度差は、電圧－容量測定法（ＣＶ法）により測定できる。また、拡がり抵抗測定法（ＳＲ）により計測されるキャリア濃度を、ドナーまたはアクセプタの濃度としてよい。また、ドナーまたはアクセプタの濃度分布がピークを有する場合、当該ピーク値を当該領域におけるドナーまたはアクセプタの濃度としてよい。ドナーまたはアクセプタが存在する領域におけるドナーまたはアクセプタの濃度がほぼ均一な場合等においては、当該領域におけるドナーまたはアクセプタ濃度の平均値をドナーまたはアクセプタ濃度としてよい。
　図１は、本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。半導体装置１００は、半導体基板１０を備えている。半導体基板１０は、シリコンまたは化合物半導体等の半導体材料で形成された基板である。半導体基板１０は、上面視において端辺１０２を有する。本例の半導体基板１０は、上面視において互いに向かい合う２組の端辺１０２を有する。図１においては、互いに向かい合う１組の第１端辺１０２－１および第２端辺１０２－２を示している。図１においては、第１端辺１０２－１および第２端辺１０２－２と平行な方向をＹ軸方向、第１端辺１０２－１および第２端辺１０２－２と垂直な方向をＸ軸方向とする。
　半導体基板１０には活性部１２０が設けられている。活性部１２０は、半導体装置１００をオン状態に制御した場合に半導体基板１０の上面と下面との間で、深さ方向に主電流が流れる領域である。したがって、図１中に斜線で示すウェル領域の内側の領域を活性部１２０としてよい。活性部１２０には、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等のトランジスタ素子を含むトランジスタ部が設けられていてよい。活性部１２０は、ＦＷＤ（還流ダイオード）等のダイオード素子を含むダイオード部が設けられていてもよい。活性部１２０は、トランジスタ部およびダイオード部の少なくとも一方が設けられた領域であってよい。
　半導体基板１０には、Ｐ型のウェル領域が設けられている。ウェル領域は、後述するベース領域よりもドーピング濃度が高く、半導体基板１０の上面に接して形成されており、且つ、ベース領域の底部よりも深い位置まで形成されている領域である。当該深さは、半導体基板１０の上面を基準位置とした深さである。図１は、半導体基板１０の上面におけるウェル領域の配置例を示している。図１においては、ウェル領域に斜線のハッチングを付している。
　ウェル領域は、比較的に高濃度のＰ型領域なので、電子電流が流れにくい。このため、ウェル領域が偏って配置されると、電子電流が流れにくい領域が偏ってしまう。本例の半導体装置１００は、上面視においてウェル領域をバランスよく配置することで、電子電流が流れにくい領域をバランスよく配置する。これにより、電子電流の偏りを抑制して、半導体装置１００の耐量を向上できる。
　半導体装置１００は、第１ウェル領域１１１および第２ウェル領域１１２を有する。第１ウェル領域１１１および第２ウェル領域１１２は、上面視において活性部１２０を挟んで配置されている。第１ウェル領域１１１および第２ウェル領域１１２は、予め定められた方向（図１ではＸ軸方向）において、活性部１２０を挟んで配置されている。２つのウェル領域が活性部１２０を挟むとは、上面視において２つのウェル領域を結ぶいずれかの直線が、活性部１２０を通過することを指す。
　第１ウェル領域１１１は、第１端辺１０２－１の近傍に配置されてよい。つまり第１ウェル領域１１１と第１端辺１０２－１との距離は、第１ウェル領域１１１と第２端辺１０２－２との距離よりも小さい。第２ウェル領域１１２は、第２端辺１０２－２の近傍に配置されてよい。つまり第２ウェル領域１１２と第２端辺１０２－２との距離は、第２ウェル領域１１２と第１端辺１０２－１との距離よりも小さい。
　本例の第１ウェル領域１１１は、Ｘ軸方向において、活性部１２０と、第１端辺１０２－１との間に配置されている。第１ウェル領域１１１と第１端辺１０２－１との間には、活性部１２０が設けられていない。つまり第１ウェル領域１１１は、活性部１２０のＸ軸方向における端部と、第１端辺１０２－１との間に配置されている。
　本例の第２ウェル領域１１２は、Ｘ軸方向において、活性部１２０と、第２端辺１０２－２との間に配置されている。第２ウェル領域１１２と第２端辺１０２－２との間には、活性部１２０が設けられていない。つまり第２ウェル領域１１２は、活性部１２０のＸ軸方向における端部と、第２端辺１０２－２との間に配置されている。
　第１ウェル領域１１１および第２ウェル領域１１２は、Ｙ軸方向において、第１端辺１０２－１および第２端辺１０２－２の中央位置Ｙｃを含む範囲に設けられてよい。第１ウェル領域１１１は、Ｙ軸方向において活性部１２０に挟まれていてよい。第２ウェル領域１１２は、Ｙ軸方向において活性部１２０に挟まれていてよい。第２ウェル領域１１２は、第１ウェル領域１１１よりも、Ｙ軸方向において広い範囲に設けられてよい。
　第２ウェル領域１１２は、上面視において所定の領域を囲んでいてもよい。本例の第２ウェル領域１１２は、半導体基板１０に設けられたダミー素子部１１０を囲んでいる。ダミー素子部１１０については後述する。
　半導体装置１００は、上面視において活性部１２０を囲んで配置された周辺ウェル領域１１３を有してよい。周辺ウェル領域１１３は、半導体基板１０の各端辺と平行に設けられてよい。本例の周辺ウェル領域１１３は、上面視において、活性部１２０を囲む環状の領域である。周辺ウェル領域１１３は、各端辺と垂直な方向における幅が一定であってよい。
　本例の第１ウェル領域１１１および第２ウェル領域１１２は、周辺ウェル領域１１３よりも、活性部１２０の中央Ａｃ側に突出している。活性部１２０の中央Ａｃとは、上面視における活性部１２０の幾何学的な重心である。他の例では、第１ウェル領域１１１および第２ウェル領域１１２の少なくとも一方は、周辺ウェル領域１１３と、半導体基板１０の端辺１０２との間に配置されていてもよい。この場合、第１ウェル領域１１１および第２ウェル領域１１２は、周辺ウェル領域１１３から、端辺１０２側に突出する。
　半導体装置１００は、上面視において活性部１２０を分割する分割ウェル領域１１４を有してよい。分割ウェル領域１１４を含むウェル領域により、活性部１２０は２つ以上の領域に分割されてよい。分割ウェル領域１１４は、予め定められたウェル長手方向に長手を有している。分割ウェル領域１１４は、ウェル長手方向に延伸して活性部１２０を横断する。図１におけるウェル長手方向はＸ軸方向である。
　分割ウェル領域１１４は、第１ウェル領域１１１と、第２ウェル領域１１２との間に設けられてよい。分割ウェル領域１１４の長手方向の一端は第１ウェル領域１１１に接続され、他の一端は第２ウェル領域１１２に接続されてよい。分割ウェル領域１１４は、活性部１２０の中央Ａｃと重なる領域に設けられてよい。
　分割ウェル領域１１４は、上面視においてウェル長手方向と垂直な方向（本例ではＹ軸方向）の幅が、他の部分よりも広い幅広部１１５を有してよい。幅広部１１５も、第１ウェル領域１１１と、第２ウェル領域１１２との間に設けられている。幅広部１１５は、活性部１２０の中央Ａｃと重なる領域に設けられてよい。幅広部１１５は、分割ウェル領域１１４のウェル長手方向における中央を含む領域に配置されてよい。
　図２は、半導体基板１０の上方に配置されるエミッタ電極５２およびパッド５０を示す図である。図２においては、図１に示した各ウェル領域を破線で示している。エミッタ電極５２およびパッド５０は実線で示している。エミッタ電極５２およびパッド５０は、アルミニウム等の金属を含む電極である。エミッタ電極５２およびパッド５０と、半導体基板１０との間には絶縁膜が設けられている。エミッタ電極５２およびパッド５０と、半導体基板１０とは、当該絶縁膜に設けられたコンタクトホールを介して接続する。図２においては、絶縁膜およびコンタクトホールを省略している。
　エミッタ電極５２は、活性部１２０の上方に配置されている。エミッタ電極５２は、上述したコンタクトホールを介して活性部１２０と接続されている。エミッタ電極５２の上面には、ワイヤまたはリードフレーム等が接続され、所定のエミッタ電圧が印加される。パッド５０は、例えばゲートパッドである。エミッタ電極５２およびパッド５０は、上面視において互いに分離して設けられている。パッド５０の上面には、ワイヤ等が接続され、所定のゲート電圧が印加される。パッド５０に印加されたゲート電圧は、後述するゲートランナー等によって、活性部１２０のトランジスタ部に供給される。
　パッド５０は、第１ウェル領域１１１の上方に配置されている。つまり、パッド５０の少なくとも一部と、第１ウェル領域１１１の少なくとも一部とが重なっている。本例のパッド５０は、上面視における半分以上の領域が、第１ウェル領域１１１と重なっている。パッド５０は、全体が第１ウェル領域１１１と重なっていてもよい。半導体装置における各パッドは、ウェル領域の上方に配置されることが好ましい。
　第２ウェル領域１１２の上方には、エミッタ電極５２が配置されている。第２ウェル領域１１２の上方のエミッタ電極５２と、活性部１２０の上方のエミッタ電極５２とは、分離せずに連続して設けられている。第２ウェル領域１１２の半分以上の領域がエミッタ電極５２に覆われていてよく、第２ウェル領域１１２の全体がエミッタ電極５２に覆われていてもよい。また、ダミー素子部１１０の上方にも、エミッタ電極５２が配置されていてよい。ダミー素子部１１０の全体がエミッタ電極５２に覆われていてよい。
　周辺ウェル領域１１３の上方にも、エミッタ電極５２が配置されていてよい。つまり、活性部１２０の上方のエミッタ電極５２が、周辺ウェル領域１１３の上方にも延伸して配置されている。周辺ウェル領域１１３は、エミッタ電極５２に覆われていない領域を有してよい。
　幅広部１１５の上方にも、エミッタ電極５２が配置されていてよい。幅広部１１５の全体が、エミッタ電極５２に覆われていてよい。分割ウェル領域１１４の全体が、エミッタ電極５２に覆われていてもよい。
　半導体装置として、半導体基板の上面と下面との間に流れる電流を検出する電流センサを備える構成が知られている。例えば電流センサは、半導体装置１００におけるダミー素子部１１０と対応する領域に設けられる。電流センサは、半導体基板のトランジスタ部と同様の構造を有しており、トランジスタ部の動作を模擬する。電流センサに流れる電流を検出することで、トランジスタ部に流れる電流を推定できる。半導体装置には、電流センサ用のパッドが設けられる。電流センサ用のパッドは、本例の第２ウェル領域１１２と対応する領域に配置される場合がある。また、第１ウェル領域１１１と対応する領域には、ゲートパッド等のパッドが配置される。
　各パッドの下方におけるウェル領域は、上面視において向かいあって配置される。ウェル領域は電流が流れにくい領域なので、ウェル領域を互いに向かい合って配置することで、半導体基板において電流が流れにくい領域をバランスよく配置できる。このため、半導体装置の耐量を向上できる。
　本例の半導体装置１００は、第２ウェル領域１１２の上方に電流センサ用のパッドが設けられていない。これにより、半導体装置１００のトランジスタ部に流れる電流を推定することは困難になるが、電流センサ用のパッドへの配線等が不要となるので、半導体装置１００が組み立てやすくなる。したがって、製造コストを低減できる。
　第２ウェル領域１１２の上方には、エミッタ電極５２が配置されている。ダミー素子部１１０は、エミッタ電極５２と接続されていてよい。ダミー素子部１１０は、例えば、後述するゲートトレンチ部は設けられているが、エミッタ領域が設けられていない領域である。つまりダミー素子部１１０は、ゲートトレンチ部は設けられているが、トランジスタとしては動作しない領域である。
　ダミー素子部１１０を電流センサとして動作させる半導体装置においては、電流センサ用のパッドと、エミッタ電極とが分離されている。このため、エミッタ電極には、直接的には、電流センサからの電流は流れない。本例の半導体装置１００において、ダミー素子部１１０をトランジスタ部として動作させないことで、エミッタ電極５２に、直接的には、ダミー素子部１１０からの電流が供給されない。従って、ダミー素子部１１０を電流センサとして動作させる半導体装置と、本例の半導体装置１００とで、エミッタ電極５２に流れる主電流を同等にできる。このため、２種類の半導体装置を併用した場合でも、主電流のバラツキを抑制できる。また、ダミー素子部１１０にゲートトレンチ部を設けることで、ダミー素子部１１０を電流センサとして動作させる半導体装置に対して、ゲート容量を同等にできる。このため、２種類の半導体装置を併用した場合でも、スイッチング速度等の特性のバラツキを抑制できる。
　図３は、半導体装置１００の上面における、トランジスタ部７０、ダイオード部８０およびゲートランナー４８の配置例を示す図である。図３においては、トランジスタ部７０が配置される領域には記号「Ｉ」を付し、ダイオード部８０が配置される領域には記号「Ｆ」を付している。トランジスタ部７０およびダイオード部８０は、Ｘ軸方向に交互に並んで配置されてよい。活性部１２０が分割ウェル領域１１４により分割されている場合、活性部１２０の各領域において、トランジスタ部７０およびダイオード部８０は、Ｘ軸方向に交互に並んで配置されてよい。
　図３においては、ゲートランナー４８を破線で示している。ゲートランナー４８は、不純物が添加されたポリシリコン、または、金属等の導電材料で形成された配線である。ゲートランナー４８は、ゲートパッド５０に印加されたゲート電圧を、それぞれのトランジスタ部７０に供給する。ゲートランナー４８は、ウェル領域の上方に配置されてよい。
　半導体装置１００は、上面視において活性部１２０を囲んで配置されたゲートランナー４８－３を有してよい。ゲートランナー４８－３は、周辺ウェル領域１１３の上方に配置されてよい。
　半導体装置１００は、上面視において第１ウェル領域１１１の少なくとも一部の領域を囲むゲートランナー４８－１を有してよい。ゲートランナー４８－１は、上面視において第１ウェル領域１１１の端辺に沿って配置されてよい。ゲートランナー４８－１は、第１ウェル領域１１１の各端辺と平行な部分を有してよい。
　半導体装置１００は、上面視において第２ウェル領域１１２の少なくとも一部の領域を囲むゲートランナー４８－２を有してよい。ゲートランナー４８－２は、上面視において第２ウェル領域１１２の端辺に沿って配置されてよい。ゲートランナー４８－２は、第２ウェル領域１１２の各端辺と平行な部分を有してよい。
　半導体装置１００は、上面視において分割ウェル領域１１４の上方に配置されたゲートランナー４８－４を有してよい。半導体装置１００は、上面視において幅広部１１５の少なくとも一部の領域を囲むゲートランナー４８－５を有してよい。ゲートランナー４８－５は、上面視において幅広部１１５の端辺に沿って配置されてよい。ゲートランナー４８－５は、幅広部１１５の各端辺と平行な部分を有してよい。ゲートランナー４８－４およびゲートランナー４８－５は、上面視において活性部１２０を分割してよい。
　半導体装置１００は、周辺ウェル領域１１３と、半導体基板１０の端辺との間に、エッジ終端構造部を備えてもよい。エッジ終端構造部は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部は、例えば、活性部１２０を囲んで環状に設けられたガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
　図４は、図３における領域Ａの拡大図である。領域Ａは、ゲートランナー４８、トランジスタ部７０およびダイオード部８０を含む領域である。本例のゲートランナー４８は、第２ウェル領域１１２の上方のゲートランナー４８－２に対応するが、他のゲートランナー４８についても、トランジスタ部７０およびダイオード部８０に対する配置は同様である。
　本例の半導体装置１００は、半導体基板１０の上面側の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を備える。本例のウェル領域１１は第２ウェル領域１１２に対応しているが、第１ウェル領域１１１、周辺ウェル領域１１３および分割ウェル領域１１４もウェル領域１１と同様の構造を有する。
　図４においては、エミッタ電極５２が設けられる範囲を示している。本例のエミッタ電極５２は、ゲートランナー４８と重ならない範囲に設けられているが、ゲートランナー４８と重なっていてもよい。この場合、エミッタ電極５２とゲートランナー４８との間には絶縁膜が設けられる。エミッタ電極５２と、半導体基板の上面との間には層間絶縁膜が設けられるが、図４では省略している。本例の層間絶縁膜には、コンタクトホール５６およびコンタクトホール５４が、当該層間絶縁膜を貫通して設けられる。
　エミッタ電極５２は、コンタクトホール５４を通って、半導体基板の上面におけるエミッタ領域１２、コンタクト領域１５およびベース領域１４と接触する。また、エミッタ電極５２は、コンタクトホール５６を通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部２５が設けられてよい。接続部２５は、半導体基板の上面に設けられる。接続部２５と半導体基板との間には、熱酸化膜等の絶縁膜が設けられる。
　ゲートランナー４８と半導体基板との間には、熱酸化膜等の絶縁膜が設けられる。ゲートランナー４８は、半導体基板の上面において、ゲートトレンチ部４０内のゲート導電部と接続される。ゲートランナー４８は、ダミートレンチ部３０内のダミー導電部とは接続されない。本例のゲートランナー４８は、ゲートトレンチ部４０の先端部４１と重なって設けられる。先端部４１は、ゲートトレンチ部４０において、最もゲートランナー４８に近い端部である。ゲートトレンチ部４０の先端部４１においてゲート導電部は半導体基板の上面に露出しており、ゲートランナー４８と接触する。
　エミッタ電極５２は金属を含む材料で形成される。例えば、エミッタ電極５２の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金で形成される。エミッタ電極５２は、アルミニウム等で形成された領域の下層に、チタンやチタン化合物等で形成されたバリアメタルを有してよい。さらにコンタクトホール内において、バリアメタルとアルミニウム等に接するようにタングステン等を埋め込んで形成されたプラグを有してもよい。
　１以上のゲートトレンチ部４０および１以上のダミートレンチ部３０は、トランジスタ部７０の領域において所定の配列方向に沿って所定の間隔で配列される。図４における配列方向はＸ軸方向である。トランジスタ部７０においては、配列方向に沿って１以上のゲートトレンチ部４０と、１以上のダミートレンチ部３０とが交互に設けられてよい。
　本例のゲートトレンチ部４０は、配列方向と垂直な延伸方向に沿って延伸する２つの延伸部分３９（延伸方向に沿って直線状であるトレンチの部分）と、２つの延伸部分３９を接続する先端部４１を有してよい。図４における延伸方向はＹ軸方向である。先端部４１の少なくとも一部は曲線状に設けられることが好ましい。ゲートトレンチ部４０の２つの延伸部分３９において、延伸方向に沿った直線形状の端である端部どうしを先端部４１が接続することで、延伸部分３９の端部における電界集中を緩和できる。
　本例のダミートレンチ部３０は、ゲートトレンチ部４０のそれぞれの延伸部分３９の間に設けられる。これらのダミートレンチ部３０は、延伸方向に延伸する直線形状を有してよい。
　トランジスタ部７０において、ダイオード部８０と隣接する境界には、表面にエミッタ領域が設けられない中間領域９０を備えてよい。また、トランジスタ部７０において、中間領域９０に隣接する部分には、複数のダミートレンチ部３０が連続して配列されてよい。中間領域９０に隣接する部分に設けられるダミートレンチ部３０も、延伸部分２９と先端部３１とを有してよい。先端部３１および延伸部分２９は、先端部４１および延伸部分３９と同様の形状を有する。先端部３１を有するダミートレンチ部３０と、直線形状のダミートレンチ部３０の延伸方向における長さは同一であってよい。
　エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に設けられる。ウェル領域１１は、コンタクトホール５４から離れて、所定の範囲で設けられる。ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の延伸方向の端部は、ウェル領域１１に設けられる。
　各トレンチ部に挟まれたメサ部６０には、ベース領域１４が設けられる。メサ部とは、トレンチ部に挟まれた半導体基板の部分において、トレンチ部の最も深い底部よりも上面側の領域である。ベース領域１４は、ウェル領域１１よりもドーピング濃度の低い第２導電型である。本例のベース領域１４はＰ－型であり、ウェル領域１１はＰ＋型である。
　メサ部６０のベース領域１４の上面には、ベース領域１４よりもドーピング濃度の高い第２導電型のコンタクト領域１５が設けられる。本例のコンタクト領域１５はＰ＋型である。ウェル領域１１は、コンタクト領域１５のうち、トレンチ部の延伸方向で最も端に配置されたコンタクト領域１５から、ゲートランナー４８の方向に離れて設けられてよい。また、トランジスタ部７０においては、コンタクト領域１５の上面の一部に、半導体基板１０よりもドーピング濃度が高い第１導電型のエミッタ領域１２が選択的に設けられる。本例のエミッタ領域１２はＮ＋型である。
　コンタクト領域１５およびエミッタ領域１２のそれぞれは、隣接する一方のトレンチ部から、他方のトレンチ部まで設けられる。トランジスタ部７０の１以上のコンタクト領域１５および１以上のエミッタ領域１２は、トレンチ部の延伸方向に沿って交互にメサ部６０の上面に露出するように設けられる。
　他の例においては、トランジスタ部７０におけるメサ部６０には、コンタクト領域１５およびエミッタ領域１２が延伸方向に沿ってストライプ状に設けられていてもよい。例えばトレンチ部に隣接する領域にエミッタ領域１２が設けられ、エミッタ領域１２に挟まれた領域にコンタクト領域１５が設けられる。
　ダイオード部８０のメサ部６０には、エミッタ領域１２が設けられていなくてよい。また、中間領域９０のメサ部６０には、トランジスタ部７０のメサ部６０よりも、広い面積に渡ってコンタクト領域１５が設けられる。
　トランジスタ部７０において、コンタクトホール５４は、コンタクト領域１５およびエミッタ領域１２の各領域の上方に設けられる。コンタクトホール５４は、ベース領域１４およびウェル領域１１に対応する領域には設けられない。ダイオード部８０において、コンタクトホール５４は、コンタクト領域１５およびベース領域１４の上方に設けられる。
　ダイオード部８０において、半導体基板の下面と隣接する領域には、Ｎ＋型のカソード領域８２が設けられる。図４においては、カソード領域８２が設けられる領域を点線で示している。半導体基板の下面と隣接する領域においてカソード領域８２が設けられていない領域には、Ｐ＋型のコレクタ領域が設けられてよい。図４では、ダイオード部８０の一つのメサ部６０を示しているが、ダイオード部８０は、Ｘ軸方向において複数のメサ部６０を有してよい。
　トランジスタ部７０の少なくとも一部の領域には、Ｎ＋型の蓄積領域１６が設けられる。図４においては、蓄積領域１６が設けられる領域を点線で示している。蓄積領域１６は、それぞれのメサ部６０において、エミッタ領域１２またはコンタクト領域１５よりも下方に設けられてよい。
　図５は、図４におけるａ－ａ断面の一例を示す図である。ａ－ａ断面は、エミッタ領域１２を通過するＸＺ面である。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０および層間絶縁膜３８の上面に設けられる。
　コレクタ電極２４は、半導体基板１０の下面２３に設けられる。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で設けられる。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向を深さ方向と称する。
　半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０はシリコン基板である。当該断面の半導体基板１０の上面２１側には、Ｐ－型のベース領域１４が設けられる。
　当該断面において、トランジスタ部７０における半導体基板１０の上面２１側には、Ｎ＋型のエミッタ領域１２、Ｐ－型のベース領域１４およびＮ＋型の蓄積領域１６が、半導体基板１０の上面２１側から順番に設けられる。
　当該断面において、ダイオード部８０における半導体基板１０の上面２１側には、Ｐ－型のベース領域１４が設けられている。本例のダイオード部８０には、蓄積領域１６が設けられていない。他の例では、ダイオード部８０にも蓄積領域１６が設けられてもよい。また、トランジスタ部７０と隣接するメサ部６０における半導体基板１０の上面２１には、コンタクト領域１５が設けられている。
　トランジスタ部７０において、蓄積領域１６の下にはＮ－型のドリフト領域１８が設けられる。ドリフト領域１８とベース領域１４との間に、ドリフト領域１８よりも高濃度の蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、オン電圧を低減することができる。
　本例の蓄積領域１６は、トランジスタ部７０の各メサ部６０に設けられる。蓄積領域１６は、各メサ部６０におけるベース領域１４の下面全体を覆うように設けられてよい。ダイオード部８０において、ベース領域１４の下面には、ドリフト領域１８が設けられる。トランジスタ部７０およびダイオード部８０の双方において、ドリフト領域１８の下にはＮ＋型のバッファ領域２０が設けられる。
　バッファ領域２０は、ドリフト領域１８の下側に設けられる。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面から広がる空乏層が、Ｐ＋型のコレクタ領域２２およびＮ＋型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
　トランジスタ部７０において、バッファ領域２０の下には、Ｐ＋型のコレクタ領域２２が設けられる。ダイオード部８０において、バッファ領域２０の下には、Ｎ＋型のカソード領域８２が設けられる。なお、活性部１２０において、カソード領域８２とＺ軸方向において重なる投影領域をダイオード部８０とする。つまり、半導体基板１０の上面２１に対して、半導体基板１０の下面２３と垂直な方向にカソード領域８２を投影したときの投影領域をダイオード部８０とする。また、投影領域をＹ軸方向にウェル領域まで延長した領域もダイオード部８０としてよい。また、活性部１２０において、半導体基板１０の上面２１に対して、半導体基板１０の下面２３と垂直な方向にコレクタ領域２２を投影したときの投影領域であって、且つ、エミッタ領域１２およびコンタクト領域１５を含む所定の単位構成が規則的に配置された領域をトランジスタ部７０とする。
　半導体基板１０の上面２１側には、１以上のゲートトレンチ部４０、および、１以上のダミートレンチ部３０が設けられる。各トレンチ部は、半導体基板１０の上面２１から、ベース領域１４を貫通して、ドリフト領域１８に到達するように設けられている。エミッタ領域１２、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達している。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
　ゲートトレンチ部４０は、半導体基板１０の上面２１側に設けられたゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチ部４０の内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチ部４０の内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチ部４０の内部においてゲート絶縁膜４２よりも内側に設けられる。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
　ゲート導電部４４は、ゲート絶縁膜４２を挟んでベース領域１４と対向する領域を含む。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に電子の反転層によるチャネルが形成される。
　ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、半導体基板１０の上面２１側に設けられたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー導電部３４は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜３２よりも内側に設けられる。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。
　図６は、図４におけるｂ－ｂ断面の一例を示す図である。ｂ－ｂ断面は、ゲートトレンチ部４０の先端部４１を通過するＹＺ面である。先端部４１は、ウェル領域１１に囲まれている。ウェル領域１１は、半導体基板１０の上面２１に露出し、ベース領域１４よりもドーピング濃度が高いＰ型の領域であり、且つ、ベース領域１４よりも深い位置まで設けられた領域である。ウェル領域１１のドーピング濃度は、ベース領域１４のドーピング濃度の１０倍以上であってよい。ウェル領域１１は、上面２１を基準として、蓄積領域１６よりも深い位置まで設けられていてよく、先端部４１の下端よりも深い位置まで設けられていてもよい。図１に示した各ウェル領域が、ウェル領域１１と同様のドーピング濃度および深さを有してよい。
　図７は、ダミー素子部１１０におけるＸＺ断面の一例を示す図である。ダミー素子部１１０は、ウェル領域１１（図１における第２ウェル領域１１２）に囲まれている。本例のダミー素子部１１０は、１つ以上のゲートトレンチ部４０と、１つ以上のメサ部６０を有する。
　ダミー素子部１１０のゲートトレンチ部４０の構造は、トランジスタ部７０のゲートトレンチ部４０の構造と同一であってよい。ダミー素子部１１０のゲートトレンチ部４０は、ゲートランナー４８と接続されている。これにより、ゲート容量のバラツキを抑制できる。ダミー素子部１１０におけるゲートトレンチ部４０の単位面積当たりの密度は、トランジスタ部７０におけるゲートトレンチ部４０の単位面積当たりの密度よりも高くてよい。ダミー素子部１１０には、複数のゲートトレンチ部４０が設けられ、ダミートレンチ部３０が設けられていなくてもよい。
　ダミー素子部１１０のメサ部６０は、トランジスタ部７０のメサ部６０とは異なる構造を有してよい。ダミー素子部１１０のメサ部６０には、エミッタ領域１２が設けられなくてよい。これにより、ダミー素子部１１０が、トランジスタとして動作することを防げる。本例のメサ部６０には、ベース領域１４およびコンタクト領域１５が設けられている。
　ダミー素子部１１０のメサ部６０は、コンタクトホール５４により、エミッタ電極５２と接続されてよい。これにより、ダミー素子部１１０のベース領域１４およびコンタクト領域１５をエミッタ電極５２に電気的に接続して、エミッタ電位に固定できる。これにより、ダミー素子部１１０が、想定されていない状態となることを抑制できる。また、ダミー素子部１１０のドリフト領域１８に蓄積された正孔を、エミッタ電極５２に引き抜くことができる。これにより、ダミー素子部１１０に過剰な正孔が蓄積されることを抑制できる。
　ダミー素子部１１０のメサ部６０には、蓄積領域１６が設けられていなくてよい。これにより、ダミー素子部１１０における正孔の引き抜きを促進できる。
　図８は、ダミー素子部１１０のメサ部６０の上面の一例を示す図である。本例においては、ダミー素子部１１０の上面においてゲートトレンチ部４０に接する領域には、Ｐ型の領域が設けられている。つまり、ゲートトレンチ部４０に接する領域には、エミッタ領域１２が設けられていない。図８の例では、ダミー素子部１１０のメサ部６０の上面には、ゲートトレンチ部４０のトレンチ長手方向に沿って、コンタクト領域１５およびベース領域１４が交互に配置されている。なお、この例に限らず、ダミー素子部１１０のメサ部６０の上面には、ゲートトレンチ部４０のトレンチ長手方向に沿って、コンタクト領域１５またはベース領域１４のいずれかが配置されてもよい。ゲートトレンチ部４０は、トレンチ長手方向に長手を有する。本例のトレンチ長手方向はＹ軸方向である。
　上述したように、ダミー素子部１１０は、他の半導体装置においては電流センサが形成される領域である。上面視において、ダミー素子部１１０の面積は、活性部１２０の面積よりも小さい。ダミー素子部１１０の面積は、活性部１２０の面積の１／１００以下であってよく、１／１０００以下であってもよく、１／１００００以下であってもよい。ダミー素子部１１０の面積は、上面視において第２ウェル領域１１２に囲まれた領域の面積であってよい。活性部１２０の面積は、周辺ウェル領域１１３に囲まれた領域のうち、ウェル領域が設けられていない領域の面積であってよい。
　図９は、図３におけるｄ－ｄ断面の一例を示す図である。ｄ－ｄ断面は、分割ウェル領域１１４の幅広部１１５を通過するＹＺ面である。幅広部１１５の上方には、２つのゲートランナー４８－５が配置されている。２つのゲートランナー４８－５は、Ｙ軸方向において互いに離れて配置されている。幅広部１１５をＹ軸方向に２分割した場合に、１つのゲートランナー４８－５は、一方の分割領域に配置され、１つのゲートランナー４８－５は、もう一方の分割領域に配置されている。ゲートランナー４８－５と、半導体基板１０との間には、熱酸化膜等の層間絶縁膜３８が設けられている。
　ゲートランナー４８－５よりも上方には、エミッタ電極５２が配置されている。エミッタ電極５２と、ゲートランナー４８－５および半導体基板１０との間には、ＢＰＳＧ膜等の層間絶縁膜３８が設けられている。本例のエミッタ電極５２は、幅広部１１５の全体を覆っている。エミッタ電極５２の上方には、ポリイミド等で形成された保護層１５０が設けられてよい。保護層１５０は、幅広部１１５の一部または全部を覆っている。
　半導体装置として、半導体基板１０の上方に、温度センサを備える構成が知られている。例えば温度センサは、本例の幅広部１１５と対応する領域の上方に配置されている。温度センサは、例えばポリシリコンで形成されたＰＮ接合ダイオードである。
　本例の半導体装置１００は、幅広部１１５の上方に温度センサが設けられていない。これにより、半導体装置１００の温度を検出することは困難になるが、温度センスダイオード等の半導体装置１００が組み立てやすくなる。したがって、製造コストを低減できる。
　上述したように、本例の幅広部１１５の上方には、エミッタ電極５２が配置されている。これにより、分割ウェル領域１１４により分割された複数の活性部１２０に対して、共通のエミッタ電極５２を容易に配置できる。このため、複数の活性部１２０の間で、エミッタ電極５２をワイヤ等で接続しなくとも、半導体基板１０の上面において、エミッタ電位のバラツキを抑制できる。
　また、分割ウェル領域１１４の上方に、温度センサに接続される配線を備える構成が知られている。当該配線は、金属等の導電材料で形成される。本例の半導体装置１００は、分割ウェル領域１１４の上方に、エミッタ電極５２以外の配線または電極が配置されていない。これにより、半導体装置１００が組み立てやすくなる。したがって、製造コストを低減できる。図２に示したように、本例の分割ウェル領域１１４の上方にはエミッタ電極５２が配置されている。
　図１０は、保護層１５０の配置例を示す上面図である。図１０においては、保護層１５０が配置される領域を、斜線のハッチングで示している。保護層１５０は、エミッタ電極５２の上方、および、半導体基板１０の上方に設けられてよい。保護層１５０は、エミッタ電極５２の上面に接していてよい。
　半導体装置１００は、第１ウェル領域１１１を覆う保護層１５０－１を有してよい。保護層１５０－１は、パッド５０の上面の一部を露出させてよい。これにより、パッド５０の上面にワイヤ等を接続できる。
　半導体装置１００は、第２ウェル領域１１２を覆う保護層１５０－２を有してよい。保護層１５０－２は、第２ウェル領域１１２の全体を覆っていてよい。半導体装置１００は、周辺ウェル領域１１３を覆う保護層１５０－３を有してよい。保護層１５０－３は、周辺ウェル領域１１３の全体を覆っていてよい。半導体装置１００は、分割ウェル領域１１４を覆う保護層１５０－４および保護層１５０－７を有してよい。保護層１５０－４および保護層１５０－７により、分割ウェル領域１１４の全体が覆われていてよい。本例では、保護層１５０－４が、幅広部１１５の全体を覆っており、保護層１５０－７が、幅広部１１５以外の分割ウェル領域１１４の全体を覆っている。
　保護層１５０は、エミッタ電極５２の上面の一部を露出させている。これにより、エミッタ電極５２の上面に、ワイヤ等を容易に接続できる。
　半導体装置１００は、半導体基板１０の上面を、第１領域１５２－１、第２領域１５２－２および第３領域１５２－３に分割する保護層１５０－５および保護層１５０－６を有してよい。保護層１５０－５および保護層１５０－６は、半導体基板１０の上面を、Ｙ軸方向に横切って設けられてよい。第１領域１５２－１は、第１ウェル領域１１１が設けられた領域であり、第２領域１５２－２は、第２ウェル領域１１２が設けられた領域であり、第３領域１５２－３は、Ｘ軸方向において、第１ウェル領域１１１および第２ウェル領域１１２の間に配置された領域である。本実施形態では、第３領域１５２－３は、Ｙ軸方向において、保護層１５０－７および保護層１５０－４によって、２つに分割されている。
　本例の第３領域１５２－３には、保護層１５０－４が設けられている。本例の第３領域１５２－３は、第１領域１５２－１および第２領域１５２－２のいずれよりも面積が大きい。保護層１５０－５は、保護層１５０－２と接続されていてよい。本例の保護層１５０－５は、保護層１５０－２のＸ軸方向における先端と接続されている。保護層１５０－６は、保護層１５０－１と接続されていてよい。本例の保護層１５０－６は、保護層１５０－１のＸ軸方向における先端と接続されている。
　第３領域１５２－３において露出するエミッタ電極５２の上面には、はんだ等の接続材料が設けられてよい。これにより、エミッタ電極５２の上面に、ワイヤまたはリードフレーム等の配線を接続できる。第３領域１５２－３の面積を大きくすることで、これらの配線を容易に接続できる。
　また、第３領域１５２－３と第１領域１５２－１とを、保護層１５０－６により分離することで、第３領域１５２－３のはんだ等が、パッド５０まで流れることを抑制できる。また、第１領域１５２－１とは逆側に第２領域１５２－２を設けることで、半導体基板１０の上面におけるはんだ等の位置の偏りを抑制できる。
　図１１は、実装基板２００に実装された状態の半導体基板１０の側面図である。図１１においては、コレクタ電極２４、層間絶縁膜３８等を省略している。半導体基板１０は、はんだ等の接続部１６０により、実装基板２００に固定される。また、エミッタ電極５２の第３領域１５２－３の上面には、はんだ等の接続部１６２が設けられている。接続部１６２とエミッタ電極５２との間には、めっき部１６１が設けられていてもよい。
　めっき部１６１は、エミッタ電極５２とは異なる金属材料のめっき層であってよい。めっき部１６１は、接続部１６２が配置されないエミッタ電極５２の上面にも設けられてよい。接続部１６２は、リードフレーム等の配線１６３を、エミッタ電極５２に接続する。配線１６３は、図１０に示した２つの第３領域１５２－３に跨って設けられてもよい。配線１６３は、保護層１５０－７および保護層１５０－４の上方にも設けられてよい。この場合、保護層１５０－７および保護層１５０－４と、配線１６３との間にも、接続部１６２が設けられてよい。第３領域１５２－３に設けられた接続部１６２の上端は、保護層１５０の上端よりも上方に配置されていてよい。
　図１１に示すように、保護層１５０－６および保護層１５０－５により、接続部１６２が、第１領域１５２－１および第２領域１５２－２に流れることが抑制されている。これにより、接続部１６２のＸ軸方向における位置が偏ることを抑制できる。接続部１６２の位置が偏ると、半導体装置１００の重心がＸ軸方向における中心からずれてしまう。このため、接続部１６０によって半導体基板１０を実装基板２００に実装する工程において、半導体基板１０がＹ軸方向に傾いてしまう場合がある。第１領域１５２－１および第２領域１５２－２を設けることで、接続部１６２の位置の偏りを抑制して、実装時における半導体基板１０の傾きを抑制できる。
　第１領域１５２－１および第２領域１５２－２のＸ軸方向における幅は、同一であることが好ましい。第１領域１５２－１および第２領域１５２－２のＸ軸方向における幅の差分は、半導体基板１０のＸ軸方向における長さの５％以下であってよい。保護層１５０－６および保護層１５０－５の幅Ｗ１は、１００μｍ以上であってよく、２００μｍ以上であってよく、３００μｍ以上であってもよい。保護膜１５０－７も、幅Ｗ１を有していてよい。保護層１５０の幅とは、上面視における保護層１５０の短手方向の幅である。
　図１０および図１１において説明した保護層１５０は、半導体装置１００の反りを防止する梁部として機能してもよい。梁部は、図１０の上面視で示すように、梁部の長手方向と直交する短手方向において、保護層１５０に覆われていないエミッタ電極５２に挟まれた保護層１５０である。梁部は、長手方向の両端において、保護層１５０と接続されていてよい。
　図１０においては、保護層１５０－５および保護層１５０－６が、第１の方向（本例では、Ｙ軸方向）が長手方向である第１梁部として機能する。保護層１５０－５は、短手方向（本例ではＸ軸方向）において、第２領域１５２－２において露出するエミッタ電極５２と、第３領域１５２－３において露出するエミッタ電極５２とに挟まれている。保護層１５０－６は、短手方向（本例ではＸ軸方向）において、第１領域１５２－１において露出するエミッタ電極５２と、第３領域１５２－３において露出するエミッタ電極５２とに挟まれている。
　図１０においては、保護層１５０－４および保護層１５０－７が、第２の方向（本例では、Ｘ軸方向）が長手方向である第２梁部として機能する。第２の方向は、第１の方向とは異なる方向である。図１０の例では、第１の方向と第２の方向は直交しているが、第１の方向と第２の方向とが成す角度は、直角に限定されない。保護層１５０－４および保護層１５０－７は、短手方向（本例ではＹ軸方向）において、２つの第３領域１５２－３において露出するエミッタ電極５２に挟まれている。
　第１梁部および第２梁部の少なくとも一方の梁部は、エミッタ電極５２を横断せずに配置されてよい。当該梁部の少なくとも一方の端部は、エミッタ電極５２の上方において、他の保護層１５０に接続されてよい。図１０の例では、直線上に配置された保護層１５０－７、保護層１５０－４および保護層１５０－７で構成される第２梁部の一方の端部は、第１梁部として機能する保護層１５０－６と接続している。第２梁部の他方の端部は、保護層１５０－２と接続している。
　第１梁部および第２梁部の少なくとも一方の梁部は、周辺ウェル領域１１３を覆う保護層１５０－３と接続していてよい。図１０の例では、保護層１５０－５および保護層１５０－６の端部は、保護層１５０－３と接続している。第１梁部および第２梁部の少なくとも一方の梁部は、上面視においてエミッタ電極５２を横断していてよい。図１０の例では、保護層１５０－６がエミッタ電極５２を横断している。つまり、保護層１５０－６は、一方の端部が保護層１５０－３に接続され、エミッタ電極５２を横断し、且つ、他方の端部が保護層１５０－３に接続されている。
　保護層１５０の少なくとも一部を、エミッタ電極５２の上面を分割する梁部として設けることで、半導体基板１０がＺ軸方向に反ることを抑制できる。保護層１５０－６のように、エミッタ電極５２の上面を横断するように梁部を設けることで、半導体基板１０の反りを更に抑制できる。また、保護層１５０－７および保護層１５０－４のように、エミッタ電極５２の上面を延伸して、保護層１５０どうしを接続する梁部を設けることで、半導体基板１０の反りを更に抑制できる。
　また、エミッタ電極５２の上面全体を保護層１５０で覆わずに、梁部を配置することで、図１１に示したような接続部１６２を、エミッタ電極５２の上面に設けることが容易になる。接続部１６２は、エミッタ電極５２の上面のうち、保護層１５０で覆われていない接続領域と接続する。上述したように、接続部１６２は、めっき部１６１を介してエミッタ電極５２と接続してよい。
　図１０の例では、第３領域１５２－３が、接続領域として機能する。上述したように、第３領域１５２－３は、エミッタ電極５２の上面の各領域１５２のうち、面積が最大の領域である。エミッタ電極５２の上面は、複数の第３領域１５２－３を有してよい。この場合、接続部１６２は、それぞれの第３領域１５２－３に設けられてよい。また、第３領域１５２－３ごとに、リードフレーム等の配線が接続されてよい。
　第３領域１５２－３は、上面視において、少なくとも一つの第１梁部と、少なくとも一つの第２梁部とを含む保護層１５０により囲まれていてよい。例えば、第３領域１５２－３が矩形の場合、第３領域１５２－３の少なくとも一つの辺に沿って第１梁部が設けられ、他の少なくとも一つの辺に沿って第２梁部が設けられてよい。また、第１梁部および第２梁部は、上面視において交差して設けられていてもよい。
　図１０の例では、第３領域１５２－３を囲む保護層１５０は、第１梁部として機能する保護層１５０－５および保護層１５０－６と、第２梁部として機能する保護層１５０－４および保護層１５０－７を含む。本例の第３領域１５２－３を囲む保護層１５０は、梁部以外の保護層１５０を含んでいる。他の例では、第３領域１５２－３を囲む保護層１５０は、梁部だけを含んでいてもよい。接続部１６２が設けられる第３領域１５２－３の周囲を保護層１５０で囲むことで、第３領域１５２－３において生じる応力による半導体基板１０の反りを抑制できる。
　図１１に示したように、ここでは、第１梁部として機能する保護層１５０－５および保護層１５０－６は、エミッタ電極５２の上面に配置される。すなわち、保護層１５０－５および保護層１５０－６は、第１梁部として機能するように設けられたものであって、エミッタ電極５２を隔て絶縁をとるために設けられたものではない。同様に、第２梁部として機能する保護層１５０－４および保護層１５０－７も、エミッタ電極５２の上面に配置されてよい。
　また、保護層１５０－１、保護層１５０－２および保護層１５０－３は、エミッタ電極５２を隔て絶縁をとるために設けられてよい。すなわち、保護層１５０－１、保護層１５０－２および保護層１５０－３は、エミッタ電極５２を分断するように設けられてよい。なお、第１梁部として機能する保護層１５０－５および保護層１５０－６、並びに、第２梁部として機能する保護層１５０－４および保護層１５０－７も、エミッタ電極５２を分断するように設けられてもよい。
　上述のように、保護層１５０を適切に配置することで、半導体基板１０の上面におけるはんだ等の位置の偏りを抑制でき、半導体基板１０の反りを抑制でき、且つ、ワイヤまたはリードフレーム等の配線１６３を接続可能な第３領域１５２－３を確保することができる。これにより、半導体装置１００が組み立てやすくなる。
　図１２は、本発明の実施形態に係る半導体モジュール３００の一例を示す上面図である。半導体モジュール３００は、第１の半導体装置１００－１と、第２の半導体装置１００－２とを備える。半導体モジュール３００は、複数組の第１の半導体装置１００－１および第２の半導体装置１００－２を備えてよい。
　本例の半導体モジュール３００は、筐体８８を備える。筐体８８は、それぞれの半導体装置１００を収容する。筐体８８の内部には、半導体装置１００を冷却する冷媒が流れる。第２の半導体装置１００－２は、第１の半導体装置１００－１よりも、冷媒の流路の上流に配置されている。つまり、第２の半導体装置１００－２の近傍を通過した冷媒が、第１の半導体装置１００－１の近傍を通過する。このため、第１の半導体装置１００－１の冷却効率は、第２の半導体装置１００－２の冷却効率に比べて劣化する場合がある。
　第２の半導体装置１００－２は、図１から図１１において説明した半導体装置１００である。第１の半導体装置１００－１は、図１から図１１において説明した半導体装置１００の構成に加えて、温度センサおよび電流センサの少なくとも一方を備えている。半導体モジュール３００は、第１の半導体装置１００－１の温度センサおよび電流センサにおける検出結果に基づいて、第１の半導体装置１００－１および第２の半導体装置１００－２の両方を制御する。例えば第１の半導体装置１００－１において過熱が検出された場合、半導体モジュール３００は、第１の半導体装置１００－１および第２の半導体装置１００－２の出力電流を抑制する。冷却効率が悪い第１の半導体装置１００－１のセンサの検出結果を用いることで、第１の半導体装置１００－１における過熱等も抑制できる。
　この場合、第２の半導体装置１００－２として、半導体装置１００を用いることで、第２の半導体装置１００－２の製造コストを低減できる。また、第２の半導体装置１００－２が、図１から図１１において説明した構造を有することで、第２の半導体装置１００－２の耐量等の性能を、第１の半導体装置１００－１と同等に維持できる。
　筐体８８は、主端子８６と、制御端子９９を有する。主端子８６の少なくとも一部は、半導体装置１００のエミッタ電極５２と電気的に接続される。制御端子９９の少なくとも一部は、半導体装置１００のパッド５０と電気的に接続される。また、制御端子９９の少なくとも一部は、第１の半導体装置１００－１のセンサと電気的に接続されている。
　図１３は、第１の半導体装置１００－１の上面の一例を示す図である。第１の半導体装置１００－１は、図１から図１１において説明した半導体装置１００の構成に加えて、温度センサ１７８、アノード配線１８０、カソード配線１８２、アノードパッド１７４、カソードパッド１７６および電流検出パッド１７２を備える。また、ダミー素子部１１０は、電流センサとして機能する。図１３においては、パッド５０は第１パッドの一例であり、アノードパッド１７４、カソードパッド１７６および電流検出パッド１７２は第２パッドの一例である。また、エミッタ電極５２は、活性部１２０の分割領域毎に設けられている。各パッドは、エミッタ電極５２と分離して設けられている。
　アノードパッド１７４、カソードパッド１７６および電流検出パッド１７２は、第２ウェル領域１１２の上方に配置されている。電流検出パッド１７２は、ダミー素子部１１０のメサ部６０と接続されている。アノードパッド１７４は、アノード配線１８０により、温度センサ１７８のアノードに接続されている。カソードパッド１７６は、カソード配線１８２により、温度センサ１７８のカソードに接続されている。
　アノード配線１８０およびカソード配線１８２は、分割ウェル領域１１４の上方に配置されている。アノード配線１８０およびカソード配線１８２は、アルミニウム等の金属配線であってよい。
　温度センサ１７８は、幅広部１１５の上方に配置されている。温度センサ１７８の全体が、幅広部１１５と重なっていてよい。本例の温度センサ１７８は、ポリシリコン等の半導体材料で形成されたＰＮ接合ダイオードである。
　図１４は、図１３におけるｅ－ｅ断面の一例を示す図である。当該断面は、図９に示した断面に対して、温度センサ１７８、アノード配線１８０およびカソード配線１８２が設けられている点で相違する。また、エミッタ電極５２は、温度センサ１７８、アノード配線１８０およびカソード配線１８２により、Ｙ軸方向において分割されている。
　温度センサ１７８は、アノード１８４とカソード１８６とを有する。本例のアノード１８４は、Ｐ型の不純物がドーピングされたポリシリコンである。本例のカソード１８６は、Ｎ型の不純物がドーピングされたポリシリコンである。アノード１８４にはアノード配線１８０が接続されており、カソード１８６にはカソード配線１８２が接続されている。温度センサ１７８に印加される電圧と、温度センサ１７８に流れる電流から、温度センサ１７８の温度を推定できる。
　図１５は、第１の半導体装置１００－１のダミー素子部１１０におけるメサ部６０を示す上面図である。メサ部６０には、ゲートトレンチ部４０と接するエミッタ領域１２が設けられている。これにより、ダミー素子部１１０がトランジスタとして動作する。ダミー素子部１１０に流れる電流を検出することで、活性部１２０に流れる電流を推定できる。
　図１から図１１において説明した半導体装置１００によれば、第１の半導体装置１００－１と活性部１２０の面積を同一にできる。また、第１の半導体装置１００－１とゲート容量を同一にできる。また、第１の半導体装置１００－１と同等の耐量を実現できる。また、第１の半導体装置１００－１の製造工程と、半導体装置１００の製造工程とを、部分的に共通化できる。これにより、半導体装置の製造コストを低減できる。また、半導体装置の製造工程を部分的に共通化することで、半導体装置を組み立てやすくできる。
　図１６は、上面視における保護層１５０の他の配置例を示す図である。半導体装置１００は、半導体基板１０の上方に配置され、エミッタ電極５２とは分離したパッドを有する。本例の半導体装置１００は、図１３において説明した半導体装置１００と同一の電極配置を有する。つまり、半導体装置１００は、エミッタ電極５２とは分離した、電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６を有する。
　１つ以上のパッドを有する場合、保護層１５０には、それぞれのパッドの上面を露出させる開口が設けられている。本例においては、保護層１５０－２に、電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６の各パッドに対して開口が設けられている。保護層１５０は、上面視において各パッドと、エミッタ電極５２との間に設けられた電極分離部を有する。図１６の例では、保護層１５０－８が、電極分離部として機能する。
　電極分離部として機能する保護層１５０（本例では保護層１５０－８）の幅をＷ２とする。幅Ｗ２は、上面視における電極分離部の幅のうち、最小の幅を指す。また、梁部として機能する保護層１５０（本例では、保護層１５０－４、保護層１５０－５、保護層１５０－６、保護層１５０－７）の幅をＷ３とする。幅Ｗ３は、上面視における梁部の幅のうち、最小の幅を指す。図１６の例では、保護層１５０－７の幅をＷ３としているが、梁部として機能する他の保護層１５０の幅がＷ３であってもよい。
　本例において幅Ｗ３は、幅Ｗ１より大きい。梁部の幅を大きくすることで、半導体基板１０の反りを抑制しやすくなる。また、電極分離部の幅を小さくすることで、エミッタ電極５２に比べて小さいパッドの上面の露出面積を確保でき、各パッドに配線を接続しやすくなる。
　幅Ｗ３は、１００μｍ以上であってよく、２００μｍ以上であってよく、３００μｍ以上であってもよい。幅Ｗ３は、半導体基板１０のＺ軸方向の厚み以上であってもよい。
　ここでは、第１梁部として機能する保護層１５０－５および保護層１５０－６は、エミッタ電極５２の上面に配置される。一方、第２梁部として機能する保護層１５０－４および保護層１５０－７は、エミッタ電極５２を分断するように設けられる。すなわち、保護層１５０－４および保護層１５０－７は、第２梁部としての機能と絶縁分離の機能との双方の機能を発揮するために設けられる。
　図１７は、半導体装置１００の上面における、トランジスタ部７０、ダイオード部８０および保護層１５０の配置例を示す図である。トランジスタ部７０およびダイオード部８０の配置は、図３の例と同様であってよい。トランジスタ部７０は、半導体基板１０の下面２３に接するコレクタ領域２２を有する。ダイオード部８０は、半導体基板１０の下面２３に接するカソード領域８２を有する。
　図１７において符号「Ｆ」を囲む実線の矩形は、カソード領域８２が設けられた領域を示している。半導体基板１０の下面２３において、カソード領域８２以外の領域には、コレクタ領域２２が設けられている。ダイオード部８０は、上面視においてカソード領域８２が設けられた領域である。図１７においては、それぞれのカソード領域８２をＹ軸方向にウェル領域１１（図１０等参照）まで延長した領域を延長領域８１とする。本明細書では、上面視において延長領域８１が設けられた領域も、ダイオード部８０に含める。
　本例では、Ｙ軸方向に長手を有する第１梁部（本例では、保護層１５０－５および保護層１５０－６）は、上面視においてカソード領域８２と重ならない位置に設けられている。第１梁部は、ダイオード部８０と重ならない位置に設けられてよい。図１７の例では、第１梁部は、トランジスタ部７０と重なる位置に設けられている。第１梁部とトランジスタ部７０の長手方向（本例ではＹ軸方向）は同一であってよい。また、カソード領域８２と重なる位置には、いずれの保護層１５０も設けられていないことが好ましい。
　図１８は、半導体装置１００のＸＺ断面の一例である。本例の半導体装置１００は、図１から図１７において説明した半導体装置１００の構造に加えて、ライフタイム調整領域７２を有する。他の構造は、図１から図１７において説明した例と同様である。ただし、保護層１５０の配置は、図１７に示した例と同様である。
　ライフタイム調整領域７２は、半導体基板１０の上面２１側に設けられる。上面２１側とは、半導体基板１０の深さ方向における中央と、上面２１との間の領域を指す。ライフタイム調整領域７２は、ヘリウムまたは水素等の粒子を半導体基板１０の上面２１側から注入したことで生じた空孔欠陥等のライフタイムキラーを含む。図１８においては、粒子の注入深さ位置をバツ印で示している。ライフタイムキラー密度の深さ方向における分布は、粒子の注入位置においてピークを有する。粒子が通過した領域にも空孔欠陥等が生じるので、ライフタイムキラーは、粒子の注入位置から、上面２１にかけても分布していてよい。ライフタイムキラー密度の変化は、ピーク位置から上面２１に向かう分布のほうが、ピーク位置から下面２３に向かう分布よりも緩やかであってよい。また、ヘリウム等の粒子濃度の深さ方向における分布は、粒子の注入位置においてピークを有する。
　ヘリウム等の粒子を注入する工程においては、粒子を注入しない領域にマスク１９０が設けられる。マスク１９０は、粒子を遮蔽できる材料および厚みで形成される。マスク１９０は、レジストで形成されてよく、金属で形成されていてよく、他の材料で形成されていてもよい。
　ライフタイム調整領域７２は、ダイオード部８０に設けられている。これにより、ダイオード部８０の逆回復時において、ダイオード部８０のキャリアのライフタイムを短くでき、逆回復特性を改善できる。ライフタイム調整領域７２は、中間領域９０にも設けられてよい。中間領域９０にライフタイム調整領域７２を設けることで、トランジスタ部７０からダイオード部８０にキャリアが流れることを抑制できる。
　本例においては、保護層１５０が、カソード領域８２と重なる位置には設けられずに、トランジスタ部７０の上方に配置されている。このため、ダイオード部８０において、ヘリウム等の粒子の注入深さ位置が、保護層１５０により変動することを防げる。
　保護層１５０は、ライフタイム調整領域７２と重ならない範囲に設けられることが好ましい。これにより、ライフタイム調整領域７２の深さ位置を精度よく制御できる。保護層１５０は、マスク１９０により覆われていてもよい。
　なお、ダイオード部８０の一部として機能しないカソード領域８２が存在する場合には、当該カソード領域８２の上方に保護層１５０が設けられていてもよい。ダイオード部８０の一部として機能しないカソード領域８２とは、例えば、上面２１にエミッタ電極５２が配置されていないカソード領域８２である。つまり、上面視においてエミッタ電極５２と重ならないカソード領域８２は、ダイオード部８０の一部として機能しないとしてよい。一例として、活性部１２０以外の領域に設けられたカソード領域８２を、ダイオード部８０の一部として機能しないカソード領域８２としてもよい。例えば、周辺ウェル領域１１３と、半導体基板１０の端辺との間のエッジ終端構造部にカソード領域８２が設けられた場合であっても、エッジ終端構造部には保護層１５０が設けられていてよい。
　図１９は、ダイオード部８０に保護層１５０を設けた半導体装置１００の断面を示す。ダイオード部８０に保護層１５０を設けると、当該保護層１５０により、ヘリウム等の粒子が減速されてしまう。これにより、ライフタイム調整領域７２とは異なる位置に、ライフタイムキラー７３が形成されてしまう場合がある。この場合、ダイオード部８０の特性を精度よく制御できない。図１８に示した例では、ライフタイムキラーの深さ位置を精度よく制御できるので、ダイオード部８０の特性を精度よく制御できる。
　図２０は、保護層１５０の他の配置例を示す上面図である。図２０においては、第１梁部として機能する保護層１５０－９、および、第２梁部として機能する保護層１５０－１０以外の保護層１５０を省略している。また、模式的な活性部１２０、半導体基板１０および保護層１５０以外の構造も省略している。活性部１２０、半導体基板１０および保護層１５０以外の構造は、図１から図１９において説明したいずれかの形態と同様である。
　本例の保護層１５０－９および保護層１５０－１０は、トランジスタ部７０の長手方向（例えばＹ軸方向）とは異なる方向に長手を有してよい。保護層１５０－９および保護層１５０－１０は、各トレンチ部の延伸方向とは異なる方向に長手を有してよい。保護層１５０－９および保護層１５０－１０は、半導体基板１０の端辺１０２とは異なる方向に長手を有してよい。２つの保護層１５０－９および２つの保護層１５０－１０により、エミッタ電極５２の上面の第４領域１５２－４を囲んでいてよい。第４領域１５２－４には、図１１に示した接続部１６２が設けられてよい。このような構造によっても、半導体基板１０の反りを抑制できる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２５・・・接続部、２９・・・延伸部分、３０・・・ダミートレンチ部、３１・・・先端部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・延伸部分、４０・・・ゲートトレンチ部、４１・・・先端部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４８・・・ゲートランナー、５０・・・パッド、５２・・・エミッタ電極、５４・・・コンタクトホール、５６・・・コンタクトホール、６０・・・メサ部、７０・・・トランジスタ部、７２・・・ライフタイム調整領域、７３・・・ライフタイムキラー、８０・・・ダイオード部、８１・・・延長領域、８２・・・カソード領域、８６・・・主端子、８８・・・筐体、９０・・・中間領域、９９・・・制御端子、１００・・・半導体装置、１０２・・・端辺、１１０・・・ダミー素子部、１１１・・・第１ウェル領域、１１２・・・第２ウェル領域、１１３・・・周辺ウェル領域、１１４・・・分割ウェル領域、１１５・・・幅広部、１２０・・・活性部、１５０・・・保護層、１５２－１・・・第１領域、１５２－２・・・第２領域、１５２－３・・・第３領域、１６０・・・接続部、１６１・・・めっき部、１６２・・・接続部、１６３・・・配線、１７２・・・電流検出パッド、１７４・・・アノードパッド、１７６・・・カソードパッド、１７８・・・電流センサ、１８０・・・アノード配線、１８２・・・カソード配線、１８４・・・アノード、１８６・・・カソード、１９０・・・マスク、２００・・・実装基板、３００・・・半導体モジュール

Claims (30)

  1. 　半導体基板と、
    　前記半導体基板に設けられた活性部と、
    　前記半導体基板に設けられ、上面視において前記活性部を挟んで配置された第１ウェル領域および第２ウェル領域と、
    　前記活性部の上方に配置されたエミッタ電極と、
    　前記第１ウェル領域の上方に配置され、前記エミッタ電極とは分離しているパッドと
    　を備え、
    　前記第２ウェル領域の上方には、前記エミッタ電極が配置されている半導体装置。
  2. 　前記上面視において前記活性部を囲んで配置された周辺ウェル領域を更に備え、
    　前記第１ウェル領域および前記第２ウェル領域は、前記周辺ウェル領域よりも、前記活性部の中央側に突出している
    　請求項１に記載の半導体装置。
  3. 　前記半導体基板は、上面視において向かい合う第１端辺および第２端辺を有し、
    　前記第１ウェル領域は、前記活性部と前記第１端辺との間に配置され、
    　前記第２ウェル領域は、前記活性部と前記第２端辺との間に配置されている
    　請求項１または２に記載の半導体装置。
  4. 　前記活性部に配置されたトランジスタ部と、上面視において前記第２ウェル領域に囲まれて配置されたダミー素子部とを有し、
    　前記トランジスタ部および前記ダミー素子部の双方は、前記半導体基板の上面に設けられたゲートトレンチ部を含み、
    　前記トランジスタ部は、前記半導体基板の上面において前記ゲートトレンチ部に接して設けられた第１導電型のエミッタ領域を有し、
    　前記ダミー素子部の上面において前記ゲートトレンチ部に接する領域には、第２導電型の領域が設けられている
    　請求項１から３のいずれか一項に記載の半導体装置。
  5. 　上面視において、前記ダミー素子部の面積は、前記トランジスタ部の面積よりも小さい
    　請求項４に記載の半導体装置。
  6. 　前記ダミー素子部の前記第２導電型の領域は、前記エミッタ電極に電気的に接続されている
    　請求項４または５に記載の半導体装置。
  7. 　前記ゲートトレンチ部は、前記半導体基板の上面において、予め定められたトレンチ長手方向に長手を有しており、
    　前記ダミー素子部における前記第２導電型の領域は、
    　第２導電型のベース領域と、
    　前記トレンチ長手方向に沿って前記ベース領域と交互に配置され、前記ベース領域よりもドーピング濃度の高い第２導電型のコンタクト領域と
    　を有する請求項４から６のいずれか一項に記載の半導体装置。
  8. 　上面視において前記活性部を分割する分割ウェル領域を更に備え、
    　前記分割ウェル領域は、予め定められたウェル長手方向に長手を有しており、
    　前記分割ウェル領域は、上面視において前記ウェル長手方向と垂直な方向の幅が、他の部分よりも広い幅広部を有し、
    　前記幅広部の上方に前記エミッタ電極が配置されている
    　請求項１から７のいずれか一項に記載の半導体装置。
  9. 　前記エミッタ電極は、前記幅広部の全体を覆っている
    　請求項８に記載の半導体装置。
  10. 　前記幅広部は、上面視において前記第１ウェル領域と前記第２ウェル領域との間に配置されている
    　請求項８または９に記載の半導体装置。
  11. 　前記分割ウェル領域は、上面視において前記第１ウェル領域から、前記第２ウェル領域まで設けられている
    　請求項１０に記載の半導体装置。
  12. 　前記第１ウェル領域の上方にはゲートパッドが設けられており、
    　前記ゲートパッドに接続されたゲートランナーを更に備え、
    　前記ゲートランナーは、上面視において前記第２ウェル領域の端辺に沿って設けられた部分を有する
    　請求項１から１１のいずれか一項に記載の半導体装置。
  13. 　前記第１ウェル領域の上方にはゲートパッドが設けられており、
    　前記ゲートパッドに接続されたゲートランナーを更に備え、
    　前記ゲートランナーは、上面視において前記幅広部の端辺に沿って設けられた部分を有する
    　請求項８から１１のいずれか一項に記載の半導体装置。
  14. 　前記エミッタ電極の上方に設けられた保護層を更に備え、
    　前記保護層は、前記半導体基板の上面を、前記第１ウェル領域が設けられた第１領域と、前記第２ウェル領域が設けられた第２領域と、前記第１ウェル領域および前記第２ウェル領域の間の第３領域に分割している
    　請求項１から１３のいずれか一項に記載の半導体装置。
  15. 　上面視において、前記第３領域は、前記第１領域および前記第２領域のいずれよりも面積が大きい
    　請求項１４に記載の半導体装置。
  16. 　前記エミッタ電極のうち、前記保護層に覆われていない領域と接続する接続部を更に備え、
    　前記第３領域に前記接続部が接続する
    　請求項１５に記載の半導体装置。
  17. 　前記保護層は、第１の方向が長手方向である第１梁部と、前記第１の方向とは異なる第２の方向が長手方向である第２梁部とを含み、
    　上面視において、それぞれの梁部は、それぞれの前記長手方向と直交する短手方向において、前記保護層に覆われていない前記エミッタ電極に挟まれている
    　請求項１６に記載の半導体装置。
  18. 　前記エミッタ電極の前記第３領域は、少なくとも一つの前記第１梁部と、少なくとも一つの前記第２梁部とを含む前記保護層により囲まれている
    　請求項１７に記載の半導体装置。
  19. 　半導体基板と、
    　前記半導体基板に設けられた活性部と、
    　前記活性部に配置されたトランジスタ部と、
    　ダミー素子部と、
    　前記トランジスタ部および前記ダミー素子部を分離するウェル領域と
    　を備え、
    　前記トランジスタ部および前記ダミー素子部の双方は、前記半導体基板の上面に設けられたゲートトレンチ部を含み、
    　前記トランジスタ部は、前記半導体基板の上面において前記ゲートトレンチ部に接して設けられた第１導電型のエミッタ領域を有し、
    　前記ダミー素子部の上面において前記ゲートトレンチ部に接する領域には、第２導電型の領域が設けられている
    　半導体装置。
  20. 　半導体基板と、
    　前記半導体基板に設けられた活性部と、
    　前記活性部の上方に配置されたエミッタ電極と、
    　上面視において前記活性部を分割する分割ウェル領域と
    　を備え、
    　前記分割ウェル領域は、予め定められたウェル長手方向に長手を有しており、
    　前記分割ウェル領域は、上面視において前記ウェル長手方向と垂直な方向の幅が、他の部分よりも広い幅広部を有し、
    　前記幅広部の上方に前記エミッタ電極が配置されている
    　半導体装置。
  21. 　第１半導体装置および第２半導体装置を備える半導体モジュールであって、
    　前記第１半導体装置は、請求項１から１８のいずれか一項に記載の半導体装置であり、
    　前記第２半導体装置は、
    　半導体基板と、
    　前記半導体基板に設けられた活性部と、
    　前記半導体基板に設けられ、上面視において前記活性部を挟んで配置された第１ウェル領域および第２ウェル領域と、
    　前記活性部の上方に配置されたエミッタ電極と、
    　前記第１ウェル領域の上方に配置され、前記エミッタ電極とは分離している第１パッドと、
    　前記第２ウェル領域の上方に配置され、前記エミッタ電極とは分離している第２パッドと
    　を有する半導体モジュール。
  22. 　半導体基板と、
    　前記半導体基板の上方に配置されたエミッタ電極と、
    　前記エミッタ電極の上方に設けられた保護層と、
    　前記エミッタ電極のうち、前記保護層に覆われていない領域と接続する接続部と
    　を備え、
    　前記保護層は、前記エミッタ電極の上面を複数の領域に分割し、
    　前記エミッタ電極の前記複数の領域のうち、前記接続部が接続する接続領域の面積が最も大きい半導体装置。
  23. 　前記保護層は、第１の方向が長手方向である第１梁部と、前記第１の方向とは異なる第２の方向が長手方向である第２梁部とを含み、
    　上面視において、それぞれの梁部は、それぞれの前記長手方向と直交する短手方向において、前記保護層に覆われていない前記エミッタ電極に挟まれている
    　請求項２２に記載の半導体装置。
  24. 　前記エミッタ電極の前記接続領域は、少なくとも一つの前記第１梁部と、少なくとも一つの前記第２梁部とを含む前記保護層により囲まれている
    　請求項２３に記載の半導体装置。
  25. 　前記半導体基板の上方において、前記エミッタ電極とは分離して設けられたパッドを更に備え、
    　前記保護層は、上面視において前記エミッタ電極および前記パッドとの間に設けられた電極分離部を有し、
    　前記第１梁部の前記短手方向における幅と、前記第２梁部の前記短手方向における幅のそれぞれは、前記電極分離部の幅よりも大きい
    　請求項２３または２４に記載の半導体装置。
  26. 　前記第１梁部または前記第２梁部の少なくとも一方は、前記エミッタ電極の上面に配置されている
    　請求項２３から２５のいずれか一項に記載の半導体装置。
  27. 　前記半導体基板の下面に接する第１導電型のカソード領域を有するダイオード部と、
    　前記半導体基板の下面に接する第２導電型のコレクタ領域を有するトランジスタ部と
    　を更に備え、
    　前記ダイオード部は、前記半導体基板の上面側において、キャリアのライフタイムを調整するライフタイム調整領域を有し、
    　前記第１梁部は、前記カソード領域と重ならない位置に設けられている
    　請求項２３から２６のいずれか一項に記載の半導体装置。
  28. 　前記トランジスタ部は、前記第１の方向が長手方向であり、
    　前記第１梁部は、前記トランジスタ部の上方に設けられている
    　請求項２７に記載の半導体装置。
  29. 　前記保護層は、前記カソード領域と重ならない位置に設けられている
    　請求項２７または２８に記載の半導体装置。
  30. 　半導体基板と、
    　前記半導体基板の上方に配置されたエミッタ電極と、
    　前記エミッタ電極の上方に設けられた保護層と、
    　前記半導体基板の下面に接する第１導電型のカソード領域を有するダイオード部と、
    　前記半導体基板の下面に接する第２導電型のコレクタ領域を有するトランジスタ部と
    　を備え、
    　前記保護層は、前記カソード領域と重ならない位置に設けられている
    　半導体装置。
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