JP2023008088A - 半導体装置 - Google Patents

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Abstract

【課題】本願明細書に開示される技術は、温度センスダイオードの特性ばらつきを抑制するための技術である。【解決手段】本願明細書に開示される技術に関する半導体装置は、温度検知領域には、第１の導電型のドリフト層の表層に設けられる第２の導電型の拡散層と、拡散層の表層に設けられ、かつ、アノード電極と電気的に接続される第１の導電型のウェル層と、ウェル層の表層に設けられ、かつ、カソード電極と電気的に接続される第１の導電型のカソード層とが設けられる。【選択図】図１４

Description

本願明細書に開示される技術は、半導体装置に関するものである。
従来から、絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ、すなわち、ＩＧＢＴ）領域と温度検知用のダイオード（温度センスダイオード）が形成される領域とが１つの半導体基板に設けられた半導体装置がある。
そのような半導体装置において、温度センスダイオードがＳｉ基板内に形成されるという構成を有し、かつ、Ｓｉ基板内の温度を高い精度で検出することができるものがある（たとえば、特許文献１を参照）。
特開２００９－１８８３３５号公報
上記のような構成の半導体装置においては、温度センスダイオードと、温度センスダイオードとＳｉ基板とを接合分離するウェル層とが構成されることによって、寄生バイポーラトランジスタが存在する。
そのため、温度センスダイオードと寄生バイポーラトランジスタとが並列接続されて作用するため、寄生バイポーラトランジスタの影響で温度センスダイオードの特性がばらつく場合がある。
本願明細書に開示される技術は、以上に記載されたような問題を鑑みてなされたものであり、温度センスダイオードの特性ばらつきを抑制するための技術である。
本願明細書に開示される技術の第１の態様である半導体装置は、温度検知領域と、前記温度検知領域を平面視で少なくとも部分的に囲むスイッチング素子領域と、信号パッド領域とを備える半導体装置であり、前記温度検知領域には、第１の導電型のドリフト層の表層に設けられる第２の導電型の拡散層と、前記拡散層の表層に設けられ、かつ、アノード電極と電気的に接続される第１の導電型のウェル層と、前記ウェル層の表層に設けられ、かつ、カソード電極と電気的に接続される第１の導電型のカソード層とが設けられ、前記カソード層は、前記ウェル層よりも高い不純物濃度であり、前記スイッチング素子領域には、第１の導電型の半導体層の表層に設けられる第２の導電型のベース層と、前記ベース層の表層に部分的に設けられる第１の導電型のソース層と、前記ベース層の上面から前記半導体層の内部に至って設けられる複数のトレンチと、前記トレンチ内においてゲート絶縁膜に囲まれて設けられるゲート電極とが設けられ、前記信号パッド領域には、前記アノード電極と電気的に接続されるアノードパッドと、前記カソード電極と電気的に接続されるカソードパッドとが設けられる。
本願明細書に開示される技術の少なくとも第１の態様によれば、温度センスダイオードをユニポーラ動作するショットキーダイオードとすることで、寄生バイポーラトランジスタの動作を抑制し、温度センスダイオードの特性ばらつきを抑制することができる。
また、本願明細書に開示される技術に関連する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
実施の形態に関する、半導体装置の一例であるＲＣ－ＩＧＢＴの構成の例を示す平面図である。 他の構成のＲＣ－ＩＧＢＴの例を示す平面図である。 ＲＣ－ＩＧＢＴにおけるＩＧＢＴ領域の構成の例を示す平面図である。 ＲＣ－ＩＧＢＴにおけるＩＧＢＴ領域の構成の例を示す断面図である。 ＲＣ－ＩＧＢＴにおけるＩＧＢＴ領域の構成の例を示す断面図である。 ＲＣ－ＩＧＢＴにおけるダイオード領域の構成の例を示す平面図である。 ＲＣ－ＩＧＢＴにおけるダイオード領域の構成の例を示す断面図である。 ＲＣ－ＩＧＢＴにおけるダイオード領域の構成の例を示す断面図である。 ＲＣ－ＩＧＢＴにおけるＩＧＢＴ領域とダイオード領域との境界領域の構成の例を示す断面図である。 ＲＣ－ＩＧＢＴにおける終端領域の構成の例を示す断面図である。 ＲＣ－ＩＧＢＴにおける終端領域の構成の例を示す断面図である。 温度センスダイオードの構造の例を示す断面図である。 温度センスダイオードの構造の他の例を示す断面図である。 実施の形態に関する、温度検知領域における温度センスダイオードの構成の例を示す断面図である。 実施の形態に関する、温度センスダイオードの構成の例を示す断面図である。 実施の形態に関する、温度センスダイオードの構成の例を示す断面図である。 実施の形態に関する、温度センスダイオードの構成の他の例を示す断面図である。 半導体装置における温度センスダイオードの配置の例を示す平面図である。 半導体装置における温度センスダイオードの配置の例を示す平面図である。
以下、添付される図面を参照しながら実施の形態について説明する。以下の実施の形態では、技術の説明のために詳細な特徴なども示されるが、それらは例示であり、実施の形態が実施可能となるためにそれらすべてが必ずしも必須の特徴ではない。
なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化などが図面においてなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、断面図ではない平面図などの図面においても、実施の形態の内容を理解することを容易にするために、ハッチングが付される場合がある。
また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
また、本願明細書に記載される説明において、ある構成要素を「備える」、「含む」または「有する」などと記載される場合、特に断らない限りは、他の構成要素の存在を除外する排他的な表現ではない。
また、本願明細書に記載される説明において、「第１の」または「第２の」などの序数が使われる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上使われるものであり、実施の形態の内容はこれらの序数によって生じ得る順序などに限定されるものではない。
また、本願明細書に記載される説明において、「…軸正方向」または「…軸負方向」などの表現は、図示される…軸の矢印に沿う方向を正方向とし、図示される…軸の矢印とは反対側の方向を負方向とするものである。
また、本願明細書に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置または方向を意味する用語が使われる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上使われるものであり、実施の形態が実際に実施される際の位置または方向とは関係しないものである。
また、本願明細書に記載される説明において、「…の上面」または「…の下面」などと記載される場合、対象となる構成要素の上面自体または下面自体に加えて、対象となる構成要素の上面または下面に他の構成要素が形成された状態も含むものとする。すなわち、たとえば、「Ａの上面に設けられるＢ」と記載される場合、ＡとＢとの間に別の構成要素「Ｃ」が介在することを妨げるものではない。
＜第１の実施の形態＞
以下、本実施の形態に関する半導体装置について説明する。
＜半導体装置の構成について＞
以下の説明において、ｎおよびｐは半導体の導電型を示し、第１の導電型をｎ型、第２の導電型をｐ型として説明される。ただし、第１の導電型をｐ型、第２の導電型をｎ型としてもよい。
また、ｎ－は不純物濃度がｎよりも低濃度であることを示し、ｎ＋は不純物濃度がｎよりも高濃度であることを示す。同様に、ｐ－は不純物濃度がｐよりも低濃度であることを示し、ｐ＋は不純物濃度がｐよりも高濃度であることを示す。
また、以下の説明では、逆導通ＩＧＢＴ（ｒｅｖｅｒｓｅ ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ、すなわち、ＲＣ－ＩＧＢＴ）が例として示されるが、後述のダイオード領域２０が設けられないＩＧＢＴであってもよい。
図１は、本実施の形態に関する、半導体装置の一例であるＲＣ－ＩＧＢＴの構成の例を示す平面図である。また、図２は、他の構成のＲＣ－ＩＧＢＴの例を示す平面図である。
図１に示される半導体装置１００では、ＩＧＢＴ領域１０とダイオード領域２０とが、平面視で互いにストライプ状に並んで設けられる。当該形状は、ＩＧＢＴ領域１０とダイオード領域２０とが、互いを部分的に囲んでいる（互いの領域の全周のうちＹ軸正方向側の辺とＹ軸負方向側の辺とを、Ｙ軸方向で挟むように囲んでいる）とも言える。以下では、このような構成を単に「ストライプ型」と称する場合がある。
図２に示される半導体装置１０１では、複数のダイオード領域２０ａが縦方向と横方向とに互いに離間して設けられ、ダイオード領域２０ａの周囲にＩＧＢＴ領域１０が設けられる。以下では、このような構成を単に「アイランド型」と称する場合がある。
＜ストライプ型の全体構造について＞
図１において、半導体装置１００では、１つの半導体装置内にＩＧＢＴ領域１０とダイオード領域２０とが設けられる。ＩＧＢＴ領域１０およびダイオード領域２０は、半導体装置１００の一端側から他端側に延伸する。そして、ＩＧＢＴ領域１０およびダイオード領域２０は、ＩＧＢＴ領域１０およびダイオード領域２０の延伸方向（Ｘ軸方向）と直交する方向（Ｙ軸方向）に、交互にストライプ状に設けられている。
図１に示された構成は、ＩＧＢＴ領域１０が３個、ダイオード領域が２個示されており、すべてのダイオード領域２０がＩＧＢＴ領域１０で挟まれた構成であるが、ＩＧＢＴ領域１０の数およびダイオード領域２０の数はこれに限るものでなく、たとえば、ＩＧＢＴ領域１０の数は３個以上でも３個以下でもよく、ダイオード領域２０の数は２個以上でも２個以下でもよい。
また、図１におけるＩＧＢＴ領域１０の形成箇所とダイオード領域２０の形成箇所とが入れ替えられた構成であってもよく、すべてのＩＧＢＴ領域１０がダイオード領域２０に挟まれた構成であってもよい。
また、ＩＧＢＴ領域１０とダイオード領域２０とがそれぞれ１つずつ互いに隣り合って設けられた構成であってもよい。
図１に例が示されるように、Ｙ軸負方向側のＩＧＢＴ領域１０に隣接して信号パッド領域４０が設けられる。信号パッド領域４０は、半導体装置１００を制御するための制御パッド４１が設けられる領域である。
ＩＧＢＴ領域１０とダイオード領域２０とを合わせてセル領域と呼ぶ。セル領域および信号パッド領域４０を合わせた領域の周囲には、半導体装置１００の耐圧保持のために終端領域３０が設けられる。
終端領域３０には、周知の耐圧保持構造を適宜選択して設けることができる。耐圧保持構造としては、たとえば、半導体装置１００のおもて面側である第１の主面側に、ｐ型半導体であるｐ型終端ウェル層でセル領域を囲うフィールドリミッティングリング（ｆｉｅｌｄ ｌｉｍｉｔｉｎｇ ｒｉｎｇ、すなわち、ＦＬＲ）、または、濃度勾配がつけられたｐ型ウェル層でセル領域を囲うｖａｒｉａｔｉｏｎ ｏｆ ｌａｔｅｒａｌ ｄｏｐｉｎｇ（ＶＬＤ）が設けられてもよい。ここで、ＦＬＲに用いられるリング状のｐ型終端ウェル層の数またはＶＬＤに用いられる濃度分布は、半導体装置１００の耐圧設計によって適宜選択されてよい。また、信号パッド領域４０のほぼ全域に渡ってｐ型終端ウェル層が設けられてもよく、信号パッド領域４０にＩＧＢＴセルまたはダイオードセルが設けられてもよい。
制御パッド４１は、たとえば、電流センスパッド４１ａ、ケルビンエミッタパッド４１ｂ、ゲートパッド４１ｃ、アノードパッドである温度センスダイオードパッド４１ｄ、カソードパッドである温度センスダイオードパッド４１ｅであってよい。
電流センスパッド４１ａは、半導体装置１００のセル領域に流れる電流を検知するための制御パッドであり、半導体装置１００のセル領域に電流が流れる際に、セル領域全体に流れる電流の数分の１から数万分の１の電流が流れるように、セル領域の一部のＩＧＢＴセルまたはダイオードセルに電気的に接続された制御パッドである。
ケルビンエミッタパッド４１ｂおよびゲートパッド４１ｃは、半導体装置１００をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド４１ｂは、ＩＧＢＴセルのｐ型ベース層に電気的に接続され、ゲートパッド４１ｃは、ＩＧＢＴセルのゲートトレンチ電極に電気的に接続される。ケルビンエミッタパッド４１ｂとｐ型ベース層とは、ｐ＋型コンタクト層を介して電気的に接続されてもよい。
温度センスダイオードパッド４１ｄおよび温度センスダイオードパッド４１ｅは、半導体装置１００に設けられた温度センスダイオードのアノード電極およびカソード電極に電気的に接続された制御パッドである。温度センスダイオードパッド４１ｄおよび温度センスダイオードパッド４１ｅは、セル領域内に設けられた温度センスダイオード（ここでは図示しない）のアノード電極とカソード電極との間の電圧を測定して、半導体装置１００の温度を測定する。
図１８および図１９は、半導体装置１００における温度センスダイオードの配置の例を示す平面図である。温度センスダイオードが設けられる温度検知領域は、チップ内の終端領域の内側の任意の位置に配置される。
図１８に例が示されるように、温度センスダイオード５２は、アノードパッドである温度センスダイオードパッド４１ｄに接続される配線５２ｂとカソードパッドである温度センスダイオードパッド４１ｅに接続される配線５２ａとを備えつつ、ＩＧＢＴ領域１０に囲まれる位置の温度検知領域に配置される。
また、図１９に例が示されるように、温度センスダイオード５４は、温度センスダイオードパッド４１ｄに接続される配線５４ｂと温度センスダイオードパッド４１ｅに接続される配線５４ａとを備えつつ、ダイオード領域２０に囲まれる位置の温度検知領域に配置されてもよい。
＜アイランド型の全体構造について＞
図２において、半導体装置１０１では、１つの半導体装置内にＩＧＢＴ領域１０とダイオード領域２０ａとが設けられる。ダイオード領域２０ａは、半導体装置内の縦方向（Ｙ軸方向）および横方向（Ｘ軸方向）にそれぞれ複数並んで配置されており、それぞれのダイオード領域２０ａは、周囲をＩＧＢＴ領域１０に囲まれている。すなわち、ＩＧＢＴ領域１０内に複数のダイオード領域２０ａがアイランド状に設けられている。
図２では、ダイオード領域２０ａは、紙面左右方向（Ｘ軸方向）に４列、紙面上下方向（Ｙ軸方向）に２行のマトリックス状に設けられた構成であるが、ダイオード領域２０ａの個数および配置はこれに限るものではなく、ＩＧＢＴ領域１０内に１つまたは複数のダイオード領域２０ａが点在して設けられ、それぞれのダイオード領域２０ａが周囲をＩＧＢＴ領域１０に囲まれた構成であればよい。
図２に例が示されるように、ＩＧＢＴ領域１０の紙面下側（Ｙ軸負方向側）に隣接して信号パッド領域４０が設けられている。信号パッド領域４０は、半導体装置１０１を制御するための制御パッド４１が設けられる領域である。
ＩＧＢＴ領域１０およびダイオード領域２０ａを合わせてセル領域と呼ぶ。セル領域および信号パッド領域４０を合わせた領域の周囲には、半導体装置１０１の耐圧保持のために終端領域３０が設けられる。
終端領域３０には、周知の耐圧保持構造を適宜選択して設けることができる。耐圧保持構造としては、たとえば、半導体装置１０１のおもて面側である第１の主面側に、ｐ型半導体のｐ型終端ウェル層でセル領域および信号パッド領域４０を合わせた領域を囲うＦＬＲ、または、濃度勾配がつけられたｐ型ウェル層でセル領域を囲うＶＬＤが設けられてもよい。ここで、ＦＬＲに用いられるリング状のｐ型終端ウェル層の数またはＶＬＤに用いられる濃度分布は、半導体装置１０１の耐圧設計によって適宜選択されてよい。また、信号パッド領域４０のほぼ全域に渡ってｐ型終端ウェル層が設けられてもよく、信号パッド領域４０にＩＧＢＴセルまたはダイオードセルが設けられてもよい。
制御パッド４１は、たとえば、電流センスパッド４１ａ、ケルビンエミッタパッド４１ｂ、ゲートパッド４１ｃ、温度センスダイオードパッド４１ｄ、温度センスダイオードパッド４１ｅであってよい。
電流センスパッド４１ａは、半導体装置１０１のセル領域に流れる電流を検知するための制御パッドであり、半導体装置１０１のセル領域に電流が流れる際に、セル領域全体に流れる電流の数分の１から数万分の１の電流が流れるように、セル領域の一部のＩＧＢＴセルまたはダイオードセルに電気的に接続された制御パッドである。
ケルビンエミッタパッド４１ｂおよびゲートパッド４１ｃは、半導体装置１０１をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド４１ｂは、ＩＧＢＴセルのｐ型ベース層およびｎ＋型ソース層に電気的に接続され、ゲートパッド４１ｃは、ＩＧＢＴセルのゲートトレンチ電極に電気的に接続される。ケルビンエミッタパッド４１ｂとｐ型ベース層とは、ｐ＋型コンタクト層を介して電気的に接続されてもよい。
温度センスダイオードパッド４１ｄおよび温度センスダイオードパッド４１ｅは、半導体装置１０１に設けられた温度センスダイオードのアノード電極およびカソード電極に電気的に接続された制御パッドである。温度センスダイオードパッド４１ｄおよび温度センスダイオードパッド４１ｅは、セル領域内に設けられた温度センスダイオード（ここでは図示しない）のアノードとカソードとの間の電圧を測定して、半導体装置１０１の温度を測定する。
温度センスダイオードは、信号パッド領域４０に配置されてもよいし、配線を使って平面視で終端領域の内側の任意の位置に配置されてもよい。温度センスダイオードは、ＩＧＢＴ領域に囲まれる位置に配置されてもよいし、ダイオード領域に囲まれる位置に配置されてもよい。
＜ＩＧＢＴ領域の構造について＞
図３は、ＲＣ－ＩＧＢＴにおけるＩＧＢＴ領域の構成の例を示す平面図である。また、図４および図５は、ＲＣ－ＩＧＢＴにおけるＩＧＢＴ領域の構成の例を示す断面図である。
図３は、図１に示された半導体装置１００、または、図２に示された半導体装置１０１における破線８２で囲まれた領域の構成を示す図である。
図４は、図３に示された構成のＡ－Ａ断面に対応する断面図であり、図５は、図３に示された構成のＢ－Ｂ断面に対応する断面図である。
図３に例が示されるように、ＩＧＢＴ領域１０には、アクティブトレンチゲート１１とダミートレンチゲート１２とがストライプ状に設けられている。
半導体装置１００では、アクティブトレンチゲート１１およびダミートレンチゲート１２は、ＩＧＢＴ領域１０の長手方向（Ｘ軸方向）に延伸しており、ＩＧＢＴ領域１０の長手方向（Ｘ軸方向）がアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向となっている。
一方、半導体装置１０１では、ＩＧＢＴ領域１０に長手方向と短手方向との区別が特段にはないが、紙面左右方向（Ｘ軸方向）をアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向としてもよく、紙面上下方向（Ｙ軸方向）をアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向としてもよい。
アクティブトレンチゲート１１は、半導体基板に形成されたトレンチ内にアクティブトレンチ絶縁膜１１ｂを介してアクティブトレンチ電極１１ａが設けられて構成されている。
ダミートレンチゲート１２は、半導体基板に形成されたトレンチ内にダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａが設けられて構成されている。
アクティブトレンチゲート１１のアクティブトレンチ電極１１ａは、ゲートパッド４１ｃに電気的に接続される。ダミートレンチゲート１２のダミートレンチ電極１２ａは、半導体装置１００または半導体装置１０１の第１の主面上に設けられるエミッタ電極に電気的に接続される。
ｎ＋型ソース層１３（ｎ＋型エミッタ層とも称する）が、アクティブトレンチゲート１１の幅方向の両側でアクティブトレンチ絶縁膜１１ｂに接触して設けられる。ｎ＋型ソース層１３は、ｎ型不純物として、たとえば、ヒ素またはリンなどを有する半導体層である。ｎ型不純物の濃度は、たとえば、１．０×１０１７／ｃｍ３以上、かつ、１．０×１０２０／ｃｍ３以下である。ｎ＋型ソース層１３は、アクティブトレンチゲート１１の延伸方向に沿って、ｐ＋型コンタクト層１４と交互に設けられる。
ｐ＋型コンタクト層１４は、隣り合う２つのダミートレンチゲート１２の間にも設けられる。ｐ＋型コンタクト層１４は、ｐ型不純物として、たとえば、ボロンまたはアルミなどを有する半導体層である。ｐ型不純物の濃度は、たとえば、１．０×１０１５／ｃｍ３以上、かつ、１．０×１０２０／ｃｍ３以下である。
図３に例が示されるように、半導体装置１００または半導体装置１０１のＩＧＢＴ領域１０では、アクティブトレンチゲート１１とダミートレンチゲート１２とが、それぞれ３本ずつ交互に並ぶ構成となっている。すなわち、ＩＧＢＴ領域１０では、アクティブトレンチゲート１１の組とダミートレンチゲート１２の組とが交互に並ぶ構成となっている。
図３では、１つのアクティブトレンチゲート１１の組に含まれるアクティブトレンチゲート１１の数が３となっているが、アクティブトレンチゲート１１の数は１以上であればよい。また、１つのダミートレンチゲート１２の組に含まれるダミートレンチゲート１２の数は１以上であってもよく、ダミートレンチゲート１２の数が０であってもよい。すなわち、ＩＧＢＴ領域１０に設けられるトレンチのすべてがアクティブトレンチゲート１１であってもよい。
図４は、半導体装置１００または半導体装置１０１の図３におけるＡ－Ａ断面に対応する断面図であり、具体的には、ＩＧＢＴ領域１０の断面図である。
半導体装置１００または半導体装置１０１は、半導体基板からなるｎ－型ドリフト層１を有している。ｎ－型ドリフト層１は、ｎ型不純物として、たとえば、ヒ素またはリンなどを有する半導体層であり、ｎ型不純物の濃度は、たとえば、１．０×１０１２／ｃｍ３以上、かつ、１．０×１０１５／ｃｍ３以下である。
半導体基板は、図４においては、ｎ＋型ソース層１３およびｐ＋型コンタクト層１４からｐ型コレクタ層１６までの範囲の構成に相当する。
図４においてｎ＋型ソース層１３およびｐ＋型コンタクト層１４の紙面上端（Ｚ軸正方向側）を半導体基板の第１の主面、ｐ型コレクタ層１６の紙面下端（Ｚ軸負方向側）を半導体基板の第２の主面と呼ぶ。半導体基板の第１の主面は、半導体装置１００のおもて面側の主面であり、半導体基板の第２の主面は、半導体装置１００の裏面側の主面である。
半導体装置１００は、セル領域であるＩＧＢＴ領域１０において、第１の主面と第１の主面に対向する第２の主面との間にｎ－型ドリフト層１を有している。
図４に例が示されるように、ＩＧＢＴ領域１０では、ｎ－型ドリフト層１の第１の主面側に、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型キャリア蓄積層２が設けられている。
ｎ型キャリア蓄積層２は、ｎ型不純物として、たとえば、ヒ素またはリンなどを有する半導体層であり、ｎ型不純物の濃度は、たとえば、１．０×１０１３／ｃｍ３以上、かつ、１．０×１０１７／ｃｍ３以下である。
なお、半導体装置１００または半導体装置１０１は、ｎ型キャリア蓄積層２が設けられずに、図４で示されるｎ型キャリア蓄積層２の領域にもｎ－型ドリフト層１が設けられる構成であってもよい。
ｎ型キャリア蓄積層２が設けられることによって、ＩＧＢＴ領域１０に電流が流れた際の通電損失を低減することができる。
なお、ｎ型キャリア蓄積層２とｎ－型ドリフト層１とを合わせてドリフト層と呼んでもよい。
ｎ型キャリア蓄積層２は、ｎ－型ドリフト層１を構成する半導体基板に、ｎ型不純物をイオン注入し、その後アニール処理によって、注入されたｎ型不純物をｎ－型ドリフト層１である半導体基板内に拡散させることで形成される。
ｎ型キャリア蓄積層２の第１の主面側の表層には、ｐ型ベース層１５が設けられている。ｐ型ベース層１５は、ｐ型不純物として、たとえば、ボロンまたはアルミなどを有する半導体層であり、ｐ型不純物の濃度は、たとえば、１．０×１０１２／ｃｍ３、かつ、１．０×１０１９／ｃｍ３以下である。ｐ型ベース層１５は、アクティブトレンチゲート１１のアクティブトレンチ絶縁膜１１ｂに接触している。
ｐ型ベース層１５の第１の主面側の表層において、アクティブトレンチゲート１１のアクティブトレンチ絶縁膜１１ｂに接触する領域にはｎ＋型ソース層１３が設けられ、残りの領域（すなわち、アクティブトレンチ絶縁膜１１ｂには接触しない領域）にはｐ＋型コンタクト層１４が設けられている。
ｎ＋型ソース層１３およびｐ＋型コンタクト層１４は、半導体基板の第１の主面を構成している。なお、ｐ＋型コンタクト層１４は、ｐ型ベース層１５よりもｐ型不純物の濃度が高い領域であり、ｐ＋型コンタクト層１４とｐ型ベース層１５とを区別する必要がある場合にはそれぞれを個別に呼称してよく、ｐ＋型コンタクト層１４とｐ型ベース層１５とを合わせてｐ型ベース層と呼んでもよい。
また、半導体装置１００または半導体装置１０１は、ｎ－型ドリフト層１の第２の主面側に、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型バッファ層３が設けられている。
ｎ型バッファ層３は、半導体装置１００がオフ状態のときにｐ型ベース層１５から第２の主面側に伸びる空乏層がパンチスルーすることを抑制するために設けられる。
ｎ型バッファ層３は、たとえば、リン（Ｐ）またはプロトン（Ｈ＋）を注入して形成してよく、リン（Ｐ）およびプロトン（Ｈ＋）の両方を注入して形成してもよい。ｎ型バッファ層３のｎ型不純物の濃度は、たとえば、１．０×１０１２／ｃｍ３以上、かつ、１．０×１０１８／ｃｍ３以下である。
なお、半導体装置１００または半導体装置１０１は、ｎ型バッファ層３が設けられずに、図４で示されたｎ型バッファ層３の領域にもｎ－型ドリフト層１が設けられた構成であってもよい。ｎ型バッファ層３とｎ－型ドリフト層１とを合わせてドリフト層と呼んでもよい。
半導体装置１００または半導体装置１０１は、ｎ型バッファ層３の第２の主面側に、ｐ型コレクタ層１６が設けられている。すなわち、ｎ－型ドリフト層１と第２の主面との間に、ｐ型コレクタ層１６が設けられている。
ｐ型コレクタ層１６は、ｐ型不純物として、たとえば、ボロンまたはアルミなどを有する半導体層であり、ｐ型不純物の濃度は、たとえば、１．０×１０１６／ｃｍ３以上、かつ、１．０×１０２０／ｃｍ３以下である。
ｐ型コレクタ層１６は、半導体基板の第２の主面を構成している。ｐ型コレクタ層１６は、ＩＧＢＴ領域１０だけでなく、終端領域３０にも設けられており、ｐ型コレクタ層１６のうち終端領域３０に設けられた部分は、ｐ型終端コレクタ層１６ａ（後述）を構成している。また、ｐ型コレクタ層１６は、ＩＧＢＴ領域１０からダイオード領域２０に一部がはみ出して設けられてもよい。
図４に例が示されるように、半導体装置１００または半導体装置１０１は、半導体基板の第１の主面からｐ型ベース層１５を貫通し、ｎ－型ドリフト層１に達するトレンチが形成されている。トレンチ内にアクティブトレンチ絶縁膜１１ｂを介してアクティブトレンチ電極１１ａが設けられることで、アクティブトレンチゲート１１が構成されている。アクティブトレンチ電極１１ａは、アクティブトレンチ絶縁膜１１ｂを介してｎ－型ドリフト層１に対向している。
また、トレンチ内にダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａが設けられることで、ダミートレンチゲート１２が構成されている。ダミートレンチ電極１２ａは、ダミートレンチ絶縁膜１２ｂを介してｎ－型ドリフト層１に対向している。
アクティブトレンチゲート１１のアクティブトレンチ絶縁膜１１ｂは、ｐ型ベース層１５およびｎ＋型ソース層１３に接触している。アクティブトレンチ電極１１ａにゲート駆動電圧が印加されると、アクティブトレンチゲート１１のアクティブトレンチ絶縁膜１１ｂに接触するｐ型ベース層１５にチャネルが形成される。
図４に例が示されるように、アクティブトレンチゲート１１のアクティブトレンチ電極１１ａの上面には層間絶縁膜４が設けられている。半導体基板の第１の主面のうちの層間絶縁膜４が設けられていない領域の上面、および、層間絶縁膜４の上面には、バリアメタル５が形成されている。
バリアメタル５は、たとえば、チタン（Ｔｉ）を含む導電体であってよく、たとえば、窒化チタンであってよく、チタンとシリコン（Ｓｉ）とを合金化させたＴｉＳｉであってよい。図４に例が示されるように、バリアメタル５は、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａにオーミック接触し、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａと電気的に接続されている。バリアメタル５の上面には、エミッタ電極６が設けられる。
エミッタ電極６は、たとえば、アルミニウムシリコン合金（Ａｌ―Ｓｉ系合金）などのアルミ合金で形成されてもよく、アルミ合金で形成された電極上に、無電解めっき、または、電解めっきでめっき膜が形成された複数層の金属膜からなる電極であってもよい。無電解めっき、または、電解めっきで形成されるめっき膜は、たとえば、ニッケル（Ｎｉ）めっき膜であってよい。
また、隣接する層間絶縁膜４間などの微細な領域であって、エミッタ電極６では良好な埋め込みが得られない領域がある場合には、エミッタ電極６よりも埋込性が良好なタングステンを微細な領域に配置して、当該タングステンの上面にエミッタ電極６が設けられてもよい。
なお、バリアメタル５を設けずに、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａの上面にエミッタ電極６を設けてもよい。また、ｎ＋型ソース層１３などのｎ型の半導体層の上面のみにバリアメタル５を設けてもよい。バリアメタル５とエミッタ電極６とを合わせてエミッタ電極と呼んでよい。
なお、図４では、ダミートレンチゲート１２のダミートレンチ電極１２ａの上面には層間絶縁膜４が設けられていないが、層間絶縁膜４をダミートレンチゲート１２のダミートレンチ電極１２ａの上面に形成してもよい。層間絶縁膜４がダミートレンチゲート１２のダミートレンチ電極１２ａの上面に形成された場合には、別の断面においてエミッタ電極６とダミートレンチ電極１２ａとを電気的に接続すればよい。
ｐ型コレクタ層１６の第２の主面側には、コレクタ電極７が設けられる。コレクタ電極７は、エミッタ電極６と同様、アルミ合金またはアルミ合金とめっき膜とで構成されていてもよい。また、コレクタ電極７は、エミッタ電極６と異なる構成であってもよい。コレクタ電極７は、ｐ型コレクタ層１６にオーミック接触し、ｐ型コレクタ層１６と電気的に接続されている。
図５は、半導体装置１００または半導体装置１０１の図３におけるＢ－Ｂ断面に対応する断面図であり、具体的には、ＩＧＢＴ領域１０の断面図である。
図５に示されたＢ－Ｂ断面に対応する断面図は、図４に示されたＡ－Ａ断面に対応する断面図とは、アクティブトレンチゲート１１に接触しつつ半導体基板の第１の主面側に設けられるｎ＋型ソース層１３が見られない点が異なる。すなわち、図４に例が示されたように、ｎ＋型ソース層１３は、ｐ型ベース層の第１の主面側に選択的に設けられている。なお、ここで言うｐ型ベース層とは、ｐ型ベース層１５とｐ＋型コンタクト層１４とを合わせて呼ぶｐ型ベース層のことである。
＜ダイオード領域の構造について＞
図６は、ＲＣ－ＩＧＢＴにおけるダイオード領域の構成の例を示す平面図である。また、図７および図８は、ＲＣ－ＩＧＢＴにおけるダイオード領域の構成の例を示す断面図である。
図６は、図１に示された半導体装置１００、または、図２に示された半導体装置１０１における破線８３で囲まれた領域の構成を示す図である。以下では、ダイオード領域２０として説明されるが、ダイオード領域２０ａであっても同様である。
図７は、図６に示された構成のＣ－Ｃ断面に対応する断面図であり、図８は、図６に示された構成のＤ－Ｄ断面に対応する断面図である。
ダイオードトレンチゲート２１は、半導体装置の第１の主面に沿ってセル領域であるダイオード領域２０の一端側から対向する他端側に向かって延伸している。ダイオードトレンチゲート２１は、ダイオード領域２０の半導体基板に形成されたトレンチ内にダイオードトレンチ絶縁膜２１ｂを介してダイオードトレンチ電極２１ａが設けられることで構成される。ダイオードトレンチ電極２１ａは、ダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。
隣接する２つのダイオードトレンチゲート２１の間には、ｐ＋型コンタクト層２４およびｐ型アノード層２５が設けられている。ｐ＋型コンタクト層２４は、ｐ型不純物として、たとえば、ボロンまたはアルミなどを有する半導体層であり、ｐ型不純物の濃度は、たとえば、１．０×１０１５／ｃｍ３以上、かつ、１．０×１０２０／ｃｍ３以下である。
ｐ型アノード層２５は、ｐ型不純物として、たとえば、ボロンまたはアルミなどを有する半導体層であり、ｐ型不純物の濃度は、たとえば、１．０×１０１２／ｃｍ３以上、かつ、１．０×１０１９／ｃｍ３である。
ｐ＋型コンタクト層２４とｐ型アノード層２５とは、ダイオードトレンチゲート２１の長手方向（Ｘ軸方向）に交互に設けられている。
図７は、図６におけるＣ－Ｃ断面に対応する断面図であり、具体的には、ダイオード領域２０の断面図である。
半導体装置１００または半導体装置１０１は、ダイオード領域２０（またはダイオード領域２０ａ）においてもＩＧＢＴ領域１０と同じく半導体基板からなるｎ－型ドリフト層１を有している。ダイオード領域２０のｎ－型ドリフト層１とＩＧＢＴ領域１０のｎ－型ドリフト層１とは連続して一体的に構成されたものであり、同一の半導体基板によって構成されている。図７において半導体基板は、ｐ＋型コンタクト層２４からｎ＋型カソード層２６までの範囲の構成に相当する。
図７においてｐ＋型コンタクト層２４の紙面上端（Ｚ軸正方向側）を半導体基板の第１の主面、ｎ＋型カソード層２６の紙面下端（Ｚ軸負方向側）を半導体基板の第２の主面と呼ぶ。ダイオード領域２０の第１の主面とＩＧＢＴ領域１０の第１の主面は同一面であり、ダイオード領域２０の第２の主面とＩＧＢＴ領域１０の第２の主面は同一面である。
図７に例が示されるように、ダイオード領域２０においてもＩＧＢＴ領域１０と同様に、ｎ－型ドリフト層１の第１の主面側にｎ型キャリア蓄積層２が設けられ、ｎ－型ドリフト層１の第２の主面側にｎ型バッファ層３が設けられている。
ダイオード領域２０に設けられるｎ型キャリア蓄積層２およびｎ型バッファ層３は、ＩＧＢＴ領域１０に設けられるｎ型キャリア蓄積層２およびｎ型バッファ層３と同一の構成である。なお、ＩＧＢＴ領域１０およびダイオード領域２０においてｎ型キャリア蓄積層２は必ずしも設ける必要はなく、ＩＧＢＴ領域１０にｎ型キャリア蓄積層２を設ける場合であっても、ダイオード領域２０にはｎ型キャリア蓄積層２を設けない構成としてもよい。また、ＩＧＢＴ領域１０と同じく、ｎ－型ドリフト層１、ｎ型キャリア蓄積層２およびｎ型バッファ層３を合わせてドリフト層と呼んでもよい。
ｎ型キャリア蓄積層２の第１の主面側には、ｐ型アノード層２５が設けられている。ｐ型アノード層２５は、ｎ－型ドリフト層１と第１の主面との間に設けられている。ｐ型アノード層２５は、ＩＧＢＴ領域１０のｐ型ベース層１５とｐ型不純物の濃度を同じ濃度にして、ｐ型アノード層２５とｐ型ベース層１５とを同時に形成してもよい。また、ｐ型アノード層２５のｐ型不純物の濃度を、ＩＧＢＴ領域１０のｐ型ベース層１５のｐ型不純物の濃度よりも低くして、ダイオード動作時にダイオード領域２０に注入される正孔の量を減少させるように構成してもよい。なお、ダイオード動作時に注入される正孔の量を減少させることで、ダイオード動作時のリカバリー損失を低減することができる。
ｐ型アノード層２５の第１の主面側には、ｐ＋型コンタクト層２４が設けられている。ｐ＋型コンタクト層２４のｐ型不純物の濃度は、ＩＧＢＴ領域１０のｐ＋型コンタクト層１４のｐ型不純物と同じ濃度としてもよく、異なる濃度としてもよい。ｐ＋型コンタクト層２４は、半導体基板の第１の主面を構成している。なお、ｐ＋型コンタクト層２４は、ｐ型アノード層２５よりもｐ型不純物の濃度が高い領域であり、ｐ＋型コンタクト層２４とｐ型アノード層２５とを区別する必要がある場合にはそれぞれを個別に呼称してよく、ｐ＋型コンタクト層２４とｐ型アノード層２５とを合わせてｐ型アノード層と呼んでもよい。
ダイオード領域２０には、ｎ型バッファ層３の第２の主面側に、ｎ＋型カソード層２６が設けられている。ｎ＋型カソード層２６は、ｎ－型ドリフト層１と第２の主面との間に設けられている。ｎ＋型カソード層２６は、ｎ型不純物として、たとえば、ヒ素またはリンなどを有する半導体層であり、ｎ型不純物の濃度は、たとえば、１．０×１０１６／ｃｍ３以上、かつ、１．０×１０２１／ｃｍ３以下である。
ｎ＋型カソード層２６は、ダイオード領域２０の一部または全部に設けられる。ｎ＋型カソード層２６は、半導体基板の第２の主面を構成している。なお、上述のようにｎ＋型カソード層２６が形成された領域に、さらにｐ型不純物を選択的に注入して、ｎ＋型カソード層２６が形成された領域の一部にｐ型半導体としてｐ型カソード層を設けてもよい。
図７に例が示されるように、ダイオード領域２０には、半導体基板の第１の主面からｐ型アノード層２５を貫通し、ｎ－型ドリフト層１に達するトレンチが形成されている。ダイオード領域２０のトレンチ内にダイオードトレンチ絶縁膜２１ｂを介してダイオードトレンチ電極２１ａが設けられることで、ダイオードトレンチゲート２１が構成されている。ダイオードトレンチ電極２１ａは、ダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。
図７に例が示されるように、ダイオードトレンチ電極２１ａおよびｐ＋型コンタクト層２４の上面には、バリアメタル５が設けられている。バリアメタル５は、ダイオードトレンチ電極２１ａおよびｐ＋型コンタクト層２４とオーミック接触し、ダイオードトレンチ電極およびｐ＋型コンタクト層２４に電気的に接続されている。
バリアメタル５は、ＩＧＢＴ領域１０のバリアメタル５と同一の構成であってよい。バリアメタル５の上面には、エミッタ電極６が設けられる。
ダイオード領域２０に設けられるエミッタ電極６は、ＩＧＢＴ領域１０に設けられたエミッタ電極６と連続して形成されている。なお、ＩＧＢＴ領域１０の場合と同様に、バリアメタル５を設けずに、ダイオードトレンチ電極２１ａおよびｐ＋型コンタクト層２４とエミッタ電極６とをオーミック接触させてもよい。なお、図７では、ダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上面には層間絶縁膜４が設けられていないが、層間絶縁膜４をダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上面に形成してもよい。層間絶縁膜４がダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上面に形成された場合には、別の断面においてエミッタ電極６とダイオードトレンチ電極２１ａとを電気的に接続すればよい。
ｎ＋型カソード層２６の第２の主面側には、コレクタ電極７が設けられる。エミッタ電極６と同様、ダイオード領域２０のコレクタ電極７は、ＩＧＢＴ領域１０に設けられたコレクタ電極７と連続して形成されている。コレクタ電極７は、ｎ＋型カソード層２６にオーミック接触し、ｎ＋型カソード層２６に電気的に接続されている。
図８は、半導体装置１００または半導体装置１０１の図６におけるＤ－Ｄ断面に対応する断面図であり、具体的には、ダイオード領域２０の断面図である。
図８に示されたＤ－Ｄ断面に対応する断面図は、図７に示されたＣ－Ｃ断面に対応する断面図とは、ｐ型アノード層２５とバリアメタル５との間にｐ＋型コンタクト層２４が設けられておらず、ｐ型アノード層２５が半導体基板の第１の主面を構成している点が異なる。すなわち、図７に示されたｐ＋型コンタクト層２４は、ｐ型アノード層２５の第１の主面側に選択的に設けられている。
＜ＩＧＢＴ領域とダイオード領域との境界領域について＞
図９は、ＲＣ－ＩＧＢＴにおけるＩＧＢＴ領域とダイオード領域との境界領域の構成の例を示す断面図である。図９は、図１に示された半導体装置１００または半導体装置１０１におけるＧ－Ｇ断面に対応する断面図である。
図９に例が示されるように、ＩＧＢＴ領域１０の第２の主面側に設けられたｐ型コレクタ層１６は、ＩＧＢＴ領域１０とダイオード領域２０との境界から距離Ｕ１だけダイオード領域２０側にはみ出して設けられている。
このように、ｐ型コレクタ層１６をダイオード領域２０にはみ出して設けることによって、ダイオード領域２０のｎ＋型カソード層２６とアクティブトレンチゲート１１との距離を大きくすることができる。
そうすると、還流ダイオード動作時にアクティブトレンチ電極１１ａにゲート駆動電圧が印加された場合であっても、ＩＧＢＴ領域１０のアクティブトレンチゲート１１に隣接して形成されるチャネルからｎ＋型カソード層２６に電流が流れることを抑制することができる。
距離Ｕ１は、たとえば、１００μｍであってよい。なお、ＲＣ－ＩＧＢＴである半導体装置１００または半導体装置１０１の用途によっては、距離Ｕ１がゼロまたは１００μｍよりも小さい距離であってもよい。
＜終端領域の構造について＞
図１０および図１１は、ＲＣ－ＩＧＢＴにおける終端領域の構成の例を示す断面図である。図１０は、図１または図２におけるＥ－Ｅ断面に対応する断面図であり、具体的には、ＩＧＢＴ領域１０から終端領域３０にかけての断面図である。また、図１１は、図１におけるＦ－Ｆ断面に対応する断面図であり、具体的には、ダイオード領域２０から終端領域３０にかけての断面図である。
図１０および図１１に例が示されるように、半導体装置１００の終端領域３０は、半導体基板の第１の主面と第２の主面との間にｎ－型ドリフト層１を有している。終端領域３０の第１の主面および第２の主面はそれぞれ、ＩＧＢＴ領域１０およびダイオード領域２０の第１の主面および第２の主面と同一面である。また、終端領域３０のｎ－型ドリフト層１は、ＩＧＢＴ領域１０およびダイオード領域２０のｎ－型ドリフト層１それぞれと同一構成であり、連続して一体的に形成されている。
ｎ－型ドリフト層１の第１の主面側、すなわち、半導体基板の第１の主面とｎ－型ドリフト層１との間には、ｐ型終端ウェル層３１が設けられている。ｐ型終端ウェル層３１は、ｐ型不純物として、たとえば、ボロンまたはアルミなどを有する半導体層であり、ｐ型不純物の濃度は、たとえば、１．０×１０１４／ｃｍ３以上、かつ、１．０×１０１９／ｃｍ３以下である。
ｐ型終端ウェル層３１は、ＩＧＢＴ領域１０およびダイオード領域２０が含まれるセル領域を囲んで設けられている。ｐ型終端ウェル層３１は複数のリング状に設けられており、ｐ型終端ウェル層３１が設けられる数は、半導体装置１００または半導体装置１０１の耐圧設計によって適宜選択される。
また、ｐ型終端ウェル層３１のさらに外縁側には、ｎ＋型チャネルストッパ層３２が設けられている。ｎ＋型チャネルストッパ層３２は、ｐ型終端ウェル層３１を囲んでいる。
ｎ－型ドリフト層１と半導体基板の第２の主面との間には、ｐ型終端コレクタ層１６ａが設けられている。ｐ型終端コレクタ層１６ａは、セル領域に設けられるｐ型コレクタ層１６と連続して一体的に形成されている。したがって、ｐ型終端コレクタ層１６ａを含めてｐ型コレクタ層１６と呼んでもよい。
また、図１に示された半導体装置１００のようにダイオード領域２０が終端領域３０と隣接して設けられる構成では、図１１に例が示されるように、ｐ型終端コレクタ層１６ａは、ダイオード領域２０側の端部が距離Ｕ２だけダイオード領域２０にはみ出して設けられている。
このように、ｐ型終端コレクタ層１６ａがダイオード領域２０にはみ出して設けられることによって、ダイオード領域２０のｎ＋型カソード層２６とｐ型終端ウェル層３１との距離を大きくすることができ、ｐ型終端ウェル層３１がダイオードのアノードとして動作することを抑制することができる。距離Ｕ２は、たとえば、１００μｍであってよい。
半導体基板の第２の主面上には、コレクタ電極７が設けられている。コレクタ電極７は、ＩＧＢＴ領域１０およびダイオード領域２０を含むセル領域から終端領域３０まで連続して一体的に形成されている。一方、終端領域３０の半導体基板の第１の主面上には、セル領域から連続しているエミッタ電極６と、エミッタ電極６とは分離された終端電極６ａとが設けられる。
エミッタ電極６と終端電極６ａとは、半絶縁性膜３３を介して電気的に接続されている。半絶縁性膜３３は、たとえば、ｓｉｎＳｉＮ（ｓｅｍｉ－ｉｎｓｕｌａｔｉｎｇ Ｓｉｌｉｃｏｎ Ｎｉｔｒｉｄｅ：半絶縁性シリコン窒化膜）であってよい。
終端電極６ａとｐ型終端ウェル層３１およびｎ＋型チャネルストッパ層３２とは、終端領域３０の第１の主面上に設けられた層間絶縁膜４に形成されたコンタクトホールを介して電気的に接続されている。
また、終端領域３０には、エミッタ電極６、終端電極６ａおよび半絶縁性膜３３を覆って終端保護膜３４が設けられている。終端保護膜３４は、たとえば、ポリイミドで形成してよい。
＜温度センスダイオードの構造について＞
図１２は、温度センスダイオード（温度検知ダイオード）の構造の例を示す断面図である。図１２に例が示されるように、温度センスダイオード２００は、ｐ型拡散層２０２の上面に形成される。なお、ｐ型拡散層２０２は、ｎ－型ドリフト層１の表層に形成され、ｎ－型ドリフト層１の下面には、ｎ型バッファ層３が形成される。さらに、ｎ型バッファ層３の下面にはｐ＋型コレクタ層２０４が形成され、ｐ＋型コレクタ層２０４の下面には電極層２０６が形成される。
温度センスダイオード２００は、ｐ型拡散層２０２の上面に形成された層間絶縁膜２０８ａと、層間絶縁膜２０８ａの上面に部分的に形成されたｐ＋型アノード層２１０と、ｐ＋型アノード層２１０に隣接しつつ層間絶縁膜２０８ａの上面に部分的に形成されたｐ型ドリフト層２１２と、ｐ型ドリフト層２１２に挟まれつつ層間絶縁膜２０８ａの上面に部分的に形成されたｎ＋型カソード層２１４と、ｐ＋型アノード層２１０の上面の一部、ｐ型ドリフト層２１２の上面、および、ｎ＋型カソード層２１４の上面の一部を覆って形成された層間絶縁膜２０８ｂと、層間絶縁膜２０８ｂから露出するｐ＋型アノード層２１０の上面に接触して形成されたアノード電極２１６と、層間絶縁膜２０８ｂから露出するｎ＋型カソード層２１４の上面に接触して形成されたカソード電極２１８とを備える。なお、ここでは図示されないが、電極と層間絶縁膜との間の界面、電極とＰｏｌｙＳｉ層との間の界面には、バリアメタルが形成されてもよい。
ＩＧＢＴの素子温度を検知するためのダイオードが、Ｓｉ基板上の層間絶縁膜２０８ａの上面に、ポリシリコン（ＰｏｌｙＳｉ）膜を使って構成される。そのため、温度検知（温度センス）ダイオードが形成される箇所が段差を形成し、当該段差に起因して、残渣異物が生じる、写真製版時のレジスト塗布にムラが生じる、デフォーカスが生じるなどの問題が生じる場合がある。
図１３は、温度センスダイオードの構造の他の例を示す断面図である。図１３に例が示されるように、温度センスダイオードは、ｐ型拡散層２０２内に形成される。なお、ｐ型拡散層２０２は、ｎ－型ドリフト層１の表層に形成され、ｎ－型ドリフト層１の下面には、ｎ型バッファ層３が形成される。さらに、ｎ型バッファ層３の下面にはｐ＋型コレクタ層２０４が形成され、ｐ＋型コレクタ層２０４の下面には電極層２０６が形成される。
温度センスダイオードは、ｐ型拡散層２０２の表層に拡散して形成されたｎ型ウェル拡散層２２０と、ｎ型ウェル拡散層２２０の表層に拡散して形成されたｐ＋型アノード層２２２と、ｐ＋型アノード層２２２と離間しつつｎ型ウェル拡散層２２０の表層に拡散して形成されたｎ＋型カソード層２２４と、ｐ＋型アノード層２２２の上面の一部、および、ｎ＋型カソード層２２４の上面の一部を覆って形成された層間絶縁膜２２６と、層間絶縁膜２２６から露出するｐ＋型アノード層２２２の上面に接触して形成されたアノード電極２１６と、層間絶縁膜２２６から露出するｎ＋型カソード層２２４の上面に接触して形成されたカソード電極２１８とを備える。なお、ここでは図示されないが、電極と層間絶縁膜との間の界面、電極とＰｏｌｙＳｉ層との間の界面には、バリアメタルが形成されてもよい。
ＩＧＢＴの素子温度を検知するためのダイオードが、Ｓｉ基板内に構成される。隣接するＩＧＢＴ素子との干渉を抑制しつつ、Ｎ型ウェル拡散層２２０による接合分離の中に温度センスダイオードが構築されている。
このような構造であれば、層間絶縁膜の上面にＰｏｌｙＳｉ膜で構成される温度センスダイオードの場合に比べて、段差を軽減することができる。
しかしながら、このような構造においては、ｐ＋型アノード層２２２、Ｎ型ウェル拡散層２２０およびＰ型拡散層２０２で構成される寄生ＰＮＰバイポーラトランジスタが存在する。当該寄生ＰＮＰバイポーラトランジスタが動作すると、温度センスダイオードとしての特性が変動してしまう。そのため、当該寄生ＰＮＰバイポーラトランジスタの動作を抑制する必要があり、そのためには、Ｎ型ウェル拡散層２２０を十分に深く形成するなどの対策が考えられるが、完全に寄生ＰＮＰバイポーラトランジスタ動作を抑制することは難しい。
図１４は、本実施の形態に関する、温度検知領域における温度センスダイオードの構成の例を示す断面図である。図１４に例が示されるように、温度センスダイオードは、ｐ型拡散層２０２内に形成される。なお、ｐ型拡散層２０２は、ｎ－型ドリフト層１の表層に形成され、ｎ－型ドリフト層１の下面には、ｎ型バッファ層３が形成される。さらに、ｎ型バッファ層３の下面にはｐ＋型コレクタ層２０４が形成され、ｐ＋型コレクタ層２０４の下面には電極層２０６が形成される。
温度センスダイオードは、ｐ型拡散層２０２の表層に拡散して形成されたｎ型ウェル拡散層２２０と、ｎ型ウェル拡散層２２０の表層に拡散して形成されたｎ＋型カソード層２２４と、ｎ型ウェル拡散層２２０の上面の一部、および、ｎ＋型カソード層２２４の上面の一部を覆って形成された層間絶縁膜２２６と、層間絶縁膜２２６から露出するｎ型ウェル拡散層２２０の上面に接触して形成されたアノード電極２１６と、層間絶縁膜２２６から露出するｎ＋型カソード層２２４の上面に接触して形成されたカソード電極２１８とを備える。
なお、ここでは図示されないが、電極と層間絶縁膜との間の界面、電極とＰｏｌｙＳｉ層との間の界面には、バリアメタルが形成されてもよい。ただし、アノード電極２１６とｎ型ウェル拡散層２２０とが接触するショットキー接合面は、接合する電極材によってショットキーダイオードのバリア障壁高さが変わる。そのため、要求される温度センスダイオードの特性に応じて電極が選択される。電極は、たとえば、ＡｌまたはＡｌ系合金が望ましい。
上記のように、アノード電極２１６がｎ型ウェル拡散層２２０と直接接触することで、ｎ型ウェル拡散層２２０とｎ＋型カソード層２２４とでショットキーダイオードが構成される。ショットキーダイオードは電子のみで駆動されるユニポーラ動作となるため、寄生ＰＮＰバイポーラトランジスタの動作を抑制することができる。
ここで、ｐ型拡散層２０２はＩＧＢＴ領域１０のｐ型ベース層１５と同時に形成されることで、ｐ型ベース層１５と同じ深さかつ同じ濃度となってよい。
また、ｐ型拡散層２０２は終端領域３０のｐ型終端ウェル層３１と同時に形成されることで、ｐ型終端ウェル層３１と同じ深さかつ同じ濃度となってよい。
また、ｎ＋型カソード層２２４は、ＩＧＢＴ領域１０のｎ＋型ソース層１３と同時に形成されることで、ｎ＋型ソース層１３と同じ深さかつ同じ濃度となってよい。
これらを組み合わせることで、温度センスダイオードを形成するための追加工程をｎ型ウェル拡散層２２０の形成工程のみとすることができる。そのため、温度センスダイオードを作るための工数増加を抑制することができる。
＜第２の実施の形態＞
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図１５は、本実施の形態に関する温度センスダイオードの構成の例を示す断面図である。図１５に例が示されるように、温度センスダイオードは、ｐ型拡散層２０２内に形成される。なお、ｐ型拡散層２０２は、ｎ－型ドリフト層１の表層に形成され、ｎ－型ドリフト層１の下面には、ｎ型バッファ層３が形成される。さらに、ｎ型バッファ層３の下面にはｐ＋型コレクタ層２０４が形成され、ｐ＋型コレクタ層２０４の下面には電極層２０６が形成される。
温度センスダイオードは、ｐ型拡散層２０２の表層に拡散して形成されたｎ型ウェル拡散層２２０と、ｎ型ウェル拡散層２２０の表層に拡散して形成されたｐ＋型アノード層２２８と、ｐ＋型アノード層２２８と離間しつつｎ型ウェル拡散層２２０の表層に拡散して形成されたｎ＋型カソード層２２４と、ｎ型ウェル拡散層２２０の上面の一部、ｐ＋型アノード層２２８の上面の一部、および、ｎ＋型カソード層２２４の上面の一部を覆って形成された層間絶縁膜２２６と、層間絶縁膜２２６から露出するｎ型ウェル拡散層２２０の上面およびｐ＋型アノード層２２８の上面に接触して形成されたアノード電極２１６と、層間絶縁膜２２６から露出するｎ＋型カソード層２２４の上面に接触して形成されたカソード電極２１８とを備える。
ｐ＋型アノード層２２８は、ｎ型ウェル拡散層２２０とアノード電極２１６とが接触するショットキー接合面の、平面視における端部を覆うように形成されている。このように形成することで、ショットキー接合の耐圧を安定させることができる。
ショットキー接合から流れる電流の経路となるｐ＋型アノード層２２８の、上記のショットキー接合面における端部間の間隔は、ｐ＋型アノード層２２８とｎ型ウェル拡散層２２０とで構成されるダイオードが動作しない程度に十分広いものとする。
また、ｐ＋型アノード層２２８は、ＩＧＢＴ領域１０に形成されるｐ＋型コンタクト層１４と同時に形成されることで、ｐ＋型コンタクト層１４と同じ深さかつ同じ濃度となってよい。そうすることで、工程の追加をせずに、上記の構成を製造することができる。
＜第３の実施の形態＞
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図１６は、本実施の形態に関する温度センスダイオードの構成の例を示す断面図である。図１６に例が示されるように、温度センスダイオードは、ｐ型拡散層２０２内に形成される。なお、ｐ型拡散層２０２は、ｎ－型ドリフト層１の表層に形成され、ｎ－型ドリフト層１の下面には、ｎ型バッファ層３が形成される。さらに、ｎ型バッファ層３の下面にはｐ＋型コレクタ層２０４が形成され、ｐ＋型コレクタ層２０４の下面には電極層２０６が形成される。
温度センスダイオードは、ｐ型拡散層２０２の表層に拡散して形成されたｎ型ウェル拡散層２２０と、ｎ型ウェル拡散層２２０の表層に拡散して形成されたｎ＋型カソード層２２４と、ｎ型ウェル拡散層２２０の上面の一部、ｐ型拡散層２０２の上面の一部、および、ｎ＋型カソード層２２４の上面の一部を覆って形成された層間絶縁膜２２６と、層間絶縁膜２２６から露出するｎ型ウェル拡散層２２０の上面に接触して形成されたアノード電極２１６と、層間絶縁膜２２６から露出するｎ＋型カソード層２２４の上面に接触して形成されたカソード電極２１８と、層間絶縁膜２２６から露出するｐ型拡散層２０２の上面に接触して形成されたエミッタ電極６とを備える。なお、アノード電極２１６およびカソード電極２１８は、エミッタ電極６と同時に形成されてよく、かつ、同じ厚みであってよい。
このような構成によれば、ｐ型拡散層２０２をＩＧＢＴのエミッタ電極６と接続することで、接合分離を安定させることができ、より温度センスダイオードの特性を安定させることができる。
図１７は、本実施の形態に関する温度センスダイオードの構成の他の例を示す断面図である。図１７に例が示されるように、温度センスダイオードは、ｐ型拡散層２０２内に形成される。なお、ｐ型拡散層２０２は、ｎ－型ドリフト層１の表層に形成され、ｎ－型ドリフト層１の下面には、ｎ型バッファ層３が形成される。さらに、ｎ型バッファ層３の下面にはｐ＋型コレクタ層２０４が形成され、ｐ＋型コレクタ層２０４の下面には電極層２０６が形成される。
温度センスダイオードは、ｐ型拡散層２０２の表層に拡散して形成されたｎ型ウェル拡散層２２０と、ｎ型ウェル拡散層２２０の表層に拡散して形成されたｎ＋型カソード層２２４と、ｎ型ウェル拡散層２２０の上面の一部、ｐ型拡散層２０２の上面の一部、および、ｎ＋型カソード層２２４の上面の一部を覆って形成された層間絶縁膜２２６と、層間絶縁膜２２６から露出するｎ型ウェル拡散層２２０の上面に接触して形成されたアノード電極２１６と、層間絶縁膜２２６から露出するｎ＋型カソード層２２４の上面、および、層間絶縁膜２２６から露出するｐ型拡散層２０２の上面に接触して形成されたエミッタ電極６ｂとを備える。なお、アノード電極２１６は、エミッタ電極６ｂと同時に形成されてよく、かつ、同じ厚みであってよい。
このような構成によれば、カソード電極をＩＧＢＴのエミッタ電極６ｂの一部として構成することができる。
＜以上に記載された実施の形態によって生じる効果について＞
次に、以上に記載された実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。すなわち、以下では便宜上、対応づけられる具体的な構成のうちのいずれか１つのみが代表して記載される場合があるが、代表して記載された具体的な構成が対応づけられる他の具体的な構成に置き換えられてもよい。
また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
以上に記載された実施の形態によれば、半導体装置は、温度検知領域と、温度検知領域を平面視で少なくとも部分的に囲むＩＧＢＴ領域１０（スイッチング素子領域に対応）と、信号パッド領域４０とを備える。温度検知領域には、第２の導電型の拡散層と、第１の導電型のウェル層と、第１の導電型のカソード層とが設けられる。ここで、拡散層は、たとえば、ｐ型拡散層２０２などに対応するものである。また、ウェル層は、たとえば、ｎ型ウェル拡散層２２０などに対応するものである。また、カソード層は、たとえば、ｎ＋型カソード層２２４などに対応するものである。ｐ型拡散層２０２は、第１の導電型のドリフト層の表層に設けられる。ここで、ドリフト層は、たとえば、ｎ－型ドリフト層１などに対応するものである。ｎ型ウェル拡散層２２０は、ｐ型拡散層２０２の表層に設けられる。また、ｎ型ウェル拡散層２２０は、アノード電極２１６と電気的に接続される。ｎ＋型カソード層２２４は、ｎ型ウェル拡散層２２０の表層に設けられる。また、ｎ＋型カソード層２２４は、カソード電極２１８と電気的に接続される。ここで、ｎ＋型カソード層２２４は、ｎ型ウェル拡散層２２０よりも高い不純物濃度である。そして、ＩＧＢＴ領域１０には、第２の導電型のベース層と、第１の導電型のソース層と、複数のトレンチと、ゲート電極とが設けられる。ここで、ベース層は、たとえば、ｐ型ベース層１５などに対応するものである。また、ソース層は、たとえば、ｎ＋型ソース層１３などに対応するものである。また、ゲート電極は、たとえば、アクティブトレンチ電極１１ａまたはダミートレンチ電極１２ａなどに対応するものである。ｐ型ベース層１５は、第１の導電型の半導体層の表層に設けられる。ここで、半導体層は、たとえば、ｎ－型ドリフト層１またはｎ型キャリア蓄積層２などに対応するものである。ｎ＋型ソース層１３は、ｐ型ベース層１５の表層に部分的に設けられる。複数のトレンチは、ｐ型ベース層１５の上面からｎ－型ドリフト層１の内部に至って設けられる。アクティブトレンチ電極１１ａは、トレンチ内においてアクティブトレンチ絶縁膜１１ｂに囲まれて設けられる。そして、信号パッド領域４０には、アノード電極２１６と電気的に接続されるアノードパッドと、カソード電極２１８と電気的に接続されるカソードパッドとが設けられる。ここで、アノードパッドは、たとえば、温度センスダイオードパッド４１ｄなどに対応するものである。また、カソードパッドは、たとえば、温度センスダイオードパッド４１ｅなどに対応するものである。
このような構成によれば、温度センスダイオードをユニポーラ動作するショットキーダイオードとすることで、寄生バイポーラトランジスタの動作を抑制し、温度センスダイオードの特性ばらつきを抑制することができる。その結果、温度検出の精度を高めることができる。
なお、上記の構成に本願明細書に例が示された他の構成を適宜追加した場合、すなわち、上記の構成としては言及されなかった本願明細書中の他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
また、以上に記載された実施の形態によれば、温度検知領域には、第２の導電型のアノード層が設けられる。ここで、アノード層は、たとえば、ｐ＋型アノード層２２８などに対応するものである。ｐ＋型アノード層２２８は、ｎ型ウェル拡散層２２０とアノード電極２１６とが接触するショットキー接合部分において、平面視でショットキー接合部分の端部に設けられる。このような構成によれば、ショットキー接合部分の端部をｐ＋型アノード層２２８で覆うことができるため、ショットキー接合の耐圧を安定させることができる。
また、以上に記載された実施の形態によれば、ＩＧＢＴ領域１０において、ｎ＋型ソース層１３は、エミッタ電極６に電気的に接続される。そして、温度検知領域において、ｐ型拡散層２０２は、エミッタ電極６に接続される。このような構成によれば、接合分離を構成するｐ型拡散層２０２をエミッタ電極６と同電位とすることで、接合分離を安定させることができる。よって、温度センスダイオードの特性を安定させることができる。
また、以上に記載された実施の形態によれば、半導体装置は、ＩＧＢＴ領域１０と隣接して設けられるダイオード領域２０（または、ダイオード領域２０ａ）を備える。そして、温度検知領域は、ＩＧＢＴ領域１０に取り囲まれて設けられる。このような構成によれば、温度検知領域がＩＧＢＴ領域１０に囲まれる位置に配置されるＲＣ－ＩＧＢＴであっても、温度センスダイオードの特性ばらつきを抑制することができる。
また、以上に記載された実施の形態によれば、半導体装置は、温度検知領域を平面視で取り囲むダイオード領域２０（または、ダイオード領域２０ａ）を備える。そして、ＩＧＢＴ領域１０は、ダイオード領域２０（または、ダイオード領域２０ａ）を少なくとも部分的に囲む。このような構成によれば、温度検知領域がダイオード領域２０（または、ダイオード領域２０ａ）に囲まれる位置に配置されるＲＣ－ＩＧＢＴであっても、温度センスダイオードの特性ばらつきを抑制することができる。また、ダイオード動作時の温度を検出することができる。
＜以上に記載された実施の形態の変形例について＞
以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、限定的なものではないものとする。
したがって、例が示されていない無数の変形例と均等物とが、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態における構成要素と組み合わせる場合が含まれるものとする。
また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」の構成要素が備えられる、と記載された場合に、当該構成要素が「１つ以上」備えられていてもよいものとする。
さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
また、以上に記載された実施の形態では、ＩＧＢＴ領域１０とダイオード領域２０とが設けられる半導体装置が示されたが、ＩＧＢＴ領域１０における構成がＩＧＢＴから金属－酸化膜－半導体電界効果トランジスタ（ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、すなわち、ＭＯＳＦＥＴ）に置き換えられた場合である場合も想定することができるものとする。すなわち、ＩＧＢＴ領域１０に対応する領域に設けられる構成は、ＩＧＢＴおよびＭＯＳＦＥＴを含むスイッチング素子であればよい。
また、本願明細書における説明は、本技術に関連するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
１ ｎ－型ドリフト層、２ ｎ型キャリア蓄積層、３ ｎ型バッファ層、４，２０８ａ，２０８ｂ，２２６ 層間絶縁膜、５ バリアメタル、６，６ｂ エミッタ電極、６ａ 終端電極、７ コレクタ電極、１０ ＩＧＢＴ領域、１１ アクティブトレンチゲート、１１ａ アクティブトレンチ電極、１１ｂ アクティブトレンチ絶縁膜、１２ ダミートレンチゲート、１２ａ ダミートレンチ電極、１２ｂ ダミートレンチ絶縁膜、１３ ｎ＋型ソース層、１４ ｐ＋型コンタクト層、１５ ｐ型ベース層、１６ ｐ型コレクタ層、１６ａ ｐ型終端コレクタ層、２０，２０ａ ダイオード領域、２１ ダイオードトレンチゲート、２１ａ ダイオードトレンチ電極、２１ｂ ダイオードトレンチ絶縁膜、２４ ｐ＋型コンタクト層、２５ ｐ型アノード層、２６，２１４，２２４ ｎ＋型カソード層、３０ 終端領域、３１ ｐ型終端ウェル層、３２ ｎ＋型チャネルストッパ層、３３ 半絶縁性膜、３４ 終端保護膜、４０ 信号パッド領域、４１ 制御パッド、４１ａ 電流センスパッド、４１ｂ ケルビンエミッタパッド、４１ｃ ゲートパッド、４１ｄ，４１ｅ 温度センスダイオードパッド、５２，５４，２００ 温度センスダイオード、５２ａ，５２ｂ，５４ａ，５４ｂ 配線、８２，８３ 破線、１００，１０１ 半導体装置、２０２ ｐ型拡散層、２０４ ｐ＋型コレクタ層、２０６ 電極層、２１０，２２２，２２８ ｐ＋型アノード層、２１２ ｐ型ドリフト層、２１６ アノード電極、２１８ カソード電極、２２０ ｎ型ウェル拡散層。

Claims (5)

  1. 温度検知領域と、前記温度検知領域を平面視で少なくとも部分的に囲むスイッチング素子領域と、信号パッド領域とを備える半導体装置であり、
    前記温度検知領域には、第１の導電型のドリフト層の表層に設けられる第２の導電型の拡散層と、前記拡散層の表層に設けられ、かつ、アノード電極と電気的に接続される第１の導電型のウェル層と、前記ウェル層の表層に設けられ、かつ、カソード電極と電気的に接続される第１の導電型のカソード層とが設けられ、
    前記カソード層は、前記ウェル層よりも高い不純物濃度であり、
    前記スイッチング素子領域には、第１の導電型の半導体層の表層に設けられる第２の導電型のベース層と、前記ベース層の表層に部分的に設けられる第１の導電型のソース層と、前記ベース層の上面から前記半導体層の内部に至って設けられる複数のトレンチと、前記トレンチ内においてゲート絶縁膜に囲まれて設けられるゲート電極とが設けられ、
    前記信号パッド領域には、前記アノード電極と電気的に接続されるアノードパッドと、前記カソード電極と電気的に接続されるカソードパッドとが設けられる、
    半導体装置。
  2. 請求項１に記載の半導体装置であり、
    前記温度検知領域には、前記ウェル層と前記アノード電極とが接触するショットキー接合部分において、平面視で前記ショットキー接合部分の端部に、第２の導電型のアノード層がさらに設けられる、
    半導体装置。
  3. 請求項１または２に記載の半導体装置であり、
    前記スイッチング素子領域において、前記ソース層は、エミッタ電極に電気的に接続され、
    前記温度検知領域において、前記拡散層は、前記エミッタ電極に接続される、
    半導体装置。
  4. 請求項１から３のうちのいずれか１つに記載の半導体装置であり、
    前記スイッチング素子領域と隣接して設けられるダイオード領域をさらに備え、
    前記温度検知領域は、前記スイッチング素子領域に取り囲まれて設けられる、
    半導体装置。
  5. 請求項１から３のうちのいずれか１つに記載の半導体装置であり、
    前記温度検知領域を平面視で取り囲むダイオード領域をさらに備え、
    前記スイッチング素子領域は、前記ダイオード領域を少なくとも部分的に囲む、
    半導体装置。
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