JP7446198B2 - 半導体装置 - Google Patents

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Description

本開示は、還流ダイオードと絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）を併設した逆導通型半導体装置（ＲＣ－ＩＧＢＴ）に関する。
ＲＣ－ＩＧＢＴは、ＩＧＢＴセルのホール注入効率が高いため、ＩＧＢＴ領域からダイオード領域にホールが注入されることにより、リカバリ損失が大きくなるという問題があった。
この問題に対して、従来、ＩＧＢＴ領域とダイオード領域との間に、ダイオードセルの直下にコレクタ層を配置した構成を有する境界領域が設けられていた（例えば特許文献１）。
特開２０１８－０７３９１１号公報
しかしながら、境界領域はＩＧＢＴとしてもダイオードとしても動作しないため、通電動作に積極的に関与しない無効領域となってしまう。そのため、限られた素子領域の中で、十分な通電能力を確保するために必要な有効動作領域を確保するためには、境界領域を十分に確保することができず、リカバリ損失を低減できないという問題を有していた。
本開示は、上記の問題点を解決するためになされたものであり、ＲＣ－ＩＧＢＴにおいて動作領域を確保しながら、リカバリ損失を低減することを目的とする。
本開示の半導体装置は、第１導電型のドリフト層を含む半導体基板を有し、平面視においてＩＧＢＴ領域とダイオード領域が境界領域を介在して配置された半導体装置であって、前記半導体基板は、第１主面および前記第１主面に対向する第２主面を有し、前記ＩＧＢＴ領域および前記境界領域は、前記ドリフト層の前記第１主面側に形成された第２導電型のベース層と、前記ベース層の前記第１主面側に形成された第１導電型のソース層と、前記ベース層の前記第１主面側において前記ソース層に隣接して形成された、前記ベース層より第２導電型不純物濃度の高い、第２導電型の第１コンタクト層と、前記ドリフト層の前記第２主面側に形成された第２導電型のコレクタ層と、を備え、前記ダイオード領域は、前記ドリフト層の前記第１主面側に形成された第２導電型のアノード層と、前記ドリフト層の前記第２主面側に形成された第１導電型のカソード層と、を備え、平面視において、前記境界領域の単位面積における前記ソース層の占有比率は、前記ＩＧＢＴ領域の単位面積における前記ソース層の占有比率より小さく、前記境界領域の単位面積における前記第１コンタクト層の占有比率は、前記ＩＧＢＴ領域の単位面積における前記第１コンタクト層の占有比率より小さい。
本開示の半導体装置によれば、境界領域の単位面積における第１コンタクト層の占有比率がＩＧＢＴ領域の単位面積における第１コンタクト層の占有比率に比べて小さいため、ＩＧＢＴの動作領域を確保しながらリカバリ損失を低減することが可能である。
ストライプ型のＲＣ－ＩＧＢＴの平面図である。 アイランド型のＲＣ－ＩＧＢＴの平面図である。 ＩＧＢＴ領域の平面図である。 図３のＡ－Ａ´線におけるＩＧＢＴ領域の断面図である。 図３のＢ－Ｂ´線におけるＩＧＢＴ領域の断面図である。 ダイオード領域の平面図である。 図６のＣ－Ｃ´線におけるダイオード領域の断面図である。 図６のＤ－Ｄ´線におけるダイオード領域の断面図である。 実施の形態１のＲＣ－ＩＧＢＴにおけるＩＧＢＴ領域、境界領域、およびダイオード領域の平面図である。 図９のＯ－Ｏ´線におけるＩＧＢＴ領域の断面図である。 図９のＰ－Ｐ´線における実施の形態１の境界領域の断面図である。 図９のＱ－Ｑ´線におけるダイオード領域の断面図である。 図９のＧ－Ｇ´線におけるＩＧＢＴ領域、境界領域、およびダイオード領域の断面図である。 図１または図２のＥ－Ｅ´線におけるＩＧＢＴ領域および終端領域の断面図である。 図１または図２のＦ－Ｆ´線におけるダイオード領域および終端領域の断面図である。 実施の形態２のＲＣ－ＩＧＢＴにおけるＩＧＢＴ領域、境界領域、およびダイオード領域の平面図である。 実施の形態３のＲＣ－ＩＧＢＴにおけるＩＧＢＴ領域、境界領域、およびダイオード領域の平面図である。 図１７のＰ－Ｐ´線における実施の形態３の境界領域の断面図である。 実施の形態４のＲＣ－ＩＧＢＴにおけるＩＧＢＴ領域、境界領域、およびダイオード領域の平面図である。 図１９のＰ－Ｐ´線における実施の形態４の境界領域の断面図である。 実施の形態５のＲＣ－ＩＧＢＴにおけるＩＧＢＴ領域、境界領域、およびダイオード領域の平面図である。 図２１のＰ―Ｐ´線における実施の形態５の境界領域の断面図である。 実施の形態６のＲＣ－ＩＧＢＴにおけるＩＧＢＴ領域、境界領域、およびダイオード領域の平面図である。 図２３のＱ―Ｑ´線における実施の形態６の境界領域の断面図である。
＜Ａ．実施の形態１＞
＜Ａ－１．ＲＣ－ＩＧＢＴの平面構造＞
図１は、実施の形態１の半導体装置であるＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ：逆導通ＩＧＢＴ）１００の平面図である。また、図２は、ＲＣ－ＩＧＢＴ１００とは異なる構成の実施の形態１の半導体装置であるＲＣ－ＩＧＢＴ１０１の平面図である。
ＲＣ－ＩＧＢＴ１００は、ストライプ状に並んだＩＧＢＴ領域１０とダイオード領域２０とを有するため、「ストライプ型」とも称される。ＲＣ－ＩＧＢＴ１０１は、複数のダイオード領域２０の周囲をＩＧＢＴ領域１０が囲む構成であるため、「アイランド型」とも称される。
＜Ａ－２．ストライプ型の平面構造＞
図１を参照して、ストライプ型のＲＣ－ＩＧＢＴ１００の平面構造を説明する。ＲＣ－ＩＧＢＴ１００は、ＩＧＢＴ領域１０、ダイオード領域２０、終端領域３０、パッド領域４０および境界領域５０を備えている。ＲＣ－ＩＧＢＴ１００では、平面視において、ＩＧＢＴ領域１０とダイオード領域２０が境界領域５０を介在して配置されており、このことは後述するＲＣ－ＩＧＢＴ１０１においても同様である。ＩＧＢＴ領域１０、ダイオード領域２０および境界領域５０は、ＲＣ－ＩＧＢＴ１００の一端側から他端側に延伸する。ＩＧＢＴ領域１０とダイオード領域２０は、それらの延伸方向と直交する方向に、境界領域５０を挟んで交互にストライプ状に設けられている。
図１には、３個のＩＧＢＴ領域１０と２個のダイオード領域２０が示され、各ダイオード領域２０は境界領域５０を介してＩＧＢＴ領域１０で挟まれている。しかし、ＩＧＢＴ領域１０とダイオード領域２０の数はこれに限るものではない。ＩＧＢＴ領域１０の数は３個以上でも３個以下でもよく、ダイオード領域２０の数は２個以上でも２個以下でもよい。また、図１におけるＩＧＢＴ領域１０とダイオード領域２０の配置を入れ替えて、全てのＩＧＢＴ領域１０が境界領域５０を介してダイオード領域２０に挟まれた構成であってもよい。また、ＲＣ－ＩＧＢＴ１００は、１つのＩＧＢＴ領域１０と１つのダイオード領域２０が、境界領域５０を介して互いに隣り合って設けられた構成であってもよい。
図１では、ＩＧＢＴ領域１０とダイオード領域２０の間の全ての領域に境界領域５０が設けられている。しかし、境界領域５０はＩＧＢＴ領域１０とダイオード領域２０の間の少なくとも一部に設けられていればよい。境界領域５０はダイオード領域２０と終端領域３０との間に設けられていてもよい。
図１に示されるように、紙面における最も下側のＩＧＢＴ領域１０の紙面における下側に隣接してパッド領域４０が設けられている。パッド領域４０はＲＣ－ＩＧＢＴ１００を制御するための制御パッド４１が設けられる領域である。ＩＧＢＴ領域１０およびダイオード領域２０を合わせてセル領域と呼ぶ。セル領域およびパッド領域４０を合わせた領域の周囲にはＲＣ－ＩＧＢＴ１００の耐圧保持のために終端領域３０が設けられている。終端領域３０には、周知の耐圧保持構造を適宜選択して設けることができる。耐圧保持構造は、ＲＣ－ＩＧＢＴ１００のおもて面側である第１主面側に設けられる。耐圧保持構造は、ｐ型半導体のｐ型終端ウェル層でセル領域を囲ったＦＬＲであってもよいし、濃度勾配をつけたｐ型ウェル層でセル領域を囲ったＶＬＤ（Ｖａｒｉａｔｉｏｎ ｏｆ Ｌａｔｅｒａｌ Ｄｏｐｉｎｇ）であってもよい。ＦＬＲに用いられるリング状のｐ型終端ウェル層の数またはＶＬＤに用いられる濃度分布は、ＲＣ－ＩＧＢＴ１００の耐圧設計に応じて適宜選されればよい。また、パッド領域４０のほぼ全域に亘ってｐ型終端ウェル層が設けられてもよい。パッド領域４０にＩＧＢＴセルまたはダイオードセルが設けられてもよい。
制御パッド４１は、例えば、電流センスパッド４１ａ、ケルビンエミッタパッド４１ｂ、ゲートパッド４１ｃ、および温度センスダイオードパッド４１ｄ，４１ｅである。電流センスパッド４１ａは、ＲＣ－ＩＧＢＴ１００のセル領域に流れる電流を検知するための制御パッドで、ＲＣ－ＩＧＢＴ１００のセル領域に電流が流れる際、セル領域全体に流れる電流の数分の１から数万分の１の電流が流れるように、セル領域の一部のＩＧＢＴセルまたはダイオードセルに電気的に接続された制御パッドである。
ケルビンエミッタパッド４１ｂおよびゲートパッド４１ｃは、ＲＣ－ＩＧＢＴ１００をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド４１ｂはＩＧＢＴセルのｐ型ベース層１５に電気的に接続され、ゲートパッド４１ｃはＩＧＢＴセルのゲートトレンチ電極１１ａに電気的に接続される。ケルビンエミッタパッド４１ｂとｐ型ベース層１５とはｐ＋型コンタクト層１４を介して電気的に接続されてもよい。温度センスダイオードパッド４１ｄ，４１ｅは、ＲＣ－ＩＧＢＴ１００に設けられた温度センスダイオードのアノードおよびカソードに電気的に接続された制御パッドである。温度センスダイオードパッド４１ｄ，４１ｅは、セル領域内に設けられた図示しない温度センスダイオードのアノードとカソードとの間の電圧を測定して、ＲＣ－ＩＧＢＴ１００の温度を測定する。
＜Ａ－３．アイランド型の平面構造＞
図２を参照して、アイランド型のＲＣ－ＩＧＢＴ１０１の平面構造を説明する。
ＲＣ－ＩＧＢＴ１０１は、ＩＧＢＴ領域１０、ダイオード領域２０、終端領域３０、パッド領域４０および境界領域５０を備えている。ダイオード領域２０は、ＲＣ－ＩＧＢＴ１０１内の縦方向（図２の紙面における上下方向）および横方向（図２の紙面における左右方向）にそれぞれ複数並んで配置されている。ダイオード領域２０は、境界領域５０を介して周囲をＩＧＢＴ領域１０に取り囲まれている。つまり、ＩＧＢＴ領域１０内に複数のダイオード領域２０がアイランド状に設けられている。
図２では、縦方向に４列、かつ横方向に２行のマトリクス状に設けられた８個のダイオード領域２０が示されている。しかし、ダイオード領域２０の個数および配置はこれに限らない。ＩＧＢＴ領域１０内に少なくとも１つのダイオード領域２０が点在して設けられ、各ダイオード領域２０がＩＧＢＴ領域１０に囲まれていればよい。
図２には、ＩＧＢＴ領域１０とダイオード領域２０の間の全ての領域に境界領域５０が設けられている。しかし、境界領域５０はＩＧＢＴ領域１０とダイオード領域２０の間の少なくとも一部に設けられていればよい。
図２に示されるように、ＩＧＢＴ領域１０の紙面における下側に隣接してパッド領域４０が設けられている。このパッド領域４０は、ストライプ型のＲＣ－ＩＧＢＴにおけるパッド領域４０と同じ構成であるため、ここでは説明を省略する。
＜Ａ－４．ＩＧＢＴ領域の一般的構造＞
図３は、図１または図２におけるＲＣ－ＩＧＢＴ１００，１０１の破線８２で囲まれたＩＧＢＴ領域１０を拡大した平面図である。
図３に示されるように、ＩＧＢＴ領域１０は、アクティブトレンチゲート１１、ダミートレンチゲート１２、ｎ＋型ソース層１３、およびｐ＋型コンタクト層１４を備えている。
アクティブトレンチゲート１１およびダミートレンチゲート１２は、半導体基板の第１主面からｐ型ベース層１５を貫通してｎ－型ドリフト層１に達する。アクティブトレンチゲート１１とダミートレンチゲート１２をあわせて、単にトレンチゲートとも称する。アクティブトレンチゲート１１とダミートレンチゲート１２とは、ストライプ状に設けられている。ＲＣ－ＩＧＢＴ１００では、アクティブトレンチゲート１１およびダミートレンチゲート１２は、ＩＧＢＴ領域１０の長手方向（図３における紙面左右方向）に延伸しており、ＩＧＢＴ領域１０の長手方向がアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向となっている。一方、ＲＣ－ＩＧＢＴ１０１では、ＩＧＢＴ領域１０に長手方向と短手方向の区別が特段にないが、図２における紙面の左右方向をアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向としてもよく、図２における紙面の上下方向をアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向としてもよい。
アクティブトレンチゲート１１およびダミートレンチゲート１２の延伸方向を第１方向とも称する。言い換えれば、アクティブトレンチゲート１１およびダミートレンチゲート１２は、第１方向に延伸する。そして、アクティブトレンチゲート１１およびダミートレンチゲート１２は、第１方向に直交する第２方向に配列する。
アクティブトレンチゲート１１は、ＩＧＢＴ領域１０の半導体基板に形成されたトレンチの内壁面に形成されたゲートトレンチ絶縁膜１１ｂと、ゲートトレンチ絶縁膜１１ｂを介してトレンチ内に設けられたゲートトレンチ電極１１ａとを備えている。ダミートレンチゲート１２は、半導体基板に形成されたトレンチの内壁面に形成されたダミートレンチ絶縁膜１２ｂと、ダミートレンチ絶縁膜１２ｂを介してトレンチ内に設けられたダミートレンチ電極１２ａとを備えている。アクティブトレンチゲート１１のゲートトレンチ電極１１ａは、ゲートパッド４１ｃに電気的に接続される。ダミートレンチゲート１２のダミートレンチ電極１２ａは、ＲＣ－ＩＧＢＴ１００，１０１の第１主面上に設けられるエミッタ電極６に電気的に接続される。
ｎ＋型ソース層１３が、アクティブトレンチゲート１１の幅方向の両側にゲートトレンチ絶縁膜１１ｂに接して設けられる。ｎ＋型ソース層１３は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１７／ｃｍ３以上１．０×１０２０／ｃｍ３以下である。ｎ＋型ソース層１３は、アクティブトレンチゲート１１の延伸方向に沿って、ｐ＋型コンタクト層１４と交互に設けられる。ｐ＋型コンタクト層１４は、アクティブトレンチゲート１１の両側だけでなく、隣り合った２つのダミートレンチゲート１２の間にも設けられる。ｐ＋型コンタクト層１４は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１５／ｃｍ３以上１．０×１０２０／ｃｍ３以下である。
図３に示されるように、ＩＧＢＴ領域１０において、３つのアクティブトレンチゲート１１からなる組と、３つのダミートレンチゲート１２からなる組とが交互に並んで配置されている。１つのアクティブトレンチゲート１１の組に含まれるアクティブトレンチゲート１１の数は３つに限らず、１つ以上であればよい。同様に、１つのダミートレンチゲート１２の組に含まれるダミートレンチゲート１２の数は３つに限らず、１つ以上であればよい。さらに言えば、ダミートレンチゲート１２の数は０であってもよい。すなわち、ＩＧＢＴ領域１０に設けられるトレンチの全てがアクティブトレンチゲート１１であってもよい。
図４は、図３のＡ－Ａ´線におけるＩＧＢＴ領域１０の断面図である。図４に示されるように、ＲＣ－ＩＧＢＴ１００，１０１のＩＧＢＴ領域１０は、半導体基板からなるｎ－型ドリフト層１を有している。ｎ－型ドリフト層１は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１２／ｃｍ３以上１．０×１０１５／ｃｍ３以下である。
半導体基板は、図４においては、ｎ＋型ソース層１３およびｐ＋型コンタクト層１４からｐ型コレクタ層１６までの範囲である。すなわち、半導体基板は、ＩＧＢＴ領域１０において、ｎ－型ドリフト層１、ｎ型キャリア蓄積層２、ｐ型ベース層１５、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４、ｎ型バッファ層３、およびｐ型コレクタ層１６を構成する。ｎ＋型ソース層１３およびｐ＋型コンタクト層１４の図４における紙面の上側の端面を半導体基板の第１主面と称し、ｐ型コレクタ層１６の図４における紙面の下側の端面を半導体基板の第２主面と称する。
半導体基板の第１主面は、ＲＣ－ＩＧＢＴ１００，１０１のおもて面側の主面であり、半導体基板の第２主面は、ＲＣ－ＩＧＢＴ１００，１０１の裏面側の主面である。ＲＣ－ＩＧＢＴ１００，１０１は、セル領域であるＩＧＢＴ領域１０において、第１主面と第１主面に対向する第２主面との間にｎ－型ドリフト層１を有している。
図４に示されるように、ＩＧＢＴ領域１０では、ｎ－型ドリフト層１の第１主面側に、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型キャリア蓄積層２が設けられている。ｎ型キャリア蓄積層２は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１３／ｃｍ３以上１．０×１０１７／ｃｍ３以下である。ｎ型キャリア蓄積層２は、ｎ－型ドリフト層１を構成する半導体基板に、ｎ型不純物をイオン注入し、その後アニールによって注入したｎ型不純物をｎ－型ドリフト層１である半導体基板内に拡散させることで形成される。ｎ型キャリア蓄積層２により、ＩＧＢＴ領域１０に電流が流れた際の通電損失を低減することができる。ｎ型キャリア蓄積層２とｎ－型ドリフト層１とを合わせてドリフト層と呼んでもよい。
なお、ＲＣ－ＩＧＢＴ１００，１０１は、ＩＧＢＴ領域１０にｎ型キャリア蓄積層２を備えていなくてもよい。この場合、図４におけるｎ型キャリア蓄積層２の領域にもｎ－型ドリフト層１が設けられた構成となる。
ｎ型キャリア蓄積層２の第１主面側には、ｐ型ベース層１５が設けられている。ｐ型ベース層１５は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１２／ｃｍ３以上１．０×１０１９／ｃｍ３以下である。ｐ型ベース層１５はアクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂおよびダミートレンチゲート１２のダミートレンチ絶縁膜１２ｂに接している。ｐ型ベース層１５の第１主面側には、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接してｎ＋型ソース層１３が設けられ、残りの領域にｎ＋型ソース層１３に隣接してｐ＋型コンタクト層１４が設けられている。ｎ＋型ソース層１３およびｐ＋型コンタクト層１４は半導体基板の第１主面を構成している。なお、ｐ＋型コンタクト層１４は、ｐ型ベース層１５よりもｐ型不純物の濃度が高い領域である。ｐ＋型コンタクト層１４とｐ型ベース層１５とを区別する必要がない場合、両者をあわせてｐ型ベース層と呼んでもよい。
ｎ－型ドリフト層１の第２主面側には、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型バッファ層３が設けられている。ｎ型バッファ層３は、ＲＣ－ＩＧＢＴ１００，１０１がオフ状態のときにｐ型ベース層１５から第２主面側に伸びる空乏層がパンチスルーするのを抑制するために設けられる。ｎ型バッファ層３は、例えば、ｎ－型ドリフト層１を構成する半導体基板にリン（Ｐ）またはプロトン（Ｈ＋）のいずれかまたは両方を注入することで形成される。ｎ型バッファ層３のｎ型不純物の濃度は１．０×１０１２／ｃｍ３以上１．０×１０１８／ｃｍ３以下である。ｎ型バッファ層３とｎ－型ドリフト層１とを合わせてドリフト層と呼んでもよい。
なお、ＲＣ－ＩＧＢＴ１００，１０１は、ＩＧＢＴ領域１０にｎ型バッファ層３を備えていなくてもよい。この場合、図４におけるｎ型バッファ層３の領域にもｎ－型ドリフト層１が設けられた構成となる。
ｎ型バッファ層３の第２主面側には、ｐ型コレクタ層１６が設けられている。すなわち、ｎ－型ドリフト層１と第２主面との間に、ｐ型コレクタ層１６が設けられている。ｐ型コレクタ層１６は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１６／ｃｍ３以上１．０×１０２０／ｃｍ３以下である。ｐ型コレクタ層１６は半導体基板の第２主面を構成している。ｐ型コレクタ層１６は、ＩＧＢＴ領域１０だけでなく終端領域３０にも設けられており、ｐ型コレクタ層１６のうち終端領域３０に設けられた部分はｐ型終端コレクタ層１６ａを構成している。また、ｐ型コレクタ層１６は、その一部がＩＧＢＴ領域１０からダイオード領域２０にはみ出して設けられてもよい。
図４に示されるように、ＩＧＢＴ領域１０には、半導体基板の第１主面からｐ型ベース層１５を貫通し、ｎ－型ドリフト層１に達する複数のトレンチが形成されている。そのうち、一部のトレンチ内に、ゲートトレンチ絶縁膜１１ｂを介してゲートトレンチ電極１１ａが設けられることにより、アクティブトレンチゲート１１が構成されている。ゲートトレンチ電極１１ａは、ゲートトレンチ絶縁膜１１ｂを介してｎ－型ドリフト層１に対向している。また、他の一部のトレンチ内に、ダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａが設けられることにより、ダミートレンチゲート１２が構成されている。ダミートレンチ電極１２ａは、ダミートレンチ絶縁膜１２ｂを介してｎ－型ドリフト層１に対向している。アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂは、ｐ型ベース層１５およびｎ＋型ソース層１３に接している。ゲートトレンチ電極１１ａにゲート駆動電圧が印加されると、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接するｐ型ベース層１５にチャネルが形成される。
図４に示されるように、アクティブトレンチゲート１１のゲートトレンチ電極１１ａの上には層間絶縁膜４が設けられている。半導体基板の第１主面の層間絶縁膜４が設けられていない領域の上、および層間絶縁膜４の上には、バリアメタル５が形成されている。バリアメタル５は、例えば、チタン（Ｔｉ）を含む導電体であってよく、例えば、窒化チタンであってよく、チタンとシリコン（Ｓｉ）を合金化させたＴｉＳｉであってよい。図４に示されるように、バリアメタル５は、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａにオーミック接触し、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａと電気的に接続されている。
ＩＧＢＴ領域１０において、バリアメタル５の上にはエミッタ電極６が設けられる。エミッタ電極６は、例えば、アルミニウムシリコン合金（Ａｌ―Ｓｉ系合金）などのアルミ合金で形成されてもよい。エミッタ電極６は、アルミ合金で形成された電極と、当該電極上に無電解めっきまたは電解めっきで形成されためっき膜とからなる複数層であってもよい。無電解めっきまたは電解めっきで形成されるめっき膜は、例えば、ニッケル（Ｎｉ）めっき膜であってよい。また、隣接する層間絶縁膜４間等の微細な領域であって、エミッタ電極６では良好な埋め込みが得られない領域には、エミッタ電極６よりも埋込性が良好なタングステンを配置し、タングステンの上にエミッタ電極６を設けてもよい。
なお、ＲＣ－ＩＧＢＴ１００，１０１は、ＩＧＢＴ領域１０においてバリアメタル５を有さず、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａの上に直接エミッタ電極６が設けられた構成であってもよい。また、バリアメタル５はｎ＋型ソース層１３などｎ型の半導体層の上にのみ設けられてもよい。バリアメタル５とエミッタ電極６とを合わせてエミッタ電極と呼んでよい。
なお、図４において、層間絶縁膜４はダミートレンチゲート１２のダミートレンチ電極１２ａの上に形成されていないが、層間絶縁膜４はダミートレンチゲート１２のダミートレンチ電極１２ａの上に形成されても良い。層間絶縁膜４がダミートレンチゲート１２のダミートレンチ電極１２ａの上に形成される場合、図４に示されるＡ－Ａ断面以外の断面においてエミッタ電極６とダミートレンチ電極１２ａとが電気的に接続されればよい。
ｐ型コレクタ層１６の第２主面側にはコレクタ電極７が設けられる。コレクタ電極７は、エミッタ電極６と同様、アルミ合金で形成されてもよいし、アルミ合金とめっき膜とからなる複数層であってもよい。また、コレクタ電極７はエミッタ電極６と異なる構成であってもよい。コレクタ電極７は、ｐ型コレクタ層１６にオーミック接触し、ｐ型コレクタ層１６と電気的に接続されている。
図５は、図３のＢ－Ｂ´線におけるＩＧＢＴ領域１０の断面図である。図５に示される断面構造は、半導体基板の第１主面側において、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接するのがｎ＋型ソース層１３ではなくｐ＋型コンタクト層１４であるという点で、図４に示された、図３のＡ－Ａ´線におけるＩＧＢＴ領域１０の断面構造とは異なる。つまり、図４に示されるように、ｎ＋型ソース層１３は、ｐ型ベース層の第１主面側に選択的に設けられている。なお、ここで言うｐ型ベース層とは、ｐ型ベース層１５とｐ＋型コンタクト層１４とを合わせて呼ぶｐ型ベース層のことである。
＜Ａ－５．ダイオード領域の一般的構造＞
図６は、図１または図２におけるＲＣ－ＩＧＢＴ１００，１０１の破線８３で囲まれた領域を拡大したダイオード領域２０の平面図である。図６に示されるように、ダイオード領域２０は、第１ダミートレンチゲートであるダイオードトレンチゲート２１、ｐ＋型コンタクト層２４およびｐ型アノード層２５を備えている。
ダイオードトレンチゲート２１は、ＲＣ－ＩＧＢＴ１００，１０１の第１主面に沿って、セル領域であるダイオード領域２０の一端側から対向する他端側に向かって延伸している。ダイオードトレンチゲート２１は、ダイオード領域２０の半導体基板に形成されたトレンチの内壁面に形成されたダイオードトレンチ絶縁膜２１ｂと、ダイオードトレンチ絶縁膜２１ｂを介してトレンチ内に設けられたダイオードトレンチ電極２１ａとを備えている。ダイオードトレンチゲート２１は、半導体基板の第１主面からｐ型アノード層２５を貫通してｎ－型ドリフト層１に達する。また、ダイオードトレンチゲート２１は、ＩＧＢＴ領域１０および境界領域５０におけるアクティブトレンチゲート１１およびダミートレンチゲート１２と同様の第１方向に延伸し、第２方向に配列する。
ダイオードトレンチ電極２１ａは、ダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。隣接する２つのダイオードトレンチゲート２１の間には、ｐ＋型コンタクト層２４およびｐ型アノード層２５が、ダイオードトレンチゲート２１の長手方向に交互に設けられている。ｐ＋型コンタクト層２４は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１５／ｃｍ３以上１．０×１０２０／ｃｍ３以下である。ｐ型アノード層２５は、ｎ－型ドリフト層１の第１主面側に形成され、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１２／ｃｍ３以上１．０×１０１９／ｃｍ３以下である。
図７は、図６のＣ－Ｃ´線におけるダイオード領域２０の断面図である。ＲＣ－ＩＧＢＴ１００，１０１は、ダイオード領域２０においてもＩＧＢＴ領域１０と同じく、半導体基板からなるｎ－型ドリフト層１を有している。ダイオード領域２０のｎ－型ドリフト層１とＩＧＢＴ領域１０のｎ－型ドリフト層１とは、連続して一体的に構成され、同一の半導体基板によって構成されている。
図７において半導体基板は、ｐ＋型コンタクト層２４からｎ＋型カソード層２６までの範囲である。すなわち、半導体基板は、ダイオード領域２０において、ｎ－型ドリフト層１、ｎ型キャリア蓄積層２、ｐ型アノード層２５、ｐ＋型コンタクト層２４、ｎ型バッファ層３、およびｎ＋型カソード層２６を構成する。ｐ＋型コンタクト層２４の図７における紙面の上側の端面を半導体基板の第１主面と称し、ｎ＋型カソード層２６の図７における紙面の下側の端面を半導体基板の第２主面と称する。ダイオード領域２０における半導体基板の第１主面とＩＧＢＴ領域１０における半導体基板の第１主面は同一面であり、ダイオード領域２０における半導体基板の第２主面とＩＧＢＴ領域１０における半導体基板の第２主面は同一面である。
図７に示されるように、ダイオード領域２０においてもＩＧＢＴ領域１０と同様に、ｎ－型ドリフト層１の第１主面側にｎ型キャリア蓄積層２が設けられ、ｎ－型ドリフト層１の第２主面側にｎ型バッファ層３が設けられている。ダイオード領域２０に設けられるｎ型キャリア蓄積層２およびｎ型バッファ層３は、ＩＧＢＴ領域１０に設けられるｎ型キャリア蓄積層２およびｎ型バッファ層３と同一の構成である。なお、ＲＣ－ＩＧＢＴ１００，１０１は、ＩＧＢＴ領域１０におけるｎ型キャリア蓄積層２の有無に関わらず、ダイオード領域２０においてｎ型キャリア蓄積層２を有さない構成であってもよい。また、ＩＧＢＴ領域１０におけると同様、ダイオード領域２０においても、ｎ－型ドリフト層１、ｎ型キャリア蓄積層２およびｎ型バッファ層３を合わせてドリフト層と呼んでもよい。
ダイオード領域２０において、ｎ型キャリア蓄積層２の第１主面側にはｐ型アノード層２５が設けられている。ｐ型アノード層２５は、ｎ－型ドリフト層１と第１主面との間に設けられている。ｐ型アノード層２５におけるｐ型不純物の濃度は、ＩＧＢＴ領域１０のｐ型ベース層１５におけるｐ型不純物の濃度を同じであってもよい。この場合、ｐ型アノード層２５とｐ型ベース層１５とを同時に形成することが可能である。また、ｐ型アノード層２５におけるｐ型不純物の濃度は、ＩＧＢＴ領域１０のｐ型ベース層１５におけるｐ型不純物の濃度より低くてもよい。この場合、ダイオード動作時にダイオード領域２０に注入される正孔の量が減少するため、ダイオード動作時のリカバリ損失が低減する。
ｐ型アノード層２５の第１主面側には、ｐ＋型コンタクト層２４が設けられている。ｐ＋型コンタクト層２４におけるｐ型不純物の濃度は、ＩＧＢＴ領域１０のｐ＋型コンタクト層１４におけるｐ型不純物の濃度と同じでも異なっていてもよい。ｐ＋型コンタクト層２４は半導体基板の第１主面を構成する。ｐ＋型コンタクト層２４におけるｐ型不純物の濃度は、ｐ型アノード層２５におけるｐ型不純物の濃度よりも高い。ｐ＋型コンタクト層２４とｐ型アノード層２５とを区別する必要がない場合、両者をあわせてｐ型アノード層と呼んでもよい。
ダイオード領域２０において、ｎ型バッファ層３の第２主面側にはｎ＋型カソード層２６が設けられている。ｎ＋型カソード層２６は、ｎ－型ドリフト層１と第２主面との間に設けられている。ｎ＋型カソード層２６は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１６／ｃｍ３以上１．０×１０２１／ｃｍ３以下である。ｎ＋型カソード層２６は、ダイオード領域２０の一部または全部に設けられる。ｎ＋型カソード層２６は半導体基板の第２主面を構成している。なお、図示していないが、ｎ＋型カソード層２６が形成された領域にｐ型不純物を選択的に注入することにより、ｎ＋型カソード層２６が形成された領域の一部をｐ型カソード層としてもよい。
図７に示されるように、ダイオード領域２０には、半導体基板の第１主面からｐ型アノード層２５を貫通し、ｎ－型ドリフト層１に達する複数のトレンチが形成されている。これら複数のトレンチ内に、ダイオードトレンチ絶縁膜２１ｂを介してダイオードトレンチ電極２１ａが設けられることにより、ダイオードトレンチゲート２１が構成されている。ダイオードトレンチ電極２１ａは、ダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。
図７に示されるように、ダイオードトレンチ電極２１ａおよびｐ＋型コンタクト層２４の上にはバリアメタル５が設けられている。バリアメタル５は、ダイオードトレンチ電極２１ａおよびｐ＋型コンタクト層２４とオーミック接触し、ダイオードトレンチ電極２１ａおよびｐ＋型コンタクト層２４に電気的に接続されている。ダイオード領域２０におけるバリアメタル５は、ＩＧＢＴ領域１０におけるバリアメタル５と同一の構成であってよい。
ダイオード領域２０において、バリアメタル５の上にはエミッタ電極６が設けられる。ダイオード領域２０におけるエミッタ電極６は、ＩＧＢＴ領域１０におけるエミッタ電極６と連続して形成されている。なお、ＲＣ－ＩＧＢＴ１００，１０１は、ダイオード領域２０においてバリアメタル５を有さず、ダイオードトレンチ電極２１ａおよびｐ＋型コンタクト層２４とエミッタ電極６とをオーミック接触させてもよい。
なお、図７において、ダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上に層間絶縁膜４が形成されていないが、ダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上に層間絶縁膜４が形成されても良い。層間絶縁膜４がダミートレンチゲート１２のダミートレンチ電極１２ａの上に形成される場合、図７に示されるＣ－Ｃ´断面以外の断面においてエミッタ電極６とダイオードトレンチ電極２１ａとが電気的に接続されればよい。
ｎ＋型カソード層２６の第２主面側にはコレクタ電極７が設けられる。エミッタ電極６と同様、ダイオード領域２０のコレクタ電極７は、ＩＧＢＴ領域１０のコレクタ電極７と連続して形成されている。コレクタ電極７は、ｎ＋型カソード層２６にオーミック接触し、ｎ＋型カソード層２６に電気的に接続されている。
図８は、図６のＤ－Ｄ´線におけるダイオード領域２０の断面図である。図８に示される断面構造は、ｐ型アノード層２５とバリアメタル５との間にｐ＋型コンタクト層２４が設けられず、ｐ型アノード層２５が半導体基板の第１主面を構成するという点で、図７に示された、図６のＣ－Ｃ´線におけるダイオード領域２０の断面構造とは異なる。つまり、図７で示したｐ＋型コンタクト層２４は、ｐ型アノード層２５の第１主面側に選択的に設けられている。
＜Ａ－６．ＩＧＢＴ領域とダイオード領域との境界領域＞
図９は、ＲＣ－ＩＧＢＴ１０１，１０２のＩＧＢＴ領域１０、境界領域５０、およびダイオード領域２０を含む領域を拡大した平面図である。図９に示されるＧ－Ｇ´線は、図１または図２におけるＧ－Ｇ´線と一致する。図１０は、図９におけるＯ－Ｏ´線に沿ったＩＧＢＴ領域１０の断面図である。図１１は、図９におけるＰ－Ｐ´線に沿った境界領域５０の断面図である。図１２は、図９におけるＱ－Ｑ´線に沿ったダイオード領域２０の断面図である。
図９において、ＩＧＢＴ領域１０とダイオード領域２０の構成は、図３および図６で示した通りである。ＩＧＢＴ領域１０とダイオード領域２０の間に存在する境界領域５０の基本的な構成は、ＩＧＢＴ領域１０と同じである。しかし、平面視において境界領域５０の単位面積中にｎ＋型ソース層１３が占める比率（以下、「ｎ＋型ソース層１３の占有比率」と称する）は、ＩＧＢＴ領域１０におけるｎ＋型ソース層１３の占有比率よりも小さい。
ｐ＋型コンタクト層１４は、ＩＧＢＴのラッチアップ耐量を確保するため、ｎ＋型ソース層１３に隣接して設けられる。境界領域５０では、ＩＧＢＴ領域１０に比べてｎ＋型ソース層１３の占有比率が小さいため、同様に、平面視において境界領域５０の単位面積中にｐ＋型コンタクト層１４が占める比率（以下、「ｐ＋型コンタクト層１４の占有比率」と称する）も小さくすることができる。本実施の形態のＲＣ－ＩＧＢＴ１００，１０１の構成によれば、境界領域５０においてホールの注入効率が高いｐ＋型コンタクト層１４の占有比率を小さくすることにより、境界領域５０におけるホールの注入効率が低減する。従って、ダイオードの順方向動作時に境界領域５０からダイオード領域２０へのホールの流入が抑制される。
また、境界領域５０におけるｐ＋型コンタクト層１４の占有比率は、ダイオード領域２０におけるｐ＋型コンタクト層２４の占有比率より小さくてもよい。言い換えれば、ダイオード領域２０におけるｐ＋型コンタクト層２４の占有比率は、境界領域５０におけるｐ＋型コンタクト層１４の占有比率より大きくてもよい。これにより、ダイオード領域２０の順方向動作時のオン電圧が低くなり、電流が流れやすくなる。そのため、相対的に境界領域５０への電流の流れ込みが少なくなり、境界領域５０で発生するリカバリ電流を抑制できるため、リカバリ損失を低減できる。
境界領域５０のダミートレンチゲート１２の間に配置されるｐ＋型コンタクト層１４は、ＩＧＢＴ領域１０におけると同様、ダミートレンチゲート１２間の全領域に亘って配置されてもよいが、境界領域５０のｎ＋型ソース層１３に隣接して設けられるｐ＋型コンタクト層１４に合わせて、図９に示されるように配置面積を減らす方が好ましい。また、境界領域５０のダミートレンチゲート１２間にはｐ＋型コンタクト層１４が配置されなくてもよい。
図１１に示されるように、境界領域５０において、エミッタ電極６はバリアメタル５を介して半導体基板に接している。エミッタ電極６は、バリアメタル５を介してｎ＋型ソース層１３およびｐ＋型コンタクト層１４だけでなく、ｐ型ベース層１５にも接している。ダイオード領域２０の順方向動作時には、裏面側のｎ＋型カソード層２６から注入された電子の一部が境界領域５０のエミッタ電極６へ流れていく。この時に、バリアメタル５とのオーミックコンタクトにより良好な接触抵抗を得るために配置されているｐ＋型コンタクト層１４に電子が流れると、ｐ＋型コンタクト層１４の高いホール注入効率により、多くのホールがｎ－型ドリフト層１へと注入され、リカバリロスの増大につながってしまう。
ＲＣ－ＩＧＢＴ１００，１０１では、境界領域５０におけるｎ＋型ソース層１３およびｐ＋型コンタクト層１４の占有比率を減らすことにより、ｐ型ベース層１５の半導体基板の第１主面への露出面積が増大する。そして、ｐ型ベース層１５の露出部分が層間絶縁膜４のコンタクトホールにおいて、バリアメタル５を介してエミッタ電極６と接触することにより、当該露出部分からも電子がエミッタ電極６側へ排出される。ｐ型ベース層１５は、ｐ＋型コンタクト層１４に比べてｐ型不純物濃度が低く、ホールの注入効率が低いため、これによりリカバリ損失が低減する。ｐ型ベース層１５がバリアメタル５を介してエミッタ電極６と接する領域は、多いほうがよりリカバリ損失を低減できるが、求められる損失に合わせて設計される。
図１３は、図９のＧ－Ｇ´線に沿ったＲＣ－ＩＧＢＴ１００，１０１の断面図である。図１３に示されるように、ＩＧＢＴ領域１０および境界領域５０の第２主面側に設けられたｐ型コレクタ層１６は、境界領域５０とダイオード領域２０との境界から距離Ｕ１だけダイオード領域２０側にはみ出して設けられている。このように、ｐ型コレクタ層１６をダイオード領域２０にはみ出して設けることにより、ダイオード領域２０のｎ＋型カソード層２６とアクティブトレンチゲート１１との距離を大きくすることができる。これにより、ダイオード領域２０が還流ダイオードとして動作し、ゲートトレンチ電極１１ａにゲート駆動電圧が印加された場合に、ＩＧＢＴ領域１０のアクティブトレンチゲート１１に隣接して形成されるチャネルからｎ＋型カソード層２６に電流が流れるのを抑制することができる。距離Ｕ１は、例えば１００μｍである。なお、ＲＣ－ＩＧＢＴ１００，１０１の用途によっては、距離Ｕ１が１００μｍより小さくてもよいし、０であってもよい。
＜Ａ－７．終端領域の一般的構造＞
次に、ＲＣ－ＩＧＢＴ１００，１０１の終端領域３０の構成について説明する。図１４は、図１または図２のＥ－Ｅ´線におけるＲＣ－ＩＧＢＴ１００，１０１の断面図であり、ＩＧＢＴ領域１０から終端領域３０にかけての構成を示している。図１５は、図１または図２のＦ－Ｆ´線におけるＲＣ－ＩＧＢＴ１００，１０１の断面図であり、ダイオード領域２０から終端領域３０にかけての構成を示している。
図１４および図１５に示されるように、終端領域３０は、半導体基板の第１主面と第２主面との間にｎ－型ドリフト層１を有している。終端領域３０の第１主面および第２主面は、それぞれＩＧＢＴ領域１０およびダイオード領域２０の第１主面および第２主面と同一面である。また、終端領域３０のｎ－型ドリフト層１は、それぞれＩＧＢＴ領域１０およびダイオード領域２０のｎ－型ドリフト層１と同一構成であり、これらと連続して一体的に形成されている。
ｎ－型ドリフト層１の第１主面側、すなわち半導体基板の第１主面とｎ－型ドリフト層１との間にｐ型終端ウェル層３１が設けられている。ｐ型終端ウェル層３１は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１４／ｃｍ３以上１．０×１０１９／ｃｍ３以下である。ｐ型終端ウェル層３１は、ＩＧＢＴ領域１０およびダイオード領域２０が含まれるセル領域を取り囲んで設けられている。ｐ型終端ウェル層３１は複数のリング状であり、その数はＲＣ－ＩＧＢＴ１００，１０１の耐圧設計に応じて適宜選択される。また、ｐ型終端ウェル層３１の外縁側には、ｐ型終端ウェル層３１を取り囲むｎ＋型チャネルストッパ層３２が設けられている。
ｎ－型ドリフト層１と半導体基板の第２主面との間には、ｐ型終端コレクタ層１６ａが設けられている。ｐ型終端コレクタ層１６ａは、セル領域に設けられるｐ型コレクタ層１６と連続して一体的に形成されている。従って、ｐ型終端コレクタ層１６ａを含めてｐ型コレクタ層１６と呼んでもよい。また、図１に示したＲＣ－ＩＧＢＴ１００のようにダイオード領域２０が終端領域３０と隣接して設けられる構成では、図１５に示されるように、ｐ型終端コレクタ層１６ａは、距離Ｕ２だけダイオード領域２０にはみ出して設けられている。このように、ｐ型終端コレクタ層１６ａがダイオード領域２０にはみ出すことによって、ダイオード領域２０のｎ＋型カソード層２６とｐ型終端ウェル層３１との距離が大きくなり、ｐ型終端ウェル層３１がダイオードのアノードとして動作することが抑制される。距離Ｕ２は、例えば１００μｍである。
半導体基板の第２主面上にはコレクタ電極７が設けられている。コレクタ電極７は、ＩＧＢＴ領域１０およびダイオード領域２０を含むセル領域から終端領域３０まで連続して一体的に形成されている。一方、終端領域３０の半導体基板の第１主面上には、セル領域から連続しているエミッタ電極６と、エミッタ電極６とは分離された終端電極６ａとが設けられる。
エミッタ電極６と終端電極６ａとは、半絶縁性膜３３を介して電気的に接続されている。半絶縁性膜３３は、例えば、ｓｉｎＳｉＮ（ｓｅｍｉ－ｉｎｓｕｌａｔｉｎｇ Ｓｉｌｉｃｏｎ Ｎｉｔｒｉｄｅ：半絶縁性シリコン窒化膜）である。終端電極６ａとｐ型終端ウェル層３１およびｎ＋型チャネルストッパ層３２とは、終端領域３０の第１主面上に設けられた層間絶縁膜４に形成されたコンタクトホールを介して電気的に接続されている。また、終端領域３０には、エミッタ電極６、終端電極６ａおよび半絶縁性膜３３を覆って終端保護膜３４が設けられている。終端保護膜３４は、例えば、ポリイミドで形成される。
＜Ａ－８．効果＞
境界領域５０は、ＩＧＢＴ領域１０と同じ構成を有する（ｐ型コレクタ層１６、ｎ－型ドリフト層１、ｐ型ベース層１５、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４、ｐ型ベース層１５、バリアメタル５、エミッタ電極６）。境界領域５０の平面視において単位面積中にｎ＋型ソース層１３およびｐ＋型コンタクト層１４が占める比率（以下、「占有比率」とも称する）は、ＩＧＢＴ領域１０におけるｎ＋型ソース層１３およびｐ＋型コンタクト層１４の占有比率よりも小さい。従って、境界領域５０はＩＧＢＴ領域１０に比べて通電能力は劣るものの、ＩＧＢＴ領域として動作するため、ＲＣ－ＩＧＢＴ１００，１０１は十分な通電能力を確保することができる。また、境界領域５０により、ダイオード領域２０の順方向動作時にＩＧＢＴ領域１０から流入するホールを低減することができるため、リカバリ損失を低減することができる。
境界領域５０におけるｐ＋型コンタクト層１４の占有比率は、ダイオード領域２０におけるｐ＋型コンタクト層１４の占有比率よりも小さい。従って、ダイオード領域２０の順方向動作時のオン電圧が低くなり、電流が流れやすくなる。従って、相対的に境界領域５０への電流の流れ込みが少なくなり、境界領域５０で発生するリカバリ電流を抑制できるため、リカバリ損失を低減できる。
境界領域５０において、エミッタ電極６はバリアメタル５を介して、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびｐ型ベース層１５に接する。ダイオード領域２０の順方向動作時には、裏面側のｎ＋型カソード層２６から電子が注入され、注入された電子の一部が境界領域５０のエミッタ電極６へ流れていく。この時に、バリアメタル５とのオーミックコンタクトにより良好な接触抵抗を得るために配置されているｐ＋型コンタクト層１４に電子が流れると、ｐ＋型コンタクト層１４の高いホール注入効率により、多くのホールがｎ－型ドリフト層１へと注入され、リカバリロスの増大につながってしまう。ＲＣ－ＩＧＢＴ１００，１０１では、境界領域５０のｎ＋型ソース層１３とｐ＋型コンタクト層１４を減らすことで、ｐ型ベース層１５が半導体基板の第１主面へ露出する面積が増大する。そして、ｐ型ベース層１５の露出部分がバリアメタル５を介してエミッタ電極６と積極的に接触することにより、当該露出部分からも電子がエミッタ電極６側へ排出される。ｐ型ベース層１５は、ｐ＋型コンタクト層１４に比べてｐ型不純物濃度が低く、ホールの注入効率が低いため、リカバリ損失を低減できる。
ダイオード領域２０におけるｐ型アノード層２５のｐ型不純物濃度は、ＩＧＢＴ領域１０および境界領域５０におけるｐ型ベース層１５のｐ型不純物濃度より低くてもよい。ダイオード領域２０のｐ型アノード層２５を低濃度化することで、ホールの注入効率をさらに抑制し、リカバリ損失を低減することができる。
境界領域５０の幅は、半導体基板の厚みより大きくても良い。境界領域５０の幅を半導体基板の厚みより大きくすることで、ＩＧＢＴ領域１０からダイオード領域２０へのホール注入を確実に抑制し、リカバリ損失を低減することができる。
＜Ｂ．実施の形態２＞
＜Ｂ－１．構成＞
実施の形態２のＲＣ－ＩＧＢＴ１０２は、ストライプ型またはアイランド型のＲＣ－ＩＧＢＴである。ＲＣ－ＩＧＢＴ１０２の平面図は、図１または図２に示された実施の形態１のＲＣ－ＩＧＢＴ１００，１０１の平面図と同様であるため、本実施の形態ではＲＣ－ＩＧＢＴ１０２の平面図として図１または図２を援用する。
図１６は、ＲＣ－ＩＧＢＴ１０２のＩＧＢＴ領域１０、境界領域５０、およびダイオード領域２０を含む領域を拡大した平面図である。図１６に示されるＧ－Ｇ´線は、図１または図２におけるＧ－Ｇ´線と一致する。図１６におけるＯ－Ｏ´線に沿ったＩＧＢＴ領域１０の断面構造は、図１０に示した通りである。図１６におけるＰ－Ｐ´線に沿った境界領域５０の断面構造は、図１１に示した通りである。図１６におけるＱ－Ｑ´線に沿ったダイオード領域２０の断面構造は、図１２に示した通りである。
図１６に示されるように、ＲＣ－ＩＧＢＴ１０２の平面視において、境界領域５０のアクティブトレンチゲート１１間に形成されるｎ＋型ソース層１３の占有比率は、ＩＧＢＴ領域１０側からダイオード領域２０側に向かって徐々に小さくなる。
＜Ｂ－２．効果＞
実施の形態２のＲＣ－ＩＧＢＴ１０２では、境界領域５０の単位面積におけるｎ＋型ソース層１３の占有比率が、ＩＧＢＴ領域１０側からダイオード領域２０側に向かって徐々に小さくなる。これにより、境界領域５０の中でも、ダイオード領域２０に近い領域では特にホールの注入効率が抑制される。従って、境界領域５０からダイオード領域２０へのホールの注入がより抑制され、リカバリ損失がより低減する。
＜Ｃ．実施の形態３＞
＜Ｃ－１．構成＞
実施の形態３のＲＣ－ＩＧＢＴ１０３は、ストライプ型またはアイランド型のＲＣ－ＩＧＢＴである。ＲＣ－ＩＧＢＴ１０３の平面図は、図１または図２に示された実施の形態１のＲＣ－ＩＧＢＴ１００，１０１の平面図と同様であるため、本実施の形態ではＲＣ－ＩＧＢＴ１０３の平面図として図１または図２を援用する。
図１７は、ＲＣ－ＩＧＢＴ１０３のＩＧＢＴ領域１０、境界領域５０、およびダイオード領域２０を含む領域を拡大した平面図である。図１７に示されるＧ－Ｇ´線は、図１または図２におけるＧ－Ｇ´線と一致する。図１７におけるＯ－Ｏ´線に沿ったＩＧＢＴ領域１０の断面構造は、図１０に示した通りである。図１７におけるＱ－Ｑ´線に沿ったダイオード領域２０の断面構造は、図１２に示した通りである。
図１８は、図１７のＰ－Ｐ´線に沿った境界領域５０の断面図である。図１８に示されるように、ＲＣ－ＩＧＢＴ１０３の境界領域５０におけるｐ型ベース層１５は、ｐ＋型コンタクト層１４を囲んで形成されるが、境界領域５０の全面には形成されず、一部の領域にのみ形成される。言い換えれば、境界領域５０において、第１主面のｎ＋型ソース層１３またはｐ＋型コンタクト層１４が形成されない領域の少なくとも一部に、ｐ型ベース層１５が形成されない。このｐ型ベース層１５が形成されない領域には、図１８に示されるようにｎ－型ドリフト層１が露出し、バリアメタル５を介してエミッタ電極６と接していてもよいし、接していなくてもよい。
＜Ｃ－２．効果＞
実施の形態３のＲＣ－ＩＧＢＴ１０３では、境界領域５０において、第１主面のｎ＋型ソース層１３またはｐ＋型コンタクト層１４が形成されない領域の少なくとも一部に、ｐ型ベース層１５が形成されない。これにより、境界領域５０からダイオード領域２０へのホールの注入効率がさらに抑制され、リカバリ損失がさらに低減する。
＜Ｄ．実施の形態４＞
＜Ｄ－１．構成＞
実施の形態４のＲＣ－ＩＧＢＴ１０４は、ストライプ型またはアイランド型のＲＣ－ＩＧＢＴである。ＲＣ－ＩＧＢＴ１０４の平面図は、図１または図２に示された実施の形態１のＲＣ－ＩＧＢＴ１００，１０１の平面図と同様であるため、本実施の形態ではＲＣ－ＩＧＢＴ１０４の平面図として図１または図２を援用する。
図１９は、ＲＣ－ＩＧＢＴ１０４のＩＧＢＴ領域１０、境界領域５０、およびダイオード領域２０を含む領域を拡大した平面図である。図１９に示されるＧ－Ｇ´線は、図１または図２におけるＧ－Ｇ´線と一致する。図１９におけるＯ－Ｏ´線に沿ったＩＧＢＴ領域１０の断面構造は、図１０に示した通りである。図１９におけるＱ－Ｑ´線に沿ったダイオード領域２０の断面構造は、図１２に示した通りである。
図２０は、図１９のＰ－Ｐ´線に沿った境界領域５０の断面図である。図２０に示されるように、ＲＣ－ＩＧＢＴ１０４の境界領域５０におけるｐ型ベース層１５は、ｐ＋型コンタクト層１４を囲んで形成されるが、境界領域５０の全面には形成されず、一部の領域にのみ形成される。さらに、半導体基板の第１主面のうちｐ型ベース層１５が形成されない領域には、ｐ型アノード層２５が形成され、バリアメタル５を介してエミッタ電極６と接する。ＲＣ－ＩＧＢＴ１０４において、ｐ型アノード層２５におけるｐ型不純物の濃度は、ＩＧＢＴ領域１０のｐ型ベース層１５におけるｐ型不純物の濃度より低いものとする。
＜Ｄ－２．効果＞
実施の形態４のＲＣ－ＩＧＢＴ１０４において、境界領域５０のｐ型ベース層１５が形成されない半導体基板の第１主面には、ｐ型アノード層２５が形成される。これにより、境界領域５０の耐圧性能を高く維持することができる。また、ｐ型アノード層２５のｐ型不純物濃度をｐ型ベース層１５のｐ型不純物濃度より小さくすることによって、境界領域５０からダイオード領域２０へのホールの注入効率をさらに抑制し、リカバリ損失をさらに低減することができる。
＜Ｅ．実施の形態５＞
＜Ｅ－１．構成＞
実施の形態５のＲＣ－ＩＧＢＴ１０５は、ストライプ型またはアイランド型のＲＣ－ＩＧＢＴである。ＲＣ－ＩＧＢＴ１０５の平面図は、図１または図２に示された実施の形態１のＲＣ－ＩＧＢＴ１００，１０１の平面図と同様であるため、本実施の形態ではＲＣ－ＩＧＢＴ１０５の平面図として図１または図２を援用する。
図２１は、ＲＣ－ＩＧＢＴ１０５のＩＧＢＴ領域１０、境界領域５０、およびダイオード領域２０を含む領域を拡大した平面図である。図２１に示されるＧ－Ｇ´線は、図１または図２におけるＧ－Ｇ´線と一致する。図２１におけるＯ－Ｏ´線に沿ったＩＧＢＴ領域１０の断面構造は、図１０に示した通りである。図２１におけるＱ－Ｑ´線に沿ったダイオード領域２０の断面構造は、図１２に示した通りである。
図２２は、図２１のＰ－Ｐ´線に沿った境界領域５０の断面図である。図２１に示されるように、ＲＣ－ＩＧＢＴ１０５の境界領域５０の、図２１の紙面における上半分の領域は、ｎ＋型ソース層１３が形成されておらず、ＩＧＢＴ動作をしない領域である。この領域を、ＩＧＢＴ非動作領域と称する。また、ＲＣ－ＩＧＢＴ１０５の境界領域５０の、図２１の紙面における下半分の領域は、ｎ＋型ソース層１３が形成されており、ＩＧＢＴ動作をする領域である。この領域を、ＩＧＢＴ動作領域と称する。言い換えれば、境界領域５０は、ＩＧＢＴ動作領域とＩＧＢＴ非動作領域とに区分されている。
そして、図２１の紙面の上下方向に延伸するトレンチゲートは、ＩＧＢＴ動作領域とＩＧＢＴ非動作領域とで分割される。ＩＧＢＴ非動作領域に形成されるトレンチは、図２１の紙面の左右方向に形成される第２ダミートレンチゲートであるトレンチゲート１７によってダイオード領域２０のダイオードトレンチゲート２１と接続され、ダミートレンチゲート１２として機能する。言い換えれば、ＲＣ－ＩＧＢＴ１０５の境界領域５０は、ＩＧＢＴ非動作領域において、第１主面のｐ型ベース層１５が形成されない領域の少なくとも一部に形成され、第１主面からｎ－型ドリフト層１に達する第２ダミートレンチゲートであるトレンチゲート１７を備える。そして、トレンチゲート１７は、ダイオード領域２０のダイオードトレンチゲート２１と、ＩＧＢＴ非動作領域に配置された複数のトレンチゲートの少なくとも一部と接触する。
また、ＩＧＢＴ非動作領域に形成されるトレンチゲートは、図２１の紙面の左右方向に形成されるトレンチゲート１８によってＩＧＢＴ領域１０のアクティブトレンチゲート１１と接続され、アクティブトレンチゲート１１として機能する。
＜Ｅ－２．効果＞
実施の形態５のＲＣ－ＩＧＢＴ１０５において、境界領域５０は、ｎ＋型ソース層１３が配置され、ＩＧＢＴ動作を行うＩＧＢＴ動作領域と、ｎ＋型ソース層１３が配置されず、ＩＧＢＴ動作を行わないＩＧＢＴ非動作領域とに区分され、ＩＧＢＴ非動作領域において、第１主面のｐ型ベース層１５が形成されない領域の少なくとも一部に形成された、第１主面からｎ－型ドリフト層１に達する第２ダミートレンチゲートであるトレンチゲート１７をさらに備え、トレンチゲート１７は、ダイオード領域２０の第１ダミートレンチゲートであるダイオードトレンチゲート２１と、ＩＧＢＴ非動作領域に配置された複数のトレンチゲートの少なくとも一部と接触する。これにより、境界領域５０のＩＧＢＴ非動作領域におけるトレンチゲートがダミートレンチゲートとなるため、境界領域５０におけるゲート容量の増加を抑制しながら、リカバリ損失を低減することができる。
＜Ｆ．実施の形態６＞
＜Ｆ－１．構成＞
実施の形態６のＲＣ－ＩＧＢＴ１０６は、ストライプ型またはアイランド型のＲＣ－ＩＧＢＴである。ＲＣ－ＩＧＢＴ１０６は、ダイオード領域２０におけるｐ＋型コンタクト層２４の配置に関してのみ、実施の形態１のＲＣ－ＩＧＢＴ１０１，１０２と異なる。ＲＣ－ＩＧＢＴ１０６の平面図は、図１または図２に示された実施の形態１のＲＣ－ＩＧＢＴ１００，１０１の平面図と同様であるため、本実施の形態ではＲＣ－ＩＧＢＴ１０６の平面図として図１または図２を援用する。
図２３は、ＲＣ－ＩＧＢＴ１０６のＩＧＢＴ領域１０、境界領域５０、およびダイオード領域２０を含む領域を拡大した平面図である。図２３に示されるＧ－Ｇ´線は、図１または図２におけるＧ－Ｇ´線と一致する。図２３におけるＯ－Ｏ´線に沿ったＩＧＢＴ領域１０の断面構造は、図１０に示した通りである。図２３におけるＰ－Ｐ´線に沿った境界領域５０の断面構造は、図１１に示した通りである。
図２４は、図２３におけるＱ－Ｑ´線に沿ったダイオード領域２０の断面図である。図２３に示されるように、ダイオード領域２０のｐ＋型コンタクト層２４は、境界領域５０のｎ＋型ソース層１３の真横を避けて配置されている。ここで、ｎ＋型ソース層１３の真横とは、図２３の紙面の上下方向における位置が同じであることを意味する。言い換えれば、ダイオード領域２０のｐ＋型コンタクト層２４は、境界領域５０のｎ＋型ソース層１３の配置領域からアクティブトレンチゲート１１の延伸方向に直交する第２方向に沿った線上のダイオード領域２０を避けて配置される。
＜Ｆ－２．効果＞
実施の形態６のＲＣ－ＩＧＢＴ１０６において、ダイオード領域２０のｐ＋型コンタクト層２４は、境界領域５０のｎ＋型ソース層１３の配置領域からアクティブトレンチゲート１１の延伸方向に直交する第２方向に沿った線上のダイオード領域２０を避けて配置される。ｎ＋型ソース層１３に隣接して設けられるｐ＋型コンタクト層２４はホールの注入効率が高いため、上記の配置とすることにより、ホール密度が高くなる箇所を抑制し、リカバリ損失を低減することができる。
なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１ ｎ－型ドリフト層、１０ ＩＧＢＴ領域、１１ アクティブトレンチゲート、１１ａ ゲートトレンチ電極、１１ｂ ゲートトレンチ絶縁膜、１２ ダミートレンチゲート、１２ａ ダミートレンチ電極、１２ｂ ダミートレンチ絶縁膜、１３ ｎ＋型ソース層、１４ ｐ＋型コンタクト層、１５ ｐ型ベース層、１６ ｐ型コレクタ層、１６ａ ｐ型終端コレクタ層、２０ ダイオード領域、２１ ダイオードトレンチゲート、２１ａ ダイオードトレンチ電極、２１ｂ ダイオードトレンチ絶縁膜、２５ ｐ型アノード層、２６ ｎ＋型カソード層、３０ 終端領域、３１ ｐ型終端ウェル層、４０ パッド領域、４１ 制御パッド、４１ａ 電流センスパッド、４１ｂ ケルビンエミッタパッド、４１ｃ ゲートパッド、４１ｄ，４１ｅ 温度センスダイオードパッド、５０ 境界領域、１００－１０６ ＲＣ－ＩＧＢＴ。

Claims (11)

  1. 第１導電型のドリフト層を含む半導体基板を有し、
    平面視においてＩＧＢＴ領域とダイオード領域が境界領域を介在して配置された半導体装置であって、
    前記半導体基板は、第１主面および前記第１主面に対向する第２主面を有し、
    前記ＩＧＢＴ領域および前記境界領域は、
    前記ドリフト層の前記第１主面側に形成された第２導電型のベース層と、
    前記ベース層の前記第１主面側に形成された第１導電型のソース層と、
    前記ベース層の前記第１主面側において前記ソース層に隣接して形成された、前記ベース層より第２導電型不純物濃度の高い、第２導電型の第１コンタクト層と、
    前記ドリフト層の前記第２主面側に形成された第２導電型のコレクタ層と、を備え、
    前記ダイオード領域は、
    前記ドリフト層の前記第１主面側に形成された第２導電型のアノード層と、
    前記ドリフト層の前記第２主面側に形成された第１導電型のカソード層と、を備え、
    平面視において、前記境界領域の単位面積における前記ソース層の占有比率は、前記ＩＧＢＴ領域の単位面積における前記ソース層の占有比率より小さく、前記境界領域の単位面積における前記第１コンタクト層の占有比率は、前記ＩＧＢＴ領域の単位面積における前記第１コンタクト層の占有比率より小さい、
    半導体装置。
  2. 前記ダイオード領域は、前記アノード層の前記第１主面側に、前記アノード層より第２導電型の不純物濃度が高い、第２導電型の第２コンタクト層を備え、
    平面視において、前記境界領域の単位面積における前記第１コンタクト層の占有比率は、前記ダイオード領域の単位面積における前記第２コンタクト層の占有比率より小さい、
    請求項１に記載の半導体装置。
  3. 前記ＩＧＢＴ領域、前記ダイオード領域、および前記境界領域は、前記半導体基板の前記第１主面上に形成され、前記第１主面を露出するコンタクトホールを有する層間絶縁膜と、
    前記層間絶縁膜を介して前記半導体基板の前記第１主面上に形成されたエミッタ電極と、をさらに備え、
    前記境界領域において、前記第１主面の前記ソース層または前記第１コンタクト層が形成されない領域に前記ベース層が露出し、露出した前記ベース層は前記コンタクトホールを介して前記エミッタ電極と電気的に接触する、
    請求項１または請求項２に記載の半導体装置。
  4. 平面視において、前記境界領域の単位面積における前記ソース層の占有比率は、前記ＩＧＢＴ領域側から前記ダイオード領域側に向かって徐々に小さい、
    請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 前記境界領域において、前記第１主面の前記ソース層または前記第１コンタクト層が形成されない領域の少なくとも一部に、前記ベース層が形成されない、
    請求項１から請求項３のいずれか１項に記載の半導体装置。
  6. 前記アノード層の第２導電型不純物濃度は、前記ベース層の第２導電型不純物濃度より低い、
    請求項５に記載の半導体装置。
  7. 前記境界領域において、前記第１主面の前記ソース層または前記第１コンタクト層が形成されない領域のうち、前記ベース層が形成されない領域には、前記アノード層が形成される、
    請求項６に記載の半導体装置。
  8. 前記ＩＧＢＴ領域および前記境界領域は、
    前記第１主面から前記ベース層を貫通して前記ドリフト層に達し、第１方向に延伸し、前記第１方向と直交する第２方向に配列する複数のトレンチゲートを備え、
    前記ダイオード領域は、
    前記第１主面から前記アノード層を貫通して前記ドリフト層に達し、前記第１方向に延伸し、前記第２方向に配列する複数の第１ダミートレンチゲートを備える、
    請求項２に記載の半導体装置。
  9. 前記境界領域は、
    前記ソース層が配置され、ＩＧＢＴ動作を行うＩＧＢＴ動作領域と、
    前記ソース層が配置されず、ＩＧＢＴ動作を行わないＩＧＢＴ非動作領域とに区分され、
    前記ＩＧＢＴ非動作領域において、前記第１主面の前記ベース層が形成されない領域の少なくとも一部に形成された、前記第１主面から前記ドリフト層に達する第２ダミートレンチゲートをさらに備え、
    前記第２ダミートレンチゲートは、前記ダイオード領域の前記第１ダミートレンチゲートと、前記ＩＧＢＴ非動作領域に配置された前記複数のトレンチゲートの少なくとも一部と接触する、
    請求項８に記載の半導体装置。
  10. 前記ダイオード領域の前記第２コンタクト層は、前記境界領域のｎ＋型ソース層が配置されている領域から前記第２方向に沿った線上の前記ダイオード領域を避けて配置される、
    請求項８または請求項９に記載の半導体装置。
  11. 前記境界領域の幅は、前記半導体基板の厚みより大きい、
    請求項１から請求項１０のいずれか１項に記載の半導体装置。
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