JP2023042402A - 半導体装置 - Google Patents

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Abstract

【課題】ｄＶ／ｄｔの制御性を向上させ、ターンオン損失を低減した半導体装置を提供する。【解決手段】トランジスタとダイオードとが共通の半導体基板に形成され、トランジスタ領域とダイオード領域とを有し、ダイオード領域は、半導体基板の第２主面側に設けられたｎ型の第１半導体層と、その上に設けられたｎ型の第２半導体層と、それよりも半導体基板の第１主面側に設けられたｐ型の第３半導体層と、ダイオードに第１電位を与える第１主電極と、ダイオードに第２電位を与える第２主電極と、半導体基板の第１主面から第２半導体層に達するように設けられたダミーアクティブトレンチゲートを備え、ダミーアクティブトレンチゲートは、２つの側面の少なくとも一方側に、第１電位が与えられずフローティング状態となった第３半導体層を有し、ダミーアクティブトレンチゲートには、トランジスタのゲート電位が与えられる。【選択図】図２３

Description

本開示は半導体装置に関し、特に、トレンチゲートを備えた半導体装置に関する。
トレンチゲートを備えた半導体装置としては、典型的には絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）が挙げられる。
ＩＧＢＴは、半導体基板の一方の主面内にトレンチを設け、トレンチの内面をゲート絶縁膜で覆い、ゲート絶縁膜で内面が覆われたトレンチ内にゲート電極を埋め込んだトレンチゲートを複数有した構成を基本的な構成としている。
これに対し、特許文献１に開示されるＩＧＢＴにおいては、隣り合うトレンチゲート間には、ゲートとして機能しない１つ以上のダミートレンチゲートを設けた構成が開示されている。例えば、特許文献１の図１では、隣り合うトレンチゲート間に３つのダミートレンチゲートを設け、そのうち中央のダミートレンチゲートにはゲート電位が与えられて、アクティブダミートレンチゲートとなり、その両側のダミートレンチゲートにはエミッタ電位が与えられるアイソレイテッドダミートレンチゲートとなっている。
これらのダミートレンチゲート上は連続する層間絶縁膜で覆われており、ダミートレンチゲート間のｐ型ベース領域はエミッタ電位に接続されずフローティング状態となっている。
このような構成を採ることで、ゲート電位が与えられるアクティブダミートレンチゲートと、その両側にエミッタ電位が与えられないフローティングのｐ型ベース領域が配置されることとなり、ＩＧＢＴのゲートとコレクタとの間のゲート-コレクタ間容量（帰還容量）Ｃｇｃを大きくしている。帰還容量（Ｃｇｃ）を大きくするのは、時間ｔに対するドレイン電圧Ｖの変動であるｄＶ／ｄｔが一定の条件においてターンオン損失を低減するためであり、ゲート-エミッタ間容量Ｃｇｅに対する帰還容量（Ｃｇｃ）の容量比で規定されるゲート容量比Ｃｇｃ／Ｃｇｅを高めるためである。
特許第６２５３７６９号公報
以上説明したように従来の半導体装置においては、半導体基板の一方の主面内、すなわち、コレクタ層の上方にアクティブダミートレンチゲートを設けているため、ターンオン時にコレクタ層から注入されたホールがフローティングのｐ型ベース領域の電位を変動させることで、アクティブダミートレンチゲートに変位電流が流れ、ゲート電圧がバイアスされるため、ゲート抵抗（Ｒｇ）を大きくしてもｄＶ／ｄｔを小さくできない、すなわちｄＶ／ｄｔのゲート抵抗制御性が低下し、ｄＶ／ｄｔが低い領域においてターンオン損失の増加を招く可能性があった。
本開示は、上記のような問題を解決するためになされたものであり、ｄＶ／ｄｔの制御性を向上させ、ターンオン損失を低減した半導体装置を提供することを目的とする。
本開示に係る半導体装置は、トランジスタとダイオードとが共通の半導体基板に形成され、前記半導体基板は、前記トランジスタが形成されたトランジスタ領域と、前記ダイオードが形成されたダイオード領域と、を有し、前記ダイオード領域は、前記半導体基板の第２主面側に設けられた第１導電型の第１半導体層と、前記第１半導体層上に設けられた第１導電型の第２半導体層と、前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第２導電型の第３半導体層と、前記ダイオードに第１電位を与える第１主電極と、前記ダイオードに第２電位を与える第２主電極と、前記半導体基板の前記第１主面から前記第２半導体層に達するように設けられた少なくとも１つのダミーアクティブトレンチゲートを備え、前記少なくとも１つのダミーアクティブトレンチゲートは、２つの側面の少なくとも一方側に、前記第１電位が与えられずフローティング状態となった前記第３半導体層を有し、前記少なくとも１つのダミーアクティブトレンチゲートには、前記トランジスタのゲート電位が与えられる。
本開示に係る半導体装置によれば、ダイオード領域に２つの側面の少なくとも一方側に、第１電位が与えられずフローティング状態となった第３半導体層を有し、トランジスタのゲート電位が与えられる少なくとも１つのダミーアクティブトレンチゲートを備えるので、時間ｔに対するドレイン電圧Ｖの変動であるｄＶ／ｄｔの制御性が向上し、ターンオン損失が低減した半導体装置を得ることができる。
ＲＣ－ＩＧＢＴである半導体装置を示す平面図である。 ＲＣ－ＩＧＢＴである半導体装置を示す平面図である。 ＲＣ－ＩＧＢＴにおけるＩＧＢＴ領域の部分平面図である。 ＲＣ－ＩＧＢＴにおけるＩＧＢＴ領域の部分断面図である。 ＲＣ－ＩＧＢＴにおけるＩＧＢＴ領域の部分断面図である。 ＲＣ－ＩＧＢＴにおけるダイオード領域の部分平面図である。 ＲＣ－ＩＧＢＴにおけるダイオード領域の部分断面図である。 ＲＣ－ＩＧＢＴにおけるダイオード領域の部分断面図である。 ＲＣ－ＩＧＢＴのＩＧＢＴ領域とダイオード領域の境界部分の断面図である。 ＲＣ－ＩＧＢＴのＩＧＢＴ領域と終端領域の境界部分の断面図である。 ＲＣ－ＩＧＢＴのＩＧＢＴ領域と終端領域の境界部分の断面図である。 ＲＣ－ＩＧＢＴの製造方法を説明する断面図である。 ＲＣ－ＩＧＢＴの製造方法を説明する断面図である。 ＲＣ－ＩＧＢＴの製造方法を説明する断面図である。 ＲＣ－ＩＧＢＴの製造方法を説明する断面図である。 ＲＣ－ＩＧＢＴの製造方法を説明する断面図である。 ＲＣ－ＩＧＢＴの製造方法を説明する断面図である。 ＲＣ－ＩＧＢＴの製造方法を説明する断面図である。 ＲＣ－ＩＧＢＴの製造方法を説明する断面図である。 ＲＣ－ＩＧＢＴの製造方法を説明する断面図である。 ＲＣ－ＩＧＢＴの製造方法を説明する断面図である。 ＲＣ－ＩＧＢＴの製造方法を説明する断面図である。 実施の形態１に係るＲＣ－ＩＧＢＴの構成を示す部分断面図である。 実施の形態１に係るＲＣ－ＩＧＢＴの変形例の構成を示す部分断面図である。 実施の形態２に係るＲＣ－ＩＧＢＴの構成を示す部分断面図である。 実施の形態２に係るＲＣ－ＩＧＢＴの変形例１の構成を示す部分断面図である。 実施の形態２に係るＲＣ－ＩＧＢＴの変形例２の構成を示す部分断面図である。 実施の形態３に係るＲＣ－ＩＧＢＴの構成を示す部分断面図である。 実施の形態３に係るＲＣ－ＩＧＢＴの変形例の構成を示す部分断面図である。 実施の形態４に係るＲＣ－ＩＧＢＴの構成を示す部分断面図である。 実施の形態５に係る半導体装置を示す平面図である。 実施の形態５に係る半導体装置におけるダイオード領域の部分断面図である。 実施の形態５に係る半導体装置におけるＩＧＢＴ領域の部分断面図である。 実施の形態５に係る半導体装置におけるダイオード領域の部分平面図である。 実施の形態５に係る半導体装置におけるダイオード領域の部分断面図である。 実施の形態５に係る半導体装置におけるダイオード領域の部分断面図である。
＜はじめに＞
以下の説明において、ｎ型およびｐ型は半導体の導電型を示し、本開示においては、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。また、ｎ－型は不純物濃度がｎ型よりも低濃度であることを示し、ｎ＋型は不純物濃度がｎ型よりも高濃度であることを示す。同様に、ｐ－型は不純物濃度がｐ型よりも低濃度であることを示し、ｐ＋型は不純物濃度がｐ型よりも高濃度であることを示す。
また、図面は模式的に示されたものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されたものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
また、以下の説明では、「上」、「下」、「側」、「おもて」および「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
以下、実施の形態の説明に先立って、ＩＧＢＴと還流ダイオード（ＦＷＤ：Free Wheeling Diode）が共通の半導体基板に設けられた、逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Reverse Conducting IGBT）について説明する。
図１は、ＲＣ－ＩＧＢＴである半導体装置を示す平面図である。また、図２は、他の構成のＲＣ－ＩＧＢＴである半導体装置を示す平面図である。図１に示す半導体装置１００は、ＩＧＢＴ領域１０とダイオード領域２０とがストライプ状に並んで設けられたものであり、単に「ストライプ型」と呼んでよい。図２に示す半導体装置１０１は、ダイオード領域２０が縦方向と横方向に複数設けられ、ダイオード領域２０の周囲にＩＧＢＴ領域１０が設けられたものであり、単に「アイランド型」と呼んでよい。
（１）ストライプ型の全体平面構造
図１において、半導体装置１００は、１つの半導体装置内にＩＧＢＴ領域１０とダイオード領域２０とを備えている。ＩＧＢＴ領域１０およびダイオード領域２０は、半導体装置１００の一端側から他端側に延伸し、ＩＧＢＴ領域１０およびダイオード領域２０の延伸方向と直交する方向に交互にストライプ状に設けられている。図１では、ＩＧＢＴ領域１０を３個、ダイオード領域を２個で示し、全てのダイオード領域２０がＩＧＢＴ領域１０で挟まれた構成で示しているが、ＩＧＢＴ領域１０とダイオード領域２０の数はこれに限るものでなく、ＩＧＢＴ領域１０の数は３個以上でも３個以下でもよく、ダイオード領域２０の数も２個以上でも２個以下でもよい。また、図１のＩＧＢＴ領域１０とダイオード領域２０の場所を入れ替えた構成であってもよく、全てのＩＧＢＴ領域１０がダイオード領域２０に挟まれた構成であってもよい。また、ＩＧＢＴ領域１０とダイオード領域２０とがそれぞれ１つずつ互いに隣り合って設けられた構成であってもよい。
図１に示すように、紙面下側のＩＧＢＴ領域１０に隣接してパッド領域４０が設けられている。パッド領域４０は半導体装置１００を制御するための制御パッド４１０が設けられる領域である。ＩＧＢＴ領域１０およびダイオード領域２０を合わせてセル領域と呼ぶ。セル領域およびパッド領域４０を合わせた領域の周囲には半導体装置１００の耐圧保持のために終端領域３０が設けられている。終端領域３０には、周知の耐圧保持構造を適宜選択して設けることができる。耐圧保持構造は、例えば、半導体装置１００のおもて面側である第１主面側に、ｐ型半導体のｐ型終端ウェル層でセル領域を囲ったＦＬＲ（Field Limiting Ring）および濃度勾配をつけたｐ型ウェル層でセル領域を囲ったＶＬＤ(Variation of Lateral Doping)を設けて構成してよく、ＦＬＲに用いられるリング状のｐ型終端ウェル層の数およびＶＬＤに用いられる濃度分布は、半導体装置１００の耐圧設計によって適宜選択してよい。また、パッド領域４０のほぼ全域に亘ってｐ型終端ウェル層を設けてもよく、パッド領域４０にＩＧＢＴセルおよびダイオードセルを設けてもよい。
制御パッド４１０は、例えば、電流センスパッド４１０ａ、ケルビンエミッタパッド４１０ｂ、ゲートパッド４１０ｃ、温度センスダイオードパッド４１０ｄ、４１０ｅであってよい。電流センスパッド４１０ａは、半導体装置１００のセル領域に流れる電流を検知するための制御パッドで、半導体装置１００のセル領域に電流が流れる際に、セル領域全体に流れる電流の数分の１から数万分の１の電流が流れるようにセル領域の一部のＩＧＢＴセルまたはダイオードセルに電気的に接続された制御パッドである。
ケルビンエミッタパッド４１０ｂおよびゲートパッド４１０ｃは、半導体装置１００をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド４１０ｂはＩＧＢＴセルのｐ型ベース層に電気的に接続され、ゲートパッド４１０ｃはＩＧＢＴセルのゲートトレンチ電極に電気的に接続される。ケルビンエミッタパッド４１０ｂとｐ型ベース層とはｐ＋型コンタクト層を介して電気的に接続されてもよい。温度センスダイオードパッド４１０ｄ、４１０ｅは、半導体装置１００に設けられた温度センスダイオードのアノードおよびカソードに電気的に接続された制御パッドである。セル領域内に設けられた図示しない温度センスダイオードのアノードとカソードとの間の電圧を測定して、半導体装置１００の温度を測定する。
（２）アイランド型の全体平面構造
図２において、半導体装置１０１は、１つの半導体装置内にＩＧＢＴ領域１０とダイオード領域２０とを備えている。ダイオード領域２０は、半導体装置内の縦方向および横方向にそれぞれ複数並んで配置されており、ダイオード領域２０は周囲をＩＧＢＴ領域１０に取り囲まれている。つまり、ＩＧＢＴ領域１０内に複数のダイオード領域２０がアイランド状に設けられている。図２では、ダイオード領域２０は紙面左右方向に４列、紙面上限方向に２行のマトリクス状に設けた構成で示しているが、ダイオード領域２０の個数および配置はこれに限るものではなく、ＩＧＢＴ領域１０内に１つまたは複数のダイオード領域２０が点在して設けられ、それぞれのダイオード領域２０が周囲をＩＧＢＴ領域１０に囲まれた構成であればよい。
図２に示すように、ＩＧＢＴ領域１０の紙面下側に隣接してパッド領域４０が設けられている。パッド領域４０は半導体装置１０１を制御するための制御パッド４１０が設けられる領域である。ＩＧＢＴ領域１０およびダイオード領域２０を合わせてセル領域と呼ぶ。セル領域およびパッド領域４０を合わせた領域の周囲には半導体装置１０１の耐圧保持のために終端領域３０が設けられている。終端領域３０には、周知の耐圧保持構造を適宜選択して設けることができる。耐圧保持構造は、例えば、半導体装置１０１のおもて面側である第１主面側に、ｐ型半導体のｐ型終端ウェル層でセル領域およびパッド領域４０を合わせた領域を囲ったＦＬＲ（Field Limiting Ring）および濃度勾配をつけたｐ型ウェル層でセル領域を囲ったＶＬＤ(Variation of Lateral Doping)を設けて構成してよく、ＦＬＲに用いられるリング状のｐ型終端ウェル層の数およびＶＬＤに用いられる濃度分布は、半導体装置１０１の耐圧設計によって適宜選択してよい。また、パッド領域４０のほぼ全域に亘ってｐ型終端ウェル層を設けてもよく、パッド領域４０にＩＧＢＴセルおよびダイオードセルを設けてもよい。
制御パッド４１０は、例えば、電流センスパッド４１０ａ、ケルビンエミッタパッド４１０ｂ、ゲートパッド４１０ｃ、温度センスダイオードパッド４１０ｄ、４１０ｅであってよい。電流センスパッド４１０ａは、半導体装置１０１のセル領域に流れる電流を検知するための制御パッドで、半導体装置１０１のセル領域に電流が流れる際に、セル領域全体に流れる電流の数分の１から数万分の１の電流が流れるようにセル領域の一部のＩＧＢＴセルまたはダイオードセルに電気的に接続された制御パッドである。
ケルビンエミッタパッド４１０ｂおよびゲートパッド４１０ｃは、半導体装置１０１をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド４１０ｂはＩＧＢＴセルのｐ型ベース層およびｎ＋型ソース層に電気的に接続され、ゲートパッド４１０ｃはＩＧＢＴセルのゲートトレンチ電極に電気的に接続される。ケルビンエミッタパッド４１０ｂとｐ型ベース層とはｐ＋型コンタクト層を介して電気的に接続されてもよい。温度センスダイオードパッド４１０ｄ、４１０ｅは、半導体装置１０１に設けられた温度センスダイオードのアノードおよびカソードに電気的に接続された制御パッドである。セル領域内に設けられた図示しない温度センスダイオードのアノードとカソードとの間の電圧を測定して、半導体装置１０１の温度を測定する。
（３）ＩＧＢＴ領域１０の一般的構造
図３は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域の構成を示す部分拡大平面図である。また、図４および図５は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域の構成を示す断面図である。図３は、図１に示した半導体装置１００または図２に示した半導体装置１０１における破線で囲った領域８２を拡大して示したものである。図４は、図３に示した半導体装置１００または半導体装置１０１の破線Ａ－Ａにおける矢示方向断面図であり、図５は、図３に示した半導体装置１００または半導体装置１０１の破線Ｂ－Ｂにおける矢示方向断面図である。
図３に示すように、ＩＧＢＴ領域１０には、アクティブトレンチゲート１１とダミートレンチゲート１２とがストライプ状に設けられている。半導体装置１００では、アクティブトレンチゲート１１およびダミートレンチゲート１２は、ＩＧＢＴ領域１０の長手方向に延伸しておりＩＧＢＴ領域１０の長手方向がアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向となっている。一方、半導体装置１０１では、ＩＧＢＴ領域１０に長手方向と短手方向の区別が特段にないが、紙面左右方向をアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向としてもよく、紙面上下方向をアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向としてもよい。
アクティブトレンチゲート１１は、半導体基板に形成されたトレンチ内にゲートトレンチ絶縁膜１１ｂを介してゲートトレンチ電極１１ａが設けられて構成されている。ダミートレンチゲート１２は、半導体基板に形成されたトレンチ内にダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａが設けられて構成されている。アクティブトレンチゲート１１のゲートトレンチ電極１１ａは、ゲートパッド４１０ｃに電気的に接続される。ダミートレンチゲート１２のダミートレンチ電極１２ａは、半導体装置１００または半導体装置１０１の第１主面上に設けられるエミッタ電極に電気的に接続される。
ｎ＋型ソース層１３が、アクティブトレンチゲート１１の幅方向の両側にゲートトレンチ絶縁膜１１ｂに接して設けられる。ｎ＋型ソース層１３は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１７／ｃｍ３～１．０×１０２０／ｃｍ３である。ｎ＋型ソース層１３は、アクティブトレンチゲート１１の延伸方向に沿って、ｐ＋型コンタクト層１４と交互に設けられる。ｐ＋型コンタクト層１４は、隣り合った２つのダミートレンチゲート１２の間にも設けられる。ｐ＋型コンタクト層１４は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１５／ｃｍ３～１．０×１０２０／ｃｍ３である。
図３に示すように半導体装置１００または半導体装置１０１のＩＧＢＴ領域１０では、アクティブトレンチゲート１１が３本並んだ隣に、ダミートレンチゲート１２が３本並び、ダミートレンチゲート１２が３本並んだ隣に、アクティブトレンチゲート１１が３本並んだ構成をしている。ＩＧＢＴ領域１０は、このようにアクティブトレンチゲート１１の組とダミートレンチゲート１２の組が交互に並んだ構成をしている。図３では、１つのアクティブトレンチゲート１１の組に含まれるアクティブトレンチゲート１１の数を３としたが、１以上であればよい。また、１つのダミートレンチゲート１２の組に含まれるダミートレンチゲート１２の数は１以上であってよく、ダミートレンチゲート１２の数は０であってもよい。すなわち、ＩＧＢＴ領域１０に設けられるトレンチの全てをアクティブトレンチゲート１１としてもよい。
図４は、半導体装置１００または半導体装置１０１の図３における破線Ａ－Ａでの矢示方向断面図であり、ＩＧＢＴ領域１０の断面図である。半導体装置１００または半導体装置１０１は、半導体基板からなる第２半導体層であるｎ－型ドリフト層１を有している。ｎ－型ドリフト層１は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１５／ｃｍ３である。半導体基板は、図４においては、ｎ＋型ソース層１３およびｐ＋型コンタクト層１４からｐ型コレクタ層１６までの範囲である。図４においてｎ＋型ソース層１３およびｐ＋型コンタクト層１４の紙面上端を半導体基板の第１主面、ｐ型コレクタ層１６の紙面下端を半導体基板の第２主面と呼ぶ。半導体基板の第１主面は、半導体装置１００のおもて面側の主面であり、半導体基板の第２主面は、半導体装置１００の裏面側の主面である。半導体装置１００は、セル領域であるＩＧＢＴ領域１０において、第１主面と第１主面に対向する第２主面との間にｎ－型ドリフト層１を有している。
図４に示すように、ＩＧＢＴ領域１０では、ｎ－型ドリフト層１の第１主面側に、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型キャリア蓄積層２が設けられている。ｎ型キャリア蓄積層２は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１３／ｃｍ３～１．０×１０１７／ｃｍ３である。なお、半導体装置１００または半導体装置１０１は、ｎ型キャリア蓄積層２が設けられずに、図４で示したｎ型キャリア蓄積層２の領域にもｎ－型ドリフト層１が設けられた構成であってもよい。ｎ型キャリア蓄積層２を設けることによって、ＩＧＢＴ領域１０に電流が流れた際の通電損失を低減することができる。ｎ型キャリア蓄積層２とｎ－型ドリフト層１とを合わせてドリフト層と呼んでもよい。
ｎ型キャリア蓄積層２は、ｎ－型ドリフト層１を構成する半導体基板に、ｎ型不純物をイオン注入し、その後アニールによって注入したｎ型不純物をｎ－型ドリフト層１である半導体基板内に拡散させることで形成される。
ｎ型キャリア蓄積層２の第１主面側には、ｐ型ベース層１５が設けられている。ｐ型ベース層１５は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１９／ｃｍ３である。ｐ型ベース層１５はアクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接している。ｐ型ベース層１５の第１主面側には、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接してｎ＋型ソース層１３が設けられ、残りの領域にｐ＋型コンタクト層１４が設けられている。ｎ＋型ソース層１３およびｐ＋型コンタクト層１４は半導体基板の第１主面を構成している。なお、ｐ＋型コンタクト層１４は、ｐ型ベース層１５よりもｐ型不純物の濃度が高い領域であり、ｐ＋型コンタクト層１４とｐ型ベース層１５とを区別する必要がある場合にはそれぞれを個別に呼称してよく、ｐ＋型コンタクト層１４とｐ型ベース層１５とを合わせてｐ型ベース層と呼んでもよい。
また、半導体装置１００または半導体装置１０１は、ｎ－型ドリフト層１の第２主面側に、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型バッファ層３が設けられている。ｎ型バッファ層３は、半導体装置１００がオフ状態のときにｐ型ベース層１５から第２主面側に伸びる空乏層がパンチスルーするのを抑制するために設けられる。ｎ型バッファ層３は、例えば、リン（Ｐ）あるいはプロトン（Ｈ＋）を注入して形成してよく、リン（Ｐ）およびプロトン（Ｈ＋）の両方を注入して形成してもよい。ｎ型バッファ層３のｎ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１８／ｃｍ３である。
なお、半導体装置１００または半導体装置１０１は、ｎ型バッファ層３が設けられずに、図４で示したｎ型バッファ層３の領域にもｎ－型ドリフト層１が設けられた構成であってもよい。ｎ型バッファ層３とｎ－型ドリフト層１とを合わせてドリフト層と呼んでもよい。
半導体装置１００または半導体装置１０１は、ｎ型バッファ層３の第２主面側に、ｐ型コレクタ層１６が設けられている。すなわち、ｎ－型ドリフト層１と第２主面との間に、ｐ型コレクタ層１６が設けられている。ｐ型コレクタ層１６は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１６／ｃｍ３～１．０×１０２０／ｃｍ３である。ｐ型コレクタ層１６は半導体基板の第２主面を構成している。ｐ型コレクタ層１６は、ＩＧＢＴ領域１０だけでなく、終端領域３０にも設けられており、ｐ型コレクタ層１６のうち終端領域３０に設けられた部分はｐ型終端コレクタ層１６ａを構成している。また、ｐ型コレクタ層１６は、ＩＧＢＴ領域１０からダイオード領域２０に一部がはみ出して設けられてもよい。
図４に示すように、半導体装置１００または半導体装置１０１は、半導体基板の第１主面からｐ型ベース層１５を貫通し、ｎ－型ドリフト層１に達するトレンチが形成されている。トレンチ内にゲートトレンチ絶縁膜１１ｂを介してゲートトレンチ電極１１ａが設けられることでアクティブトレンチゲート１１が構成されている。ゲートトレンチ電極１１ａは、ゲートトレンチ絶縁膜１１ｂを介してｎ－型ドリフト層１に対向している。また、トレンチ内にダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａが設けられることでダミートレンチゲート１２が構成されている。ダミートレンチ電極１２ａは、ダミートレンチ絶縁膜１２ｂを介してｎ－型ドリフト層１に対向している。アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂは、ｐ型ベース層１５およびｎ＋型ソース層１３に接している。ゲートトレンチ電極１１ａにゲート駆動電圧が印加されると、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接するｐ型ベース層１５にチャネルが形成される。
図４に示すように、アクティブトレンチゲート１１のゲートトレンチ電極１１ａの上には層間絶縁膜４が設けられている。半導体基板の第１主面の層間絶縁膜４が設けられていない領域の上、および層間絶縁膜４の上にはバリアメタル５が形成されている。バリアメタル５は、例えば、チタン（Ｔｉ）を含む導電体であってよく、例えば、窒化チタンであってよく、チタンとシリコン（Ｓｉ）を合金化させたＴｉＳｉであってよい。図４に示すように、バリアメタル５は、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａにオーミック接触し、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａと電気的に接続されている。バリアメタル５の上には、エミッタ電極６が設けられる。エミッタ電極６は、例えば、アルミニウムシリコン合金（Ａｌ-Ｓｉ系合金）などのアルミ合金で形成してもよく、アルミ合金で形成した電極上に、無電解めっき、あるいは電解めっきでめっき膜を形成した複数層の金属膜からなる電極であってもよい。無電解めっき、あるいは電解めっきで形成するめっき膜は、例えば、ニッケル（Ｎｉ）めっき膜であってよい。また、隣接する層間絶縁膜４間等の微細な領域であって、エミッタ電極６では良好な埋め込みが得られない領域がある場合には、エミッタ電極６よりも埋め込み性が良好なタングステンを微細な領域に配置して、タングステンの上にエミッタ電極６を設けてもよい。なお、バリアメタル５を設けずに、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａの上にエミッタ電極６を設けてもよい。また、ｎ＋型ソース層１３などのｎ型の半導体層の上のみにバリアメタル５を設けてもよい。バリアメタル５とエミッタ電極６とを合わせてエミッタ電極と呼んでよい。なお、図４では、ダミートレンチゲート１２のダミートレンチ電極１２ａの上には層間絶縁膜４が設けられない図を示したが、層間絶縁膜４をダミートレンチゲート１２のダミートレンチ電極１２ａの上に形成してもよい。層間絶縁膜４をダミートレンチゲート１２のダミートレンチ電極１２ａの上に形成した場合には、別の断面においてエミッタ電極６とダミートレンチ電極１２ａとを電気的に接続すればよい。
ｐ型コレクタ層１６の第２主面側には、コレクタ電極７が設けられる。コレクタ電極７は、エミッタ電極６と同様、アルミ合金またはアルミ合金とめっき膜とで構成されていてもよい。また、コレクタ電極７はエミッタ電極６と異なる構成であってもよい。コレクタ電極７は、ｐ型コレクタ層１６にオーミック接触し、ｐ型コレクタ層１６と電気的に接続されている。
図５は、半導体装置１００または半導体装置１０１の図３における破線Ｂ－Ｂでの矢示方向断面図であり、ＩＧＢＴ領域１０の断面図である。図４に示した破線Ａ－Ａでの矢示方向断面図とは、アクティブトレンチゲート１１に接して、半導体基板の第１主面側に設けられるｎ＋型ソース層１３が、図５の破線Ｂ－Ｂでの矢示方向断面には見られない点が異なる。つまり、図３に示したように、ｎ＋型ソース層１３は、ｐ型ベース層の第１主面側に選択的に設けられている。なお、ここで言うｐ型ベース層とは、ｐ型ベース層１５とｐ＋型コンタクト層１４とを合わせて呼ぶｐ型ベース層のことである。
（４）ダイオード領域２０の一般的構造
図６は、ＲＣ－ＩＧＢＴである半導体装置のダイオード領域の構成を示す部分拡大平面図である。また、図７および図８は、ＲＣ－ＩＧＢＴである半導体装置のダイオード領域の構成を示す断面図である。図６は、図１に示した半導体装置１００または半導体装置１０１における破線で囲った領域８３を拡大して示したものである。図７は、図６に示した半導体装置１００の破線Ｃ－Ｃにおける矢示方向断面図である。図８は、図６に示した半導体装置１００の破線Ｄ－Ｄにおける矢示方向断面図である。
ダイオードトレンチゲート２１は、半導体装置１００または半導体装置１０１の第１主面に沿ってセル領域であるダイオード領域２０の一端側から対向する他端側に向かって延伸している。ダイオードトレンチゲート２１は、ダイオード領域２０の半導体基板に形成されたトレンチ内にダイオードトレンチ絶縁膜２１ｂを介してダイオードトレンチ電極２１ａが設けられることで構成される。ダイオードトレンチ電極２１ａはダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。隣接する２つのダイオードトレンチゲート２１の間には、ｐ＋型コンタクト層２４および第３半導体層であるｐ型アノード層２５が設けられている。ｐ＋型コンタクト層２４は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１５／ｃｍ３～１．０×１０２０／ｃｍ３である。ｐ型アノード層２５は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１９／ｃｍ３である。ｐ＋型コンタクト層２４とｐ型アノード層２５とはダイオードトレンチゲート２１の長手方向に交互に設けられている。
図７は、半導体装置１００または半導体装置１０１の図６における破線Ｃ－Ｃでの矢示方向断面図であり、ダイオード領域２０の断面図である。半導体装置１００または半導体装置１０１は、ダイオード領域２０においてもＩＧＢＴ領域１０と同じく半導体基板からなるｎ－型ドリフト層１を有している。ダイオード領域２０のｎ－型ドリフト層１とＩＧＢＴ領域１０のｎ－型ドリフト層１とは連続して一体的に構成されたものであり、同一の半導体基板によって構成されている。図７において半導体基板は、ｐ＋型コンタクト層２４から第１半導体層であるｎ＋型カソード層２６までの範囲である。図７においてｐ＋型コンタクト層２４の紙面上端を半導体基板の第１主面、ｎ＋型カソード層２６の紙面下端を半導体基板の第２主面と呼ぶ。ダイオード領域２０の第１主面とＩＧＢＴ領域１０の第１主面は同一面であり、ダイオード領域２０の第２主面とＩＧＢＴ領域１０の第２主面は同一面である。
図７に示すように、ダイオード領域２０においてもＩＧＢＴ領域１０と同様に、ｎ－型ドリフト層１の第１主面側にｎ型キャリア蓄積層２が設けられ、ｎ－型ドリフト層１の第２主面側にｎ型バッファ層３が設けられている。ダイオード領域２０に設けられるｎ型キャリア蓄積層２およびｎ型バッファ層３は、ＩＧＢＴ領域１０に設けられるｎ型キャリア蓄積層２およびｎ型バッファ層３と同一の構成である。なお、ＩＧＢＴ領域１０およびダイオード領域２０にｎ型キャリア蓄積層２は必ずしも設ける必要はなく、ＩＧＢＴ領域１０にｎ型キャリア蓄積層２を設ける場合であっても、ダイオード領域２０にはｎ型キャリア蓄積層２を設けない構成としてもよい。また、ＩＧＢＴ領域１０と同じく、ｎ－型ドリフト層１、ｎ型キャリア蓄積層２およびｎ型バッファ層３を合わせてドリフト層と呼んでもよい。
ｎ型キャリア蓄積層２の第１主面側には、ｐ型アノード層２５が設けられている。ｐ型アノード層２５は、ｎ－型ドリフト層１と第１主面との間に設けられている。ｐ型アノード層２５は、ＩＧＢＴ領域１０のｐ型ベース層１５とｐ型不純物の濃度を同じ濃度にして、ｐ型アノード層２５とｐ型ベース層１５とを同時に形成してもよい。また、ｐ型アノード層２５のｐ型不純物の濃度を、ＩＧＢＴ領域１０のｐ型ベース層１５のｐ型不純物の濃度よりも低くして、ダイオード動作時にダイオード領域２０に注入される正孔の量を減少させるように構成してもよい。ダイオード動作時に注入される正孔の量を減少させることでダイオード動作時のリカバリ損失を低減することができる。
ｐ型アノード層２５の第１主面側には、ｐ＋型コンタクト層２４が設けられている。ｐ＋型コンタクト層２４のｐ型不純物の濃度は、ＩＧＢＴ領域１０のｐ＋型コンタクト層１４のｐ型不純物と同じ濃度としてよく、異なる濃度としてもよい。ｐ＋型コンタクト層２４は半導体基板の第１主面を構成している。なお、ｐ＋型コンタクト層２４は、ｐ型アノード層２５よりもｐ型不純物の濃度が高い領域であり、ｐ＋型コンタクト層２４とｐ型アノード層２５とを区別する必要がある場合にはそれぞれを個別に呼称してよく、ｐ＋型コンタクト層２４とｐ型アノード層２５とを合わせてｐ型アノード層と呼んでもよい。
ダイオード領域２０には、ｎ型バッファ層３の第２主面側に、ｎ＋型カソード層２６が設けられている。ｎ＋型カソード層２６は、ｎ－型ドリフト層１と第２主面との間に設けられている。ｎ＋型カソード層２６は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１６／ｃｍ３～１．０×１０２１／ｃｍ３である。図２で示したように、ｎ＋型カソード層２６は、ダイオード領域２０の一部または全部に設けられる。ｎ＋型カソード層２６は半導体基板の第２主面を構成している。なお、図示していないが、上述のようにｎ＋型カソード層２６を形成した領域に、さらにｐ型不純物を選択的に注入して、ｎ＋型カソード層２６を形成した領域の一部をｐ型半導体としてｐ＋型カソード層を設けてもよい。このように、ｎ＋型カソード層とｐ＋型カソード層とを半導体基板の第２主面に沿って交互に配置したダイオードは、ＲＦＣ（Relaxed Field of Cathode）ダイオードと呼称される。
図７に示すように、半導体装置１００または半導体装置１０１のダイオード領域２０には、半導体基板の第１主面からｐ型アノード層２５を貫通し、ｎ－型ドリフト層１に達するトレンチが形成されている。ダイオード領域２０のトレンチ内にダイオードトレンチ絶縁膜２１ｂを介してダイオードトレンチ電極２１ａが設けられることでダイオードトレンチゲート２１が構成されている。ダイオードトレンチ電極２１ａはダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。
図７に示すように、ダイオードトレンチ電極２１ａ、およびｐ＋型コンタクト層２４の上にはバリアメタル５が設けられている。バリアメタル５は、ダイオードトレンチ電極２１ａおよびｐ＋型コンタクト層２４とオーミック接触し、ダイオードトレンチ電極およびｐ＋型コンタクト層２４に電気的に接続されている。バリアメタル５は、ＩＧＢＴ領域１０のバリアメタル５と同一の構成であってよい。バリアメタル５の上には、エミッタ電極６が設けられる。ダイオード領域２０に設けられるエミッタ電極６は、ＩＧＢＴ領域１０に設けられたエミッタ電極６と連続して形成されている。なお、ＩＧＢＴ領域１０の場合と同様に、バリアメタル５を設けずに、ダイオードトレンチ電極２１ａおよびｐ＋型コンタクト層２４とエミッタ電極６とをオーミック接触させてもよい。なお、図７では、ダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上には層間絶縁膜４が設けられない図を示したが、層間絶縁膜４をダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上に形成してもよい。層間絶縁膜４をダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上に形成した場合には、別の断面においてエミッタ電極６とダイオードトレンチ電極２１ａとを電気的に接続すればよい。
ｎ＋型カソード層２６の第２主面側には、コレクタ電極７が設けられる。エミッタ電極６と同様、ダイオード領域２０のコレクタ電極７は、ＩＧＢＴ領域１０に設けられたコレクタ電極７と連続して形成されている。コレクタ電極７は、ｎ＋型カソード層２６にオーミック接触し、ｎ＋型カソード層２６に電気的に接続され、カソード電極としても機能する。
図８は、半導体装置１００または半導体装置１０１の図６における破線Ｄ－Ｄでの矢示方向断面図であり、ダイオード領域２０の矢示方向断面図である。図７に示した破線Ｃ－Ｃでの矢示方向断面図とは、ｐ型アノード層２５とバリアメタル５との間に、ｐ＋型コンタクト層２４が設けられておらず、ｐ型アノード層２５が半導体基板の第１主面を構成している点が異なる。つまり、図７で示したｐ＋型コンタクト層２４は、ｐ型アノード層２５の第１主面側に選択的に設けられている。
（５）ＩＧＢＴ領域１０とダイオード領域２０との境界領域
図９は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域とダイオード領域の境界の構成を示す断面図である。図９は、図１に示した半導体装置１００または半導体装置１０１における破線Ｇ－Ｇにおける矢示方向断面図である。
図９に示すように、ＩＧＢＴ領域１０の第２主面側に設けられたｐ型コレクタ層１６は、ＩＧＢＴ領域１０とダイオード領域２０との境界から距離Ｕ１だけダイオード領域２０側にはみ出して設けられている。このように、ｐ型コレクタ層１６をダイオード領域２０にはみ出して設けることにより、ダイオード領域２０のｎ＋型カソード層２６とアクティブトレンチゲート１１との距離を大きくすることができ、還流ダイオード動作時にゲートトレンチ電極１１ａにゲート駆動電圧が印加された場合であっても、ＩＧＢＴ領域１０のアクティブトレンチゲート１１に隣接して形成されるチャネルからｎ＋型カソード層２６に電流が流れるのを抑制することができる。距離Ｕ１は、例えば１００μｍであってよい。なお、ＲＣ－ＩＧＢＴである半導体装置１００または半導体装置１０１の用途によっては、距離Ｕ１がゼロまたは１００μｍより小さい距離であってもよい。
（６）終端領域３０の一般的構造
図１０および図１１は、ＲＣ－ＩＧＢＴである半導体装置の終端領域の構成を示す断面図である。図１０は、図１または図２における破線Ｅ－Ｅでの矢示方向断面図であり、ＩＧＢＴ領域１０から終端領域３０にかけての断面図である。また、図１１は、図１における破線Ｆ－Ｆでの矢示方向断面図であり、ダイオード領域２０から終端領域３０にかけての断面図である。
図１０および図１１に示すように、半導体装置１００の終端領域３０は、半導体基板の第１主面と第２主面との間にｎ－型ドリフト層１を有している。終端領域３０の第１主面および第２主面は、それぞれＩＧＢＴ領域１０およびダイオード領域２０の第１主面および第２主面と同一面である。また、終端領域３０のｎ－型ドリフト層１は、それぞれＩＧＢＴ領域１０およびダイオード領域２０のｎ－型ドリフト層１と同一構成であり連続して一体的に形成されている。
ｎ－型ドリフト層１の第１主面側、すなわち半導体基板の第１主面とｎ－型ドリフト層１との間にｐ型終端ウェル層３１が設けられている。ｐ型終端ウェル層３１は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１４／ｃｍ３～１．０×１０１９／ｃｍ３である。ｐ型終端ウェル層３１は、ＩＧＢＴ領域１０およびダイオード領域２０が含まれるセル領域を取り囲んで設けられている。ｐ型終端ウェル層３１は複数のリング状に設けられており、ｐ型終端ウェル層３１が設けられる数は、半導体装置１００または半導体装置１０１の耐圧設計によって適宜選択される。また、ｐ型終端ウェル層３１のさらに外縁側にはｎ＋型チャネルストッパ層３２が設けられており、ｎ＋型チャネルストッパ層３２はｐ型終端ウェル層３１を取り囲んでいる。
ｎ－型ドリフト層１と半導体基板の第２主面との間には、ｐ型終端コレクタ層１６ａが設けられている。ｐ型終端コレクタ層１６ａは、セル領域に設けられるｐ型コレクタ層１６と連続して一体的に形成されている。従って、ｐ型終端コレクタ層１６ａを含めてｐ型コレクタ層１６と呼んでもよい。また、図１に示した半導体装置１００のようにダイオード領域２０が終端領域３０と隣接して設けられる構成では、図１１に示すように、ｐ型終端コレクタ層１６ａは、ダイオード領域２０側の端部が距離Ｕ２だけダイオード領域２０にはみ出して設けられている。このように、ｐ型終端コレクタ層１６ａをダイオード領域２０にはみ出して設けることにより、ダイオード領域２０のｎ＋型カソード層２６とｐ型終端ウェル層３１との距離を大きくすることができ、ｐ型終端ウェル層３１がダイオードのアノードとして動作するのを抑制することができる。距離Ｕ２は、例えば１００μｍであってよい。
半導体基板の第２主面上にはコレクタ電極７が設けられている。コレクタ電極７は、ＩＧＢＴ領域１０およびダイオード領域２０を含むセル領域から終端領域３０まで連続して一体的に形成されている。一方、終端領域３０の半導体基板の第１主面上にはセル領域から連続しているエミッタ電極６と、エミッタ電極６とは分離された終端電極６ａとが設けられる。
エミッタ電極６と終端電極６ａとは、半絶縁性膜３３を介して電気的に接続されている。半絶縁性膜３３は、例えば、ｓｉｎＳｉＮ（semi-insulating Silicon Nitride：半絶縁性シリコン窒化膜）であってよい。終端電極６ａとｐ型終端ウェル層３１およびｎ＋型チャネルストッパ層３２とは、終端領域３０の第１主面上に設けられた層間絶縁膜４に形成されたコンタクトホールを介して電気的に接続されている。また、終端領域３０には、エミッタ電極６、終端電極６ａおよび半絶縁性膜３３を覆って終端保護膜３４が設けられている。終端保護膜３４は、例えば、ポリイミドで形成してよい。
（７）ＲＣ－ＩＧＢＴの一般的な製造方法
図１２～図２２は、ＲＣ－ＩＧＢＴである半導体装置の製造方法を示す図である。図１２～図１９は半導体装置１００または半導体装置１０１のおもて面側を形成する工程を示す図であり、図２０～図２２は、半導体装置１００または半導体装置１０１の裏面側を形成する工程を示す図である。
まず、図１２に示すようにｎ－型ドリフト層１を構成する半導体基板を準備する。半導体基板には、例えば、ＦＺ（Floating Zone）法で作製された、いわゆるＦＺウエハまたはＭＣＺ（Magnetic field applied Czochralski）法で作製された、いわゆるＭＣＺウエハを用いてよく、ｎ型不純物を含むｎ型ウエハであってよい。半導体基板に含まれるｎ型不純物の濃度は、作製される半導体装置の耐圧によって適宜選択され、例えば、耐圧が１２００Ｖの半導体装置では、半導体基板を構成するｎ－型ドリフト層１の比抵抗が４０～１２０Ω・ｃｍ程度となるようにｎ型不純物の濃度が調整される。図１２に示すように、半導体基板を準備する工程では、半導体基板の全体がｎ－型ドリフト層１となっているが、このような半導体基板の第１主面側または第２主面側から、ｐ型あるいはｎ型の不純物イオンを注入し、その後熱処理などによって半導体基板内に拡散させることで、ｐ型あるいはｎ型の半導体層を形成し、半導体装置１００または半導体装置１０１は製造される。
図１２に示すように、ｎ－型ドリフト層１を構成する半導体基板は、ＩＧＢＴ領域１０およびダイオード領域２０になる領域を備えている。また、図示しないがＩＧＢＴ領域１０およびダイオード領域２０になる領域の周囲には終端領域３０となる領域を備えている。以下では、半導体装置１００または半導体装置１０１のＩＧＢＴ領域１０およびダイオード領域２０の構成の製造方法について主として説明するが、半導体装置１００または半導体装置１０１の終端領域３０については周知の製造方法により作製してよい。例えば、終端領域３０に耐圧保持構造としてｐ型終端ウェル層３１を有するＦＬＲを形成する場合、半導体装置１００または半導体装置１０１のＩＧＢＴ領域１０およびダイオード領域２０を加工する前にｐ型不純物イオンを注入して形成してもよく、半導体装置１００のＩＧＢＴ領域１０あるいはダイオード領域２０にｐ型不純物をイオン注入する際に同時にｐ型不純物イオンを注入して形成してもよい。
次に、図１３に示すように、半導体基板の第１主面側からリン（Ｐ）などのｎ型不純物を注入してｎ型キャリア蓄積層２を形成する。また、半導体基板の第１主面側からボロン（Ｂ）などのｐ型不純物を注入してｐ型ベース層１５およびｐ型アノード層２５を形成する。ｎ型キャリア蓄積層２、ｐ型ベース層１５およびｐ型アノード層２５は、半導体基板内に不純物イオンを注入した後、熱処理により不純物イオンを拡散させることで形成される。ｎ型不純物およびｐ型不純物は、半導体基板の第１主面上にマスク処理を施した後イオン注入されるため、半導体基板の第１主面側に選択的に形成される。ｎ型キャリア蓄積層２、ｐ型ベース層１５およびｐ型アノード層２５は、ＩＧＢＴ領域１０およびダイオード領域２０に形成され、終端領域３０でｐ型終端ウェル層３１に接続される。なお、マスク処理とは、半導体基板上にレジストを塗布し、写真製版技術を用いてレジストの所定の領域に開口を形成し、開口を介して半導体基板の所定の領域にイオン注入を施したり、エッチングを施したりするために、半導体基板上にマスクを形成する処理を言う。
ｐ型ベース層１５およびｐ型アノード層２５は、同時にｐ型不純物をイオン注入して形成してもよい。この場合、ｐ型ベース層１５とｐ型アノード層２５の深さおよびｐ型不純物濃度は同じになり同一の構成となる。また、マスク処理によりｐ型ベース層１５とｐ型アノード層２５とに別々にｐ型不純物をイオン注入することで、ｐ型ベース層１５とｐ型アノード層２５の深さおよびｐ型不純物濃度を異ならせてもよい。
また、別の断面において形成されるｐ型終端ウェル層３１は、ｐ型アノード層２５と同時にｐ型不純物をイオン注入して形成してもよい。この場合、ｐ型終端ウェル層３１とｐ型アノード層２５との深さおよびｐ型不純物濃度は同じになり同一の構成とすることが可能である。また、ｐ型終端ウェル層３１とｐ型アノード層２５とを同時にｐ型不純物をイオン注入して形成して、ｐ型終端ウェル層３１とｐ型アノード層２５とのｐ型不純物濃度を異なる濃度とすることも可能である。この場合、いずれか一方または双方のマスクをメッシュ状のマスクとして、開口率を変更すればよい。
また、マスク処理によりｐ型終端ウェル層３１およびｐ型アノード層２５を別々にｐ型不純物をイオン注入することで、ｐ型終端ウェル層３１およびｐ型アノード層２５の深さおよびｐ型不純物濃度を異ならせてもよい。ｐ型終端ウェル層３１、ｐ型ベース層１５、およびｐ型アノード層２５を同時にｐ型不純物をイオン注入して形成してもよい。
次に、図１４に示すように、マスク処理によりＩＧＢＴ領域１０のｐ型ベース層１５の第１主面側に選択的にｎ型不純物を注入してｎ＋型ソース層１３を形成する。注入するｎ型不純物は、例えば、ヒ素（Ａｓ）またはリン（Ｐ）であってよい。また、マスク処理により、ＩＧＢＴ領域１０のｐ型ベース層１５の第１主面側に選択的にｐ型不純物を注入してｐ＋型コンタクト層１４を形成し、ダイオード領域２０のｐ型アノード層２５の第１主面側に選択的にｐ型不純物を注入してｐ＋型コンタクト層２４を形成する。注入するｐ型不純物は、例えばボロン（Ｂ）またはアルミニウム（Ａｌ）であってよい。
次に、図１５に示すように、半導体基板の第１主面側からｐ型ベース層１５およびｐ型アノード層２５を貫通し、ｎ－型ドリフト層１に達するトレンチ８を形成する。ＩＧＢＴ領域１０において、ｎ＋型ソース層１３を貫通するトレンチ８は、側壁がｎ＋型ソース層１３の一部を構成する。トレンチ８は、半導体基板上にＳｉＯ２などの酸化膜を堆積させた後、マスク処理によってトレンチ８を形成する部分の酸化膜に開口を形成し、開口を形成した酸化膜をマスクとして半導体基板をエッチングすることで形成してよい。図１５では、ＩＧＢＴ領域１０とダイオード領域２０とでトレンチ８のピッチを同じにして形成しているが、ＩＧＢＴ領域１０とダイオード領域２０とでトレンチ８のピッチを異ならせてもよい。トレンチ８のピッチは平面視におけるパターンは、マスク処理のマスクパターンにより適宜変更することができる。
次に、図１６に示すように、酸素を含む雰囲気中で半導体基板を加熱してトレンチ８の内壁および半導体基板の第１主面に酸化膜９を形成する。トレンチ８の内壁に形成された酸化膜９のうち、ＩＧＢＴ領域１０のトレンチ８に形成された酸化膜９がアクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂおよびダミートレンチゲート１２のダミートレンチ絶縁膜１２ｂである。また、ダイオード領域２０のトレンチ８に形成された酸化膜９がダイオードトレンチ絶縁膜２１ｂである。半導体基板の第１主面に形成された酸化膜９は後の工程で除去される。
次に、図１７に示すように、内壁に酸化膜９を形成したトレンチ８内に、ＣＶＤ（chemical vapor deposition）などによってｎ型またはｐ型の不純物をドープしたポリシリコンを堆積させて、ゲートトレンチ電極１１ａ、ダミートレンチ電極１２ａおよびダイオードトレンチ電極２１ａを形成する。
次に、図１８に示すように、ＩＧＢＴ領域１０のアクティブトレンチゲート１１のゲートトレンチ電極１１ａ上に層間絶縁膜４を形成した後に半導体基板の第１主面に形成された酸化膜９を除去する。層間絶縁膜４は、例えば、ＳｉＯ２であってよい。そして、マスク処理により堆積させた層間絶縁膜４にコンタクトホールを形成する。コンタクトホールは、ｎ＋型ソース層１３上、ｐ＋型コンタクト層１４上、ｐ＋型コンタクト層２４上、ダミートレンチ電極１２ａ上およびダイオードトレンチ電極２１ａ上に形成される。
次に、図１９に示すように、半導体基板の第１主面および層間絶縁膜４上にバリアメタル５を形成し、さらにバリアメタル５の上にエミッタ電極６を形成する。バリアメタル５は、窒化チタンをＰＤＶ（physical vapor deposition）またはＣＶＤによって成膜することで形成される。
エミッタ電極６は、例えば、スパッタリングまたは蒸着などのＰＶＤによってアルミシリコン合金（Ａｌ-Ｓｉ系合金）をバリアメタル５の上に堆積させて形成してよい。また、形成したアルミシリコン合金の上に、無電解めっきまたは電解めっきでニッケル合金（Ｎｉ合金）をさらに形成してエミッタ電極６としてもよい。エミッタ電極６をめっきで形成すると、エミッタ電極６として厚い金属膜を容易に形成することができるので、エミッタ電極６の熱容量を増加させて耐熱性を向上させることができる。なお、ＰＶＤでアルミシリコン合金からなるエミッタ電極６を形成した後に、めっき処理でニッケル合金をさらに形成する場合、ニッケル合金を形成するためのめっき処理は半導体基板の第２主面側の加工を行った後に実施してもよい。
次に、図２０に示すように、半導体基板の第２主面側を研削し、半導体基板を設計した所定の厚さに薄板化する。研削後の半導体基板の厚さは、例えば、８０μｍ～２００μｍであってよい。
次に、図２１に示すように、半導体基板の第２主面側からｎ型不純物を注入しｎ型バッファ層３を形成する。さらに、半導体基板の第２主面側からｐ型不純物を注入しｐ型コレクタ層１６を形成する。ｎ型バッファ層３はＩＧＢＴ領域１０、ダイオード領域２０および終端領域３０に形成してよく、ＩＧＢＴ領域１０またはダイオード領域２０のみに形成してもよい。
ｎ型バッファ層３は、例えば、リン（Ｐ）イオンを注入して形成してよい。また、プロトン（Ｈ＋）を注入して形成してよい。さらに、プロトンとリンの両方を注入して形成してよい。プロトンは比較的低い加速エネルギーで半導体基板の第２主面から深い位置にまで注入することができる。また、加速エネルギーを変えることでプロトンを注入する深さを比較的容易に変更することができる。このため、ｎ型バッファ層３をプロトンで形成する際に、加速エネルギーを変更しながら複数回注入すると、リンで形成するよりも半導体基板の厚さ方向に幅が広いｎ型バッファ層３を形成することができる。
また、リンはプロトンに比較して、ｎ型不純物としての活性化率を高くすることができるので、リンでｎ型バッファ層３を形成することにより薄板化した半導体基板であってもより確実に空乏層がパンチスルーするのを抑制することができる。半導体基板をより一層薄板化するには、プロトンとリンの両方を注入してｎ型バッファ層３を形成するのが好ましく、この際には、プロトンはリンよりも第２主面から深い位置に注入される。
ｐ型コレクタ層１６は、例えば、ボロン（Ｂ）を注入して形成してよい。ｐ型コレクタ層１６は、終端領域３０にも形成され、終端領域３０のｐ型コレクタ層１６がｐ型終端コレクタ層１６ａとなる。半導体基板の第２主面側からイオン注入した後に、第２主面にレーザーを照射してレーザーアニールすることで、注入したボロンが活性化しｐ型コレクタ層１６が形成される。この際、半導体基板の第２主面から比較的浅い位置に注入されたｎ型バッファ層３のためのリンも同時に活性化される。一方、プロトンは３５０℃～５００℃といった比較的低いアニール温度で活性化されるので、プロトンを注入した後はプロトンの活性化のための工程以外で、半導体基板全体が３５０℃～５００℃より高い温度にならないように留意する必要がある。レーザーアニールは、半導体基板の第２主面近傍のみを高温にできるため、プロトンを注入した後であってもｎ型不純物およびｐ型不純物の活性化に用いることができる。
次に、図２２に示すように、ダイオード領域２０にｎ＋型カソード層２６を形成する。ｎ＋型カソード層２６は、例えば、リン（Ｐ）を注入して形成してよい。図２２に示すように、ＩＧＢＴ領域１０とダイオード領域２０との境界からダイオード領域２０側に距離Ｕ１の位置に、ｐ型コレクタ層１６とｎ＋型カソード層２６との境界が位置するように、リンが第２主面側からマスク処理により選択的に注入される。ｎ＋型カソード層２６を形成するためのｎ型不純物の注入量は、ｐ型コレクタ層１６を形成するためのｐ型不純物の注入量より多い。図２２では、第２主面からのｐ型コレクタ層１６とｎ＋型カソード層２６の深さを同じに示しているが、ｎ＋型カソード層２６の深さはｐ型コレクタ層１６の深さ以上である。ｎ＋型カソード層２６が形成される領域は、ｐ型不純物が注入された領域にｎ型不純物を注入してｎ型半導体にする必要があるので、ｎ＋型カソード層２６が形成される領域の全てで注入されたｐ型不純物の濃度をｎ型不純物の濃度より高くする。
次に、半導体基板の第２主面上にコレクタ電極７を形成することで、図９に示した断面構成を得ることができる。コレクタ電極７は、第２主面のＩＧＢＴ領域１０、ダイオード領域２０および終端領域３０の全面に亘って形成される。また、コレクタ電極７は、半導体基板であるｎ型ウエハの第２主面の全面に亘って形成してよい。コレクタ電極７は、スパッタリングまたは蒸着などのＰＶＤによって、アルミシリコン合金（Ａｉ-Ｓｉ系合金）またはチタン（Ｔｉ）などを堆積させて形成してよく、アルミシリコン合金、チタン、ニッケルあるいは金など複数の金属を積層させて形成してもよい。さらには、ＰＶＤで形成した金属膜上に無電解めっきまたは電解めっきで、さらに金属膜を形成してコレクタ電極７としてもよい。
以上のような工程により半導体装置１００または半導体装置１０１は作製される。半導体装置１００または半導体装置１０１は、１枚のｎ型ウエハにマトリクス状に複数作製されるので、レーザーダイシングまたはブレードダイシングにより個々の半導体装置１００または半導体装置１０１に切り分けることで半導体装置１００または半導体装置１０１は完成する。
＜実施の形態１＞
＜構成＞
図２３は実施の形態１に係るＲＣ－ＩＧＢＴ１０００の構成を示す部分断面図であり、 図１に示した半導体装置１００または図２に示した半導体装置１０１における破線Ｇ－Ｇにおける矢示方向断面図に相当する断面図である。なお、図９に示した半導体装置１００または半導体装置１０１の断面図である図９と同一の構成については同一の符号を付し、重複する説明は省略する。
図２３に示すように、ＩＧＢＴ領域１０の第２主面側に設けられたｐ型コレクタ層１６は、ＩＧＢＴ領域１０とダイオード領域２０との境界から距離Ｕ１だけダイオード領域２０側にはみ出して設けられている。このように、ｐ型コレクタ層１６をダイオード領域２０にはみ出して設けることにより、ダイオード領域２０のｎ＋型カソード層２６とアクティブトレンチゲート１１との距離を大きくすることができ、還流ダイオード動作時にゲートトレンチ電極１１ａにゲート駆動電圧が印加された場合であっても、ＩＧＢＴ領域１０のアクティブトレンチゲート１１に隣接して形成されるチャネルからｎ＋型カソード層２６に電流が流れるのを抑制することができる。
図２３に示すＲＣ－ＩＧＢＴ１０００においては、ダイオード領域２０は半導体基板の第１主面であるｎ＋型ソース層１３、ｐ＋型コンタクト層１４、ｐ＋型コンタクト層２４およびｐ型アノード層２５の紙面上端である半導体基板の第１主面から、ｎ－型ドリフト層１に達する複数のアクティブトレンチゲート１１、複数のダミートレンチゲート１２、複数のダイオードトレンチゲート２１、複数のダイオード半トレンチゲート２２およびダイオードダミーアクティブトレンチゲート４１を有している。
なお、本開示においてはダイオード領域２０の構成に特徴があるので、以下においてはダイオード領域２０の構成を中心に説明するものとする。
図２３に示すように、ダイオードダミーアクティブトレンチゲート４１は、２つのダイオード半トレンチゲート２２で挟まれるように設けられており、ダイオードダミーアクティブトレンチゲート４１とダイオード半トレンチゲート２２との間には第３半導体層であるｐ型アノード層４１ｃが設けられている。そして、２つのダイオード半トレンチゲート２２およびダイオードダミーアクティブトレンチゲート４１の上は連続する層間絶縁膜４で覆われており、ｐ型アノード層４１ｃには第１電位であるエミッタ電位が与えられずフローティング状態となっている。
ダイオードトレンチゲート２１は、ｐ＋型コンタクト層２４、ｐ型アノード層２５およびｎ型キャリア蓄積層２を貫通してｎ－型ドリフト層１に達するトレンチ内にダイオードトレンチ絶縁膜２１ｂを介してダイオードトレンチ電極２１ａが設けられており、ダイオードトレンチ電極２１ａはエミッタ電極６に電気的に接続されている。
ダイオード半トレンチゲート２２は、ｐ型アノード層２５およびｎ型キャリア蓄積層２を貫通してｎ－型ドリフト層１に達するトレンチ内にダイオード半トレンチ絶縁膜２２ｂを介してダイオード半トレンチ電極２２ａが設けられており、ダイオード半トレンチ電極２２ａはエミッタ電極６に電気的に接続されている。
ダイオード半トレンチゲート２２の２つの側面の一方側にはエミッタ電極６に電気的に接続されたｐ型アノード層２５が設けられ、他方側にはエミッタ電極６に電気的に接続されず、フローティング状態となったｐ型アノード層４１ｃが設けられている。このように、トレンチゲートの片側にフローティング状態となったｐ型アノード層を有する構成をトレンチゲートを「半（semi）トレンチゲート」と呼称する。
ダイオードダミーアクティブトレンチゲート４１は、ｐ型アノード層４１ｃおよびｎ型キャリア蓄積層２を貫通してｎ－型ドリフト層１に達するトレンチ内にダイオードダミーアクティブトレンチ絶縁膜４１ｂを介してダイオードダミーアクティブトレンチ電極４１ａが設けられており、ダイオードダミーアクティブトレンチ電極４１ａは、図示されないゲート電極に電気的に接続されている。
ダイオードダミーアクティブトレンチゲート４１の側面の両側にはエミッタ電極６に電気的に接続されず、フローティング状態となったｐ型アノード層４１ｃが設けられている。このように、トレンチ電極がゲート電極に電気的に接続され、ゲートの片側にフローティング状態となったｐ型アノード層を有する構成を「ダミーアクティブトレンチゲート」と呼称する。
以上説明したようにＲＣ－ＩＧＢＴ１０００は、ダイオード領域２０において、ダイオードトレンチゲート２１のダイオードトレンチ電極２１ａおよびダイオード半トレンチゲート２２のダイオード半トレンチ電極２２ａにはエミッタ電位Ｅが与えられ、ダイオードダミーアクティブトレンチゲート４１のダイオードダミーアクティブトレンチ電極４１ａにはゲート電位Ｇが与えられている。
このように、ダイオード領域にダイオードダミーアクティブトレンチゲート４１を配置することで変位電流を抑制できる。すなわち、ダイオード領域では、ダイオード動作時にはアノードからホールが注入されカソードからはホールが注入されないので、カソードから注入されたホールによって、ｐ型アノード層４１ｃの電位が変動することなく、ダイオードダミーアクティブトレンチゲート４１に流れる変位電流を抑制できる。
また、ＩＧＢＴ領域１０の第２主面側に設けられたｐ型コレクタ層１６は、ＩＧＢＴ領域１０とダイオード領域２０との境界から距離Ｕ１だけダイオード領域２０側にはみ出して設けられているが、このｐ型コレクタ層１６がはみ出した領域に対応する第１主面側には、ダイオードダミーアクティブトレンチゲート４１は配置されていない。これによっても、ダイオードダミーアクティブトレンチゲート４１に流れる変位電流を抑制できる。
なお、ダミーアクティブトレンチゲートをＩＧＢＴ領域に設けないので、ターンオン時にコレクタ層から注入されたホールがフローティングのｐ型ベース層１５の電位を変動させないので、ダミーアクティブトレンチゲートに変位電流が流れることが抑制され、ｄＶ／ｄｔのゲート抵抗制御性が低下することを抑制できる。
また、ダイオードダミーアクティブトレンチゲート４１を、２つのダイオード半トレンチゲート２２で挟み、ダイオードダミーアクティブトレンチゲート４１とダイオード半トレンチゲート２２との間にはｐ型アノード層４１ｃが設けられ、ｐ型アノード層４１ｃはエミッタ電位に接続されずフローティング状態となっている。
このため、ダイオードダミーアクティブトレンチゲート４１のダイオードダミーアクティブトレンチ電極４１ａ、ダイオードダミーアクティブトレンチ絶縁膜４１ｂ、フローティングのｐ型アノード層４１ｃおよびｎ－型ドリフト層１でキャパシタが形成される。これは、ダイオードダミーアクティブトレンチ電極４１ａとコレクタ電極７すなわち第２電位を与えるカソード電極との間にキャパシタが形成されることであり、これは、ＩＧＢＴのゲートとコレクタとの間のゲート-コレクタ間容量（帰還容量）Ｃｇｃを大きくすることを意味する。帰還容量（Ｃｇｃ）を大きくすることで、時間ｔに対するドレイン電圧Ｖの変動であるｄＶ／ｄｔが一定の条件においてターンオン損失を低減することができる。
なお、図２３では、ダイオードダミーアクティブトレンチゲート４１の両側に配置されたｐ型アノード層４１ｃは、フローティング電位としたが、セル領域内でｐ型アノード層４１ｃが、エミッタ電極６に接続されていてもよい。また、終端領域においてｐ型終端ウェル層３１（図１１）と接続されていてもよく、接続されていなくてもよい。この場合、ｐ型終端ウェル層３１はエミッタ電極６に電気的に接続されていてもよい。すなわちｐ型アノード層４１ｃは終端領域でエミッタ電極６と電極に電気的に接続されていてもよいし、接続されていなくてもよい。ｐ型アノード層４１ｃを直上のエミッタ電極６に電気的に接続せず、遠く離れた位置でエミッタ電極６に電気的に接続することで、高抵抗を介してエミッタ電極６に接続されることとなり、擬似的にフローティング状態となるので、帰還容量（Ｃｇｃ）を大きくする効果を得ることができる。
＜効果＞
以上説明したように、実施の形態１に係るＲＣ－ＩＧＢＴ１０００によれば、ダイオードダミーアクティブトレンチゲート４１に流れる変位電流を抑制でき、また、ダイオード領域２０においてダイオードダミーアクティブトレンチゲート４１を設け、その隣にはフローティング状態のｐ型アノード層４１ｃを設けることで、ＩＧＢＴのゲートとコレクタとの間の帰還容量Ｃｇｃを大きくすることができるので、ｄＶ／ｄｔが一定の条件においてターンオン損失を低減することができる。
＜変形例＞
図２３に示したＲＣ－ＩＧＢＴ１０００においては、２つのダイオード半トレンチゲート２２で挟まれるダイオードダミーアクティブトレンチゲート４１は１本のみの構成を開示したが、これに限定されるものではなく、ダイオードダミーアクティブトレンチゲート４１を複数本設けてもよい。
例えば、図２４に示されるＲＣ－ＩＧＢＴ１００１は、２つのダイオード半トレンチゲート２２の間に、２本のダイオードダミーアクティブトレンチゲート４１を設けた構成となっている。
ダイオードダミーアクティブトレンチゲート４１は、２つのダイオード半トレンチゲート２２で挟まれるように設けられている。このように、ダイオードダミーアクティブトレンチゲート４１とダイオード半トレンチゲート２２とが隣り合うように配置された場合、ゲート電位のダイオードダミーアクティブトレンチゲート４１とエミッタ電位のダイオード半トレンチゲート２２との間にカップリング容量であるゲート-エミッタ間容量Ｃｇｅが発生する。ゲート-エミッタ間容量Ｃｇｅが発生すると、ゲート容量比Ｃｇｃ／Ｃｇｅが小さくなり、ターンオン損失の低減には望ましくない。
そこで、図２４に示されるＲＣ－ＩＧＢＴ１００１のように、ダイオードダミーアクティブトレンチゲート４１の本数を増やすことで、ゲート容量比Ｃｇｃ／Ｃｇｅをさらに大きくして、ターンオン損失をさらに低減することができる。
＜実施の形態２＞
＜構成＞
図２５は実施の形態２に係るＲＣ－ＩＧＢＴ２０００の構成を示す部分断面図であり、 図１に示した半導体装置１００または図２に示した半導体装置１０１における破線Ｇ－Ｇにおける矢示方向断面図に相当する断面図である。なお、図９に示した半導体装置１００または半導体装置１０１の断面図である図９と同一の構成については同一の符号を付し、重複する説明は省略する。
図２５に示すＲＣ－ＩＧＢＴ２０００においては、ダイオード領域２０は、半導体基板の第１主面であるｐ型アノード層２５の紙面上端から、ｎ－型ドリフト層１に達する複数のダイオードトレンチゲート２１および隣り合って配置された２つのダイオード半ダミーアクティブトレンチゲート５１を有している。そして、２つのダイオード半ダミーアクティブトレンチゲート５１の間にはｐ型アノード層４１ｃが設けられている。２つのダイオード半ダミーアクティブトレンチゲート５１の上は連続する層間絶縁膜４で覆われており、ｐ型アノード層４１ｃにはエミッタ電位が与えられずフローティング状態となっている。
ダイオード半ダミーアクティブトレンチゲート５１は、ｐ型アノード層４１ｃおよびｎ型キャリア蓄積層２を貫通してｎ－型ドリフト層１に達するトレンチ内にダイオード半ダミーアクティブトレンチ絶縁膜５１ｂを介してダイオード半ダミーアクティブトレンチ電極５１ａが設けられており、ダイオード半ダミーアクティブトレンチ電極５１ａは、図示されないゲート電極に電気的に接続されている。
ダイオード半ダミーアクティブトレンチゲート５１の２つの側面の一方側にはエミッタ電極６に電気的に接続されたｐ型アノード層２５が設けられ、他方側にはフローティング状態となったｐ型アノード層４１ｃが設けられている。
以上説明したようにＲＣ－ＩＧＢＴ２０００は、ダイオード領域２０において、ダイオードトレンチゲート２１のダイオードトレンチ電極２１ａおよびダイオード半トレンチゲート２２のダイオード半トレンチ電極２２ａにはエミッタ電位Ｅが与えられ、ダイオード半ダミーアクティブトレンチゲート５１のダイオード半ダミーアクティブトレンチ電極５１ａにはゲート電位Ｇが与えられている。
このように、ダイオード領域にダイオード半ダミーアクティブトレンチゲート５１を配置することで変位電流を抑制できる。すなわち、ダイオード領域では、ダイオード動作時にはアノードからホールが注入されカソードからはホールが注入されないので、カソードから注入されたホールによって、ｐ型アノード層４１ｃの電位が変動することなく、ダイオード半ダミーアクティブトレンチゲート５１に流れる変位電流を抑制できる。
また、ＩＧＢＴ領域１０の第２主面側に設けられたｐ型コレクタ層１６は、ＩＧＢＴ領域１０とダイオード領域２０との境界から距離Ｕ１だけダイオード領域２０側にはみ出して設けられているが、このｐ型コレクタ層１６がはみ出した領域に対応する第１主面側には、ダイオード半ダミーアクティブトレンチゲート５１は配置されていない。これによっても、ダイオード半ダミーアクティブトレンチゲート５１に流れる変位電流を抑制できる。
なお、ダミーアクティブトレンチゲートをＩＧＢＴ領域に設けないので、ターンオン時にコレクタ層から注入されたホールがフローティングのｐ型ベース層１５の電位を変動させないので、ダミーアクティブトレンチゲートに変位電流が流れることが抑制され、ｄＶ／ｄｔのゲート抵抗制御性が低下することを抑制できる。
また、２つのダイオード半ダミーアクティブトレンチゲート５１の間にはｐ型アノード層４１ｃが設けられ、ｐ型アノード層４１ｃはエミッタ電位に接続されずフローティング状態となっている。
このため、ダイオード半ダミーアクティブトレンチゲート５１のダイオード半ダミーアクティブトレンチ電極５１ａ、ダイオード半ダミーアクティブトレンチ絶縁膜５１ｂ、フローティングのｐ型アノード層４１ｃおよびｎ－型ドリフト層１でキャパシタが形成される。これは、ダイオード半ダミーアクティブトレンチ電極５１ａとコレクタ電極７すなわち第２電位を与えるカソード電極との間にキャパシタが形成されることであり、これは、ＩＧＢＴのゲートとコレクタとの間のゲート-コレクタ間容量（帰還容量）Ｃｇｃを大きくすることを意味する。帰還容量（Ｃｇｃ）を大きくすることで、時間ｔに対するドレイン電圧Ｖの変動であるｄＶ／ｄｔが一定の条件においてターンオン損失を低減することができる。
＜効果＞
以上説明したように、実施の形態２に係るＲＣ－ＩＧＢＴ２０００によれば、ダイオード半ダミーアクティブトレンチゲート５１に流れる変位電流を抑制でき、また、ダイオード領域２０においてダイオード半ダミーアクティブトレンチゲート５１を設け、その隣にはフローティング状態のｐ型アノード層４１ｃを設けることで、ＩＧＢＴのゲートとコレクタとの間の帰還容量Ｃｇｃを大きくすることができるので、ｄＶ／ｄｔが一定の条件においてターンオン損失を低減することができる。
＜変形例１＞
図２５に示したＲＣ－ＩＧＢＴ２０００においては、ダイオード半ダミーアクティブトレンチゲート５１の間にはフローティング状態のｐ型アノード層４１ｃが設けられた構成を示したが、図２６に示すＲＣ－ＩＧＢＴ２００１のように、ダイオード半ダミーアクティブトレンチゲート５１の隣にダイオードダミーアクティブトレンチゲート４１を設けた構成としてもよい。
図２６に示すように、ダイオードダミーアクティブトレンチゲート４１は、ｐ型アノード層４１ｃおよびｎ型キャリア蓄積層２を貫通してｎ－型ドリフト層１に達するトレンチ内にダイオードダミーアクティブトレンチ絶縁膜４１ｂを介してダイオードダミーアクティブトレンチ電極４１ａが設けられており、ダイオードダミーアクティブトレンチ電極４１ａは、図示されないゲート電極に電気的に接続されている。そして、２つのダイオード半ダミーアクティブトレンチゲート５１およびダイオードダミーアクティブトレンチゲート４１の上は連続する層間絶縁膜４で覆われており、ｐ型アノード層４１ｃにはエミッタ電位が与えられずフローティング状態となっている。
このように、ダイオード領域にダイオード半ダミーアクティブトレンチゲート５１に隣り合うようにダイオードダミーアクティブトレンチゲート４１を配置することで変位電流を抑制できる。すなわち、ダイオード領域では、ダイオード動作時にはアノードからホールが注入されカソードからはホールが注入されないので、カソードから注入されたホールによって、ｐ型アノード層４１ｃの電位が変動することなく、ダイオードダミーアクティブトレンチゲート４１に流れる変位電流を抑制できる。
また、ダイオードダミーアクティブトレンチゲート４１を配置することで、ダイオードダミーアクティブトレンチゲート４１のダイオードダミーアクティブトレンチ電極４１ａ、ダイオードダミーアクティブトレンチ絶縁膜４１ｂ、フローティングのｐ型アノード層４１ｃおよびｎ－型ドリフト層１でキャパシタが形成される。これにより、ＩＧＢＴのゲートとコレクタとの間のゲート-コレクタ間容量（帰還容量）Ｃｇｃをさらに大きくすることができる。帰還容量（Ｃｇｃ）をさらに大きくすることで、時間ｔに対するドレイン電圧Ｖの変動であるｄＶ／ｄｔが一定の条件においてターンオン損失をさらに低減することができる。
また、ゲート電位が与えられるダイオードダミーアクティブトレンチゲート４１とダイオード半ダミーアクティブトレンチゲート５１が隣り合って配置されているため、両者の間ではカップリング容量であるゲート-エミッタ間容量Ｃｇｅが発生せず、ゲート容量比Ｃｇｃ／Ｃｇｅを大きくできるためターンオン損失を低減できる。
図２６に示したＲＣ－ＩＧＢＴ２００１においては、２つのダイオード半ダミーアクティブトレンチゲート５１で挟まれるダイオードダミーアクティブトレンチゲート４１は１本のみの構成を開示したが、これに限定されるものではなく、ダイオードダミーアクティブトレンチゲート４１を複数本設けてもよい。
ダイオードダミーアクティブトレンチゲート４１の本数を増やすことで、ゲート容量比Ｃｇｃ／Ｃｇｅをさらに大きくして、ターンオン損失をさらに低減することができる。
＜変形例２＞
図２６に示したＲＣ－ＩＧＢＴ２００１においては、半導体基板の第１主面であるｐ型アノード層２５の紙面上端から、ｎ－型ドリフト層１に達する複数のダイオードトレンチゲート２１が設けられた構成を示したが、図２７に示すＲＣ－ＩＧＢＴ２００２のように、複数のダイオードトレンチゲート２１の代わりに、半導体基板の第１主面からｎ－型ドリフト層１に達する複数のダイオードアクティブトレンチゲート６１を備えた構成としてもよい。
ダイオードアクティブトレンチゲート６１は、ｐ＋型コンタクト層２４、ｐ型アノード層２５およびｎ型キャリア蓄積層２を貫通してｎ－型ドリフト層１に達するトレンチ内にダイオードアクティブトレンチ絶縁膜６１ｂを介してダイオードアクティブトレンチ電極６１ａが設けられており、ダイオードアクティブトレンチ電極６１ａは図示されないゲート電極に電気的に接続されている。
このため、ダイオードアクティブトレンチゲート６１のダイオードアクティブトレンチ電極６１ａ、ダイオードアクティブトレンチ絶縁膜６１ｂ、エミッタ電極６に電気的に接続されたｐ型アノード層２５でキャパシタが形成され、ゲート-エミッタ間容量Ｃｇｅが発生する。しかし、同時にダイオードアクティブトレンチ電極６１ａ、ダイオードアクティブトレンチ絶縁膜６１ｂおよびｎ－型ドリフト層１で形成されるキャパシタによりゲート-コレクタ間容量（帰還容量）Ｃｇｃも発生する。このため、ダイオードダミーアクティブトレンチゲート４１およびダイオード半ダミーアクティブトレンチゲート５１を配置することによるゲート-コレクタ間容量（帰還容量）Ｃｇｃと合わせて、帰還容量（Ｃｇｃ）をさらに大きくすることができ、時間ｔに対するドレイン電圧Ｖの変動であるｄＶ／ｄｔが一定の条件においてターンオン損失をさらに低減することができる。
＜実施の形態３＞
＜構成＞
図２８は実施の形態３に係るＲＣ－ＩＧＢＴ３０００の構成を示す部分断面図であり、 図１に示した半導体装置１００または図２に示した半導体装置１０１における破線Ｇ－Ｇにおける矢示方向断面図に相当する断面図である。なお、図９に示した半導体装置１００または半導体装置１０１の断面図である図９と同一の構成については同一の符号を付し、重複する説明は省略する。
図２８に示すＲＣ－ＩＧＢＴ３０００においては、図２６に示したＲＣ－ＩＧＢＴ２００１と同様に、ダイオード半ダミーアクティブトレンチゲート５１の隣にダイオードダミーアクティブトレンチゲート４１を設けた構成となっているが、ダイオードダミーアクティブトレンチゲート４１とダイオード半ダミーアクティブトレンチゲート５１との間隔は、隣り合ったダイオードトレンチゲート２１の間隔、または、隣り合ったアクティブトレンチゲート１１の間隔、または、隣り合ったアクティブトレンチゲート１１とダミートレンチゲート１２との間隔よりも短く設定されている。
なお、図２８においては、ダイオードダミーアクティブトレンチゲート４１の配置個数を１つとしたが、これに限定されるものではなく、複数のダイオードダミーアクティブトレンチゲート４１を配置することができる。
その場合、ダイオードダミーアクティブトレンチゲート４１とダイオード半ダミーアクティブトレンチゲート５１との間隔、および隣り合ったダイオードダミーアクティブトレンチゲート４１の間隔は、他の隣り合ったトレンチゲートの間隔の１／２～１／４とすることができる。
＜効果＞
ダイオードダミーアクティブトレンチゲート４１とダイオード半ダミーアクティブトレンチゲート５１との間隔を狭くすることで、ダイオードダミーアクティブトレンチゲート４１およびダイオード半ダミーアクティブトレンチゲート５１を高密度に配置できるため、ダイオードダミーアクティブトレンチゲート４１の配置個数を増やすことでＩＧＢＴのゲートとコレクタとの間のゲート-コレクタ間容量（帰還容量）Ｃｇｃを大きくすることができ、時間ｔに対するドレイン電圧Ｖの変動であるｄＶ／ｄｔが一定の条件においてターンオン損失を低減することができる。
＜変形例＞
以上説明した実施の形態３のＲＣ－ＩＧＢＴ３０００においては、ダイオードダミーアクティブトレンチゲート４１とダイオード半ダミーアクティブトレンチゲート５１との間隔を他の隣り合ったトレンチゲートの間隔よりも狭くし、ダイオードダミーアクティブトレンチゲート４１の配置個数を増やすことで、帰還容量Ｃｇｃを増やす構成を開示したが、図２９に示すＲＣ－ＩＧＢＴ３００１のように、ダイオードダミーアクティブトレンチゲート４１の配置パターンを格子状とすることで、帰還容量Ｃｇｃを増やすこともできる。
図２９は、ＲＣ－ＩＧＢＴ３００１の構成を示す部分平面図であり、ダイオード領域２０の一部を、ダイオードダミーアクティブトレンチゲート４１およびダイオード半ダミーアクティブトレンチゲート５１を上方から見た場合の図である。なお、図２９においては便宜的に、エミッタ電極６等の構成は図示を省略している。
図２９に示されるように、ダイオードダミーアクティブトレンチゲート４１は、トレンチの延伸方向の複数の部分で、トレンチの延伸方向とは垂直な方向に分岐し、隣り合うダイオード半ダミーアクティブトレンチゲート５１と接続される構成となっている。この結果、ダイオードダミーアクティブトレンチゲート４１とダイオード半ダミーアクティブトレンチゲート５１とで格子状のトレンチゲートが形成され、ｐ型アノード層４１ｃは格子状のトレンチゲートで囲まれた平面視で矩形状の領域となる。
このため、ダイオードダミーアクティブトレンチゲート４１およびダイオード半ダミーアクティブトレンチゲート５１を配置することによるゲート-コレクタ間容量（帰還容量）Ｃｇｃが増大し、時間ｔに対するドレイン電圧Ｖの変動であるｄＶ／ｄｔが一定の条件においてターンオン損失を低減することができる。
なお、平面視で矩形状のｐ型アノード層４１ｃの形成個数は、ストライプ状のダイオードダミーアクティブトレンチゲート４１の長さの範囲で、ダイオードダミーアクティブトレンチ絶縁膜４１ｂおよびダイオードダミーアクティブトレンチ電極４１ａの形成が可能な大きさの範囲であれば、特に制限はない。
＜実施の形態４＞
＜構成＞
図３０は実施の形態４に係るＲＣ－ＩＧＢＴ４０００の構成を示す部分断面図であり、図１に示した半導体装置１００または図２に示した半導体装置１０１における破線Ｇ－Ｇにおける矢示方向断面図に相当する断面図である。なお、図９に示した半導体装置１００または半導体装置１０１の断面図である図９と同一の構成については同一の符号を付し、重複する説明は省略する。
図３０に示すＲＣ－ＩＧＢＴ４０００においては、図２３に示したＲＣ－ＩＧＢＴ１００１と同様に、ダイオードダミーアクティブトレンチゲート４１が、２つのダイオード半トレンチゲート２２で挟まれるように設けられているが、ダイオードダミーアクティブトレンチゲート４１とダイオード半トレンチゲート２２との間のメサ領域にはｐ型アノード層４１ｃが設けられておらず、ｎ－型ドリフト層１となっており、ｎ型キャリア蓄積層２も設けられていない。
＜効果＞
ダイオードダミーアクティブトレンチゲート４１とダイオード半トレンチゲート２２との間のメサ領域にｐ型アノード層４１ｃを設けた場合、ダイオードのリカバリ動作時において逆回復電流による少数のホールがフローティングのｐ型アノード層４１ｃの電位を変動させ、変位電流を発生させる場合がある。しかし、ここにｐ型半導体層を形成しないことでダイオードダミーアクティブトレンチゲート４１への変位電流の影響を抑制できる。
＜実施の形態５＞
＜構成＞
図３１は実施の形態５に係る半導体装置として、アイランド型の半導体装置１０２を示す平面図であり、１つの半導体装置内にＩＧＢＴ領域１０とダイオード領域２０とを備えている。図３１においては、トレンチゲートの延伸方向を矢印ＡＲで示している。図３１に示されるように、トレンチゲートは、制御パッド４１０の配列方向に沿って延伸している。なお、図２に示した半導体装置１０１と同一の構成については同一の符号を付し、重複する説明は省略する。
図３２は、図３１におけるＥ－Ｅ線での矢示方向断面図である。図３２に示すＩＧＢＴ領域１０の断面構成は、図４に示したＩＧＢＴ領域１０の断面構成と同じであり、同一の構成については同一の符号を付し、重複する説明は省略する。
図３３は、図３１におけるＧ－Ｇ線での矢示方向断面図である。図３３に示すダイオード領域２０の断面構成は、図２６に示したＲＣ－ＩＧＢＴ領域２００１の断面構成と基本的には同じであり、ダイオード半ダミーアクティブトレンチゲート５１の隣にダイオードダミーアクティブトレンチゲート４１を設けた構成となっている。なお、ＲＣ－ＩＧＢＴ領域２００１と同一の構成については同一の符号を付し、重複する説明は省略する。
図３１に示されるように、ＩＧＢＴ領域１０およびダイオード領域２０は、トレンチゲートの延伸方向に交互に配置されており、トレンチゲートはＩＧＢＴ領域１０およびダイオード領域２０を平面視で貫く構成となる。
この構成においては、ＩＧＢＴ領域１０では、図３２に示されるように、例えば、ゲートパッド４１０ｃ（図３１）に電気的に接続されたゲートトレンチ電極１１ａを有するアクティブトレンチゲート１１の２つの側面の両方または一方の外側においてｎ＋型ソース層１３が設けられており、ｎ＋型ソース層１３はエミッタ電極６に電気的に接続されている。
一方、ダイオード領域２０では、図３３に示されるように、２つのダイオード半ダミーアクティブトレンチゲート５１および、それらの間に設けられたダイオードダミーアクティブトレンチゲート４１において、それぞれダイオード半ダミーアクティブトレンチ電極５１ａおよびダイオードダミーアクティブトレンチ電極４１ａが、ゲートパッド４１０ｃ（図３１）に電気的に接続されている。なお、ダイオードダミーアクティブトレンチゲート４１とダイオード半ダミーアクティブトレンチゲート５１との間に設けられたｐ型アノード層４１ｃは、エミッタ電極６に電気的に接続されず、フローティング状態となっている。
＜効果＞
以上説明したように、ＩＧＢＴ領域１０におけるアクティブトレンチゲート１１と、ダイオード領域２０におけるダイオードダミーアクティブトレンチゲート４１およびダイオード半ダミーアクティブトレンチゲート５１を連続するトレンチゲートで構成することで、帰還容量Ｃｇｃを増やすことができる。これは、ＩＧＢＴ領域１０におけるゲートトレンチ電極１１ａ、ゲートトレンチ絶縁膜１１ｂおよびｎ－型ドリフト層１で形成されるキャパシタにより発生する帰還容量Ｃｇｃが加わるためである。
＜変形例＞
図３４は、図３１に示した半導体装置１０２におけるダイオード領域２０の破線で囲った領域８３を拡大して示す部分平面図である。図３４に示すように、ダイオード領域２０には、ダイオードトレンチゲート２１が、半導体装置１０２の第１主面に沿ってセル領域であるダイオード領域２０の一端側から対向する他端側に向かって延伸している。隣接する２つのダイオードトレンチゲート２１の間には、ｐ＋型コンタクト層２４およびｐ型アノード層２５が設けられている。また、２つのダイオードトレンチゲート２１の間に挟まれるようにダイオードダミーアクティブトレンチゲート４１が設けられている。
そして、ダイオードダミーアクティブトレンチゲート４１の延伸方向において、その一部が、ダイオードアクティブトレンチゲート６１として形成され、その上部は層間絶縁膜４で覆われている。しかし、ダイオードアクティブトレンチゲート６１を挟むように設けられているｐ＋型コンタクト層２４およびｐ型アノード層２５は、一部がエミッタ電極に電気的に接続されている。
一方、ダイオードダミーアクティブトレンチゲート４１を挟むように設けられているｐ型アノード層４１ｃは、上部が層間絶縁膜４で覆われ、エミッタ電極に電気的に接続されずにフローティング状態となっている。
図３５は図３４におけるＣ－Ｃ線での矢示方向断面図である。図３５に示すように、ダイオードアクティブトレンチゲート６１の上部は層間絶縁膜４で覆われているが、ダイオードアクティブトレンチゲート６１の２つの側面の外側のｐ＋型コンタクト層２４は、エミッタ電極６に電気的に接続されている。
図３６は図３４におけるＤ－Ｄ線での矢示方向断面図である。図３６に示すように、ダイオードダミーアクティブトレンチゲート４１と、それを挟む２つのダイオードトレンチゲート２１の上は連続する層間絶縁膜４で覆われており、ｐ型アノード層４１ｃにはエミッタ電位が与えられずフローティング状態となっている。
このように、ダイオード領域２０においては、ダイオードダミーアクティブトレンチゲート４１になる領域と、ダイオードアクティブトレンチゲート６１になる領域とがトレンチゲートの延伸方向に交互に配置されており、これらのトレンチゲートのトレンチ電極はゲートパッド４１０ｃに電気的に接続されている。また、これらのトレンチゲートのトレンチ電極はＩＧＢＴ領域１０においては、アクティブトレンチゲート１１のゲートトレンチ電極１１ａとなり、アクティブトレンチゲート１１、ダイオードダミーアクティブトレンチゲート４１およびダイオードアクティブトレンチゲート６１は、連続するトレンチゲートで構成されることとなる。なお、ダイオードダミーアクティブトレンチゲート４１の代わりにダイオード半ダミーアクティブトレンチゲート５１を設けてもよい。
＜効果＞
以上説明したように、ＩＧＢＴ領域１０におけるアクティブトレンチゲート１１と、ダイオード領域２０におけるダイオードダミーアクティブトレンチゲート４１およびダイオードアクティブトレンチゲート６１を連続するトレンチゲートで構成することで、帰還容量Ｃｇｃを増やすことができる。これは、ＩＧＢＴ領域１０におけるゲートトレンチ電極１１ａ、ゲートトレンチ絶縁膜１１ｂおよびｎ－型ドリフト層１で形成されるキャパシタにより発生する帰還容量Ｃｇｃが加わるためである。
＜適用可能な半導体材料＞
以上説明した実施の形態１～５においては、半導体基板の構成材料については言及していないが、半導体基板の構成材料としては、珪素（Ｓｉ）で構成することもでき、炭化珪素（ＳｉＣ）で構成することもできる。
ＳｉＣで構成されるスイッチング素子は、スイッチング損失が小さく、高速スイッチング動作が可能である。
また、ＳｉＣで構成されるスイッチング素子は、電力損失が小さく、耐熱性も高い。そのため、冷却部を備えるパワーモジュールを構成する場合、ヒートシンクの放熱フィンを小型化することが可能であるため、半導体モジュールの一層の小型化が可能となる。
また、ＳｉＣで構成されるスイッチング素子は、高周波スイッチング動作に適している。そのため、高周波化の要求が大きいコンバータ回路に適用された場合、スイッチング周波数の高周波化によって、コンバータ回路に接続されるリアクトルまたはコンデンサなどを小型化することもできる。
ＳｉＣ以外のワイドバンドギャップ半導体としては、窒化ガリウム系材料、酸化ガリウム系材料またはダイヤモンドなどによって構成することもできる。
なお、本開示は、その開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
１ ｎ－型ドリフト層、６ エミッタ電極、７ コレクタ電極、１０ ＩＧＢＴ領域、１１ アクティブトレンチゲート、１６ ｐ型コレクタ層、２０ ダイオード領域、２５，４１ｃ ｐ型アノード層、２６ ｎ＋型カソード層、４１ ダイオードダミーアクティブトレンチゲート、５１ ダイオード半ダミーアクティブトレンチゲート、６１ ダイオードアクティブトレンチゲート。

Claims (13)

  1. トランジスタとダイオードとが共通の半導体基板に形成された半導体装置であって、
    前記半導体基板は、
    前記トランジスタが形成されたトランジスタ領域と、
    前記ダイオードが形成されたダイオード領域と、を有し、
    前記ダイオード領域は、
    前記半導体基板の第２主面側に設けられた第１導電型の第１半導体層と、
    前記第１半導体層上に設けられた第１導電型の第２半導体層と、
    前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第２導電型の第３半導体層と、
    前記ダイオードに第１電位を与える第１主電極と、
    前記ダイオードに第２電位を与える第２主電極と、
    前記半導体基板の前記第１主面から前記第２半導体層に達するように設けられた少なくとも１つのダミーアクティブトレンチゲートを備え、
    前記少なくとも１つのダミーアクティブトレンチゲートは、
    ２つの側面の少なくとも一方側に、前記第１電位が与えられずフローティング状態となった前記第３半導体層を有し、
    前記少なくとも１つのダミーアクティブトレンチゲートには、前記トランジスタのゲート電位が与えられる、半導体装置。
  2. 前記ダイオード領域は、
    前記半導体基板の第１主面から前記第２半導体層に達するように設けられた複数のトレンチゲートを備え、
    前記少なくとも１つのダミーアクティブトレンチゲートは、２つの半トレンチゲートで挟まれるように設けられ、
    前記少なくとも１つのダミーアクティブトレンチゲートと前記２つの半トレンチゲートとの間にはフローティング状態となった前記第３半導体層を有し、
    前記複数のトレンチゲートは、それぞれの２つの側面の両側に前記第１電位が与えられる前記第３半導体層を有し、
    前記２つの半トレンチゲートは、それぞれの２つの側面のうち前記少なくとも１つのダミーアクティブトレンチゲート側となる一方側に、フローティング状態となった前記第３半導体層を有し、他方側に前記第１電位が与えられる前記第３半導体層を有し、
    前記複数のトレンチゲートおよび前記２つの半トレンチゲートには前記第１電位が与えられる、請求項１記載の半導体装置。
  3. 前記少なくとも１つのダミーアクティブトレンチゲートは、
    前記２つの半トレンチゲートの間に複数設けられる、請求項２記載の半導体装置。
  4. 前記ダイオード領域は、
    前記半導体基板の第１主面から前記第２半導体層に達するように設けられた複数のトレンチゲートを備え、
    前記少なくとも１つのダミーアクティブトレンチゲートは、対向して配置された２つの半ダミーアクティブトレンチゲートとして設けられ、
    前記２つの半ダミーアクティブトレンチゲートは、それぞれの２つの側面のうち対向する側となる一方側に、フローティング状態となった前記第３半導体層を有し、他方側に前記第１電位が与えられる前記第３半導体層を有し、
    前記複数のトレンチゲートは、それぞれの２つの側面の両側に前記第１電位が与えられる前記第３半導体層を有し、
    前記２つの半ダミーアクティブトレンチゲートには前記トランジスタのゲート電位が与えられ、
    前記複数のトレンチゲートおよび前記２つの半トレンチゲートには前記第１電位が与えられる、請求項１記載の半導体装置。
  5. 前記ダイオード領域は、
    前記半導体基板の第１主面から前記第２半導体層に達するように設けられた複数のトレンチゲートを備え、
    前記少なくとも１つのダミーアクティブトレンチゲートは、２つの半ダミーアクティブトレンチゲートで挟まれるように設けられ、
    前記少なくとも１つのダミーアクティブトレンチゲートと前記２つの半ダミーアクティブトレンチゲートとの間にはフローティング状態となった前記第３半導体層を有し、
    前記複数のトレンチゲートは、それぞれの２つの側面の両側に前記第１電位が与えられる前記第３半導体層を有し、
    前記複数のトレンチゲートは、それぞれの２つの側面の両側に前記第１電位が与えられる前記第３半導体層を有し、
    前記２つの半ダミーアクティブトレンチゲートは、それぞれの２つの側面のうち前記少なくとも１つのダミーアクティブトレンチゲート側となる一方側に、フローティング状態となった前記第３半導体層を有し、他方側に前記第１電位が与えられる前記第３半導体層を有し、
    前記２つの半ダミーアクティブトレンチゲートには前記トランジスタのゲート電位が与えられ、
    前記複数のトレンチゲートには前記第１電位が与えられる、請求項１記載の半導体装置。
  6. 前記ダイオード領域は、
    前記半導体基板の第１主面から前記第２半導体層に達するように設けられた複数のアクティブトレンチゲートを備え、
    前記少なくとも１つのダミーアクティブトレンチゲートは、２つの半ダミーアクティブトレンチゲートで挟まれるように設けられ、
    前記少なくとも１つのダミーアクティブトレンチゲートと前記２つの半ダミーアクティブトレンチゲートとの間にはフローティング状態となった前記第３半導体層を有し、
    前記複数のアクティブトレンチゲートは、それぞれの２つの側面の両側に前記第１電位が与えられる前記第３半導体層を有し、
    前記２つの半ダミーアクティブトレンチゲートは、それぞれの２つの側面のうち前記少なくとも１つのダミーアクティブトレンチゲート側となる一方側に、フローティング状態となった前記第３半導体層を有し、他方側に前記第１電位が与えられる前記第３半導体層を有し、
    前記複数のアクティブトレンチゲートおよび前記２つの半ダミーアクティブトレンチゲートには前記トランジスタのゲート電位が与えられる、請求項１記載の半導体装置。
  7. 前記少なくとも１つのダミーアクティブトレンチゲートは、
    前記２つの半ダミーアクティブトレンチゲートの間に複数設けられる、請求項５または請求項６記載の半導体装置。
  8. 前記少なくとも１つのダミーアクティブトレンチゲートおよび前記２つの半ダミーアクティブトレンチゲートの配置間隔は、
    少なくとも前記複数のトレンチゲートの配置間隔よりも狭い、請求項５または請求項６記載の半導体装置。
  9. 前記少なくとも１つのダミーアクティブトレンチゲートは、延伸方向の複数の部分で、前記延伸方向とは垂直な方向に分岐し、前記２つの半ダミーアクティブトレンチゲートと接続され、前記少なくとも１つのダミーアクティブトレンチゲートと前記２つの半ダミーアクティブトレンチゲートとで、格子状の平面パターンを構成する、請求項５または請求項６記載の半導体装置。
  10. トランジスタとダイオードとが共通の半導体基板に形成された半導体装置であって、
    前記半導体基板は、
    前記トランジスタが形成されたトランジスタ領域と、
    前記ダイオードが形成されたダイオード領域と、を有し、
    前記ダイオード領域は、
    前記半導体基板の第２主面側に設けられた第１導電型の第１半導体層と、
    前記第１半導体層上に設けられた第１導電型の第２半導体層と、
    前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第２導電型の第３半導体層と、
    前記ダイオードに第１電位を与える第１主電極と、
    前記ダイオードに第２電位を与える第２主電極と、
    前記半導体基板の第１主面から前記第２半導体層に達するように設けられた少なくとも１つのダミーアクティブトレンチゲートを備え、
    前記少なくとも１つのダミーアクティブトレンチゲートは、
    ２つの側面の少なくとも一方側に、前記第１電位が与えられずフローティング状態となった前記第２半導体層を有し、
    前記少なくとも１つのダミーアクティブトレンチゲートには、前記トランジスタのゲート電位が与えられる、半導体装置。
  11. 前記トランジスタ領域および前記ダイオード領域は、トレンチゲートの延伸方向に交互に配置され、
    前記トレンチゲートは、前記トランジスタ領域および前記ダイオード領域を平面視で貫くように設けられ、
    前記少なくとも１つのダミーアクティブトレンチゲートは、
    前記トランジスタ領域において、前記半導体基板の前記第１主面から前記第２半導体層に達するように設けられ、前記トランジスタのゲート電位が与えられるアクティブトレンチゲートと連続するように設けられる、請求項１記載の半導体装置。
  12. 前記トランジスタ領域および前記ダイオード領域は、トレンチゲートの延伸方向に交互に配置され、
    前記トレンチゲートは、前記トランジスタ領域および前記ダイオード領域を平面視で貫くように設けられ、
    前記ダイオード領域は、
    前記少なくとも１つのダミーアクティブトレンチゲートが設けられた領域と、
    前記半導体基板の前記第１主面から前記第２半導体層に達するように設けられた少なくとも１つのアクティブトレンチゲートが設けられた領域と、が交互に配置され、
    前記少なくとも１つのダミーアクティブトレンチゲートおよび前記少なくとも１つのダミーアクティブトレンチゲートは、
    前記トランジスタ領域において、前記半導体基板の前記第１主面から前記第２半導体層に達するように設けられ、前記トランジスタのゲート電位が与えられるアクティブトレンチゲートと連続するように設けられる、請求項１記載の半導体装置。
  13. 前記半導体基板は、
    珪素、炭化珪素、窒化ガリウム系材料、酸化ガリウム系材料またはダイヤモンドから選択される材料によって構成される、請求項１記載の半導体装置。
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