JP2023042402A - 半導体装置 - Google Patents

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Abstract

【課題】dV/dtの制御性を向上させ、ターンオン損失を低減した半導体装置を提供する。【解決手段】トランジスタとダイオードとが共通の半導体基板に形成され、トランジスタ領域とダイオード領域とを有し、ダイオード領域は、半導体基板の第2主面側に設けられたn型の第1半導体層と、その上に設けられたn型の第2半導体層と、それよりも半導体基板の第1主面側に設けられたp型の第3半導体層と、ダイオードに第1電位を与える第1主電極と、ダイオードに第2電位を与える第2主電極と、半導体基板の第1主面から第2半導体層に達するように設けられたダミーアクティブトレンチゲートを備え、ダミーアクティブトレンチゲートは、2つの側面の少なくとも一方側に、第1電位が与えられずフローティング状態となった第3半導体層を有し、ダミーアクティブトレンチゲートには、トランジスタのゲート電位が与えられる。【選択図】図23

Description

本開示は半導体装置に関し、特に、トレンチゲートを備えた半導体装置に関する。
トレンチゲートを備えた半導体装置としては、典型的には絶縁ゲート型バイポーラトランジスタ(IGBT:Insulated Gate Bipolar Transistor)が挙げられる。
IGBTは、半導体基板の一方の主面内にトレンチを設け、トレンチの内面をゲート絶縁膜で覆い、ゲート絶縁膜で内面が覆われたトレンチ内にゲート電極を埋め込んだトレンチゲートを複数有した構成を基本的な構成としている。
これに対し、特許文献1に開示されるIGBTにおいては、隣り合うトレンチゲート間には、ゲートとして機能しない1つ以上のダミートレンチゲートを設けた構成が開示されている。例えば、特許文献1の図1では、隣り合うトレンチゲート間に3つのダミートレンチゲートを設け、そのうち中央のダミートレンチゲートにはゲート電位が与えられて、アクティブダミートレンチゲートとなり、その両側のダミートレンチゲートにはエミッタ電位が与えられるアイソレイテッドダミートレンチゲートとなっている。
これらのダミートレンチゲート上は連続する層間絶縁膜で覆われており、ダミートレンチゲート間のp型ベース領域はエミッタ電位に接続されずフローティング状態となっている。
このような構成を採ることで、ゲート電位が与えられるアクティブダミートレンチゲートと、その両側にエミッタ電位が与えられないフローティングのp型ベース領域が配置されることとなり、IGBTのゲートとコレクタとの間のゲート-コレクタ間容量(帰還容量)Cgcを大きくしている。帰還容量(Cgc)を大きくするのは、時間tに対するドレイン電圧Vの変動であるdV/dtが一定の条件においてターンオン損失を低減するためであり、ゲート-エミッタ間容量Cgeに対する帰還容量(Cgc)の容量比で規定されるゲート容量比Cgc/Cgeを高めるためである。
特許第6253769号公報
以上説明したように従来の半導体装置においては、半導体基板の一方の主面内、すなわち、コレクタ層の上方にアクティブダミートレンチゲートを設けているため、ターンオン時にコレクタ層から注入されたホールがフローティングのp型ベース領域の電位を変動させることで、アクティブダミートレンチゲートに変位電流が流れ、ゲート電圧がバイアスされるため、ゲート抵抗(Rg)を大きくしてもdV/dtを小さくできない、すなわちdV/dtのゲート抵抗制御性が低下し、dV/dtが低い領域においてターンオン損失の増加を招く可能性があった。
本開示は、上記のような問題を解決するためになされたものであり、dV/dtの制御性を向上させ、ターンオン損失を低減した半導体装置を提供することを目的とする。
本開示に係る半導体装置は、トランジスタとダイオードとが共通の半導体基板に形成され、前記半導体基板は、前記トランジスタが形成されたトランジスタ領域と、前記ダイオードが形成されたダイオード領域と、を有し、前記ダイオード領域は、前記半導体基板の第2主面側に設けられた第1導電型の第1半導体層と、前記第1半導体層上に設けられた第1導電型の第2半導体層と、前記第2半導体層よりも前記半導体基板の第1主面側に設けられた第2導電型の第3半導体層と、前記ダイオードに第1電位を与える第1主電極と、前記ダイオードに第2電位を与える第2主電極と、前記半導体基板の前記第1主面から前記第2半導体層に達するように設けられた少なくとも1つのダミーアクティブトレンチゲートを備え、前記少なくとも1つのダミーアクティブトレンチゲートは、2つの側面の少なくとも一方側に、前記第1電位が与えられずフローティング状態となった前記第3半導体層を有し、前記少なくとも1つのダミーアクティブトレンチゲートには、前記トランジスタのゲート電位が与えられる。
本開示に係る半導体装置によれば、ダイオード領域に2つの側面の少なくとも一方側に、第1電位が与えられずフローティング状態となった第3半導体層を有し、トランジスタのゲート電位が与えられる少なくとも1つのダミーアクティブトレンチゲートを備えるので、時間tに対するドレイン電圧Vの変動であるdV/dtの制御性が向上し、ターンオン損失が低減した半導体装置を得ることができる。
RC-IGBTである半導体装置を示す平面図である。 RC-IGBTである半導体装置を示す平面図である。 RC-IGBTにおけるIGBT領域の部分平面図である。 RC-IGBTにおけるIGBT領域の部分断面図である。 RC-IGBTにおけるIGBT領域の部分断面図である。 RC-IGBTにおけるダイオード領域の部分平面図である。 RC-IGBTにおけるダイオード領域の部分断面図である。 RC-IGBTにおけるダイオード領域の部分断面図である。 RC-IGBTのIGBT領域とダイオード領域の境界部分の断面図である。 RC-IGBTのIGBT領域と終端領域の境界部分の断面図である。 RC-IGBTのIGBT領域と終端領域の境界部分の断面図である。 RC-IGBTの製造方法を説明する断面図である。 RC-IGBTの製造方法を説明する断面図である。 RC-IGBTの製造方法を説明する断面図である。 RC-IGBTの製造方法を説明する断面図である。 RC-IGBTの製造方法を説明する断面図である。 RC-IGBTの製造方法を説明する断面図である。 RC-IGBTの製造方法を説明する断面図である。 RC-IGBTの製造方法を説明する断面図である。 RC-IGBTの製造方法を説明する断面図である。 RC-IGBTの製造方法を説明する断面図である。 RC-IGBTの製造方法を説明する断面図である。 実施の形態1に係るRC-IGBTの構成を示す部分断面図である。 実施の形態1に係るRC-IGBTの変形例の構成を示す部分断面図である。 実施の形態2に係るRC-IGBTの構成を示す部分断面図である。 実施の形態2に係るRC-IGBTの変形例1の構成を示す部分断面図である。 実施の形態2に係るRC-IGBTの変形例2の構成を示す部分断面図である。 実施の形態3に係るRC-IGBTの構成を示す部分断面図である。 実施の形態3に係るRC-IGBTの変形例の構成を示す部分断面図である。 実施の形態4に係るRC-IGBTの構成を示す部分断面図である。 実施の形態5に係る半導体装置を示す平面図である。 実施の形態5に係る半導体装置におけるダイオード領域の部分断面図である。 実施の形態5に係る半導体装置におけるIGBT領域の部分断面図である。 実施の形態5に係る半導体装置におけるダイオード領域の部分平面図である。 実施の形態5に係る半導体装置におけるダイオード領域の部分断面図である。 実施の形態5に係る半導体装置におけるダイオード領域の部分断面図である。
<はじめに>
以下の説明において、n型およびp型は半導体の導電型を示し、本開示においては、第1導電型をn型、第2導電型をp型として説明するが、第1導電型をp型、第2導電型をn型としてもよい。また、n型は不純物濃度がn型よりも低濃度であることを示し、n型は不純物濃度がn型よりも高濃度であることを示す。同様に、p型は不純物濃度がp型よりも低濃度であることを示し、p型は不純物濃度がp型よりも高濃度であることを示す。
また、図面は模式的に示されたものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されたものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
また、以下の説明では、「上」、「下」、「側」、「おもて」および「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
以下、実施の形態の説明に先立って、IGBTと還流ダイオード(FWD:Free Wheeling Diode)が共通の半導体基板に設けられた、逆導通IGBT(RC-IGBT:Reverse Conducting IGBT)について説明する。
図1は、RC-IGBTである半導体装置を示す平面図である。また、図2は、他の構成のRC-IGBTである半導体装置を示す平面図である。図1に示す半導体装置100は、IGBT領域10とダイオード領域20とがストライプ状に並んで設けられたものであり、単に「ストライプ型」と呼んでよい。図2に示す半導体装置101は、ダイオード領域20が縦方向と横方向に複数設けられ、ダイオード領域20の周囲にIGBT領域10が設けられたものであり、単に「アイランド型」と呼んでよい。
(1)ストライプ型の全体平面構造
図1において、半導体装置100は、1つの半導体装置内にIGBT領域10とダイオード領域20とを備えている。IGBT領域10およびダイオード領域20は、半導体装置100の一端側から他端側に延伸し、IGBT領域10およびダイオード領域20の延伸方向と直交する方向に交互にストライプ状に設けられている。図1では、IGBT領域10を3個、ダイオード領域を2個で示し、全てのダイオード領域20がIGBT領域10で挟まれた構成で示しているが、IGBT領域10とダイオード領域20の数はこれに限るものでなく、IGBT領域10の数は3個以上でも3個以下でもよく、ダイオード領域20の数も2個以上でも2個以下でもよい。また、図1のIGBT領域10とダイオード領域20の場所を入れ替えた構成であってもよく、全てのIGBT領域10がダイオード領域20に挟まれた構成であってもよい。また、IGBT領域10とダイオード領域20とがそれぞれ1つずつ互いに隣り合って設けられた構成であってもよい。
図1に示すように、紙面下側のIGBT領域10に隣接してパッド領域40が設けられている。パッド領域40は半導体装置100を制御するための制御パッド410が設けられる領域である。IGBT領域10およびダイオード領域20を合わせてセル領域と呼ぶ。セル領域およびパッド領域40を合わせた領域の周囲には半導体装置100の耐圧保持のために終端領域30が設けられている。終端領域30には、周知の耐圧保持構造を適宜選択して設けることができる。耐圧保持構造は、例えば、半導体装置100のおもて面側である第1主面側に、p型半導体のp型終端ウェル層でセル領域を囲ったFLR(Field Limiting Ring)および濃度勾配をつけたp型ウェル層でセル領域を囲ったVLD(Variation of Lateral Doping)を設けて構成してよく、FLRに用いられるリング状のp型終端ウェル層の数およびVLDに用いられる濃度分布は、半導体装置100の耐圧設計によって適宜選択してよい。また、パッド領域40のほぼ全域に亘ってp型終端ウェル層を設けてもよく、パッド領域40にIGBTセルおよびダイオードセルを設けてもよい。
制御パッド410は、例えば、電流センスパッド410a、ケルビンエミッタパッド410b、ゲートパッド410c、温度センスダイオードパッド410d、410eであってよい。電流センスパッド410aは、半導体装置100のセル領域に流れる電流を検知するための制御パッドで、半導体装置100のセル領域に電流が流れる際に、セル領域全体に流れる電流の数分の1から数万分の1の電流が流れるようにセル領域の一部のIGBTセルまたはダイオードセルに電気的に接続された制御パッドである。
ケルビンエミッタパッド410bおよびゲートパッド410cは、半導体装置100をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド410bはIGBTセルのp型ベース層に電気的に接続され、ゲートパッド410cはIGBTセルのゲートトレンチ電極に電気的に接続される。ケルビンエミッタパッド410bとp型ベース層とはp型コンタクト層を介して電気的に接続されてもよい。温度センスダイオードパッド410d、410eは、半導体装置100に設けられた温度センスダイオードのアノードおよびカソードに電気的に接続された制御パッドである。セル領域内に設けられた図示しない温度センスダイオードのアノードとカソードとの間の電圧を測定して、半導体装置100の温度を測定する。
(2)アイランド型の全体平面構造
図2において、半導体装置101は、1つの半導体装置内にIGBT領域10とダイオード領域20とを備えている。ダイオード領域20は、半導体装置内の縦方向および横方向にそれぞれ複数並んで配置されており、ダイオード領域20は周囲をIGBT領域10に取り囲まれている。つまり、IGBT領域10内に複数のダイオード領域20がアイランド状に設けられている。図2では、ダイオード領域20は紙面左右方向に4列、紙面上限方向に2行のマトリクス状に設けた構成で示しているが、ダイオード領域20の個数および配置はこれに限るものではなく、IGBT領域10内に1つまたは複数のダイオード領域20が点在して設けられ、それぞれのダイオード領域20が周囲をIGBT領域10に囲まれた構成であればよい。
図2に示すように、IGBT領域10の紙面下側に隣接してパッド領域40が設けられている。パッド領域40は半導体装置101を制御するための制御パッド410が設けられる領域である。IGBT領域10およびダイオード領域20を合わせてセル領域と呼ぶ。セル領域およびパッド領域40を合わせた領域の周囲には半導体装置101の耐圧保持のために終端領域30が設けられている。終端領域30には、周知の耐圧保持構造を適宜選択して設けることができる。耐圧保持構造は、例えば、半導体装置101のおもて面側である第1主面側に、p型半導体のp型終端ウェル層でセル領域およびパッド領域40を合わせた領域を囲ったFLR(Field Limiting Ring)および濃度勾配をつけたp型ウェル層でセル領域を囲ったVLD(Variation of Lateral Doping)を設けて構成してよく、FLRに用いられるリング状のp型終端ウェル層の数およびVLDに用いられる濃度分布は、半導体装置101の耐圧設計によって適宜選択してよい。また、パッド領域40のほぼ全域に亘ってp型終端ウェル層を設けてもよく、パッド領域40にIGBTセルおよびダイオードセルを設けてもよい。
制御パッド410は、例えば、電流センスパッド410a、ケルビンエミッタパッド410b、ゲートパッド410c、温度センスダイオードパッド410d、410eであってよい。電流センスパッド410aは、半導体装置101のセル領域に流れる電流を検知するための制御パッドで、半導体装置101のセル領域に電流が流れる際に、セル領域全体に流れる電流の数分の1から数万分の1の電流が流れるようにセル領域の一部のIGBTセルまたはダイオードセルに電気的に接続された制御パッドである。
ケルビンエミッタパッド410bおよびゲートパッド410cは、半導体装置101をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド410bはIGBTセルのp型ベース層およびn型ソース層に電気的に接続され、ゲートパッド410cはIGBTセルのゲートトレンチ電極に電気的に接続される。ケルビンエミッタパッド410bとp型ベース層とはp型コンタクト層を介して電気的に接続されてもよい。温度センスダイオードパッド410d、410eは、半導体装置101に設けられた温度センスダイオードのアノードおよびカソードに電気的に接続された制御パッドである。セル領域内に設けられた図示しない温度センスダイオードのアノードとカソードとの間の電圧を測定して、半導体装置101の温度を測定する。
(3)IGBT領域10の一般的構造
図3は、RC-IGBTである半導体装置のIGBT領域の構成を示す部分拡大平面図である。また、図4および図5は、RC-IGBTである半導体装置のIGBT領域の構成を示す断面図である。図3は、図1に示した半導体装置100または図2に示した半導体装置101における破線で囲った領域82を拡大して示したものである。図4は、図3に示した半導体装置100または半導体装置101の破線A-Aにおける矢示方向断面図であり、図5は、図3に示した半導体装置100または半導体装置101の破線B-Bにおける矢示方向断面図である。
図3に示すように、IGBT領域10には、アクティブトレンチゲート11とダミートレンチゲート12とがストライプ状に設けられている。半導体装置100では、アクティブトレンチゲート11およびダミートレンチゲート12は、IGBT領域10の長手方向に延伸しておりIGBT領域10の長手方向がアクティブトレンチゲート11およびダミートレンチゲート12の長手方向となっている。一方、半導体装置101では、IGBT領域10に長手方向と短手方向の区別が特段にないが、紙面左右方向をアクティブトレンチゲート11およびダミートレンチゲート12の長手方向としてもよく、紙面上下方向をアクティブトレンチゲート11およびダミートレンチゲート12の長手方向としてもよい。
アクティブトレンチゲート11は、半導体基板に形成されたトレンチ内にゲートトレンチ絶縁膜11bを介してゲートトレンチ電極11aが設けられて構成されている。ダミートレンチゲート12は、半導体基板に形成されたトレンチ内にダミートレンチ絶縁膜12bを介してダミートレンチ電極12aが設けられて構成されている。アクティブトレンチゲート11のゲートトレンチ電極11aは、ゲートパッド410cに電気的に接続される。ダミートレンチゲート12のダミートレンチ電極12aは、半導体装置100または半導体装置101の第1主面上に設けられるエミッタ電極に電気的に接続される。
型ソース層13が、アクティブトレンチゲート11の幅方向の両側にゲートトレンチ絶縁膜11bに接して設けられる。n型ソース層13は、n型不純物として例えばヒ素またはリン等を有する半導体層であり、n型不純物の濃度は1.0×1017/cm~1.0×1020/cmである。n型ソース層13は、アクティブトレンチゲート11の延伸方向に沿って、p型コンタクト層14と交互に設けられる。p型コンタクト層14は、隣り合った2つのダミートレンチゲート12の間にも設けられる。p型コンタクト層14は、p型不純物として例えばボロンまたはアルミ等を有する半導体層であり、p型不純物の濃度は1.0×1015/cm~1.0×1020/cmである。
図3に示すように半導体装置100または半導体装置101のIGBT領域10では、アクティブトレンチゲート11が3本並んだ隣に、ダミートレンチゲート12が3本並び、ダミートレンチゲート12が3本並んだ隣に、アクティブトレンチゲート11が3本並んだ構成をしている。IGBT領域10は、このようにアクティブトレンチゲート11の組とダミートレンチゲート12の組が交互に並んだ構成をしている。図3では、1つのアクティブトレンチゲート11の組に含まれるアクティブトレンチゲート11の数を3としたが、1以上であればよい。また、1つのダミートレンチゲート12の組に含まれるダミートレンチゲート12の数は1以上であってよく、ダミートレンチゲート12の数は0であってもよい。すなわち、IGBT領域10に設けられるトレンチの全てをアクティブトレンチゲート11としてもよい。
図4は、半導体装置100または半導体装置101の図3における破線A-Aでの矢示方向断面図であり、IGBT領域10の断面図である。半導体装置100または半導体装置101は、半導体基板からなる第2半導体層であるn型ドリフト層1を有している。n型ドリフト層1は、n型不純物として例えばヒ素またはリン等を有する半導体層であり、n型不純物の濃度は1.0×1012/cm~1.0×1015/cmである。半導体基板は、図4においては、n型ソース層13およびp型コンタクト層14からp型コレクタ層16までの範囲である。図4においてn型ソース層13およびp型コンタクト層14の紙面上端を半導体基板の第1主面、p型コレクタ層16の紙面下端を半導体基板の第2主面と呼ぶ。半導体基板の第1主面は、半導体装置100のおもて面側の主面であり、半導体基板の第2主面は、半導体装置100の裏面側の主面である。半導体装置100は、セル領域であるIGBT領域10において、第1主面と第1主面に対向する第2主面との間にn型ドリフト層1を有している。
図4に示すように、IGBT領域10では、n型ドリフト層1の第1主面側に、n型ドリフト層1よりもn型不純物の濃度が高いn型キャリア蓄積層2が設けられている。n型キャリア蓄積層2は、n型不純物として例えばヒ素またはリン等を有する半導体層であり、n型不純物の濃度は1.0×1013/cm~1.0×1017/cmである。なお、半導体装置100または半導体装置101は、n型キャリア蓄積層2が設けられずに、図4で示したn型キャリア蓄積層2の領域にもn型ドリフト層1が設けられた構成であってもよい。n型キャリア蓄積層2を設けることによって、IGBT領域10に電流が流れた際の通電損失を低減することができる。n型キャリア蓄積層2とn型ドリフト層1とを合わせてドリフト層と呼んでもよい。
n型キャリア蓄積層2は、n型ドリフト層1を構成する半導体基板に、n型不純物をイオン注入し、その後アニールによって注入したn型不純物をn型ドリフト層1である半導体基板内に拡散させることで形成される。
n型キャリア蓄積層2の第1主面側には、p型ベース層15が設けられている。p型ベース層15は、p型不純物として例えばボロンまたはアルミ等を有する半導体層であり、p型不純物の濃度は1.0×1012/cm~1.0×1019/cmである。p型ベース層15はアクティブトレンチゲート11のゲートトレンチ絶縁膜11bに接している。p型ベース層15の第1主面側には、アクティブトレンチゲート11のゲートトレンチ絶縁膜11bに接してn型ソース層13が設けられ、残りの領域にp型コンタクト層14が設けられている。n型ソース層13およびp型コンタクト層14は半導体基板の第1主面を構成している。なお、p型コンタクト層14は、p型ベース層15よりもp型不純物の濃度が高い領域であり、p型コンタクト層14とp型ベース層15とを区別する必要がある場合にはそれぞれを個別に呼称してよく、p型コンタクト層14とp型ベース層15とを合わせてp型ベース層と呼んでもよい。
また、半導体装置100または半導体装置101は、n型ドリフト層1の第2主面側に、n型ドリフト層1よりもn型不純物の濃度が高いn型バッファ層3が設けられている。n型バッファ層3は、半導体装置100がオフ状態のときにp型ベース層15から第2主面側に伸びる空乏層がパンチスルーするのを抑制するために設けられる。n型バッファ層3は、例えば、リン(P)あるいはプロトン(H)を注入して形成してよく、リン(P)およびプロトン(H)の両方を注入して形成してもよい。n型バッファ層3のn型不純物の濃度は1.0×1012/cm~1.0×1018/cmである。
なお、半導体装置100または半導体装置101は、n型バッファ層3が設けられずに、図4で示したn型バッファ層3の領域にもn型ドリフト層1が設けられた構成であってもよい。n型バッファ層3とn型ドリフト層1とを合わせてドリフト層と呼んでもよい。
半導体装置100または半導体装置101は、n型バッファ層3の第2主面側に、p型コレクタ層16が設けられている。すなわち、n型ドリフト層1と第2主面との間に、p型コレクタ層16が設けられている。p型コレクタ層16は、p型不純物として例えばボロンまたはアルミ等を有する半導体層であり、p型不純物の濃度は1.0×1016/cm~1.0×1020/cmである。p型コレクタ層16は半導体基板の第2主面を構成している。p型コレクタ層16は、IGBT領域10だけでなく、終端領域30にも設けられており、p型コレクタ層16のうち終端領域30に設けられた部分はp型終端コレクタ層16aを構成している。また、p型コレクタ層16は、IGBT領域10からダイオード領域20に一部がはみ出して設けられてもよい。
図4に示すように、半導体装置100または半導体装置101は、半導体基板の第1主面からp型ベース層15を貫通し、n型ドリフト層1に達するトレンチが形成されている。トレンチ内にゲートトレンチ絶縁膜11bを介してゲートトレンチ電極11aが設けられることでアクティブトレンチゲート11が構成されている。ゲートトレンチ電極11aは、ゲートトレンチ絶縁膜11bを介してn型ドリフト層1に対向している。また、トレンチ内にダミートレンチ絶縁膜12bを介してダミートレンチ電極12aが設けられることでダミートレンチゲート12が構成されている。ダミートレンチ電極12aは、ダミートレンチ絶縁膜12bを介してn型ドリフト層1に対向している。アクティブトレンチゲート11のゲートトレンチ絶縁膜11bは、p型ベース層15およびn型ソース層13に接している。ゲートトレンチ電極11aにゲート駆動電圧が印加されると、アクティブトレンチゲート11のゲートトレンチ絶縁膜11bに接するp型ベース層15にチャネルが形成される。
図4に示すように、アクティブトレンチゲート11のゲートトレンチ電極11aの上には層間絶縁膜4が設けられている。半導体基板の第1主面の層間絶縁膜4が設けられていない領域の上、および層間絶縁膜4の上にはバリアメタル5が形成されている。バリアメタル5は、例えば、チタン(Ti)を含む導電体であってよく、例えば、窒化チタンであってよく、チタンとシリコン(Si)を合金化させたTiSiであってよい。図4に示すように、バリアメタル5は、n型ソース層13、p型コンタクト層14およびダミートレンチ電極12aにオーミック接触し、n型ソース層13、p型コンタクト層14およびダミートレンチ電極12aと電気的に接続されている。バリアメタル5の上には、エミッタ電極6が設けられる。エミッタ電極6は、例えば、アルミニウムシリコン合金(Al-Si系合金)などのアルミ合金で形成してもよく、アルミ合金で形成した電極上に、無電解めっき、あるいは電解めっきでめっき膜を形成した複数層の金属膜からなる電極であってもよい。無電解めっき、あるいは電解めっきで形成するめっき膜は、例えば、ニッケル(Ni)めっき膜であってよい。また、隣接する層間絶縁膜4間等の微細な領域であって、エミッタ電極6では良好な埋め込みが得られない領域がある場合には、エミッタ電極6よりも埋め込み性が良好なタングステンを微細な領域に配置して、タングステンの上にエミッタ電極6を設けてもよい。なお、バリアメタル5を設けずに、n型ソース層13、p型コンタクト層14およびダミートレンチ電極12aの上にエミッタ電極6を設けてもよい。また、n型ソース層13などのn型の半導体層の上のみにバリアメタル5を設けてもよい。バリアメタル5とエミッタ電極6とを合わせてエミッタ電極と呼んでよい。なお、図4では、ダミートレンチゲート12のダミートレンチ電極12aの上には層間絶縁膜4が設けられない図を示したが、層間絶縁膜4をダミートレンチゲート12のダミートレンチ電極12aの上に形成してもよい。層間絶縁膜4をダミートレンチゲート12のダミートレンチ電極12aの上に形成した場合には、別の断面においてエミッタ電極6とダミートレンチ電極12aとを電気的に接続すればよい。
p型コレクタ層16の第2主面側には、コレクタ電極7が設けられる。コレクタ電極7は、エミッタ電極6と同様、アルミ合金またはアルミ合金とめっき膜とで構成されていてもよい。また、コレクタ電極7はエミッタ電極6と異なる構成であってもよい。コレクタ電極7は、p型コレクタ層16にオーミック接触し、p型コレクタ層16と電気的に接続されている。
図5は、半導体装置100または半導体装置101の図3における破線B-Bでの矢示方向断面図であり、IGBT領域10の断面図である。図4に示した破線A-Aでの矢示方向断面図とは、アクティブトレンチゲート11に接して、半導体基板の第1主面側に設けられるn型ソース層13が、図5の破線B-Bでの矢示方向断面には見られない点が異なる。つまり、図3に示したように、n型ソース層13は、p型ベース層の第1主面側に選択的に設けられている。なお、ここで言うp型ベース層とは、p型ベース層15とp型コンタクト層14とを合わせて呼ぶp型ベース層のことである。
(4)ダイオード領域20の一般的構造
図6は、RC-IGBTである半導体装置のダイオード領域の構成を示す部分拡大平面図である。また、図7および図8は、RC-IGBTである半導体装置のダイオード領域の構成を示す断面図である。図6は、図1に示した半導体装置100または半導体装置101における破線で囲った領域83を拡大して示したものである。図7は、図6に示した半導体装置100の破線C-Cにおける矢示方向断面図である。図8は、図6に示した半導体装置100の破線D-Dにおける矢示方向断面図である。
ダイオードトレンチゲート21は、半導体装置100または半導体装置101の第1主面に沿ってセル領域であるダイオード領域20の一端側から対向する他端側に向かって延伸している。ダイオードトレンチゲート21は、ダイオード領域20の半導体基板に形成されたトレンチ内にダイオードトレンチ絶縁膜21bを介してダイオードトレンチ電極21aが設けられることで構成される。ダイオードトレンチ電極21aはダイオードトレンチ絶縁膜21bを介してn型ドリフト層1に対向している。隣接する2つのダイオードトレンチゲート21の間には、p型コンタクト層24および第3半導体層であるp型アノード層25が設けられている。p型コンタクト層24は、p型不純物として例えばボロンまたはアルミ等を有する半導体層であり、p型不純物の濃度は1.0×1015/cm~1.0×1020/cmである。p型アノード層25は、p型不純物として例えばボロンまたはアルミ等を有する半導体層であり、p型不純物の濃度は1.0×1012/cm~1.0×1019/cmである。p型コンタクト層24とp型アノード層25とはダイオードトレンチゲート21の長手方向に交互に設けられている。
図7は、半導体装置100または半導体装置101の図6における破線C-Cでの矢示方向断面図であり、ダイオード領域20の断面図である。半導体装置100または半導体装置101は、ダイオード領域20においてもIGBT領域10と同じく半導体基板からなるn型ドリフト層1を有している。ダイオード領域20のn型ドリフト層1とIGBT領域10のn型ドリフト層1とは連続して一体的に構成されたものであり、同一の半導体基板によって構成されている。図7において半導体基板は、p型コンタクト層24から第1半導体層であるn型カソード層26までの範囲である。図7においてp型コンタクト層24の紙面上端を半導体基板の第1主面、n型カソード層26の紙面下端を半導体基板の第2主面と呼ぶ。ダイオード領域20の第1主面とIGBT領域10の第1主面は同一面であり、ダイオード領域20の第2主面とIGBT領域10の第2主面は同一面である。
図7に示すように、ダイオード領域20においてもIGBT領域10と同様に、n型ドリフト層1の第1主面側にn型キャリア蓄積層2が設けられ、n型ドリフト層1の第2主面側にn型バッファ層3が設けられている。ダイオード領域20に設けられるn型キャリア蓄積層2およびn型バッファ層3は、IGBT領域10に設けられるn型キャリア蓄積層2およびn型バッファ層3と同一の構成である。なお、IGBT領域10およびダイオード領域20にn型キャリア蓄積層2は必ずしも設ける必要はなく、IGBT領域10にn型キャリア蓄積層2を設ける場合であっても、ダイオード領域20にはn型キャリア蓄積層2を設けない構成としてもよい。また、IGBT領域10と同じく、n型ドリフト層1、n型キャリア蓄積層2およびn型バッファ層3を合わせてドリフト層と呼んでもよい。
n型キャリア蓄積層2の第1主面側には、p型アノード層25が設けられている。p型アノード層25は、n型ドリフト層1と第1主面との間に設けられている。p型アノード層25は、IGBT領域10のp型ベース層15とp型不純物の濃度を同じ濃度にして、p型アノード層25とp型ベース層15とを同時に形成してもよい。また、p型アノード層25のp型不純物の濃度を、IGBT領域10のp型ベース層15のp型不純物の濃度よりも低くして、ダイオード動作時にダイオード領域20に注入される正孔の量を減少させるように構成してもよい。ダイオード動作時に注入される正孔の量を減少させることでダイオード動作時のリカバリ損失を低減することができる。
p型アノード層25の第1主面側には、p型コンタクト層24が設けられている。p型コンタクト層24のp型不純物の濃度は、IGBT領域10のp型コンタクト層14のp型不純物と同じ濃度としてよく、異なる濃度としてもよい。p型コンタクト層24は半導体基板の第1主面を構成している。なお、p型コンタクト層24は、p型アノード層25よりもp型不純物の濃度が高い領域であり、p型コンタクト層24とp型アノード層25とを区別する必要がある場合にはそれぞれを個別に呼称してよく、p型コンタクト層24とp型アノード層25とを合わせてp型アノード層と呼んでもよい。
ダイオード領域20には、n型バッファ層3の第2主面側に、n型カソード層26が設けられている。n型カソード層26は、n型ドリフト層1と第2主面との間に設けられている。n型カソード層26は、n型不純物として例えばヒ素またはリン等を有する半導体層であり、n型不純物の濃度は1.0×1016/cm~1.0×1021/cmである。図2で示したように、n型カソード層26は、ダイオード領域20の一部または全部に設けられる。n型カソード層26は半導体基板の第2主面を構成している。なお、図示していないが、上述のようにn型カソード層26を形成した領域に、さらにp型不純物を選択的に注入して、n型カソード層26を形成した領域の一部をp型半導体としてp型カソード層を設けてもよい。このように、n型カソード層とp型カソード層とを半導体基板の第2主面に沿って交互に配置したダイオードは、RFC(Relaxed Field of Cathode)ダイオードと呼称される。
図7に示すように、半導体装置100または半導体装置101のダイオード領域20には、半導体基板の第1主面からp型アノード層25を貫通し、n型ドリフト層1に達するトレンチが形成されている。ダイオード領域20のトレンチ内にダイオードトレンチ絶縁膜21bを介してダイオードトレンチ電極21aが設けられることでダイオードトレンチゲート21が構成されている。ダイオードトレンチ電極21aはダイオードトレンチ絶縁膜21bを介してn型ドリフト層1に対向している。
図7に示すように、ダイオードトレンチ電極21a、およびp型コンタクト層24の上にはバリアメタル5が設けられている。バリアメタル5は、ダイオードトレンチ電極21aおよびp型コンタクト層24とオーミック接触し、ダイオードトレンチ電極およびp型コンタクト層24に電気的に接続されている。バリアメタル5は、IGBT領域10のバリアメタル5と同一の構成であってよい。バリアメタル5の上には、エミッタ電極6が設けられる。ダイオード領域20に設けられるエミッタ電極6は、IGBT領域10に設けられたエミッタ電極6と連続して形成されている。なお、IGBT領域10の場合と同様に、バリアメタル5を設けずに、ダイオードトレンチ電極21aおよびp型コンタクト層24とエミッタ電極6とをオーミック接触させてもよい。なお、図7では、ダイオードトレンチゲート21のダイオードトレンチ電極21aの上には層間絶縁膜4が設けられない図を示したが、層間絶縁膜4をダイオードトレンチゲート21のダイオードトレンチ電極21aの上に形成してもよい。層間絶縁膜4をダイオードトレンチゲート21のダイオードトレンチ電極21aの上に形成した場合には、別の断面においてエミッタ電極6とダイオードトレンチ電極21aとを電気的に接続すればよい。
型カソード層26の第2主面側には、コレクタ電極7が設けられる。エミッタ電極6と同様、ダイオード領域20のコレクタ電極7は、IGBT領域10に設けられたコレクタ電極7と連続して形成されている。コレクタ電極7は、n型カソード層26にオーミック接触し、n型カソード層26に電気的に接続され、カソード電極としても機能する。
図8は、半導体装置100または半導体装置101の図6における破線D-Dでの矢示方向断面図であり、ダイオード領域20の矢示方向断面図である。図7に示した破線C-Cでの矢示方向断面図とは、p型アノード層25とバリアメタル5との間に、p型コンタクト層24が設けられておらず、p型アノード層25が半導体基板の第1主面を構成している点が異なる。つまり、図7で示したp型コンタクト層24は、p型アノード層25の第1主面側に選択的に設けられている。
(5)IGBT領域10とダイオード領域20との境界領域
図9は、RC-IGBTである半導体装置のIGBT領域とダイオード領域の境界の構成を示す断面図である。図9は、図1に示した半導体装置100または半導体装置101における破線G-Gにおける矢示方向断面図である。
図9に示すように、IGBT領域10の第2主面側に設けられたp型コレクタ層16は、IGBT領域10とダイオード領域20との境界から距離U1だけダイオード領域20側にはみ出して設けられている。このように、p型コレクタ層16をダイオード領域20にはみ出して設けることにより、ダイオード領域20のn型カソード層26とアクティブトレンチゲート11との距離を大きくすることができ、還流ダイオード動作時にゲートトレンチ電極11aにゲート駆動電圧が印加された場合であっても、IGBT領域10のアクティブトレンチゲート11に隣接して形成されるチャネルからn型カソード層26に電流が流れるのを抑制することができる。距離U1は、例えば100μmであってよい。なお、RC-IGBTである半導体装置100または半導体装置101の用途によっては、距離U1がゼロまたは100μmより小さい距離であってもよい。
(6)終端領域30の一般的構造
図10および図11は、RC-IGBTである半導体装置の終端領域の構成を示す断面図である。図10は、図1または図2における破線E-Eでの矢示方向断面図であり、IGBT領域10から終端領域30にかけての断面図である。また、図11は、図1における破線F-Fでの矢示方向断面図であり、ダイオード領域20から終端領域30にかけての断面図である。
図10および図11に示すように、半導体装置100の終端領域30は、半導体基板の第1主面と第2主面との間にn型ドリフト層1を有している。終端領域30の第1主面および第2主面は、それぞれIGBT領域10およびダイオード領域20の第1主面および第2主面と同一面である。また、終端領域30のn型ドリフト層1は、それぞれIGBT領域10およびダイオード領域20のn型ドリフト層1と同一構成であり連続して一体的に形成されている。
型ドリフト層1の第1主面側、すなわち半導体基板の第1主面とn型ドリフト層1との間にp型終端ウェル層31が設けられている。p型終端ウェル層31は、p型不純物として例えばボロンまたはアルミ等を有する半導体層であり、p型不純物の濃度は1.0×1014/cm~1.0×1019/cmである。p型終端ウェル層31は、IGBT領域10およびダイオード領域20が含まれるセル領域を取り囲んで設けられている。p型終端ウェル層31は複数のリング状に設けられており、p型終端ウェル層31が設けられる数は、半導体装置100または半導体装置101の耐圧設計によって適宜選択される。また、p型終端ウェル層31のさらに外縁側にはn型チャネルストッパ層32が設けられており、n型チャネルストッパ層32はp型終端ウェル層31を取り囲んでいる。
型ドリフト層1と半導体基板の第2主面との間には、p型終端コレクタ層16aが設けられている。p型終端コレクタ層16aは、セル領域に設けられるp型コレクタ層16と連続して一体的に形成されている。従って、p型終端コレクタ層16aを含めてp型コレクタ層16と呼んでもよい。また、図1に示した半導体装置100のようにダイオード領域20が終端領域30と隣接して設けられる構成では、図11に示すように、p型終端コレクタ層16aは、ダイオード領域20側の端部が距離U2だけダイオード領域20にはみ出して設けられている。このように、p型終端コレクタ層16aをダイオード領域20にはみ出して設けることにより、ダイオード領域20のn型カソード層26とp型終端ウェル層31との距離を大きくすることができ、p型終端ウェル層31がダイオードのアノードとして動作するのを抑制することができる。距離U2は、例えば100μmであってよい。
半導体基板の第2主面上にはコレクタ電極7が設けられている。コレクタ電極7は、IGBT領域10およびダイオード領域20を含むセル領域から終端領域30まで連続して一体的に形成されている。一方、終端領域30の半導体基板の第1主面上にはセル領域から連続しているエミッタ電極6と、エミッタ電極6とは分離された終端電極6aとが設けられる。
エミッタ電極6と終端電極6aとは、半絶縁性膜33を介して電気的に接続されている。半絶縁性膜33は、例えば、sinSiN(semi-insulating Silicon Nitride:半絶縁性シリコン窒化膜)であってよい。終端電極6aとp型終端ウェル層31およびn型チャネルストッパ層32とは、終端領域30の第1主面上に設けられた層間絶縁膜4に形成されたコンタクトホールを介して電気的に接続されている。また、終端領域30には、エミッタ電極6、終端電極6aおよび半絶縁性膜33を覆って終端保護膜34が設けられている。終端保護膜34は、例えば、ポリイミドで形成してよい。
(7)RC-IGBTの一般的な製造方法
図12~図22は、RC-IGBTである半導体装置の製造方法を示す図である。図12~図19は半導体装置100または半導体装置101のおもて面側を形成する工程を示す図であり、図20~図22は、半導体装置100または半導体装置101の裏面側を形成する工程を示す図である。
まず、図12に示すようにn型ドリフト層1を構成する半導体基板を準備する。半導体基板には、例えば、FZ(Floating Zone)法で作製された、いわゆるFZウエハまたはMCZ(Magnetic field applied Czochralski)法で作製された、いわゆるMCZウエハを用いてよく、n型不純物を含むn型ウエハであってよい。半導体基板に含まれるn型不純物の濃度は、作製される半導体装置の耐圧によって適宜選択され、例えば、耐圧が1200Vの半導体装置では、半導体基板を構成するn型ドリフト層1の比抵抗が40~120Ω・cm程度となるようにn型不純物の濃度が調整される。図12に示すように、半導体基板を準備する工程では、半導体基板の全体がn型ドリフト層1となっているが、このような半導体基板の第1主面側または第2主面側から、p型あるいはn型の不純物イオンを注入し、その後熱処理などによって半導体基板内に拡散させることで、p型あるいはn型の半導体層を形成し、半導体装置100または半導体装置101は製造される。
図12に示すように、n型ドリフト層1を構成する半導体基板は、IGBT領域10およびダイオード領域20になる領域を備えている。また、図示しないがIGBT領域10およびダイオード領域20になる領域の周囲には終端領域30となる領域を備えている。以下では、半導体装置100または半導体装置101のIGBT領域10およびダイオード領域20の構成の製造方法について主として説明するが、半導体装置100または半導体装置101の終端領域30については周知の製造方法により作製してよい。例えば、終端領域30に耐圧保持構造としてp型終端ウェル層31を有するFLRを形成する場合、半導体装置100または半導体装置101のIGBT領域10およびダイオード領域20を加工する前にp型不純物イオンを注入して形成してもよく、半導体装置100のIGBT領域10あるいはダイオード領域20にp型不純物をイオン注入する際に同時にp型不純物イオンを注入して形成してもよい。
次に、図13に示すように、半導体基板の第1主面側からリン(P)などのn型不純物を注入してn型キャリア蓄積層2を形成する。また、半導体基板の第1主面側からボロン(B)などのp型不純物を注入してp型ベース層15およびp型アノード層25を形成する。n型キャリア蓄積層2、p型ベース層15およびp型アノード層25は、半導体基板内に不純物イオンを注入した後、熱処理により不純物イオンを拡散させることで形成される。n型不純物およびp型不純物は、半導体基板の第1主面上にマスク処理を施した後イオン注入されるため、半導体基板の第1主面側に選択的に形成される。n型キャリア蓄積層2、p型ベース層15およびp型アノード層25は、IGBT領域10およびダイオード領域20に形成され、終端領域30でp型終端ウェル層31に接続される。なお、マスク処理とは、半導体基板上にレジストを塗布し、写真製版技術を用いてレジストの所定の領域に開口を形成し、開口を介して半導体基板の所定の領域にイオン注入を施したり、エッチングを施したりするために、半導体基板上にマスクを形成する処理を言う。
p型ベース層15およびp型アノード層25は、同時にp型不純物をイオン注入して形成してもよい。この場合、p型ベース層15とp型アノード層25の深さおよびp型不純物濃度は同じになり同一の構成となる。また、マスク処理によりp型ベース層15とp型アノード層25とに別々にp型不純物をイオン注入することで、p型ベース層15とp型アノード層25の深さおよびp型不純物濃度を異ならせてもよい。
また、別の断面において形成されるp型終端ウェル層31は、p型アノード層25と同時にp型不純物をイオン注入して形成してもよい。この場合、p型終端ウェル層31とp型アノード層25との深さおよびp型不純物濃度は同じになり同一の構成とすることが可能である。また、p型終端ウェル層31とp型アノード層25とを同時にp型不純物をイオン注入して形成して、p型終端ウェル層31とp型アノード層25とのp型不純物濃度を異なる濃度とすることも可能である。この場合、いずれか一方または双方のマスクをメッシュ状のマスクとして、開口率を変更すればよい。
また、マスク処理によりp型終端ウェル層31およびp型アノード層25を別々にp型不純物をイオン注入することで、p型終端ウェル層31およびp型アノード層25の深さおよびp型不純物濃度を異ならせてもよい。p型終端ウェル層31、p型ベース層15、およびp型アノード層25を同時にp型不純物をイオン注入して形成してもよい。
次に、図14に示すように、マスク処理によりIGBT領域10のp型ベース層15の第1主面側に選択的にn型不純物を注入してn型ソース層13を形成する。注入するn型不純物は、例えば、ヒ素(As)またはリン(P)であってよい。また、マスク処理により、IGBT領域10のp型ベース層15の第1主面側に選択的にp型不純物を注入してp型コンタクト層14を形成し、ダイオード領域20のp型アノード層25の第1主面側に選択的にp型不純物を注入してp型コンタクト層24を形成する。注入するp型不純物は、例えばボロン(B)またはアルミニウム(Al)であってよい。
次に、図15に示すように、半導体基板の第1主面側からp型ベース層15およびp型アノード層25を貫通し、n型ドリフト層1に達するトレンチ8を形成する。IGBT領域10において、n型ソース層13を貫通するトレンチ8は、側壁がn型ソース層13の一部を構成する。トレンチ8は、半導体基板上にSiOなどの酸化膜を堆積させた後、マスク処理によってトレンチ8を形成する部分の酸化膜に開口を形成し、開口を形成した酸化膜をマスクとして半導体基板をエッチングすることで形成してよい。図15では、IGBT領域10とダイオード領域20とでトレンチ8のピッチを同じにして形成しているが、IGBT領域10とダイオード領域20とでトレンチ8のピッチを異ならせてもよい。トレンチ8のピッチは平面視におけるパターンは、マスク処理のマスクパターンにより適宜変更することができる。
次に、図16に示すように、酸素を含む雰囲気中で半導体基板を加熱してトレンチ8の内壁および半導体基板の第1主面に酸化膜9を形成する。トレンチ8の内壁に形成された酸化膜9のうち、IGBT領域10のトレンチ8に形成された酸化膜9がアクティブトレンチゲート11のゲートトレンチ絶縁膜11bおよびダミートレンチゲート12のダミートレンチ絶縁膜12bである。また、ダイオード領域20のトレンチ8に形成された酸化膜9がダイオードトレンチ絶縁膜21bである。半導体基板の第1主面に形成された酸化膜9は後の工程で除去される。
次に、図17に示すように、内壁に酸化膜9を形成したトレンチ8内に、CVD(chemical vapor deposition)などによってn型またはp型の不純物をドープしたポリシリコンを堆積させて、ゲートトレンチ電極11a、ダミートレンチ電極12aおよびダイオードトレンチ電極21aを形成する。
次に、図18に示すように、IGBT領域10のアクティブトレンチゲート11のゲートトレンチ電極11a上に層間絶縁膜4を形成した後に半導体基板の第1主面に形成された酸化膜9を除去する。層間絶縁膜4は、例えば、SiOであってよい。そして、マスク処理により堆積させた層間絶縁膜4にコンタクトホールを形成する。コンタクトホールは、n型ソース層13上、p型コンタクト層14上、p型コンタクト層24上、ダミートレンチ電極12a上およびダイオードトレンチ電極21a上に形成される。
次に、図19に示すように、半導体基板の第1主面および層間絶縁膜4上にバリアメタル5を形成し、さらにバリアメタル5の上にエミッタ電極6を形成する。バリアメタル5は、窒化チタンをPDV(physical vapor deposition)またはCVDによって成膜することで形成される。
エミッタ電極6は、例えば、スパッタリングまたは蒸着などのPVDによってアルミシリコン合金(Al-Si系合金)をバリアメタル5の上に堆積させて形成してよい。また、形成したアルミシリコン合金の上に、無電解めっきまたは電解めっきでニッケル合金(Ni合金)をさらに形成してエミッタ電極6としてもよい。エミッタ電極6をめっきで形成すると、エミッタ電極6として厚い金属膜を容易に形成することができるので、エミッタ電極6の熱容量を増加させて耐熱性を向上させることができる。なお、PVDでアルミシリコン合金からなるエミッタ電極6を形成した後に、めっき処理でニッケル合金をさらに形成する場合、ニッケル合金を形成するためのめっき処理は半導体基板の第2主面側の加工を行った後に実施してもよい。
次に、図20に示すように、半導体基板の第2主面側を研削し、半導体基板を設計した所定の厚さに薄板化する。研削後の半導体基板の厚さは、例えば、80μm~200μmであってよい。
次に、図21に示すように、半導体基板の第2主面側からn型不純物を注入しn型バッファ層3を形成する。さらに、半導体基板の第2主面側からp型不純物を注入しp型コレクタ層16を形成する。n型バッファ層3はIGBT領域10、ダイオード領域20および終端領域30に形成してよく、IGBT領域10またはダイオード領域20のみに形成してもよい。
n型バッファ層3は、例えば、リン(P)イオンを注入して形成してよい。また、プロトン(H)を注入して形成してよい。さらに、プロトンとリンの両方を注入して形成してよい。プロトンは比較的低い加速エネルギーで半導体基板の第2主面から深い位置にまで注入することができる。また、加速エネルギーを変えることでプロトンを注入する深さを比較的容易に変更することができる。このため、n型バッファ層3をプロトンで形成する際に、加速エネルギーを変更しながら複数回注入すると、リンで形成するよりも半導体基板の厚さ方向に幅が広いn型バッファ層3を形成することができる。
また、リンはプロトンに比較して、n型不純物としての活性化率を高くすることができるので、リンでn型バッファ層3を形成することにより薄板化した半導体基板であってもより確実に空乏層がパンチスルーするのを抑制することができる。半導体基板をより一層薄板化するには、プロトンとリンの両方を注入してn型バッファ層3を形成するのが好ましく、この際には、プロトンはリンよりも第2主面から深い位置に注入される。
p型コレクタ層16は、例えば、ボロン(B)を注入して形成してよい。p型コレクタ層16は、終端領域30にも形成され、終端領域30のp型コレクタ層16がp型終端コレクタ層16aとなる。半導体基板の第2主面側からイオン注入した後に、第2主面にレーザーを照射してレーザーアニールすることで、注入したボロンが活性化しp型コレクタ層16が形成される。この際、半導体基板の第2主面から比較的浅い位置に注入されたn型バッファ層3のためのリンも同時に活性化される。一方、プロトンは350℃~500℃といった比較的低いアニール温度で活性化されるので、プロトンを注入した後はプロトンの活性化のための工程以外で、半導体基板全体が350℃~500℃より高い温度にならないように留意する必要がある。レーザーアニールは、半導体基板の第2主面近傍のみを高温にできるため、プロトンを注入した後であってもn型不純物およびp型不純物の活性化に用いることができる。
次に、図22に示すように、ダイオード領域20にn型カソード層26を形成する。n型カソード層26は、例えば、リン(P)を注入して形成してよい。図22に示すように、IGBT領域10とダイオード領域20との境界からダイオード領域20側に距離U1の位置に、p型コレクタ層16とn型カソード層26との境界が位置するように、リンが第2主面側からマスク処理により選択的に注入される。n型カソード層26を形成するためのn型不純物の注入量は、p型コレクタ層16を形成するためのp型不純物の注入量より多い。図22では、第2主面からのp型コレクタ層16とn型カソード層26の深さを同じに示しているが、n型カソード層26の深さはp型コレクタ層16の深さ以上である。n型カソード層26が形成される領域は、p型不純物が注入された領域にn型不純物を注入してn型半導体にする必要があるので、n型カソード層26が形成される領域の全てで注入されたp型不純物の濃度をn型不純物の濃度より高くする。
次に、半導体基板の第2主面上にコレクタ電極7を形成することで、図9に示した断面構成を得ることができる。コレクタ電極7は、第2主面のIGBT領域10、ダイオード領域20および終端領域30の全面に亘って形成される。また、コレクタ電極7は、半導体基板であるn型ウエハの第2主面の全面に亘って形成してよい。コレクタ電極7は、スパッタリングまたは蒸着などのPVDによって、アルミシリコン合金(Ai-Si系合金)またはチタン(Ti)などを堆積させて形成してよく、アルミシリコン合金、チタン、ニッケルあるいは金など複数の金属を積層させて形成してもよい。さらには、PVDで形成した金属膜上に無電解めっきまたは電解めっきで、さらに金属膜を形成してコレクタ電極7としてもよい。
以上のような工程により半導体装置100または半導体装置101は作製される。半導体装置100または半導体装置101は、1枚のn型ウエハにマトリクス状に複数作製されるので、レーザーダイシングまたはブレードダイシングにより個々の半導体装置100または半導体装置101に切り分けることで半導体装置100または半導体装置101は完成する。
<実施の形態1>
<構成>
図23は実施の形態1に係るRC-IGBT1000の構成を示す部分断面図であり、 図1に示した半導体装置100または図2に示した半導体装置101における破線G-Gにおける矢示方向断面図に相当する断面図である。なお、図9に示した半導体装置100または半導体装置101の断面図である図9と同一の構成については同一の符号を付し、重複する説明は省略する。
図23に示すように、IGBT領域10の第2主面側に設けられたp型コレクタ層16は、IGBT領域10とダイオード領域20との境界から距離U1だけダイオード領域20側にはみ出して設けられている。このように、p型コレクタ層16をダイオード領域20にはみ出して設けることにより、ダイオード領域20のn型カソード層26とアクティブトレンチゲート11との距離を大きくすることができ、還流ダイオード動作時にゲートトレンチ電極11aにゲート駆動電圧が印加された場合であっても、IGBT領域10のアクティブトレンチゲート11に隣接して形成されるチャネルからn型カソード層26に電流が流れるのを抑制することができる。
図23に示すRC-IGBT1000においては、ダイオード領域20は半導体基板の第1主面であるn型ソース層13、p型コンタクト層14、p型コンタクト層24およびp型アノード層25の紙面上端である半導体基板の第1主面から、n型ドリフト層1に達する複数のアクティブトレンチゲート11、複数のダミートレンチゲート12、複数のダイオードトレンチゲート21、複数のダイオード半トレンチゲート22およびダイオードダミーアクティブトレンチゲート41を有している。
なお、本開示においてはダイオード領域20の構成に特徴があるので、以下においてはダイオード領域20の構成を中心に説明するものとする。
図23に示すように、ダイオードダミーアクティブトレンチゲート41は、2つのダイオード半トレンチゲート22で挟まれるように設けられており、ダイオードダミーアクティブトレンチゲート41とダイオード半トレンチゲート22との間には第3半導体層であるp型アノード層41cが設けられている。そして、2つのダイオード半トレンチゲート22およびダイオードダミーアクティブトレンチゲート41の上は連続する層間絶縁膜4で覆われており、p型アノード層41cには第1電位であるエミッタ電位が与えられずフローティング状態となっている。
ダイオードトレンチゲート21は、p型コンタクト層24、p型アノード層25およびn型キャリア蓄積層2を貫通してn型ドリフト層1に達するトレンチ内にダイオードトレンチ絶縁膜21bを介してダイオードトレンチ電極21aが設けられており、ダイオードトレンチ電極21aはエミッタ電極6に電気的に接続されている。
ダイオード半トレンチゲート22は、p型アノード層25およびn型キャリア蓄積層2を貫通してn型ドリフト層1に達するトレンチ内にダイオード半トレンチ絶縁膜22bを介してダイオード半トレンチ電極22aが設けられており、ダイオード半トレンチ電極22aはエミッタ電極6に電気的に接続されている。
ダイオード半トレンチゲート22の2つの側面の一方側にはエミッタ電極6に電気的に接続されたp型アノード層25が設けられ、他方側にはエミッタ電極6に電気的に接続されず、フローティング状態となったp型アノード層41cが設けられている。このように、トレンチゲートの片側にフローティング状態となったp型アノード層を有する構成をトレンチゲートを「半(semi)トレンチゲート」と呼称する。
ダイオードダミーアクティブトレンチゲート41は、p型アノード層41cおよびn型キャリア蓄積層2を貫通してn型ドリフト層1に達するトレンチ内にダイオードダミーアクティブトレンチ絶縁膜41bを介してダイオードダミーアクティブトレンチ電極41aが設けられており、ダイオードダミーアクティブトレンチ電極41aは、図示されないゲート電極に電気的に接続されている。
ダイオードダミーアクティブトレンチゲート41の側面の両側にはエミッタ電極6に電気的に接続されず、フローティング状態となったp型アノード層41cが設けられている。このように、トレンチ電極がゲート電極に電気的に接続され、ゲートの片側にフローティング状態となったp型アノード層を有する構成を「ダミーアクティブトレンチゲート」と呼称する。
以上説明したようにRC-IGBT1000は、ダイオード領域20において、ダイオードトレンチゲート21のダイオードトレンチ電極21aおよびダイオード半トレンチゲート22のダイオード半トレンチ電極22aにはエミッタ電位Eが与えられ、ダイオードダミーアクティブトレンチゲート41のダイオードダミーアクティブトレンチ電極41aにはゲート電位Gが与えられている。
このように、ダイオード領域にダイオードダミーアクティブトレンチゲート41を配置することで変位電流を抑制できる。すなわち、ダイオード領域では、ダイオード動作時にはアノードからホールが注入されカソードからはホールが注入されないので、カソードから注入されたホールによって、p型アノード層41cの電位が変動することなく、ダイオードダミーアクティブトレンチゲート41に流れる変位電流を抑制できる。
また、IGBT領域10の第2主面側に設けられたp型コレクタ層16は、IGBT領域10とダイオード領域20との境界から距離U1だけダイオード領域20側にはみ出して設けられているが、このp型コレクタ層16がはみ出した領域に対応する第1主面側には、ダイオードダミーアクティブトレンチゲート41は配置されていない。これによっても、ダイオードダミーアクティブトレンチゲート41に流れる変位電流を抑制できる。
なお、ダミーアクティブトレンチゲートをIGBT領域に設けないので、ターンオン時にコレクタ層から注入されたホールがフローティングのp型ベース層15の電位を変動させないので、ダミーアクティブトレンチゲートに変位電流が流れることが抑制され、dV/dtのゲート抵抗制御性が低下することを抑制できる。
また、ダイオードダミーアクティブトレンチゲート41を、2つのダイオード半トレンチゲート22で挟み、ダイオードダミーアクティブトレンチゲート41とダイオード半トレンチゲート22との間にはp型アノード層41cが設けられ、p型アノード層41cはエミッタ電位に接続されずフローティング状態となっている。
このため、ダイオードダミーアクティブトレンチゲート41のダイオードダミーアクティブトレンチ電極41a、ダイオードダミーアクティブトレンチ絶縁膜41b、フローティングのp型アノード層41cおよびn型ドリフト層1でキャパシタが形成される。これは、ダイオードダミーアクティブトレンチ電極41aとコレクタ電極7すなわち第2電位を与えるカソード電極との間にキャパシタが形成されることであり、これは、IGBTのゲートとコレクタとの間のゲート-コレクタ間容量(帰還容量)Cgcを大きくすることを意味する。帰還容量(Cgc)を大きくすることで、時間tに対するドレイン電圧Vの変動であるdV/dtが一定の条件においてターンオン損失を低減することができる。
なお、図23では、ダイオードダミーアクティブトレンチゲート41の両側に配置されたp型アノード層41cは、フローティング電位としたが、セル領域内でp型アノード層41cが、エミッタ電極6に接続されていてもよい。また、終端領域においてp型終端ウェル層31(図11)と接続されていてもよく、接続されていなくてもよい。この場合、p型終端ウェル層31はエミッタ電極6に電気的に接続されていてもよい。すなわちp型アノード層41cは終端領域でエミッタ電極6と電極に電気的に接続されていてもよいし、接続されていなくてもよい。p型アノード層41cを直上のエミッタ電極6に電気的に接続せず、遠く離れた位置でエミッタ電極6に電気的に接続することで、高抵抗を介してエミッタ電極6に接続されることとなり、擬似的にフローティング状態となるので、帰還容量(Cgc)を大きくする効果を得ることができる。
<効果>
以上説明したように、実施の形態1に係るRC-IGBT1000によれば、ダイオードダミーアクティブトレンチゲート41に流れる変位電流を抑制でき、また、ダイオード領域20においてダイオードダミーアクティブトレンチゲート41を設け、その隣にはフローティング状態のp型アノード層41cを設けることで、IGBTのゲートとコレクタとの間の帰還容量Cgcを大きくすることができるので、dV/dtが一定の条件においてターンオン損失を低減することができる。
<変形例>
図23に示したRC-IGBT1000においては、2つのダイオード半トレンチゲート22で挟まれるダイオードダミーアクティブトレンチゲート41は1本のみの構成を開示したが、これに限定されるものではなく、ダイオードダミーアクティブトレンチゲート41を複数本設けてもよい。
例えば、図24に示されるRC-IGBT1001は、2つのダイオード半トレンチゲート22の間に、2本のダイオードダミーアクティブトレンチゲート41を設けた構成となっている。
ダイオードダミーアクティブトレンチゲート41は、2つのダイオード半トレンチゲート22で挟まれるように設けられている。このように、ダイオードダミーアクティブトレンチゲート41とダイオード半トレンチゲート22とが隣り合うように配置された場合、ゲート電位のダイオードダミーアクティブトレンチゲート41とエミッタ電位のダイオード半トレンチゲート22との間にカップリング容量であるゲート-エミッタ間容量Cgeが発生する。ゲート-エミッタ間容量Cgeが発生すると、ゲート容量比Cgc/Cgeが小さくなり、ターンオン損失の低減には望ましくない。
そこで、図24に示されるRC-IGBT1001のように、ダイオードダミーアクティブトレンチゲート41の本数を増やすことで、ゲート容量比Cgc/Cgeをさらに大きくして、ターンオン損失をさらに低減することができる。
<実施の形態2>
<構成>
図25は実施の形態2に係るRC-IGBT2000の構成を示す部分断面図であり、 図1に示した半導体装置100または図2に示した半導体装置101における破線G-Gにおける矢示方向断面図に相当する断面図である。なお、図9に示した半導体装置100または半導体装置101の断面図である図9と同一の構成については同一の符号を付し、重複する説明は省略する。
図25に示すRC-IGBT2000においては、ダイオード領域20は、半導体基板の第1主面であるp型アノード層25の紙面上端から、n型ドリフト層1に達する複数のダイオードトレンチゲート21および隣り合って配置された2つのダイオード半ダミーアクティブトレンチゲート51を有している。そして、2つのダイオード半ダミーアクティブトレンチゲート51の間にはp型アノード層41cが設けられている。2つのダイオード半ダミーアクティブトレンチゲート51の上は連続する層間絶縁膜4で覆われており、p型アノード層41cにはエミッタ電位が与えられずフローティング状態となっている。
ダイオード半ダミーアクティブトレンチゲート51は、p型アノード層41cおよびn型キャリア蓄積層2を貫通してn型ドリフト層1に達するトレンチ内にダイオード半ダミーアクティブトレンチ絶縁膜51bを介してダイオード半ダミーアクティブトレンチ電極51aが設けられており、ダイオード半ダミーアクティブトレンチ電極51aは、図示されないゲート電極に電気的に接続されている。
ダイオード半ダミーアクティブトレンチゲート51の2つの側面の一方側にはエミッタ電極6に電気的に接続されたp型アノード層25が設けられ、他方側にはフローティング状態となったp型アノード層41cが設けられている。
以上説明したようにRC-IGBT2000は、ダイオード領域20において、ダイオードトレンチゲート21のダイオードトレンチ電極21aおよびダイオード半トレンチゲート22のダイオード半トレンチ電極22aにはエミッタ電位Eが与えられ、ダイオード半ダミーアクティブトレンチゲート51のダイオード半ダミーアクティブトレンチ電極51aにはゲート電位Gが与えられている。
このように、ダイオード領域にダイオード半ダミーアクティブトレンチゲート51を配置することで変位電流を抑制できる。すなわち、ダイオード領域では、ダイオード動作時にはアノードからホールが注入されカソードからはホールが注入されないので、カソードから注入されたホールによって、p型アノード層41cの電位が変動することなく、ダイオード半ダミーアクティブトレンチゲート51に流れる変位電流を抑制できる。
また、IGBT領域10の第2主面側に設けられたp型コレクタ層16は、IGBT領域10とダイオード領域20との境界から距離U1だけダイオード領域20側にはみ出して設けられているが、このp型コレクタ層16がはみ出した領域に対応する第1主面側には、ダイオード半ダミーアクティブトレンチゲート51は配置されていない。これによっても、ダイオード半ダミーアクティブトレンチゲート51に流れる変位電流を抑制できる。
なお、ダミーアクティブトレンチゲートをIGBT領域に設けないので、ターンオン時にコレクタ層から注入されたホールがフローティングのp型ベース層15の電位を変動させないので、ダミーアクティブトレンチゲートに変位電流が流れることが抑制され、dV/dtのゲート抵抗制御性が低下することを抑制できる。
また、2つのダイオード半ダミーアクティブトレンチゲート51の間にはp型アノード層41cが設けられ、p型アノード層41cはエミッタ電位に接続されずフローティング状態となっている。
このため、ダイオード半ダミーアクティブトレンチゲート51のダイオード半ダミーアクティブトレンチ電極51a、ダイオード半ダミーアクティブトレンチ絶縁膜51b、フローティングのp型アノード層41cおよびn型ドリフト層1でキャパシタが形成される。これは、ダイオード半ダミーアクティブトレンチ電極51aとコレクタ電極7すなわち第2電位を与えるカソード電極との間にキャパシタが形成されることであり、これは、IGBTのゲートとコレクタとの間のゲート-コレクタ間容量(帰還容量)Cgcを大きくすることを意味する。帰還容量(Cgc)を大きくすることで、時間tに対するドレイン電圧Vの変動であるdV/dtが一定の条件においてターンオン損失を低減することができる。
<効果>
以上説明したように、実施の形態2に係るRC-IGBT2000によれば、ダイオード半ダミーアクティブトレンチゲート51に流れる変位電流を抑制でき、また、ダイオード領域20においてダイオード半ダミーアクティブトレンチゲート51を設け、その隣にはフローティング状態のp型アノード層41cを設けることで、IGBTのゲートとコレクタとの間の帰還容量Cgcを大きくすることができるので、dV/dtが一定の条件においてターンオン損失を低減することができる。
<変形例1>
図25に示したRC-IGBT2000においては、ダイオード半ダミーアクティブトレンチゲート51の間にはフローティング状態のp型アノード層41cが設けられた構成を示したが、図26に示すRC-IGBT2001のように、ダイオード半ダミーアクティブトレンチゲート51の隣にダイオードダミーアクティブトレンチゲート41を設けた構成としてもよい。
図26に示すように、ダイオードダミーアクティブトレンチゲート41は、p型アノード層41cおよびn型キャリア蓄積層2を貫通してn型ドリフト層1に達するトレンチ内にダイオードダミーアクティブトレンチ絶縁膜41bを介してダイオードダミーアクティブトレンチ電極41aが設けられており、ダイオードダミーアクティブトレンチ電極41aは、図示されないゲート電極に電気的に接続されている。そして、2つのダイオード半ダミーアクティブトレンチゲート51およびダイオードダミーアクティブトレンチゲート41の上は連続する層間絶縁膜4で覆われており、p型アノード層41cにはエミッタ電位が与えられずフローティング状態となっている。
このように、ダイオード領域にダイオード半ダミーアクティブトレンチゲート51に隣り合うようにダイオードダミーアクティブトレンチゲート41を配置することで変位電流を抑制できる。すなわち、ダイオード領域では、ダイオード動作時にはアノードからホールが注入されカソードからはホールが注入されないので、カソードから注入されたホールによって、p型アノード層41cの電位が変動することなく、ダイオードダミーアクティブトレンチゲート41に流れる変位電流を抑制できる。
また、ダイオードダミーアクティブトレンチゲート41を配置することで、ダイオードダミーアクティブトレンチゲート41のダイオードダミーアクティブトレンチ電極41a、ダイオードダミーアクティブトレンチ絶縁膜41b、フローティングのp型アノード層41cおよびn型ドリフト層1でキャパシタが形成される。これにより、IGBTのゲートとコレクタとの間のゲート-コレクタ間容量(帰還容量)Cgcをさらに大きくすることができる。帰還容量(Cgc)をさらに大きくすることで、時間tに対するドレイン電圧Vの変動であるdV/dtが一定の条件においてターンオン損失をさらに低減することができる。
また、ゲート電位が与えられるダイオードダミーアクティブトレンチゲート41とダイオード半ダミーアクティブトレンチゲート51が隣り合って配置されているため、両者の間ではカップリング容量であるゲート-エミッタ間容量Cgeが発生せず、ゲート容量比Cgc/Cgeを大きくできるためターンオン損失を低減できる。
図26に示したRC-IGBT2001においては、2つのダイオード半ダミーアクティブトレンチゲート51で挟まれるダイオードダミーアクティブトレンチゲート41は1本のみの構成を開示したが、これに限定されるものではなく、ダイオードダミーアクティブトレンチゲート41を複数本設けてもよい。
ダイオードダミーアクティブトレンチゲート41の本数を増やすことで、ゲート容量比Cgc/Cgeをさらに大きくして、ターンオン損失をさらに低減することができる。
<変形例2>
図26に示したRC-IGBT2001においては、半導体基板の第1主面であるp型アノード層25の紙面上端から、n型ドリフト層1に達する複数のダイオードトレンチゲート21が設けられた構成を示したが、図27に示すRC-IGBT2002のように、複数のダイオードトレンチゲート21の代わりに、半導体基板の第1主面からn型ドリフト層1に達する複数のダイオードアクティブトレンチゲート61を備えた構成としてもよい。
ダイオードアクティブトレンチゲート61は、p型コンタクト層24、p型アノード層25およびn型キャリア蓄積層2を貫通してn型ドリフト層1に達するトレンチ内にダイオードアクティブトレンチ絶縁膜61bを介してダイオードアクティブトレンチ電極61aが設けられており、ダイオードアクティブトレンチ電極61aは図示されないゲート電極に電気的に接続されている。
このため、ダイオードアクティブトレンチゲート61のダイオードアクティブトレンチ電極61a、ダイオードアクティブトレンチ絶縁膜61b、エミッタ電極6に電気的に接続されたp型アノード層25でキャパシタが形成され、ゲート-エミッタ間容量Cgeが発生する。しかし、同時にダイオードアクティブトレンチ電極61a、ダイオードアクティブトレンチ絶縁膜61bおよびn型ドリフト層1で形成されるキャパシタによりゲート-コレクタ間容量(帰還容量)Cgcも発生する。このため、ダイオードダミーアクティブトレンチゲート41およびダイオード半ダミーアクティブトレンチゲート51を配置することによるゲート-コレクタ間容量(帰還容量)Cgcと合わせて、帰還容量(Cgc)をさらに大きくすることができ、時間tに対するドレイン電圧Vの変動であるdV/dtが一定の条件においてターンオン損失をさらに低減することができる。
<実施の形態3>
<構成>
図28は実施の形態3に係るRC-IGBT3000の構成を示す部分断面図であり、 図1に示した半導体装置100または図2に示した半導体装置101における破線G-Gにおける矢示方向断面図に相当する断面図である。なお、図9に示した半導体装置100または半導体装置101の断面図である図9と同一の構成については同一の符号を付し、重複する説明は省略する。
図28に示すRC-IGBT3000においては、図26に示したRC-IGBT2001と同様に、ダイオード半ダミーアクティブトレンチゲート51の隣にダイオードダミーアクティブトレンチゲート41を設けた構成となっているが、ダイオードダミーアクティブトレンチゲート41とダイオード半ダミーアクティブトレンチゲート51との間隔は、隣り合ったダイオードトレンチゲート21の間隔、または、隣り合ったアクティブトレンチゲート11の間隔、または、隣り合ったアクティブトレンチゲート11とダミートレンチゲート12との間隔よりも短く設定されている。
なお、図28においては、ダイオードダミーアクティブトレンチゲート41の配置個数を1つとしたが、これに限定されるものではなく、複数のダイオードダミーアクティブトレンチゲート41を配置することができる。
その場合、ダイオードダミーアクティブトレンチゲート41とダイオード半ダミーアクティブトレンチゲート51との間隔、および隣り合ったダイオードダミーアクティブトレンチゲート41の間隔は、他の隣り合ったトレンチゲートの間隔の1/2~1/4とすることができる。
<効果>
ダイオードダミーアクティブトレンチゲート41とダイオード半ダミーアクティブトレンチゲート51との間隔を狭くすることで、ダイオードダミーアクティブトレンチゲート41およびダイオード半ダミーアクティブトレンチゲート51を高密度に配置できるため、ダイオードダミーアクティブトレンチゲート41の配置個数を増やすことでIGBTのゲートとコレクタとの間のゲート-コレクタ間容量(帰還容量)Cgcを大きくすることができ、時間tに対するドレイン電圧Vの変動であるdV/dtが一定の条件においてターンオン損失を低減することができる。
<変形例>
以上説明した実施の形態3のRC-IGBT3000においては、ダイオードダミーアクティブトレンチゲート41とダイオード半ダミーアクティブトレンチゲート51との間隔を他の隣り合ったトレンチゲートの間隔よりも狭くし、ダイオードダミーアクティブトレンチゲート41の配置個数を増やすことで、帰還容量Cgcを増やす構成を開示したが、図29に示すRC-IGBT3001のように、ダイオードダミーアクティブトレンチゲート41の配置パターンを格子状とすることで、帰還容量Cgcを増やすこともできる。
図29は、RC-IGBT3001の構成を示す部分平面図であり、ダイオード領域20の一部を、ダイオードダミーアクティブトレンチゲート41およびダイオード半ダミーアクティブトレンチゲート51を上方から見た場合の図である。なお、図29においては便宜的に、エミッタ電極6等の構成は図示を省略している。
図29に示されるように、ダイオードダミーアクティブトレンチゲート41は、トレンチの延伸方向の複数の部分で、トレンチの延伸方向とは垂直な方向に分岐し、隣り合うダイオード半ダミーアクティブトレンチゲート51と接続される構成となっている。この結果、ダイオードダミーアクティブトレンチゲート41とダイオード半ダミーアクティブトレンチゲート51とで格子状のトレンチゲートが形成され、p型アノード層41cは格子状のトレンチゲートで囲まれた平面視で矩形状の領域となる。
このため、ダイオードダミーアクティブトレンチゲート41およびダイオード半ダミーアクティブトレンチゲート51を配置することによるゲート-コレクタ間容量(帰還容量)Cgcが増大し、時間tに対するドレイン電圧Vの変動であるdV/dtが一定の条件においてターンオン損失を低減することができる。
なお、平面視で矩形状のp型アノード層41cの形成個数は、ストライプ状のダイオードダミーアクティブトレンチゲート41の長さの範囲で、ダイオードダミーアクティブトレンチ絶縁膜41bおよびダイオードダミーアクティブトレンチ電極41aの形成が可能な大きさの範囲であれば、特に制限はない。
<実施の形態4>
<構成>
図30は実施の形態4に係るRC-IGBT4000の構成を示す部分断面図であり、図1に示した半導体装置100または図2に示した半導体装置101における破線G-Gにおける矢示方向断面図に相当する断面図である。なお、図9に示した半導体装置100または半導体装置101の断面図である図9と同一の構成については同一の符号を付し、重複する説明は省略する。
図30に示すRC-IGBT4000においては、図23に示したRC-IGBT1001と同様に、ダイオードダミーアクティブトレンチゲート41が、2つのダイオード半トレンチゲート22で挟まれるように設けられているが、ダイオードダミーアクティブトレンチゲート41とダイオード半トレンチゲート22との間のメサ領域にはp型アノード層41cが設けられておらず、n型ドリフト層1となっており、n型キャリア蓄積層2も設けられていない。
<効果>
ダイオードダミーアクティブトレンチゲート41とダイオード半トレンチゲート22との間のメサ領域にp型アノード層41cを設けた場合、ダイオードのリカバリ動作時において逆回復電流による少数のホールがフローティングのp型アノード層41cの電位を変動させ、変位電流を発生させる場合がある。しかし、ここにp型半導体層を形成しないことでダイオードダミーアクティブトレンチゲート41への変位電流の影響を抑制できる。
<実施の形態5>
<構成>
図31は実施の形態5に係る半導体装置として、アイランド型の半導体装置102を示す平面図であり、1つの半導体装置内にIGBT領域10とダイオード領域20とを備えている。図31においては、トレンチゲートの延伸方向を矢印ARで示している。図31に示されるように、トレンチゲートは、制御パッド410の配列方向に沿って延伸している。なお、図2に示した半導体装置101と同一の構成については同一の符号を付し、重複する説明は省略する。
図32は、図31におけるE-E線での矢示方向断面図である。図32に示すIGBT領域10の断面構成は、図4に示したIGBT領域10の断面構成と同じであり、同一の構成については同一の符号を付し、重複する説明は省略する。
図33は、図31におけるG-G線での矢示方向断面図である。図33に示すダイオード領域20の断面構成は、図26に示したRC-IGBT領域2001の断面構成と基本的には同じであり、ダイオード半ダミーアクティブトレンチゲート51の隣にダイオードダミーアクティブトレンチゲート41を設けた構成となっている。なお、RC-IGBT領域2001と同一の構成については同一の符号を付し、重複する説明は省略する。
図31に示されるように、IGBT領域10およびダイオード領域20は、トレンチゲートの延伸方向に交互に配置されており、トレンチゲートはIGBT領域10およびダイオード領域20を平面視で貫く構成となる。
この構成においては、IGBT領域10では、図32に示されるように、例えば、ゲートパッド410c(図31)に電気的に接続されたゲートトレンチ電極11aを有するアクティブトレンチゲート11の2つの側面の両方または一方の外側においてn型ソース層13が設けられており、n型ソース層13はエミッタ電極6に電気的に接続されている。
一方、ダイオード領域20では、図33に示されるように、2つのダイオード半ダミーアクティブトレンチゲート51および、それらの間に設けられたダイオードダミーアクティブトレンチゲート41において、それぞれダイオード半ダミーアクティブトレンチ電極51aおよびダイオードダミーアクティブトレンチ電極41aが、ゲートパッド410c(図31)に電気的に接続されている。なお、ダイオードダミーアクティブトレンチゲート41とダイオード半ダミーアクティブトレンチゲート51との間に設けられたp型アノード層41cは、エミッタ電極6に電気的に接続されず、フローティング状態となっている。
<効果>
以上説明したように、IGBT領域10におけるアクティブトレンチゲート11と、ダイオード領域20におけるダイオードダミーアクティブトレンチゲート41およびダイオード半ダミーアクティブトレンチゲート51を連続するトレンチゲートで構成することで、帰還容量Cgcを増やすことができる。これは、IGBT領域10におけるゲートトレンチ電極11a、ゲートトレンチ絶縁膜11bおよびn型ドリフト層1で形成されるキャパシタにより発生する帰還容量Cgcが加わるためである。
<変形例>
図34は、図31に示した半導体装置102におけるダイオード領域20の破線で囲った領域83を拡大して示す部分平面図である。図34に示すように、ダイオード領域20には、ダイオードトレンチゲート21が、半導体装置102の第1主面に沿ってセル領域であるダイオード領域20の一端側から対向する他端側に向かって延伸している。隣接する2つのダイオードトレンチゲート21の間には、p型コンタクト層24およびp型アノード層25が設けられている。また、2つのダイオードトレンチゲート21の間に挟まれるようにダイオードダミーアクティブトレンチゲート41が設けられている。
そして、ダイオードダミーアクティブトレンチゲート41の延伸方向において、その一部が、ダイオードアクティブトレンチゲート61として形成され、その上部は層間絶縁膜4で覆われている。しかし、ダイオードアクティブトレンチゲート61を挟むように設けられているp型コンタクト層24およびp型アノード層25は、一部がエミッタ電極に電気的に接続されている。
一方、ダイオードダミーアクティブトレンチゲート41を挟むように設けられているp型アノード層41cは、上部が層間絶縁膜4で覆われ、エミッタ電極に電気的に接続されずにフローティング状態となっている。
図35は図34におけるC-C線での矢示方向断面図である。図35に示すように、ダイオードアクティブトレンチゲート61の上部は層間絶縁膜4で覆われているが、ダイオードアクティブトレンチゲート61の2つの側面の外側のp型コンタクト層24は、エミッタ電極6に電気的に接続されている。
図36は図34におけるD-D線での矢示方向断面図である。図36に示すように、ダイオードダミーアクティブトレンチゲート41と、それを挟む2つのダイオードトレンチゲート21の上は連続する層間絶縁膜4で覆われており、p型アノード層41cにはエミッタ電位が与えられずフローティング状態となっている。
このように、ダイオード領域20においては、ダイオードダミーアクティブトレンチゲート41になる領域と、ダイオードアクティブトレンチゲート61になる領域とがトレンチゲートの延伸方向に交互に配置されており、これらのトレンチゲートのトレンチ電極はゲートパッド410cに電気的に接続されている。また、これらのトレンチゲートのトレンチ電極はIGBT領域10においては、アクティブトレンチゲート11のゲートトレンチ電極11aとなり、アクティブトレンチゲート11、ダイオードダミーアクティブトレンチゲート41およびダイオードアクティブトレンチゲート61は、連続するトレンチゲートで構成されることとなる。なお、ダイオードダミーアクティブトレンチゲート41の代わりにダイオード半ダミーアクティブトレンチゲート51を設けてもよい。
<効果>
以上説明したように、IGBT領域10におけるアクティブトレンチゲート11と、ダイオード領域20におけるダイオードダミーアクティブトレンチゲート41およびダイオードアクティブトレンチゲート61を連続するトレンチゲートで構成することで、帰還容量Cgcを増やすことができる。これは、IGBT領域10におけるゲートトレンチ電極11a、ゲートトレンチ絶縁膜11bおよびn型ドリフト層1で形成されるキャパシタにより発生する帰還容量Cgcが加わるためである。
<適用可能な半導体材料>
以上説明した実施の形態1~5においては、半導体基板の構成材料については言及していないが、半導体基板の構成材料としては、珪素(Si)で構成することもでき、炭化珪素(SiC)で構成することもできる。
SiCで構成されるスイッチング素子は、スイッチング損失が小さく、高速スイッチング動作が可能である。
また、SiCで構成されるスイッチング素子は、電力損失が小さく、耐熱性も高い。そのため、冷却部を備えるパワーモジュールを構成する場合、ヒートシンクの放熱フィンを小型化することが可能であるため、半導体モジュールの一層の小型化が可能となる。
また、SiCで構成されるスイッチング素子は、高周波スイッチング動作に適している。そのため、高周波化の要求が大きいコンバータ回路に適用された場合、スイッチング周波数の高周波化によって、コンバータ回路に接続されるリアクトルまたはコンデンサなどを小型化することもできる。
SiC以外のワイドバンドギャップ半導体としては、窒化ガリウム系材料、酸化ガリウム系材料またはダイヤモンドなどによって構成することもできる。
なお、本開示は、その開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
1 n型ドリフト層、6 エミッタ電極、7 コレクタ電極、10 IGBT領域、11 アクティブトレンチゲート、16 p型コレクタ層、20 ダイオード領域、25,41c p型アノード層、26 n型カソード層、41 ダイオードダミーアクティブトレンチゲート、51 ダイオード半ダミーアクティブトレンチゲート、61 ダイオードアクティブトレンチゲート。

Claims (13)

  1. トランジスタとダイオードとが共通の半導体基板に形成された半導体装置であって、
    前記半導体基板は、
    前記トランジスタが形成されたトランジスタ領域と、
    前記ダイオードが形成されたダイオード領域と、を有し、
    前記ダイオード領域は、
    前記半導体基板の第2主面側に設けられた第1導電型の第1半導体層と、
    前記第1半導体層上に設けられた第1導電型の第2半導体層と、
    前記第2半導体層よりも前記半導体基板の第1主面側に設けられた第2導電型の第3半導体層と、
    前記ダイオードに第1電位を与える第1主電極と、
    前記ダイオードに第2電位を与える第2主電極と、
    前記半導体基板の前記第1主面から前記第2半導体層に達するように設けられた少なくとも1つのダミーアクティブトレンチゲートを備え、
    前記少なくとも1つのダミーアクティブトレンチゲートは、
    2つの側面の少なくとも一方側に、前記第1電位が与えられずフローティング状態となった前記第3半導体層を有し、
    前記少なくとも1つのダミーアクティブトレンチゲートには、前記トランジスタのゲート電位が与えられる、半導体装置。
  2. 前記ダイオード領域は、
    前記半導体基板の第1主面から前記第2半導体層に達するように設けられた複数のトレンチゲートを備え、
    前記少なくとも1つのダミーアクティブトレンチゲートは、2つの半トレンチゲートで挟まれるように設けられ、
    前記少なくとも1つのダミーアクティブトレンチゲートと前記2つの半トレンチゲートとの間にはフローティング状態となった前記第3半導体層を有し、
    前記複数のトレンチゲートは、それぞれの2つの側面の両側に前記第1電位が与えられる前記第3半導体層を有し、
    前記2つの半トレンチゲートは、それぞれの2つの側面のうち前記少なくとも1つのダミーアクティブトレンチゲート側となる一方側に、フローティング状態となった前記第3半導体層を有し、他方側に前記第1電位が与えられる前記第3半導体層を有し、
    前記複数のトレンチゲートおよび前記2つの半トレンチゲートには前記第1電位が与えられる、請求項1記載の半導体装置。
  3. 前記少なくとも1つのダミーアクティブトレンチゲートは、
    前記2つの半トレンチゲートの間に複数設けられる、請求項2記載の半導体装置。
  4. 前記ダイオード領域は、
    前記半導体基板の第1主面から前記第2半導体層に達するように設けられた複数のトレンチゲートを備え、
    前記少なくとも1つのダミーアクティブトレンチゲートは、対向して配置された2つの半ダミーアクティブトレンチゲートとして設けられ、
    前記2つの半ダミーアクティブトレンチゲートは、それぞれの2つの側面のうち対向する側となる一方側に、フローティング状態となった前記第3半導体層を有し、他方側に前記第1電位が与えられる前記第3半導体層を有し、
    前記複数のトレンチゲートは、それぞれの2つの側面の両側に前記第1電位が与えられる前記第3半導体層を有し、
    前記2つの半ダミーアクティブトレンチゲートには前記トランジスタのゲート電位が与えられ、
    前記複数のトレンチゲートおよび前記2つの半トレンチゲートには前記第1電位が与えられる、請求項1記載の半導体装置。
  5. 前記ダイオード領域は、
    前記半導体基板の第1主面から前記第2半導体層に達するように設けられた複数のトレンチゲートを備え、
    前記少なくとも1つのダミーアクティブトレンチゲートは、2つの半ダミーアクティブトレンチゲートで挟まれるように設けられ、
    前記少なくとも1つのダミーアクティブトレンチゲートと前記2つの半ダミーアクティブトレンチゲートとの間にはフローティング状態となった前記第3半導体層を有し、
    前記複数のトレンチゲートは、それぞれの2つの側面の両側に前記第1電位が与えられる前記第3半導体層を有し、
    前記複数のトレンチゲートは、それぞれの2つの側面の両側に前記第1電位が与えられる前記第3半導体層を有し、
    前記2つの半ダミーアクティブトレンチゲートは、それぞれの2つの側面のうち前記少なくとも1つのダミーアクティブトレンチゲート側となる一方側に、フローティング状態となった前記第3半導体層を有し、他方側に前記第1電位が与えられる前記第3半導体層を有し、
    前記2つの半ダミーアクティブトレンチゲートには前記トランジスタのゲート電位が与えられ、
    前記複数のトレンチゲートには前記第1電位が与えられる、請求項1記載の半導体装置。
  6. 前記ダイオード領域は、
    前記半導体基板の第1主面から前記第2半導体層に達するように設けられた複数のアクティブトレンチゲートを備え、
    前記少なくとも1つのダミーアクティブトレンチゲートは、2つの半ダミーアクティブトレンチゲートで挟まれるように設けられ、
    前記少なくとも1つのダミーアクティブトレンチゲートと前記2つの半ダミーアクティブトレンチゲートとの間にはフローティング状態となった前記第3半導体層を有し、
    前記複数のアクティブトレンチゲートは、それぞれの2つの側面の両側に前記第1電位が与えられる前記第3半導体層を有し、
    前記2つの半ダミーアクティブトレンチゲートは、それぞれの2つの側面のうち前記少なくとも1つのダミーアクティブトレンチゲート側となる一方側に、フローティング状態となった前記第3半導体層を有し、他方側に前記第1電位が与えられる前記第3半導体層を有し、
    前記複数のアクティブトレンチゲートおよび前記2つの半ダミーアクティブトレンチゲートには前記トランジスタのゲート電位が与えられる、請求項1記載の半導体装置。
  7. 前記少なくとも1つのダミーアクティブトレンチゲートは、
    前記2つの半ダミーアクティブトレンチゲートの間に複数設けられる、請求項5または請求項6記載の半導体装置。
  8. 前記少なくとも1つのダミーアクティブトレンチゲートおよび前記2つの半ダミーアクティブトレンチゲートの配置間隔は、
    少なくとも前記複数のトレンチゲートの配置間隔よりも狭い、請求項5または請求項6記載の半導体装置。
  9. 前記少なくとも1つのダミーアクティブトレンチゲートは、延伸方向の複数の部分で、前記延伸方向とは垂直な方向に分岐し、前記2つの半ダミーアクティブトレンチゲートと接続され、前記少なくとも1つのダミーアクティブトレンチゲートと前記2つの半ダミーアクティブトレンチゲートとで、格子状の平面パターンを構成する、請求項5または請求項6記載の半導体装置。
  10. トランジスタとダイオードとが共通の半導体基板に形成された半導体装置であって、
    前記半導体基板は、
    前記トランジスタが形成されたトランジスタ領域と、
    前記ダイオードが形成されたダイオード領域と、を有し、
    前記ダイオード領域は、
    前記半導体基板の第2主面側に設けられた第1導電型の第1半導体層と、
    前記第1半導体層上に設けられた第1導電型の第2半導体層と、
    前記第2半導体層よりも前記半導体基板の第1主面側に設けられた第2導電型の第3半導体層と、
    前記ダイオードに第1電位を与える第1主電極と、
    前記ダイオードに第2電位を与える第2主電極と、
    前記半導体基板の第1主面から前記第2半導体層に達するように設けられた少なくとも1つのダミーアクティブトレンチゲートを備え、
    前記少なくとも1つのダミーアクティブトレンチゲートは、
    2つの側面の少なくとも一方側に、前記第1電位が与えられずフローティング状態となった前記第2半導体層を有し、
    前記少なくとも1つのダミーアクティブトレンチゲートには、前記トランジスタのゲート電位が与えられる、半導体装置。
  11. 前記トランジスタ領域および前記ダイオード領域は、トレンチゲートの延伸方向に交互に配置され、
    前記トレンチゲートは、前記トランジスタ領域および前記ダイオード領域を平面視で貫くように設けられ、
    前記少なくとも1つのダミーアクティブトレンチゲートは、
    前記トランジスタ領域において、前記半導体基板の前記第1主面から前記第2半導体層に達するように設けられ、前記トランジスタのゲート電位が与えられるアクティブトレンチゲートと連続するように設けられる、請求項1記載の半導体装置。
  12. 前記トランジスタ領域および前記ダイオード領域は、トレンチゲートの延伸方向に交互に配置され、
    前記トレンチゲートは、前記トランジスタ領域および前記ダイオード領域を平面視で貫くように設けられ、
    前記ダイオード領域は、
    前記少なくとも1つのダミーアクティブトレンチゲートが設けられた領域と、
    前記半導体基板の前記第1主面から前記第2半導体層に達するように設けられた少なくとも1つのアクティブトレンチゲートが設けられた領域と、が交互に配置され、
    前記少なくとも1つのダミーアクティブトレンチゲートおよび前記少なくとも1つのダミーアクティブトレンチゲートは、
    前記トランジスタ領域において、前記半導体基板の前記第1主面から前記第2半導体層に達するように設けられ、前記トランジスタのゲート電位が与えられるアクティブトレンチゲートと連続するように設けられる、請求項1記載の半導体装置。
  13. 前記半導体基板は、
    珪素、炭化珪素、窒化ガリウム系材料、酸化ガリウム系材料またはダイヤモンドから選択される材料によって構成される、請求項1記載の半導体装置。
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