JP2015177116A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 70
- 239000011347 resin Substances 0.000 claims abstract description 25
- 229920005989 resin Polymers 0.000 claims abstract description 25
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 24
- 229910052759 nickel Inorganic materials 0.000 claims description 12
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- 229920001721 polyimide Polymers 0.000 claims description 3
- 239000004642 Polyimide Substances 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 11
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 229910000679 solder Inorganic materials 0.000 description 7
- 239000010936 titanium Substances 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 229910001128 Sn alloy Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- JVPLOXQKFGYFMN-UHFFFAOYSA-N gold tin Chemical compound [Sn].[Au] JVPLOXQKFGYFMN-UHFFFAOYSA-N 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000002815 nickel Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L23/3157—Partial encapsulation or coating
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- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66136—PN junction diodes
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8613—Mesa PN junction diodes
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
- H01L2224/0346—Plating
- H01L2224/03464—Electroless plating
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0502—Disposition
- H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05124—Aluminium [Al] as principal constituent
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
- H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
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- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05575—Plural external layers
- H01L2224/05578—Plural external layers being disposed next to each other, e.g. side-to-side arrangements
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/05655—Nickel [Ni] as principal constituent
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- H01L2924/3511—Warping
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Abstract
【課題】実施形態は、ウェーハおよびチップの反りを抑制し、製造歩留りを向上させることが可能な半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、半導体層と、前記半導体層の表面上に設けられた第1電極と、前記第1電極上に設けられ、前記半導体層の前記表面に平行な断面形状が50マイクロメートル以下の辺を有する矩形である複数の第2電極と、前記複数の第2電極の間に設けられ、前記第2電極よりも延性が高い樹脂層と、を備える。【選択図】図1
Description
実施形態は、半導体装置に関する。
電力制御用の半導体装置は、大電流のスイッチングを行う。そして、その実装では、例えば、半田シートを介してバスバー(Bus Bar)を半導体装置の電極に接続する方法が用いられる。このため、半導体装置では、半田の浸食を抑制するために、例えば、Niメッキを施した厚膜電極が用いられる。しかしながら、電極を厚膜化すると、その応力によりウェーハに反りが発生し、プロセス装置での処理が困難になることがある。また、チップサイズが大きい場合には、チップの反りによるテスターの測定誤差が大きくなり製造歩留りの低下を招くことがある。
実施形態は、ウェーハおよびチップの反りを抑制し、製造歩留りを向上させることが可能な半導体装置を提供する。
実施形態に係る半導体装置は、半導体層と、前記半導体層の表面上に設けられた第1電極と、前記第1電極上に設けられ、前記半導体層の前記表面に平行な断面形状が50マイクロメートル以下の辺を有する矩形である複数の第2電極と、前記複数の第2電極の間に設けられ、前記第2電極よりも延性が高い樹脂層と、を備える。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すXYZ直交座標系におけるX軸方向、Y軸方向およびZ軸方向を用いて各部分の配置および構成を説明する。また、Z軸方向を上方、その反対方向を下方として説明する場合がある。
図1は、実施形態に係る半導体装置1を例示する模式図である。図1(a)は、半導体装置1のチップ上面を例示する模式平面図である。図1(b)は、図1(a)中に示す1B−1B線に沿った断面図である。
半導体装置1は、半導体層10と、半導体層10の表面10a上に設けられた第1電極20と、第1電極20上に設けられた複数の第2電極30と、を備える。さらに、半導体装置1は、複数の第2電極の間に設けられた樹脂層40を備える。
図1(a)に示すように、第2電極30は、例えば、半導体層10の表面側を見た時、その形状が矩形となるように設けられる。言い換えれば、半導体層10の表面10aに平行な断面形状が矩形となるように設けられる。そして、その断面形状の辺の幅W1およびW2は、例えば、50マイクロメートル(μm)以下のサイズに形成される。また、樹脂層40には、例えば、第2電極30よりも延性が高い樹脂が用いられる。
半導体装置1は、例えば、電力制御回路に用いられるFRD(Fast Recovery Diode)である。図1に示すように、半導体装置1のチップ面の中央には、複数の第2電極30が設けられる。また、FRDには、高耐圧特性が求められるため、複数の第2電極を囲むガードリング構造13がチップ面の外周に設けられる。
図1(b)に示すように、半導体装置1は、半導体層10を備える。半導体層10は、例えば、n形シリコン基板、または、シリコン基板上に設けられたn形シリコン層である。
例えば、半導体層10のZ軸方向の厚さは、115μmである。半導体装置1の製造に用いられるシリコンウェーハの厚さは、例えば、270μmであり、研削もしくはエッチングにより薄層化される。FRDには、高耐圧特性とともに低いリカバリー損失や高速性(早いスイッチング速度)などが求められる。例えば、FRDの順方向電圧Vfと、リカバリー損失と、の間はトレードオフ関係があり、半導体層10を薄くすることによりそのトレードオフを改善することができる。
半導体層10の表面10a側には、例えば、図示しないp形アノード層が設けられる。そして、p形アノード層の上に、第1電極20が設けられる。第1電極20は、例えば、アルミニウム膜であり、p形アノード層にオーミック接触する。また、第1電極20はアルミニウム膜に限定される訳ではなく、例えば、チタニウム(Ti)と、窒化チタニウム(TiN)と、を積層した構造を有するように設けても良い。この場合、チタニウムは、p形アノード電極に接する。
さらに、第1電極20の上に複数の第2電極30が設けられる。例えば、FRDでは高電流密度化、および、両面冷却構造の実装に対応するために、チップ表面にニッケルめっきを施した厚膜のニッケル電極を形成する。第2電極30は、このニッケル電極に該当し、例えば、実装時の半田の浸食等を考慮して、少なくとも4μmの厚さを有する。
さらに、本実施形態では、ニッケル電極を複数の第2電極30に分割して、第1電極20の上に設ける。これにより、半導体装置1の製造過程におけるウェーハの反りを低減できる。
例えば、第2電極30を一体のニッケル電極として形成した場合、8インチウェーハのシリコンウェーハでは、300μm以上の反りが発生する。また、600〜800Vの耐圧を有するFRDのチップサイズは10mm程度であり、例えば、80〜120μm程度の反りが発生する。
このような大きな反りが発生すると、半導体装置1の製造に用いるイオン注入装置、前処理装置、熱処理装置などにおいて、ウェーハの搬送エラーや処理不能などの不具合が発生する。また、チップ状態の反りは、チップの試験工程において、画像認識不良による搬送エラーや、チップとステージの接触不良による測定誤差を生じさせる。さらに、チップ実装において、半田の濡れ不足による組立不良を起こす懸念もある。
本実施形態によれば、複数に分割した第2電極30を第1電極20の上に設けることにより、例えば、チップ反り量を50μm以下に抑制することが可能となる。また、ウェーハの反りも抑制される。これにより、上述のウェーハプロセス、チップ試験、チップ実装における不具合を回避することが可能となる。
第2電極30は、半導体層10の表面10aに平行な断面(X−Y面)における断面形状が、例えば、方形となるように設ける。そして、その方形の断面のX軸方向の幅W1およびY軸方向の幅W2を、それぞれ50μm以下とすることが望ましい。例えば、厚さ4μm以上の方形の金属膜をシリコン基板上に形成する場合、辺の長さが50μm以下となる領域において、金属膜とシリコン基板との間の応力が顕著に低減され、基板の反りが抑制される。
さらに、複数の第2電極30の間には、樹脂層40が設けられる。図1(b)に示すように、樹脂層40は、第2電極30を除いたチップの全面を覆う。これにより、例えば、第2電極30の上に半田シートを介してバスバーを接続する際に、第1電極20および半導体層10への半田の侵入を防ぐことができる。
樹脂層40には、例えば、ポリイミドなど第2電極30よりも延性の高い材料を用いることが好ましい。これにより、第2電極30に起因する応力を吸収し、ウェーハの反りを軽減することができる。
次に、図2〜図4を参照して、実施形態に係る半導体装置1の製造方法を説明する。図2(a)〜図4(b)は、実施形態に係る半導体装置1の製造過程を例示する模式断面図である。
図2(a)に示すように、半導体層10と、半導体層10の上に設けられたガードリング構造13と、を有するウェーハを準備する。半導体層10は、例えば、n形シリコン層、または、n形シリコンウェーハである。
ガードリング構造13の間の半導体層10には、p形不純物を選択的にイオン注入したp形アノード層(図示しない)が形成されている。また、ガードリング構造13の下の半導体層10には、ガードリング拡散層(図示しない)が形成されている。p形アノード層およびガードリング拡散層は、例えば、半導体層10にイオン注入されたボロンを熱処理により活性化し、拡散させることにより形成する。
次に、図2(b)に示すように、p形アノード層上に、例えば、スパッタ法などを用いてアルミニウム膜を形成し、第1電極20とする。例えば、ガードリング構造13の一例として、ガードリング拡散層上に、アルミニウム膜からなるフィールドプレート電極を形成しても良い。第1電極20の材料は、アルミニウム(Al)に限定される訳ではなく、例えば、アルミニウム銅(AlCu)やアルミニウムシリコン(AlSi)などの合金を用いても良い。さらに、第1電極20を形成した後に、420℃、30分の熱処理を加え、p形アノード層と、第1電極20と、の間のオーミックコンタクトを形成する。
次に、図3(a)に示すように、半導体層10および第1電極20、ガードリング構造13を覆う樹脂層40を形成する。樹脂層40は、例えば、ポリイミド膜である。
続いて、図3(b)に示すように、樹脂層40の上にマスク41を形成し、樹脂層40をパターニングする。マスク41は、例えば、シリコン酸化膜であり、第1電極20の上に複数の開口43を有する。開口43は、例えば、矩形に形成され、その辺の長さは50μm以下である。そして、マスク41を用いて、樹脂層40をエッチングし、第1電極20に連通する開口45を形成する。
次に、図4(a)に示すように、開口45を有する樹脂層40を用いて、例えば、ニッケルの無電界メッキを施し、開口45の内部に第2電極30を形成する。第2電極30のZ軸方向の厚さT1は、例えば、4μmであり、第1電極20の上に形成された樹脂層40のZ軸方向の厚さT2よりも厚い。すなわち、第2電極30は、樹脂層40からZ軸方向に突出するように形成される。また、ニッケルメッキの後に、さらに金(Au)メッキを施し、第2電極30の上面に金の薄層(25nm)を形成しても良い。これにより、ニッケルの酸化を抑制し、半田に対する濡れ性を向上させることができる。
次に、半導体層の表面10aとは反対側のウェーハの裏面側を研削し、半導体層10を所望の厚さに薄膜化する。さらに、裏面10b側にn形不純物であるリン(P)をイオン注入しn形高濃度層を形成する。n形不純物の活性化および拡散には、例えば、レーザアニールを用いる。
さらに、半導体層10の裏面10b上に第3電極50を形成する。第3電極50は、例えば、裏面10b上に積層された厚さ200ナノメートル(nm)のチタン膜51と、厚さ700nmのニッケル膜53と、厚さ100nmの金錫合金膜55を含む。第3電極50は、例えば、スパッタ法を用いて、チタン膜51と、ニッケル膜53と、金錫合金膜55を順に積層することにより形成する。
図5(a)は、実施形態に係る半導体装置1の電極構造を例示する模式図である。図5(b)は、比較例に係る半導体装置2の電極構造を例示する模式図である。
図5(a)では、例えば、第2電極30のZ軸方向における厚さT1と、樹脂層40のZ軸方向における厚さT2と、の差をΔTとする。そして、好ましくは、ΔTは、隣り合う2つの第2電極30間の間隔W3よりも小さくする。
図5(b)に示す半導体装置2では、第2電極30は、ΔTがW3よりも大きくなるように形成される。これにより、同図に示すように、第2電極30の樹脂層40から突出した突出部30aは、例えば、X軸方向に広がり、隣り合う2つの第2電極30が、突出部30aにおいてつながるように形成される。そして、突出部30aを介してつながった複数の第2電極30間の応力がウェーハの反りを大きくする恐れがある。また、隣り合う突出部30aの間に形成される空隙17にメッキ液等が残存し、その後の工程において汚染を生じさせる恐れもある。
これに対し、本実施形態では、ΔTを間隔W3よりも小さくすることにより、ウェーハの反りを軽減し、ウェーハの汚染を回避することが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1、2・・・半導体装置、 10・・・半導体層、 10a・・・表面、 10b・・・裏面、 13・・・ガードリング構造、 17・・・空隙、 20・・・第1電極、 30・・・第2電極、 30a・・・突出部、 40・・・樹脂層、 41・・・マスク、 43・・・開口、 45・・・開口、 50・・・第3電極、 51・・・チタン膜、 53・・・ニッケル膜、 55・・・金錫合金膜
Claims (6)
- 半導体層と、
前記半導体層の表面上に設けられた第1電極と、
前記第1電極上に設けられ、前記半導体層の前記表面に平行な断面形状が50マイクロメートル以下の辺を有する矩形である複数の第2電極と、
前記複数の第2電極の間に設けられ、前記第2電極よりも延性が高い樹脂層と、
を備えた半導体装置。 - 前記半導体層の前記表面に垂直な第1方向における前記第2電極の厚さは、前記樹脂層の前記第1方向における厚さよりも厚い請求項1記載の半導体装置。
- 半導体層と、
前記半導体層の表面上に設けられた第1電極と、
前記第1電極上に設けられ、前記半導体層の前記表面に平行な断面形状が矩形である複数の第2電極と、
前記複数の第2電極の間に設けられ、前記第2電極よりも延性が高い樹脂層であって、前記半導体層の前記表面に垂直な第1方向における前記第2電極の厚さよりも、前記第1方向における厚さが薄い樹脂層と、
を備えた半導体装置。 - 前記第2電極の前記厚さと、前記樹脂層の前記厚さ、との差は、前記隣り合う2つの第2電極間の間隔よりも小さい請求項2または3に記載の半導体装置。
- 前記樹脂層は、ポリイミドを含む請求項1〜4のいずれか1つに記載の半導体装置。
- 前記第1電極は、アルミニウムを含み、
前記第2電極は、ニッケルを含む請求項1〜5のいずれか1つに記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014053880A JP2015177116A (ja) | 2014-03-17 | 2014-03-17 | 半導体装置 |
KR1020140071945A KR20150108290A (ko) | 2014-03-17 | 2014-06-13 | 반도체 장치 |
CN201410305752.9A CN104934394A (zh) | 2014-03-17 | 2014-06-30 | 半导体装置 |
US14/473,791 US20150262813A1 (en) | 2014-03-17 | 2014-08-29 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014053880A JP2015177116A (ja) | 2014-03-17 | 2014-03-17 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015177116A true JP2015177116A (ja) | 2015-10-05 |
Family
ID=54069627
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014053880A Pending JP2015177116A (ja) | 2014-03-17 | 2014-03-17 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20150262813A1 (ja) |
JP (1) | JP2015177116A (ja) |
KR (1) | KR20150108290A (ja) |
CN (1) | CN104934394A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020162012A1 (ja) | 2019-02-07 | 2020-08-13 | 富士電機株式会社 | 半導体装置および半導体モジュール |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR920022482A (ko) * | 1991-05-09 | 1992-12-19 | 가나이 쯔도무 | 전자부품 탑재모듈 |
JP2004363379A (ja) * | 2003-06-05 | 2004-12-24 | Sanyo Electric Co Ltd | 半導体装置 |
JP2006287048A (ja) * | 2005-04-01 | 2006-10-19 | Rohm Co Ltd | 半導体装置 |
CN101221940A (zh) * | 2007-01-09 | 2008-07-16 | 兴亚株式会社 | 厚膜电路元件及其制造方法 |
WO2014009997A1 (ja) * | 2012-07-11 | 2014-01-16 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
-
2014
- 2014-03-17 JP JP2014053880A patent/JP2015177116A/ja active Pending
- 2014-06-13 KR KR1020140071945A patent/KR20150108290A/ko not_active Application Discontinuation
- 2014-06-30 CN CN201410305752.9A patent/CN104934394A/zh active Pending
- 2014-08-29 US US14/473,791 patent/US20150262813A1/en not_active Abandoned
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020162012A1 (ja) | 2019-02-07 | 2020-08-13 | 富士電機株式会社 | 半導体装置および半導体モジュール |
US11777020B2 (en) | 2019-02-07 | 2023-10-03 | Fuji Electric Co., Ltd. | Semiconductor device and semiconductor module |
Also Published As
Publication number | Publication date |
---|---|
CN104934394A (zh) | 2015-09-23 |
KR20150108290A (ko) | 2015-09-25 |
US20150262813A1 (en) | 2015-09-17 |
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