JP2011049337A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体基板の第1の主面の表面層に半導体素子の表面構造を形成し、半導体基板の第2の主面の表面層に、裏面電極を形成し、裏面電極層上に、導電性及び弾性を備えたシートを固着させる。そのシートは、樹脂層と、樹脂層上に形成された金属層と、金属層上に形成された金属粉を含有する粘着層と、を有し、粘着層と裏面電極とが固着される。これにより、半導体素子の裏面電極の傷の発生が防止され、そのような半導体素子を搭載する半導体装置の生産性が向上する。
【選択図】図1
Description
この検査は、通常、ウエハ状態にある半導体素子を検査用の金属ステージに載置して行う。即ち、ウエハ検査において、半導体素子の裏面電極層と金属ステージ表面とを接触させて、その検査を行う。
また、逆阻止型IGBT素子においては、スパイキングがPN接合部まで到達すると、さらに、逆耐圧不良や逆漏れ電流不良が発生するという問題があった。
図1は半導体装置の製造方法の基本原理を説明するフロー図である。
このフロー図では、半導体装置(半導体モジュール)に搭載する半導体素子として、縦型の逆阻止型IGBT素子が例示されている。
次に、p型分離層の領域以外の半導体基板の主面の表面層に、p型ベース領域を選択的に形成する(ステップS2)。
次に、半導体基板とn型エミッタ領域とに挟まれたp型ベース領域上に、ゲート絶縁膜を介してゲート電極を形成する。さらに、n型エミッタ領域上にエミッタ電極を形成する。この工程で表面電極が形成する(ステップS4)。
以上までが所謂ウエハプロセスである。これにより、n型半導体基板内の縦横方向に逆阻止型IGBT素子が配列される。
次に、逆阻止型IGBT素子の電極にプローブピンを接触させ、複数の逆阻止型IGBT素子のウエハ検査を連続して実行する(ステップS8)。
先ず、図(A)に示すように、低濃度n型シリコンで構成されるウエハ状のFZ基板10の表面から選択的に、p型イオン(例えば、ボロン(B)イオン)を注入・熱拡散させることにより、FZ基板10の表面層にp型分離層11を形成する。
側の主面から200μm程度まで、p型イオンを拡散させ、p型分離層11を形成する。そして、p型分離層11間は、低濃度n型ドリフト層12になる。
次に、図(B)に示すように、FZ基板10の表面側から、選択的にp型イオンを注入し、熱処理を行う。このような処理によって、FZ基板10の表面層に、p型ベース領域13並びにn型エミッタ領域14が形成される。さらに、FZ基板10上に、ゲート電極15並びにゲート絶縁膜16を形成する。
図3は半導体素子の裏面電極層形成工程を説明する要部断面模式図である。
次に、図(B)に示すように、p型イオンをFZ基板10の裏面から注入し、熱処理を行う。これにより、FZ基板10の裏面に、p型コレクタ領域18が形成する。
これにより、FZ基板10の裏面に、金属膜19並びに金属多層膜20で構成される裏面電極層21(コレクタ電極)が形成される。
次に、ウエハプロセスが完了した後、FZ基板10の裏面側、即ち、裏面電極層21とダイシングテープとを貼り合わせる。この状態を図4に示す。
上述したように、FZ基板10とダイシングテープ30との位置合わせを行い、FZ基板10内に形成されている逆阻止型IGBT素子の裏面電極層21とダイシングテープ30とを貼り合わせる。
また、樹脂層30aと金属箔層30bとは、高耐熱性の接着剤により接合されている。
図5はウエハ検査工程を説明する要部断面模式図である。
上述したように、ダイシングテープ30の下地は、異物50の粒径より充分厚い樹脂層30aで構成されている。従って、当該荷重がFZ基板10に印加されても、異物50は、樹脂層30aで止まり、裏面電極層21に直接接触することはない。
上述したように、ダイシングテープ30の上層は、金属粉を含有した粘着層30cと金属箔層30bとにより構成されている。従って、エミッタ電極からダイシングフレーム32までは、ダイシングテープ30を介して、当該大電流が安定して通電する電流経路が確保されている。
なお、上記の実施の形態においては、逆阻止型IGBT素子の製造方法について説明してきたが、半導体素子としては、特に、逆阻止型IGBT素子に限ることはない。半導体素子としては、半導体基板の一方の主面に半導体素子の表面構造を有し、他の主面に裏面電極層を備えた全ての半導体素子(例えば、IGBT、ダイオード等)において、本実施の形態は転用できる。特に、本発明の製造方法によれば、スパイキングの影響を受け易い、薄型の半導体素子ほど有利な効果を得る。
11 p型分離層
12 低濃度n型ドリフト層
13 p型ベース領域
14 n型エミッタ領域
15 ゲート電極
16 ゲート絶縁膜
17 表面電極層
18 p型コレクタ領域
19 金属膜
20 金属多層膜
21 裏面電極層
30,35 ダイシングテープ
30a 樹脂層
30b 金属箔層
30c 粘着層
31 ダイシングステージ
32,34 ダイシングフレーム
33 コンタクト電極
40 プローブピン
50 異物
Claims (4)
- 半導体基板の第1の主面の表面層に半導体素子の表面構造を形成する工程と、
前記半導体基板の第2の主面の表面層に、裏面電極を形成する工程と、
前記裏面電極上に、導電性を備えたシートを固着させる工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記シートが樹脂層と、前記樹脂層上に形成された金属層と、前記金属層上に形成された金属粉を含有する粘着層と、を有し、前記粘着層と前記裏面電極とを固着させることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記シートを前記裏面電極上に固着させた後から、前記半導体基板を個片化し、個片化された半導体素子を半導体モジュール内に搭載するまで、前記シートを前記裏面電極に固着させた状態を維持することを特徴とする請求項1または2記載の半導体装置の製造方法。
- 前記裏面電極の下端の少なくとも一部と、前記シートを支持するフレームとが、コンタクト電極を介して導通していることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置の製造方法。
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- 2009-08-27 JP JP2009196183A patent/JP2011049337A/ja active Pending
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